KR100785008B1 - 자기 메모리 장치와 데이터 기록 방법 - Google Patents

자기 메모리 장치와 데이터 기록 방법 Download PDF

Info

Publication number
KR100785008B1
KR100785008B1 KR1020060017028A KR20060017028A KR100785008B1 KR 100785008 B1 KR100785008 B1 KR 100785008B1 KR 1020060017028 A KR1020060017028 A KR 1020060017028A KR 20060017028 A KR20060017028 A KR 20060017028A KR 100785008 B1 KR100785008 B1 KR 100785008B1
Authority
KR
South Korea
Prior art keywords
transistor
mtj
cell
magnetic
memory device
Prior art date
Application number
KR1020060017028A
Other languages
English (en)
Other versions
KR20070084810A (ko
Inventor
김태완
황인준
조영진
김기원
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020060017028A priority Critical patent/KR100785008B1/ko
Priority to EP06121148A priority patent/EP1826772B1/en
Priority to DE602006007098T priority patent/DE602006007098D1/de
Priority to CNA2006101361089A priority patent/CN101026176A/zh
Priority to US11/655,192 priority patent/US7548449B2/en
Priority to JP2007035443A priority patent/JP2007227917A/ja
Publication of KR20070084810A publication Critical patent/KR20070084810A/ko
Application granted granted Critical
Publication of KR100785008B1 publication Critical patent/KR100785008B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
    • G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)

Abstract

자기 메모리 장치 및 메모리 방법에 관해 개시되어 있다. 개시된 메모리 장치는: 상기 트랜지스터와 한 조를 이루는 것으로 MTJ(Magnetic Tunnelling Junction) 셀과 그 양측에서 자기장을 형성하는 제1, 제2패드층을 갖춘 MTJ 소자(element)를 구비하고, 상기 각 트랜지스터의 드레인은 해당 셀 영역의 제1패드층과 비트 라인에 공히 연결되고 그 소스는 인접한 단위 셀 영역의 제2패드층에 연결되고, 그리고 각 트랜지스터의 게이트는 해당 단위 셀 영역의 해당 워드 라인에 접속되는 구조를 가진다.

Description

자기 메모리 장치와 데이터 기록 방법{Magnetic Memory device and data writing method}
도 1은 종래 기술에 의한 자기 메모리 소자의 단면도이다.
도 2는 도 1의 자기 메모리 소자의 동작시에 자기 메모리 소자에 흐르는 전류의 경로를 나타낸 단면도이다.
도 3은 본 발명의 실시예에 따른 메모리 장치의 등가 회로도이다.
도 4는 본 발명의 구체적인 실시예에 따른 메모리 장치의 주요 구성요소의 개략적 배치를 보이는 입체도 이다.
도 5는 도 4에 도시된 본 발명에 따른 메모리 장치의 이해를 돕기 위하여 전류 경로를 중심으로 한 워드 라인의 구성요소를 배치해 보인 전개도이다.
도 6a 및 도 6b는 본 발명에 따른 자기 메모리 장치의 MTJ 셀의 개략적 구성을 보이는 발췌 사시도 및 단면도이다.
도 7은 본 발명에 따른 자기 메모리 장치의 데이터 기록방법을 설명하는 등가 회로도이다.
도 8은 본 발명에 따른 자기 메모리 장치의 데이터 읽기방법을 설명하는 등가 회로도이다.
본 발명은 메모리 소자에 관한 것으로서, 상세히는 높은 셀 선택성과 낮은 구동전압을 가지는 자기 메모리 소자 및 데이터 기록 방법에 관한 것이다.
자기 메모리 소자는 스토리지 노드로써 터널링막과 그 상부 및 하부에 각각 구비된 자성막을 포함하는 MTJ(Magnetic Tunneling Junction) 셀을 구비한다. 자기 메모리 소자는 상기 MTJ 셀의 저항 특성을 이용하여 비트 데이터를 기록하는 불휘발성 메모리 소자이다.
상기 MTJ 셀의 저항은 자신에 구비된 자성막들의 자화 방향이 같을 때 낮고, 상기 자성막들의 자화 방향이 반대일 때 높다. 상기 MTJ 셀의 저항이 낮을 때, 자기 메모리 소자에 소정의 비트 데이터, 예컨대 1이 기록된 것으로 간주할 수 있다. 또한, 상기 MTJ 셀의 저항이 높을 때, 자기 메모리 소자에 소정의 비트 데이터, 예컨대 0이 기록된 것으로 간주할 수 있다.
이와 같이 자기 메모리 소자에 기록된 비트 데이터는 MTJ 셀의 저항 또는 전류를 측정한 다음, 이것을 기준값과 비교하여 읽는다.
현재까지 이러한 동작 특성을 갖는 다양한 자기 메모리 소자(이하, 종래의 자기 메모리 소자)가 소개되었고, 도 1은 그 중 일 예를 보여준다.
도 1을 참조하면, 반도체 기판(10) 상에 게이트 전극(G)이 존재한다. 게이트 전극(G)과 이에 이웃한 두 필드 산화막(미도시) 사이의 반도체 기판(10)에 각각 소오스 및 드레인 영역(S, D)이 형성되어 있다. 게이트 전극(G), 소오스 및 드레인 영역(S, D)은 전계 효과 트랜지스터(이하, 트랜지스터)를 구성한다. 게이트 적층물(G)로부터 수직으로 주어진 거리만큼 이격된 곳에는 디지트 라인(digit line)(DL)이 존재한다. 디지트 라인(DL)에 의해 자기 램의 쓰기 동작에 필요한 자기장의 일부가 형성된다. 디지트 라인(DL)과 상기 트랜지스터는 층간 절연층(12)으로 덮여있다. 층간 절연층(12)에 비어홀(h1)이 존재하고, 비어홀(h1)은 도전성 플러그(14)로 채워져 있다. 층간 절연층(12) 상에 도전성 플러그(14)의 상부면을 덮고 디지트 라인(DL) 위로 주어진 길이 만큼 확장된 도전성 패드(16)가 존재한다. 이러한 도전성 패드(16)의 소정 영역 상에 MTJ 셀(18)이 구비되어 있다. MTJ 셀(18)은 디지트 라인(DL) 바로 위에 구비된다. 층간 절연층(12) 상에 도전성 패드(16)와 MTJ 셀(18)을 덮는 층간 절연층(20)이 존재한다. 층간 절연층(20)에 MTJ 셀(18)의 상부면이 노출되는 비어홀(h2)이 형성되어 있다. 층간 절연층(20) 상에 비어홀(h2)을 채우는 비트라인(22)이 존재한다.
도 2는 도 1에 도시된 종래 기술에 의한 자기 램의 쓰기 및 읽기 동작에서 전류의 흐름을 보여준다. 도 2에서 점선(A1)은 쓰기 동작에서 전류가 흐르는 경로를, 일점 쇄선(A2)은 읽기 동작에서 전류가 흐르는 경로를 나타낸다.
도 2를 참조하면, 쓰기 동작에서 전류는 선택된 비트라인(BL)을 통해 흐른다. 그러므로 비록 선택된 워드라인(WL)에 의해 쓰려는 셀이 선택되기는 하지만, 선택된 비트라인(BL)에 흐르는 전류에 의해 발생되는 자기장은 선택된 MTJ 셀(18) 뿐만 아니라 선택된 비트라인(BL)에 연결된 선택되지 않은 다른 MTJ 셀(미도시)에도 영향을 주게 되어 상기 선택되지 않은 다른 MTJ 셀에 원하지 않은 데이터가 기록될 가능성이 높다. 이것은 곧 종래 기술에 의한 자기 램의 경우, MTJ 셀 선택성이 낮다는 것을 의미한다.
본 발명은 셀 선택성이 높고 구동 전압을 낮출 수 있는 자기 메모리 장치를 제공함에 있다.
본 발명에 따른 자기 메모리 장치(Memory Device)는,
다수의 단위 셀 영역을 정의하는 다수 워드 라인과 비트 라인;
단위 셀 영역의 각각에 배치되는 트랜지스터; 그리고
상기 트랜지스터와 한 조를 이루는 것으로 MTJ 셀과 그 양측에서 자기장을 형성하는 제1, 제2패드층을 갖춘 MTJ 소자(element)를 구비하고,
상기 각 트랜지스터의 드레인은 해당 셀 영역의 제1패드층와 비트 라인에 공히 연결되고, 그 소스는 인접한 단위 셀 영역의 제2패드층에 연결되고,
각 트랜지스터의 게이트는 해당 단위 셀 영역의 해당 워드 라인에 접속되는 구조를 가진다.
본 발명에 따른 자기 메모리 소자의 데이터 기록 방법은:
하나의 워드라인 상에서 선택된 한 메모리 영역의 MTJ 소자에 자기장에 의한 정보를 분극의 형태로 기록함에 있어서,
상기 MTJ 소자의 일측면에 대한 자기장은 해당 메모리 영역의 트랜지스터에 의해 스위칭 되며, 타측면에 대한 자기장은 선택되지 않은 동일 워드 라인 상의 인 접 셀의 트랜지스터에 의해 스위칭되는 것을 특징으로 한다.
본 발명의 구체적인 데이터 기록방법은 상기 인접 셀의 트랜지스터에 의해 스위칭되는 자기장은 해당 셀 영역의 MTJ 셀을 통과하는 전류에 의해 형성하며, 해당 셀 영역의 트랜지스터에 의해 스위칭되는 자기장은 해당 셀 영역의 트랜지스터를 통과하는 전류에 의해 형성한다.
본 발명의 구체적인 실시예에 따른 메모리 소자의 제1, 제2패드층은 100nm 이하의 폭과 두께를 가진다. 그리고 상기 비트라인과 이에 인접한 패드층은 적어도 300nm 정도 이격될 수 있다. 이러한 본 발명을 이용하면, MTJ 셀 선택성을 높일 수 있고, 구동 전력을 낮출 수 있다.
이하, 본 발명의 실시예에 의한 자기 메모리 소자와 구동 방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
먼저, 본 발명의 실시예에 의한 자기 메모리 장치(이하, 본 발명의 메모리 장치)에 대해 설명한다.
도 3은 본 발명의 특징적 구조를 보이는 메모리 소자의 등가 회로도이며, 도 4는 본 발명에 따른 메모리 장치(300)의 개략적 구성을 상징적으로 보이는 입체도이다.
먼저, 도 3을 살펴보면, 방향의 비트라인(B1, B2, B3, B4 ~ Bm)과 종방향의 워드라인(W1, W2, W3 ~ Wn)이 X-Y 매트릭스 상으로 배치되어 있고 이들에 의해 단위 셀 영역이 정의된다.
비트라인과 워드라인에 의해 정의된 각 단위 셀 영역에는 하나의 트랜지스터 (30)와 MTJ 소자(40)가 배치된다. 여기에서 MTJ 소자는 MTJ 셀(41)과 MTJ 셀(41)의 분극에 필요한 자기장을 형성하는 MTJ 셀의 양측(도면에서 상하)에서 형성하는 제1, 제2패드층(도 4의 42, 43)을 구비한다. 각 단위 셀 영역에서 트랜지스터(TR)의 활성층(Active layer)과 MTJ 소자(40)가 직렬 연결된 구조를 가지며 이러한 연결구조는 모든 단위 셀 영역에서 반복된다. 따라서 한 워드 라인(W1~Wn)에 게이트가 연결된 모든 트랜지스터(TR)와 MTJ 소자(40)는 반복적으로 직렬 연결된다. 한편, 트랜지스터(30)의 드레인 및 MTJ 소자(40)의 연결 노드는 인접한 비트 라인(B1~Bm)에 공히 접속되며, 그리고 각 트랜지스터의 소오스(Source)는 인접한 다른 단위 셀 영역의 MTJ 소자(40)를 통해 비트라인(B1~Bm))에 전기적으로 연결된다.
위에 설명된 본 발명에 따른 메모리 장치(300)의 구체적 실시예를 보이는 도 4를 참조하면, 트랜지스터(30)의 활성층이 나란하게 배치되어 있고 이때에 인접한 활성층들은 서로 다른 방향으로 엇갈리게 배치되는 소스(S)와 드레인(D)을 갖는다. 인접한 두 활성층(30)의 드레인(D)과 소스(S)에는 수직으로 플러그(62, 63) 형성되어 있고 각 플러그(62, 63) 위에 MTJ 소자(40)의 제1패드층(42)과 제2패드층(43)이 위치한다. 서로 마주보는 제1,제2패드층(42, 43)은 상호 나란하며 이들 사이에 MTJ 셀(41)이 위치해 있다. 그리고 제 2 패드층(43)에는 그 위의 비트 라인(50)에 연결되는 플러그(63)가 형성되어 있다. 본 발명의 바람직한 실시예에 따르면, 상기 패드층(42, 43)의 두께는 100nm 이하일 수 있고, 그 폭도 100nm 이하일 수 있다. 그리고 상기 비트라인과 이에 인접한 제2패드층(43)은 적어도 300nm 정도 이격되는 것이 바람직하다.
도 5는 도 4에 도시된 본 발명에 따른 메모리 장치의 이해를 돕기 위하여 지그재그형으로 배치된 트랜지스터(30)와 MTJ 소자(40)를 일렬로 전개해 보인 개략적 단면도이다. 도 5에서 각 트랜지스터의 게이트(G)는 점선으로 상직적으로 표시된 바와 같이 하나로 연결되어 있는 워드 라인에 해당된다. 도 5에 도시된 바와 같이 MTJ-TR-MTJ-...-TR의 직렬 연결구조를 가지며, 소스와 MTJ 소자의 연결 부분은 플러그(44)에 의해 비트라인(50)으로 연결된다.
전술한 바와 같은 구조의 본 발명에 따른 메모리 장치를 종래의 메모리 장치와 회로적으로 다르며 따라서 이에 부응하는 정보 기록 방법 및 재생 방법이 필요한다.
도 6a, 6b은 본 발명에 따른 MTJ 소자(40)의 발췌 사시도 및 단면도로서 제1, 제2 패드층(42,43)에 의해 정보의 기록을 위한 전류의 경로를 보이는 도면이다.
상호 나란한 제1, 제2패드층(42,43)의 사이에 MTJ 셀(41)이 위치하는데, 제2패드층(43)의 중간부분과 제1패드층(42)의 일단부(도면에서 우측단)의 사이에 MTJ 셀(41)이 위치한다. 그리고 비트 라인(미도시)으로 연결되는 프러그(63)와 다른 셀영역의 소스(미도시)에 연결되는 프러그(33)는 제 2 패드층(43)의 양측에 위치한다. 제2패드층(42)의 타단부 밑에는 트랜지스터(미도시)의 드레인에 연결되는 플러그(61) 위치한다. 전류 흐름은 두 개의 경로(Ia, Ib)를 통해서 이루어지면 하나는 트랜지스터로 부터 제1패드층(42), MTJ 셀(40), 제2패드층(43)을 경유하는 제1경로이며 다른 하나는 다른 셀 영역의 트랜지스터에 연결된 코어(33), 제2패드층(43)을 경유하는 제2경로이다. 따라서 MTJ 셀(41)에 대한 정보 저장에 기여하는 전류는 상 기 두 개의 경로를 흐르는 전류의 합(Ia+Ib)이며, 이러한 두 개의 경로의 전류는 MTJ 셀(41)의 양측(도면에서 상하)에 형성되기 때문에 적은 전류에 의해서도 MTJ 셀(41)에 필요한 자기장을 형성하게 된다. 여기에서 비트 라인 및 이에 연결되는 플러그로부터 멀리 격리되어 있기 때문에 비트 라인에 의한 자기장의 영향이 MTJ 셀(41)에는 미치지 않는다.
도 6a, 6b에서 Ha와 Ea는 MTJ 셀(41)의 하드 축(hard axis) 방향과 이지 축(easy axis) 방향을 각각 나타낸다. MTJ 셀(M1)의 자기 분극이 이지 축 방향(Ea)으로 정렬되는 경우, 자기장을 제거한 후에도 그 정렬 상태가 안정되게 유지되는 반면, 하드 축 방향(Ha)으로 정렬되는 경우, 자기장을 제거한 후, 정렬 상태는 원래 상태로 돌아가거나 이지 축 방향(Ea)으로 반전된다. 도 6b에 도시된 바와 같은 전류 경로(Ia, Ib) 로 또는 그 반대로 전류가 흐르며, 제 1, 제 2 패드층(42, 43) 둘레에 MTJ 셀(41)의 국소 영역에 영향을 주는 이지 축 방향(Ea)의 자기장(H1, H2)이 발생된다. 이렇게 발생하는 자기장(H1, H2)에 의해 MTJ 셀(41)의 자기 분극은 이지 축 방향(Ea)으로 정렬된다. 여기에서 분극의 반전은 전류 Ia 또는 Ib 의 어느 하나에 의해서는 나타나지 않고 두 전류의 합에 의해서 나타난다. 즉, 분극에 필요한 최소 전류보다 전류 Ia 및 Ib 가 작아야 하며, 이들의 합은 최소 전류보다 커야 한다.
위에 설명된 바와 같은 전류 흐름을 유도하는 전체적인 구동방법은 다음과 같다. 본 발명에 따른 메모리 장치의 선택된 MTJ 소자(40)에 자기장에 의해 정보를 기록할때에는 하나의 워드 라인과 3개의 비트 라인이 선택되며, 이때에 실제 정보 의 저장은 가운데의 비트 라인에 직접 연결된 MTJ 소자(40)에 대해 이루어진다.
도 7을 살펴보면, 정보 저장시 항시 3개의 비트라인(Bi -1, Bi, Bi +1; i는 자연수)이 선택되며 분극이 일어나는 MTJ 셀은 가운데 비트라인(Bi)에 대응하는 단위 셀영역의 MTJ 셀 (MTJb)이다. 하나의 워드 라인이 오픈(open)된 상태에서 가운데의 비트라인을 접지시키고 그 양쪽의 비트 라인(Bi -1, Bi +1)에 소정의 전류(또는 전압을 인가하면) 도시된 바와 같은 두 개의 전류 경로(Ia, Ib)가 발생한다. 각 비트 라인에 대응하는 해당 셀 영역은 편의상 비트라인의 좌측에 위치하는 것으로 간주한다. 따라서 제 1 경로(Ia)의 전류는 인접 단위 셀 영역(도면에서 왼쪽)의 MTJ 셀(40a)를 경유하여 해당 셀 영역의 트랜지스터(TRa) 및 MTJ 소자(40)의 일측 패드층을 통해 해당 비트라인(Bi)으로 흐른다. 그리고 제 2 경로(Ib)의 전류는 해당 MTJ 소자의 셀(MTJb)를 통과하게 되는데 인접 단위 셀 영역(도면에서 오른쪽)의 비트라인(Bi+1), 트랜지스터(TRb)을 경유하게 된다. 따라서 선택된 비트 라인의 MTJ 셀에는 두 개경로의 전류에 의해 분극이 되어 정보의 저장이 이루어지게 된다. 그러나 그 양측 비트 라인의 MTJ 셀에는 하나의 경로로만 전류가 흐르고 이 전류에 의해서는 분극이 이루어지지 않는다.
도 8은 위와 같은 방법으로 저장된 정보를 읽는 방법을 보인다. 예를 들어 하나의 단위 메모리 영역으로부터 비트 정보를 얻기 위해서 해당 비트 라인(Bi) 및 워드 라인이 선택되고 이와 동시에 인접한 비트 라인 중 해당 트랜지스터의 드레인 이 연결되는 (도면에서 오르쪽) 비트 라인(Bi +1)이 선택된다. 따라서 해당 워드 라인을 오픈시킨 상태에서 선택된 두 개의 비트 라인(Bi, Bi +1)에 소정의 전압을 인가하면 해당 단위 셀 영역의 MTJ(41b) 를 통과하는 전류(Ic)가 발생하고 이 전류의 값에 의해 비트 정보가 얻어진다.
이상과 같은 본 발명에 따른 메모리 장치는 종래와는 독특한 구조 및 이에 따른 메모리 방법을 가지며, 그 특징으로 종래와는 달리 비트 라인으로부터 MTJ 셀이 격리되어 있고 MTJ 셀의 양측에 이에 자기장을 형성하는 패드층을 구비하는 구조를 갖는다. 이러한 본 발명의 메모리 장치는 구조적으로 종래의 디지트 라인을 필수적으로 요구하지 않으며, 어떤 경우에는 추가될 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 디지트 라인의 구성을 다르게 할 수 있을 것이고, 제 1, 제 2 패드층(42, 43)을 다층으로 하거나 그 재질을 구체화할 수도 있을 것이다. 또한, 비트 라인과 패드층 사이에 비트 라인으로부터 발생하는 자기장의 차단 효과를 더욱 높이기 위한 차폐 수단을 더 구비할 수도 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
상술한 바와 같이, 본 발명의 자기 메모리 소자는 MTJ 셀의 프리 자성막의 자기 분극을 제어하기 위한 수단으로써, MTJ 셀의 양측에 패드층하며, MTJ 셀에 자기장을 형성하기 위한 전류의 경로가 두 개의 트랜지스터에 분류된다.
이와 같이, 본 발명의 자기 메모리 소자는 비트라인에서 발생된 자기장을 이용하는 것이 아니라 MTJ 셀의 양측에 각각 접촉된 패드층에서 발생되는 자기장을 이용하여 비트 데이터를 기록하므로, 선택된 MTJ 셀에만 비트 데이터를 기록할 수 있고, 이 과정에서 선택되지 않은 MTJ 셀에 비트 데이터가 기록되는 것을 방지할 수 있다. 이것은 곧 본 발명의 자기 메모리 소자가 높은 선택성을 갖고 있음을 의미한다. 더욱이 두개의 전류 경로를 가짐으로써 전류가 두개의 트랜지스터에 의해 분담되므로 트랜지스터에 대한 전류 부담이 감소된다.
또한, 상기 상부 및 하부 전극 패드층의 두께가 100nm이하로 얇고 폭도 100nm 이하로 좁다. 그러므로 상기 패드층의 단위 전류당 발생되는 자기장의 세기를 크게 할 수 있다. 이것은 곧 비트 데이터를 기록하는데 사용되는 전류를 낮출 수 있음을 의미하는 바, 결과적으로 자기 메모리 소자의 구동 전력을 줄일 수 있다.

Claims (12)

  1. 다수의 단위 셀 영역을 정의하는 다수 워드 라인과 비트 라인;
    단위 셀 영역의 각각에 배치되는 트랜지스터; 그리고
    상기 트랜지스터와 한 조를 이루는 것으로 MTJ(Magnetic Tunnelling Junction) 셀과 그 양측에서 자기장을 형성하는 제1, 제2패드층을 갖춘 MTJ 소자(element)를 구비하고,
    상기 각 트랜지스터에의 드레인은 해당 셀 영역의 제1패드층과 비트 라인에 공히 연결되고, 그 소스는 인접한 단위 셀 영역의 제2패드층에 연결되고, 그리고
    각 트랜지스터의 게이트는 해당 단위 셀 영역의 해당 워드 라인에 연결되는 구조를 가지는 것을 특징으로 하는 자기 메모리 장치.
  2. 제 1 항에 있어서, 상기 제1,2패드층의 두께는 100nm이하인 것을 특징으로 하는 자기 메모리 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 비트라인과 MTJ 셀은 적어도 300nm 거리를 두고 이격된 것을 특징으로 하는 자기 메모리 장치.
  4. 자기 메모리 장치의 하나의 워드라인 상에서 선택된 한 메모리 영역의 MTJ 소자에 자기장에 의한 정보를 분극의 형태로 기록함에 있어서,
    상기 MTJ 소자의 일측면에 대한 자기장은 해당 메모리 영역의 트랜지스터에 의해 스위칭 되며, 타측면에 대한 자기장은 선택되지 않은 동일 워드 라인 상의 인접 셀의 트랜지스터에 의해 스위칭되는 것을 특징으로 자기 메모리 장치의 데이터 기록 방법.
  5. 제 4 항에 있어서,
    상기 해당 셀 영역의 트랜지스터에 의해 스위칭되는 자기장은 해당 셀 영역의 트랜지스터를 통과하는 제 1 전류에 의해 형성되며,
    상기 인접 셀의 트랜지스터에 의해 스위칭되는 자기장은 해당 셀 영역의 MTJ 셀을 통과하는 제 2 전류에 의해 형성되는 것을 특징으로 하는 자기 메모리 장치의 데이터 기록 방법.
  6. 제 5 항에 있어서,
    상기 제 1 전류 및 제 2 전류의 합은 MTJ 소자의 분극에 필요한 최소 전류 이상의 값을 가지며, 제 1 전류 및 제 2 전류 각각은 상기 최소 전류 이하의 값을 가지는 것을 특징으로 하는 자기 메모리 장치의 데이터 기록방법.
  7. 제 4 항 또는 제 5 항에 있어서,
    상기 자기 메모리 장치는:
    다수의 단위 셀 영역을 정의하는 다수 워드 라인과 비트 라인;
    단위 셀 영역의 각각에 배치되는 트랜지스터; 그리고
    상기 트랜지스터와 한 조를 이루는 것으로 MTJ(Magnetic Tunnelling Junction) 셀과 그 양측에서 자기장을 형성하는 제1, 제2패드층을 갖춘 MTJ 소자(element)를 구비하고,
    상기 각 트랜지스터의 드레인은 해당 셀 영역의 제1패드층과 비트 라인에 공히 연결되고 그 소스는 인접한 단위 셀 영역의 제2패드층에 연결되고, 그리고
    각 트랜지스터의 게이트는 해당 단위 셀 영역의 해당 워드 라인에 접속되는 구조를 가지는 것을 특징으로 하는 자기 메모리 장치의 데이터 기록 방법.
  8. 제 7 항에 있어서, 상기 제1, 2패드층의 두께는 100nm이하인 것을 특징으로 하는 자기 메모리 장치의 데이터 기록방법.
  9. 제 7 항에 있어서,
    상기 비트라인과 MTJ 셀은 적어도 300nm 거리를 두고 이격된 것을 특징으로 하는 자기 메모리 장치의 데이터 기록방법.
  10. 제 6 항에 있어서,
    상기 자기 메모리 장치는:
    다수의 단위 셀 영역을 정의하는 다수 워드 라인과 비트 라인;
    단위 셀 영역의 각각에 배치되는 트랜지스터; 그리고
    상기 트랜지스터와 한 조를 이루는 것으로 MTJ(Magnetic Tunnelling Junction) 셀과 그 양측에서 자기장을 형성하는 제 1, 제 2 패드층을 갖춘 MTJ 소자(element)를 구비하고,
    상기 각 트랜지스터의 드레인은 해당 셀 영역의 제 1 패드층과 비트 라인에 공히 연결되고, 그 소스는 인접한 단위 셀 영역의 제 2 패드층에 연결되고, 그리고
    각 트랜지스터의 게이트는 해당 단위 셀 영역의 해당 워드 라인에 접속되는 구조를 가지는 것을 특징으로 하는 자기 메모리 장치의 데이터 기록 방법.
  11. 제 10 항에 있어서, 상기 제 1, 2 패드층의 두께는 100nm이하인 것을 특징으로 하는 자기 메모리 장치의 데이터 기록방법.
  12. 제 10 항에 있어서,
    상기 비트 라인과 MTJ 셀은 적어도 300nm 거리를 두고 이격된 것을 특징으로 하는 자기 메모리 장치의 데이터 기록방법.
KR1020060017028A 2006-02-22 2006-02-22 자기 메모리 장치와 데이터 기록 방법 KR100785008B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020060017028A KR100785008B1 (ko) 2006-02-22 2006-02-22 자기 메모리 장치와 데이터 기록 방법
EP06121148A EP1826772B1 (en) 2006-02-22 2006-09-22 Magnetic memory device and method for writing data in a magnetic memory device
DE602006007098T DE602006007098D1 (de) 2006-02-22 2006-09-22 Magnetspeichervorrichtung und Verfahren zum Schreiben von Daten in eine Magnetspeichervorrichtung
CNA2006101361089A CN101026176A (zh) 2006-02-22 2006-10-11 磁存储器件以及向磁存储器件写入数据的方法
US11/655,192 US7548449B2 (en) 2006-02-22 2007-01-19 Magnetic memory device and methods thereof
JP2007035443A JP2007227917A (ja) 2006-02-22 2007-02-15 磁気メモリ装置及びデータ記録方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060017028A KR100785008B1 (ko) 2006-02-22 2006-02-22 자기 메모리 장치와 데이터 기록 방법

Publications (2)

Publication Number Publication Date
KR20070084810A KR20070084810A (ko) 2007-08-27
KR100785008B1 true KR100785008B1 (ko) 2007-12-11

Family

ID=38040199

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060017028A KR100785008B1 (ko) 2006-02-22 2006-02-22 자기 메모리 장치와 데이터 기록 방법

Country Status (6)

Country Link
US (1) US7548449B2 (ko)
EP (1) EP1826772B1 (ko)
JP (1) JP2007227917A (ko)
KR (1) KR100785008B1 (ko)
CN (1) CN101026176A (ko)
DE (1) DE602006007098D1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008130807A (ja) * 2006-11-21 2008-06-05 Toshiba Corp 磁気ランダムアクセスメモリ及びその製造方法
JP5137390B2 (ja) * 2006-12-12 2013-02-06 ルネサスエレクトロニクス株式会社 不揮発性記憶装置
JP5233234B2 (ja) * 2007-10-05 2013-07-10 富士通株式会社 半導体装置およびその製造方法
WO2013095540A1 (en) * 2011-12-22 2013-06-27 Intel Corporation Memory with elements having two stacked magnetic tunneling junction (mtj) devices
WO2019171872A1 (ja) * 2018-03-06 2019-09-12 ソニーセミコンダクタソリューションズ株式会社 半導体装置および撮像装置
CN111354392B (zh) * 2020-03-06 2023-08-08 上海新微技术研发中心有限公司 磁性存储器阵列及读写控制方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040066420A (ko) * 2003-01-18 2004-07-27 삼성전자주식회사 단위 셀이 한 개의 트랜지스터와 두 개의 ｍｔｊ로 구성된ｍｒａｍ 및 그 제조방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5734605A (en) * 1996-09-10 1998-03-31 Motorola, Inc. Multi-layer magnetic tunneling junction memory cells
JP4726292B2 (ja) * 2000-11-14 2011-07-20 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置
JP3569258B2 (ja) * 2000-12-26 2004-09-22 松下電器産業株式会社 磁気抵抗記憶素子
JP2002230965A (ja) * 2001-01-24 2002-08-16 Internatl Business Mach Corp <Ibm> 不揮発性メモリ装置
JP4461804B2 (ja) * 2001-12-14 2010-05-12 株式会社日立製作所 半導体装置
US6621730B1 (en) * 2002-08-27 2003-09-16 Motorola, Inc. Magnetic random access memory having a vertical write line
JP3980990B2 (ja) * 2002-10-31 2007-09-26 株式会社東芝 磁気メモリ
JP2007081280A (ja) * 2005-09-16 2007-03-29 Fujitsu Ltd 磁気抵抗効果素子及び磁気メモリ装置
US7286395B2 (en) * 2005-10-27 2007-10-23 Grandis, Inc. Current driven switched magnetic storage cells having improved read and write margins and magnetic memories using such cells

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040066420A (ko) * 2003-01-18 2004-07-27 삼성전자주식회사 단위 셀이 한 개의 트랜지스터와 두 개의 ｍｔｊ로 구성된ｍｒａｍ 및 그 제조방법

Also Published As

Publication number Publication date
US7548449B2 (en) 2009-06-16
EP1826772A1 (en) 2007-08-29
DE602006007098D1 (de) 2009-07-16
EP1826772B1 (en) 2009-06-03
US20070195586A1 (en) 2007-08-23
CN101026176A (zh) 2007-08-29
JP2007227917A (ja) 2007-09-06
KR20070084810A (ko) 2007-08-27

Similar Documents

Publication Publication Date Title
US10643682B2 (en) Magnetic memory
KR100636768B1 (ko) 자기 저항 소자를 구비한 반도체 기억 장치 및 그 데이터 기입 방법
US6826076B2 (en) Non-volatile memory device
KR100506932B1 (ko) 기준 셀들을 갖는 자기 램 소자 및 그 구조체
JP5677187B2 (ja) 半導体記憶装置
KR100923298B1 (ko) 단위 셀이 한 개의 트랜지스터와 두 개의 ｍｔｊ로 구성된ｍｒａｍ 및 그 제조방법
US20030128580A1 (en) High-density magnetic random access memory device and method of operating the same
KR101921756B1 (ko) 반도체 장치
US7577016B2 (en) Twin-cell semiconductor memory devices
KR100785008B1 (ko) 자기 메모리 장치와 데이터 기록 방법
KR20140102993A (ko) 증가된 온/오프 비를 갖는 자기 메모리 소자와 그 제조 및 동작방법
JP4664573B2 (ja) 磁気半導体記憶装置
US20070069296A1 (en) High-density high current device cell
US7019370B2 (en) Method for manufacturing magnetic random access memory
US7142447B2 (en) Nonvolatile memory device with variable resistance element
US7187580B2 (en) Magnetic memory with structure providing reduced coercivity
US7262989B2 (en) Magnetic memory device having flux focusing layer therein
US10510392B1 (en) Integrated circuits having memory cells with shared bit lines and shared source lines
US7505306B2 (en) Magnetic memory device
KR20040041335A (ko) 새로운 구조 및 동작 방식을 갖는 자기 메모리 및 그 제조방법
KR100680422B1 (ko) 자기저항 램
KR20200061330A (ko) 증가된 온/오프 비를 갖는 자기 메모리 소자와 그 제조 및 동작방법
KR101407643B1 (ko) 멀티 비트 메모리 소자와 그 동작방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Re-publication after modification of scope of protection [patent]
FPAY Annual fee payment

Payment date: 20121115

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20131122

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20141119

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20151118

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20161121

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20171121

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20181119

Year of fee payment: 12