KR20040041335A - 새로운 구조 및 동작 방식을 갖는 자기 메모리 및 그 제조방법 - Google Patents

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Abstract

새로운 구조 및 동작 방식을 갖는 자기 메모리 및 그 제조 방법을 제공한다. 이 자기 메모리는 반도체기판 상에 2차원적으로 배열된 복수개의 자기 터널 접합들, 자기 터널 접합들을 일 방향으로 연결하는 복수개의 비트라인들 및 자기 터널 접합들의 아래에서 비트라인들을 가로지르는 방향으로 배치되는 복수개의 워드 라인들을 포함한다. 이때, 워드 라인은 자기 터널 접합에 저장된 정보를 변경시키는 기록 동작에서, 전류가 흐르는 경로로 사용된다. 워드 라인에 인가되는 전압의 절대값은 기록 과정에서는 셀 트랜지스터의 문턱 전압의 절대값보다 작고, 판독 과정에서는 그 절대값보다 높은 것이 바람직하다.

Description

새로운 구조 및 동작 방식을 갖는 자기 메모리 및 그 제조 방법{Magnetic memory having novel structure and operation method, and method of fabricating the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 특히 자기 터널 접합(MTJ)을 사용하는 자기 메모리 및 그 제조 방법에 관한 것이다.
이동 통신 및 컴퓨터 등과 같은 전자 산업의 발전에 따라, 다양한 기능 및 우수한 성능을 갖는 반도체 소자에 대한 요구가 증가하고 있다. 하지만, 현재 사용되는 에스램(SRAM, static random access memory), 디램(DRAM, dynamic RAM), 플래쉬 메모리(FLASH memory) 및 강유전체 메모리(FeRAM, ferroelectric RAM) 등과 같은 메모리 소자는 상기 요구되는 다양한 기능 및 우수한 성능을 동시에 충족시키지 못하고 있다. 즉, 상기 메모리 소자들은 아래 표 1에 개시한 것과 같은 장점 및 단점을 함께 갖기 때문에, 전자 장치에서 요구되는 모든 특성들을 전부 충족시키지 못한다.
SRAM DRAM FLASH FeRAM MRAM
READ 고속 중속 고속 중속 중~고속
WRITE 고속 중속 저속 중속 중~고속
Non-volatility 없음 없음 있음 중간 있음
Refresh 불필요 필요 불필요 불필요 불필요
Size of Unit Cell 대 소 소 중 소
Low Voltage for Operation 가능 한계 있음 불가능 한계 있음 가능
도 1a는 피채널 모스펫(p-channel MOSFET)을 풀업 소자(pull-up device)로 사용하는, 풀 씨모스(full CMOS)형 에스램의 단위 셀을 나타내는 회로도이다. 상기 에스램은 판독(read) 및 기록(write) 속도가 매우 빠르거나, 소모 전력이 적은 장점을 갖는다. 하지만, 상기 에스램은, 도시한 것처럼, 단위 셀(unit cell)이 6개의 트랜지스터로 구성되기 때문에 고집적화하기 어렵다.
도 1b는 통상적인 디램의 셀 어레이를 나타내는 회로도이다. 도시한 것처럼, 상기 디램의 단위셀은 한 개의 트랜지스터 및 한 개의 커패시터로 구성되기 때문에, 그 면적은 상기 에스램보다 훨씬 적은 대략 10F2(F는 최소가공크기(minimum Feature size)를 나타낸다)이다. 따라서, 상기 디램은 상기 에스램보다 고집적화하기 쉽다. 하지만, 상기 디램은 전하의 누설(leakage)로 인한 정보의 손실을 방지하기 위해, 수 밀리초(ms) 정도마다 리프레쉬(refresh) 동작이 필요하다.
한편, 휴대용 전자 장치에 대한 수요가 증가함에 따라, 전원 공급에 관계없이 저장된 정보를 유지하는 비휘발성은 메모리 소자에서 요구되는 또다른 특성이 되고 있다. 하지만, 상기 에스램 및 디램은 비휘발성이 없다. 이에 따라, 휴대용 전자 장치의 분야에서는 비휘발성을 갖는 플래쉬 메모리 및 강유전체 메모리에 대한 관심이 증가하고 있다.
도 1c는 통상적인 낸드(NAND)형 플래쉬 메모리의 셀 어레이를 나타내는 회로도이다. 상기 NAND형 플래쉬 메모리는 셀 커패시터가 없으며 단위 셀마다 콘택을 갖지 않기 때문에, 그 단위 셀 면적은 디램의 단위 셀 면적보다 작은 4~8F2이다. 이에 따라, 상기 NAND 형 플래쉬 메모리는 고집적화하기 가장 용이한 메모리 소자로 이해된다. 하지만, 알려진 것처럼, 상기 플래쉬 메모리는 기록 모드(write mode)에서는 동작 전압이 5~12V로 높으며, 특히 소거(erase) 속도가 느린 단점을 갖는다. 이에 더하여, 상기 동작 전압을 높이기 위해 주변회로에 배치되는 펌핑 회로는 상기 플래쉬 메모리의 고집적화를 방해한다. 또한, 상기 플래쉬 메모리는 재사용 가능한 횟수가 대략 105~106번으로 제한되는 단점을 갖는다.
또다른 비휘발성 메모리인 강유전체 메모리의 셀 구조는 한 개의 트랜지스터와 한 개의 커패시터로 구성되어, 디램의 단위 셀과 비슷하다. 한편, 상기 강유전체 메모리는 상기 커패시터를 강유전성 물질로 형성함으로써 비휘발의 특성을 갖지만, 판독 동작의 파괴적인(destructive) 특성에 의해 판독시마다 재기록(rewriting)이 요구된다. 또한, 상기 강유전체 메모리는 재사용 가능한 횟수에 제한이 있으며, 중간 수준의 동작 속도를 갖는다. 이에 더하여, 강유전체 재료에서 유발되는 어려움들, 즉 수소와의 높은 반응성, 고온 어닐링의 필요성 및 셀 면적/셀 전압의 스케일링(scaling)의 어려움 등은 강유전체 메모리의 개발을 위해 해결해야 할 기술적 과제로 남아있다.
이에 비해, MRAM(magnetic RAM 또는 magnetoresistive RAM)은 비휘발성이고, 재사용 횟수에서 제한이 없고, 고집적화하기 용이하며, 고속 동작 및 저전압 동작이 가능한 장점을 갖는다.
아래에서는 도 2 내지 도 4를 참조하여 종래 기술에 따른 MRAM의 구조를 설명한다. 도 2는 종래 기술에 따른 MRAM의 셀 어레이의 일부를 나타내는 평면도이고, 도 3은 도 2의 I-I'을 따라 보여지는 단면을 나타낸다. 도 4는 종래 기술에 따른 MRAM의 구조를 설명하기 위한 사시도이다.
도 2 내지 도 4를 참조하면, 반도체기판(10)의 소정영역에는 소자분리막(12)이 배치되어 활성영역들(11)을 한정한다. 상기 활성영역들(11) 및 소자분리막(12)을 가로질러 복수개의 게이트 전극들(15), 즉 복수개의 워드 라인들(word line)이 배치된다. 상기 활성영역들(11)의 각각은 상기 한 쌍의 게이트 전극들(15)과 수직하게 교차한다. 즉, 상기 활성영역들(11)의 방향을 행 방향(x축 방향)이라고 할 때, 상기 게이트 전극들(15)은 열 방향(y축 방향)으로 배치된다. 상기 게이트 전극들(15) 사이의 활성영역(11)에는 공통 소오스 영역(16s)이 배치되고, 상기 공통 소오스 영역(16s)의 양 옆의 활성영역들(11)에는 드레인 영역(16d)이 배치된다. 이에 따라, 상기 활성영역들(11)과 상기 게이트 전극들(15)이 교차하는 지점들(points)에는 셀 트랜지스터가 형성된다.
상기 셀 트랜지스터를 갖는 반도체기판의 전면은 층간절연막(20)으로 덮여진다. 상기 층간절연막(20) 내에는 상기 게이트 전극들(15)에 평행한 복수개의 디짓 라인들(digit line, 30)이 배치된다. 상기 층간절연막(20) 및 디짓 라인들(30) 상에는 상기 게이트 전극(15)을 가로지르는, 즉 상기 활성영역(11)에 평행한 복수개의 비트 라인들(bit line, 50)이 배치된다. 상기 비트 라인(50)과 상기 디짓 라인(30) 사이에는, 자기 터널 접합들(magnetic tunnel junction, MTJ, 40)이 배치된다. 상기 자기 터널 접합(40)과 상기 디짓 라인(30) 사이에는, 상기 드레인영역(16d)의 상부로 연장된 하부 전극(35)이 배치된다. 상기 자기 터널 접합(40)은 상기 하부 전극(35)의 상부면과 상기 비트 라인(50)의 하부면에 직접 접촉한다. 상기 층간절연막(20) 내에는, 상기 하부 전극(35)과 상기 드레인 영역(16d)을 전기적으로 연결하는 수직 배선(25)이 배치된다. 상기 수직 배선(25)은 차례로 적층된 복수개의 플러그들을 포함할 수도 있다. 상기 공통 소오스 영역(16s)의 상부에는 소오스 플러그(26) 및 소오스 라인(28)이 차례로 연결된다.
상기 자기 터널 접합(40)의 기본적인 구조는 피닝막(pinning layer, 42), 고정막(fixed layer, 44), 절연막(46) 및 자유막(free layer,48)으로 구성된다. 상기 자기 터널 접합(40)의 저항은 상기 자유막(48)과 상기 고정막(44) 사이의 자화 방향(magnetization direction)이 같은 방향인가 역 방향인가에 따라 크게 변한다. 자화 방향에 의존적인 상기 자기 터널 접합(40)의 저항 특성은 MRAM의 정보 저장의 원리(mechanism)로 이용된다. 상기 고정막(44)의 자화 방향은 통상적인 판독/기록 동작 중에는 변하지 않는다. 상기 피닝막(42)은 상기 고정막(44)의 자화 방향을 고정하는 역할을 하며, 복수의 층으로 구성될 수도 있다. 이에 비해, 상기 자유막(48)은 상기 고정막(44)의 자화 방향에 대해 변할 수 있으며, 이때 허용되는 자화 방향은 상기 고정막(44)의 자화 방향과 같거나 반대이다.
특정한 셀에 저장된 정보를 판독하는 과정은 상기 워드 라인(15)과 비트 라인(50)을 선택한 후, 이를 흐르는 전류를 측정함으로써 가능하다. 이때, 상기 두 자성막들(44, 48) 사이의 자화 방향에 따라, 상기 전류의 크기는 큰 차이를 갖는다. 상기 전류 크기의 차이는 저장된 정보의 차이를 나타낸다. 이에 비해, 상기 자유막(48)의 자화 방향을 변화시키는 과정, 즉 정보를 기록하는 과정은 상기 비트 라인(50) 및 디짓 라인(30)을 흐르는 전류에 의해 형성된 자기장을 조절함으로써 가능하다.
상술한 것처럼, 종래 기술에 따른 자기 메모리는 상기 워드 라인(15), 디짓 라인(30), 자기 터널 접합(40) 및 비트 라인(50)을 모두 다른 높이의 층에 형성한다. 이에 따라, 자기 메모리의 수직적 높이는 높아지고, 이를 형성하기 위한 공정 단계가 복잡해진다. 이러한 복잡성은 종래 기술에 따른 자기 메모리가 기록 및 판독 동작에서 서로 다른 디짓 라인(30) 및 워드 라인(15)을 각각 사용하는데 한 원인을 갖는다. 이에 더하여, 도 2에 도시된 자기 메모리는 상술한 디램의 단위 셀 면적보다 넓은, 대략 16F2의 단위 셀 면적을 갖는다. 자기 메모리의 상업적 가치를 높이기 위해서는, 보다 고집적화할 수 있는 구조를 갖는 자기 메모리가 요구된다.
본 발명이 이루고자 하는 기술적 과제는 고집적화하기 용이한 구조 및 동작 방법을 갖는 자기 메모리를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 공정 단계를 감소시킬 수 있는 자기 메모리의 제조 방법을 제공하는 데 있다.
도 1a는 통상적인 풀 씨모스(full CMOS)형 에스램의 단위 셀을 나타내는 회로도이다.
도 1b는 통상적인 디램의 셀 어레이를 나타내는 회로도이다.
도 1c는 통상적인 낸드(NAND)형 플래쉬 메모리의 셀 어레이를 나타내는 회로도이다.
도 2는 종래 기술에 따른 자기 메모리(MRAM)의 셀 어레이의 일부를 나타내는 평면도이다.
도 3은 종래 기술에 따른 자기 메모리의 셀 어레이를 나타내는 공정단면도이다.
도 4는 종래 기술에 따른 자기 터널 접합(MTJ)을 구비하는 자기 메모리의 구조를 설명하기 위한 사시도이다.
도 5는 본 발명의 바람직한 실시예에 따른 자기 메모리를 설명하기 위한 평면도이다.
도 6은 본 발명의 바람직한 실시예에 따른 자기 메모리를 나타내는 사시도이다.
도 7 내지 도 9는 본 발명의 바람직한 실시예에 따른 자기 메모리의 제조 방법을 나타내는 공정단면도들이다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 디짓 라인의 기능을 함께 갖는 워드 라인을 구비하는 자기 메모리를 제공한다. 이 자기 메모리는 반도체기판상에 2차원적으로 배열된 복수개의 자기 터널 접합들, 상기 자기 터널 접합들 상에 배치되어 상기 자기 터널 접합들을 일 방향으로 연결하는 복수개의 비트라인들 및 상기 자기 터널 접합들의 아래에서 상기 비트라인들을 가로지르는 방향으로 배치되는 복수개의 워드 라인들을 포함한다. 이때, 상기 워드 라인은 상기 자기 터널 접합에 저장된 정보를 변경시키는 기록 동작에 사용되는 것을 특징으로 갖는다.
상기 자기 터널 접합은 상기 워드 라인의 연직 상부에 배치되고, 바람직하게는 차례로 적층된 피닝막, 고정막, 절연막 및 자유막으로 구성된다. 또한, 상기 자기 터널 접합과 상기 워드라인 사이의 간격은 50 내지 2000Å인 것이 바람직하다.
한편, 상기 반도체기판에는 복수개의 셀 트랜지스터들이 더 배치된다. 이때, 상기 셀 트랜지스터들의 게이트들은 상기 워드라인에 의해 연결되고, 상기 셀 트랜지스터들의 드레인들은 상기 자기 터널 접합에 접속된다. 또한, 상기 워드라인의 양단에는, 상기 워드 라인을 지나는 전류 경로가 선택적으로 형성되도록, 각각 한개씩의 선택 트랜지스터들이 배치되는 것이 바람직하다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 워드 라인을 판독 및 기록 동작에서 사용하는 동작 방식을 갖는 자기 메모리를 제공한다. 즉, 게이트, 소오스 및 드레인을 구비하는 셀 트랜지스터들, 상기 게이트들을 연결하는 워드 라인들, 상기 드레인들에 접속하는 비트 라인들 및 상기 드레인들과 상기 비트 라인들 사이에 배치되는 자기 터널 접합들을 구비하는 자기 메모리의 동작 방법에 있어서, 상기 자기 터널 접합에 정보를 기록하는 과정은 상기 워드 라인 및 상기 비트 라인을 각각 흐르는 전류들에 의해 형성된 자기장을 이용하는 것을 특징으로 한다.
한편, 상기 자기 터널 접합에 기록된 정보를 판독하는 과정은 상기 비트 라인들 및 워드 라인들 중의 각각 한 라인씩을 선택하여, 소정의 자기 터널 접합을 선택한 후, 상기 선택된 자기 터널 접합을 흐르는 전류를 측정하는 단계를 포함한다. 이때, 상기 소정의 자기 터널 접합을 선택하는 단계는 상기 워드 라인을 사용하여 상기 자기 터널 접합을 지나는 전류의 경로를 결정하는 과정을 포함한다.
또한, 상기 자기 터널 접합에 정보를 기록하는 과정에서, 상기 워드 라인에 인가되는 전압의 절대값은 상기 셀 트랜지스터의 문턱 전압의 절대값보다 작은 것이 바람직하다. 반면, 상기 자기 터널 접합에 기록된 정보를 판독하는 과정에서, 상기 워드 라인에 인가되는 전압의 절대값은 상기 전류의 경로가 형성되도록 상기 셀 트랜지스터의 문턱 전압의 절대값보다 높은 것이 바람직하다.
상기 또다른 기술적 과제를 달성하기 위하여, 본 발명은 반도체기판의 소정영역에 활성영역을 한정하는 소자분리막을 형성하고, 상기 활성영역 및 소자분리막을 가로지르는 워드라인을 형성한 후, 상기 워드라인 양옆의 활성영역에 소오스/드레인 영역을 형성하는 단계를 포함한다. 이후, 상기 소오스/드레인이 형성된 반도체기판의 전면에 층간절연막을 형성하고, 이를 관통하여 상기 드레인 영역에 접속하는 콘택 플러그를 형성한 후, 상기 콘택 플러그에 접속하는 자기 터널 접합을 상기 층간절연막 상에 형성한다. 이후, 상기 자기 터널 접합의 상부면에 접속하면서 상기 워드 라인을 가로지르는 비트라인을 형성한다.
한편, 상기 층간절연막을 형성하는 단계는 한단계의 증착 공정을 사용하여 형성하는 것이 바람직하고, 이때 증착되는 층간절연막의 두께는 상기 워드 라인의두께보다 50 내지 2000Å 더 두꺼운 것이 바람직하다. 상기 자기 터널 접합은 상기 워드 라인의 연직 상부에 형성한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
도 5는 본 발명의 바람직한 실시예에 따른 자기 메모리를 설명하기 위한 평면도이다. 도 6은 본 발명의 바람직한 실시예에 따른 자기 메모리를 나타내는 사시도이다.
도 5 및 도 6을 참조하면, 반도체기판(100)의 소정영역에 소자분리막(110)이 배치되어 활성영역(105)을 한정한다. 상기 활성영역(105) 및 소자분리막(110) 상에는 복수개의 절연된 게이트 전극들(130), 즉 복수개의 워드라인들이 배치된다. 상기 게이트 전극들(130)은 상기 활성영역(105)을 가로지른다. 상기 게이트 전극들(130) 사이의 활성영역(105)에는 공통 소오스 영역(150s)이 형성되고, 상기 공통 소오스 영역(150s)의 양 옆의 활성영역(105)에는 드레인 영역들(150d)이 형성된다. 따라서, 상기 게이트 전극들(130) 및 상기 활성영역(105)이 교차하는지점들(points)에 셀 트랜지스터들이 형성된다. 결과적으로, 셀 트랜지스터들은 열 방향 및 행 방향을 따라 2 차원적으로 배열된다.
한편, 기록(write) 동작 및 판독(read) 동작에서 상기 워드 라인(WL)이 서로 다른 동작 방식을 따르도록, 각 워드 라인(WL)의 양단에는 각각 한개씩의 트랜지스터들이 배치되는 것이 바람직하다. 이러한 동작 방식과 관련된 주제는 이후 더 상세하게 설명하기로 한다.
상기 셀 트랜지스터들을 갖는 반도체기판의 전면은 하부 층간절연막에 의해 덮여진다. 상기 하부 층간절연막을 관통하여, 상기 드레인 영역(150d)에 접속하는 콘택 플러그들(170)이 배치된다. 상기 하부 층간절연막 상에는, 상기 콘택 플러그(170)를 통해 상기 드레인 영역(150d)에 접속하는 하부 전극(230)이 배치된다.
상기 하부 전극(230)을 포함하는 반도체기판의 전면은 상부 층간절연막(250)으로 덮여진다. 상기 상부 층간절연막(250) 상에는 상기 워드 라인(130)을 수직하게 가로지르는 복수개의 비트 라인들(260)이 배치된다.
상기 비트 라인(260)과 상기 하부 전극(230)은 상기 상부 층간절연막(250)을 관통하는 자기 터널 접합(240)에 의해 연결된다. 상기 자기 터널 접합(240)은 차례로 적층된 피닝막(pinning layer, 242), 고정막(fixed layer, 244), 절연막(246) 및 자유막(free layer, 248)으로 구성된다. 상기 피닝막(242)은 IrMn, PtMn, MnO, MnS, MnTe, MnF2, FeF2, FeCl2, FeO, CoCl2, CoO, NiCl2, NiO 및 Cr 등과 같은 반강자성막들(anti-ferromagnetic layers) 중에서 선택된 적어도 한가지로 이루어지는 것이 바람직하다. 상기 고정막(244) 및 자유막(248)은 각각 Fe, Co, Ni, Gd, Dy, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12등과 같은 강자성막들(ferromagnetic layers) 중에서 선택된 적어도 한가지로 이루어지는 것이 바람직하다. 특히, 상기 고정막(244)은 상술한 강자성 물질들 사이에 루세늄막(Ru)이 더 개재되는 3층 구조일 수 있다. 상기 절연막(246)은 알루미늄 산화막인 것이 바람직하다.
본 발명에 따르면, 상기 워드 라인(130)은 상기 자기 터널 접합(240)에 저장된 정보를 변경시키는 기록 동작에서 자기장을 형성하는 전류 경로가 된다. 이때 상기 자기 터널 접합(240)에 인가되는 자기장의 크기가 충분할 수 있도록, 상기 자기 터널 접합(240)과 상기 워드 라인(130) 사이의 간격은 50 내지 2000Å인 것이 바람직하다.
도 7 내지 도 9는 본 발명의 바람직한 실시예에 따른 자기 메모리의 제조 방법을 설명하기 위해, 도 5의 I-I'을 따라 보여지는 단면을 나타내는 공정단면도들이다.
도 7을 참조하면, 반도체기판(100)의 소정영역에 활성영역(105)을 한정하는 소자분리막(110)을 형성한다. 상기 활성영역(105)을 갖는 반도체기판의 전면에 게이트 절연막 및 게이트 도전막을 차례로 형성한다. 상기 게이트 도전막 및 게이트 절연막을 연속적으로 패터닝하여 상기 활성영역(105) 및 소자분리막(110)의 상부를가로지르는 복수개의 평행한 게이트 패턴들(135)을 형성한다. 상기 게이트 패턴들(135)의 각각은 차례로 적층된 게이트 절연막 패턴(120) 및 게이트 전극(130)으로 구성된다. 이때, 상기 게이트 전극(130)은 워드 라인(word line)에 해당한다.
상기 게이트 패턴(135) 및 상기 소자분리막(110)을 이온 주입 마스크들로 사용하여, 상기 활성영역(105)에 불순물 이온들을 주입한다. 그 결과, 상기 게이트 패턴들(135) 사이의 활성 영역에는 공통 소오스 영역(150s)으로 사용되는 불순물 영역이 형성되고, 상기 게이트 패턴(135)을 기준으로 상기 공통 소오스 영역(150s)의 반대쪽에는 드레인 영역(150d)으로 사용되는 불순물 영역이 형성된다. 상기 공통 소오스 영역(150s), 상기 드레인 영역(150d) 및 상기 게이트 전극(130)은 한개의 셀 트랜지스터를 구성한다. 상술한 바에 따르면, 복수개의 셀 트랜지스터들은 결국 상기 반도체기판(100)에 행 방향 및 열 방향을 따라 2차원적으로 배열된다. 이때, 상기 공통 소오스 영역(150s)은 상기 게이트 패턴(135)에 평행하게 배치되는 확산 영역을 형성한다. 이어서, 상기 게이트 패턴(135)의 측벽에 통상의 방법을 사용하여 스페이서(140)를 형성한다.
한편, 도 5에서 설명한 것처럼, 상기 게이트 패턴들(135)의 양단에는, 워드 라인의 동작을 통제하기 위해 각각 한개씩의 트랜지스터들을 더 형성할 수도 있다. 이 트랜지스터들은 상기 셀 트랜지스터를 형성하는 단계를 이용하는 것이 바람직하다. 보다 상세한 설명은 동작 방식과 연관지어 아래에서 설명하기로 한다.
도 8을 참조하면, 상기 스페이서(140)를 갖는 반도체기판의 전면에, 하부 층간절연막(160)을 형성한다. 상기 하부 층간절연막(160)을 패터닝하여, 상기 소오스/드레인 영역들(150s, 150d)을 노출시키는 콘택홀을 형성한다. 상기 콘택홀 내에 통상의 방법을 사용하여 상기 소오스/드레인 영역들(150s, 150d)에 연결되는 콘택 플러그들(170)을 형성한다.
이때, 상술한 것처럼, 상기 소오스 영역(150s)은 상기 게이트 패턴(135)에 평행하게 배치되는 확산 영역으로, 여러개의 셀 트랜지스터들의 공통 소오스로 사용된다. 상기 소오스 영역(150s)에 연결되는 상기 콘택 플러그(170)는 도시되지 않은 소정 영역에 배치될 수 있다. 또한, 상기 하부 층간절연막(160)은 상기 워드 라인(130) 상에서 균일한 두께로 잔존시키는 소정의 공정 단계, 예를 들면 평탄화 식각 공정 단계를 더 포함할 수 있다.
상기 하부 층간절연막(160) 상에 상기 콘택 플러그(170)에 접속하는 하부 전극(230) 및 자기 터널 접합(240)을 형성한다. 상기 하부 전극(230)은 상기 콘택 플러그(170)의 상부면에 접속하면서, 상기 워드 라인(130)의 상부를 지나도록 형성된다. 상기 워드 라인(130)과 상기 하부 전극(230)은 소정의 높이만큼 이격된다.
상기 자기 터널 접합(240)은 차례로 적층된 피닝막(242), 고정막(244), 절연막(246) 및 자유막(248)을 포함한다. 상기 피닝막(242)은 IrMn, PtMn, MnO, MnS, MnTe, MnF2, FeF2, FeCl2, FeO, CoCl2, CoO, NiCl2, NiO 및 Cr 등과 같은 반강자성막들 중에서 선택된 적어도 한가지로 형성하는 것이 바람직하다. 상기 고정막(244) 및 자유막(248)은 각각 Fe, Co, Ni, Gd, Dy, MnAs, MnBi, MnSb, CrO2, MnOFe2O3,FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12등과 같은 강자성막들 중에서 선택된 적어도 한가지로 형성하는 것이 바람직하다. 특히, 상기 고정막(244)은 상술한 강자성 물질들로 형성되는 상부고정막과 하부고정막 사이에 루세늄막(Ru)이 더 개재되는 3층 구조로 형성할 수도 있다. 상기 절연막(246)은 알루미늄 산화막으로 형성하는 것이 바람직하며, 그 두께를 균일하게 형성하는 것이 바람직하다. 이를 위해, 상기 절연막(246)을 형성하는 단계는 화학 기상 증착 또는 원자층 증착의 방법이 사용될 수 있다.
상기 하부 전극(230) 및 상기 자기 터널 접합(240)을 포함하는 반도체기판의 전면에, 상부 층간절연막(250)을 형성한다. 이후, 상기 상부 층간절연막(250)을 평탄화 식각하여, 상기 자유막(248)의 상부면을 노출시킨다. 상기 평탄화 식각 공정에서의 식각 손상을 예방하기 위해, 상기 자유막(248) 상에는 추가적인 물질막이 더 형성될 수 있다.
도 9를 참조하면, 상기 자기 터널 접합(240)의 상부면이 노출된 반도체기판의 전면에, 상부 금속막을 형성한다. 상기 상부 금속막을 패터닝하여 상기 워드 라인(130)을 수직하게 가로지르는 복수개의 비트 라인들(260)을 형성한다.
한편, 도 8에서 설명한 상기 하부 층간절연막(160)을 평탄화 식각하는 단계는 상기 워드 라인(130)과 상기 자기 터널 접합(240) 사이의 이격 거리를 결정한다. 기록 동작에서, 상기 자기 터널 접합(240)에 인가되는 자기장의 크기를 충분하게 형성하기 위해서, 상기 워드 라인(130) 상에 잔존하는 상기 하부층간절연막(160)이 과다하게 두껍지 않은 것이 바람직하다. 바람직하게는, 상기 자기 터널 접합(240)과 상기 워드 라인(130) 사이의 간격이 50 내지 2000Å이도록, 상기 하부 층간절연막(160)을 형성한다. 또한, 상기 하부 층간절연막(160)은 한 단계의 증착 공정을 통해 형성될 수 있다. 이러한 점에서, 본 발명에 따른 자기 메모리의 제조 방법은 상기 워드 라인(130)과 상기 자기 터널 접합(240) 사이에 개재되는 층간절연막을 복수의 증착 단계를 통해 형성하는 종래 기술과 차이를 갖는다.
본 발명에 따른 자기 메모리는 종래 기술에서 제공하는 디짓 라인을 구비하지 않는다. 이에 따라, 기록 및 판독 과정에 상기 비트 라인(260) 및 상기 워드 라인(130)이 모두 사용된다. 상기 비트 라인(260)이 기록 및 판독 동작에서 모두 사용되는 구성은 종래 기술에서와 동일하다. 하지만, 상기 워드 라인(130)이 기록 및 판독 과정 모두에 사용되는 것은 종래 기술과 다르다.
이를 좀더 상세하게 살펴보면, 상기 자기 터널 접합(240)에 저장된 정보를 변경하는 기록 과정은 도선을 흐르는 전류에서 생성되는 자기장을 이용하는 단계를 포함한다. 상술한 것처럼, 본 발명에 따른 기록 과정은 상기 비트 라인(260)과 상기 워드 라인(130)을 이용한다. 이때, 상기 전류를 형성하기 위해서는, 상기 워드 라인(130) 및 상기 비트 라인(260)에 소정의 전압이 인가되어야 하고, 이러한 전압의 차이를 형성하기 위해 각 라인들(130, 260)의 양단에는 각각 한 개씩의 트랜지스터들이 배치되는 것이 바람직하다. 상기 트랜지스터들은 기록 동작에서 각각 접지 라인과 기록 전압에 연결되는 것이 바람직하다. 또한, 기록 동작에서 상기 워드 라인(130)에 인가되는 전압은, 판독 동작이 진행되지 않도록, 상기 셀 트랜지스터가 턴온되는 문턱 전압(threshold voltage)보다 낮아야 한다.
상기 자기 터널 접합(240)에 저장된 정보를 읽어내는 판독 과정은 상기 자기 터널 접합(240)이 연결된 셀 트랜지스터를 턴온시키는 단계를 포함한다. 상기 셀 트랜지스터가 턴온될 경우, 상기 소오스 영역(150s), 상기 채널 영역, 상기 드레인 영역(150d), 상기 자기 터널 접합(240) 및 상기 비트 라인(260)으로 이어지는 전류 경로가 형성된다. 이 경로를 흐르는 전류는 가변 저항으로서의 역할을 하는 상기 자기 터널 접합(240)의 저항에 가장 큰 영향을 받고, 이를 이용하는 것이 자기 메모리의 동작 원리이다. 이러한 판독 과정에서 상기 워드 라인(130)은 상기 셀 트랜지스터의 문턱 전압보다 높은 전압이 인가된다. 하지만, 이 과정에서 상기 워드 라인(130)은 상기 소오스 영역(150s)보다 높은 전압이 인가되지만, 불필요한 전류가 흐르는 경로가 될 필요는 없다. 따라서, 상기 워드 라인(130)의 양단에 배치되는 두개의 트랜지스터는 모두 판독 전압에 연결되는 것이 바람직하다.
본 발명에 따르면, 종래 기술에서 요구되는 디짓 라인을 구비하지 않고, 워드 라인으로 이를 대신한다. 이에 따라, 반도체기판의 상부면으로부터 상기 비트 라인까지의 높이를 감소시킬 수 있다. 그 결과, 공정 단계 및 제조 비용을 감소시키는 효과를 얻을 수 있다.
또한, 본 발명에 따르면, 종래 기술에서 소오스 라인 또는 하부 전극으로부터 이격시켜야하는 패드 및 디짓 라인 등의 불필요한 구조를 구비하지 않는다. 그 결과, 본 발명에 따른 자기 메모리는 고집적화하기 용이한 구조를 갖는다.

Claims (14)

  1. 반도체기판 상에 2차원적으로 배열된 복수개의 자기 터널 접합들;
    상기 자기 터널 접합들 상에 배치되어, 상기 자기 터널 접합들을 일 방향으로 연결하는 복수개의 비트라인들; 및
    상기 자기 터널 접합들의 아래에서 상기 비트라인들을 가로지르는 방향으로 배치되는 복수개의 워드 라인들을 포함하되, 상기 워드 라인은 상기 자기 터널 접합에 저장된 정보를 변경시키는 기록 동작에 사용되는 것을 특징으로 하는 자기 메모리.
  2. 제 1 항에 있어서,
    상기 자기 터널 접합은 차례로 적층된 피닝막, 고정막, 절연막 및 자유막으로 구성되는 것을 특징으로 하는 자기 메모리.
  3. 제 1 항에 있어서,
    상기 반도체기판에 형성된 복수개의 셀 트랜지스터들을 더 포함하되,
    상기 셀 트랜지스터들의 게이트들은 상기 워드라인에 의해 연결되고, 상기 셀 트랜지스터들의 드레인들은 상기 자기 터널 접합에 접속되는 것을 특징으로 하는 자기 메모리.
  4. 제 1 항에 있어서,
    상기 자기 터널 접합은 상기 워드 라인의 연직 상부에 배치되는 것을 특징으로 하는 자기 메모리.
  5. 제 1 항에 있어서,
    상기 자기 터널 접합과 상기 워드라인 사이의 간격은 50 내지 2000Å인 것을 특징으로 하는 자기 메모리.
  6. 제 1 항에 있어서,
    상기 워드라인의 양단에는, 상기 워드라인을 지나는 전류 경로가 선택적으로 형성되도록, 각각 한개씩의 선택 트랜지스터들이 배치되는 것을 특징으로 하는 자기 메모리.
  7. 게이트, 소오스 및 드레인을 구비하는 셀 트랜지스터들, 상기 게이트들을 연결하는 워드 라인들, 상기 드레인들에 접속하는 비트 라인들 및 상기 드레인들과 상기 비트 라인들 사이에 배치되는 자기 터널 접합들을 구비하는 자기 메모리의 동작 방법에 있어서,
    상기 자기 터널 접합에 정보를 기록하는 과정은 상기 워드 라인 및 상기 비트 라인을 각각 흐르는 전류들에 의해 형성된 자기장을 이용하는 것을 특징으로 하는 자기 메모리의 동작 방법.
  8. 제 7 항에 있어서,
    상기 자기 터널 접합에 기록된 정보를 판독하는 과정은
    상기 비트 라인들 및 워드 라인들 중의 각각 한 라인씩을 선택하여, 소정의 자기 터널 접합을 선택하는 단계; 및
    상기 선택된 자기 터널 접합을 흐르는 전류를 측정하는 단계를 포함하되, 상기 소정의 자기 터널 접합을 선택하는 단계는 상기 워드 라인을 사용하여 상기 자기 터널 접합을 지나는 전류의 경로를 결정하는 것을 특징으로 하는 자기 메모리의 동작 방법.
  9. 제 7 항에 있어서,
    상기 자기 터널 접합에 정보를 기록하는 과정동안, 상기 워드 라인에 인가되는 전압의 절대값은 상기 셀 트랜지스터의 문턱 전압의 절대값보다 작은 것을 특징으로 하는 자기 메모리의 동작 방법.
  10. 제 8 항에 있어서,
    상기 자기 터널 접합에 기록된 정보를 판독하는 과정동안, 상기 워드 라인에 인가되는 전압의 절대값은, 상기 전류의 경로가 형성되도록 상기 셀 트랜지스터의 문턱 전압의 절대값보다 높은 것을 특징으로 하는 자기 메모리의 동작 방법.
  11. 반도체기판의 소정영역에 활성영역을 한정하는 소자분리막을 형성하는 단계;
    상기 활성영역 및 소자분리막을 가로지르는 워드라인을 형성하는 단계;
    상기 워드라인 양옆의 활성영역에 소오스/드레인 영역을 형성하는 단계;
    상기 소오스/드레인이 형성된 반도체기판의 전면에 층간절연막을 형성하는 단계;
    상기 층간절연막을 관통하여, 상기 드레인 영역에 접속하는 콘택 플러그를 형성하는 단계;
    상기 층간절연막 상에, 상기 콘택 플러그에 접속하는 자기 터널 접합을 형성하는 단계; 및
    상기 자기 터널 접합의 상부면에 접속하면서 상기 워드 라인을 가로지르는 비트라인을 형성하는 단계를 포함하는 자기 메모리의 제조 방법.
  12. 제 11 항에 있어서,
    상기 층간절연막의 두께는 상기 워드 라인의 두께보다 50 내지 2000Å 더 두껍게 형성하는 것을 특징으로 하는 자기 메모리의 제조 방법.
  13. 제 11 항에 있어서,
    상기 자기 터널 접합은 상기 워드 라인의 연직 상부에 형성하는 것을 특징으로 하는 자기 메모리의 제조 방법.
  14. 제 11 항에 있어서,
    상기 층간절연막을 형성하는 단계는 한단계의 증착 공정을 사용하여 형성하는 것을 특징으로 하는 자기 메모리의 제조 방법.
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