KR100481876B1 - 자기 터널 접합을 구비하는 자기 메모리 및 그 제조 방법 - Google Patents

자기 터널 접합을 구비하는 자기 메모리 및 그 제조 방법 Download PDF

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Abstract

자기 메모리 및 그 제조 방법을 제공한다. 이 자기 메모리는 복수개의 디짓 라인들, 디짓 라인들의 상부를 가로지르는 복수개의 비트 라인들 및 비트 라인과 디짓 라인 사이에 개재된 자기 터널 접합을 포함한다. 이때, 비트 라인 및 디짓 라인 중의 적어도 하나는 자기 터널 접합을 굴곡지게 지난다. 다시 말해, 비트 라인의 하부면은 자기 터널 접합의 상부에서보다 그 옆쪽에서 낮을 수 있다. 또는, 디짓 라인의 상부면은 자기 터널 접합의 하부에서보다 그 옆쪽에서 높을 수 있다. 그 결과, 전류의 증가없이 자유막에 인가되는 자기장의 세기를 증가시킬 수 있다.

Description

자기 터널 접합을 구비하는 자기 메모리 및 그 제조 방법{Magnetic Memory Having Magnetic Tunnel Junction And Method Of Fabricating The Same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 특히 자기 터널 접합(MTJ)을 사용하는 자기 메모리 및 그 제조 방법에 관한 것이다.
이동 통신 및 컴퓨터 등과 같은 전자 산업의 발전에 따라, 다양한 기능 및 우수한 성능을 갖는 반도체 소자에 대한 요구가 증가하고 있다. 하지만, 현재 사용되는 에스램(SRAM, static random access memory), 디램(DRAM, dynamic RAM), 플래쉬 메모리(FLASH memory) 및 강유전체 메모리(FeRAM, ferroelectric RAM) 등과 같은 메모리 소자는 상기 요구되는 다양한 기능 및 우수한 성능을 동시에 충족시키지 못하고 있다. 즉, 상기 메모리 소자들은 아래 표 1에 개시한 것과 같은 장점 및 단점을 함께 갖기 때문에, 전자 장치에서 요구되는 모든 특성들을 전부 충족시키지 못한다.
SRAM DRAM FLASH FeRAM MRAM
READ 고속 중속 고속 중속 중~고속
WRITE 고속 중속 저속 중속 중~고속
Non-volatility 없음 없음 있음 중간 있음
Refresh 불필요 필요 불필요 불필요 불필요
Size of Unit Cell 대 소 소 중 소
Low Voltage for Operation 가능 한계 있음 불가능 한계 있음 가능
도 1a는 피채널 모스펫(p-channel MOSFET)을 풀업 소자(pull-up device)로 사용하는, 풀 씨모스(full CMOS)형 에스램의 단위 셀을 나타내는 회로도이다. 상기 에스램은 판독(read) 및 기록(write) 속도가 매우 빠르거나, 소모 전력이 적은 장점을 갖는다. 하지만, 상기 에스램은, 도시한 것처럼, 단위 셀(unit cell)이 6개의 트랜지스터로 구성되기 때문에 고집적화하기 어렵다.
도 1b는 통상적인 디램의 셀 어레이를 나타내는 회로도이다. 도시한 것처럼, 상기 디램의 단위셀은 한 개의 트랜지스터 및 한 개의 커패시터로 구성되기 때문에, 그 면적은 상기 에스램보다 훨씬 적은 대략 10F2(F는 최소가공크기(minimum Feature size)를 나타낸다)이다. 따라서, 상기 디램은 상기 에스램보다 고집적화하기 쉽다. 하지만, 상기 디램은 전하의 누설(leakage)로 인한 정보의 손실을 방지하기 위해, 수 밀리초(ms) 정도마다 리프레쉬(refresh) 동작이 필요하다.
한편, 휴대용 전자 장치에 대한 수요가 증가함에 따라, 전원 공급에 관계없이 저장된 정보를 유지하는 비휘발성은 메모리 소자에서 요구되는 또다른 특성이 되고 있다. 하지만, 상기 에스램 및 디램은 휘발성 메모리 장치이기 때문에, 휴대용 전자 장치의 분야에서는 비휘발성을 갖는 플래쉬 메모리 및 강유전체 메모리에 대한 관심이 증가하고 있다.
도 1c는 통상적인 낸드(NAND)형 플래쉬 메모리의 셀 어레이를 나타내는 회로도이다. 상기 NAND형 플래쉬 메모리는 셀 커패시터가 없으며 단위 셀마다 콘택을 갖지 않기 때문에, 그 단위 셀 면적은 디램의 단위 셀 면적보다 작은 4~8F2이다. 이에 따라, 상기 NAND 형 플래쉬 메모리는 고집적화하기 가장 용이한 메모리 소자로 이해된다. 하지만, 알려진 것처럼, 상기 플래쉬 메모리는 기록 모드(write mode)에서는 동작 전압이 5~12V로 높으며, 특히 소거(erase) 속도가 느린 단점을 갖는다. 이에 더하여, 상기 동작 전압을 높이기 위해 주변회로에 배치되는 펌핑 회로는 상기 플래쉬 메모리의 고집적화를 방해한다. 또한, 상기 플래쉬 메모리는 재사용 가능한 횟수가 대략 105~106번으로 제한되는 단점을 갖는다.
또다른 비휘발성 메모리인 강유전체 메모리의 셀 구조는 한 개의 트랜지스터와 한 개의 커패시터로 구성되어, 디램의 단위 셀과 비슷하다. 한편, 상기 강유전체 메모리는 커패시터 유전막으로 강유전성 물질을 사용함으로써 비휘발성의 특성을 갖지만, 판독 동작의 파괴적인(destructive) 특성에 의해 판독시마다 재기록(rewriting)이 요구된다. 또한, 상기 강유전체 메모리는 재사용 가능한 횟수에 제한이 있으며, 중간 수준의 동작 속도를 갖는다. 이에 더하여, 강유전체 재료에서 유발되는 어려움들, 즉 수소와의 높은 반응성, 고온 어닐링의 필요성 및 셀 면적/셀 전압의 스케일링(scaling)의 어려움 등은 강유전체 메모리의 개발을 위해 해결해야 할 기술적 과제로 남아있다.
이에 비해, MRAM(magnetic RAM 또는 magnetoresistive RAM)은 비휘발성이고, 재사용 횟수에서 제한이 없고, 고집적화하기 용이하며, 고속 동작 및 저전압 동작이 가능한 장점을 갖는다.
아래에서는 도 2 내지 도 4를 참조하여 종래 기술에 따른 MRAM의 구조를 설명한다. 도 2는 종래 기술에 따른 MRAM의 셀 어레이의 일부를 나타내는 평면도이고, 도 3은 도 2의 I-I'을 따라 보여지는 단면을 나타낸다. 도 4는 종래 기술에 따른 MRAM의 구조를 설명하기 위한 사시도이다.
도 2 내지 도 4를 참조하면, 반도체기판(10)의 소정영역에는 소자분리막(12)이 배치되어 활성영역들(11)을 한정한다. 상기 소자분리막(12)을 포함하는 반도체기판의 상부에는, 상기 활성영역들(11) 및 소자분리막(12)을 가로지르는 복수개의 게이트 전극들(15), 즉 복수개의 워드 라인들(word line)이 배치된다. 상기 활성영역들(11)의 각각은 상기 한 쌍의 게이트 전극들(15)과 수직하게 교차한다. 즉, 상기 활성영역들(11)의 방향을 행 방향(x축 방향)이라고 할 때, 상기 게이트 전극들(15)은 열 방향(y축 방향)으로 배치된다. 상기 게이트 전극들(15) 사이의 활성영역(11)에는 공통 소오스 영역(16s)이 배치되고, 상기 공통 소오스 영역(16s)의 양 옆의 활성영역들(11)에는 드레인 영역(16d)이 배치된다. 이에 따라, 상기 활성영역들(11)과 상기 게이트 전극들(15)이 교차하는 지점들(points)에는 셀 트랜지스터가 형성된다.
상기 셀 트랜지스터를 갖는 반도체기판의 전면은 층간절연막(20)으로 덮여진다. 상기 층간절연막(20) 내에는 상기 게이트 전극들(15)에 평행한 복수개의 디짓 라인들(digit line, 30)이 배치된다. 상기 층간절연막(20) 및 디짓 라인들(30) 상에는 상기 게이트 전극(15)을 가로지르는, 즉 상기 활성영역(11)에 평행한 복수개의 비트 라인들(bit line, 50)이 배치된다. 상기 비트 라인(50)과 상기 디짓 라인(30) 사이에는, 자기 터널 접합들(magnetic tunnel junction, MTJ, 40)이 배치된다. 상기 자기 터널 접합(40)과 상기 디짓 라인(30) 사이에는, 상기 드레인 영역(16d)의 상부로 연장된 하부 전극(35)이 배치된다. 상기 자기 터널 접합(40)은 상기 하부 전극(35)의 상부면과 상기 비트 라인(50)의 하부면에 직접 접촉한다. 상기 층간절연막(20) 내에는, 상기 하부 전극(35)과 상기 드레인 영역(16d)을 전기적으로 연결하는 수직 배선(25)이 배치된다. 상기 수직 배선(25)은 차례로 적층된 복수개의 플러그들을 포함할 수도 있다. 상기 공통 소오스 영역(16s)의 상부에는 소오스 플러그(26) 및 소오스 라인(28)이 차례로 연결된다.
상기 자기 터널 접합(40)의 기본적인 구조는 피닝층(pinning layer, 42), 고정막(fixed layer, 44), 절연막(46) 및 자유막(free layer,48)으로 구성된다. 상기 자기 터널 접합(40)의 저항은 상기 자유막(48)과 상기 고정막(44) 사이의 자화 방향(magnetization direction)이 같은 방향인가 역 방향인가에 따라 크게 변한다. 자화 방향에 의존적인 상기 자기 터널 접합(40)의 저항 특성은 MRAM의 정보 저장의 원리(mechanism)로 이용된다. 상기 고정막(44)의 자화 방향은 통상적인 판독/기록 동작 중에는 변하지 않는다. 상기 피닝층(42)은 상기 고정막(44)의 자화 방향을 고정하는 역할을 한다. 이에 비해, 상기 자유막(48)은 상기 고정막(44)의 자화 방향에 대해 변할 수 있으며, 이때 허용되는 자화 방향은 상기 고정막(44)의 자화 방향과 같거나 반대이다.
특정한 셀에 저장된 정보를 판독하는 과정은 상기 워드 라인(15)과 비트 라인(50)을 선택한 후, 이를 흐르는 전류를 측정함으로써 가능하다. 이때, 상기 두 자성막들(44, 48) 사이의 자화 방향에 따라, 상기 전류의 크기는 큰 차이를 갖는다. 상기 전류 크기의 차이는 저장된 정보의 차이를 나타낸다. 이에 비해, 상기 자유막(48)의 자화 방향을 변화시키는 과정, 즉 정보를 기록하는 과정은 상기 비트 라인(50) 및 디짓 라인(30)을 흐르는 전류에 의해 형성된 자기장을 조절함으로써 가능하다.
한편, 자기 메모리의 성능을 향상시키기 위해, 상기 비트 라인(50) 및 디짓 라인(30)에서 발생되는 자기장의 크기를 증가시키는 방법이 사용될 수 있다. 예를 들면, 고집적화를 위해 자기 메모리의 셀 면적이 줄어들 경우, 상기 자기 터널 접합에 저장된 정보를 변화시키기 위해서는, 상기 비트 라인 및 디짓 라인에서 발생되는 자기장 세기가 증가해야 한다. 상기 자기장의 크기를 증가시키기 위해서는, 각 라인을 흐르는 전류의 크기를 증가시키는 것이 요구된다. 하지만, 이러한 전류의 증가는 소모 전력의 증가를 유발하므로 바람직하지 않다.
본 발명이 이루고자 하는 기술적 과제는 전류를 증가시키지 않고, 자기장의 세기를 증가시킬 수 있는 구조를 갖는 자기 메모리를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 저장된 정보를 효율적으로 변화시킬 수 있는 자기 메모리를 제조하는 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 굴곡진 비트 라인 및/또는 디짓 라인을 구비하는 자기 메모리를 제공한다. 이 자기 메모리는 복수개의 디짓 라인들, 상기 디짓 라인들의 상부를 가로지르는 복수개의 비트 라인들 및 상기 비트 라인과 상기 디짓 라인 사이에 개재된 자기 터널 접합을 포함한다. 이때, 상기 비트 라인 및 상기 디짓 라인 중의 적어도 하나는 상기 자기 터널 접합을 굴곡지게 지난다.
다시 말해, 본 발명의 일 실시예에 따르면, 상기 비트 라인의 하부면은 상기 자기 터널 접합의 상부에서 보다 상기 자기 터널 접합의 옆쪽에서 낮다.
또한, 본 발명의 다른 실시예에 따르면, 상기 디짓 라인의 상부면은 상기 자기 터널 접합의 하부에서보다 상기 자기 터널 접합의 옆쪽에서 높다. 상기 디짓 라인은 상기 자기 터널 접합들의 하부에 배치되는 금속 패턴들과 상기 금속 패턴들을 연결하는 연결 패턴으로 이루어질 수도 있으며, 이 경우, 상기 연결 패턴은 상기 자기 터널 접합들의 양측면에 배치되어 상기 금속 패턴보다 높다.
본 발명의 바람직한 실시예에 따르면, 상기 비트 라인과 상기 자기 터널 접합 사이에는 제 1 절연막이 더 개재된다. 상기 제 1 절연막은 상기 자기 터널 접합의 상부면을 노출시키는 개구부를 갖고, 상기 비트 라인은 상기 개구부를 통해 상기 자기 터널 접합에 접속된다. 이에 더하여, 상기 비트 라인의 아래에는 제 2 절연막을 더 배치될 수도 있다. 상기 제 2 절연막은 상기 자기 터널 접합의 상부 및 그 주변부를 노출시키는 개구부를 갖되, 상기 제 2 절연막의 상부면은 평탄한 것이 바람직하다.
바람직하게는, 상기 자기 터널 접합은 상기 비트 라인과는 전기적으로 연결되고, 상기 디짓 라인으로부터는 이격된다. 또한, 상기 자기 터널 접합은 차례로 적층된 피닝막, 고정막, 절연막 및 자유막으로 구성될 수 있다. 상기 피닝막은 IrMn, PtMn, MnO, MnS, MnTe, MnF2, FeF2, FeCl2, FeO, CoCl2, CoO, NiCl2, NiO 및 Cr를 포함하는 반강자성 물질들 중에서 선택된 적어도 한가지일 수 있다. 또한, 상기 고정막 및 상기 자유막은 각각 Fe, Co, Ni, Gd, Dy, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe 2O3, MgOFe2O3, EuO 및 Y3Fe5O12 를 포함하는 강자성 물질들 중에서 선택된 적어도 한가지일 수 있다. 한편, 상기 고정막은 차례로 적층된 하부 강자성막, 루세늄막 및 상부 강자성막으로 이루어진 다층막일 수 있다.
본 발명의 일 실시예에 따르면, 상기 비트 라인들, 디짓 라인들 및 자기 터널 접합들은 반도체기판 상에 배치된다. 이때, 상기 반도체기판 상에는, 행 방향 및 열 방향을 따라 2차원적으로 배열된 복수개의 셀 트랜지스터들이 더 배치된다. 또한, 상기 셀 트랜지스터들은 각각 게이트 전극, 소오스 영역 및 드레인 영역을 구비하고, 상기 셀 트랜지스터들의 게이트 전극들은 복수개의 워드 라인들에 의해 연결되는 것이 바람직하다. 바람직하게는, 상기 디짓 라인은 상기 워드 라인에 평행하고, 상기 비트 라인은 상기 워드 라인을 가로지른다. 상기 비트 라인은 상기 자기 터널 접합을 지나는 전기적 경로를 통해, 2차원적으로 배열된 상기 셀 트랜지스터들의 드레인 영역들을 연결한다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 비트 라인 및/또는 디짓 라인을 굴곡지게 형성하는 자기 메모리의 제조 방법을 제공한다. 이 방법은 복수개의 디짓 라인들을 형성하고, 상기 디짓 라인을 포함하는 결과물 전면에 상부 층간절연막을 형성하고, 상기 상부 층간절연막 상에 2차원적으로 배열된 자기 터널 접합들을 형성한 후, 상기 자기 터널 접합들의 상부면에 접속하는 복수개의 비트 라인들을 형성하는 단계를 포함한다. 이때, 상기 비트 라인 및 상기 디짓 라인 중의 적어도 하나는 상기 자기 터널 접합을 굴곡지게 지나도록 형성된다.
본 발명의 일 실시예에 따르면, 상기 디짓 라인을 형성하는 단계는 상기 자기 터널 접합들의 연직 하부를 지나는 금속 패턴들을 형성한 후, 상기 금속 패턴들을 연결하는 연결 패턴들을 형성하는 단계를 포함한다. 이 경우, 상기 연결 패턴들은 상기 자기 터널 접합들의 양옆에 배치됨으로써 상기 금속 패턴보다 높게 형성된다.
본 발명의 일 실시예에 따르면, 상기 디짓 라인들은 반도체기판 상에 형성된다. 이 경우, 상기 디짓 라인을 형성하기 전에, 상기 반도체기판의 소정영역에 활성영역들을 한정하는 소자분리막을 형성하고, 상기 활성영역들을 가로지르는 복수개의 워드 라인들을 형성한 후, 상기 워드라인들 사이의 활성영역에 드레인 영역 및 소오스 영역을 형성하는 단계를 더 포함할 수 있다. 이후, 상기 소오스/드레인 영역이 형성된 반도체기판의 전면을 덮는 하부 층간절연막을 더 형성할 수도 있다. 이 실시예에 따르면, 상기 자기 터널 접합을 형성하기 전에, 상기 상부 및 하부 층간절연막들을 관통하여 상기 드레인 영역에 접속하는 수직 배선을 더 형성할 수 있다. 상기 수직 배선은 상기 드레인 영역과 상기 자기 터널 접합을 전기적으로 연결시키도록 형성한다.
바람직하게는, 상기 하부 층간절연막을 형성하는 단계는 상기 소오스/드레인 영역이 형성된 반도체기판의 전면에 제 1 하부 층간절연막 및 제 2 하부 층간절연막을 차례로 형성하는 단계를 포함한다. 이 경우, 상기 제 2 하부 층간절연막을 형성하기 전에, 상기 제 1 하부 층간절연막을 관통하여 상기 드레인 영역 및 소오스 영역에 접속하는 콘택 플러그들을 형성하고, 상기 제 1 하부 층간절연막 상에 상기 콘택 플러그의 상부를 지나는 제 1 금속 패턴을 더 형성할 수 있다. 또한, 상기 제 2 하부 층간절연막을 형성한 후, 상기 제 2 하부 층간절연막을 관통하여 상기 제 1 금속 패턴에 접속하는 비아 플러그를 더 형성할 수 있다. 상기 제 1 금속 패턴은 상기 소오스 영역에 접속된 콘택 플러그들을 연결하는 소오스 라인으로 사용되는 동시에, 상기 드레인 영역에 접속하는 콘택 플러그와 상기 비아 플러그를 연결하는 패드로도 사용될 수 있다.
본 발명의 다른 실시예에 따르면, 상기 비트 라인을 형성하기 전에, 상기 자기 터널 접합들이 형성된 결과물의 전면을 덮는 제 1 절연막을 콘포말하게 형성한 후, 상기 제 1 절연막을 패터닝하여 상기 자기 터널 접합의 상부면을 노출시키는 개구부를 형성하는 단계를 더 포함한다. 이때, 상기 비트 라인은 상기 제 1 절연막의 개구부를 통해 상기 자기 터널 접합의 상부면에 접속하도록 형성된다.
본 발명의 또다른 실시예에 따르면, 상기 비트 라인을 형성하기 전에, 상기 자기 터널 접합들이 형성된 결과물의 전면을 덮는 제 2 절연막을 형성한 후, 상기 제 2 절연막을 평탄화 식각하는 단계를 더 포함한다. 이후, 상기 평탄화된 제 2 절연막을 패터닝하여 상기 자기 터널 접합들의 상부 및 그 주변부를 노출시키는 개구부를 형성하는 단계를 더 실시하는 것이 바람직하다. 또한, 상기 비트 라인은 상기 제 2 절연막의 개구부를 지나도록 형성됨으로써, 상기 자기 터널 접합에 접속한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
본 발명에 따른 자기 메모리의 단위 셀은 서로 다른 층에 형성되는 디짓 라인, 비트 라인 및 이들 사이에 개재되는 자기 터널 접합을 포함한다. 자기 메모리의 셀들은 평면적으로 배열될 뿐만 아니라 입체적으로 배열될 수도 있다. 즉, 상기 자기 메모리의 셀들을 포함하는 평면은 복수개일 수 있다.
이에 더하여, 본 발명에 따른 자기 메모리는 트랜지스터들이 형성되는 반도체기판을 구비하거나 구비하지 않는 실시예 모두 가능하다. 즉, 상기 단위 셀은 트랜지스터를 구비하지 않고, 한 개의 터널링 자기저항성(tunneling magnetoresistive, TMR) 소자로만 구성될 수도 있다. 이 경우, 상기 자기 메모리는트랜지스터들로 구성되는 기능 회로에 연결될 수 있다. 그 연결 방법은 칩 패키지(chip package)에 사용되는 와이어 본딩(wire bonding), 플립칩 본딩(flip-chip bonding), 솔더 범프(solder bumps)를 이용한 연결 등의 방법이 사용될 수 있다. 이처럼 TMR 소자로만 구성된 자기 메모리를 반도체기판에 형성되는 기능 회로에 연결하는 실시예는 당업자에 의해 쉽게 구체화될 수 있다. 따라서, 아래에서는 트랜지스터들을 구비하는 반도체기판 상에 자기 메모리를 형성하는 실시예들에 대해 상세하게 설명한다.
도 5는 일반적인 자기 메모리(MRAM)의 셀 어레이 일부분을 나타내는 회로도이다.
도 5를 참조하면, 복수개의 셀 트랜지스터들이 행 방향 및 열 방향을 따라 2차원적으로 배열된다. 상기 셀 트랜지스터들은 각각 게이트(G), 소오스(S) 및 드레인(D)을 구비하면서 반도체기판에 형성되는 MOSFET으로, 복수개의 워드 라인들(WL) 및 비트 라인들(BL)에 의해 연결된다. 상기 워드 라인들(WL) 및 비트 라인들(BL)은 각각 행 방향 및 열 방향을 따라 배열되어, 상기 셀 트랜지스터들의 게이트들(G) 및 드레인들(D)에 접속된다. 상기 비트 라인(BL)과 상기 셀 트랜지스터들 사이에는 자기 터널 접합(magnetic tunnel junction, MTJ)이 배치된다. 상기 MTJ는 MRAM에서 정보 저장을 위한 구조로 사용된다.
상기 셀 트랜지스터들을 가로지르는 복수개의 디짓 라인들(DL)이 배치된다. 상기 디짓 라인(DL)은 상기 워드 라인들(WL)에 평행한 방향으로 배치된다. 결과적으로, 상기 워드 라인들(WL)과 상기 디짓 라인들(DL)은 모두 상기 비트 라인들(BL)을 가로지른다. 다시말해, 임의의 한 셀을 지나는 소정의 워드 라인(WL') 및 디짓 라인(DL')을 고려할 때, 상기 디짓 라인(DL')은 상기 워드 라인(WL')에 의해 연결되는 셀 트랜지스터들을 동일하게 지난다. 이에 비해, 상기 비트 라인(BL)은 상기 워드 라인(WL) 및 디짓 라인(DL)에 수직한 방향으로 배치된 셀 트랜지스터들에 접속한다.
도 6은 본 발명의 제 1 실시예에 따른 MRAM의 셀 어레이 일부분을 나타내는 공정 평면도들이다. 이 제 1 실시예는 도 5에 도시된 회로도를 통해 표현된다. 또한, 도 16은 이 제 1 실시예에 따라 형성된 MRAM의 셀 어레이를 보여주는 공정단면도로서, 도 6의 I-I'의 단면에 상응한다.
도 5, 6 및 16을 참조하면, 반도체기판(100)의 소정영역에 소자분리막(110)이 배치된다. 상기 소자분리막(110)은 2차원적으로 배열된 복수개의 활성영역들(105)을 한정한다. 상기 활성영역들(105) 및 소자분리막(110)을 가로지르는, 복수개의 절연된 게이트 전극들(130), 즉 복수개의 워드라인들이 배치된다. 상기 게이트 전극들(130)은 열 방향(y축)과 평행하다. 상기 활성영역들(105)의 각각은 상기 한 쌍의 게이트 전극들(130)과 교차한다. 이에 따라, 상기 각 활성영역(105)은 3개의 부분으로 나누어진다. 상기 한 쌍의 게이트 전극들(130) 사이의 활성영역(105)에는 공통 소오스 영역(150s)이 형성되고, 상기 공통 소오스 영역(150s)의 양 옆의 활성영역들(105)에는 드레인 영역들(150d)이 형성된다. 즉, 상기 게이트 전극들(130) 및 상기 활성영역들(105)이 교차하는 지점들(points)에 셀 트랜지스터들이 형성된다. 결과적으로, 셀 트랜지스터들은 열 방향 및 행 방향을 따라 2 차원적으로 배열된다.
상기 셀 트랜지스터들을 갖는 반도체기판의 전면은 차례로 적층된 제 1 하부 층간절연막(160) 및 제 2 하부 층간절연막(190)으로 구성된, 하부 층간절연막에 의해 덮여진다. 상기 제 1 하부 층간절연막(160)을 관통하여, 상기 공통 소오스 영역(150s) 및 드레인 영역(150d)에 접속하는 콘택 플러그들(170)이 배치된다. 상기 제 1 하부 층간절연막(160) 상에는 소오스 라인(180s)이 배치되어, 상기 공통 소오스 영역(150s)에 접속된 콘택 플러그들(170)을 연결한다. 바람직하게는 상기 소오스 라인(180s)은 한 개의 워드 라인(130) 옆에 위치한 복수개의 공통 소오스 영역들(150s)을 연결한다. 이에 따라, 상기 소오스 라인(180s)은 상기 워드 라인(130)에 평행하다.
이에 더하여, 상기 제 1 하부 층간절연막(160) 상에는, 상기 콘택 플러그(170)를 통해 상기 드레인 영역(150d)에 접속하는 제 1 금속 패턴(180)이 배치된다. 상기 제 1 금속 패턴(180)과 소오스 라인(180s)은 동일한 공정을 통해 형성되는 것이 바람직하며, 이에 따라 상기 제 1 금속 패턴(180)과 소오스 라인(180s)은 두께 및 물질의 종류가 동일하다. 상기 제 2 하부 층간절연막(190)은 상기 제 1 금속 패턴(180) 및 소오스 라인(180s)을 포함하는 반도체기판의 전면을 덮는다. 상기 제 2 하부 층간절연막(190) 내에는, 이를 관통하여 상기 제 1 금속 패턴(180)의 상부면에 접속하는 비아 플러그들(200)이 배치된다.
상기 제 2 하부 층간절연막(190) 상에는 상기 활성영역들(105) 및 소자분리막(110)을 가로지르는 디짓 라인들(210)이 배치된다. 상기 디짓 라인들(210)은 상기 워드 라인(130)에 평행한 것이 바람직한데, 비스듬하게 교차할 수도 있다. 상기 제 2 하부 층간절연막(190) 상에는 상기 디짓 라인들(210)으로부터 이격되어, 상기 비아 플러그(200)에 연결되는 제 2 금속 패턴(215)이 배치되는 것이 바람직하다. 결과적으로, 상기 제 2 금속 패턴(215)은 상기 드레인 영역(150d)에 접속된다. 상기 제 2 금속 패턴(215) 및 상기 디짓 라인(210)은 두께 및 물질의 종류가 동일한 것이 바람직하다.
상기 디짓 라인들(210)을 갖는 반도체기판의 전면은 제 1 상부 층간절연막(220)에 의해 덮여진다. 상기 제 1 상부 층간절연막(220) 상에는 상기 디짓 라인(210)의 상부를 지나는 하부 전극(230)이 배치된다. 상기 하부 전극(230)은 상기 제 1 상부 층간절연막(220)을 관통하는 도전 패턴(225)에 의해 상기 제 2 금속 패턴(215)에 연결된다.
상기 디짓 라인(210)의 연직 상부에는 상기 하부 전극(230)의 상부면에 접촉하는 자기 터널 접합(240)이 배치된다. 즉, 평면적으로 볼 때, 상기 자기 터널 접합(240)은 상기 디짓 라인(210)과 상기 하부 전극(230)이 교차하는 위치에 형성된다.
상기 자기 터널 접합(240)은 차례로 적층된 피닝막(pinning layer, 242), 고정막(fixed layer, 244), 절연막(246) 및 자유막(free layer, 248)으로 구성된다. 상기 피닝막(242)은 IrMn, PtMn, MnO, MnS, MnTe, MnF2, FeF2, FeCl2, FeO, CoCl2, CoO, NiCl2, NiO 및 Cr 등과 같은 반강자성막들(anti-ferromagnetic layers) 중에서 선택된 적어도 한가지로 이루어지는 것이 바람직하다. 상기 고정막(244) 및 자유막(248)은 각각 Fe, Co, Ni, Gd, Dy, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe 2O3, EuO 및 Y3Fe5O12 등과 같은 강자성막들(ferromagnetic layers) 중에서 선택된 적어도 한가지로 이루어지는 것이 바람직하다. 특히, 상기 고정막(244)은 상술한 강자성 물질들 사이에 루세늄막(Ru)이 더 개재되는 3층 구조일 수 있다. 상기 절연막(246)은 알루미늄 산화막인 것이 바람직한데, 다른 절연성 물질이 사용될 수도 있다.
상기 자기 터널 접합(240)을 포함하는 반도체기판은 제 2 상부 층간절연막(252)에 의해 콘포말하게 덮혀진다. 이에 따라, 상기 제 2 상부 층간절연막(252)의 상부면은 평탄하지 못하다. 특히, 상기 자기 터널 접합(240)의 상부에서와 그 주변에서, 상기 제 2 상부 층간절연막(252)의 높이는 다르다. 한편, 상기 제 2 상부 층간절연막(252)은 상기 자기 터널 접합(240)의 상부면을 노출시키는 개구부(254)를 구비한다.
상기 제 2 상부 층간절연막(252) 상에는, 상기 개구부(254)를 통해 상기 자기 터널 접합(240)의 상부면에 접속하는 비트 라인(260)이 배치된다. 이때, 상기 제 2 상부 층간절연막(252)의 불균일성(ununiformity)은 상기 비트 라인(260)으로 전사된다. 이에 따라, 상기 비트 라인(260) 하부면의 높이는 상기 자기 터널 접합(240) 주변에서보다 상기 자기 터널 접합(240)의 상부에서 더 높다.
한편, 도 17에 도시한 것처럼, 본 발명의 다른 실시예에 따르면, 상기 비트 라인(260)과 상기 제 2 상부 층간절연막(252) 사이에는 제 3 상부 층간절연막(255)이 더 개재된다. 상기 제 3 상부 층간절연막(255)은 상기 자기 터널 접합(240)의 상부를 노출시키는 개구부를 갖는다. 또한, 상기 제 3 상부 층간절연막(255)은 상기 자기 터널 접합(240)에 의해 유발되는, 상기 불균일성을 완화시킨다. 이를 위해, 상기 제 3 상부 층간절연막(255)의 상부면은 평탄하게 형성한다. 이에 따라, 상기 비트 라인(260)의 전체 길이는 줄어들고, 후속 식각 공정에서의 잔존물에 유발되는 브릿지(bridge)를 최소화할 수 있다.
도 8은 상술한 본 발명의 제 1 실시예에 따른 자기 메모리를 나타내는 사시도이다.
도 8을 참조하면, 상기 비트 라인(260)은 상기 디짓 라인(210)을 가로지르면서, 상기 자기 터널 접합(240)의 상부를 지난다. 이때, 상기 비트 라인(260)은 상기 자기 터널 접합(240)과의 대향 면적(facing area)을 증가시키도록, 상기 자기 터널 접합(240)의 상부를 굴곡지게(bumpy) 지난다. 이에 따라, 상기 비트 라인(260) 하부면의 높이는 상기 자기 터널 접합(240) 주변에서보다 상기 자기 터널 접합(240)의 상부에서 더 높다.
상기 비트 라인(260)은 상기 자유막(248)에는 전기적으로 연결되지만, 상기 고정막(244)에는 연결되지 않아야 한다. 이러한 연결 구조를 얻기 위해, 상기 제 2 상부 층간절연막(도 16의 252)은 상기 자기 터널 접합(240)의 상부면을 노출시키는 개구부(254)를 가지면서, 상기 자기 터널 접합(240)을 포함하는 반도체기판을 콘포말하게 덮는다. 상기 제 2 상부 층간절연막(252)의 두께는 대략 10 내지 3000Å인 것이 바람직하다.
상기 자기 접합 터널(240)을 구비하는 자기 메모리에서, 쓰기 동작(Write operation)의 효율은 상기 비트 라인(260) 및 상기 디짓 라인(210)에 형성되는 자기장들의 세기에 의존한다. 상기 비트 라인(260)과 상기 자기 터널 접합(240)의 대향 면적을 증가시키는 이유들 중의 한가지는 상기 자유막(248)에 인가되는 상기 비트 라인(260)의 자기장 유효 세기(effective intensity of magnetic field)를 증가시키기 위해서이다. 이처럼 자기장의 유효 세기가 증가할 경우, 자기 메모리의 쓰기 동작에서 상기 비트 라인(260)을 흐르는 전류의 크기를 감소시킬 수 있다. 상기 비트 라인(260)을 흐르는 전류 크기가 감소할 경우, 선택되지 않은 셀들에 대한 교란(disturbance)을 감소시킬 수 있으며, 또한 쓰기 동작의 소모 전력을 줄일 수 있다. 같은 목적에서, 즉 쓰기 동작의 효율성 극대화를 위해, 상기 디짓 라인(210)을 굴곡지게 형성하는 실시예가 가능하다. 도 9은 상기 디짓 라인(210)을 굴곡지게 형성하는 것을 특징으로 하는, 본 발명의 제 2 실시예에 따른 자기 메모리를 나타내는 사시도이다.
도 9을 참조하면, 상기 디짓 라인(210)은 상기 자기 터널 접합(240)의 아래를 굴곡지게(bumpy) 지난다. 이에 따라, 상기 디짓 라인(210) 상부면의 높이는 상기 자기 터널 접합(240)의 아래에서보다 상기 자기 터널 접합(240) 주변에서 더 높다. 결과적으로, 상기 디짓 라인(210)과 상기 자기 터널 접합(240)과의 대향 면적(facing area)이 증가된다.
한편, 도 10에 도시한 것처럼, 상기 비트 라인(260) 및 상기 디짓 라인(210)을 모두 굴곡지게 형성하는 실시예 역시 가능하다. 상술한 것처럼, 상기 자유막(248)에 인가되는 자기장의 크기는 상기 비트 라인(260)과 상기 디짓 라인(210)의 자기장 세기에 의존적이다. 따라서, 이러한 실시예에 따를 경우, 쓰기 동작의 효율을 더욱 개선할 수 있다.
도 7은 본 발명의 제 2 실시예에 따른 MRAM의 셀 어레이 일부분을 나타내는 공정 평면도이다. 이 제 2 실시예는 제 1 실시예와 동일하게 도 5에 도시된 회로도를 통해 표현되며, 제 1 실시예와 비교할 때 디짓 라인(DL) 및/또는 비트 라인(BL)의 배치 방법에서 다르다. 따라서, 제 1 실시예와의 중복되는 설명은 최소화하면서, 도 7을 참조하여 본 발명의 제 2 실시예를 설명한다.
도 5, 도 7 및 도 18을 참조하면, 상기 하부 전극들(230) 사이에, 상기 디짓 라인(210)의 상부면에 접속하는 연결 패턴(235)을 형성한다. 이때, 도 18에 도시한 것처럼, 상기 디짓 라인(210)은 상기 연결 패턴(235)과 제 2 금속 패턴(215')으로 이루어질 수도 있다. 상기 제 2 금속 패턴(215')은 도시한 것처럼 상기 연결 패턴(235)의 아래, 즉 상기 소자분리막(110) 상부에서 끊어질 수도 있다.
상기 연결 패턴(235)은 상기 디짓 라인(210)에 형성된 자기장이 상기 자기 터널 접합(240)에 더욱 효과적으로 인가될 수 있도록, 상기 디짓 라인(210)의 모양을 굴곡지게 만든다. 본 발명의 일 실시예에 따르면, 상기 연결 패턴(235)을 형성하는 단계는 상기 하부 전극(230)을 형성하는 단계를 이용한다. 하지만, 상기 연결 패턴(230)은 상기 비트 라인(260) 또는 후속 공정의 비아 플러그 등을 이용하여 형성할 수도 있다.
도 11 내지 도 16은 본 발명의 일 실시예에 따른 자기 메모리의 제조 방법을 나타내는 공정 단면도들로서, 도 6의 I-I'을 따라 보여지는 단면들을 나타낸다.
도 11를 참조하면, 반도체기판(100)의 소정영역에 소자분리막(110)을 형성하여, 복수개의 활성영역들(105)을 한정한다. 상기 활성영역들(105)을 갖는 반도체기판의 전면에 게이트 절연막 및 게이트 도전막을 차례로 형성한다. 상기 게이트 도전막 및 게이트 절연막을 연속적으로 패터닝하여 상기 활성영역들(105) 및 소자분리막(110)의 상부를 가로지르는 복수개의 평행한 게이트 패턴들(135)을 형성한다. 상기 게이트 패턴들(135)의 각각은 차례로 적층된 게이트 절연막 패턴(120) 및 게이트 전극(130)으로 구성된다. 여기서, 상기 활성영역들(105)의 각각은 상기 한 쌍의 게이트 전극들(130)과 교차한다. 상기 게이트 패턴(135)은 상기 게이트 전극(130) 상에 형성되는 캐핑 패턴을 더 구비할 수도 있다. 상기 게이트 전극(130)은 워드 라인(word line)에 해당한다.
상기 게이트 패턴(135) 및 상기 소자분리막(110)을 이온 주입 마스크들로 사용하여, 상기 활성영역들(105)에 불순물 이온들을 주입한다. 그 결과, 상기 각 활성영역(105)에는 3개의 불순물 영역들이 형성된다. 이들 3개의 불순물 영역들 중 가운데의 불순물 영역은 공통 소오스 영역(150s)에 해당하고, 나머지 불순물 영역들은 드레인 영역(150d)에 해당한다. 이에 따라, 상기 각 활성영역(105)에 한 쌍의 셀 트랜지스터들이 형성된다. 결과적으로, 상기 셀 트랜지스터들은 상기 반도체기판(100)에 행 방향 및 열 방향을 따라 2차원적으로 배열된다. 이어서, 상기 게이트 패턴(135)의 측벽에 통상의 방법을 사용하여 스페이서(140)를 형성한다.
도 12을 참조하면, 상기 스페이서(140)를 갖는 반도체기판의 전면에, 제 1 하부 층간절연막(160)을 형성한다. 상기 제 1 하부 층간절연막(160)을 패터닝하여, 상기 소오스/드레인 영역들(150s, 150d)을 노출시키는 콘택홀을 형성한다. 상기 콘택홀 내에 통상의 방법을 사용하여 상기 소오스/드레인 영역들(150s, 150d)에 연결되는 콘택 플러그들(170)을 형성한다. 상기 콘택 플러그들(170)을 갖는 반도체기판의 전면에 제 1 금속막을 형성한다. 상기 제 1 금속막을 패터닝하여, 상기 콘택 플러그들(170)을 덮는 제 1 금속 패턴(180) 및 소오스 라인(180s)을 형성한다. 상기 소오스 라인(180s)은 상기 콘택 플러그(170)를 통해 상기 공통 소오스 영역들(150s)에 연결된다. 바람직하게는, 상기 한 쌍의 게이트 패턴들(135) 사이의 활성영역(105)에 형성된 상기 소오스 영역들(150s)은 상기 소오스 라인(180s)을 통해 열 방향으로 연결된다. 상기 제 1 금속 패턴(180)은 상기 콘택 플러그(170)보다 넓은 폭을 가지면서, 상기 소오스 라인(180s)으로부터 이격된다.
상기 제 1 금속 패턴(180) 및 소오스 라인(180s)을 갖는 반도체기판의 전면에, 제 2 하부 층간절연막(190)을 형성한다. 이때, 상기 제 1 및 제 2 하부 층간절연막(160, 190)은 층간절연막을 구성한다. 상기 제 2 하부 층간절연막(190)을 패터닝하여, 상기 제 1 금속 패턴(180)의 상부면을 노출시키는 제 1 비아 홀을 형성한다. 상기 제 1 비아 홀은 소정 영역에서 상기 소오스 라인(180s)의 상부면도 노출시킨다. 상기 제 1 비아 홀을 채우는 복수개의 비아 플러그들(200)을 형성한다.
도 13을 참조하면, 상기 비아 플러그들(200)을 포함하는 반도체기판의 전면에 제 2 금속막을 형성한다. 상기 제 2 금속막을 패터닝하여 복수개의 제 2 금속 패턴들(215) 및 디짓 라인들(210)을 형성한다. 상기 제 2 금속 패턴(215)은 상기 비아 플러그들(200)의 상부면을 덮도록 형성되고, 상기 디짓 라인(210)은 상기 활성영역들(105) 및 소자분리막(110)을 가로지른다. 상기 디짓 라인(210)은 상기 워드 라인(130)에 평행하거나 비스듬하게 교차할 수 있다.
상기 제 2 금속 패턴들(215) 및 디짓 라인들(210)이 형성된 반도체기판의 전면에, 제 1 상부 층간절연막(220)을 형성한다. 상기 제 1 상부 층간절연막(220)을 형성하는 단계는 상기 디짓 라인(210) 상에 잔존하는 상기 제 1 상부 층간절연막(220)의 두께를 균일하게 하기 위한 공정 단계, 예를 들면 평탄화 식각 공정 단계를 더 포함할 수 있다.
상기 제 1 상부 층간절연막(220)을 패터닝하여, 상기 제 2 금속 패턴(215)의 상부면을 노출시키는 제 2 비아 홀을 형성한다. 이후, 상기 제 2 비아 홀을 채움으로써, 상기 드레인 영역(150d)에 연결되는 도전 패턴(225)들을 형성한다.
한편, 상기 제 2 금속막이 상기 비아 홀을 채우도록 형성함으로써, 상기 비아 플러그(200)는 상기 제 2 금속 패턴(215) 및 디짓 라인(210)과 동시에 형성될 수도 있다.
본 발명의 다른 실시예에 따르면, 도 18에 도시한 것처럼, 상기 디짓 라인들(210)은 상기 소자분리막(110)의 상부에서 끊어진 제 2 금속 패턴(215')일 수도 있다.
도 14을 참조하면, 상기 제 1 상부 층간절연막(220) 상에 상기 도전 패턴(225)에 접속하는 하부 전극(230) 및 자기 터널 접합(240)을 형성한다. 상기 하부 전극(230)은 상기 도전 패턴(225)의 상부면에 접속하면서, 상기 디짓 라인(210)의 상부를 지나도록 형성된다. 상기 디짓 라인(210)과 상기 하부 전극(230)은 소정의 높이, 바람직하게는 상기 도전 패턴(225)의 두께만큼 이격된다. 상기 도전 패턴(225)은 상기 하부 전극(230)이 상기 제 2 비아 홀을 채우도록 형성함으로써, 상기 하부 전극(230)과 동시에 형성할 수도 있다.
상기 자기 터널 접합(240)은 차례로 적층된 피닝막(242), 고정막(244), 절연막(246) 및 자유막(248)을 포함한다. 상기 피닝막(242)은 IrMn, PtMn, MnO, MnS, MnTe, MnF2, FeF2, FeCl2, FeO, CoCl2, CoO, NiCl2, NiO 및 Cr 등과 같은 반강자성막들(anti-ferromagnetic layers) 중에서 선택된 적어도 한가지로 형성하는 것이 바람직하다. 상기 고정막(244) 및 자유막(248)은 각각 Fe, Co, Ni, Gd, Dy, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2 O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3 Fe5O12 등과 같은 강자성막들(ferromagnetic layers) 중에서 선택된 적어도 한가지로 형성하는 것이 바람직하다. 특히, 상기 고정막(244)은 상술한 강자성 물질들로 형성되는 상부고정막과 하부고정막 사이에 루세늄막(Ru)이 더 개재되는 3층 구조로 형성할 수도 있다. 상기 절연막(246)은 알루미늄 산화막으로 형성하는 것이 바람직하며, 그 두께를 균일하게 형성하는 것이 바람직하다. 이를 위해, 상기 절연막(246)을 형성하는 단계는 화학 기상 증착(chemical vapor deposition, CVD) 또는 원자층 증착(atomic layer deposition, ALD)의 방법이 사용될 수 있다.
도 15를 참조하면, 상기 하부 전극(230) 및 상기 자기 터널 접합(240)을 포함하는 반도체기판의 전면에, 제 2 상부 층간절연막(252)을 형성한다. 상기 제 2 상부 층간절연막(252)은 균일한 두께로 형성한다. 바람직하게는, 상기 제 2 상부 층간절연막(252)은 대략 10 내지 3000Å의 두께로 형성한다. 이러한 두께의 균일성에 의해, 상기 자기 터널 접합(240) 및 상기 하부 전극(230)에 의한 불균일성(ununiformity)은 상기 제 2 상부 층간절연막(252)으로 전사된다. 그 결과, 상기 제 2 상부 층간절연막(252) 하부면의 높이는 상기 자기 터널 접합(240) 주변에서보다 상기 자기 터널 접합(240)의 상부에서 더 높다.
상기 제 2 상부 층간절연막(252)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중의 한가지인 것이 바람직한데, 다른 절연성 물질막이 사용될 수도 있다.
도 16을 참조하면, 상기 제 2 상부 층간절연막(252)을 패터닝하여, 상기 자기 터널 접합(240)의 상부면을 노출시키는 개구부(254)를 형성한다. 이후, 상기 개구부(254)를 통해 노출된 상기 자기 터널 접합(240)에 접속하는 비트 라인(260)을 형성한다. 상기 비트 라인(260)은 상기 워드 라인(130) 및 상기 디짓 라인(210)을 가로지르도록 형성된다.
본 발명의 일 실시예에 따르면, 상술한 제 2 상부 층간절연막(252)의 불균일성에 의해, 상기 비트 라인(260)은 굴곡진 모양을 갖게 된다. 즉, 상기 비트 라인(260)의 하부면은 상기 자기 터널 접합(240)의 상부에서 보다 상기 자기 터널 접합(240)의 주변에서 더 낮다. 이에 따라, 상기 비트 라인(260)과 상기 자기 터널 접합(240)의 대향 면적(facing area)이 증가한다.
한편, 본 발명의 다른 실시예에 따르면, 상기 비트 라인(260)을 형성하기 전에, 상기 제 2 상부 층간절연막(252)을 포함하는 반도체기판의 전면을 덮는 제 3 상부 층간절연막(255)을 더 형성한다. 바람직하게는, 상기 제 3 상부 층간절연막(255)을 형성하는 단계는 평탄화 식각 단계를 더 포함한다. 이 실시예에 따르면, 상기 제 3 상부 층간절연막(255)을 패터닝하여, 상기 자기 터널 접합(240)의 상부 및 그 주변 영역에서 상기 제 2 상부 층간절연막(252)을 노출시키는 개구부를 형성한다. 상술한 불균일성에 따른 대향 면적의 증가 효과를 얻을 수 있도록, 상기 비트 라인(260)은 상기 제 3 상부 층간절연막(255)의 개구부를 지나도록 형성한다.
한편, 상기 개구부를 갖는 상기 제 3 상부 층간절연막(255)을 형성한 후, 상기 제 2 상부 층간절연막(252)을 형성하는 실시예도 가능하다. 또한, 상기 제 3 상부 층간절연막(255)을 평탄화 식각하는 단계는 상기 자기 터널 접합(240)의 상부면이 노출될 때까지 실시될 수도 있다. 이 과정에서, 상기 자유막(248)에 식각 손상이 발생하는 것을 예방하기 위해, 상기 자유막(248) 상에 추가적으로 도전성 물질막을 더 형성할 수도 있다.
종래 기술 및 본 발명에 따른 자기 메모리들에서 발생하는 자기장의 세기는 아래 표 2에서 보는 바와 같다. 표 2의 결과는 컴퓨터를 사용한 시뮬레이션에 의해 얻어졌으며, 각 값들은 상기 자기 터널 접합(240)의 위치에 인가되는 상기 비트 라인(260)의 자기장 세기를 나타낸다.
종래기술(도4) 본 발명(도8)
자기장의 세기(Oe) 5.61 13.59
종래 기술의 값(5.61 Oe)은 상기 비트 라인(50)에 1mA의 전류가 흐를 때, 상기 비트 라인(50)으로 부터 0.2㎛ 이격된 자기 터널 접합(40)에서의 자기장의 세기를 나타낸다. 상기 시뮬레이션에서 고려된 상기 비트 라인(50)의 폭은 0.8㎛이고 높이는 0.3㎛이었다.
본 발명의 값(13.59 Oe)은, 도 8에서 도시된 경우로서, 상기 비트 라인(260) 만이 굴곡진 경우에 대해 계산되었다. 상기 자기 터널 접합(260)의 상부면에서 상기 비트 라인(240)까지의 이격거리는 종래 기술에서와 동일하게 0.2㎛이고, 상기 자기 터널 접합(260)의 측면에서 상기 비트 라인(240)까지의 이격거리는 0.4㎛였다. 상기 표 2의 결과로 부터, 본 발명에 따를 경우 자기장의 세기가 종래 기술에 비해 2.4배 이상 증가함을 알 수 있다.
본 발명에 따르면, 비트 라인 및 디짓 라인 중의 적어도 하나는 굴곡진 모양인 것을 특징으로 하는 자기 메모리 및 이 자기 메모리의 제조 방법을 제공한다. 이에 따라, 상기 비트 라인 또는 디짓 라인에서 형성된 자기장은 자기 터널 접합에 보다 효율적으로 인가된다. 이에 따라, 기록 모드에서 소모되는 전력을 감소시킬 수 있으며, 상기 비트 라인 또는 디짓 라인에 연결된 자기 터널 접합들에서 교란(disturbance)이 발생하는 것을 최소화할 수 있다. 그 결과, 소모 전력이 적으면서 동작 특성이 우수한 자기 메모리를 제조할 수 있다.
도 1a는 통상적인 풀 씨모스(full CMOS)형 에스램의 단위 셀을 나타내는 회로도이다.
도 1b는 통상적인 디램의 셀 어레이를 나타내는 회로도이다.
도 1c는 통상적인 낸드(NAND)형 플래쉬 메모리의 셀 어레이를 나타내는 회로도이다.
도 2는 종래 기술에 따른 자기 메모리(MRAM)의 셀 어레이의 일부를 나타내는 평면도이다.
도 3은 종래 기술에 따른 자기 메모리의 셀 어레이를 나타내는 공정단면도이다.
도 4는 종래 기술에 따른 자기 터널 접합(MTJ)을 구비하는 자기 메모리의 구조를 설명하기 위한 사시도이다.
도 5는 일반적인 자기 메모리의 셀 어레이를 나타내는 회로도이다.
도 6 및 도 7은 본 발명의 실시예들에 따른 자기 메모리의 셀 어레이를 나타내는 평면도들이다.
도 8 내지 도 10은 본 발명의 실시예들에 따른, 자기 터널 접합을 구비하는 자기 메모리를 나타내는 사시도들이다.
도 11 내지 도 16은 본 발명의 일 실시예에 따른, 자기 터널 접합을 구비하는 자기 메모리의 제조 방법을 나타내는 공정 단면도들이다.
도 17 및 도 18은 본 발명의 다른 실시예들에 따른, 자기 터널 접합을 구비하는 자기 메모리를 나타내는 공정 단면도들이다.

Claims (22)

  1. 복수개의 디짓 라인들;
    상기 디짓 라인들의 상부를 가로지르는 복수개의 비트 라인들; 및
    상기 비트 라인과 상기 디짓 라인 사이에 개재된 자기 터널 접합을 포함하되,
    상기 비트 라인 및 상기 디짓 라인 중의 적어도 하나는 상기 자기 터널 접합을 굴곡지게 지나는 것을 특징으로 하는 자기 메모리.
  2. 제 1 항에 있어서,
    상기 비트 라인의 하부면은 상기 자기 터널 접합의 상부에서 보다 상기 자기 터널 접합의 옆쪽에서 낮은 것을 특징으로 하는 자기 메모리.
  3. 제 1 항에 있어서,
    상기 디짓 라인의 상부면은 상기 자기 터널 접합의 하부에서 보다 상기 자기 터널 접합의 옆쪽에서 높은 것을 특징으로 하는 자기 메모리.
  4. 제 1 항에 있어서,
    상기 디짓 라인은 상기 자기 터널 접합들의 하부에 배치되는 금속 패턴들과 상기 금속 패턴들을 연결하는 연결 패턴으로 이루어지되,
    상기 연결 패턴은 상기 자기 터널 접합들의 양측면에 배치되어 상기 금속 패턴보다 높은 것을 특징으로 하는 자기 메모리.
  5. 제 1 항에 있어서,
    상기 비트 라인과 상기 자기 터널 접합 사이에 개재되는 제 1 절연막을 더 포함하되, 상기 제 1 절연막은 상기 자기 터널 접합의 상부면을 노출시키는 개구부를 갖고, 상기 비트 라인은 상기 개구부를 통해 상기 자기 터널 접합에 접속되는 것을 특징으로 하는 자기 메모리.
  6. 제 1 항에 있어서,
    상기 비트 라인의 아래에 배치되어, 상기 자기 터널 접합의 상부 및 그 주변부를 노출시키는 개구부를 갖는 제 2 절연막을 더 포함하되, 상기 제 2 절연막의 상부면은 평탄한 것을 특징으로 하는 자기 메모리.
  7. 제 1 항에 있어서,
    상기 자기 터널 접합은 상기 비트 라인과는 전기적으로 연결되고, 상기 디짓 라인으로부터는 이격되는 것을 특징으로 하는 자기 메모리.
  8. 제 1 항에 있어서,
    상기 자기 터널 접합은 차례로 적층된 피닝막, 고정막, 절연막 및 자유막으로 구성되는 것을 특징으로 하는 자기 메모리.
  9. 제 8 항에 있어서,
    상기 피닝막은 IrMn, PtMn, MnO, MnS, MnTe, MnF2, FeF2, FeCl2, FeO, CoCl 2, CoO, NiCl2, NiO 및 Cr를 포함하는 반강자성 물질들 중에서 선택된 적어도 한가지인 것을 특징으로 하는 자기 메모리.
  10. 제 8 항에 있어서,
    상기 고정막 및 상기 자유막은 각각 Fe, Co, Ni, Gd, Dy, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O 3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe 5O12를 포함하는 강자성 물질들 중에서 선택된 적어도 한가지인 것을 특징으로 하는 자기 메모리.
  11. 제 8 항에 있어서,
    상기 고정막은 차례로 적층된 하부 강자성막, 루세늄막 및 상부 강자성막으로 이루어지는 것을 특징으로 하는 자기 메모리.
  12. 제 1 항에 있어서,
    상기 비트 라인들, 디짓 라인들 및 자기 터널 접합들은 반도체기판 상에 배치되고,
    상기 반도체기판 상에는, 행 방향 및 열 방향을 따라 2차원적으로 배열된 복수개의 셀 트랜지스터들이 더 배치되되,
    상기 셀 트랜지스터들은 각각 게이트 전극, 소오스 영역 및 드레인 영역을 구비하고, 상기 셀 트랜지스터들의 게이트 전극들은 복수개의 워드 라인들에 의해 연결되는 것을 특징으로 하는 자기 메모리.
  13. 제 11 항에 있어서,
    상기 디짓 라인은 상기 워드 라인에 평행하고,
    상기 비트 라인은 상기 자기 터널 접합을 지나는 전기적 경로를 통해, 2차원적으로 배열된 상기 셀 트랜지스터들의 드레인 영역들을 연결하면서 상기 워드 라인을 가로지르는 것을 특징으로 하는 자기 메모리.
  14. 복수개의 디짓 라인들을 형성하는 단계;
    상기 디짓 라인을 포함하는 결과물 전면에, 상부 층간절연막을 형성하는 단계;
    상기 상부 층간절연막 상에, 2차원적으로 배열된 자기 터널 접합들을 형성하는 단계; 및
    상기 자기 터널 접합들의 상부면에 접속하는 복수개의 비트 라인들을 형성하는 단계를 포함하되,
    상기 비트 라인 및 상기 디짓 라인 중의 적어도 하나는 상기 자기 터널 접합을 굴곡지게 지나도록 형성되는 것을 특징으로 하는 자기 메모리의 제조 방법.
  15. 제 14 항에 있어서,
    상기 디짓 라인을 형성하는 단계는
    상기 자기 터널 접합들의 연직 하부를 지나는 금속 패턴들을 형성하는 단계; 및
    상기 자기 터널 접합들의 양옆에 배치되어, 상기 금속 패턴들을 연결하는 연결 패턴들을 형성하는 단계를 포함하는 것을 특징으로하는 자기 메모리의 제조 방법.
  16. 제 14 항에 있어서,
    상기 디짓 라인들은 반도체기판 상에 형성하는 것을 특징으로 하는 자기 메모리의 제조 방법.
  17. 제 16 항에 있어서,
    상기 디짓 라인을 형성하기 전에,
    상기 반도체기판의 소정영역에 소자분리막을 형성하여 활성영역들을 한정하는 단계;
    상기 활성영역들을 가로지르는 복수개의 워드 라인들을 형성하는 단계;
    상기 워드라인들 사이의 활성영역에 드레인 영역 및 소오스 영역을 형성하는 단계; 및
    상기 소오스/드레인 영역이 형성된 반도체기판의 전면을 덮는 하부 층간절연막을 형성하는 단계를 더 포함하는 자기 메모리의 제조 방법. .
  18. 제 17 항에 있어서,
    상기 자기 터널 접합을 형성하기 전에,
    상기 드레인 영역과 상기 자기 터널 접합을 전기적으로 연결시키도록, 상기 상부 및 하부 층간절연막들을 관통하여 상기 드레인 영역에 접속하는 수직 배선을 형성하는 단계를 더 포함하는자기 메모리의 제조 방법.
  19. 제 17 항에 있어서,
    상기 하부 층간절연막을 형성하는 단계는 상기 소오스/드레인 영역이 형성된 반도체기판의 전면에 제 1 하부 층간절연막 및 제 2 하부 층간절연막을 차례로 형성하는 단계를 포함하는 것을 특징으로 하는 자기 메모리의 제조 방법.
  20. 제 19 항에 있어서,
    상기 제 2 하부 층간절연막을 형성하기 전에,
    상기 제 1 하부 층간절연막을 관통하여 상기 드레인 영역 및 소오스 영역에 접속하는 콘택 플러그들을 형성하는 단계; 및
    상기 제 1 하부 층간절연막 상에, 상기 콘택 플러그의 상부를 지나는 제 1 금속 패턴을 형성하는 단계를 더 포함하고,
    상기 제 2 하부 층간절연막을 형성한 후,
    상기 제 2 하부 층간절연막을 관통하여 상기 제 1 금속 패턴에 접속하는 비아 플러그를 형성하는 단계를 더 포함하되,
    상기 제 1 금속 패턴은 상기 소오스 영역에 접속된 콘택 플러그들을 연결하는 소오스 라인 및 상기 드레인 영역에 접속하는 콘택 플러그와 상기 비아 플러그를 연결하는 패드로 사용되는 것을 특징으로 하는 자기 메모리의 제조 방법.
  21. 제 14 항에 있어서,
    상기 비트 라인을 형성하기 전에,
    상기 자기 터널 접합들이 형성된 결과물의 전면을 덮는 제 1 절연막을 콘포말하게 형성하는 단계; 및
    상기 제 1 절연막을 패터닝하여 상기 자기 터널 접합의 상부면을 노출시키는 개구부를 형성하는 단계를 더 포함하되,
    상기 비트 라인은 상기 제 1 절연막의 개구부를 통해 상기 자기 터널 접합의 상부면에 접속하는 것을 특징으로 하는 자기 메모리의 제조 방법.
  22. 제 14 항에 있어서,
    상기 비트 라인을 형성하기 전에,
    상기 자기 터널 접합들이 형성된 결과물의 전면을 덮는 제 2 절연막을 형성하는 단계;
    상기 제 2 절연막을 평탄화 식각하는 단계; 및
    상기 평탄화된 제 2 절연막을 패터닝하여, 상기 자기 터널 접합들의 상부 및 그 주변부를 노출시키는 개구부를 형성하는 단계를 더 포함하되,
    상기 비트 라인은 상기 제 2 절연막의 개구부를 지나는 것을 특징으로 하는 자기 메모리의 제조 방법.
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