JP4664573B2 - 磁気半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関する。特に、磁気抵抗効果を利用することにより高速かつ不揮発性を有する、ランダムアクセスメモリ（RAM）に関する。
【０００２】
【従来の技術】
既存の代表的半導体メモリである、DRAM及びFLASH両者の長所を兼ね備える、次世代の高速不揮発メモリとして、MRAM(Magnetic Random Access Memory)への期待が高まっている。
【０００３】
MRAMは、強磁性スピントンネル接合(MTJ:Magnetic Tunnel Junction)のトンネル磁気抵抗効果(TMR:Tunnel Magneto Resistance)を利用した、高速不揮発メモリである。IBMがInfineonと共同で2004年に256Mビットを製品化する、と発表して以来、その注目度が高まり、学会発表レベルではMotorolaがシンポジウム・オン・ＶＬＳＩ・サーキッツ・ダイジェスト・オブ・テクニカル・ペーパーズ（非特許文献１を参照）の中で、1Mbのアレイを試作し、そのメモリ動作の確認を報告している。
【０００４】
以下に簡単にMRAMの動作原理を説明する。まず、メモリ機能の基となる、MTJのTMRについて述べる。MTJは例えば、図２に示すように、２つの強磁性層（１，３）の間に薄いトンネル絶縁膜（２）を挟んだものである。この構造のトンネルコンダクタンスは２つの強磁性体のフェルミレベルにおける、状態密度の積に比例する。図３には、２つの強磁性体のスピンの向きが、平行の場合(a)と反平行の場合(b)の状態密度を比較して示す。トンネルの前後でスピンの向きは保存されるので、図３から明らかなように、平行の場合、トンネル抵抗は小さく、一方、反平行の場合は大きい。この結果、強磁性スピントンネル接合の片方のスピンの向きを固定し、もう片方のスピンの向きを外部磁場により変化させると、図４に示すようなヒシテリシス特性を示し、メモリとなることがわかる。スピンの反転速度はnsecのオーダーであり、また磁場を印加しなくても、スピンの向きは固定されるので、高速不揮発メモリとしての動作が期待される。
【０００５】
図５、６にはそれぞれ、これまでに発表されているMRAMの等価回路と断面構造を示す。次に、図５、６に示したMRAMにおける書きこみ及び読出し動作を説明する。書きこみ時には、ビット線（６）と書きこみワード線（７）に電流を流し、発生する合成磁場により、選択されたセルにおいてスピンの向きを書き込む。非選択セルにおいては、印加磁場が小さい為に、スピンの向きが変化することは無い。読出しの際には、読出しワード線（８）をオンにし、共通グラウンド線（１３）とビット線（６）の間を流れる電流により、’０’、’１’を判別する。
【０００６】
【非特許文献１】
「シンポジウム・オン・ＶＬＳＩ・サーキッツ・ダイジェスト・オブ・テクニカル・ペーパーズ（2002 Symposium On VLSI Circuits Digest of Technical Papers）」、2002年、 p.160-163
【０００７】
【発明が解決しようとする課題】
以上で述べたように、MRAMにおいては、書き込みワード線及びビット線に電流を流し、発生する合成磁界を用いて、データの書き込みを行なう。この際、書き込みワード線（７）は、TMR素子から距離的に離れている為に、原理的に、データ書き込み時に大電流を流す必要がある。従って、消費電力が大きいという問題点があった。また、配線のマイグレーション信頼性確保の観点からも、書き込み電流を低減することが必須であった。
【０００８】
よって、本発明の目的は、MRAMにおいて書き込みに必要な消費電力を低減し、また同時に配線の信頼性も向上する半導体記憶装置を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体装置においては、互いに平行して配置された第一及び第二のワード線と、
絶縁層を介して該第一及び第二のワード線に交差するデータ線と、
該第一及び第二のワード線と該データ線の交点に配置された多数のメモリセルとを含むメモリアレイを有し、
該多数のメモリセルの各々は、磁気抵抗素子とトランジスタとを含み、該第二のワード線は間に絶縁層を介して該磁気抵抗素子の周囲を少なくとも３方向から覆っていることを特徴とする半導体記憶装置により、課題を解決できる。
【００１０】
【発明の実施の形態】
本発明においては、図１に示すような、書き込みワード線（７）がTMR素子（５）を覆った構造とした。以下、本構造の効果を説明する。書き込みワード線（７）の両端に電位差を与えることにより、矢印に示した向きに電流を流す。矢印を記した３つの部分からTMRに対して発生する磁場はすべて、紙面裏側から表に向かう。従って、３箇所からの磁場がTMR素子に対して印加されることになり、図７に示した従来例に比べて実効的に磁場が増大する。
【００１１】
シミュレーションにより検討した、本発明の効果を図８に示す。従来配線構造に比べて、約３倍の磁場が発生することになる。これは、低電力化という観点から見ると、データ書き込みに必要な電流を約１/３に低減できることを示している。
【００１２】
本発明の実施の形態について、実施例を用いて以下に詳しく述べる。
＜実施例１＞
本実施例は、選択トランジスタとTMR素子からなるMRAMにおいて、その低電力化を達成する半導体記憶装置の製造方法に関するものである。選択トランジスタはSi基板表面上に形成される、通常のトランジスタを用いた。以下製造工程を辿りながら説明する。
【００１３】
通常の半導体形成プロセスを用いて、p型半導体基板（９）内に選択トランジスタを形成して、図９のようになる。このときのレイアウトを図１０に示す。尚、図９は図１０に示したAA部分の断面図である。続いて、層間絶縁膜（１７）を堆積し平坦化した後、コンタクトを開口する。次に導電プラグ（１８）を形成し、共通電極線（１３）を形成して、図１１のようなった。この共通電極線（１３）は周辺回路における、第１ローカル配線となる。図１２にはこの時のレイアウトを示す。本実施例においては、導電プラグ（１８）及び共通電極線（１３）は共にタングステンを用いた。続いて、層間膜（１７０１）を堆積し、導電プラグを形成後、後にTMR素子となる積層磁性膜（１，２，３）を堆積する。ここでは、上からNiFe/CoFe/AlOx/NiFe/IrMnの構造を有する積層膜を用いた。勿論、TMR効果を表わすものであれば、他の材料でも構わない。さらに厚さ50nmのタングステンW（１９）を堆積する。勿論、Ｗの代わりにTiNやアルミ等の金属を用いることも可能である。次に、図１３に示すように、読み出しワード線（８）と並行方向に、積層膜を分離する。この時の上面図を図１４に示す。さらに、層間絶縁膜（１７０２）を堆積、平坦化し下地のW（１９）を露出させる。
【００１４】
次に、ビット線となる膜厚100nmのタングステン（６）及び膜厚100nmのシリコン酸化膜（１７０３）を堆積し、レジストをマスクに、ワード線（８）と垂直方向に分離する。さらに、ビット線（６）をマスクに、自己整合的に下地のW（１９）と磁性積層膜を加工して、図１５のようになる。ビット線（６）は周辺回路の第２ローカル配線となる。この時の上面図を図１６に示す。尚、図１６においては、わかりやすくするために、活性領域（２０）及びワード線（８）を、共通電極線（１３）及びビット線（６）上のシリコン酸化膜（１７０３）の上に描いている。また、図１７には、図１６におけるBB部分、すなわち図１５とは垂直方向の断面図を示す。さらに、ビット線（６）をマスクに下地の層間絶縁膜（１７０２）をエッチングし、図１８のようになった。続いて、図１９のように、CVD法により膜厚50nmのシリコン酸化膜（１７０４）を堆積する。次に、書き込みワード線（７）となる膜厚50nmのタングステンを堆積し、通常のホトリソグラフィ及びドライエッチ工程により、ビット線と垂直方向に分離して、図２０のようになる。この時の上面図を図２１に示す。
以降は、通常の配線プロセス工程により、多層配線を形成して、所望の半導体装置を得た。
【００１５】
最後に本実施例におけるメモリアレイ動作を簡単に述べる。読み出し動作は、図３３に示すように、メモリアレイの中で選択した読み出しワード線WRをハイレベルにすることにより、TMR素子抵抗に応じて、所望のデータ線を介して流れる電流IDLを検出することにより行う。この際、書き込みワード線WWには電流は流さない。一方、書き込み動作は次のようになる。図２１に示したようにTMRは形状異方性を有し、その長手方向はビット線（１７０３方向に走る）の方向と並行である。この結果として、スピンの向きは書き込みワード線（７）に流す電流の向きによって規定されることになる。従って、書き込み動作は、図３４に示すように、選択されたデータ線の電流IDLを、書き込みビット線電流IDSとし、選択した書き込みワード線に書き込みデータに応じた書き込み電流IW1あるいはIW0を流すことにより磁界を発生させて行う。
【００１６】
本実施例によれば、書き込みWLがTMRを３面から覆う構造になるので、従来に比べてより効果的に磁場印加が可能になる。この結果として、低電力動作が可能になる。
【００１７】
＜実施例２＞
本実施例は実施例１よりも更に低電力化を実現する方法に関するものである。
この目的のために、ビット線をNiFe等の軟磁性体で覆った構造とした。この結果、磁性体で覆った部分からの磁界の漏れを防止し、発生磁界はさらに強くなり、さらなる低電力化を達成した。以下に図面を用いて製造方法を説明する。
【００１８】
製造工程の前半は実施例１と同様である。具体的には図９から図１４までは実施例１と同じ製造工程を行なう。続いて、ビット線となるタングステンを100nmの厚さで堆積する。次に磁気シールドの目的から、NiFe等の軟磁性体（２１）を厚さ10nmで堆積する。さらに、厚さ100nmのシリコン酸化膜を堆積する。これらの積層膜を、通常のリソグラフィ及びドライエッチ工程により、読み出しワード線と垂直方向に分離し、図２２のようになる。この時のレイアウトは図１６と同じである。
【００１９】
さらに、ビット線（６）側面の磁気シールドを目的に、NiFe等の軟磁性体（２１０１）を堆積したのち、通常の異方性ドライエッチングにより、側壁膜加工をして、図２３のようになる。尚、図２３は図２２と垂直方向、即ち、図１６におけるBB部分の断面図である。続いて、軟磁性体（２１０１）で覆われたビット線をマスクに自己整合的に下地の酸化膜をエッチングして、図２４のようになる。
【００２０】
次に、書き込みワード線とビット線の電気的絶縁の為に、シリコン酸化膜（１７０４）を50nm堆積した後、書き込みワード線（７）となる膜厚50nmのタングステンを堆積して図２５のようになる。続いて、通常のホト、ドライエッチ工程により、書き込みワード線をビット線と垂直方向に分離して、図２１のようになる。以降は、通常の配線プロセス工程により、多層配線を形成して、所望の半導体装置を得た。
【００２１】
本実施例によれば、ビット線が軟磁性体で覆われる結果として、磁気シールドされる為、より効果的にビット線からの磁場をTMR素子に対して印加することが可能になる。従って、書き込み電流の低減が可能になり、低電力化が図れる。勿論、本実施例において、書き込みワード線もビット線と同様なプロセス工程により、磁気シールドを有する構造にすることが可能であることはいうまでもない。
この場合、さらなる、低電力化が達成される。
【００２２】
＜実施例３＞
実施例１，２においては、MRAMの選択トランジスタとして、通常の平面形トランジスタを用いた。本実施例は、この選択トランジスタを縦型にすることにより、セル面積の縮小を実現するものである。MRAMにおいては、DRAMとは異なり、セルトランジスタのリーク電流はメモリ機能に対して、致命的な影響を与えるものではない。これは、情報をスピンの向きで保持するからである。そこで、本実施例においては、縦型トランジスタを多結晶シリコンを用いて形成することにより、プロセスの簡便化を実現した。以下、図面を用いて説明する。
【００２３】
まず、通常の製造プロセスにより、周辺回路のトランジスタを形成する。層間絶縁膜（１７）堆積後コンタクトプラグを作り、更にタングステンからなる第一ローカル配線を形成する。メモリアレイにおいては、この配線層を共通グラウンド線（１３）として用いる。この時の状態を示したものが、図２６である。次に、層間絶縁膜（１７０１）を堆積し、不純物を高濃度に含むポリシリプラグ（２３）を形成し、メモリセル毎に分離し、図２７のようになる。続いて、縦型トランジスタ及びTMR部を形成する。ここでは、以下の順に膜を堆積する。まず、縦型トランジスタの拡散層となる不純物を高濃度にドープしたN+層（１０）、チャネル部となる低濃度不純物層（２２）、更に拡散層となるN+層（１００１）、を堆積する。これらがトランジスタ部となる。もちろん、この際、レーザーアニール等の手法を用いることにより、上記の多結晶シリコンを単結晶化することも可能である。この場合、トランジスタの性能が向上することは言うまでも無い。
【００２４】
次にTMR素子（５）を構成する膜として、NiFe、Al2O3、CoFeの順に堆積する。
更には、加工マージンを確保する為に、厚さ50nmのタングステンW（１９）を堆積する。この積層膜を通常のホトリソグラフィ及びドライエッチ工程により、ラインアンドスペース状に加工する。引き続き、層間絶縁膜（１７０２）を堆積し、CMPにより平坦化及び、下地のタングステンW（１９）を露出させ図２８のようになる。
【００２５】
次にビット線（６）となる膜厚１００nmのタングステン、磁気シールドのためのNiFe（２１）及びシリコン酸化膜（１７０３）を堆積する。これを、先に形成した、共通電極線（１３）と垂直方向に走る、ラインアンドスペース状に加工し、図２９のようになる。この工程により、ビット線（６）とTMR素子（５）が電気的に接続されることになる。尚、本実施例においては、ビット線の線間容量を低減する目的で、ビット線幅の細線化を行った。具体的には、ビット線レジストパタンの露光後に、アッシングプロセスを施した。
【００２６】
次に、選択トランジスタのワード線（７）の形成を行う。ワード線（７）とビット線（６）の短絡を防ぐ目的で、ビット線（６）に側壁酸化膜（１７０４）を形成する。この側壁酸化膜で覆われたビット線をマスクに下地のTMR素子及び積層多結晶シリコン膜をエッチングして、図３０のようになる。
続いて、10nmの膜厚のゲート酸化膜を形成し、更にはワード線（７）となるタングステンを堆積/平坦化する。本実施例においては、タングステンを用いたが、間にバリアメタルを挟んだタングステンと多結晶シリコンの積層膜や、ポリサイド等を用いても勿論構わない。次に、通常のドライエッチ法により、タングステンを、ビット線（６）と垂直方向に走る、ラインアンドスペース状に加工し図３１のようになる。ワード線（７）加工の際、電極材料を平坦化した効果として、ビット線高さのみのエッチング段差となる。図３１においては、ビット線（６）の高さとキャップ酸化膜（１７０３）の高さ、を合わせた段差となる。尚、本実施例においては、選択トランジスタのワ−ド線（７）を、書きこみワード線としても用いることが可能である。その際、データ書き込み時には、選択トランジスタの閾値電圧以下の電位差をワード線の両端に与えることにより、余分な電流が流れないようにした。
【００２７】
最後に、必要な金属配線層を形成し、所望の半導体装置を得た。本実施例においては、書き込みワード線がTMR素子に近接して配置されているため、従来に比べて、はるかに低電力化が可能である。また、縦型トランジスタを用いることにより、最小セル面積の半導体記憶装置を実現した。また、選択トランジスタのゲート電極と書き込みワード線を共通化することにより、プロセスの簡易化、コストの低減を達成した。
【００２８】
本実施例には以下のような特長がある。即ち、TMR素子のスピンの向きをビット線に流す電流の向きで規定することができるため、ロウ系の設計負荷を低減することが可能である。特に本実施例のように、選択トランジスタのゲート電極と書き込みワード線を共通になっているような場合にはその恩恵は大きい。以下に図面を用いて、この効果を説明する。図３２にTMR素子の上面から見た時の形状を示す。本実施例においては、製造工程から明らかなように、自己整合的にTMR素子の形状が決まるので、図３２に示したように、TMRの形状は異方性を有し、その長手方向はビット線（１７０３の方向に走る）の方向と垂直である。ビット線に電流を流して発生する磁場の向きは、ビット線方向とは垂直になるので、図３２に示したTMR素子の場合、そのスピンの向きはビット線電流の向きで決まることになる。
【００２９】
最後に本実施例におけるメモリアレイ動作を簡単に述べる。読み出し動作は、図３５に示すように、メモリアレイの中で選択した読み出しワード線WWをハイレベルにすることにより、TMR素子抵抗に応じて、所望のデータ線を介して流れる電流IDLを検出することにより行う。この際、ワード線（７）の両端は等電位に保つことにより、データの誤書き込み（ディスターブ）を防ぐ。一方、書き込み動作は、図３６に示すように、選択されたワード線の電流IWWを、書き込みワード線電流IWWとし、選択したビット線に書き込みデータに応じた書き込み電流ID1あるいはID0を流すことにより磁界を発生させて行う。
【００３０】
【発明の効果】
本発明によれば、トンネル磁気抵抗を利用したMRAMにおいて、書き込みワード線がTMRの周囲を覆った構造にすることにより、データ書き込み時に、TMRに印加される実効的な磁場を増大させることができる。この結果として、データ書き込み時の消費電流を低減し、チップ全体として、低電力化を図ることが可能になる。
【図面の簡単な説明】
【図１】本発明のMRAMにおけるTMR素子と書き込みワード線の配置を示す図。
【図２】強磁性スピントンネル接合（TMR素子）の構造。
【図３】 (a)MTJにおいてスピンの向きが平行の場合の状態密度。
(b)MTJにおいてスピンの向きが反平行の場合の状態密度。
【図４】トンネル抵抗の磁場依存性。
【図５】 MRAMメモリセルの等価回路。
【図６】従来のMRAMメモリセル構造。
【図７】従来のMRAMにおけるTMR素子と書き込みワード線の配置を示す図。
【図８】本発明による発生磁界の増大効果を示す図。
【図９】本発明の半導体記憶装置の１製造工程における断面図。
【図１０】本発明の半導体記憶装置の１製造工程における上面図。
【図１１】本発明の半導体記憶装置の１製造工程における断面図。
【図１２】本発明の半導体記憶装置の１製造工程における上面図。
【図１３】本発明の半導体記憶装置の１製造工程における断面図。
【図１４】本発明の半導体記憶装置の１製造工程における上面図。
【図１５】本発明の半導体記憶装置の１製造工程における断面図。
【図１６】本発明の半導体記憶装置の１製造工程における上面図。
【図１７】本発明の半導体記憶装置の１製造工程における断面図。
【図１８】本発明の半導体記憶装置の１製造工程における断面図。
【図１９】本発明の半導体記憶装置の１製造工程における断面図。
【図２０】本発明の半導体記憶装置の１製造工程における断面図。
【図２１】本発明の半導体記憶装置の１製造工程における上面図。
【図２２】本発明の半導体記憶装置の１製造工程における断面図。
【図２３】本発明の半導体記憶装置の１製造工程における断面図。
【図２４】本発明の半導体記憶装置の１製造工程における断面図。
【図２５】本発明の半導体記憶装置の１製造工程における断面図。
【図２６】本発明の半導体記憶装置の１製造工程における鳥瞰図。
【図２７】本発明の半導体記憶装置の１製造工程における鳥瞰図。
【図２８】本発明の半導体記憶装置の１製造工程における鳥瞰図。
【図２９】本発明の半導体記憶装置の１製造工程における鳥瞰図。
【図３０】本発明の半導体記憶装置の１製造工程における鳥瞰図。
【図３１】本発明の半導体記憶装置の１製造工程における鳥瞰図。
【図３２】本発明の半導体記憶装置の１製造工程における上面図。
【図３３】本発明の１実施例における読み出し動作を示す図。
【図３４】本発明の１実施例における書き込み動作を示す図。
【図３５】本発明の１実施例における読み出し動作を示す図。
【図３６】本発明の１実施例における書き込み動作を示す図。
【符号の説明】
１−強磁性体、２−トンネル絶縁膜、３−強磁性体、４−選択トランジスタ、５−TMR素子、６−ビット線、 ７−書きこみワード線、８−読出しワード線、９−Si基板、 １０−不純物拡散層、１１、１１０１、１１０２，１１０３−導電プラグ、１２、１２０１，１２０２，１２０３−導電層、１３−共通グラウンド線、１４、１４０１、１４０２、１４０３−シリコンチッカ膜、１５−素子分離領域、１６、１６０１−ゲート絶縁膜、１７、１７０１，１７０２，１７０３、１７０４−シリコン酸化膜、１８、１８０１−導電プラグ、１９−タングステン、２０−活性領域（素子形成領域）、２１，２１０１−軟磁性膜（NiFe等）、２２−チャネルシリコン、２３−導電プラグ。
【発明の属する技術分野】
本発明は、半導体記憶装置に関する。特に、磁気抵抗効果を利用することにより高速かつ不揮発性を有する、ランダムアクセスメモリ（RAM）に関する。
【０００２】
【従来の技術】
既存の代表的半導体メモリである、DRAM及びFLASH両者の長所を兼ね備える、次世代の高速不揮発メモリとして、MRAM(Magnetic Random Access Memory)への期待が高まっている。
【０００３】
MRAMは、強磁性スピントンネル接合(MTJ:Magnetic Tunnel Junction)のトンネル磁気抵抗効果(TMR:Tunnel Magneto Resistance)を利用した、高速不揮発メモリである。IBMがInfineonと共同で2004年に256Mビットを製品化する、と発表して以来、その注目度が高まり、学会発表レベルではMotorolaがシンポジウム・オン・ＶＬＳＩ・サーキッツ・ダイジェスト・オブ・テクニカル・ペーパーズ（非特許文献１を参照）の中で、1Mbのアレイを試作し、そのメモリ動作の確認を報告している。
【０００４】
以下に簡単にMRAMの動作原理を説明する。まず、メモリ機能の基となる、MTJのTMRについて述べる。MTJは例えば、図２に示すように、２つの強磁性層（１，３）の間に薄いトンネル絶縁膜（２）を挟んだものである。この構造のトンネルコンダクタンスは２つの強磁性体のフェルミレベルにおける、状態密度の積に比例する。図３には、２つの強磁性体のスピンの向きが、平行の場合(a)と反平行の場合(b)の状態密度を比較して示す。トンネルの前後でスピンの向きは保存されるので、図３から明らかなように、平行の場合、トンネル抵抗は小さく、一方、反平行の場合は大きい。この結果、強磁性スピントンネル接合の片方のスピンの向きを固定し、もう片方のスピンの向きを外部磁場により変化させると、図４に示すようなヒシテリシス特性を示し、メモリとなることがわかる。スピンの反転速度はnsecのオーダーであり、また磁場を印加しなくても、スピンの向きは固定されるので、高速不揮発メモリとしての動作が期待される。
【０００５】
図５、６にはそれぞれ、これまでに発表されているMRAMの等価回路と断面構造を示す。次に、図５、６に示したMRAMにおける書きこみ及び読出し動作を説明する。書きこみ時には、ビット線（６）と書きこみワード線（７）に電流を流し、発生する合成磁場により、選択されたセルにおいてスピンの向きを書き込む。非選択セルにおいては、印加磁場が小さい為に、スピンの向きが変化することは無い。読出しの際には、読出しワード線（８）をオンにし、共通グラウンド線（１３）とビット線（６）の間を流れる電流により、’０’、’１’を判別する。
【０００６】
【非特許文献１】
「シンポジウム・オン・ＶＬＳＩ・サーキッツ・ダイジェスト・オブ・テクニカル・ペーパーズ（2002 Symposium On VLSI Circuits Digest of Technical Papers）」、2002年、 p.160-163
【０００７】
【発明が解決しようとする課題】
以上で述べたように、MRAMにおいては、書き込みワード線及びビット線に電流を流し、発生する合成磁界を用いて、データの書き込みを行なう。この際、書き込みワード線（７）は、TMR素子から距離的に離れている為に、原理的に、データ書き込み時に大電流を流す必要がある。従って、消費電力が大きいという問題点があった。また、配線のマイグレーション信頼性確保の観点からも、書き込み電流を低減することが必須であった。
【０００８】
よって、本発明の目的は、MRAMにおいて書き込みに必要な消費電力を低減し、また同時に配線の信頼性も向上する半導体記憶装置を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体装置においては、互いに平行して配置された第一及び第二のワード線と、
絶縁層を介して該第一及び第二のワード線に交差するデータ線と、
該第一及び第二のワード線と該データ線の交点に配置された多数のメモリセルとを含むメモリアレイを有し、
該多数のメモリセルの各々は、磁気抵抗素子とトランジスタとを含み、該第二のワード線は間に絶縁層を介して該磁気抵抗素子の周囲を少なくとも３方向から覆っていることを特徴とする半導体記憶装置により、課題を解決できる。
【００１０】
【発明の実施の形態】
本発明においては、図１に示すような、書き込みワード線（７）がTMR素子（５）を覆った構造とした。以下、本構造の効果を説明する。書き込みワード線（７）の両端に電位差を与えることにより、矢印に示した向きに電流を流す。矢印を記した３つの部分からTMRに対して発生する磁場はすべて、紙面裏側から表に向かう。従って、３箇所からの磁場がTMR素子に対して印加されることになり、図７に示した従来例に比べて実効的に磁場が増大する。
【００１１】
シミュレーションにより検討した、本発明の効果を図８に示す。従来配線構造に比べて、約３倍の磁場が発生することになる。これは、低電力化という観点から見ると、データ書き込みに必要な電流を約１/３に低減できることを示している。
【００１２】
本発明の実施の形態について、実施例を用いて以下に詳しく述べる。
＜実施例１＞
本実施例は、選択トランジスタとTMR素子からなるMRAMにおいて、その低電力化を達成する半導体記憶装置の製造方法に関するものである。選択トランジスタはSi基板表面上に形成される、通常のトランジスタを用いた。以下製造工程を辿りながら説明する。
【００１３】
通常の半導体形成プロセスを用いて、p型半導体基板（９）内に選択トランジスタを形成して、図９のようになる。このときのレイアウトを図１０に示す。尚、図９は図１０に示したAA部分の断面図である。続いて、層間絶縁膜（１７）を堆積し平坦化した後、コンタクトを開口する。次に導電プラグ（１８）を形成し、共通電極線（１３）を形成して、図１１のようなった。この共通電極線（１３）は周辺回路における、第１ローカル配線となる。図１２にはこの時のレイアウトを示す。本実施例においては、導電プラグ（１８）及び共通電極線（１３）は共にタングステンを用いた。続いて、層間膜（１７０１）を堆積し、導電プラグを形成後、後にTMR素子となる積層磁性膜（１，２，３）を堆積する。ここでは、上からNiFe/CoFe/AlOx/NiFe/IrMnの構造を有する積層膜を用いた。勿論、TMR効果を表わすものであれば、他の材料でも構わない。さらに厚さ50nmのタングステンW（１９）を堆積する。勿論、Ｗの代わりにTiNやアルミ等の金属を用いることも可能である。次に、図１３に示すように、読み出しワード線（８）と並行方向に、積層膜を分離する。この時の上面図を図１４に示す。さらに、層間絶縁膜（１７０２）を堆積、平坦化し下地のW（１９）を露出させる。
【００１４】
次に、ビット線となる膜厚100nmのタングステン（６）及び膜厚100nmのシリコン酸化膜（１７０３）を堆積し、レジストをマスクに、ワード線（８）と垂直方向に分離する。さらに、ビット線（６）をマスクに、自己整合的に下地のW（１９）と磁性積層膜を加工して、図１５のようになる。ビット線（６）は周辺回路の第２ローカル配線となる。この時の上面図を図１６に示す。尚、図１６においては、わかりやすくするために、活性領域（２０）及びワード線（８）を、共通電極線（１３）及びビット線（６）上のシリコン酸化膜（１７０３）の上に描いている。また、図１７には、図１６におけるBB部分、すなわち図１５とは垂直方向の断面図を示す。さらに、ビット線（６）をマスクに下地の層間絶縁膜（１７０２）をエッチングし、図１８のようになった。続いて、図１９のように、CVD法により膜厚50nmのシリコン酸化膜（１７０４）を堆積する。次に、書き込みワード線（７）となる膜厚50nmのタングステンを堆積し、通常のホトリソグラフィ及びドライエッチ工程により、ビット線と垂直方向に分離して、図２０のようになる。この時の上面図を図２１に示す。
以降は、通常の配線プロセス工程により、多層配線を形成して、所望の半導体装置を得た。
【００１５】
最後に本実施例におけるメモリアレイ動作を簡単に述べる。読み出し動作は、図３３に示すように、メモリアレイの中で選択した読み出しワード線WRをハイレベルにすることにより、TMR素子抵抗に応じて、所望のデータ線を介して流れる電流IDLを検出することにより行う。この際、書き込みワード線WWには電流は流さない。一方、書き込み動作は次のようになる。図２１に示したようにTMRは形状異方性を有し、その長手方向はビット線（１７０３方向に走る）の方向と並行である。この結果として、スピンの向きは書き込みワード線（７）に流す電流の向きによって規定されることになる。従って、書き込み動作は、図３４に示すように、選択されたデータ線の電流IDLを、書き込みビット線電流IDSとし、選択した書き込みワード線に書き込みデータに応じた書き込み電流IW1あるいはIW0を流すことにより磁界を発生させて行う。
【００１６】
本実施例によれば、書き込みWLがTMRを３面から覆う構造になるので、従来に比べてより効果的に磁場印加が可能になる。この結果として、低電力動作が可能になる。
【００１７】
＜実施例２＞
本実施例は実施例１よりも更に低電力化を実現する方法に関するものである。
この目的のために、ビット線をNiFe等の軟磁性体で覆った構造とした。この結果、磁性体で覆った部分からの磁界の漏れを防止し、発生磁界はさらに強くなり、さらなる低電力化を達成した。以下に図面を用いて製造方法を説明する。
【００１８】
製造工程の前半は実施例１と同様である。具体的には図９から図１４までは実施例１と同じ製造工程を行なう。続いて、ビット線となるタングステンを100nmの厚さで堆積する。次に磁気シールドの目的から、NiFe等の軟磁性体（２１）を厚さ10nmで堆積する。さらに、厚さ100nmのシリコン酸化膜を堆積する。これらの積層膜を、通常のリソグラフィ及びドライエッチ工程により、読み出しワード線と垂直方向に分離し、図２２のようになる。この時のレイアウトは図１６と同じである。
【００１９】
さらに、ビット線（６）側面の磁気シールドを目的に、NiFe等の軟磁性体（２１０１）を堆積したのち、通常の異方性ドライエッチングにより、側壁膜加工をして、図２３のようになる。尚、図２３は図２２と垂直方向、即ち、図１６におけるBB部分の断面図である。続いて、軟磁性体（２１０１）で覆われたビット線をマスクに自己整合的に下地の酸化膜をエッチングして、図２４のようになる。
【００２０】
次に、書き込みワード線とビット線の電気的絶縁の為に、シリコン酸化膜（１７０４）を50nm堆積した後、書き込みワード線（７）となる膜厚50nmのタングステンを堆積して図２５のようになる。続いて、通常のホト、ドライエッチ工程により、書き込みワード線をビット線と垂直方向に分離して、図２１のようになる。以降は、通常の配線プロセス工程により、多層配線を形成して、所望の半導体装置を得た。
【００２１】
本実施例によれば、ビット線が軟磁性体で覆われる結果として、磁気シールドされる為、より効果的にビット線からの磁場をTMR素子に対して印加することが可能になる。従って、書き込み電流の低減が可能になり、低電力化が図れる。勿論、本実施例において、書き込みワード線もビット線と同様なプロセス工程により、磁気シールドを有する構造にすることが可能であることはいうまでもない。
この場合、さらなる、低電力化が達成される。
【００２２】
＜実施例３＞
実施例１，２においては、MRAMの選択トランジスタとして、通常の平面形トランジスタを用いた。本実施例は、この選択トランジスタを縦型にすることにより、セル面積の縮小を実現するものである。MRAMにおいては、DRAMとは異なり、セルトランジスタのリーク電流はメモリ機能に対して、致命的な影響を与えるものではない。これは、情報をスピンの向きで保持するからである。そこで、本実施例においては、縦型トランジスタを多結晶シリコンを用いて形成することにより、プロセスの簡便化を実現した。以下、図面を用いて説明する。
【００２３】
まず、通常の製造プロセスにより、周辺回路のトランジスタを形成する。層間絶縁膜（１７）堆積後コンタクトプラグを作り、更にタングステンからなる第一ローカル配線を形成する。メモリアレイにおいては、この配線層を共通グラウンド線（１３）として用いる。この時の状態を示したものが、図２６である。次に、層間絶縁膜（１７０１）を堆積し、不純物を高濃度に含むポリシリプラグ（２３）を形成し、メモリセル毎に分離し、図２７のようになる。続いて、縦型トランジスタ及びTMR部を形成する。ここでは、以下の順に膜を堆積する。まず、縦型トランジスタの拡散層となる不純物を高濃度にドープしたN+層（１０）、チャネル部となる低濃度不純物層（２２）、更に拡散層となるN+層（１００１）、を堆積する。これらがトランジスタ部となる。もちろん、この際、レーザーアニール等の手法を用いることにより、上記の多結晶シリコンを単結晶化することも可能である。この場合、トランジスタの性能が向上することは言うまでも無い。
【００２４】
次にTMR素子（５）を構成する膜として、NiFe、Al2O3、CoFeの順に堆積する。
更には、加工マージンを確保する為に、厚さ50nmのタングステンW（１９）を堆積する。この積層膜を通常のホトリソグラフィ及びドライエッチ工程により、ラインアンドスペース状に加工する。引き続き、層間絶縁膜（１７０２）を堆積し、CMPにより平坦化及び、下地のタングステンW（１９）を露出させ図２８のようになる。
【００２５】
次にビット線（６）となる膜厚１００nmのタングステン、磁気シールドのためのNiFe（２１）及びシリコン酸化膜（１７０３）を堆積する。これを、先に形成した、共通電極線（１３）と垂直方向に走る、ラインアンドスペース状に加工し、図２９のようになる。この工程により、ビット線（６）とTMR素子（５）が電気的に接続されることになる。尚、本実施例においては、ビット線の線間容量を低減する目的で、ビット線幅の細線化を行った。具体的には、ビット線レジストパタンの露光後に、アッシングプロセスを施した。
【００２６】
次に、選択トランジスタのワード線（７）の形成を行う。ワード線（７）とビット線（６）の短絡を防ぐ目的で、ビット線（６）に側壁酸化膜（１７０４）を形成する。この側壁酸化膜で覆われたビット線をマスクに下地のTMR素子及び積層多結晶シリコン膜をエッチングして、図３０のようになる。
続いて、10nmの膜厚のゲート酸化膜を形成し、更にはワード線（７）となるタングステンを堆積/平坦化する。本実施例においては、タングステンを用いたが、間にバリアメタルを挟んだタングステンと多結晶シリコンの積層膜や、ポリサイド等を用いても勿論構わない。次に、通常のドライエッチ法により、タングステンを、ビット線（６）と垂直方向に走る、ラインアンドスペース状に加工し図３１のようになる。ワード線（７）加工の際、電極材料を平坦化した効果として、ビット線高さのみのエッチング段差となる。図３１においては、ビット線（６）の高さとキャップ酸化膜（１７０３）の高さ、を合わせた段差となる。尚、本実施例においては、選択トランジスタのワ−ド線（７）を、書きこみワード線としても用いることが可能である。その際、データ書き込み時には、選択トランジスタの閾値電圧以下の電位差をワード線の両端に与えることにより、余分な電流が流れないようにした。
【００２７】
最後に、必要な金属配線層を形成し、所望の半導体装置を得た。本実施例においては、書き込みワード線がTMR素子に近接して配置されているため、従来に比べて、はるかに低電力化が可能である。また、縦型トランジスタを用いることにより、最小セル面積の半導体記憶装置を実現した。また、選択トランジスタのゲート電極と書き込みワード線を共通化することにより、プロセスの簡易化、コストの低減を達成した。
【００２８】
本実施例には以下のような特長がある。即ち、TMR素子のスピンの向きをビット線に流す電流の向きで規定することができるため、ロウ系の設計負荷を低減することが可能である。特に本実施例のように、選択トランジスタのゲート電極と書き込みワード線を共通になっているような場合にはその恩恵は大きい。以下に図面を用いて、この効果を説明する。図３２にTMR素子の上面から見た時の形状を示す。本実施例においては、製造工程から明らかなように、自己整合的にTMR素子の形状が決まるので、図３２に示したように、TMRの形状は異方性を有し、その長手方向はビット線（１７０３の方向に走る）の方向と垂直である。ビット線に電流を流して発生する磁場の向きは、ビット線方向とは垂直になるので、図３２に示したTMR素子の場合、そのスピンの向きはビット線電流の向きで決まることになる。
【００２９】
最後に本実施例におけるメモリアレイ動作を簡単に述べる。読み出し動作は、図３５に示すように、メモリアレイの中で選択した読み出しワード線WWをハイレベルにすることにより、TMR素子抵抗に応じて、所望のデータ線を介して流れる電流IDLを検出することにより行う。この際、ワード線（７）の両端は等電位に保つことにより、データの誤書き込み（ディスターブ）を防ぐ。一方、書き込み動作は、図３６に示すように、選択されたワード線の電流IWWを、書き込みワード線電流IWWとし、選択したビット線に書き込みデータに応じた書き込み電流ID1あるいはID0を流すことにより磁界を発生させて行う。
【００３０】
【発明の効果】
本発明によれば、トンネル磁気抵抗を利用したMRAMにおいて、書き込みワード線がTMRの周囲を覆った構造にすることにより、データ書き込み時に、TMRに印加される実効的な磁場を増大させることができる。この結果として、データ書き込み時の消費電流を低減し、チップ全体として、低電力化を図ることが可能になる。
【図面の簡単な説明】
【図１】本発明のMRAMにおけるTMR素子と書き込みワード線の配置を示す図。
【図２】強磁性スピントンネル接合（TMR素子）の構造。
【図３】 (a)MTJにおいてスピンの向きが平行の場合の状態密度。
(b)MTJにおいてスピンの向きが反平行の場合の状態密度。
【図４】トンネル抵抗の磁場依存性。
【図５】 MRAMメモリセルの等価回路。
【図６】従来のMRAMメモリセル構造。
【図７】従来のMRAMにおけるTMR素子と書き込みワード線の配置を示す図。
【図８】本発明による発生磁界の増大効果を示す図。
【図９】本発明の半導体記憶装置の１製造工程における断面図。
【図１０】本発明の半導体記憶装置の１製造工程における上面図。
【図１１】本発明の半導体記憶装置の１製造工程における断面図。
【図１２】本発明の半導体記憶装置の１製造工程における上面図。
【図１３】本発明の半導体記憶装置の１製造工程における断面図。
【図１４】本発明の半導体記憶装置の１製造工程における上面図。
【図１５】本発明の半導体記憶装置の１製造工程における断面図。
【図１６】本発明の半導体記憶装置の１製造工程における上面図。
【図１７】本発明の半導体記憶装置の１製造工程における断面図。
【図１８】本発明の半導体記憶装置の１製造工程における断面図。
【図１９】本発明の半導体記憶装置の１製造工程における断面図。
【図２０】本発明の半導体記憶装置の１製造工程における断面図。
【図２１】本発明の半導体記憶装置の１製造工程における上面図。
【図２２】本発明の半導体記憶装置の１製造工程における断面図。
【図２３】本発明の半導体記憶装置の１製造工程における断面図。
【図２４】本発明の半導体記憶装置の１製造工程における断面図。
【図２５】本発明の半導体記憶装置の１製造工程における断面図。
【図２６】本発明の半導体記憶装置の１製造工程における鳥瞰図。
【図２７】本発明の半導体記憶装置の１製造工程における鳥瞰図。
【図２８】本発明の半導体記憶装置の１製造工程における鳥瞰図。
【図２９】本発明の半導体記憶装置の１製造工程における鳥瞰図。
【図３０】本発明の半導体記憶装置の１製造工程における鳥瞰図。
【図３１】本発明の半導体記憶装置の１製造工程における鳥瞰図。
【図３２】本発明の半導体記憶装置の１製造工程における上面図。
【図３３】本発明の１実施例における読み出し動作を示す図。
【図３４】本発明の１実施例における書き込み動作を示す図。
【図３５】本発明の１実施例における読み出し動作を示す図。
【図３６】本発明の１実施例における書き込み動作を示す図。
【符号の説明】
１−強磁性体、２−トンネル絶縁膜、３−強磁性体、４−選択トランジスタ、５−TMR素子、６−ビット線、 ７−書きこみワード線、８−読出しワード線、９−Si基板、 １０−不純物拡散層、１１、１１０１、１１０２，１１０３−導電プラグ、１２、１２０１，１２０２，１２０３−導電層、１３−共通グラウンド線、１４、１４０１、１４０２、１４０３−シリコンチッカ膜、１５−素子分離領域、１６、１６０１−ゲート絶縁膜、１７、１７０１，１７０２，１７０３、１７０４−シリコン酸化膜、１８、１８０１−導電プラグ、１９−タングステン、２０−活性領域（素子形成領域）、２１，２１０１−軟磁性膜（NiFe等）、２２−チャネルシリコン、２３−導電プラグ。
Claims (16)
- 半導体基板と、
前記半導体基板上に、互いに平行に配置された第１および第２のワード線と、
絶縁層を介して、前記第１および第２のワード線に交差する第１および第２のビット線と、
前記第１のワード線によって制御される第１のトランジスタおよび前記第１のトランジスタと前記第１のビット線との間に配置された第１の磁気抵抗素子とを有する第１のメモリセルと、
前記第１のワード線によって制御される第２のトランジスタおよび前記第２のトランジスタと前記第２のビット線との間に配置された第２の磁気抵抗素子とを有する第２のメモリセルと、を備え、
前記第１および第２の磁気抵抗素子の各々は、前記半導体基板上に形成された複数の積層膜がパターンニングされて柱状の形状をなし、その少なくとも側面が絶縁層を介して前記第２のワード線で覆われ、
前記複数の積層膜は、記憶する情報に従ってそのスピンの向きが変化する記録層を有し、
前記第２のワード線は、前記記録層に記憶される情報の書き込みを行う、書き込みワード線であり、
前記磁気半導体記憶装置は、更に、前記第１の磁気抵抗素子の側面に沿った第２のワード線の第１の部分および前記第２の磁気抵抗素子の側面に沿った第２のワード線の第２の部分との間に間隙を有し、
前記間隙は、前記第１の磁気抵抗素子の記録層の下面、及び、前記第２の磁気抵抗素子の記録層の下面より低い位置まで存在することを特徴とする磁気半導体記憶装置。 - 半導体基板と、
前記半導体基板上に、互いに平行に配置された第１および第２のワード線と、
絶縁層を介して、前記第１および第２のワード線に交差する第１および第２のビット線と、
前記第１のワード線によって制御される第１のトランジスタおよび前記第１のトランジスタと前記第１のビット線との間に配置された第１の磁気抵抗素子とを有する第１のメモリセルと、
前記第１のワード線によって制御される第２のトランジスタおよび前記第２のトランジスタと前記第２のビット線との間に配置された第２の磁気抵抗素子とを有する第２のメモリセルと、を備え、
前記第１および第２の磁気抵抗素子の各々は、前記半導体基板上に形成された複数の積層膜がパターンニングされて柱状の形状をなし、上面及び両側面が絶縁層を介して前記第２のワード線で覆われ、
前記複数の積層膜は、記憶する情報に従ってそのスピンの向きが変化する記録層を有し、
前記第２のワード線は、前記記録層に記憶される情報の書き込みを行う、書き込みワード線であり、
前記磁気半導体記憶装置は、更に、前記第１の磁気抵抗素子の側面の一つに沿った第２のワード線の第１の部分および前記第２の磁気抵抗素子の側面の一つに沿った第２のワード線の第２の部分との間に間隙を有し、
前記間隙は、前記第１の磁気抵抗素子の記録層の下面、及び、前記第２の磁気抵抗素子の記録層の下面より低い位置まで存在することを特徴とする磁気半導体記憶装置。 - 前記ビット線は、少なくともその上面が軟磁性体膜で覆われていることを特徴とする請求項１に記載の磁気半導体記憶装置。
- 前記第２のワード線の少なくとも一面が軟磁性体膜で覆われていることを特徴とする請求項１に記載の磁気半導体記憶装置。
- 前記磁気抵抗素子は、強磁性体、トンネル絶縁膜および強磁性体膜の積層膜からなることを特徴とする請求項１に記載の磁気半導体記憶装置。
- 前記第２のワード線が絶縁膜を介して、前記ビット線の周囲を少なくとも３方向から覆っていることを特徴とする請求項１に記載の磁気半導体記憶装置。
- 前記軟磁性体は、パーマロイ（Ｎｉ８１Ｆｅ１９）であることを特徴とする請求項３に記載の磁気半導体記憶装置。
- 前記ビット線は、前記第１と第２のワード線の間に延在していることを特徴とする請求項１に記載の磁気半導体記憶装置。
- 前記ビット線は、前記第２のワード線と前記磁気抵抗素子の間に延在していることを特徴とする請求項１に記載の磁気半導体記憶装置。
- 半導体基板と、
前記半導体基板上に形成された複数のワード線と、
前記複数のワード線と交差する複数のビット線と、
前記複数のワード線と前記複数のビット線との交点に配置され、第１のメモリセルと第２のメモリセルを含むメモリアレイとを備え、
前記メモリセルの各々は、前記半導体基板の主表面に対して垂直の方向に形成されたチャネル領域を有する縦型トランジスタと、前記縦型トランジスタの上方に配置された複数の積層膜からなる磁気抵抗素子とを含み、
前記複数のワード線の各々は、前記縦型トランジスタのゲート電極であり、かつ、絶縁膜を介して前記磁気抵抗素子の少なくとも２側面を覆い、
前記複数の積層膜は、記憶する情報に従ってそのスピンの向きが変化する記録層を有し、
前記複数のワード線の各々は、印加された電流により前記記録層に記憶される情報の書き込みを行う、書き込みワード線であり、
前記第１及び第２のメモリセルに含まれる前記縦型トランジスタのゲート電極が同一のワード線であり、
前記第１のメモリセルの磁気抵抗素子の一側面に沿った前記同一のワード線の第１の部分と、前記第２のメモリセルの磁気抵抗素子の一側面に沿った前記同一のワード線の第２の領域との間に間隙を有し、
前記間隙は、前記記録層の下面より低い位置まで存在することを特徴とする磁気半導体記憶装置。 - 前記ビット線は、少なくともその上面が軟磁性体膜で覆われていることを特徴とする請求項１０に記載の磁気半導体記憶装置。
- 前記磁気抵抗素子の形状は、短辺と長辺を有する矩形であり、その長辺方向が前記ビット線と垂直方向であることを特徴とする請求項１０に記載の磁気半導体記憶装置。
- 前記ビット線に流す電流の向きを変えることにより、スピンが反転し、それに伴いデータの反転を行なうことを特徴とする請求項１０に記載の磁気半導体記憶装置。
- 前記トランジスタにおいて、チャネル領域を走行する電子の方向が前記半導体基板の主表面に対して垂直方向であることを特徴とする請求項１０に記載の磁気半導体記憶装置。
- 前記第２のワード線が絶縁膜を介して、前記ビット線の周囲を少なくとも３方向から覆っていることを特徴とする請求項２に記載の磁気半導体記憶装置。
- 前記第２のワード線の少なくとも一面が軟磁性体膜で覆われていることを特徴とする請求項２に記載の磁気半導体記憶装置。
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