JP2002208682A - 磁気半導体記憶装置及びその製造方法 - Google Patents

磁気半導体記憶装置及びその製造方法

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JP2002208682A
JP2002208682A JP2001004395A JP2001004395A JP2002208682A JP 2002208682 A JP2002208682 A JP 2002208682A JP 2001004395 A JP2001004395 A JP 2001004395A JP 2001004395 A JP2001004395 A JP 2001004395A JP 2002208682 A JP2002208682 A JP 2002208682A
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健 阪田
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Abstract

(57)【要約】 【課題】従来のトンネル磁気抵抗を利用した、所謂MRAM
のメモリセルは、書き込みワード線をデータ線の下方に
形成していたために、以下のような問題点があった。書
き込みワード線の間をぬって自己整合コンタクト開口を
行う必要が生じるなど、プロセスが困難になるというこ
と、またはレイアウトの制約から、書き込みワード線が
平面的に磁気抵抗素子と十分にオーバーラップすること
が困難なため、データ書き込みが不安定になるというこ
とである。 【解決手段】上記課題を解決すべく、本発明では書き込
みワード線をビット線の上方に形成するMRAMメモリセル
構造及びその製造方法を提案する。 【効果】本発明によれば、メモリセルプラグ形成時のプ
ロセスが従来に比べ容易になり、書き込みワード線を上
部に形成することにより書き込みワード線からの磁場が
磁気抵抗素子に効果的に作用するようなレイアウトとと
し、安定した書き込みを行う。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関する。特に、磁気抵抗効果を利用することにより、高
速かつ不揮発性を有する、ランダムアクセスメモリ（RA
M）に関する。
【０００２】
【従来の技術】これまで、3年に4倍のペースで集積化の
向上を実現してきたダイナミックランダムアクセスメモ
リ(DRAM：Dynamic Random Access Memory)は、近年のパ
ーソナルコンピュータの爆発的な売上に牽引されて、そ
の需要はますます高まりつつある。既に、64メガビット
の量産はピークを過ぎ、現在は、次世代の微細加工技術
である0.16μｍさらにそれ以下の寸法を使用する256メ
ガビットの量産化に向けた開発が進行している。16Kbか
ら現在まで製品化されているDRAMのメモリセルは、図１
に示すように、スイッチとしてのトランジスタと情報電
荷を蓄積するキャパシタから構成され、１トランジスタ
セルと呼ばれている。このメモリセルにおいては、デー
タ線に読み出される信号電圧は、キャパシタ容量Csとデ
ータ線の寄生容量Cdの比で決まる。またセルの情報電圧
は、情報を読み出すことによりデータ線の電圧に充電さ
れるので破壊読みだしであり、データの再書き込みとい
うリフレッシュ動作が必要である。このメモリセルにお
ける最大の課題は、セル信号電圧とソフトエラー耐性と
いう２つの観点から、必要十分なキャパシタ容量Csを確
保することである。この課題を解決すべく、メモリセル
は図２に示すように、立体構造となり、必要十分な蓄積
容量を確保するために、微細化と共にキャパシタの高さ
は増大の一途をたどってきた。しかし、キャパシタ高さ
の増大は、メモリセルアレー部と周辺回路回路の間に高
段差を生み、リソグラフィをはじめとするプロセスマー
ジンを著しく低下させ、それが製造コスト増大に直接結
びつく結果となっている。256Mビット以降のDRAMでは、
この問題は益々深刻になることが必須である。こうした
背景から、従来の１トランジスタセルに代わる、キャパ
シタの不要なメモリセルへの期待は高い。MRAM(Magneti
c Random Access Memory)は、後に説明する、強磁性ス
ピントンネル接合(MTJ:Magnetic Tunnel Junction)のト
ンネル磁気抵抗効果(TMR:Tunnel MagnetoResistance)を
利用した、高速不揮発メモリである。IBM及びMotorola
はISSCC2000(International Solid State Circuit Conf
erence)において、それぞれ、1Kb及び512bのMRAMのアレ
イを試作し、そのメモリ動作の確認を報告している。以
下に簡単にMRAMの動作原理を説明する。まず、メモリ機
能の基となる、MTJのTMRについて述べる。MTJは例え
ば、図３に示すように、２つの強磁性層（１，３）の間
に薄いトンネル絶縁膜（２）を挟んだものである。この
構造のトンネルコンダクタンスは２つの強磁性体のフェ
ルミレベルにおける、状態密度の積に比例する。図４に
は、２つの強磁性体のスピンの向きが、平行の場合(a)
と反平行の場合(b)の状態密度を比較して示す。トンネ
ルの前後でスピンの向きは保存されるので、図４から明
らかなように、平行の場合、トンネル抵抗は小さく、一
方、反平行の場合は大きい。この結果、強磁性スピント
ンネル接合の片方のスピンの向きを固定し、もう片方の
スピンの向きを外部磁場により変化させると、図５に示
すようなヒシテリシス特性を示し、メモリとなることが
わかる。スピンの反転速度はnsecのオーダーであり、ま
た磁場を印加しなくても、スピンの向きは固定されるの
で、高速不揮発メモリとしての動作が期待される。図
６,７にはそれぞれ、IBM等が発表しているMRAMの等価回
路と単純化した断面構造を示す。メモリセルは選択トラ
ンジスタとTMR素子から構成される。キャパシタの代わ
りにTMR素子となっている点を除けば、既存のDRAMと類
似している。DRAMとの一番の違いは、余分に書きこみワ
ード線（７，７０１）がある点である。この理由を明ら
かにするために、図６，７に示したMRAMにおける書きこ
み及び読出し動作を説明する。書きこみ時には、ビット
線（６，６０１）と書きこみワード線（７，７０１）に
電流を流し、発生する合成磁場により、選択されたセル
においてスピンの向きを書きこむ。非選択セルにおいて
は、印加磁場が小さい為に、スピンの向きが変化するこ
とは無い。読出しの際には、読出しワード線（８，８０
１）をオンにし、共通グラウンド（１３，１３０１）線
とビット線（６，６０１）の間を流れる電流により、`0
`,`1`を判別する。
【０００３】
【発明が解決しようとする課題】上で述べた、IBM等の
発表したMRAMにおいては、書きこみワード線（７，７０
１）がビット線（６，６０１）の下方に形成されてお
り、これには次に述べるような２つの問題点がある。１
つはプロセスが困難になるということであり、もう１つ
はデータ書きこみが不安定になるということである。以
下にこれを説明する。図８には、図７の構造のMRAMを実
際に実現した時の断面図を示す。ここでは、ワード線ピ
ッチを最小に、即ちセル面積を最小にした場合を示して
いる。本構造においては、書き込みワード線（７０２）
と短絡することなく、その間を通ってコンタクトを開口
し、プラグ（１１０５と１１０４）を接続する必要があ
り、これはプロセス的に困難である。また、図９に示す
ように、上から見た時の、平面上の書き込みワード線
（７０２）とTMR素子（５０２）の重なりが、部分的に
なっている為に、書き込み磁場がTMR素子（５０２）全
体に均一に印加されず、データ書き込みが不安定にな
る。これら２つの問題点は、いずれも、書きこみワード
線（７０２）がビット線（６０２）の下方に形成されて
いることに起因している。
【０００４】
【課題を解決するための手段】上記課題を解決する為
に、本発明の一実施形態によれば、書き込みワード線を
ビット線の上方に形成したMRAM構造を有する。本構造は
セル面積を増大させることなく、上記２つの課題を解決
する。本発明においては、書き込みワード線をビット線
の上方に形成したMRAMの構造を有するとともに、TMR素
子につながるプラグを、自己整合開口プロセス適用せず
に、形成できる。これは、前述の場合よりも、プロセス
的に容易である。また、書き込みワード線のレイアウト
の制限が減少するので、上から見た時に、書き込みワー
ド線がTMR素子を覆うことが可能である。これは、デー
タ書き込みの安定性という観点からすれば有利である。
【０００５】
【発明の実施の形態】実施例１ 本発明の簡単な構造は図１０に示す通りであるが、本実
施例においては、選択トランジスタとTMR素子からなるM
RAMにおいて、書き込みワード線をデータ線の下方に形
成した半導体記憶装置の製造方法に関するものを示す。
トランジスタはSi基板表面上に形成される、通常のトラ
ンジスタを用いた。以下、製造工程をたどりながら詳細
に説明する。まず始めに、p型半導体基板(９０１)を用
意して、MOSFETを分離するための素子間分離領域(１５
０１)を、公知の選択酸化法や浅溝分離法を用いて形成
する。図１３には、メモリアレイ部の素子分離領域の平
面レイアウトを示す。本実施例では、表面を平坦化でき
る、浅溝分離法を用いた。そこで、まず基板に深さ0.3
ミクロン程度の分離溝を公知のドライエッチ法を用いて
形成し、溝側壁や底面のドライエッチ起因損傷を取り除
いた後に、公知のCVD(Chemical Vapor Deposition)法を
用いてシリコンの酸化膜を0.7ミクロン程度の膜厚で堆
積し、溝ではない部分にある酸化膜を、これも公知のCM
P(Chemical Mechanical Polishing)法で選択的に研磨
し、溝に埋まっている酸化膜だけを残した。次に高エネ
ルギー不純物打ち込みにより、導電型の異なる2種類の
ウエルを形成した。次に半導体基板の表面を洗浄した後
に、ゲート酸化膜（９）を公知の熱酸化法で成長させ
た。この酸化膜の表面に、ワード線（８０２）及びゲー
ト電極として、リンを高濃度で含む多結晶シリコンを10
0nmの厚さで堆積した。勿論、リンの代りにボロンを高
濃度で含む多結晶シリコンを用いても構わない。本実施
例においては、電極材料として、多結晶シリコンを用い
たが、ゲート抵抗を低減するために、間に反応抑止のバ
リアメタルをもうけた金属と多結晶シリコンの積層膜を
用いることも、勿論可能である。またこの金属として、
多結晶シリコンとは反応しない、シリサイド膜を用いて
も良い。さらに、シリコンチッカ膜（１４）を100nm堆
積する。次に、公知のドライエッチ法により、周辺回路
領域においてはゲート電極を、メモリアレーにおいては
図１４のようにワード線（８０２）を形成した。さら
に、このゲート電極及びレジストをマスクにして、不純
物イオンを打ち込み、拡散層を形成した。次に、自己整
合コンタクト開口プロセス適用の為に、厚さ50nmのシリ
コンチッカ膜（１４０１）を堆積する。さらに0.7ミク
ロン程度の酸化膜（１７）を堆積し、公知のCMP法によ
る平坦化を行い、シリコンチッカ膜に対して高選択比を
有する条件でシリコン酸化膜をエッチングし（自己整合
コンタクト開口プロセス）、メモリアレイにおいては、
図１５のようにコンタクトホールを開口した。さらに、
公知のCVD法により不純物を高濃度にドープした多結晶
シリコンを堆積し、これも公知のCMP法を用いて、導電フ
゜ラク゛（１１０４）を形成した。さらには、共通のグラウ
ンド線（１３０２）となる、タングステンを100nm堆積
し、図１６のようにワード線と平行に走るように加工し
た。このタングステンは周辺回路においては金属第一配
線層となる。続いて、公知のCVD法により0.7ミクロン程
度の酸化膜（１７０１）を堆積し、公知のCMP法による
平坦化を行い、コンタクトを開口して、メモリアレイに
おいては、図１７のようになった。この場合は、図１７
から明らかなように、自己整合開口プロセスを用いる必
要はなく、プロセス的には容易である。次に、公知のプ
ロセスにより多結晶シリコンプラグ（１１０５）を形成
した。勿論、多結晶シリコンの代わりにタングステンを
用いても構わない。さらにTMR素子（５０２）となるNiF
e/Al2O3/CoFeの積層膜を堆積し、所望の形状に加工し
て、図１８のようになる。次に、層間膜（１７０２）を
堆積し、CMP法により平坦化した後、ビット線（６０
２）となるタングステンを100nm堆積、加工した。この
時の状態を図１９に示す。次に、層間絶縁膜（１７０
３）を堆積し、書き込みワード線（７０２）となる、タ
ングステンを100nm堆積し加工した。この状態を図１１
に示す。書き込みワード線（７０２）が最上層に形成さ
れるので、レイアウト上の制限は無く、図１２に示した
ように、平面的にTMR素子（５０２）を完全に覆うよう
に配置可能である。こればメモリ動作の信頼性という観
点からは大きな特長である。最後に、金属配線を２層形
成し、所望の半導体記憶装置を得た。 実施例２ 本実施例は、MRAMのメモリセルにおける、書き込みトラ
ンジスタを縦型にしたものである。本実施例の大きな特
長としては、セル面積を、通常のDRAMの約半分である、
4F2に出来るということが挙げられる。本実施例で実現
した構造は図２０に示すようなものである。即ち、縦型
選択トランジスタ（４０１）の拡散層（１００３）とTM
R素子（５０４）を接続し、更にTMR素子（５０４）とビ
ット線（６０３）を接続する。その上方に、書き込みワ
ード線（７０４）を形成したものである。以下、製造工
程をたどりながら、詳細に説明する。まず、通常の製造
プロセスにより、周辺回路のトランジスタを形成する。
層間絶縁膜（１７０４）堆積後コンタクトプラグを作
り、更にタングステンからなる第一金属配線層を形成す
る。メモリアレイにおいては、この配線層を共通グラウ
ンド線（１３０３）として用いる。この時の状態を示し
たものが、図２１である。次に、層間絶縁膜を堆積し、
不純物を高濃度に含むポリシリプラグを形成し、図２２
のようになる。次に、縦型トランジスタ及びTMR部を形
成する。ここでは、以下の順に膜を堆積する。まず、縦
型トランジスタの拡散層となる不純物を高濃度にドープ
したN+層（１００４）、チャネル部となる低濃度不純物
層（１９）、更に拡散層となるN+層（１００５）、を堆
積する。これらがトランジスタ部となる。もちろん、こ
の際、レーザーアニール等の手法を用いることにより、
上記の多結晶シリコンを単結晶化することも可能であ
る。この場合、トランジスタの性能が向上することは言
うまでも無い。さらにはTMR素子（５０５）を構成する
膜として、NiFe、Al2O3、CoFeの順に堆積する。さら
に、CMPのストッパマスクとして、プラズマSiN（１４０
２）を100nm堆積する。プラズマSiNを用いることによ
り、TMR素子への熱負荷を低減できるという利点があ
る。この積層膜を図２３に示すように、単純ラインアン
ドスペース状に加工する。引き続き、層間絶縁膜（１７
０６）を堆積し、CMPにより平坦化及び、TMRを形成する
CoFeを露出させる。この時の状態を図２４に示す。次に
ビット線（６０４）となる膜厚１００nmのタングステ
ン、及びプラズマ酸化膜（２０）を堆積する。続いて、
図２５に示すように、先に形成した、コモン線と垂直方
向に走る、ラインアンドスペース状に加工する。この工
程により、ビット線（６０４）とTMR素子（５０５）が
電気的に接続されることになる。尚、本実施例において
は、ビット線の線間容量を低減する目的で、ビット線幅
の細線化を行った。具体的には、ビット線レジストパタ
ンの露光後に、アッシングプロセスを施した。次に、選
択トランジスタのワード線の形成を行う。まず、ワード
線とビット線（６０４）の短絡を防ぐ目的で、図２６に
示すように、ビット線（６０４）に側壁酸化膜（２１）
を形成する。さらに、酸化膜で覆われたビット線（６０
４）をマスクに、自己整合的に、下地の積層膜をエッチ
ングし、図２７のようになった。続いて、10nmの膜厚の
ゲート酸化膜を形成し、更にはワード線となるタングス
テンを堆積/平坦化し、図２８のようになる。本実施例
においては、タングステンを用いたが、間にバリアメタ
ルを挟んだタングステンと多結晶シリコンの積層膜や、
ポリサイド等を用いても勿論構わない。次に、通常のド
ライエッチ法により、タングステンを、ビット線と垂直
方向に走る、ラインアンドスペース状に加工した。この
時の状態を図２９に示す。ワード線（８０４）加工の
際、電極材料を平坦化した効果として、ビット線高さの
みのエッチング段差となる。図２９においては、ビット
線（６０４）の高さとキャップ酸化膜（２０）の高さ、
を合わせた段差となる。尚、本実施例においては、選択
トランジスタのワ−ド線（８０４）を、書きこみワード
線としても用いることが可能である。その際、データ書
き込み時には、選択トランジスタの閾値電圧以下の電位
差をワード線の両端に与えることにより、余分な電流が
流れないようにする 最後に、必要な金属配線層を形成し、所望の半導体装置
を得た。本実施例においては、縦型トランジスタを用い
ることにより、最小セル面積の半導体記憶装置を実現し
た。また、選択トランジスタのゲート電極と書き込みワ
ード線を共通化することにより、プロセスの簡易化、コ
ストの低減を達成した。本実施例においては、書き込み
ワード線と読出しワード線を共通としたが、別々にする
ことは勿論可能である。その場合、図２９の状態から、
層間絶縁膜を堆積した後に所望の書き込みワード線を通
常のプロセスを用いて形成すれば良い。 実施例３ 本実施例も、実施例２と同様に縦型選択トランジスタを
有するMRAMに関するものである。実施例２との大きな違
いは、TMR素子に加わる熱負荷である。即ち、実施例２
においては、TMR素子を形成した後にゲート酸化を行う
のに対し、本実施例３においては、ゲート酸化膜を形成
した後に、TMR素子を形成している。この結果として、
本実施例においては、TMR素子に対する熱負荷を低減
し、その特性劣化を防ぐことができた。TMR素子の耐熱
性は400℃程度であるので、これは本実施例の大きな特
長である。以下、製造工程を追いながら、本実施例を詳
細に説明する。本実施例においては、周辺回路の第１金
属配線層を、メモリアレイにおいては選択トランジスタ
のワード線（８０５）、として用いる。この時のメモリ
アレイにおける状態を図３０に示す。尚、図３０におい
ては、基板内に形成されたトランジスタ等は記していな
い。続いて、後に形成する共通グラウンド線とワード線
（８０５）の短絡を防ぐ目的で、層間絶縁膜（１７０
８）を50nm堆積する。次に、共通グラウンド線となるタ
ングステン（２３）を50nm堆積する。更に、縦型トラン
ジスタを形成する、不純物を高濃度に含むN+層（２４）
/チャネルとなる低濃度層（２４０１）/不純物を高濃度
に含むN+層（２４０２）、の順に堆積する。もちろん、
この際、レーザーアニール等の手法を用いることによ
り、上記の多結晶シリコンを単結晶化することも可能で
ある。この場合、トランジスタの性能が向上することは
言うまでも無い。その上に、後に選択トランジスタの拡
散層とTMR素子を接続するプラグとなるタングステン
（２３０１）を50nm堆積する。この時の状態を図３１に
示す。続いて、先に形成した、ワード電極（８０５）の
と垂直方向に走る、ラインアンドスペース状に、上記積
層膜を加工し、図３２のようになった。次に、ゲート絶
縁膜（１６０１）を10nm堆積する。本実施例ではCVD法
を用いたが、勿論、熱酸化膜を用いても構わない。この
時の状態を図３３に示す。続いて、ゲート電極となる、
不純物を高濃度に含む多結晶シリコンを堆積し、通常の
エッチバックプロセスにより、側壁膜（２４０３）を形
成し、さらに下地のゲート絶縁膜を除去し、図３４のよ
うになった。次に、不純物を高濃度に含む多結晶シリコ
ン膜（２４０４）を埋め込み、CMPプロセスにより平坦
化し、下地のタングステン（２３０１）を露出させる。
この時の状態を図３５に示す。この結果、先に形成して
おいたワード線（８０５）と側壁多結晶シリコン膜（２
４０３）が電気的に接続されることになる。続いて、図
３６のように多結晶シリコン（２４０４）をエッチバッ
クする。この際、トランジスタのオフセットを防ぐため
に、拡散層となるN+層（１００７）とチャネル部（１０
０６）の境界より、エッチバックした表面が下がらない
ことが肝要である。このエッチバックの目的は、ワード
電極（２４０４）と、後に形成するTMR素子との短絡マ
ージンを確保することである。次に、酸化膜（１７０
９）を堆積、平坦化し、タングステン（２３０１）を露
出して、図３７のようになる。引き続き、シリコンナイ
トライド（１４０３）を100nm堆積し、通常のドライエ
ッチ法により、ラインアンドスペース状に加工する。こ
の時の状態を図３８に示す。さらに、このシリコンナイ
トライド（１４０３）をマスクに、タングステン（２３
０１）、酸化膜（１７０９）、多結晶シリコン（１００
７、１９０１、１００６、２４０４）をドライエッチ
し、図３９のようになる。次に、シリコン酸化膜（１７
１０）を堆積し、CMPにより平坦化し、同時に、シリコ
ンナイトライド（１４０３）を除去し、下地のタングス
テン（２３０１）を露出する。この時の状態を図４０に
示す。次に、TMR素子の形成を行う。NiFe（２５）、Al2
O3（２６）、CoFe（２７）の順に堆積し、図４１のよう
になった。通常のドライエッチ法により、TMR積層膜を
加工する。この時の状態を図４２に示す。さらにシリコ
ン酸化膜（１７１１）を堆積、平坦化し、TMR素子を構
成するCoFe（２７）を露出して、図４３のようになる。
この際、下方に形成されたワード線（８０５）のピッチ
を緩和しておけば、レイアウトの自由度が増し、TMRの
形状異方磁気効果を利用する結果として、書きこみ電流
の低減を図れる。次に、ビット線（６０５）の形成を行
う。この為に、タングステン（６０５）を100nm堆積
し、図４４に示すラインアンドスペース状に加工する。
引き続き、書き込みワード線を形成する。層間絶縁膜
（１７１２）を堆積、平坦化した後に書き込みワード線
（７０５）を加工した。この時の状態を図４５に示す。
最後に、通常のプロセスにより金属配線層を２層形成
し、所望の半導体装置を得た。 実施例４ これまでの実施例においては、１トランジスタ-１TMR型
のMRAMに関するものであった。書き込みワード線をビッ
ト線の上方に形成するという概念は、トランジスタの代
わりに、ダイオードを用いた１ダイオード-１TMR型のMR
AMにも、勿論適用可能である。図４６には、この場合の
メモリセルの構成図を示す。データ書き込み時には、ビ
ット線に正のバイアスを印加する。この結果として、PN
接合は逆バイアス状態となり、電流は流れない。一方、
読出し時には、ビット線に負の電位を与えて、接合を順
バイアス状態とする。実施例１に述べたものと、ほぼ同
様な製造プロセスを用いて、図４７にメモリセル部の断
面図を示すような所望の半導体記憶装置を得た。勿論、
ダイオードとして、多結晶シリコンからなるPN接合を用
いることも可能であることはいうまでもない。その場
合、メモリセルの構造は図４８に示すものとなる。 実施例５ 本実施例はロジック混載向け縦型パストランジスタを有
するMRAMに関するものである。周辺トランジスタを最高
性能とするために、次のような順序で構成した。まず、
メモリセルトランジスタを形成する。この時の状態を図
４９に示す。続いて周辺回路領域の相関絶縁膜（１７１
２，１７１３）を除去し、トランジスタを形成して図５
０のようになった。さらに、TMR（５０６）を形成し、
相関絶縁膜（１７１４）で平坦化する。この時の状態を
図５１に示す。TMRの耐熱性は400℃程度であるので、上
記の順序で形成することにより、TMR素子特性及び周辺
回路性能が劣化することはない。次に、周辺回路領域に
おいて導電プラグ（１１０６）を形成した後、金属配線
層を形成して、図５２のようになる。この配線層は、メ
モリアレイ領域においてはビット線（６０６）、周辺回
路領域においては第一金属配線層（５５）となる。次
に、相関絶縁膜（１７１５）を堆積、平坦化し、書きこ
みワード線（７０６）を形成した。この時の状態を図５
３に示す。最後に多層金属配線層を形成し、所望の半導
体記憶装置を得た。
【０００６】
【発明の効果】本発明によれば、トンネル磁気抵抗を利
用したMRAMにおいて、書き込みワード線をビット線の上
方に形成することにより、以下の２つの効果がある。１
つはプロセスを簡易化する。２つ目は、メモリ動作、特
に書き込み動作の信頼性を向上する。また、本発明を、
縦型トランジスタを有するMRAMに適用することにより、
セル面積を従来のDRAMに比べ低減することができる。
【図面の簡単な説明】
【図１】従来の１トランジスタメモリセルの等価回路。
【図２】従来の１トランジスタメモリセルを有する半導
体記憶装置の断面図。
【図３】強磁性スピントンネル接合(MTJ)の構造。
【図４】(a)MTJにおいてスピンの向きが平行の場合の状
態密度。(b)MTJにおいてスピンの向きが反平行の場合の
状態密度。
【図５】トンネル抵抗の磁場依存性。
【図６】MRAMメモリセルの等価回路。
【図７】従来のMRAMメモリセル構造。
【図８】従来のMRAMメモリセル断面図。
【図９】従来のMRAMにおけるTMR素子と書き込みワード
線の配置を示す上面図。
【図１０】本発明の一実施例におけるMRAMメモリセル構
造の簡略図。
【図１１】本発明の半導体記憶装置の１製造工程におけ
るビット線に平行方向の断面図。
【図１２】本発明のMRAMにおけるTMR素子と書き込みワ
ード線の配置を示す上面図。
【図１３】本発明の半導体記憶装置の１製造工程におけ
る上面図。
【図１４】本発明の半導体記憶装置の１製造工程におけ
る上面図及びワード線に垂直方向の断面図。
【図１５】本発明の半導体記憶装置の１製造工程におけ
るワード線に垂直方向の断面図。
【図１６】本発明の半導体記憶装置の１製造工程におけ
る上面図及びワード線に垂直方向の断面図。
【図１７】本発明の半導体記憶装置の１製造工程におけ
るワード線に垂直方向の断面図。
【図１８】本発明の半導体記憶装置の１製造工程におけ
る上面図及びワード線に垂直方向の断面図。
【図１９】本発明の半導体記憶装置の１製造工程におけ
る上面図及びワード線に垂直方向の断面図。
【図２０】本発明の半導体記憶装置の１構造を示す図。
【図２１】本発明の半導体記憶装置の１製造工程におけ
る鳥瞰図。
【図２２】本発明の半導体記憶装置の１製造工程におけ
る鳥瞰図。
【図２３】本発明の半導体記憶装置の１製造工程におけ
る鳥瞰図。
【図２４】本発明の半導体記憶装置の１製造工程におけ
る鳥瞰図。
【図２５】本発明の半導体記憶装置の１製造工程におけ
る鳥瞰図。
【図２６】本発明の半導体記憶装置の１製造工程におけ
る鳥瞰図。
【図２７】本発明の半導体記憶装置の１製造工程におけ
る鳥瞰図。
【図２８】本発明の半導体記憶装置の１製造工程におけ
る鳥瞰図。
【図２９】本発明の半導体記憶装置の１製造工程におけ
る鳥瞰図。
【図３０】本発明の半導体記憶装置の１製造工程におけ
る鳥瞰図。
【図３１】本発明の半導体記憶装置の１製造工程におけ
る鳥瞰図。
【図３２】本発明の半導体記憶装置の１製造工程におけ
る鳥瞰図。
【図３３】本発明の半導体記憶装置の１製造工程におけ
る鳥瞰図。
【図３４】本発明の半導体記憶装置の１製造工程におけ
る鳥瞰図。
【図３５】本発明の半導体記憶装置の１製造工程におけ
る鳥瞰図。
【図３６】本発明の半導体記憶装置の１製造工程におけ
る鳥瞰図。
【図３７】本発明の半導体記憶装置の１製造工程におけ
る鳥瞰図。
【図３８】本発明の半導体記憶装置の１製造工程におけ
る鳥瞰図。
【図３９】本発明の半導体記憶装置の１製造工程におけ
る鳥瞰図。
【図４０】本発明の半導体記憶装置の１製造工程におけ
る鳥瞰図。
【図４１】本発明の半導体記憶装置の１製造工程におけ
る鳥瞰図。
【図４２】本発明の半導体記憶装置の１製造工程におけ
る鳥瞰図。
【図４３】本発明の半導体記憶装置の１製造工程におけ
る鳥瞰図。
【図４４】本発明の半導体記憶装置の１製造工程におけ
る鳥瞰図。
【図４５】本発明の半導体記憶装置の１製造工程におけ
る鳥瞰図。
【図４６】本発明のMRAMメモリセル構造。
【図４７】本発明の半導体記憶装置の１製造工程におけ
るビット線に平行方向の断面図。
【図４８】本発明の半導体記憶装置の１構造を示す図。
【図４９】本発明の半導体記憶装置の１製造工程におけ
るワード線に垂直方向の断面図。
【図５０】本発明の半導体記憶装置の１製造工程におけ
るワード線に垂直方向の断面図。
【図５１】本発明の半導体記憶装置の１製造工程におけ
るワード線に垂直方向の断面図。
【図５２】本発明の半導体記憶装置の１製造工程におけ
るワード線に垂直方向の断面図。
【図５３】本発明の半導体記憶装置の１製造工程におけ
るワード線に垂直方向の断面図。
【符号の説明】
１−強磁性体、２−トンネル絶縁膜、３−強磁性体、
４、４０１−選択トランジスタ、５、５０１、５０２、
５０３、５０４、５０５、５０６−TMR素子、６、６０
１、６０２、６０３、６０４、６０５、６０６−ビット
線、 ７、７０１、７０２、７０３、７０４、７０５、
７０６−書きこみワード線、８、８０１、８０２、８０
３、８０４、８０５、８０６、８０７、８０８-読出し
ワード線、９、９０１、９０２−Si基板、 １０，１０
０１、１００２，１００３、１００４，１００５、１０
０６、１００７、１００８，１００９、１０１０−不純
物拡散層、１１、１１０１、１１０２，１１０３、１１
０４、１１０５、１１０６−導電プラグ、１２、１２０
１，１２０２，１２０３−導電層、１３、１３０１、１
３０２、１３０３、１３０４−共通グラウンド線、１
４、１４０１、１４０２、１４０３−シリコンチッカ
膜、１５、１５０１、１５０２−素子分離領域、１６、
１６０１−ゲート絶縁膜、１７、１７０１，１７０２，
１７０３、１７０４、１７０５、１７０６、１７０７、
１７０８、１７０９、１７１０、１７１１、１７１２、
１７１３，１７１４，１７１５−層間絶縁膜、１８−導
電プラグ、１９、１９０１、１９０２-チャネルシリコ
ン、２０-シリコン酸化膜、２１-側壁酸化膜、２２−ゲ
ート電極材料、２３、２３０１-導電膜、２４、２４０
１，２４０２、２４０３、２４０４-多結晶シリコン、
２５-NiFe、２６−アルミナ(Al2O3)、２７-CoFe、２
８、２８０１、２８０２、２８０３-N型不純物層、２
９、２９０１，２９０２、２９０３-P型不純物層、５０
-選択トランジスタ、５１−キャパシタ、５２-メモリセ
ルアレイ、５３-周辺回路、５４-周辺回路ゲート電極、
５５-周辺回路配線層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 渡辺 克朗 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 伊藤 清男 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 Ｆターム(参考） 5F083 AD24 AD48 AD49 FZ10 GA09 GA21 JA39 KA01 KA05 MA06 MA16 MA17 MA20 PR39 PR40

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】互いに平行して配置された第一及び第二の
    ワード線と、絶縁層を介して前記第一及び第二のワード
    線に交差するデータ線と、前記第一及び第二のワード線
    と前記データ線の交点に設けられた複数のメモリセルを
    有する半導体記憶装置において、前記データ線が、前記
    第一及び第二のワード線の間に延在して存在し、前記メ
    モリセルは、磁性導電体と絶縁体の積層膜を有している
    ことを特徴とする、半導体記憶装置。
  2. 【請求項２】前記磁性導電体は前記データ線の下部に存
    在することを特徴とする、請求項１に記載の半導体記憶
    装置。
  3. 【請求項３】前記磁性導電体層は前記データ線方向に長
    辺を有する矩形形状であることを特徴とする、請求項１
    あるいは請求項２に記載の半導体記憶装置。
  4. 【請求項４】前記第一及び第二のワード線のすくなくと
    も一方は、選択トランジスタのゲート電極であることを
    特徴とする、請求項１から請求項３のいずれかに記載の
    半導体記憶装置。
  5. 【請求項５】前記選択トランジスタは、半導体基板上に
    形成された多結晶シリコンからなることを特徴とする請
    求項４に記載の半導体記憶装置。
  6. 【請求項６】前記選択トランジスタは、チャネル部が装
    置の深さ方向に形成される縦型トランジスタであること
    を特徴とする、請求項４に記載の半導体記憶装置。
  7. 【請求項７】前記選択トランジスタのゲート電極である
    前記ワード線の配線ピッチよりも、前記データ線の上部
    に絶縁膜を介して形成された前記ワード線の配線ピッチ
    の方が大きいことを特徴とする請求項４から請求項６の
    いずれかに記載の半導体記憶装置。
  8. 【請求項８】前記メモリセルは、前記第一及び第二のワ
    ード線の一方と前記データ線の間に、前記磁性導電体と
    整流素子が直列に接続されてなることを特徴とする、請
    求項１から請求項３のいずれかに記載の半導体記憶装
    置。
  9. 【請求項９】前記整流素子は、半導体基板上に形成され
    た多結晶シリコンからなることを特徴とする請求項８に
    記載の半導体記憶装置。
  10. 【請求項１０】互いに平行して配置された第一及び第二
    のワード線と、絶縁層を介して前記第一及び第二のワー
    ド線に交差するデータ線と、前記第一及び第二のワード
    線と前記データ線の交点に設けられた複数のメモリセル
    を有する半導体記憶装置において、前記データ線が、前
    記第一及び第二のワード線の間に存在することを特徴と
    する、半導体記憶装置。
  11. 【請求項１１】複数のワード線と、絶縁層を介して前記
    ワード線に交差する複数のデータ線と、前記ワード線と
    前記データ線の交点に設けられた複数のメモリセルを有
    する半導体記憶装置において、前記メモリセルは、チャ
    ネル部が装置の深さ方向に形成された縦型トランジスタ
    と、その方向に配置された磁性導電体からなることを特
    徴とする、半導体記憶装置。
  12. 【請求項１２】複数のワード線と、絶縁層を介して前記
    ワード線に交差する複数のデータ線と、前記ワード線と
    前記データ線の交点に設けられた複数のメモリセルを有
    する半導体記憶装置において、前記メモリセルは、チャ
    ネル部が装置の深さ方向に形成された縦型トランジスタ
    と、その方向に配置された磁性導電体からなり、前記ワ
    ード線は、絶縁膜を介して前記データ線の上部に形成さ
    れていることを特徴とする、半導体記憶装置。
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