KR102379430B1 - 듀얼 게이트 제어 기능이 있는 비휘발성 메모리 - Google Patents

듀얼 게이트 제어 기능이 있는 비휘발성 메모리 Download PDF

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KR102379430B1
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Abstract

메모리 디바이스는 복수의 메모리 셀들을 포함한다. 복수의 메모리 셀들 중 제1 메모리 셀은 제1 기록 게이트, 제1 기록 소스 및 제1 기록 드레인을 포함하는 제1 기록 트랜지스터를 포함한다. 제1 판독 트랜지스터는 제1 판독 게이트, 제1 판독 소스, 제1 판독 드레인, 및 제1 판독 소스를 제1 판독 드레인과 분리시키는 제1 본체 영역을 포함한다. 제1 판독 소스는 제1 기록 소스에 결합된다. 제1 커패시터는 제1 기록 드레인에 결합된 제1 상부 커패시터 플레이트 및 제1 판독 트랜지스터의 제1 본체 영역에 결합된 제1 하부 커패시터 플레이트를 가진다.

Description

듀얼 게이트 제어 기능이 있는 비휘발성 메모리{NON-VOLATILE MEMORY WITH DUAL GATED CONTROL}
본 출원은, 2020년 5월 28일에 출원된 미국 가출원 제63/031,035호의 이익을 주장하며, 상기 가출원의 내용은 이로써 그 전체가 참조로 통합된다.
반도체 메모리는, 종종 컴퓨터 메모리로서 사용되고 반도체 기반 집적 회로 상에 구현되는 전자 데이터 저장 디바이스이다. 반도체 메모리는 많은 상이한 유형들 및 기술들로 제조된다. 반도체 메모리는 다른 유형들의 데이터 저장 기술들보다 훨씬 더 빠른 액세스 시간들을 가진다. 예를 들어, 데이터의 바이트는 종종 수 나노초 내에 반도체 메모리에 기록되거나 그로부터 판독될 수 있는 한편, 하드 디스크들과 같은 저장부를 회전시키기 위한 액세스 시간들은 밀리초 범위이다. 무엇보다도 이러한 이유들로, 반도체 메모리는, 다른 사용들 중 컴퓨터가 현재 작동하고 있는 데이터를 컴퓨터 메모리가 유지하기 위한 1차 저장 메커니즘으로서 사용된다.
본 개시내용의 양상들은 첨부 도면들과 함께 읽혀질 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따르면, 다양한 특징부들은 축척대로 도시되지 않음에 유의한다. 실제로, 다양한 특징부의 치수는 논의의 명확성을 위해 임의적으로 증가되거나 축소될 수 있다.
도 1은 2-트랜지스터 메모리 셀의 일부 실시예들의 개략적 표현을 도시한다.
도 2는, 반도체 기판 위에 배치되고 도 1의 개략적 표현과 일치하는 메모리 셀의 일부 실시예들의 단면도를 도시한다.
도 3은 8개의 2-트랜지스터 메모리 셀들을 포함하는 어레이의 일부 실시예들의 개략적 표현을 도시한다.
도 4는, 도 3의 개략적 표현과 일치하는 반도체 기판 위에 배치된 8개의 2-트랜지스터 메모리 셀들의 일부 실시예들의 단면도를 도시한다.
도 5는 16개의 2-트랜지스터 메모리 셀들을 포함하는 어레이의 일부 실시예들의 개략적 표현을 도시한다.
도 6 내지 도 8은 도 5의 개략적 표현과 일치하는 2-트랜지스터 메모리 셀들의 어레이의 일부 실시예들의 단면도 및 다양한 사시 단면도들을 도시한다.
도 9 내지 도 29는 메모리 디바이스를 제조하기 위한 제조 흐름을 총괄적으로 도시하는 일련의 단면도 및 사시도들을 도시한다.
도 30은 일부 실시예들에 따른 제조 흐름을 도시하는 흐름도를 도시한다.
본 개시내용은, 본 개시내용의 상이한 특징들을 구현하기 위해 많은 상이한 실시예들 또는 예들을 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트들 및 배열들의 특정 예들이 아래에서 설명된다. 이들은 물론 단지 예이며 제한적인 것으로 의도되지 않는다. 예를 들어, 후속하는 설명에서 제2 특징부 위 또는 상의 제1 특징부의 형성은, 제1 및 제2 특징부가 직접 접촉되어 형성되는 실시예들을 포함할 수 있고, 또한 제1 및 제2 특징부가 직접 접촉하지 않을 수 있도록 제1 및 제2 특징부 사이에 추가적인 특징부들이 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 개시내용은 다양한 예에서 참조 부호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략화 및 명확화를 위한 것이고, 자체로, 논의되는 다양한 실시예들 및/또는 구성들 사이의 관계를 지정하는 것이 아니다.
추가로, 공간적으로 상대적인 용어, 예를 들어, "아래", "하", "하부", "위", "상부" 등은 본원에서 설명의 용이함을 위해, 도면에 예시된 바와 같이 하나의 요소 또는 특징부와 다른 요소(들) 또는 특징부(들)과의 관계를 설명하기 위해 사용된다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향에 추가로 사용 또는 동작 시에 디바이스의 상이한 배향들을 포함하는 것으로 의도된다. 장치는 다른 방식으로 배향(90도 또는 다른 배향으로 회전)될 수 있고, 본원에서 사용되는 공간적으로 상대적인 설명어도 그에 따라 마찬가지로 해석될 수 있다.
도 1은 일부 실시예들에 따른 메모리 셀(100)의 예시적인 개략도를 예시한다. 메모리 셀(100)은 2개의 트랜지스터들, 즉, 기록 트랜지스터(102) 및 판독 트랜지스터(104), 및 도시된 바와 같이 동작가능하게 결합되는 커패시터(106)를 포함한다. 더 상세하게는, 기록 트랜지스터(102)는 기록 게이트(G1), 기록 소스(S1), 기록 드레인(D1), 및 기록 소스(S1)를 기록 드레인(D1)과 분리시키는 기록 본체 영역(B1)을 포함한다. 판독 트랜지스터(104)는 판독 게이트(G2), 판독 소스(S2), 판독 드레인(D2), 및 판독 소스(S2)를 판독 드레인(D2)과 분리시키는 판독 본체 영역(B2)을 포함한다. 판독 소스(S2)는 기록 소스(S1)에 결합되고, 둘 모두는 기록 비트라인(WBL)(108)에 결합된다. 커패시터(106)는 기록 드레인(D1)에 결합된 상부 커패시터 플레이트(C1) 및 판독 트랜지스터(104)의 본체 영역(B2)에 결합된 하부 커패시터 플레이트(C2)를 가진다. 커패시터 유전체(Cox)는 상부 커패시터 플레이트(C1)를 하부 커패시터 플레이트(C2)와 분리시킨다. 본 명세서에서 사용되는 바와 같은 "소스" 및 "드레인"의 명명 규칙은 다소 임의적이고, 이러한 용어들은 다른 실시예들에서 상호교환될 수 있고 그리고/또는 대안적으로 소스/드레인 영역들로 지칭될 수 있음이 인식될 것이다.
기록 워드라인(WWL, write wordline)(110)은 기록 게이트(G1)에 결합된다. 기록 바이어스 회로부(112)는 기록 비트라인(WBL)(108) 및 기록 워드라인(WWL)(110)에 결합된다. 기록 바이어스 회로부(112)는 커패시터(106) 상의 다양한 미리 결정된 양의 전하를 기록/저장하도록 구성되고, 미리 결정된 양의 저장된 전하는 판독 트랜지스터(104)의 전압 임계치를 적어도 2개의 미리 결정된 데이터 상태들 중 하나에 대응하도록 설정한다. 판독 워드라인(RWL, read word line)(114)은 판독 게이트(g2)에 결합되고, 판독 비트라인(RBL, read bitline)(116)은 판독 드레인(D2)에 결합된다. 판독 회로부(118)는 RWL(114) 및 RBL(116)에 결합된다. 판독 회로부(118)는, 커패시터(106) 상에 저장된 전하의 양에 의해 설정된 전압 임계치가 미리 결정된 전압 임계치보다 큰지 또는 작은지를 결정함으로써 메모리 셀(100)에 저장된 데이터 상태를 결정하도록 구성된다.
일부 실시예들(아래의 표 1 참조)에서, 메모리 셀(100), 기록 바이어스 회로부(112) 및 판독 회로부(118)는, "0" 데이터 상태 또는 "1" 데이터 상태에 있는 데이터의 단일 비트가 메모리 셀(100)에 저장되도록 구성될 수 있다. 다른 실시예들(아래의 표 2 참조)에서, 메모리 셀(100), 기록 바이어스 회로부(112) 및 판독 회로부(118)는, 데이터의 다수의 비트들(예를 들어, 2개의 비트들 또는 더 많은 데이터)이 메모리 셀(100)에 저장되도록 구성될 수 있다.
표 1은, 단일 비트(예를 들어, "0" 상태 또는 "1" 상태)를 메모리 셀(100)에 기록하기 위해 그리고 메모리 셀(100)로부터 다양한 데이터 상태들을 판독하기 위해 기록 바이어스 회로(112) 및 판독 회로(118)가 WBL(108), WWL(110), RWL(114) 및 RBL(116)을 바이어스할 수 있는 방법의 일부 실시예들을 예시한다.
Figure 112021010267610-pat00001
표 1 - 단일 비트 판독들/기록들을 위한 예시적인 바이어스 조건들
앞서 언급된 바와 같이, 일반적으로 커패시터(106)에 저장된 전하의 양은, 판독 트랜지스터(104)의 임계치 전압을 다양한 미리 결정된 임계 전압들 중 하나로 설정하는 다양한 미리 결정된 전하 레벨들 중 하나로 설정되어, 다양한 미리 결정된 임계 전압들은 상이한 데이터 상태들에 대응할 수 있다. 예를 들어, 일부 실시예들에서, 메모리 셀(100)은 "0" 또는 "1"인 단일 비트를 저장할 수 있다. 따라서, 표 1에서, 단일 비트 "0"을 기록하기 위해, WWL(110)은 Vdd로 구동되어 기록 트랜지스터(102)를 인에이블시키고, WWL(110)이 Vdd로 유지되는 동안, WBL(108)은 접지가 되어, 커패시터(106)로부터 전하를 제거하고, 그에 따라 판독 트랜지스터(104)의 본체(B2)에 적용된 본체 바이어스를 감소시킨다. 이어서, WWL(110)은 디어서트(de-assert)되어(예를 들어, 접지가 되어), 낮은 전하 조건이 비휘발성 방식으로 커패시터(106) 상에 유지된다. 반대로, 메모리 셀(100)에 단일 비트 "1"을 기록하기 위해, WWL(110)은 Vdd로 구동되어 기록 트랜지스터(102)를 인에이블시키고, 그와 동시에 WBL(108)은 Vwrite(예를 들어, Vdd 또는 다른 적절한 전압)로 유지되어, 커패시터(106)에 전하를 추가하고 그에 따라 판독 트랜지스터(104)의 본체(B2)에 적용된 본체 바이어스를 증가시킨다. 이어서, WWL(110)은 디어서트되어(예를 들어, 접지가 되어), 이러한 높은 전하 조건이 비휘발성 방식으로 커패시터(106) 상에 유지된다. 판독 트랜지스터(104)의 전압 임계치가 그 본체 바이어스(및 그에 따른 커패시터(106) 상에 저장된 전하)에 기초하여 변하기 때문에, 판독 트랜지스터(104)는 "0" 데이터 상태 및 "1" 데이터 상태에 대해 상이한 임계 전압들을 나타낸다. 따라서, 판독 동작의 경우, WWL(110) 및 WBL(108)은 접지되고, RWL(114)은 Vread 전압(예를 들어, 고전압)으로 구동되어 판독 트랜지스터(104)를 선택적으로 인에이블시키고, RBL(116)은 VDD로 구동된다. 이러한 바이어스 조건 하에서, 판독 트랜지스터(104)에 걸친 소스/드레인 전압(및/또는 판독 트랜지스터(104)를 통해 흐르는 전류의 양)은 Vread 전압이 판독 트랜지스터의 전압 임계치와 어떻게 관련되는지(및 그에 따라 판독 트랜지스터(104)에 적용된 본체 바이어스 및 커패시터(106)에 저장된 전하의 양과 어떻게 관련되는지)에 기초한다. 따라서, 커패시터(106)에 소량의 전하가 저장되면(예를 들어, 로직 "0" 및 작은 본체 바이어스), 판독 트랜지스터(104)의 전압 임계치는 Vread보다 크고, 판독 동작 동안 판독 트랜지스터(104)를 통해 전류가 거의 또는 전혀 흐르지 않을 것이다. 반대로, 커패시터(106) 상에 대량의 전하가 저장되면(예를 들어, 로직 "1" 및 큰 본체 바이어스), 판독 트랜지스터(104)의 전압 임계치는 Vread보다 작고, 판독 동작 동안 판독 트랜지스터(104)를 통해 더 많은 전류가 흐를 것이다. 판독 회로부(118)는, 메모리 셀(100)에 "0" 데이터 상태가 저장되었는지 또는 "1" 데이터 상태가 저장되었는지 여부를 결정하기 위해 판독 소스 S2와 판독 드레인 D2 사이의 전압 바이어스를 측정할 수 있다(그리고/또는 판독 소스 S2와 판독 드레인 D2 사이의 전류를 측정할 수 있다).
표 1은, 다중 비트 상태를 메모리 셀(100)에 기록하기 위해 그리고 메모리 셀(100)로부터 다양한 데이터 상태들을 판독하기 위해 다른 실시예들의 기록 바이어스 회로(112) 및 판독 회로부(118)가 WBL(108), WWL(110), RWL(114) 및 RBL(116)을 바이어스할 수 있는 방법의 예를 예시한다.
Figure 112021010267610-pat00002
표 2 - 다중 비트 판독들/기록들을 위한 예시적인 바이어스 조건들
표 2는 주어진 시간에 메모리 셀에 다수의 비트들을 저장하도록 적용될 수 있는 바이어스 조건들의 다른 예를 도시한다. 이러한 예에서, 메모리 셀은 주어진 시간에 4개의 데이터 상태들을 표현하는 2개의 비트들을 저장하지만, 일반적으로 임의의 수의 비트들이 저장될 수 있음이 인식된다. 이러한 예에서, 예를 들어, k1은 1/3일 수 있고, 예를 들어, k2는 2/3일 수 있지만, 다양한 기록 데이터 상태들 사이의 적절한 간격을 제공하기 위한 다른 값들이 또한 가능하다.
이제 도 2를 참조하면, 반도체 기판(202) 위에 배치된 메모리 셀(200)의 단면도를 볼 수 있다. 도 2의 메모리 셀(200)은 도 1의 개략도와 일치하며, 따라서 도 1에 설명된 바와 같이 동작가능하게 결합되는 기록 트랜지스터(102), 판독 트랜지스터(104) 및 커패시터(106)를 포함한다. 도 1의 개략도는 다양한 형태들로 나타날 수 있고, 도 2의 구현은 성능 및 제조 관점에서 다양한 이점들을 제공하지만, 도 1의 개략도가 구현될 수 있는 방법에 대한 비제한적인 예임이 인식될 것이다.
도 2에 도시된 바와 같이, 메모리 셀(200)의 이러한 컴포넌트들은 반도체 기판(202) 상에 배치된다. 반도체 기판(202)은, 단결정 실리콘 기판, 절연체(SOI) 기판 상의 반도체 또는 다른 기판으로서 나타날 수 있고; 서로의 위에 적층된 다수의 기판들 및/또는 상호연결 구조들을 포함할 수 있다.
도시된 바와 같이, 메모리 셀(200)은 본체 영역(204)을 포함하고, 이는 인듐 갈륨 아연 산화물(IGZO), 인듐 주석 산화물(ITO), 인듐 텅스텐 아연 산화물(IWZO) 및/또는 반도체 기판(202)의 상부 표면 위에 배치된 온도에 걸쳐 낮은 오프-전류(off-current)를 갖는 채널 재료들과 같은 반도체 재료를 포함한다. 본체 영역(204)은 기록 트랜지스터(102)의 본체(B1), 판독 트랜지스터(104)의 본체(B2) 및 커패시터(106)의 하부 커패시터 플레이트(C2)에 대응할 수 있다.
기록 워드라인 WWL(110)은 본체 영역(204)의 제1 측면을 따라 연장되지만, WWL(110)은 기록 워드라인 게이트 유전체(206)에 의해 본체 영역(204)이 제1 측면과 분리된다. 판독 비트라인(RBL)(116)은 제1 측면과 반대편에 있는 본체 영역(204)의 제2 측면을 따라 연장되고 본체 영역(204)에 결합된다. 기록 비트라인(WBL)(108)은 반도체 기판(202)의 상부 표면과 본체 영역(204)의 하부 표면 사이에 배치되고, WWL(110)과 RBL(116) 사이에 배치된다. 판독 워드라인(RWL)(114)은 또한 반도체 기판(202)의 상부 표면과 본체 영역(204)의 하부 표면 사이에 배치되고, WBL(108)과 RBL(116) 사이에 배치된다. RWL(114)은 판독 워드라인 게이트 유전체(208)에 의해 본체 영역(204)의 하부 표면과 분리된다.
일부 실시예들에서, 기록 워드라인 게이트 유전체(206) 및 판독 워드라인 게이트 유전체(208)는 실리콘 이산화물과 같은 유전체 재료 또는 하프늄 산화물(HfO2)과 같은 고-k 유전체를 포함할 수 있다. 일부 실시예들에서, WWL(110), RBL(116), WBL(108) 및 RWL(114)은 금속, 예를 들어, 다른 것들 중 텅스텐(W), 구리(Cu), 알루미늄(Al), 티타늄 질화물(TiN), 또는 탄탈륨 질화물(TaN), 또는 CMOS 접촉 금속; 도핑된 폴리실리콘; 또는 다른 전도성 재료를 포함한다.
커패시터(106)는 본체 영역(204)의 상부 표면 위에 배치되고, WWL(110)과 RBL(116) 사이에 배치된다. 커패시터(106)는 본체 영역(204) 상의 가변 데이터 상태들에 대응하는 전하의 가변 레벨들을 선택적으로 저장하도록 구성된다. 특히, 커패시터(106)는 기록 트랜지스터(102)의 드레인(D1)(230)에 결합된 상부 커패시터 플레이트(C1)(210), 본체 영역(204)에 대응하는 하부 커패시터 플레이트(C2), 및 상부 커패시터 플레이트(C1)와 하부 커패시터 플레이트(C2) 사이에 배치된 커패시터 유전체(212)를 포함할 수 있다. 상부 커패시터 플레이트(210) 및 기록 트랜지스터(102)의 드레인(D1)(230)은 도핑된 반도체 재료(예를 들어, p-도핑된 또는 n-도핑된 실리콘), 또는 금속, 예를 들어, 다른 것들 중, 텅스텐(W), 구리(Cu), 알루미늄(Al), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN) 또는 CMOS 접촉 금속을 포함할 수 있다. 커패시터 유전체(212)는 실리콘 이산화물 또는 고-k 유전체를 포함할 수 있고, 일부 실시예들에서, 다른 것들 중, 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2), 티타늄 산화물(TiO2), 스트론튬 티타늄 산화물(SrTiO3), 또는 다른 고-k 유전체 재료를 포함할 수 있다.
유전체 영역들(214, 216, 218, 220, 및 222), 예를 들어, 실리콘 이산화물 또는 저-k 유전체는 메모리 셀(200) 내의 전도성 피처들 사이에 전기적 격리를 제공할 수 있다. 추가적인 유전체 영역들(224 및 226)은, 메모리 셀(200)과 기판(202) 사이 및/또는 메모리 셀(200)의 위 또는 아래에 적층된 추가적인 메모리 셀들과 메모리 셀(200) 사이에 전기적 격리를 제공할 수 있다. 일부 실시예들에서, 추가적인 유전체 영역들(224 및 226)은 질화물, 예를 들어, 실리콘 질화물 또는 실리콘 산질화물일 수 있지만, 다른 실시예들에서 다른 유전체 재료, 예를 들어, 실리콘 이산화물, 실리콘 탄화 산화물 또는 다른 것들일 수 있다.
일부 실시예들에서, 기록 워드라인 WWL(110)은 커패시터의 상부 표면(예를 들어, 210의 최상부 표면)으로부터 기록 비트라인 WBL(108)의 바닥 표면까지 또는 판독 워드라인 RWL(114)의 바닥 표면까지 수직으로 그리고 연속적으로 연장된다. 일부 실시예들에서, 판독 비트라인 RBL(116)은 또한 제1 용량성 요소의 상부 표면(예를 들어, 210의 최상부)으로부터 기록 비트라인 WBL(108)의 바닥 표면까지 또는 판독 워드라인 RWL(114)의 바닥 표면까지 수직으로 그리고 연속적으로 연장된다.
도 2는 단지 단일 메모리 셀(200)만을 예시하지만, 예시된 메모리 셀 위에, 예시된 메모리 셀의 좌측 또는 우측에, 또는 심지어 예시된 메모리 셀과 기판(202) 사이에 임의의 수의 이러한 메모리 셀들이 "적층"될 수 있음이 인식될 것이다. 이러한 메모리 셀들이 배열될 수 있는 일부 비제한적인 예들이 이제 도 3 내지 도 8에 예시되고 설명된다.
도 3은 메모리 어레이의 일부에 포함되는 8개의 메모리 셀들을 포함하는 개략도를 도시하고, 도 4는 도 3의 개략도와 일치하는 8개의 메모리 셀들의 단면도를 도시한다. 도 3 및 도 4는 이제 제1 메모리 셀(예를 들어, 200-1-1), 제2 메모리 셀(예를 들어, 200-1-2), 제3 메모리 셀(예를 들어, 200-0-1) 및 제4 메모리 셀(예를 들어, 200-2-1)의 상황에서 동시에 설명되지만; 일반적으로, "제1", "제2", "제3", "제4" 등은 단지 일반적인 식별자들이고 이러한 식별자들은 일반적으로 도 3의 메모리 셀들 중 임의의 것을 설명하기 위해 사용될 수 있고 그리고/또는 다른 실시예들에서 다양한 식별자들이 트랜스포즈(transpose)되거나 상호교환될 수 있음이 인식될 것이다. 도 3의 메모리 셀들 각각은 도 1에 관해 설명된 개략 및 기능에 대응할 수 있고, 도 2에 관해 설명된 단면도에 대응할 수 있다.
도 3 및 도 4에서, 제1 메모리 셀(200-1-1)은 제1 기록 게이트 WWL1(110-1), 제1 기록 소스 WBL1A-1 및 제1 기록 드레인(230-1-1)을 포함하는 제1 기록 트랜지스터(102-1-1); 및 제1 판독 게이트 RWL1-1, 제1 판독 소스 WBL1A-1, 제1 판독 드레인 RBL1(116-1), 및 제1 판독 소스를 제1 판독 드레인과 분리시키는 제1 본체 영역(204-1-1)을 포함하는 제1 판독 트랜지스터(104-1-1)를 포함한다. 제1 판독 소스 WBL1A-1은 제1 기록 소스 WBL1A-1과 동일한 노드이다. 제1 커패시터(106-1-1)는 제1 기록 드레인(230-1-1)에 결합된 제1 상부 커패시터 플레이트(210-1-1) 및 제1 판독 트랜지스터(104-1-1)의 제1 본체 영역에 대응하는 제1 하부 커패시터 플레이트(204-1-1)를 가진다.
제2 메모리 셀(200-1-2)는 제1 메모리 셀(200-1-1) 위에 배치된다. 제1 기록 워드라인 WWL1은 제1 메모리 셀(200-1-1) 및 제2 메모리 셀(200-1-2)과 나란히 연장된다. 제2 메모리 셀(200-1-2)은 WWL1(110-1)에 대응하는 제2 기록 게이트, 제2 기록 소스 WBL1A-2 및 제2 기록 드레인(230-1-2)을 포함하는 제2 기록 트랜지스터(102-1-2); 및 제2 판독 게이트 RWL1-2, 제2 판독 소스 WBL1A-2, 제2 판독 드레인 RBL1, 및 제2 판독 소스를 제2 판독 드레인과 분리시키는 제2 본체 영역(204-1-2)을 포함하는 제2 판독 트랜지스터(104-1-2)를 포함한다. 제2 판독 소스 WBL1A-2는 제2 기록 소스 WBL1A-2와 동일한 노드이다. 제2 커패시터(106-1-2)는 제2 기록 드레인(230-1-2)에 결합된 제2 상부 커패시터 플레이트(210-1-2) 및 제2 판독 트랜지스터의 제2 본체 영역(204-1-2)에 대응하는 제2 하부 커패시터 플레이트를 가진다. 제2 기록 비트라인 WBL1A-2는 제1 용량성 요소의 상부 표면과 제2 본체 영역(204-1-2)의 하부 표면 사이에 배치되고 제1 기록 워드라인 WWL1과 제1 판독 비트라인 RBL1 사이에 배치된다. 제2 판독 워드라인 RWL1-2는 제1 용량성 요소의 상부 표면과 제2 본체 영역(204-1-2)의 하부 표면 사이에 배치되고 제1 기록 워드라인 WWL1과 제1 판독 비트라인 RBL1 사이에 배치된다. 제2 판독 워드 라인 RWL1-2는 제2 판독 워드라인 게이트 유전체(208)에 의해 제2 본체 영역(204-1-2)의 하부 표면과 분리된다. 제2 커패시터(106-1-2)는 제2 본체 영역(204-1-2)의 상부 표면 위에 배치되고 제1 기록 워드라인 WWL1과 제1 판독 비트라인 RBL1 사이에 배치된다. 제2 커패시터는 제2 본체 영역(204-1-2) 상의 가변 데이터 상태들에 대응하는 전하의 가변 레벨들을 선택적으로 저장하도록 구성된다.
제3 메모리 셀(200-0-1)은 제1 메모리 셀(200-1-1)과 나란히 (예를 들어, 도 3 및 도 4의 제1 메모리 셀(200-1-1)의 우측에) 배치된다. 제3 메모리 셀(200-0-1)은 제3 기록 게이트 WWL0, 제3 기록 소스(230-0-1) 및 제3 기록 드레인 WBL0B-1을 포함하는 제3 기록 트랜지스터(102-0-1); 및 제3 판독 게이트 RWL0-1, 제3 판독 소스 WBL0B-1, 제3 판독 드레인 RBL1, 및 제3 판독 소스 WBL1A-1을 제3 판독 드레인 RBL1과 분리시키는 제3 본체 영역(204-0-1)을 포함하는 제3 판독 트랜지스터(104-0-1)를 포함한다. 제3 판독 소스 WBL0B-1은 제3 기록 소스와 동일한 노드이다. 제3 커패시터(106-0-1)는 제3 기록 드레인(230-0-1)에 결합된 제3 상부 커패시터 플레이트(210-0-1) 및 제3 판독 트랜지스터의 제3 본체 영역(204-0-1)에 대응하는 제3 하부 커패시터 플레이트를 가진다. 제1 판독 비트라인 RBL1은 제1 메모리 셀(200-1-1)과 제3 메모리 셀(200-0-1) 사이에서 연장된다. 제1 판독 비트라인 RBL1은 제1 본체 영역(204-1-1) 및 제3 본체 영역(204-0-1)에 결합된다. 제1 메모리 셀(200-1-1) 및 제3 메모리 셀(200-0-1)은 제1 판독 비트라인 RBL1을 중심으로 한 서로의 미러 이미지들이다.
제4 메모리 셀(200-2-1)은 제1 메모리 셀(200-1-1)과 나란히 (예를 들어, 도 3 및 도 4의 제1 메모리 셀(200-1-1)의 좌측에) 배치된다. 제4 메모리 셀(200-2-1)은, 반도체 기판(202)의 상부 표면 위에 그리고 제1 본체 영역(204-1-1)과 반대편에 있는 제1 기록 워드라인 WWL1의 측면에 배치되는 제4 본체 영역(204-2-1); 제1 본체 영역(204-1-1)으로부터 가장 먼 제4 본체 영역(204-2-1)의 측면을 따라 연장되고 제4 본체 영역(240-2-1)에 결합된 제2 판독 비트라인 RBL2를 포함한다. 제4 기록 비트라인 WBL1B-1은 반도체 기판(202)의 상부 표면과 제4 본체 영역(204-2-1)의 하부 표면 사이에 배치되고 제1 기록 워드라인 WWL1과 제2 판독 비트라인 RBL2 사이에 배치된다. 제4 판독 워드라인 RWL2-1은 반도체 기판(202)의 상부 표면과 제4 본체 영역(204-2-1)의 하부 표면 사이에 배치되고 제1 기록 워드라인 WWL1과 제2 판독 비트라인 RBL2 사이에 배치된다. 제4 판독 워드 라인 RWL2-1은 제4 판독 워드라인 게이트 유전체(208)에 의해 제4 본체 영역(204-2-1)의 하부 표면과 분리된다. 제4 커패시터(106-2-1)는 제4 본체 영역의 상부 표면 위에 배치되고 제1 기록 워드라인 WWL1과 제2 판독 비트라인 RBL2 사이에 배치된다. 제4 커패시터(106-2-1)는 제4 본체 영역(204-2-1) 상의 가변 데이터 상태들에 대응하는 전하의 가변 레벨들을 선택적으로 저장하도록 구성되고, 제4 본체 영역(204-2-1)에 대응하는 제4 하부 커패시터 전극 및 제4 상부 커패시터 전극(210-2-1)을 포함한다.
도 5는 8개의 메모리 셀들의 2개의 통로들에서 조직된 16개의 메모리 셀들을 포함하는 3차원 어레이의 개략도를 도시하고, 각각의 통로는 2개의 행들 및 4개의 열들에 배열된 8개의 메모리 셀들을 포함한다. 도 6은 도 5의 개략도와 일치하는 8개의 메모리 셀들의 통로의 단면도를 도시하고, 도 7 및 도 8은 도 6에 표시된 바와 같은 컷어웨이(cutaway)들을 갖는 (추가적인 통로들에 추가적인 메모리 셀들과 함께) 도 5의 3차원 어레이의 다양한 사시 단면도들을 도시한다. 도 5 내지 도 8에 도시된 바와 같이, 이러한 실시예들에서 기록 워드 라인들(WWL) 및 판독 비트라인(RBL)은 메모리 셀들의 스택들 사이에서 수직으로 그리고 교번하여 연장된다. WWL들은 이웃 기록 트랜지스터들의 게이트들에 결합되고, RBL들은 이웃 판독 트랜지스터들의 드레인들에 결합된다. 판독 워드라인들(RWL) 및 기록 비트라인들(WBL)은 메모리 셀들의 이웃 통로들 사이에서 페이지 내로 연속적으로 연장되고, 도시된 바와 같이 동작가능하게 결합된다.
이제 도 9 내지 도 29를 참조하면, 일부 실시예들에 따라 메모리 디바이스를 제조하는 방법을 예시하는 일련의 단면도들 및 대응하는 사시도들을 볼 수 있다.
도 9에서, 다수의 층들이 반도체 기판(202) 위에 증착된다. 층들은 서로의 위에 적층되는 다수의 메모리 스택들(예를 들어, 제1 메모리 스택(902a), 제2 메모리 스택(902b), ...)을 포함할 수 있고, 각각의 메모리 스택은 하부 유전체 격리 층(226), 산화물 층(222), 게이트 유전체 층(208), 본체 층(204), 커패시터 유전체 층(212), 상부 커패시터 금속 층(210) 및 상부 유전체 격리 층(226)(이는 상위 메모리 스택들에 대한 하부 유전체 격리 층(224)과 병합될 수 있거나 동일한 층에 있는 것일 수 있음)을 포함한다. 일부 실시예들에서, 가장 바닥의 메모리 스택(예를 들어, 902a)은 선택적으로 유전체 격리 영역(226)에 의해 반도체 기판(202)과 분리되고, 이는 독립형 층일 수 있거나 또는 반도체 기판(202) 내의 반도체 디바이스들(예를 들어, 트랜지스터들)에 결합되는 수직 비아들 및 다수의 유전체 층들 및 수평 배선 층들을 포함하는 백-엔드-오브-라인(back-end-of-line; BEOL) 상호연결 구조를 포함할 수 있다. 또한 y-방향에서 메모리 스택들의 이웃 영역들 사이에 격리를 제공하기 위해 구조에 유전체 벽들(904)이 배치된다.
도 10에서, 포토마스크와 같은 제1 마스크(도시되지 않음)는 최상부 메모리 스택(예를 들어, 902b) 위에 패터닝되고, 제1 마스크가 제자리에 있을 때 제1 수직 에칭이 수행된다. 따라서, 제1 수직 에칭은 습식 에칭일 수 있거나 또는 기판(202)까지 아래로 건식 에칭이 진행될 수 있다. 이와 같이, 도 10에서, 패터닝된 메모리 스택 구조들의 6개의 통로들이 형성되고, RBL 트렌치들(1002) 및 WWL 트렌치들(1004)에 의해 서로 분리되지만, 일반적으로 임의의 수의 메모리 스택 구조들이 형성될 수 있음이 인식될 것이다. 각각의 패터닝된 메모리 스택 구조는 하부 유전체 격리 층(226), 산화물 층(222), 게이트 유전체 층(208), 본체 층(204), 커패시터 유전체 층(212), 상부 커패시터 금속 층(210) 및 상부 유전체 격리 층(226)(이는 상위 메모리 스택들에 대한 하부 유전체 격리 층(224)과 병합될 수 있거나 동일한 층에 있는 것일 수 있음)을 포함할 수 있다. 도 10의 구조는 수직 측벽들을 예시하지만, 제1 수직 에칭은 또한 약간 측방향 컴포넌트를 가져서, 기판(202) 근처의 구조들이 더 넓고, 기판(202)으로부터 더 먼 구조들이 더 좁도록 기울어진 측벽들을 초래할 수 있다(라인들(1006) 참조). 이는 본 명세서에 제시된 다른 에칭들에 대해서도 마찬가지이다.
도 11에서, 제1 마스크가 여전히 제자리에 있을 때, 예를 들어, 습식 에칭과 같은 제1 측방향 에칭이 수행되어, 각각의 메모리 스택 구조에서 상부 커패시터 금속 영역의 최외측 부분들을 제거하고 제1 오목부들(1102)을 형성한다. 일부 실시예들에서, 제1 측방향 에칭은 TiN에 대한 경우 SC1(NH4OH와 H2O2의 혼합물), SC2(HCl과 H2O2의 혼합물) 및/또는 SPM(H2SO4와 H2O2의 혼합물)을 포함할 수 있다. 따라서, 제1 측방향 에칭은 상부 커패시터 금속 영역들의 최외측 부분들을 제거하는 한편 스택의 다른 층들을 실질적으로 제자리에 남겨 두도록 선택적일 수 있다.
도 12에서, 메모리 스택 영역들의 상부 표면 위에, 메모리 스택 영역들의 측벽들을 따라, 그리고 메모리 스택 영역들 사이의 반도체 기판의 노출된 상부 표면 위에 유전체(1200)가 형성된다. 일부 실시예들에서, 유전체(1200)는 RBL 트렌치들(1002) 및 WWL 트렌치들(1004)을 완전히 충전한다. 유전체(1200)는 일부 실시예들에서, 실리콘 이산화물을 포함할 수 있지만, 또한 다른 실시예들에서 저-k 유전체일 수 있다. CMP는 유전체(1200)가 형성된 후 수행되어, 유전체(1200)의 상부 표면이 격리 층(224/226)의 상부 표면으로 평탄화될 수 있다.
도 13에서, 포토마스크와 같은 제2 마스크(도시되지 않음)는 최상부 메모리 스택 위에 패터닝되고, RBL 트렌치들(1002)을 재개방하기 위해, 그러한 트렌치들로부터 유전체(1200)를 제거하는 한편 유전체(1200)로 충전된 WWL 트렌치들을 남겨 둠으로써 제2 마스크가 제자리에 있을 때 습식 또는 건식 에칭이 수행된다. 습식 에칭 또는 건식 에칭은 기판(202)까지 아래로 진행될 수 있다.
도 14에서, 재개방된 RBL 트렌치들로부터 유전체(1200)의 최외측 부분을 제거하기 위해 제2 측방향 에칭이 수행되어, 재개방된 RBL 트렌치들의 외측 에지들에 오목부들(1402)을 형성한다. 일부 실시예들에서, 이러한 제2 측방향 에칭은 습식 에칭 또는 건식 에칭이고, 불소와 같은 할로겐을 포함한다.
도 15에서, 재개방된 RBL 트렌치들을 충전하고 대응하는 오목부들을 충전하기 위해 전도성 재료(1500)가 증착된다. 일부 실시예들에서, 전도성 재료(1500)는 스퍼터링, 전기도금, 원자 층 증착 또는 물리 기상 증착과 같은 물리 증착 프로세스에 의해 형성된다. 일부 실시예들에서, 전도성 재료(1500)는 금속이고, 루테늄, 또는 텅스텐의 양호한 충전 속성들 및 공극들을 형성함이 없이 작은 갭들을 충전하는 친화력 때문에 텅스텐을 포함할 수 있다. 추가로 도 15에서, 재개방된 RBL 트렌치들 및 대응하는 오목부들을 충전하기 위해 전도성 재료가 형성된 후, 도 15에 도시된 바와 같이 수직 금속 에칭이 수행되어 RBL 트렌치들을 재개방하는 한편 오목부들 내에 전도성 재료(1500)를 남겨 둔다.
도 16에서, 오목부들로부터 전도성 재료(1500)의 최외측 부분을 제거하기 위해 제3 측방향 에칭이 수행되어, RBL 트렌치들(1002)의 외측 에지들에 얕은 오목부들(1602)을 형성한다. 일부 실시예들에서, 이러한 제3 측방향 에칭은 습식 에칭 또는 건식 에칭이고, 불소를 포함한다.
도 17에서, 도 16의 얕은 오목부들(1602) 및 재개방된 RBL 트렌치들(1002)을 완전히 또는 부분적으로 충전하기 위해 유전체가 형성된다. 유전체는 일부 실시예들에서, 실리콘 이산화물을 포함할 수 있지만, 또한 다른 실시예들에서 저-k 유전체일 수 있다. 재개방된 RBL 트렌치들 및 얕은 오목부들을 충전하기 위해 유전체가 형성된 후, RBL 트렌치들(1002) 및 WWL 트렌치들(1004)을 재개방하는 한편 얕은 오목부들(도 17의 1602)에 유전체 재료(1700)를 남겨 두고 메모리 스택들의 다른 측벽들을 따라 유전체 재료(1200)를 남겨 두기 위해 수직 에칭이 수행된다. 일부 실시예들에서, 유전체 재료(1700) 및 유전체 재료(1200)는 서로 동일한 조성일 수 있지만, 다른 실시예들에서 서로 상이한 조성을 가질 수 있다.
도 18에서, 재개방된 RBL 트렌치들(1002) 및 재개방된 WWL 트렌치들(1004)을 충전하기 위해 전도성 재료(1800)가 증착된다. 따라서, 전도성 재료(1800)는 판독 비트라인들(예를 들어, 도 1의 116)에 대응한다. 일부 실시예들에서, 전도성 재료(1800)는 스퍼터링, 전기도금, 원자 층 증착 또는 물리 기상 증착과 같은 물리 증착 프로세스에 의해 형성된다. 일부 실시예들에서, 전도성 재료(1800)는 금속이고, 텅스텐의 양호한 충전 속성들 및 공극들을 형성함이 없이 작은 갭들을 충전하는 친화력 때문에 텅스텐을 포함할 수 있다.
도 19에서, 포토마스크와 같은 제3 마스크(도시되지 않음)는 최상부 메모리 스택 위에 패터닝되고, WWL 트렌치들(1004)을 재개방하기 위해, 전도성 재료(1800)가 RBL 트렌치들에 남아 있는 동안 그러한 WWL 트렌치들(1004)로부터 전도성 재료(1800)를 제거함으로써 제3 마스크가 제자리에 있을 때 습식 또는 건식 에칭이 수행된다. 습식 에칭 또는 건식 에칭은 기판(202)까지 아래로 진행될 수 있다.
도 20에서, WWL 트렌치들(1004) 근처에서 산화물 층(222), 게이트 유전체 층(208) 및 커패시터 유전체 층(212)의 최외측 부분들을 제거하기 위해 제4 측방향 에칭이 수행되어, WWL 트렌치들의 외측 에지들에 오목부들(2002)을 형성한다. 일부 실시예들에서, 이러한 제4 측방향 에칭은 습식 에칭 또는 건식 에칭이고, 불소를 포함한다. 일부 실시예들에서, 제4 에칭은 에칭 단계 및 어닐링 단계로 지칭되는 2개의 메인 단계들을 포함하는 원격 플라즈마 프로세스에 기초한다. 2개의 메인 단계들 중 에칭 단계 동안, 산화물 층(222)의 최외측 부분들과 NH4F 반응성 종의 반응을 통해 웨이퍼 상에 플루오르실리케이트 염이 생성된다. 이어서, 2개의 메인 단계들 중 어닐링 단계 동안, 플루오르실리케이트 염은 기판(202) 및 추가적 유전체 영역들(224 및 226)(예를 들어, 질화물) 위에서 산화물 층(222)의 선택적 에칭을 허용하도록 승화된다.
도 21에서, 재개방된 WWL 트렌치들(1004)을 충전하고 도 20의 대응하는 오목부들(2002)을 충전하기 위해 전도성 재료(2100)가 증착된다. 일부 실시예들에서, 전도성 재료(2100)는 스퍼터링, 전기도금, 원자 층 증착 또는 물리 기상 증착과 같은 물리 증착 프로세스에 의해 형성된다. 일부 실시예들에서, 전도성 재료(2100)는 금속이고, 텅스텐의 낮은 비저항, 양호한 충전 속성들 및 공극들을 형성함이 없이 작은 갭들을 충전하는 친화력 때문에 텅스텐을 포함할 수 있다. 전도성 재료(2100)는 구현에 따라 전도성 재료(1800)와 동일한 조성 또는 상이한 조성일 수 있다.
도 22에서, 제4 마스크(도시되지 않음)가 형성되고 제4 마스크가 제자리에 있을 때 수직 에칭이 수행되어, WWL 트렌치들(1004)을 재개방하는 한편, 전도성 재료(2100)의 영역들을 WWL 트렌치들(1004)에 가장 가까운 메모리 스택들의 측벽들을 따라 제자리에 남겨 둔다. 제4 마스크는 전도성 재료(1800)를 커버하여, 전도성 재료(1800)가 RBL 트렌치들에 남는다.
도 23에서, WWL 트렌치들에 가장 가까운 전도성 재료(2100)의 최외측 부분들을 제거하기 위해 제5 측방향 에칭이 수행되어, WWL 트렌치들(1004)의 외측 에지들에 얕은 오목부들(2302)을 형성한다. 일부 실시예들에서, 이러한 제5 측방향 에칭은 습식 에칭 또는 건식 에칭이고, 불소를 포함한다.
도 24에서, 재개방된 WWL 트렌치들(1004) 및 대응하는 오목부들(2302)을 완전히 또는 부분적으로 충전하기 위해 유전체가 형성된다. 유전체는 일부 실시예들에서, 실리콘 이산화물을 포함할 수 있지만, 또한 다른 실시예들에서 저-k 유전체일 수 있다. 재개방된 WWL 트렌치들(1004) 및 대응하는 오목부들을 충전하기 위해 유전체가 형성된 후, 수직 금속 에칭이 수행되어 WWL 트렌치들을 재개방하는 한편 유전체 재료(2400)를 대응하는 오목부들 내에 남겨 둔다.
도 25에서, 고-k 재료(2500)가 구조 위에 형성된다. 일부 실시예들에서, 고-k 재료는 바닥 표면들과 WWL 트렌치들(1004)의 측벽들을 라이닝(line)하는 등각 유전체이고, 구조의 최상부 표면들 위에서 연장된다.
도 26에서, 고-k 재료는, 예를 들어, 고-k 재료의 측방향 부분들을 제거하는 한편 WWL 트렌치들(1004)의 측벽들 상의 고-k 재료(2602)를 남겨 두기 위한 건식 에칭과 같은 수직 에칭을 사용하여 에치 백된다.
도 27에서, 고-k 재료(2602) 위에 재개방된 WWL 트렌치들(1004)을 충전하기 위해 전도성 재료(2700)가 증착된다. 일부 실시예들에서, 전도성 재료(2700)는 스퍼터링, 전기도금, 원자 층 증착 또는 물리 기상 증착과 같은 물리 증착 프로세스에 의해 형성된다. 일부 실시예들에서, 전도성 재료(2700)는 금속이고, 텅스텐의 양호한 충전 속성들 및 공극들을 형성함이 없이 작은 갭들을 충전하는 친화력 때문에 텅스텐을 포함할 수 있다. CMP는 전도성 재료(2700)가 형성된 후 수행되어, 전도성 재료(2700)의 상부 표면이 격리 층(224/226)의 상부 표면으로 평탄화될 수 있다.
도 28에서, 다양한 메모리 셀들의 WWL들(110)을 서로 격리하는 샤프트들(2802)을 형성하기 위해 셀 격리 프로세스가 수행된다. 따라서, 도 28에서, 제5 마스크(도시되지 않음)가 형성되고, 제5 마스크가 제자리에 있을 때, 도시된 바와 같이 전도성 재료(2700)를 별개의 WWL들(110)로 세그먼트화하는 샤프트들(2802)을 형성하기 위해 에칭이 수행된다.
도 29에서, 샤프트들을 완전히 또는 부분적으로 충전하기 위해 열 유전체 영역들(2900)이 형성된다. 열 유전체 영역들(2900)은 일부 실시예들에서, 실리콘 이산화물을 포함할 수 있지만, 또한 다른 실시예들에서 저-k 유전체일 수 있다. 열 유전체 영역들이 형성된 후, CMP 프로세스가 수행되어 구조의 상부 표면을 평탄화한다.
도 30은 일부 실시예들에 따라 메모리 디바이스를 형성하는 방법(3000)을 예시한다. 이러한 방법 및 본 명세서에 예시되고 그리고/또는 설명된 다른 방법들이 일련의 동작들 또는 이벤트들로서 예시되지만, 본 개시는 예시된 순서 또는 동작들로 제한되지 않음이 인식될 것이다. 따라서, 일부 실시예들에서, 동작들은 예시된 것과는 상이한 순서들로 수행될 수 있고 그리고/또는 동시에 수행될 수 있다. 추가로, 일부 실시예들에서, 예시된 동작들 또는 이벤트들은 다수의 동작들 또는 이벤트들로 세분화될 수 있고, 이는 다른 동작들 또는 하위 동작들과 별개의 시간들에 또는 동시에 수행될 수 있다. 일부 실시예들에서, 일부 예시된 동작들 또는 이벤트들은 생략될 수 있고, 다른 예시되지 않은 동작들 또는 이벤트들이 포함될 수 있다.
동작(3002)에서, 다수의 메모리 스택들이 반도체 기판 위에 형성된다. 각각의 메모리 스택은 하부 유전체 격리 층, 하부 유전체 격리 층 위의 산화물 층, 산화물 층 위의 게이트 유전체 층, 게이트 유전체 층 위의 본체 층, 본체 층 위의 커패시터 유전체 층, 커패시터 유전체 층 위의 상부 커패시터 금속 층, 상부 커패시터 금속 층 위의 상부 유전체 격리 층을 포함한다(상부 유전체 격리 층은 상위 메모리 스택들에 대한 하위 유전체 격리 층과 병합될 수 있거나 동일한 층에 있는 것일 수 있음). 따라서, 동작(3002)의 일부 실시예들은 예를 들어, 도 9에 대응한다.
동작(3004)에서, RBL 트렌치들 및 WWL 트렌치들을 교번함으로써 서로 분리되는 패터닝된 메모리 스택 구조들의 열들을 형성하기 위해 습식 또는 건식 에칭이 수행된다. 따라서, 동작(3004)의 일부 실시예들은 예를 들어, 도 10에 대응한다.
동작(3006)에서, 각각의 메모리 스택 구조에서 상부 커패시터 금속 층의 최외측 부분들을 제거하기 위해 제1 측방향 에칭이 수행되어, 패터닝된 메모리 스택 구조들의 측벽들에서 오목부들을 형성한다. 따라서, 동작(3006)의 일부 실시예들은 예를 들어, 도 11에 대응한다.
동작(3008)에서, 메모리 스택 구조들의 패터닝된 열들 사이의 WWL 트렌치들 및 RBL 트렌치들은 유전체 재료로 충전된다. 따라서, 동작(3008)의 일부 실시예들은 예를 들어, 도 12에 대응한다.
동작(3010)에서, RBL 트렌치들은 재개방되는 한편, 유전체 재료는 WWL 트렌치들에 남아 있다. 따라서, 동작(3010)의 일부 실시예들은 예를 들어, 도 13에 대응한다.
동작(3012)에서, 메모리 스택들의 산화물 층들의 최외측 부분들을 제거하기 위해 제2 측방향 에칭이 수행되어, 메모리 스택 열들의 외측 에지들에 오목부들을 형성한다. 따라서, 동작(3012)의 일부 실시예들은 예를 들어, 도 14에 대응한다.
동작(3014)에서, 전도성 판독 워드 라인(RWL)이 RBL 트렌치들에 인접하게 형성되며, 유전체 재료에 의해 RBL 트렌치들과 분리된다. 따라서, 동작(3014)의 일부 실시예들은 예를 들어, 도 15 내지 도 17에 대응한다.
동작(3016)에서, 전도성 재료가 형성되어 RBL 트렌치들에 전도성 판독 비트 라인들(RBL들) 및 WWL 트렌치들에 희생 기록 워드라인들(WWL들)을 확립한다. 따라서, 동작(3016)의 일부 실시예들은 예를 들어, 도 18에 대응한다.
동작(3018)에서, RBL들은 RBL 트렌치들에 남아 있는 한편, WBL 트렌치들은 재개방된다. 따라서, 동작(3018)의 일부 실시예들은 예를 들어, 도 19에 대응한다.
동작(3020)에서, 메모리 스택들의 커패시터 유전체 영역들, 게이트 유전체 영역들 및 산화물 영역들의 최외측 부분들을 제거하기 위해 제3 측방향 에칭이 수행되어, 메모리 스택 열들의 외측 에지들에 오목부들을 형성한다. 따라서, 동작(3020)의 일부 실시예들은 예를 들어, 도 20에 대응한다.
동작(3022)에서, WWL 트렌치들에 인접하게 전도성 기록 비트라인(WBL)이 형성되며, 유전체 재료에 의해 WWL 트렌치들과 분리된다. 따라서, 동작(3022)의 일부 실시예들은 예를 들어, 도 21 내지 도 24에 대응한다.
동작(3024)에서, 메모리 스택 영역들의 상부 표면 위에, 메모리 스택 영역들의 측벽들을 따라, 그리고 메모리 스택 영역들 사이의 반도체 기판의 노출된 상부 표면 위에 고-k 게이트 유전체가 형성된다. 따라서, 동작(1718)의 일부 실시예들은 예를 들어, 도 25에 대응한다.
동작(3026)에서, 고-k 게이트 유전체가 에치 백되고, 전도성 재료가 WWL 트렌치들에 형성된다. 따라서, 동작(3026)의 일부 실시예들은 예를 들어, 도 26 및 도 27에 대응한다.
동작(3028)에서, 서로 격리된 WWL들을 형성하기 위해 WWL 트렌치들 내의 전도성 재료를 세그먼트화하기 위한 샤프트들을 형성하도록 셀 격리 프로세스가 수행되고; 샤프트들을 완전히 또는 부분적으로 충전하기 위해 열 유전체 영역들이 형성된다. 따라서, 동작(3028)의 일부 실시예들은 예를 들어, 도 28 및 도 29에 대응한다.
따라서, 일부 실시예들은 복수의 메모리 셀들을 포함하는 메모리 디바이스와 관련된다. 복수의 메모리 셀들 중 제1 메모리 셀은 제1 기록 게이트, 제1 기록 소스 및 제1 기록 드레인을 포함하는 제1 기록 트랜지스터를 포함한다. 제1 판독 트랜지스터는 제1 판독 게이트, 제1 판독 소스, 제1 판독 드레인, 및 제1 판독 소스를 제1 판독 드레인과 분리시키는 제1 본체 영역을 포함한다. 제1 판독 소스는 제1 기록 소스에 결합된다. 제1 커패시터는 제1 기록 드레인에 결합된 제1 상부 커패시터 플레이트 및 제1 판독 트랜지스터의 제1 본체 영역에 결합된 제1 하부 커패시터 플레이트를 가진다.
다른 실시예들은 반도체 기판 상에 배치된 반도체 메모리 구조와 관련된다. 제1 본체 영역이 반도체 기판의 상부 표면 위에 배치되고, 제1 기록 워드라인이 제1 본체 영역의 제1 측면을 따라 연장된다. 기록 워드라인은 제1 기록 워드라인 게이트 유전체에 의해 제1 본체 영역의 제1 측면과 분리된다. 제1 판독 비트라인은 제1 측면과 반대편에 있는 제1 본체 영역의 제2 측면을 따라 연장되고 제1 본체 영역에 결합된다. 제1 기록 비트라인이 반도체 기판의 상부 표면과 제1 본체 영역의 하부 표면 사이에 배치되고 제1 기록 워드라인과 제1 판독 비트라인 사이에 배치된다. 제1 판독 워드라인이 반도체 기판의 상부 표면과 제1 본체 영역의 하부 표면 사이에 배치되고 제1 기록 비트라인과 제1 판독 비트라인 사이에 배치된다. 제1 판독 워드라인은 제1 판독 워드라인 게이트 유전체에 의해 제1 본체 영역의 하부 표면과 분리된다. 제1 용량성 요소가 제1 본체 영역의 상부 표면 위에 배치되고 제1 기록 워드라인과 제1 판독 비트라인 사이에 배치된다. 제1 용량성 요소는 제1 본체 영역 상의 가변 데이터 상태들에 대응하는 전하의 가변 레벨들을 선택적으로 저장하도록 구성된다.
일부 실시예들은 방법과 관련된다. 방법에서, 다수의 메모리 스택들이 서로의 위에 적층되고 반도체 기판 위에 적층된다. 메모리 스택들을 메모리 스택 구조들의 다수의 열들로 패터닝하기 위해 에칭이 수행되고, 메모리 스택 구조들의 다수의 열들을 서로 분리시키기 위해 판독 비트라인(RBL) 트렌치들 및 기록 워드라인(WWL) 트렌치들이 메모리 스택 구조들의 다수의 열들 중 열들의 대향 측 상에 있다. 각각의 메모리 스택 구조로부터 최외측 전도성 영역들을 제거하기 위해 제1 측방향 에칭이 수행되어, 각각의 메모리 스택 구조의 측벽들에 제1 오목부들을 형성한다. RBL 트렌치들, WWL 트렌치들 및 제1 오목부들은 유전체 재료로 충전된다. RBL 트렌치들은 재개방되는 한편, WWL 트렌치들은 유전체 재료로 충전되어 남는다.
전술된 내용은 당업자들이 본 개시의 양상을 더 양호하게 이해할 수 있도록 몇몇 실시예의 특징을 개략한다. 당업자들은 본원에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 사용할 수 있음을 인식해야 한다. 또한, 당업자들은 이러한 동등한 구성이 본 개시의 사상 및 범위를 벗어나지 않는 것, 및 본 개시의 사상 및 범위를 벗어나지 않고 다양한 변경, 대체 및 변형을 행할 수 있음을 인식해야 한다.
실시예들
실시예 1. 복수의 메모리 셀들을 포함하는 메모리 디바이스로서,
상기 복수의 메모리 셀들 중 제1 메모리 셀은,
제1 기록 게이트, 제1 기록 소스, 및 제1 기록 드레인을 포함하는 제1 기록 트랜지스터; 및
제1 판독 게이트, 제1 판독 소스, 제1 판독 드레인, 및 상기 제1 판독 소스를 상기 제1 판독 드레인과 분리시키는 제1 본체 영역을 포함하는 제1 판독 트랜지스터 - 상기 제1 판독 소스는 상기 제1 기록 소스에 결합됨 -; 및
상기 제1 기록 드레인에 결합된 제1 상부 커패시터 플레이트 및 상기 제1 판독 트랜지스터의 상기 제1 본체 영역에 결합된 제1 하부 커패시터 플레이트를 갖는 제1 커패시터를 포함하는 것인,
메모리 디바이스.
실시예 2. 실시예 1에 있어서,
상기 제1 기록 게이트에 결합된 제1 기록 워드라인;
상기 제1 기록 소스 및 상기 제1 판독 소스에 결합된 기록 비트라인;
상기 제1 기록 워드라인 및 상기 기록 비트라인에 결합된 기록 바이어스 회로부를 더 포함하고, 상기 기록 바이어스 회로부는 상기 제1 커패시터 상에 저장된 전하의 양을 설정하도록 구성되고, 상기 저장된 전하의 양은 상기 제1 판독 트랜지스터의 전압 임계치를 적어도 2개의 미리 결정된 데이터 상태들 중 하나에 대응하도록 설정하는 것인,
메모리 디바이스.
실시예 3. 실시예 2에 있어서,
상기 제1 판독 게이트에 결합된 판독 워드라인;
상기 제1 판독 드레인에 결합된 판독 비트라인;
상기 제1 판독 드레인에 결합된 판독 바이어스 회로부를 더 포함하고, 상기 판독 바이어스 회로부는 상기 제1 커패시터 상에 저장된 상기 전하의 양에 의해 설정된 상기 전압 임계치가 미리 결정된 전압 임계치보다 큰지 또는 작은지를 결정함으로써 상기 제1 메모리 셀에 저장된 데이터 상태를 결정하도록 구성되는 것인,
메모리 디바이스.
실시예 4. 실시예 3에 있어서,
상기 제1 기록 워드라인 및 상기 제1 판독 비트라인은 상기 복수의 메모리 셀들이 배치된 반도체 기판의 상부 표면으로부터 상향으로 서로 평행하게 연장되고, 상기 제1 기록 워드라인 및 상기 제1 판독 비트라인은 서로에 대해 상기 제1 메모리 셀의 대향 측 상에 배열되는 것인,
메모리 디바이스.
실시예 5. 실시예 1에 있어서,
상기 복수의 메모리 셀들 중 제2 메모리 셀은 상기 제1 메모리 셀과 나란히 배치되고,
제2 기록 게이트, 제2 기록 소스, 및 제2 기록 드레인을 포함하는 제2 기록 트랜지스터; 및
제2 판독 게이트, 제2 판독 소스, 제2 판독 드레인, 및 상기 제2 판독 소스를 상기 제2 판독 드레인과 분리시키는 제2 본체 영역을 포함하는 제2 판독 트랜지스터 - 상기 제2 판독 소스는 상기 제2 기록 소스에 결합됨 -;
상기 제2 기록 드레인에 결합된 제2 상부 커패시터 플레이트 및 상기 제2 판독 트랜지스터의 상기 제2 본체 영역에 결합된 제2 하부 커패시터 플레이트를 갖는 제2 커패시터; 및
상기 제1 메모리 셀과 상기 제2 메모리 셀 사이에서 연장되는 제1 기록 워드라인을 포함하고, 상기 제1 기록 워드라인은 상기 제1 기록 게이트 및 상기 제2 기록 게이트에 결합되고 상기 제1 및 제2 메모리 셀들은 상기 제1 기록 워드라인을 중심으로 서로의 미러 이미지들인 것인,
메모리 디바이스.
실시예 6. 실시예 1에 있어서,
상기 복수의 메모리 셀들 중 제2 메모리 셀은 상기 제1 메모리 셀 위에 배치되고, 상기 제2 메모리 셀은,
제2 기록 게이트, 제2 기록 소스, 및 제2 기록 드레인을 포함하는 제2 기록 트랜지스터; 및
제2 판독 게이트, 제2 판독 소스, 제2 판독 드레인, 및 상기 제2 판독 소스를 상기 제2 판독 드레인과 분리시키는 제2 본체 영역을 포함하는 제2 판독 트랜지스터 - 상기 제2 판독 소스는 상기 제2 기록 소스에 결합됨 -;
상기 제2 기록 드레인에 결합된 제2 상부 커패시터 플레이트 및 상기 제2 판독 트랜지스터의 상기 제2 본체 영역에 결합된 제2 하부 커패시터 플레이트를 갖는 제2 커패시터; 및
상기 제1 메모리 셀 및 상기 제2 메모리 셀과 나란히 연장되는 제1 기록 워드라인을 포함하고, 상기 제1 기록 워드라인은 상기 제1 기록 게이트 및 상기 제2 기록 게이트에 결합되는 것인,
메모리 디바이스.
실시예 7. 반도체 메모리 구조로서,
반도체 기판;
상기 반도체 기판의 상부 표면 위에 배치된 제1 본체 영역;
상기 제1 본체 영역의 제1 측면을 따라 연장되는 제1 기록 워드라인 - 상기 제1 기록 워드라인은 제1 기록 워드라인 게이트 유전체에 의해 상기 제1 본체 영역의 상기 제1 측면과 분리됨 -;
상기 제1 측면과 반대편에 있는 상기 제1 본체 영역의 제2 측면을 따라 연장되고 상기 제1 본체 영역에 결합된 제1 판독 비트라인;
상기 반도체 기판의 상기 상부 표면과 상기 제1 본체 영역의 하부 표면 사이에 배치되고, 상기 제1 기록 워드라인과 상기 제1 판독 비트라인 사이에 배치된 제1 기록 비트라인;
상기 반도체 기판의 상기 상부 표면과 상기 제1 본체 영역의 상기 하부 표면 사이에 배치되고, 상기 제1 기록 비트라인과 상기 제1 판독 비트라인 사이에 배치된 제1 판독 워드라인 - 상기 제1 판독 워드라인은 제1 판독 워드라인 게이트 유전체에 의해 상기 제1 본체 영역의 상기 하부 표면과 분리됨 -; 및
상기 제1 본체 영역의 상부 표면 위에 배치되고 상기 제1 기록 워드라인과 상기 제1 판독 비트라인 사이에 배치된 제1 용량성 요소를 포함하고, 상기 제1 용량성 요소는 상기 제1 본체 영역 상의 가변 데이터 상태들에 대응하는 전하의 가변 레벨들을 선택적으로 저장하도록 구성되는 것인,
반도체 메모리 구조.
실시예 8. 실시예 7 있어서,
상기 제1 기록 워드라인은 상기 제1 용량성 요소의 상부 표면으로부터 상기 제1 기록 비트라인의 바닥 표면과 동일 높이의 또는 상기 제1 판독 워드라인의 바닥 표면과 동일 높이의 위치까지 수직으로 연속해서 연장되는 것인,
반도체 메모리 구조.
실시예 9. 실시예 7에 있어서,
상기 제1 기록 워드라인은, 상기 제1 용량성 요소의 상부 표면으로부터 상기 제1 기록 비트라인의 바닥 표면과 동일 높이의 또는 상기 제1 판독 워드라인의 바닥 표면과 동일 높이의 위치까지 수직으로 연속해서 연장되는 것인,
반도체 메모리 구조.
실시예 10. 실시예 7에 있어서,
상기 제1 용량성 요소의 상부 표면 위에 배치된 제2 본체 영역을 더 포함하고;
상기 제1 기록 워드라인은 상기 제2 본체 영역의 제1 측면을 따라 연장되고, 상기 제1 기록 워드라인은 상기 제1 기록 워드라인 게이트 유전체에 의해 상기 제2 본체 영역의 상기 제1 측면과 분리되며;
상기 제1 판독 비트라인은 상기 제2 본체 영역의 상기 제1 측면과 반대편에 있는 상기 제2 본체 영역의 제2 측면을 따라 연장되고 상기 제2 본체 영역에 결합되는 것인,
반도체 메모리 구조.
실시예 11. 실시예 10에 있어서,
상기 제1 용량성 요소의 상기 상부 표면과 상기 제2 본체 영역의 하부 표면 사이에 배치되고, 상기 제1 기록 워드라인과 상기 제1 판독 비트라인 사이에 배치된 제2 기록 비트라인;
상기 제1 용량성 요소의 상기 상부 표면과 상기 제2 본체 영역의 상기 하부 표면 사이에 배치되고, 상기 제1 기록 비트라인과 상기 제1 판독 비트라인 사이에 배치된 제2 판독 워드라인 - 상기 제2 판독 워드라인은 제2 판독 워드라인 게이트 유전체에 의해 상기 제2 본체 영역의 상기 하부 표면과 분리됨 -;
상기 제2 본체 영역의 상부 표면 위에 배치되고 상기 제1 기록 워드라인과 상기 제1 판독 비트라인 사이에 배치된 제2 용량성 요소를 더 포함하고, 상기 제2 용량성 요소는 상기 제2 본체 영역 상의 가변 데이터 상태들에 대응하는 전하의 가변 레벨들을 선택적으로 저장하도록 구성되는 것인,
반도체 메모리 구조.
실시예 12. 실시예 7에 있어서,
상기 반도체 기판의 상기 상부 표면 위에 그리고 상기 제1 판독 비트라인의 제2 측면에 배치된 제3 본체 영역 - 상기 제1 판독 비트라인은 상기 제3 본체 영역의 제1 측면에 결합되고 상기 제1 본체 영역 및 상기 제3 본체 영역을 분리시킴 -;
상기 제3 본체 영역의 상기 제1 측면과 반대편에 있는 상기 제3 본체 영역의 제2 측면을 따라 연장되는 제2 기록 워드라인을 더 포함하고, 상기 제2 기록 워드라인은 제2 기록 워드라인 게이트 유전체에 의해 상기 제3 본체 영역의 상기 제2 측면과 분리되는 것인,
반도체 메모리 구조.
실시예 13. 실시예 12에 있어서,
상기 반도체 기판의 상기 상부 표면과 상기 제3 본체 영역의 하부 표면 사이에 배치되고, 상기 제1 판독 비트라인과 상기 제2 기록 워드라인 사이에 배치된 제3 기록 비트라인;
상기 반도체 기판의 상기 상부 표면과 상기 제3 본체 영역의 상기 하부 표면 사이에 배치되고, 상기 제1 판독 비트라인과 상기 제3 기록 비트라인 사이에 배치된 제3 판독 워드라인 - 상기 제3 판독 워드라인은 제3 판독 워드라인 게이트 유전체에 의해 상기 제3 본체 영역의 상기 하부 표면과 분리됨 -; 및
상기 제3 본체 영역의 상부 표면 위에 배치되고 상기 제1 판독 비트라인과 상기 제2 기록 워드라인 사이에 배치된 제3 용량성 요소를 더 포함하고, 상기 제3 용량성 요소는 상기 제3 본체 영역 상의 가변 데이터 상태들에 대응하는 전하의 가변 레벨들을 선택적으로 저장하도록 구성되는 것인,
반도체 메모리 구조.
실시예 14. 실시예 7에 있어서,
상기 반도체 기판의 상기 상부 표면 위에 그리고 상기 제1 본체 영역과 반대편에 있는 상기 제1 기록 워드라인의 측면에 배치되는 제4 본체 영역;
상기 제1 본체 영역으로부터 가장 먼 상기 제4 본체 영역의 측면을 따라 연장되고 상기 제4 본체 영역에 결합된 제2 판독 비트라인을 더 포함하는 것인,
반도체 메모리 구조.
실시예 15. 실시예 14에 있어서,
상기 반도체 기판의 상기 상부 표면과 상기 제4 본체 영역의 하부 표면 사이에 배치되고, 상기 제1 기록 워드라인과 상기 제2 판독 비트라인 사이에 배치된 제4 기록 비트라인;
상기 반도체 기판의 상기 상부 표면과 상기 제4 본체 영역의 상기 하부 표면 사이에 배치되고, 상기 제1 기록 워드라인과 상기 제2 판독 비트라인 사이에 배치된 제4 판독 워드라인 - 상기 제4 판독 워드라인은 제4 판독 워드라인 게이트 유전체에 의해 상기 제4 본체 영역의 상기 하부 표면과 분리됨 -; 및
상기 제4 본체 영역의 상부 표면 위에 배치되고 상기 제1 기록 워드라인과 상기 제2 판독 비트라인 사이에 배치된 제4 용량성 요소를 더 포함하고, 상기 제4 용량성 요소는 상기 제4 본체 영역 상의 가변 데이터 상태들에 대응하는 전하의 가변 레벨들을 선택적으로 저장하도록 구성되는 것인,
반도체 메모리 구조.
실시예 16. 방법으로서,
다수의 메모리 스택들을, 서로의 위에 적층되고 반도체 기판 위에 적층되게 형성하는 단계;
상기 메모리 스택들을 메모리 스택 구조들의 다수의 열들로 패터닝하도록 에칭을 수행하는 단계 - 상기 메모리 스택 구조들의 상기 다수의 열들을 서로 분리시키기 위해 판독 비트라인(RBL) 트렌치들 및 기록 워드라인(WWL) 트렌치들이 상기 메모리 스택 구조들의 다수의 열들 중의 열들의 대향 측 상에 있음 -; 및
각각의 메모리 스택 구조로부터 최외측 전도성 영역들을 제거하도록 제1 측방향 에칭을 수행하여, 각각의 메모리 스택 구조의 측벽들에 제1 오목부들을 형성하는 단계; 및
상기 RBL 트렌치들, 상기 WWL 트렌치들 및 상기 제1 오목부들을 유전체 재료로 충전하는 단계; 및
상기 WWL 트렌치들을 상기 유전체 재료로 충전된 상태로 남겨 두고 상기 RBL 트렌치들을 재개방하는 단계를 포함하는 것인,
방법.
실시예 17. 실시예 16에 있어서,
상기 RBL 트렌치들이 재개방된 상태에서, 각각의 메모리 스택 구조로부터 최외측 산화물 영역들을 제거하도록 제2 측방향 에칭을 수행하여, 각각의 메모리 스택 구조의 측벽들에 제2 오목부들을 형성하는 단계; 및
상기 RBL 트렌치들에 인접하게 전도성 판독 워드 라인(RWL)을 형성하고 상기 WWL 트렌치들을 재개방하는 단계를 더 포함하고, 상기 전도성 RWL은 유전체 재료에 의해 상기 RBL 트렌치들과 분리되는 것인,
방법.
실시예 18. 실시예 17에 있어서,
상기 RBL 트렌치들에 전도성 판독 비트 라인(RBL)들을 그리고 상기 WWL 트렌치들에 희생 기록 워드라인(WWL)들을 확립하기 위해 상기 재개방된 RBL 트렌치들 및 재개방된 WWL 트렌치들을 전도성 재료로 충전하는 단계를 더 포함하는 것인,
방법.
실시예 19. 실시예 18에 있어서,
상기 RBL들은 상기 RBL 트렌치들에 남기면서 상기 WBL 트렌치들을 재개방하는 단계;
상기 메모리 스택들의 최외측 부분들을 제거하도록 제3 측방향 에칭을 수행하여, 상기 재개방된 WWL 트렌치들에 가장 가까운 상기 메모리 스택의 외측 에지들에 제3 오목부들을 형성하는 단계; 및
상기 WWL 트렌치들에 인접하고 유전체 재료에 의해 상기 WWL 트렌치들과 분리되게 전도성 기록 비트라인(WBL)을 형성하는 단계를 더 포함하는 것인,
방법.
실시예 20. 실시예 19에 있어서,
상기 메모리 스택 영역들의 상부 표면 위에, 상기 메모리 스택 구조들의 측벽들을 따라, 그리고 상기 메모리 스택 구조들 사이의 상기 반도체 기판의 노출된 상부 표면 위에 고-k 게이트 유전체를 형성하는 단계; 및
상기 WWL을 충전하도록 전도성 워드라인 재료를 형성하여 기록 워드라인들을 확립하는 단계를 더 포함하는 것인,
방법.

Claims (10)

  1. 복수의 메모리 셀들을 포함하는 메모리 디바이스로서,
    상기 복수의 메모리 셀들 중 제1 메모리 셀은,
    제1 기록 게이트, 제1 기록 소스, 및 제1 기록 드레인을 포함하는 제1 기록 트랜지스터; 및
    제1 판독 게이트, 제1 판독 소스, 제1 판독 드레인, 및 상기 제1 판독 소스를 상기 제1 판독 드레인과 분리시키는 제1 본체 영역을 포함하는 제1 판독 트랜지스터 - 상기 제1 판독 소스는 상기 제1 기록 소스에 결합됨 -; 및
    상기 제1 기록 드레인에 결합된 제1 상부 커패시터 플레이트 및 상기 제1 판독 트랜지스터의 상기 제1 본체 영역에 결합된 제1 하부 커패시터 플레이트를 갖는 제1 커패시터를 포함하는 것인,
    메모리 디바이스.
  2. 제1항에 있어서,
    상기 제1 기록 게이트에 결합된 제1 기록 워드라인;
    상기 제1 기록 소스 및 상기 제1 판독 소스에 결합된 기록 비트라인;
    상기 제1 기록 워드라인 및 상기 기록 비트라인에 결합된 기록 바이어스 회로부를 더 포함하고, 상기 기록 바이어스 회로부는 상기 제1 커패시터 상에 저장된 전하의 양을 설정하도록 구성되고, 상기 저장된 전하의 양은 상기 제1 판독 트랜지스터의 전압 임계치를 적어도 2개의 미리 결정된 데이터 상태들 중 하나에 대응하도록 설정하는 것인,
    메모리 디바이스.
  3. 제2항에 있어서,
    상기 제1 판독 게이트에 결합된 판독 워드라인;
    상기 제1 판독 드레인에 결합된 판독 비트라인;
    상기 제1 판독 드레인에 결합된 판독 바이어스 회로부를 더 포함하고, 상기 판독 바이어스 회로부는 상기 제1 커패시터 상에 저장된 상기 전하의 양에 의해 설정된 상기 전압 임계치가 미리 결정된 전압 임계치보다 큰지 또는 작은지를 결정함으로써 상기 제1 메모리 셀에 저장된 데이터 상태를 결정하도록 구성되는 것인,
    메모리 디바이스.
  4. 제3항에 있어서,
    상기 제1 기록 워드라인 및 상기 제1 판독 비트라인은 상기 복수의 메모리 셀들이 배치된 반도체 기판의 상부 표면으로부터 상향으로 서로 평행하게 연장되고, 상기 제1 기록 워드라인 및 상기 제1 판독 비트라인은 서로에 대해 상기 제1 메모리 셀의 대향 측 상에 배열되는 것인,
    메모리 디바이스.
  5. 제1항에 있어서,
    상기 복수의 메모리 셀들 중 제2 메모리 셀은 상기 제1 메모리 셀과 나란히 배치되고,
    제2 기록 게이트, 제2 기록 소스, 및 제2 기록 드레인을 포함하는 제2 기록 트랜지스터; 및
    제2 판독 게이트, 제2 판독 소스, 제2 판독 드레인, 및 상기 제2 판독 소스를 상기 제2 판독 드레인과 분리시키는 제2 본체 영역을 포함하는 제2 판독 트랜지스터 - 상기 제2 판독 소스는 상기 제2 기록 소스에 결합됨 -;
    상기 제2 기록 드레인에 결합된 제2 상부 커패시터 플레이트 및 상기 제2 판독 트랜지스터의 상기 제2 본체 영역에 결합된 제2 하부 커패시터 플레이트를 갖는 제2 커패시터; 및
    상기 제1 메모리 셀과 상기 제2 메모리 셀 사이에서 연장되는 제1 기록 워드라인을 포함하고, 상기 제1 기록 워드라인은 상기 제1 기록 게이트 및 상기 제2 기록 게이트에 결합되고 상기 제1 및 제2 메모리 셀들은 상기 제1 기록 워드라인을 중심으로 서로의 미러 이미지들인 것인,
    메모리 디바이스.
  6. 제1항에 있어서,
    상기 복수의 메모리 셀들 중 제2 메모리 셀은 상기 제1 메모리 셀 위에 배치되고, 상기 제2 메모리 셀은,
    제2 기록 게이트, 제2 기록 소스, 및 제2 기록 드레인을 포함하는 제2 기록 트랜지스터; 및
    제2 판독 게이트, 제2 판독 소스, 제2 판독 드레인, 및 상기 제2 판독 소스를 상기 제2 판독 드레인과 분리시키는 제2 본체 영역을 포함하는 제2 판독 트랜지스터 - 상기 제2 판독 소스는 상기 제2 기록 소스에 결합됨 -;
    상기 제2 기록 드레인에 결합된 제2 상부 커패시터 플레이트 및 상기 제2 판독 트랜지스터의 상기 제2 본체 영역에 결합된 제2 하부 커패시터 플레이트를 갖는 제2 커패시터; 및
    상기 제1 메모리 셀 및 상기 제2 메모리 셀과 나란히 연장되는 제1 기록 워드라인을 포함하고, 상기 제1 기록 워드라인은 상기 제1 기록 게이트 및 상기 제2 기록 게이트에 결합되는 것인,
    메모리 디바이스.
  7. 반도체 메모리 구조로서,
    반도체 기판;
    상기 반도체 기판의 상부 표면 위에 배치된 제1 본체 영역;
    상기 제1 본체 영역의 제1 측면을 따라 연장되는 제1 기록 워드라인 - 상기 제1 기록 워드라인은 제1 기록 워드라인 게이트 유전체에 의해 상기 제1 본체 영역의 상기 제1 측면과 분리됨 -;
    상기 제1 측면과 반대편에 있는 상기 제1 본체 영역의 제2 측면을 따라 연장되고 상기 제1 본체 영역에 결합된 제1 판독 비트라인;
    상기 반도체 기판의 상기 상부 표면과 상기 제1 본체 영역의 하부 표면 사이에 배치되고, 상기 제1 기록 워드라인과 상기 제1 판독 비트라인 사이에 배치된 제1 기록 비트라인;
    상기 반도체 기판의 상기 상부 표면과 상기 제1 본체 영역의 상기 하부 표면 사이에 배치되고, 상기 제1 기록 비트라인과 상기 제1 판독 비트라인 사이에 배치된 제1 판독 워드라인 - 상기 제1 판독 워드라인은 제1 판독 워드라인 게이트 유전체에 의해 상기 제1 본체 영역의 상기 하부 표면과 분리됨 -; 및
    상기 제1 본체 영역의 상부 표면 위에 배치되고 상기 제1 기록 워드라인과 상기 제1 판독 비트라인 사이에 배치된 제1 용량성 요소를 포함하고, 상기 제1 용량성 요소는 상기 제1 본체 영역 상의 가변 데이터 상태들에 대응하는 전하의 가변 레벨들을 선택적으로 저장하도록 구성되는 것인,
    반도체 메모리 구조.
  8. 제7항에 있어서,
    상기 제1 기록 워드라인은 상기 제1 용량성 요소의 상부 표면으로부터 상기 제1 기록 비트라인의 바닥 표면과 동일 높이의 또는 상기 제1 판독 워드라인의 바닥 표면과 동일 높이의 위치까지 수직으로 연속해서 연장되는 것인,
    반도체 메모리 구조.
  9. 제7항에 있어서,
    상기 제1 용량성 요소의 상부 표면 위에 배치된 제2 본체 영역을 더 포함하고;
    상기 제1 기록 워드라인은 상기 제2 본체 영역의 제1 측면을 따라 연장되고, 상기 제1 기록 워드라인은 상기 제1 기록 워드라인 게이트 유전체에 의해 상기 제2 본체 영역의 상기 제1 측면과 분리되며;
    상기 제1 판독 비트라인은 상기 제2 본체 영역의 상기 제1 측면과 반대편에 있는 상기 제2 본체 영역의 제2 측면을 따라 연장되고 상기 제2 본체 영역에 결합되는 것인,
    반도체 메모리 구조.
  10. 방법으로서,
    다수의 메모리 스택들을, 서로의 위에 적층되고 반도체 기판 위에 적층되게 형성하는 단계;
    상기 메모리 스택들을 메모리 스택 구조들의 다수의 열들로 패터닝하도록 에칭을 수행하는 단계 - 상기 메모리 스택 구조들의 상기 다수의 열들을 서로 분리시키기 위해 판독 비트라인(RBL, read bitline) 트렌치들 및 기록 워드라인(WWL, write wordline) 트렌치들이 상기 메모리 스택 구조들의 다수의 열들 중의 열들의 대향 측 상에 있음 -; 및
    각각의 메모리 스택 구조로부터 최외측 전도성 영역들을 제거하도록 제1 측방향 에칭을 수행하여, 각각의 메모리 스택 구조의 측벽들에 제1 오목부들을 형성하는 단계; 및
    상기 RBL 트렌치들, 상기 WWL 트렌치들 및 상기 제1 오목부들을 유전체 재료로 충전하는 단계; 및
    상기 WWL 트렌치들을 상기 유전체 재료로 충전된 상태로 남겨 두고 상기 RBL 트렌치들을 재개방하는 단계를 포함하는 것인,
    방법.
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