KR20220015304A - 삼차원 메모리 디바이스 및 방법 - Google Patents

삼차원 메모리 디바이스 및 방법 Download PDF

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KR20220015304A
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유-밍 린
충-테 린
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Abstract

일 실시형태에서, 디바이스는, 제1 방향으로 연장되는 워드 라인; 상기 워드 라인 측벽 상의 데이터 저장층; 데이터 저장층의 측벽 상의 채널층; 상기 채널층의 측벽 상의 백 게이트 격리물; 및 상기 채널층과 접촉하는 제1 메인 영역 및 상기 백 게이트 격리물에 의해 상기 채널층과 분리된 제1 확장 영역을 가지며, 상기 제1 방향에 수직인 제2 방향으로 연장되는 비트 라인을 포함한다.

Description

삼차원 메모리 디바이스 및 방법{THREE-DIMENSIONAL MEMORY DEVICE AND METHOD}
[우선권 주장 및 상호 참조]
본 출원은 2020년 7월 30일에 출원된 미국 가출원 No. 63/058,619의 이익을 주장하며, 이 출원의 전체 내용이 여기에 참조로 편입된다.
반도체 메모리는 예시로서 라디오, 텔레비전, 휴대폰 및 개인용 컴퓨팅 장치를 포함하는 전자 애플리케이션을 위한 집적 회로에 사용된다. 반도체 메모리에는 두 개의 주요 카테고리가 있다. 하나는 휘발성 메모리이고, 다른 하나는 비-휘발성 메모리이다. 휘발성 메모리에는 랜덤 액세스 메모리(RAM)가 포함되며, 이는 정적 랜덤 액세스 메모리(SRAM) 및 동적 랜덤 액세스 메모리(DRAM)의 두 개 하위 카테고리로 더 나눠질 수 있다. SRAM과 DRAM은 전원이 공급되지 않을 때 저장한 정보를 잃기 때문에 휘발성이다.
한편, 비-휘발성 메모리는 저장된 데이터를 유지할 수 있다. 비-휘발성 반도체 메모리의 한 유형은 강유전체 랜덤 액세스 메모리(ferroelectric random access memory)(FeRAM)이다. FeRAM의 장점은 빠른 쓰기/읽기 속도와 작은 크기이다.
본 개시의 측면들은 첨부 도면과 함께 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 실무에 따라 다양한 피처들(features)이 일정 비율로 도시된 것은 아님에 주의하여야 한다. 실제로 설명의 명확성을 위해 다양한 피처들의 크기가 임의로 확대되거나 축소되어 있을 수 있다.
도 1a, 1b 및 1c는 메모리 어레이의 다양한 도면이다.
도 2 내지 19c는 일부 실시형태에 따른 메모리 어레이의 제조에서 중간 단계에 대한 다양한 도면이다.
도 20a 내지 20j는 일부 실시형태에 따른 메모리 어레이의 계단 구조물의 제조에서 중간 단계에 대한 도면이다.
도 21a 내지 21d는 일부 실시형태에 따른 메모리 어레이의 평면도이다.
도 22a 내지 22c는 일부 실시형태에 따른 메모리 어레이의 평면도이다.
도 23은 일부 실시형태에 따른 메모리 어레이의 단면도이다.
도 24는 일부 실시형태에 다른 반도체 디바이스의 단면도이다.
도 25 내지 27은 일부 다른 실시형태에 따른 메모리 어레이의 제조에서 중간 단계에 대한 다양한 도면이다.
다음의 개시는 본 발명의 다양한 피처들을 구현하기 위한, 많은 다양한 실시형태 또는 실시예를 제공한다. 본 개시를 단순하게 하기 위해 구성요소 및 배열의 특정 실시예가 아래에 설명된다. 물론 이들은 단지 예시일 뿐이며 발명을 제한하려는 의도가 아니다. 예를 들면, 뒤따르는 설명에서 제1 피처를 제2 피처 위에(over) 또는 상에(on) 형성하는 것은, 제1 및 제2 피처가 직접 접촉하여 형성되는 실시형태를 포함할 수 있고, 또한 상기 제1 및 제2 피처가 직접 접촉하지 않도록 추가적인 피처가 상기 제1 피처와 제2 피처 사이에 형성될 수 있는 실시형태를 포함할 수도 있다. 또한, 본 개시는 다양한 실시예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성과 명료성을 위한 것이며 그 자체가 논의된 다양한 실시형태 및/또는 구성 간의 관계를 결정하는 것은 아니다.
또한, "밑에(beneath)", "아래에(below)", "하부의(lower)", "위에(above)", "상부의(upper)" 등, 공간적으로 상대적인 용어들은 도면(들)에 도시된 바와 같이 하나의 요소 또는 피처의 다른 요소(들) 또는 피처(들)에 대한 관계를 설명하기 위한 설명의 편의를 위해 사용될 수 있다. 상기 공간적으로 상대적인 용어들은 도면에 도시된 방향(orientation)에 부가하여, 사용 또는 동작 중인 디바이스의 다른 방향들을 포함하도록 의도된다. 장치는 달리 배향(90도 회전되거나 다른 방향으로)될 수 있으며, 여기서 사용된 공간적으로 상대적인 설명어구(descriptors)는 그에 따라 유사하게 해석될 수 있다.
다양한 실시형태에 따르면, 3차원 메모리 어레이는 확장 영역(extension regions)이 구비된 소스 라인 및 비트 라인을 갖는 트랜지스터(예를 들면 프로그래머블(programmable) 박막 트랜지스터 (TFT))로 형성된다. 상기 확장 영역은 백 게이트(back gates) 역할을 한다. 트랜지스터의 데이터 저장층 및 채널층은 트랜지스터를 위한 백 게이트와 워드 라인 사이에 배치된다. 트랜지스터에 대한 쓰기 동작(예를 들어, 소거(erase) 또는 프로그래밍 동작) 동안 백 게이트는 채널층의 표면 전위(surface potential)를 제어(예를 들어, 감소)하는 것을 도모할 수 있다. 채널층의 표면 전위를 감소시키는 것은 메모리 어레이의 성능을 향상시킬 수 있다.
도 1a, 1b 및 1c는 일부 실시형태에 따른 메모리 어레이(50)의 실시예를 도시한다. 도 1a는 메모리 어레이(50)의 일 부분의 실시예를 3차원 도면으로 도시하고; 도 1b는 메모리 어레이(50)의 회로도를 도시하고; 도 1c는 메모리 어레이(50)의 일 부분에 대한 평면도를 도시한다. 메모리 어레이(50)는 복수의 메모리 셀(52)을 포함하고, 이는 행(rows)과 열(columns)의 그리드(grid)로 배열될 수 있다. 메모리 셀(52)은 수직으로 더 적층되어 3차원 메모리 어레이를 제공함으로써 디바이스 밀도를 증가시킬 수 있다. 메모리 어레이(50)는 반도체 다이(die)의 백 엔드 오브 라인(back end of line, BEOL)에 배치될 수 있다. 예를 들어, 메모리 어레이(50)는 반도체 기판 상에 형성된 하나 이상의 능동 디바이스(예를 들어, 트랜지스터) 위와 같이 반도체 다이의 인터커넥트(interconnect)층에 배치될 수 있다.
일부 실시형태에서, 메모리 어레이(50)는 NOR 메모리 어레이 등과 같은 메모리 어레이이다. 각각의 메모리 셀(52)은 게이트 유전체로서 절연 메모리 필름(84)이 구비된 (TFT와 같은) 트랜지스터(54)를 포함할 수 있다. 일부 실시형태에서, 각각의 트랜지스터(54)의 게이트는 각각의 워드 라인(word line) 예를 들어, 전도성 라인(72))에 전기적으로 결합되고, 각각의 트랜지스터(54)의 제1 소스/드레인 영역은 각각의 비트 라인(bit line)(예를 들어, 전도성 라인(64B))에 전기적으로 결합되고, 각각의 트랜지스터(54)의 제2 소스/드레인 영역은 각각의 소스 라인(source line)(예를 들어, 전도성 라인(64S))에 전기적으로 결합되고, 이는 제2 소스/드레인 영역을 접지에 전기적으로 결합한다. 메모리 어레이(50)의 동일한 가로 행에 있는 메모리 셀(52)은 공통 워드 라인을 공유할 수 있고, 메모리 어레이(50)의 동일한 세로 열에 있는 메모리 셀(52)은 공통 소스 라인과 공통 비트 라인을 공유할 수 있다.
메모리 어레이(50)는 복수의 수직으로 적층된 전도성 라인(72)(예를 들어, 워드 라인)을 포함하고 전도성 라인들(72) 중 인접한 것들 사이에 유전체층(62)이 배치된다. 전도성 라인(72)은 하부 기판(도 1a 및 1b에 명시적으로 도시되지 않음)의 주된 표면에 평행한 방향(D1)으로 연장된다. 전도성 라인(72)은 하부 전도성 라인(72)이 상부 전도성 라인(72)의 끝 지점보다 길고 이를 지나 측방향으로(laterally) 연장되도록 하는 계단 구조물의 부분일 수 있다. 예를 들어, 도 1a에 도시된 바와 같이, 전도성 라인(72)의 다수의 적층된 층들은 최상단 전도성 라인(72)이 가장 짧고 최하부 전도성 라인(72)이 가장 긴 것으로 도시되어 있다. 전도성 라인(72)의 각각의 길이는 하부 기판을 향하는 방향으로 증가할 수 있다. 이러한 방식으로, 각각의 전도성 라인(72)의 일 부분이 메모리 어레이(200) 위에서부터 액세스 가능할 수 있고, 전도성 콘택트(66)(도 1c 참조)가 각각의 전도성 라인(72)의 노출된 부분에 형성될 수 있다. 전도성 콘택트(66)는 메모리 어레이(50)가 반도체 다이의 인터커넥트층에 배치되는 실시형태에서, 예를 들면 전도성 라인(72)의 노출된 부분을 위에 있는 인터커넥트층의 인터커넥트(68)(도 1c 참조)에 연결하는 비아(vias)일 수 있다.
메모리 어레이(50)는 복수의 전도성 라인(64B)(예를 들어, 비트 라인) 및 전도성 라인(64S)(예를 들어, 소스 라인)을 더 포함한다. 전도성 라인(64B, 64S)은 각각 전도성 라인(72)에 수직인 방향(D3)으로 연장될 수 있다. 격리 영역(74)이 전도성 라인들(64B) 및 전도성 라인들(64S) 중 인접한 것들 사이에 배치되고 이들을 격리한다. 전도성 라인(64B, 64S)의 쌍들은 교차하는 전도성 라인(72)과 함께 각 메모리 셀(52)의 경계를 정의하고, 격리 영역(76)이 전도성 라인(64B, 64S)의 인접한 쌍들 사이에 배치되고 이들을 격리한다. 일부 실시형태에서, 전도성 라인(64S)은 접지에 전기적으로 결합된다. 도 1a는 전도성 라인(64S)에 대한 전도성 라인(64B)의 특정 배치를 도시하였지만, 다른 실시형태에서는 전도성 라인(64B, 64S)의 배치가 거꾸로 될 수 있다고 이해되어야 한다.
메모리 어레이(50)는 또한 반도체층(82)을 포함할 수 있다. 반도체층(82)은 메모리 셀(52)의 트랜지스터(54)를 위한 채널 영역을 제공할 수 있다. 예를 들어, 적절한 전압(예를 들어, 대응하는 트랜지스터(54)의 각각의 문턱 전압(threshold voltage)(Vth)보다 더 높은 전압)이 대응하는 전도성 라인(72)을 통해 인가될 때, 전도성 라인(72)과 교차하는 반도체층(82)의 영역은 전도성 라인(64B)으로부터 전도성 라인(64S)으로(예를 들어, 화살표(56)로 표시된 방향으로) 전류가 흐르는 것을 허용할 수 있다.
메모리 필름(84)은 전도성 라인(72)과 반도체층(82) 사이에 배치되고, 메모리 필름(84)은 트랜지스터(54)를 위한 게이트 유전체를 제공할 수 있다. 일부 실시형태에서, 메모리 필름(84)은 하프늄 산화물, 하프늄 지르코늄 산화물, 실리콘 도핑된 하프늄 산화물 등과 같은 강유전체 물질(ferroelectric material)을 포함한다. 따라서, 메모리 어레이(50)는 강유전체 랜덤 액세스 메모리(FERAM) 어레이라고도 할 수 있다. 대안적으로, 메모리 필름(84)은 2개의 실리콘 산화물층 사이에 하나의 실리콘 질화물층(예를 들어, 산화물-질화물-산화물(ONO) 구조), 상이한 강유전체 물질, 상이한 유형의 메모리층(예를 들어, 비트를 저장할 수 있음) 등을 포함하는 다층 구조물일 수 있다.
메모리 필름(84)이 강유전체 물질을 포함하는 실시형태에서, 메모리 필름(84)은 2개의 상이한 방향 중 하나로 분극(polarized)될 수 있고, 분극 방향은 메모리 필름(84)에 걸쳐 적절한 전압 디퍼렌셜(voltage differential)을 인가하여 적절한 전기장을 생성함으로써 변할 수 있다. 분극은 상대적으로 국지화될 수 있고(예를 들어, 일반적으로 메모리 셀(52)의 각 경계 내에 포함됨), 메모리 필름(84)의 연속적인 영역은 복수의 메모리 셀(52)을 가로질러 연장될 수 있다. 메모리 필름(84)의 특정 영역의 분극 방향에 따라, 대응하는 트랜지스터(54)의 문턱 전압이 변하고, 디지털 값(예를 들어, 0 또는 1)이 저장될 수 있다. 예를 들어, 메모리 필름(84)의 일 영역이 제1 전기 분극 방향(electrical polarization direction)을 갖는 경우, 대응하는 트랜지스터(54)는 상대적으로 낮은 문턱 전압을 가질 수 있고, 메모리 필름(84)의 상기 영역이 제2 전기 분극 방향을 갖는 경우 대응하는 트랜지스터(54)는 상대적으로 높은 문턱 전압을 가질 수 있다. 두 문턱 전압 사이의 차이는 문턱 전압 시프트(threshold voltage shift)로 지칭될 수 있다. 더 큰 문턱 전압 시프트는 대응하는 메모리 셀(52)에 저장된 디지털 값을 판독하는 것을 더 쉽게(예를 들어, 오류 발생 가능성이 적음) 만든다.
이러한 실시형태에서 메모리 셀(52)에 대한 쓰기 동작을 수행하기 위해, 쓰기 전압(write voltage)이 메모리 셀(52)에 대응하는 메모리 필름(84)의 일 부분에 걸쳐 인가된다. 쓰기 전압은 예를 들면, 대응하는 전도성 라인(72)(예를 들어, 워드 라인) 및 대응하는 전도성 라인(64B, 64S)(예를 들어, 비트 라인/소스 라인)에 적절한 전압을 인가함으로써 인가될 수 있다. 메모리 필름(84)의 상기 부분에 걸쳐 쓰기 전압을 인가함으로써, 메모리 필름(84)의 상기 영역의 분극 방향이 변경될 수 있다. 결과적으로, 대응하는 트랜지스터(54)의 해당 문턱 전압은 로우(low) 문턱 전압에서 하이(high) 문턱 전압으로 또는 그 반대로 스위칭될 수 있고, 디지털 값이 메모리 셀(52)에 저장될 수 있다. 전도성 라인(72)이 전도성 라인(64B, 64S)을 교차하기 때문에, 개개의 메모리 셀(52)이 쓰기 동작을 위해 선택될 수 있다.
이러한 실시형태에서 메모리 셀(52)에 대한 읽기 동작을 수행하기 위해, 읽기 전압(read voltage)(로우 문턱 전압과 하이 문턱 전압 사이의 전압)이 대응하는 전도성 라인(72)(예를 들어, 워드 라인)에 인가된다. 메모리 필름(84)의 대응하는 영역의 분극 방향에 따라, 메모리 셀(52)의 트랜지스터(54)는 턴온되거나 턴온되지 않을 수 있다. 그 결과, 전도성 라인(64B)은 전도성 라인(64S)(예를 들어, 접지에 결합된 소스 라인)을 통해 방전되거나 방전되지 않을 수 있고, 메모리 셀(52)에 저장된 디지털 값이 결정될 수 있다. 전도성 라인(72)이 전도성 라인(64B, 64S)과 교차하기 때문에, 개개의 메모리 셀(52)이 읽기 동작을 위해 선택될 수 있다.
도 1a는 이후의 도면들에서 사용되는 메모리 어레이(50)의 참조 단면들을 더 도시한다. 참조 단면 B-B'는 전도성 라인(72)의 길이방향 축을 따라, 그리고 방향(D1), 예를 들면 트랜지스터(54)의 전류 흐름 방향에 평행하게 있다. 단면 C-C'는 단면 B-B'에 수직이고 방향(D2), 예를 들면 전도성 라인(72)의 길이방향 축에 수직이다. 후속 도면들은 명확성을 위해 이들 참조 단면을 참조한다.
도 2 내지 19c는 일부 실시형태에 따른 메모리 어레이(50)의 제조에서 중간 단계의 도면이다. 메모리 어레이(50)의 각 메모리 셀(52)은 트랜지스터(54)를 포함한다(도 19b 및 19c 참조). 도 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 16, 17, 18 및 19a는 3차원 도면이다. 도 19b는 도 1a의 참조 단면 B-B'를 따라 도시된 단면도이다. 도 19c는 도 1a의 참조 단면 C-C'를 따라 도시된 단면도이다. 메모리 어레이(50)의 일 부분이 도시되어 있다. 워드 라인의 계단 배열(도 1a 참조)과 같은 일부 피처는 설명의 명확성을 위해 일부 도면에는 도시되어 있지 않다.
도 2에서, 기판(102)이 제공된다. 기판(102)은 벌크 반도체, 세미컨덕터-온-인슐레이터(semiconductor-on-insulator, SOI) 기판 등과 같은 반도체 기판일 수 있고, (예를 들어, p-타입 또는 n-타입 도펀트로) 도핑되거나 도핑되지 않을 수 있다. 기판(102)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일반적으로 SOI 기판은 절연체층 상에 형성된 반도체 물질의 층이다. 상기 절연체층은 예를 들어, 매립 산화물(buried oxide, BOX)층, 실리콘 산화물층 등일 수 있다. 절연체층은 기판, 일반적으로 실리콘 또는 유리 기판 상에 제공된다. 다층(multi-layered) 또는 그래디언트(gradient) 기판과 같은 다른 기판도 사용될 수 있다. 일부 실시형태에서, 기판(102)의 반도체 물질은 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; 실리콘 게르마늄, 갈륨 비화물 인화물, 알루미늄 인듐 비화물, 알루미늄 갈륨 비화물, 갈륨 인듐 비화물, 갈륨 인듐 인화물 및/또는 갈륨 인듐 비화물 인화물을 포함하는 혼정 반도체; 또는 이들의 조합을 포함할 수 있다. 기판(102)은 유전체 물질을 포함할 수 있다. 예를 들어, 기판(102)은 유전체층일 수 있거나, 반도체 기판 상에 유전체층을 포함할 수 있다. 기판(102)에 허용되는 유전체 물질은 실리콘 산화물 또는 알루미늄 산화물과 같은 산화물; 실리콘 질화물과 같은 질화물; 실리콘 탄화물과 같은 탄화물; 기타; 또는 실리콘 산화질화물, 실리콘 산화탄화물, 실리콘 탄화질화물, 실리콘 산화탄화질화물 등과 같은 이들의 조합을 포함한다. 일부 실시형태에서, 기판(102)은 실리콘 탄화물로 형성된다.
다층 스택(104)이 기판(102) 위에 형성된다. 다층 스택(104)은 교번하는(alternating) 유전체층(106) 및 희생층(108)을 포함한다. 유전체층(106)은 제1 유전체 물질로 형성되고, 희생층(108)은 제2 유전체 물질로 형성된다. 유전체 물질은 기판(102)의 후보 유전체 물질로부터 각각 선택될 수 있다. 다층 스택(104)은 후속 처리에서 패터닝될 것이다. 따라서, 유전체층(106) 및 희생층(108)의 유전체 물질은 모두 기판(102) 물질의 에칭으로부터 높은 에칭 선택비(etching selectivity)를 갖는다. 패터닝된 유전체층(106)은 후속적으로 형성되는 트랜지스터들을 분리하는 데 사용될 것이다. 패터닝된 희생층(108)은 또한 더미(dummy)층으로도 지칭될 수 있고, 후속 처리에서 트랜지스터에 대한 워드 라인으로 선택적으로 대체될 것이다. 따라서, 희생층(108)의 제2 유전체 물질은 또한 유전체층(106)의 제1 유전체 물질의 에칭으로부터 높은 에칭 선택비를 갖는다. 기판(102)이 실리콘 탄화물로 형성되는 실시형태에서, 유전체층(106)은 실리콘 산화물로 형성되고, 희생층(108)은 실리콘 질화물로 형성될 수 있다. 서로 허용 가능한 에칭 선택비를 갖는 유전체 물질의 다른 조합이 사용될 수도 있다.
다층 스택(104)의 각 층은 화학적 기상 증착(CVD), 원자층 퇴적(ALD) 등과 같은 허용 가능한 퇴적 프로세스에 의해 형성될 수 있다. 각 층의 두께는 약 40 nm 내지 약 50 nm 범위일 수 있다. 일부 실시형태에서, 유전체층(106)은 희생층(108)과 상이한 두께로 형성된다. 예를 들어, 희생층(108)은 유전체층(106)보다 더 두꺼운 두께로 형성될 수 있다. 도시된 실시형태에서, 다층 스택(104)은 5개의 유전체층(106) 및 4개의 희생층(108)을 포함한다. 다층 스택(104)이 다른 수량의 유전체층(106) 및 희생층(108)을 포함할 수 있는 것이 이해될 것이다. 다층 스택(104)은 약 1000 nm 내지 약 10000 nm 범위의 전체 높이(H1)를 가질 수 있다.
아래에서 더 상세히 논의되는 바와 같이, 도 3 내지 10은 트랜지스터의 일부 피처를 형성하기 위해 다중-패터닝 프로세스가 사용되는 프로세스를 도시한다. 상기 다중-패터닝 프로세스는 2중 패터닝 프로세스, 4중 패터닝 프로세스 등일 수 있다. 도 3 내지 10은 2중 패터닝 프로세스를 예시한다. 2중 패터닝 프로세스에서, 트렌치(110A)(도 3 참조)가 제1 에칭 프로세스로 다층 스택(104)의 부분에 패터닝되고, 트랜지스터의 제1 서브세트를 위한 피처가 상기 트렌치(110A)에 형성된다. 그 다음 트렌치(110B)(도 7 참조)가 제2 에칭 프로세스로 다층 스택(104)의 다른 부분에 패터닝되고, 트랜지스터의 제2 서브세트를 위한 피처가 트렌치(110B)에 형성된다. 다중-패터닝 프로세스로 트랜지스터의 피처를 형성하는 것은 각 패터닝 프로세스가 낮은 패턴 밀도로 수행되는 것을 허용하며, 이는 메모리 어레이(50)가 충분한 메모리 셀 밀도를 갖도록 여전히 허용하면서 결함을 줄이는 데 도움이 될 수 있다. 또한, 다중-패터닝 프로세스로 트랜지스터의 피처를 형성하는 것은 다층 스택(104)의 각각의 패터닝된 부분이 지나치게 큰 종횡비(aspect ratio)를 갖는 것을 방지하여 결과적인 메모리 어레이의 구조적 안정성을 개선할 수 있게 해준다. 아래에서 더 자세히 논의되는 바와 같이(도 25 내지 27 참조), 트랜지스터의 일부 피처를 형성하기 위해 단일 패터닝 프로세스가 사용될 수도 있다.
도 3에서, 트렌치(110A)가 다층 스택(104)에 패터닝된다. 예시된 실시형태에서, 트렌치(110A)는 다층 스택(104)을 통해 연장되고 기판(102)을 노출한다. 다른 실시형태에서, 트렌치(110A)는 다층 스택(104)의 일부 층을 통해 연장되지만 모든 층을 통해 연장되지는 않는다. 트렌치(110A)는 허용 가능한 포토리소그래피 및 예를 들면 다층 스택(104)에 대해 선택적인 에칭 프로세스(예를 들어, 유전체층(106) 및 희생층(108)의 유전체 물질을 기판(102)의 물질보다 빠른 속도로 선택적으로 제거함)와 같은 에칭 기술을 사용하여 패터닝될 수 있다. 에칭은 반응성 이온 에칭(reactive ion etch, RIE), 중성 빔 에칭(neutral beam etch, NBE) 등 또는 이들의 조합과 같은 임의의 허용 가능한 에칭 프로세스일 수 있다. 에칭은 이방성(anisotropic)일 수 있다. 기판(102)이 실리콘 탄화물로 형성되고, 유전체층(106)이 실리콘 산화물로 형성되고, 희생층(108)이 실리콘 질화물로 형성되는 실시형태에서, 트렌치(110A)는 수소(H2) 또는 산소(O2) 가스와 혼합된 불소계 가스(예: C4F6)를 사용하는 건식 에칭에 의해 형성될 수 있다. 패터닝 후에, 다층 스택(104)의 각각의 부분들은 각각의 트렌치들(110A)의 사이에 배치된다. 다층 스택(104)의 각 부분은 제2 방향(D2)으로 폭(W1)을 가지며(도 1a 및 1b 참조), 이는 약 50 nm 내지 약 500 nm 범위일 수 있다. 또한, 다층 스택(104)의 각 부분은 제2 방향(D2)으로 이격 거리(S1)만큼 분리되어 있고, 이는 약 50 nm 내지 약 200 nm 범위에 있을 수 있다.
도 4에서, 트렌치(110A)는 측벽 리세스(112A)를 형성하도록 확장된다. 구체적으로, 트렌치(110A)에 의해 노출된 희생층(108)의 측벽 부분은 트렌치(110A)에 의해 노출된 유전체층(106)의 측벽 부분으로부터 리세스되어 측벽 리세스(112A)를 형성한다. 희생층(108)의 측벽이 일직선인 것으로 도시되어 있지만, 측벽은 오목하거나 볼록할 수 있다. 측벽 리세스(112A)는 희생층(108)의 물질에 대해 선택적인 것(예를 들어, 희생층(108)의 물질을 유전체층(106) 및 기판(102)의 물질(들)보다 빠른 속도로 선택적으로 제거함)과 같은 허용 가능한 에칭 프로세스에 의해 형성될 수 있다. 에칭은 등방성일 수 있다. 기판(102)이 실리콘 탄화물로 형성되고, 유전체층(106)이 실리콘 산화물로 형성되고, 희생층(108)이 실리콘 질화물로 형성되는 실시형태에서, 트렌치(110A)는 인산(H3PO4)을 사용하는 습식 에칭에 의해 확장될 수 있다. 다른 실시형태에서, 희생층(108)의 물질에 선택적인 건식 에칭이 사용될 수 있다.
형성 후, 측벽 리세스(112A)는 제2 방향(D2)(도 1a 및 1b 참조)으로 깊이(D4)를 가지며, 유전체층(106)의 측벽을 지나 연장된다. 측벽 리세스(112A)가 원하는 깊이(D4)에 도달한 후 측벽 리세스(112A)의 에칭을 중지하기 위해 시간제한 에칭(timed etch) 프로세스가 사용될 수 있다. 예를 들어, 측벽 리세스(112A)는 약 10 nm 내지 약 60 nm 범위의 깊이(D4)를 가질 수 있다. 측벽 리세스(112A)를 형성하는 것은 희생층(108)의 폭을 약 5 % 내지 약 25 % 감소시킬 수 있다. 이전 실시예에 연속하여, 에칭 후에 희생층(108)은 제2 방향(D2)으로 폭(W2)을 가질 수 있으며, 이는 약 50 nm 내지 약 450 nm 범위 내 일 수 있다.
도 5에서, 전도성 피처(114A)(예를 들어, 금속 라인)가 측벽 리세스(112A)에 형성되어, 희생층(108)의 제1 부분을 대체하기 위한 프로세스를 완료한다. 전도성 피처(114A)는 각각 시드(seed)층, 접착제(glue)층, 배리어(barrier)층, 확산(diffusion)층, 충전(fill)층 등과 같은 하나 이상의 층을 포함할 수 있다. 일부 실시형태에서, 전도성 피처(114A)는 각각 시드층(114AS)(또는 배리어층) 및 메인층(114AM)을 포함한다. 각각의 시드층(114AS)은 해당 측벽 리세스(112A) 내에 위치된 대응하는 메인층(114AM)의 3개 측면(예를 들어, 상부 표면, 측벽 및 하부 표면)을 따라 연장된다. 시드층(114AS)은 티타늄 질화물, 탄탈룸 질화물, 몰리브데넘 질화물, 지르코늄 질화물, 하프늄 질화물 등과 같은 금속 질화물과 같이, 후속 퇴적된 물질의 성장을 돕거나 접착을 돕기 위해 사용될 수 있는 제1 전도성 물질로 형성된다. 메인층(114AM)은 텅스텐, 루테늄, 몰리브데넘, 코발트, 알루미늄, 니켈, 구리, 은, 금, 이들의 합금 등과 같은 금속과 같이, 제2 전도성 물질로 형성될 수 있다. 시드층(114AS)의 물질은 유전체층(106)의 물질에 대해 양호한 접착성을 갖는 물질이고, 메인층(114AM)의 물질은 시드층(114AS)의 물질에 대해 양호한 접착성을 갖는 물질이다. 유전체층(106)이 실리콘 산화물과 같은 산화물로 형성되는 실시형태에서, 시드층(114AS)은 티타늄 질화물 또는 탄탈룸 질화물로 형성될 수 있고, 메인층(114AM)은 텅스텐으로 형성될 수 있다. 시드층(114AS) 및 메인층(114AM)의 물질은 화학적 기상 증착(CVD), 원자층 퇴적(ALD) 등과 같은 허용 가능한 퇴적 프로세스에 의해 형성될 수 있다. 건식 에칭(예를 들어, 반응성 이온 에칭(reactive ion etch, RIE), 중성 빔 에칭(neutral beam etch, NBE) 등), 습식 에칭 등 또는 이들의 조합과 같은 허용 가능한 에칭 프로세스가, 유전체층(106)의 측벽 및 기판(102)의 상부 표면으로부터 과잉 물질을 제거하기 위해 수행될 수 있다. 상기 에칭은 이방성일 수 있다. 각각의 전도성 피처(114A)는 희생층(108)과 유사한 전체 두께를 가질 수 있고(도 2에 대해 위에서 설명됨), 측벽 리세스(112A)의 깊이(D4)와 유사한 전체 폭을 가질 수 있다(도 4에 대해 위에서 설명됨). 각각의 시드층(114AS)은 약 1 nm 내지 약 10 nm 범위의 두께를 가질 수 있고, 각각의 메인층(114AM)은 약 15 nm 내지 약 35 nm 범위의 두께를 가질 수 있으며, 시드층(114AS)의 두께는 메인층(114AM)의 두께보다 더 작다.
도 6에서, 메모리 필름(116A), 반도체층(118A), 백 게이트 격리물(back gate isolators)(120A) 및 격리 영역(122A)이 트렌치(110A)에 형성된다. 반도체층(118A) 및 백 게이트 격리물(120A)은 메모리 필름(116A) 위에 형성된다. 격리 영역(122A)은 반도체층(118A)을 통하여 연장되어, 방향(D2)을 따라 수평으로 인접한 트랜지스터의 반도체층(118A)을 분리한다(도 1a 및 1b 참조). 도시된 실시형태에서, 격리 영역(122A)은 메모리 필름(116A) 위에 형성된다. 다른 실시형태에서, 격리 영역(122A)은 또한 메모리 필름(116A) 및 기판(102)을 통하여 연장되어, 방향(D2)을 따라 수평으로 인접한 트랜지스터의 메모리 필름(116A)을 분리한다.
메모리 필름(116A)의 부분들은 트랜지스터를 위한 데이터 저장층을 제공하고 반도체층(118A)의 부분들은 트랜지스터를 위한 채널 영역을 제공한다. 아래에서 더 상세히 설명되는 바와 같이, 백 게이트 격리물(120A)은 패터닝되고 트랜지스터의 T형 소스/드레인 영역을 형성하는 것을 도모하기 위해 사용될 것이다. T형 소스/드레인 영역은 메인 영역과 확장 영역을 갖는다. 백 게이트 격리물(120A)은 메인 소스/드레인 영역이 반도체층(118A)과 접촉할 수 있도록 패터닝되지만, 소스/드레인 확장 영역은 채널 영역을 제공하는 반도체층(118A)의 부분과 분리되어 채널 영역의 단락(shorting)을 방지한다. 소스/드레인 확장 영역은 쓰기 동작 동안 반도체층(118)(특히, 워드 라인(114) 말단에 있는(distal) 반도체층(118) 부분)의 표면 전위를 제어(예를 들어, 감소)하는 것을 도모하는 백 게이트로서 작용할 수 있다. 따라서 쓰기 작업을 위한 윈도우(window)가 넓어질 수 있다.
메모리 필름(116A)은 디지털 값을 저장하기 위해 허용 가능한 물질로 형성된다. 일부 실시형태에서, 메모리 필름(116A)은 하프늄 지르코늄 산화물(HfZrO); 지르코늄 산화물(ZrO); 란타넘(La), 실리콘(Si), 알루미늄(Al) 등으로 도핑된 하프늄 산화물(HfO); 도핑되지 않은 하프늄 산화물(HfO); 기타와 같은 고-유전상수(high-k) 강유전체 물질로 형성된다. 일부 실시형태에서, 메모리 필름(116A)은 실리콘 질화물, 실리콘 산화물, 실리콘 산화질화물 등과 같은 하나 이상의 저-유전상수(low-k) 유전체 물질을 포함한다. 메모리 필름(116A)의 물질은 ALD, CVD, 물리적 기상 증착(PVD) 등과 같은 허용 가능한 퇴적 프로세스에 의해 형성될 수 있다. 일부 실시형태에서, 메모리 필름(116A)은 ALD에 의해 퇴적된 HfZrO로 형성된다.
반도체층(118A)은 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 산화물(indium tin oxide, ITO), 인듐 갈륨 아연 주석 산화물(indium gallium zinc tin oxide, IGZTO), 아연 산화물(ZnO), 폴리실리콘, 비정질 실리콘 등과 같은 트랜지스터를 위한 채널 영역을 제공하기 위해 허용 가능한 물질로 형성된다. 반도체층(118A)의 물질은 ALD, CVD, PVD 등과 같은 허용 가능한 퇴적 프로세스에 의해 형성될 수 있다. 일부 실시형태에서, 반도체층(118A)은 ALD에 의해 퇴적된 IGZTO로 형성된다.
백 게이트 격리물(120A)은 채널 영역을 제공하는 반도체층(118A)의 부분으로부터 후속적으로 형성되는 소스/드레인 확장 영역을 전기적으로 절연하기 위해 허용 가능한 물질로 형성된다. 일부 실시형태에서, 백 게이트 격리물(120A)은 유전체 물질로 형성된다. 백 게이트 격리물(120A)에 허용되는 유전체 물질은 실리콘 산화물 또는 알루미늄 산화물과 같은 산화물; 실리콘 질화물과 같은 질화물; 실리콘 탄화물과 같은 탄화물; 기타; 또는 실리콘 산화질화물, 실리콘 산화탄화물, 실리콘 탄화질화물, 실리콘 산화탄화질화물 등과 같은 이들의 조합을 포함한다. 백 게이트 격리물(120A)의 물질은 ALD, CVD, 유동성(flowable) CVD(FCVD) 등과 같은 허용 가능한 퇴적 공정에 의해 형성될 수 있다. 일부 실시형태에서, 백 게이트 격리물(120A)은 ALD에 의해 퇴적된 알루미늄 산화물과 같은 산화물로 형성된다.
격리 영역(122A)은 하부의 메모리 필름(116A)을 보호하고 전기적으로 절연하기 위해 허용 가능한 물질로 형성된다. 격리 영역(122A)에 허용되는 유전체 물질은 실리콘 산화물 또는 알루미늄 산화물과 같은 산화물; 실리콘 질화물과 같은 질화물; 실리콘 탄화물과 같은 탄화물; 기타; 또는 실리콘 산화질화물, 실리콘 산화탄화물, 실리콘 탄화질화물, 실리콘 산화탄화질화물 등과 같은 이들의 조합을 포함한다. 격리 영역(122)의 물질은 ALD, CVD, 유동성 CVD(FCVD) 등과 같은 허용 가능한 퇴적 공정에 의해 형성될 수 있다. 격리 영역(122A) 및 백 게이트 격리물(120A)은 격리 영역(122A)의 물질이 백 게이트 격리물(120A) 물질의 에칭으로부터 높은 에칭 선택비를 갖도록 서로 다른 유전체 물질로 형성된다. 일부 실시형태에서, 격리 영역(122A)은 FCVD에 의해 퇴적된 실리콘 산화물과 같은 산화물로 형성된다.
메모리 필름(116A), 반도체층(118A), 백 게이트 격리물(120A) 및 격리 영역(122A)은 퇴적, 에칭 및 평탄화의 조합에 의해 형성될 수 있다. 예를 들어, 터널링층이 다층 스택(104) 상에 및 트렌치(110A) 내에(예를 들어, 전도성 피처(114A)의 측벽 및 유전체층(106)의 측벽 상에) 컨포멀하게(conformally) 퇴적된다. 그 다음 반도체층이 상기 터널링층 상에 컨포멀하게 퇴적될 수 있다. 그 다음 유전체층이 상기 반도체층 상에 컨포멀하게 퇴적될 수 있다. 그 다음, 유전체층은 에칭 정지층으로 상기 터널링층을 사용하는 이방성 에칭과 같이, 적절한 에칭 프로세스에 의해 패터닝될 수 있다. 그 다음, 반도체층은 에칭 마스크로 상기 패터닝된 유전체층을 사용하는 이방성 에칭과 같이, 적절한 에칭 프로세스에 의해 패터닝될 수 있다. 그 다음, 절연 물질이 트렌치(110A)의 나머지 부분에(예를 들어, 상기 패터닝된 반도체층, 패터닝된 유전체층 및 터널링층의 노출된 부분 상에) 컨포멀하게 퇴적될 수 있다. 그 다음 제거 프로세스가 최상부 유전체층(106)/희생층(108) 위의 과잉 물질을 제거하기 위해 여러 층들에 적용된다. 상기 제거 프로세스는 화학적 기계적 연마(CMP), 에치-백(etch-back), 이들의 조합 등과 같은 평탄화 프로세스일 수 있다. 트렌치(110A)에 남아 있는 터널링층, 반도체층, 유전체층 및 절연 물질의 부분들은 각각 메모리 필름(116A), 반도체층(118A), 백 게이트 격리물(120A) 및 격리 영역(122A)을 형성한다. 평탄화 프로세스는 메모리 필름(116A), 반도체층(118A), 백 게이트 격리물(120A), 격리 영역(122A) 및 최상부 유전체층(106)/희생층(108)의 상부 표면이 평탄화 프로세스 후에 (프로세스 편차 내에서) 동일 평면에 있도록, 최상부 유전체층(106)/희생층(108)을 노출한다.
선택적으로, 격리 영역(122A)은 또한 메모리 필름(116A) 및 기판(102)을 통해 연장되도록 형성될 수 있다. 아래에서 더 상세히 설명되는 바와 같이, 일부 실시형태에서, 메모리 어레이(50)는 다른 반도체 디바이스에 내장된다. 구체적으로, 메모리 어레이(50)는 반도체 디바이스의 인터커넥트 구조물에 형성될 수 있다. 이러한 실시형태에서, 격리 영역(122A)의 절연 물질을 퇴적하기 전에 메모리 필름(116A) 및 기판(102)을 통해 개구가 형성될 수 있다. 격리 영역(122A)의 부분들은 트랜지스터의 소스/드레인 영역으로 후속적으로 대체되어, 상기 소스/드레인 영역이 메모리 어레이(50)의 아래에 있는 인터커넥트 구조물의 금속화층에 연결된다. 적절한 에칭 프로세스가 반도체층(118A) 및 백 게이트 격리물(120A)을 에칭 마스크로 사용하여 메모리 필름(116A) 및 기판(102) 상에 수행될 수 있다. 에칭 프로세스는 메모리 필름(116A) 및 기판(102)에 대해 선택적이다(예를 들어, 메모리 필름(116A) 및 기판(102)의 물질(들)을 반도체층(118A) 및 백 게이트 격리물(120A)의 물질보다 빠른 속도로 선택적으로 제거함). 에칭은 이방성일 수 있다. 일부 실시형태에서, 에칭 프로세스는 다중 에칭을 포함한다. 예를 들어, 제1 에칭이 메모리 필름(116A)을 통해 개구를 연장하기 위해 수행될 수 있고, 제2 에칭이 기판(102)을 통해 개구를 연장하기 위해 수행될 수 있다. 개구가 형성된 후, 격리 영역(122A)이 위에서 설명한 것과 유사한 방식으로 형성될 수 있다.
도 7에서, 트렌치(110B)가 다층 스택(104)에 패터닝된다. 예시된 실시형태에서, 트렌치(110B)는 다층 스택(104)을 통해 연장되고 기판(102)을 노출한다. 다른 실시형태에서, 트렌치(110B)는 다층 스택(104)의 일부 층을 통해 연장되지만 모든 층을 통해 연장되지는 않는다. 트렌치(110B)는 다층 스택(104)에 대해 선택적인 에칭 프로세스(예를 들어, 기판(102)의 물질보다 유전체층(106) 및 희생층(108)의 유전체 물질을 더 빠른 속도로 선택적으로 제거함)를 이용하는 등, 허용 가능한 포토리소그래피 및 에칭 기술을 사용하여 패터닝될 수 있다. 상기 에칭은 임의의 허용 가능한 에칭 프로세스일 수 있고, 일부 실시형태에서는 트렌치(110A)를 형성하는 데 사용되는 에칭과 유사할 수 있다(도 3에 대해 위에서 논의됨).
패터닝 후에, 다층 스택(104)의 각각의 부분은 트렌치(110A, 110B)의 각 쌍 사이에 배치된다. 다층 스택(104)의 각각의 부분은 제2 방향(D2)(도 1a 및 1b 참조)으로 폭(W3)을 가지며, 이는 약 50 nm 내지 약 500 nm 범위일 수 있다. 또한, 다층 스택(104)의 각 부분은 제2 방향(D2)으로 이격 거리(S2)만큼 떨어져 있고, 이는 약 50 nm 내지 약 200 nm 범위에 있을 수 있다. 트렌치(110B)를 패터닝할 때 정렬 불량(misalignment)이 발생할 수 있다. 정렬 불량이 발생하는 경우, 다층 스택(104)의 패터닝된 부분이 모두 동일한 폭(W3)을 갖지는 않는다. 정렬 불량이 발생하지 않은 경우, 다층 스택(104)의 패터닝된 부분은 동일한 폭(W3)을 갖는다.
도 8에서, 트렌치(110B)가 측벽 리세스(112B)를 형성하도록 확장된다. 구체적으로, 희생층(108)의 나머지 부분은 측벽 리세스(112B)를 형성하기 위해 제거된다. 따라서, 측벽 리세스(112B)는 전도성 피처(114A)의 측벽(예를 들어, 시드층(114AS)의 측벽)을 노출시킨다. 측벽 리세스(112B)는 희생층(108)의 물질에 대해 선택적인 것과 같은 허용 가능한 에칭 프로세스에 의해 형성될 수 있다(예를 들어, 희생층(108)의 물질을 유전체층(106) 및 기판(102)의 물질(들)보다 빠른 속도로 선택적으로 제거함). 상기 에칭은 임의의 허용 가능한 에칭 프로세스일 수 있고, 일부 실시형태에서는 측벽 리세스(112A)를 형성하는 데 사용되는 에칭과 유사할 수 있다(도 4에 대해 위에서 논의됨).
형성 후에, 측벽 리세스(112B)는 제2 방향(D2)(도 1a 및 1b 참조)으로 깊이(D5)를 가지고, 유전체층(106)의 측벽을 지나 연장된다. 측벽 리세스(112B)가 원하는 깊이(D5)에 도달한 후 측벽 리세스(112B)의 에칭을 중지하기 위해 시간제한 에칭 프로세스가 사용될 수 있다. 위에 언급된 바와 같이, 트렌치(110B)를 패터닝할 때 정렬 불량이 발생할 수 있다. 정렬 불량이 발생하는 경우 깊이(D5)는 깊이(D4)(도 4에 대해 위에서 설명됨)와 다르다(예를 들어, 더 크거나 작음). 정렬 불량이 발생하지 않는 경우, 깊이(D5)는 깊이(D4)와 유사하다.
도 9에서, 전도성 피처(114B)가 측벽 리세스(112B)에 형성되어, 희생층(108)의 제2 부분을 대체하기 위한 프로세스를 완료한다. 전도성 피처(114B)는 전도성 피처(114A)의 동일한 후보 물질 그룹에서 선택된 물질로 형성될 수 있고, 이는 전도성 피처(114A)의 물질을 형성하기 위한 동일한 후보 방법 그룹으로부터 선택된 방법을 사용하여 형성될 수 있다. 전도성 피처(114A) 및 전도성 피처(114B)는 동일한 물질로 형성될 수 있거나, 상이한 물질을 포함할 수 있다. 일부 실시형태에서, 전도성 피처(114B)는 각각 시드층(114BS)(또는 배리어층) 및 메인층(114BM)을 포함한다. 시드층(114BS) 및 메인층(114BM)은 각각 시드층(114AS) 및 메인층(114AM)과 유사한 두께를 가질 수 있다. 일부 실시형태에서, 시드층(114AS) 및 시드층(114BS)은 유사한 물질로 형성되며, 이 경우 시드층(114AS) 및 시드층(114BS)은 형성 중에 병합되어 그들 사이에 식별가능한 계면이 존재하지 않을 수 있다. 다른 실시형태에서, 시드층(114AS) 및 시드층(114BS)은 상이한 물질로 형성되고, 이 경우 시드층(114AS) 및 시드층(114BS)은 형성 중에 병합되지 않아 그들 사이에 식별가능한 계면이 존재할 수 있다. 전술한 바와 같이, 정렬 불량이 트렌치(110B)를 패터닝할 때 발생할 수 있다. 정렬 불량이 발생하는 경우, 메인층(114AM)은 제2 방향(D2)을 따라 메인층(114BM)과 상이한 폭을 갖는다(도 1a 및 1b 참조). 정렬 불량이 발생하지 않는 경우, 메인층(114AM)은 제2 방향(D2)을 따라 메인층(114BM)과 동일한 폭을 갖는다. 각각의 시드층(114AS, 114BS)의 부분들은 메인층(114AM)과 메인층(114BM) 사이에 측방향으로 배치된다.
전도성 피처(114A) 및 전도성 피처(114B)는 집합적으로 메모리 어레이(50)의 워드 라인(114)으로 지칭된다. 전도성 피처(114A) 및 전도성 피처(114B)의 인접한 쌍은 서로 물리적으로 접촉하고 서로 전기적으로 결합된다. 따라서, 전도성 피처(114A, 114B)의 각 쌍은 단일의 워드 라인(114)으로서 기능한다.
도 10에서, 메모리 필름(116B), 반도체층(118B), 백 게이트 격리물(120B) 및 격리 영역(122B)이 트렌치(110B)에 형성된다. 반도체층(118B) 및 백 게이트 격리물(120B)은 메모리 필름(116B) 위에 형성된다. 격리 영역(122B)은 반도체층(118B)을 통해 연장되어, 방향(D2)(도 1a 및 1b 참조)을 따라 수평으로 인접한 트랜지스터의 반도체층(118B)을 분리한다. 예시된 실시형태에서, 격리 영역(122B)은 메모리 필름(116B) 위에 형성된다. 다른 실시형태에서, 격리 영역(122B)은 또한 메모리 필름(116B) 및 기판(102)을 통해 연장되어, 방향(D2)을 따라 수평으로 인접한 트랜지스터의 메모리 필름(116B)을 분리한다.
메모리 필름(116B)은 메모리 필름(116A)의 동일한 후보 물질 그룹에서 선택된 물질로 형성될 수 있으며, 메모리 필름(116A)의 물질을 형성하기 위한 동일한 후보 방법 그룹에서 선택된 방법을 사용하여 형성될 수 있다. 메모리 필름(116A) 및 메모리 필름(116B)은 동일한 물질로 형성될 수 있거나 상이한 물질을 포함할 수 있다. 메모리 필름(116A) 및 메모리 필름(116B)은 집합적으로 메모리 필름(116)으로 지칭된다. 메모리 필름(116)의 두께는 약 2 nm 내지 약 20 nm 범위일 수 있다.
반도체층(118B)은 반도체층(118A)의 동일한 후보 물질 그룹에서 선택된 물질로 형성될 수 있으며, 반도체층(118A)의 물질을 형성하기 위한 동일한 후보 방법 그룹에서 선택된 방법을 사용하여 형성될 수 있다. 반도체층(118A) 및 반도체층(118B)은 동일한 물질로 형성될 수 있거나 상이한 물질을 포함할 수 있다. 반도체층(118A) 및 반도체층(118B)은 집합적으로 반도체층(118)으로 지칭된다. 반도체층(118)의 두께는 약 9 nm 내지 약 11 nm 범위일 수 있다.
백 게이트 격리물(120B)은 백 게이트 격리물(120A)의 동일한 후보 물질 그룹에서 선택된 물질로 형성될 수 있으며, 이는 백 게이트 격리물(120A)의 물질을 형성하기 위한 동일한 후보 방법 그룹에서 선택된 방법을 사용하여 형성될 수 있다. 백 게이트 격리물(120A) 및 백 게이트 격리물(120B)은 동일한 물질로 형성될 수 있거나 상이한 물질을 포함할 수 있다. 백 게이트 격리물(120a) 및 백 게이트 격리물(120B)은 집합적으로 백 게이트 격리물(120)로 지칭된다. 백 게이트 격리물(120)의 두께는 약 1 nm 내지 약 20 nm 범위일 수 있다.
격리 영역(122B)은 격리 영역(122A)의 동일한 후보 물질 그룹에서 선택된 물질로 형성될 수 있으며, 이는 격리 영역(122A)의 물질을 형성하기 위한 동일한 후보 방법 그룹에서 선택된 방법을 사용하여 형성될 수 있다. 격리 영역(122A) 및 격리 영역(122B)은 동일한 물질로 형성될 수 있거나 상이한 물질을 포함할 수 있다. 격리 영역(122B) 및 백 게이트 격리물(120B)은 격리 영역(122B)의 물질이 백 게이트 격리물(120B) 물질의 에칭으로부터 높은 에칭 선택비를 갖도록 서로 상이한 유전체 물질로 형성된다. 격리 영역(122A) 및 격리 영역(122B)은 집합적으로 격리 영역(122)으로 지칭된다. 격리 영역(122)의 두께는 약 42 nm 내지 약 192 nm 범위일 수 있다.
메모리 필름(116B), 반도체층(118B), 백 게이트 격리물(120B) 및 격리 영역(122B)은 퇴적, 에칭 및 평탄화의 조합에 의해 형성될 수 있다. 예를 들어, 메모리 필름(116B), 반도체층(118B), 백 게이트 격리물(120B) 및 격리 영역(122B)은 메모리 필름(116A), 반도체층(118A), 백 게이트 격리물(120A) 및 격리 영역(122A)을 형성하는 데 사용되는 것과 유사한 단계(도 6에 대해 위에서 설명됨)에 의해 형성될 수 있다.
아래에서 더 상세히 설명되는 바와 같이, 도 11 내지 도 18은 격리 영역(122)의 부분들이 트랜지스터의 나머지 피처로 대체되는 프로세스를 도시한다. 구체적으로, 격리 영역(122)의 부분들은 격리 영역(142)(도 16 참조) 및 비트 라인(146B) 및 소스 라인(146S)(도 18 참조)으로 대체된다. 격리 영역(122)의 나머지 부분들은 방향(D1)(도 1a 및 1b 참조)을 따라 수평으로 인접한 트랜지스터의 피처들을 분리한다. 비트 라인(146B) 및 소스 라인(146S)은 또한 트랜지스터의 소스/드레인 영역으로 작용한다. 격리 영역(122)의 상기 부분들을 대체하는 프로세스 동안, 백 게이트 격리물(120)이 패터닝된다. 패터닝된 백 게이트 격리물(120)은 비트 라인(146B)/소스 라인(146S)의 부분들이 쓰기 동작 동안 백 게이트(back gates)로서도 작용하도록 허용한다.
도 11에서, 격리 영역(122)의 부분들이 개구(130)를 형성하기 위해 제거된다. 개구(130)는 격리 영역(122)에 대해 선택적인 에칭 프로세스(예를 들어, 격리 영역(122)의 물질을 메모리 필름(116) 및 백 게이트 격리물(120)의 물질보다 더 빠른 속도로 선택적으로 제거함)로 형성될 수 있다. 에칭은 반응성 이온 에칭(RIE), 중성 빔 에칭(NBE) 등 또는 이들이 조합과 같은 임의의 허용 가능한 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다. 격리 영역(122)이 실리콘 산화물로 형성된 실시형태에서, 개구(130)는 암모니아(NH3) 및 불화 수소(HF) 가스를 사용하는 건식 에칭에 의해 격리 영역(122)을 통하여 형성될 수 있으며, 이는 개구(130)의 패턴을 갖는 에칭 마스크를 사용하여 수행될 수 있다.
도 12에서, 희생 영역(132)이 개구(130) 내에 형성된다. 희생 영역(132)은 유전체 물질과 같은 희생 물질로 형성되며, 이는 후속 처리에서 비트 라인 및 소스 라인으로 대체될 것이다. 따라서, 희생 영역(132)의 유전체 물질은 메모리 필름(116), 반도체층(118) 및 백 게이트 격리물(120) 물질의 에칭으로부터 높은 에칭 선택비를 갖는다. 희생 영역(132)에 허용되는 유전체 물질은 실리콘 산화물 또는 알루미늄 산화물과 같은 산화물; 실리콘 질화물과 같은 질화물; 실리콘 탄화물과 같은 탄화물; 기타; 또는 실리콘 산화질화물, 실리콘 산화탄화물, 실리콘 탄화질화물, 실리콘 산화탄화질화물 등과 같은 이들의 조합을 포함한다. 희생 영역(132)의 물질은 ALD, CVD, 유동성 CVD(FCVD) 등과 같은 허용 가능한 퇴적 공정에 의해 형성될 수 있다. 일부 실시형태에서, 희생 영역(132)은 CVD에 의해 퇴적된 실리콘 질화물과 같은 질화물로 형성된다. 최상부 유전체층(106)/희생층(108) 위의 과잉 물질을 제거하기 위해, 제거 프로세스가 희생 영역(132)의 물질에 적용될 수 있다. 상기 제거 프로세스는 화학적 기계적 연마(CMP), 에치-백(etch-back), 이들의 조합 등과 같은 평탄화 프로세스일 수 있다. 평탄화 프로세스는 희생 영역(132) 및 최상부 유전체층(106)/희생층(108)의 상부 표면들이 평탄화 프로세스 후에 (프로세스 편차 내에서) 동일 평면이 되도록 최상부 유전체층(106)/희생층(108)을 노출시킨다.
도 13에서, 백 게이트 격리물(120) 및 희생 영역(132)이 개구(136)를 형성하도록 패터닝된다. 개구(136)는 백 게이트 격리물(120) 및 희생 영역(132)에 대해 선택적인 에칭 프로세스로 형성될 수 있다(예를 들어, 반도체층(118) 및/또는 메모리 필름(116)의 물질보다 빠른 속도로 백 게이트 격리물(120) 및 희생 영역(132)의 물질을 선택적으로 제거함). 에칭은 반응성 이온 에칭(RIE), 중성 빔 에칭(NBE) 등, 또는 이들의 조합과 같은 임의의 허용 가능한 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다. 백 게이트 격리물(120)이 알루미늄 산화물로 형성되고 희생 영역(132)이 실리콘 질화물로 형성되는 실시형태에서, 개구(136)는 수소(H2) 또는 산소(O2) 가스와 혼합된 불소계 가스(예를 들어, C4F6)를 사용하는 건식 에칭에 의해 백 게이트 격리물(120) 및 희생 영역(132)을 관통하여 형성될 수 있으며, 이는 개구(136)의 패턴을 갖는 에칭 마스크를 사용하여 수행될 수 있다.
도 14에서, 희생 영역(132)의 추가 물질이 희생 영역(132)을 재형성하기 위해 개구(136)에 재퇴적(redeposited)된다. 이에 따라 각각의 희생 영역(132)은 제1 부분(132A) 및 제2 부분(132B)을 갖는다. 전술한 바와 같이, 희생 영역(132)은 후속 처리에서 비트 라인 및 소스 라인으로 대체될 것이며, 비트 라인/소스 라인은 메인 영역 및 확장 영역을 가질 것이다. 희생 영역(132)의 제1 부분(132A)은 개구(136)를 형성할 때 제거되지 않은 희생 물질의 부분에 대응하며, 비트 라인/소스 라인의 확장 영역으로 대체될 것이다. 희생 영역(132)의 제2 부분(132B)은 개구(136)에 재퇴적된 희생 물질의 부분에 대응하고, 비트 라인/소스 라인의 메인 영역으로 대체될 것이다. 희생 영역(132)의 부분(132A, 132B)은 재퇴적 동안 병합되어 그들 사이에 식별 가능한 계면이 존재하지 않을 수 있다.
도 15에서, 격리 영역을 위한 개구(140)가 희생 영역(132)을 통해 형성된다. 개구(140)는 희생 영역(132)을 후속 처리에서 비트 라인 및 소스 라인으로 대체될 부분들로 분할한다. 개구(140)는 희생 영역(132)에 대해 선택적인 에칭 프로세스로 형성될 수 있다(예를 들어, 희생 영역(132)의 물질을 메모리 필름(116)의 물질보다 더 빠른 속도로 선택적으로 제거함). 에칭은 반응성 이온 에칭(RIE), 중성 빔 에칭(NBE) 등, 또는 이들의 조합과 같은 임의의 허용 가능한 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다. 희생 영역(132)이 실리콘 질화물로 형성되는 실시형태에서, 개구(140)는 수소(H2) 또는 산소(O2) 가스와 혼합된 불소계 가스(예: C4F6)를 사용하는 건식 에칭에 의해 희생 영역(132)을 통해 형성될 수 있고, 이는 개구(140)의 패턴을 갖는 에칭 마스크로 수행된다.
반도체층(118)은 수평으로 인접한 트랜지스터의 반도체층들(118)이 방향(D1)(도 1a 및 1b 참조)을 따라 분할되도록 처리 동안 패터닝된다. 아래에서 더 상세히 설명되는 바와 같이, 반도체층(118)은 분할된 반도체층들(118)의 원하는 폭에 따라, 처리 동안 여러 단계 중 하나에서 패터닝될 수 있다. 이 실시형태에서, 반도체층들(118)은 희생 영역(132)/개구(140)의 패터닝과 함께 동시에 패터닝된다(도 15 참조). 다른 실시형태에서, 반도체층들(118)은 백 게이트 격리물(120)/개구(136)의 패터닝(도 13 참조)과 함께 동시에 패터닝된다. 또 다른 실시형태에서, 반도체층들(118)은 백 게이트 격리물(120)/개구(136)의 패터닝(도 13 참조) 후에 그러나 개구(136)에 희생 영역(132) 물질의 재퇴적(도 14 참조) 또는 희생 영역(132)/개구(140)의 패터닝(도 15 참조) 전에, 별도의 단계에서 패터닝된다, 그들이 개별적으로 패터닝될 때, 반도체층들(118)은 반도체층(118)에 선택적인 에칭 프로세스로 패터닝될 수 있다(예를 들어, 반도체층(118)의 물질을 메모리 필름(116)의 물질보다 더 빠른 속도로 선택적으로 제거함). 에칭은 반응성 이온 에칭(RIE), 중성 빔 에칭(NBE) 등, 또는 이들의 조합과 같은 임의의 허용 가능한 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다. 반도체층(118)이 IGZTO로 형성되는 실시형태에서, 반도체층(118)은 Cl2, BCl3, CF4, SF6 등을 사용하는 건식 에칭에 의해 패터닝될 수 있다.
도 16에서, 격리 영역(142)이 개구(140)에 형성된다. 이에 따라 격리 영역(142)은 희생 영역(132)을 통해 연장된다. 격리 영역(142)은 격리 영역(122)의 동일한 후보 물질 그룹에서 선택된 물질로 형성될 수 있고, 이는 격리 영역(122) 물질을 형성하기 위한 동일한 후보 방법 그룹으로부터 선택된 방법을 사용하여 형성될 수 있다. 격리 영역(122) 및 격리 영역(142)은 동일한 물질로 형성될 수 있거나 다른 물질을 포함할 수 있다. 일부 실시형태에서, 격리 영역(142)은 CVD에 의해 퇴적된 실리콘 산화물로 형성된다. 격리 영역(142)을 형성하기 위한 실시예로서, 절연 물질이 개구(140)에 형성된다. 그 다음 제거 프로세스가 최상부 유전체층(106)/워드 라인(114) 위의 과잉 절연 물질을 제거하기 위해 여러 층에 적용된다. 제거 프로세스는 화학적 기계적 연마(CMP), 에치-백, 이들의 조합 등과 같은 평탄화 프로세스일 수 있다. 남아 있는 절연 물질이 개구(140)에 격리 영역(142)을 형성한다.
도 17에서, 희생 영역(132)이 개구(144)를 형성하기 위해 제거된다. 개구(144)는 희생 영역(132)에 대해 선택적인 에칭 프로세스로 형성될 수 있다(예를 들어, 희생 영역(132)의 물질을 격리 영역(142), 백 게이트 격리물(120), 격리 영역(122), 반도체층(118) 및 메모리 필름(116)의 물질보다 빠른 속도로 선택적으로 제거함). 에칭은 등방성(isotropic)일 수 있다. 희생 영역(132)이 실리콘 질화물로 형성되는 실시형태에서, 개구(144)는 인산(H3PO4)을 사용하는 습식 에칭에 의해 형성될 수 있다. 다른 실시형태에서, 희생 영역(132)의 물질에 대해 선택적인 건식 에칭이 사용될 수 있다.
도 18에서, (비트 라인(146B) 및 소스 라인(146S)을 포함하는) 전도성 라인이 개구(144)에 형성된다. 비트 라인(146B) 및 소스 라인(146S)은 전도성 필라(pillars)이며, 비트 라인 필라 및 소스 라인 필라로 지칭될 수도 있다. 각각의 트랜지스터는 비트 라인(146B) 및 소스 라인(146S)을 포함하고, 격리 영역(122)이 비트 라인(146B)과 소스 라인(146S) 사이에 배치된다. 이 실시형태에서, 비트 라인(146B)/소스 라인(146S)은 반도체층(118)을 통해 연장된다. 다른 실시형태에서, 비트 라인(146B)/소스 라인(146S)은 또한 메모리 필름(116) 및 기판(102)을 통해 연장된다.
비트 라인(146B)/소스 라인(146S)을 형성하기 위한 실시예로서, 확산 배리어층, 접착층 등과 같은 라이너(liner) 및 메인층이 개구(144)에 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈룸, 탄탈룸 질화물 등과 같은 전도성 물질로 형성될 수 있으며, 원자층 퇴적(ALD), 화학적 기상 증착(CVD), 물리적 기상 증착(PVD) 등과 같은 컨포멀한 퇴적 프로세스에 의해 퇴적될 수 있다. 일부 실시형태에서, 라이너는 접착층을 포함할 수 있고 접착층의 적어도 일 부분은 확산 배리어층을 형성하도록 처리될 수 있다. 메인층은 텅스텐, 코발트, 루테늄, 알루미늄, 니켈, 구리, 구리 합금, 은, 금 등과 같은 전도성 물질로 형성될 수 있으며, ALD, CVD, PVD 등에 의해 퇴적될 수 있다. 일부 실시형태에서, 비트 라인(146B)/소스 라인(146S)은 티타늄 질화물로 형성된 라이너 및 텅스텐으로 형성된 메인층을 포함한다. 그 다음 제거 프로세스가 최상부 유전체층(106)/워드 라인(114) 위의 비트 라인(146B)/소스 라인(146S)의 과잉 물질(들)을 제거하기 위해 여러 층에 적용된다. 제거 프로세스는 화학적 기계적 연마(CMP), 에치-백(etch-back), 이들의 조합 등과 같은 평탄화 프로세스일 수 있다. 개구(144) 내의 남아 있는 물질(들)은 비트 라인(146B)/소스 라인(146S)을 형성한다. 평탄화 프로세스는 비트 라인(146B)/소스 라인(146S), 격리 영역(142), 격리 영역(122), 백 게이트 격리물(120), 반도체층(118), 메모리 필름(116) 및 최상부 유전체층(106)/워드 라인(114)의 상부 표면들이 평탄화 프로세스 후에 (프로세스 편차 내에서) 동일 평면에 있도록, 최상부 유전체층(106)/워드 라인(114)을 노출시킨다.
비트 라인(146B)/소스 라인(146S)은 각각 평면도에서 T형 단면을 갖는다. 구체적으로, 비트 라인(146B)은 반도체층(118)의 측벽을 따라 연장되는 메인 영역(146BM)을 가지며, 백 게이트 격리물(120)의 측벽을 따라 연장되는 확장 영역(146BE)을 가진다. 유사하게, 소스 라인(146S)은 반도체층(118)의 측벽을 따라 연장되는 메인 영역(146SM)을 가지며, 백 게이트 격리물(120)의 측벽을 따라 연장되는 확장 영역(146SE)을 가진다. 확장 영역(146BE, 146SE) 및 격리 영역(122)은 각각 제2 방향(D2)(도 1a 및 1b 참조)으로 동일한 폭을 갖는다. 패터닝된 백 게이트 격리물(120)은 메인 영역(146BM, 146SM)이 반도체층(118)과 접촉하도록 허용하지만, 확장 영역(146BE, 146SE)은 채널 영역을 제공하는 반도체층(118)의 부분으로부터 분리된 상태를 유지한다. 따라서, 확장 영역(146BE, 146SE)은 채널 영역을 단락(shorting)시키지 않고 백 게이트로서 작용할 수 있다.
도 19a, 19b 및 19c에서, 인터커넥트 구조물(160)이 중간 구조물 위에 형성된다. 인터커넥트 구조물(160)은 예를 들면, 유전체 물질(164) 내의 금속화 패턴(162)을 포함할 수 있다(도 19a에는 도시되지 않음, 도 19b 및 19c 참조). 유전체 물질(164)은 저-유전상수(low-k, LK) 또는 극저-유전상수(extra low-k, ELK) 유전체 물질의 하나 이상의 층과 같은 하나 이상의 유전체층을 포함할 수 있다. 금속화 패턴(162)은 유전체 물질(164)에 형성된 금속 인터커넥트(예를 들어, 전도성 라인(162L), 전도성 비아(162V) 등)일 수 있다. 인터커넥트 구조물(160)은 단일 다마신(damascene) 프로세스, 이중 다마신 프로세스 등과 같은 다마신 프로세스에 의해 형성될 수 있다. 인터커넥트 구조물(160)의 금속화 패턴(162)은 비트 라인(146B)/소스 라인(146S)에 전기적으로 연결되고, 트랜지스터(54)를 상호연결하여 기능적인 메모리를 형성한다.
전술한 바와 같이, 유전체층(106) 및 워드 라인(114)은 계단 구조물로 형성될 수 있다. 유전체층(106) 및 워드 라인(114)은 인터커넥트 구조물(160)의 형성 이전에 임의의 적절한 단계에서 계단 구조물을 형성하도록 패터닝될 수 있다. 인터커넥트 구조물(160)을 형성하는 것은 각각의 워드 라인(114)의 노출된 부분에 연결되는 전도성 콘택트(contacts)를 형성하는 것을 포함한다.
도 20a 내지 20j는 일부 실시형태에 따른 메모리 어레이(50)의 계단 구조물의 제조에 있어서 중간 단계의 도면이다. 도 20a 내지 20j는 도 1a에 도시된 참조 단면 B-B'를 따라 도시된 단면도이다. 메모리 필름(116), 반도체층(118), 백 게이트 격리물(120) 등과 같은 트랜지스터의 일부 피처(도 6 내지 19c 참조)는 예시의 명확성을 위해 도시되지 않았다. 도 20a 내지 20j에서, 다층 스택(104)은 희생층(108)이 워드 라인(114)으로 대체된 후에 계단 구조물을 형성하도록 패터닝된다. 도시된 프로세스는 다른 적절한 처리 단계에서 수행될 수 있음이 이해되어야 한다.
도 20a에서, 마스크(202)가 다층 스택(104) 위에 형성된다. 이 처리 단계에서, 다층 스택(104)은 (위에서 설명된 유전체층(106)과 같은) 교번하는 유전체층(204)(204A, 204B, 204C, 204D로 표시됨) 및 (위에서 설명된 워드 라인(114)과 같은) 전도성 층(206)(206A, 206B, 206C로 표시됨)을 포함한다. 마스크(202)는 포토레지스트 등일 수 있으며, 스핀-온 기술 등에 의해 형성될 수 있다.
도 20b에서, 마스크(202)는 영역(210A)에서의 다층 스택(104)을 노출시키고 다층 스택(104)의 나머지 부분은 마스킹하도록 패터닝된다. 예를 들어, 다층 스택(104)의 최상층(예를 들어, 유전체층(204D))은 영역(210A)에서 노출될 수 있다. 마스크(202)는 허용 가능한 포토리소그래피 기술을 사용하여 패터닝될 수 있다.
도 20c에서, 영역(210A)에서 다층 스택(104)의 노출된 부분은 마스크(202)를 에칭 마스크로 사용하여 에칭된다. 에칭은 습식 또는 건식 에칭, 반응성 이온 에칭(RIE), 중성 빔 에칭(NBE) 등, 또는 이들의 조합에 의한 것과 같은 임의의 허용 가능한 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다. 에칭은 영역(210A)에서 유전체층(204D) 및 전도성 층(206C)의 부분들을 제거하고 개구(212)를 정의할 수 있다. 유전체층(204D)과 전도성 층(206C)이 서로 다른 물질 조성을 갖기 때문에, 이들 층들의 노출된 부분을 제거하는 데 사용되는 에칭제는 상이할 수 있다. 일부 실시형태에서, 전도성 층(206C)은 유전체층(204D)을 에칭하는 동안 에칭 정지층으로서 작용하고, 유전체층(204C)은 전도성 층(206C)을 에칭하는 동안 에칭 정지층으로서 작용한다. 그 결과, 전도성 층(206C) 및 유전체층(204D)의 부분들이 다층 스택(104)의 나머지 층들을 제거함이 없이 선택적으로 제거될 수 있고, 개구(212)는 원하는 깊이로 연장될 수 있다. 대안적으로, 개구(212)가 원하는 깊이에 도달한 후에 개구(212)의 에칭을 중지하기 위해 시간제한 에칭(timed etch) 프로세스가 사용될 수 있다. 결과적인 구조물에서, 유전체층(204C)이 영역(210A)에서 노출된다.
도 20d에서, 마스크(202)는 다층 스택(104)의 추가적인 부분들을 노출하도록 트리밍된다. 마스크(202)는 허용 가능한 포토리소그래피 및/또는 에칭 기술을 사용하여 트리밍될 수 있다. 트리밍의 결과로, 마스크(202)의 폭이 감소되고, 영역(210B)의 다층 스택(104)의 부분들도 노출될 수 있다. 예를 들어, 유전체층(204C)의 상부 표면은 영역(210A)에서 노출될 수 있고, 유전체층(204D)의 상부 표면은 영역(210B)에서 노출될 수 있다.
도 20e에서, 영역(210A, 210B)의 유전체층(204D), 전도성 층(206C), 유전체층(204C) 및 전도성 층(206B)의 부분들이 마스크(202)를 에칭 마스크로서 사용하여 허용 가능한 에칭 프로세스에 의해 제거된다. 에칭은 습식 또는 건식 에칭, 반응성 이온 에칭(RIE), 중성 빔 에칭(NBE) 등, 또는 이들의 조합에 의한 것과 같은 임의의 허용 가능한 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다. 에칭은 개구(212)를 다층 스택(104)으로 더 연장할 수 있다. 유전체층(204D/204C) 및 전도성 층(206C/206B)이 상이한 물질 조성을 갖기 때문에, 이들 층들의 노출된 부분들을 제거하기 위해 사용되는 에칭제는 상이할 수 있다. 일부 실시형태에서, 전도성 층(206C)은 유전체층(204D)을 에칭하는 동안 에칭 정지층으로서 작용하고; 유전체층(204C)은 전도성 층(206C)을 에칭하는 동안 에칭 정지층으로서 작용하고; 전도성 층(206B)은 유전체층(204C)을 에칭하는 동안 에칭 정지층으로서 작용하고; 유전체층(204B)은 전도성 층(206B)을 에칭하는 동안 에칭 정지층으로서 작용한다. 그 결과, 유전체층(204D/204C) 및 전도성 층(206C/206B)의 부분들이 다층 스택(104)의 나머지 층들을 제거함이 없이 선택적으로 제거될 수 있으며, 개구(212)는 원하는 깊이로 확장될 수 있다. 또한, 에칭 프로세스 동안, 유전체층(204) 및 전도성 층(206)의 에칭되지 않은 부분들은 하부의 층들에 대한 에칭 마스크로서 작용하고, 그 결과 유전체층(204D) 및 전도성 층(206C)(도 20d 참조)의 이전(previous) 패턴이 하부의 유전체층(204C) 및 전도성 층(206B)으로 전사될 수 있다. 결과적인 구조물에서, 유전체층(204B)은 영역(210A)에서 노출되고, 유전체층(204C)은 영역(210B)에서 노출된다.
도 20f에서, 마스크(202)는 다층 스택(104)의 추가적인 부분들을 노출하도록 트리밍된다. 포토레지스트는 허용 가능한 포토리소그래피 기술을 사용하여 트리밍될 수 있다. 트리밍의 결과로, 마스크(202)의 폭이 감소되고, 영역(210C)의 다층 스택(104)의 부분들도 노출될 수 있다. 예를 들어, 유전체층(204B)의 상부 표면은 영역(210A)에서 노출될 수 있고; 유전체층(204C)의 상부 표면은 영역(210B)에서 노출될 수 있고; 전도성 층(204D)의 상부 표면은 영역(210C)에서 노출될 수 있다.
도 20g에서, 영역(210A, 210B, 210C)의 유전체층(204D, 204C, 204B)의 부분들이 마스크(202)를 에칭 마스크로서 사용하여 허용 가능한 에칭 프로세스에 의해 제거된다. 에칭은 습식 또는 건식 에칭, 반응성 이온 에칭(RIE), 중성 빔 에칭(NBE) 등, 또는 이들의 조합에 의한 것과 같은 임의의 허용 가능한 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다. 에칭은 개구(212)를 다층 스택(104)으로 더 연장할 수 있다. 일부 실시형태에서, 전도성 층(206C)은 유전체층(204D)을 에칭하는 동안 에칭 정지층으로서 작용하고; 전도성 층(206B)은 유전체층(204C)을 에칭하는 동안 에칭 정지층으로서 작용하고; 전도성 층(206A)은 유전체층(204B)을 에칭하는 동안 에칭 정지층으로서 작용한다. 그 결과, 유전체층(204D, 204C, 204B)의 부분들이 다층 스택(104)의 나머지 층들을 제거함이 없이 선택적으로 제거될 수 있으며, 개구(212)는 원하는 깊이로 확장될 수 있다. 또한, 에칭 프로세스 동안, 각각의 전도성 층(206)은 하부의 층들에 대한 에칭 마스크로서 작용하고, 그 결과 전도성 층(206C/206B)(도 20f 참조)의 이전 패턴이 하부의 유전체층(204C/204B)으로 전사될 수 있다. 결과적인 구조물에서, 전도성 층(206A)은 영역(210A)에서 노출되고; 전도성 층(206B)은 영역(210B)에서 노출되고; 전도성 층(206C)은 영역(210C)에서 노출된다.
도 20h에서, 마스크(202)가 예를 들면, 허용 가능한 애싱(ashing) 또는 습식 스트립(strip) 프로세스에 의해 제거될 수 있다. 이에 따라, 계단 구조물(214)이 형성된다. 계단 구조물은 유전체층(204) 및 전도성 층(206)의 교번하는 층들의 스택을 포함한다. 하부 전도성 층(206)은 더 넓고 상부 전도성 층(206)을 지나 측방향으로 연장되며, 각 전도성 층(206)의 폭은 기판(102)을 향하는 방향으로 증가한다. 예를 들어, 전도성 층(206A)은 전도성 층(206B)보다 길 수 있고; 전도성 층(206B)은 전도성 층(206C)보다 길 수 있다. 결과적으로, 후속 처리 단계에서 전도성 콘택트가 계단 구조물(214) 위에서부터 각각의 전도성 층(206)으로 형성될 수 있다.
도 20i에서, 금속간 유전체(inter-metal dielectric, IMD)(216)가 계단 구조물(214) 위에 퇴적된다. IMD(216)는 유전체 물질로 형성될 수 있고, CVD, 플라즈마-강화 CVD(PECVD) 또는 FCVD와 같은 임의의 적절한 방법에 의해 퇴적될 수 있다. 유전체 물질은 포스포-실리케이트 유리(phospho-silicate glass, PSG), 보로-실리케이트 유리(boro-silicate glass, BSG), 붕소-도핑된 포스포-실리케이트 유리(boron-doped phospho-silicate glass, BPSG), 도핑되지 않은 실리케이트 유리(undoped silicate glass, USG) 등을 포함할 수 있다. 허용되는 프로세스에 의해 형성된 다른 절연 물질이 사용될 수 있다. IMD(216)는 유전체층(204)의 측벽뿐만 아니라 전도성 층(206)의 측벽을 따라 연장된다. 또한, IMD(216)는 각각의 전도성 층(206)의 상부 표면과 접촉할 수 있다.
도 20i에 더 도시된 바와 같이, 계단 구조물(214) 위의 과잉 유전체 물질을 제거하기 위해 제거 프로세스가 IMD(216)에 적용된다. 일부 실시형태에서, 화학적 기계적 연마(CMP), 에치-백(etch-back) 프로세스, 이들의 조합 등과 같은 평탄화 프로세스가 사용될 수 있다. 평탄화 프로세스는, 평탄화 프로세스가 완료된 후 계단 구조물(214) 및 IMD(216)의 상부 표면이 (프로세스 편차 내에서) 동일 평면이 되도록 계단 구조물(214)을 노출시킨다.
도 20j에서, 인터커넥트 구조물(160)의 부분들이 형성된다. 예시의 단순화를 위해 인터커넥트 구조물(160)의 하나의 층만이 도시된다. 이 실시형태에서, 인터커넥트 구조물(160)을 형성하는 것은 IMD(216)를 통해 전도성 콘택트(166)를 형성하는 것을 포함한다. 전도성 콘택트(166)는 단일 다마신 프로세스, 이중 다마신 프로세스 등과 같은 다마신 프로세스에 의해 형성될 수 있다. 전도성 콘택트(166)는 각각의 전도성 층(206)(예를 들어, 위에서 설명된 워드 라인(114))에 연결된다.
도 21a 내지 21d는 일부 실시형태에 따른 메모리 어레이(50)의 평면도이다. 인터커넥트 구조물의 일부 피처가 도시되어 있다. 도 21a는 인터커넥트 구조물의 제1 레벨에서의 전도성 비아(예를 들어, 도 19b 및 19c의 제1 레벨 전도성 비아(162V1))를 도시한다. 도 21b는 인터커넥트 구조물의 제1 레벨에서의 전도성 라인(예를 들어, 도 19b 및 19c의 제1 레벨 전도성 라인(162L1))을 도시한다. 도 21c는 인터커넥트 구조물의 제2 레벨에서의 전도성 비아(예를 들어, 도 19b 및 19c의 제2 레벨 전도성 비아(162V2))를 도시한다. 도 21d는 인터커넥트 구조물의 제2 레벨에서의 전도성 라인(예를 들어, 도 19b 및 19c의 제2 레벨 전도성 라인(162L2))을 도시한다.
도 21a를 참조하면, 전도성 비아(162V1)는 비트 라인(146B)/소스 라인(146S)) 위에 있고 이들에 연결된다. 비트 라인들(146B) 및 소스 라인들(146S)은 평면도에서 메모리 어레이(50)의 행 및 열을 따라 교번하는 패턴으로 형성된다. 교번하는 패턴으로 비트 라인들(146B) 및 소스 라인들(146S)을 형성하는 것은 워드 라인(114)(도 19b 및 19c 참조)이 활성화될 때 인접한 비트 라인들(146B)/소스 라인들(146S)의 단락을 방지하는 데 도움이 된다. 이 실시형태에서, 인접한 비트 라인들(146B) 및 인접한 소스 라인들(146S)은 제1 방향(D1)(도 1a 및 1b 참조)을 따라 서로 측방향으로 정렬된다. 일부 실시형태에서, 각각의 전도성 비아(162V1)의 중심은 각각의 하부의 비트 라인(146B)/소스 라인(146S)의 중심과 측방향으로 정렬된다.
도 21b를 참조하면, 전도성 라인(162L1)은 전도성 비아(162V1) 위에 있고 이들에 연결된다. 전도성 라인(162L1)은 제1 방향(D1)(도 1a 및 1b 참조)으로 연장되고 하부의 비트 라인/소스 라인에 대한 상호연결(interconnection)을 측방향으로 오프셋(offset)한다. 다르게 말하면, 비트 라인들(146B)(도 21a 참조)에 연결된 전도성 라인들(162L1)은 제2 방향(D2)(도 1a 및 1b 참조)을 따라 소스 라인들(146S)(도 21a 참조)에 연결된 전도성 라인들(162L1)로부터 측방향으로 오프셋된다.
도 21c를 참조하면, 전도성 비아(162V2)는 전도성 라인(162L1) 위에 있고 이들에 연결된다. 전도성 라인들(162L1)은 하부의 비트 라인들/소스 라인들에 대한 상호연결을 측방향으로 오프셋하기 때문에, 각 전도성 비아(162V2)의 중심은 따라서 각각의 하부의 비트 라인/소스 라인의 중심 및 각각의 하부의 전도성 비아(162V1)의 중심으로부터 측방향으로 오프셋된다. 전도성 비아(162V2)는 전도성 비아(162V1)보다 클 수 있다(예를 들어, 더 큰 폭을 가질 수 있음).
도 21d를 참조하면, 전도성 라인(162L2)이 전도성 비아(162V2) 위에 있고 이들에 연결된다. 전도성 라인(162L2)은 비트 라인 인터커넥트(162B)(이는 비트 라인(146B)에 연결됨, 도 21a 참조) 및 소스 라인 인터커넥트(162S)(이는 소스 라인(146S)에 연결됨, 도 21a 참조)를 포함한다. 전도성 라인들(162L1)(도 21c 참조)은 하부의 비트 라인들/소스 라인들에 대한 상호연결을 측방향으로 오프셋하기 때문에, 비트 라인 인터커넥트(162B) 및 소스 라인 인터커넥트(162S)는 따라서 제2 방향(D2)(도 1a 및 1b 참조)으로 연장되는 직선 전도성 세그먼트들일 수 있다.
도 22a 내지 22c는 다양한 실시형태에 따른 메모리 셀의 평면도이다. 격리 영역(122)은 제1 방향(D1)(도 1a 및 1b 참조)으로 폭(W4)을 가질 수 있으며, 이는 약 1 nm 내지 약 100 nm의 범위에 있을 수 있다. 백 게이트 격리물(120)은 제1 방향(D1)으로 폭(W5)을 가질 수 있으며, 이는 약 1 nm 내지 약 100 nm 범위일 수 있다. 각각의 예시된 실시형태에서, 폭(W5)은 폭(W4)보다 크다. 반도체층(118)은 제1 방향(D1)으로 폭(W6)을 가질 수 있으며, 이는 약 1 nm 내지 약 100 nm 범위일 수 있다.
도 22a는 반도체층(118)이 희생 영역(132)/개구(140)의 패터닝과 동시에 패터닝된 실시형태를 도시한다(도 15 참조). 따라서, 폭(W6)은 폭(W5)보다 크다. 또한, 폭(W6)은 격리 영역(122), 소스 라인(146S) 및 비트 라인(146B)의 결합된 폭(W7)과 동일할 수 있다. 이 실시형태에서, 비트 라인(146B)/소스 라인(146S)의 메인 영역(146BM, 146SM)은 각각 메모리 필름(116)의 측벽으로부터 분리된다.
도 22b는 반도체층(118)이, 백 게이트 격리물(120)/개구(136)의 패터닝(도 13 참조) 후에 그러나 개구(136)에 희생 영역(132)의 물질의 재퇴적(도 14 참조) 또는 희생 영역(132)/개구(140)의 패터닝(도 15 참조) 전에, 개별적으로 패터닝된 실시형태를 도시한다. 따라서, 폭(W6)은 폭(W5)보다 크다. 또한, 폭(W6)은 격리 영역(122), 소스 라인(146S) 및 비트 라인(146B)의 결합된 폭(W7)보다 작다. 이 실시형태에서, 비트 라인(146B)/소스 라인(146S)의 메인 영역(146BM, 146SM)은 각각 메모리 필름(116)의 측벽 및 반도체층(118)의 복수의 측벽과 접촉한다.
도 22c는 반도체층(118)이 백 게이트 격리물(120)/개구(136)(도 13 참조)의 패터닝과 동시에 패터닝된 실시형태를 도시한다. 따라서, 폭(W6)은 폭(W5)과 동일하다. 또한, 폭(W6)은 격리 영역(122), 소스 라인(146S) 및 비트 라인(146B)의 결합된 폭(W7)보다 작다. 이 실시형태에서, 비트 라인(146B)/소스 라인(146S)의 메인 영역(146BM, 146SM)은 각각 메모리 필름(116)의 측벽 및 반도체층(118)의 단일의 측벽과 접촉한다.
도 23은 일부 다른 실시형태에 따른 메모리 어레이(50)의 단면도이다. 도 23은 도 20b와 유사한 단면을 따라 도시된다. 이 실시형태에서, 메모리 필름(116)은 복수의 저-유전상수 유전체층으로 형성된다. 구체적으로, 각각의 메모리 필름(116)은 제1 서브층(116L1), 제1 서브층(116L1) 상의 제2 서브층(116L2), 및 제2 서브층(116L2) 상의 제3 서브층(116L3)을 포함한다. 일부 실시형태에서, 제1 서브층(116L1) 및 제3 서브층(116L3)은 제1 유전체 물질(예를 들어, 실리콘 산화물과 같은 산화물)로 형성되고, 제2 서브층(116L2)은 상이한 제2 유전체 물질(예를 들어, 실리콘 질화물과 같은 질화물)로 형성된다. 저-유전상수 유전체층은 트랜지스터가 플로팅 게이트(floating gate) 트랜지스터로 작동하도록 할 수 있다.
도 2 내지 23에 대해 전술한 실시형태에서, 메모리 어레이(50)는 기판(102) 위에 형성된다. 일부 실시형태에서, 메모리 어레이(50)는 디바이스 패키징을 통해 다른 디바이스(예를 들어, 로직 다이(logic die))와 통합되는 독립형 디바이스(예를 들어, 메모리 다이)의 부분으로서 형성된다. 일부 실시형태에서, 메모리 어레이(50)는 로직 다이와 같은 다른 디바이스에 내장된다. 이러한 실시형태에서, 기판(102)은 생략될 수 있거나, 하부의 유전체층, 하부의 반도체 기판 등과 같은 하부의 층일 수 있다.
도 24는 일부 실시형태에 따른 반도체 디바이스(300)의 단면도이다. 도 24는 도 1a의 참조 단면 B-B'를 따라 도시된 단면도이다. 도 24는 단순화된 도면이며, 설명의 명확성을 위해 일부 피처는 생략되었다. 반도체 디바이스(300)는 로직 영역(300L) 및 메모리 영역(300M)을 포함한다. 메모리 영역(300M)에는 메모리 디바이스(예를 들어, 메모리)가 형성되고, 로직 영역(300L)에는 로직 디바이스(예를 들어, 로직 회로)가 형성된다. 예를 들어, 메모리 어레이(50)(도 1 참조)는 메모리 영역(300M)에 형성될 수 있고, 로직 디바이스는 로직 영역(300L)에 형성될 수 있다. 메모리 영역(300M)은 로직 영역(300L)의 엣지에 배치될 수 있거나, 로직 영역(300L)이 메모리 영역(300M)을 둘러쌀 수 있다.
로직 영역(300L) 및 메모리 영역(300M)은 동일한 반도체 기판(302) 위에 형성된다. 반도체 기판(302)은 실리콘이거나, 도핑되거나 도핑되지 않을 수 있으며, 또는 세미컨덕터-온-인슐레이터(semiconductor-on-insulator, SOI) 기판의 활성층일 수 있다. 반도체 기판(302)은 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 갈륨 질화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP를 포함하는 혼정 반도체; 또는 이들의 조합과 같은 다른 반도체 물질을 포함할 수 있다. 다층 또는 그래디언트(gradient) 기판과 같은 다른 기판도 사용될 수 있다.
디바이스(304)는 반도체 기판(302)의 활성 표면에 형성된다. 디바이스(304)는 능동 디바이스 또는 수동 디바이스일 수 있다. 예를 들어, 전기 부품은 임의의 적절한 형성 방법에 의해 형성된 트랜지스터, 다이오드, 커패시터, 저항기 등일 수 있다. 디바이스(304)는 상호 연결되어 반도체 디바이스(300)의 메모리 디바이스 및 로직 디바이스를 형성한다.
하나 이상의 층간 유전체(inter-layer dielectric, ILD)층(들)(306)이 반도체 기판(302) 상에 형성되고, 콘택트 플러그(308)와 같은 전기 전도성 피처가 디바이스(304)에 전기적으로 연결되어 형성된다. ILD층(들)(306)은 예를 들어, 실리콘 산화물과 같은 산화물, 포스포실리케이트 유리(phosphosilicate glass, PSG), 보로실리케이트 유리(borosilicate glass, BSG), 붕소-도핑된 포스포실리케이트 유리(boron-doped phosphosilicate glass, BPSG) 등; 실리콘 질화물과 같은 질화물; 기타와 같은 임의의 적절한 유전체 물질로 형성될 수 있다. ILD층(들)은 스핀 코팅, 물리적 기상 증착(PVD), 화학적 기상 증착(CVD) 등, 또는 이들의 조합과 같은 임의의 허용 가능한 퇴적 프로세스에 의해 형성될 수 있다. ILD층(들)의 전기 전도성 피처는 퇴적(deposition), 다마신(damascene)(예를 들어, 단일 다마신, 이중 다마신 등) 등 또는 이들의 조합과 같은 임의의 적절한 프로세스를 통해 형성될 수 있다.
인터커넥트 구조물(310)이 반도체 기판(302) 위에 형성된다. 인터커넥트 구조물(310)은 로직 영역(300L) 및 메모리 영역(300M) 각각에서 집적 회로를 형성하기 위해 디바이스(304)를 상호 접속한다. 인터커넥트 구조물(310)은 다중 금속화층(M1-M5)을 포함한다. 5개의 금속화층이 도시되어 있지만, 더 많거나 더 적은 금속화층이 포함될 수 있다는 것이 이해되어야 한다. 각각의 금속화층(M1-M5)은 유전체층에 금속화 패턴을 포함한다. 금속화 패턴은 반도체 기판(302)의 디바이스(304)에 연결되고, 하나 이상의 금속간 유전체(IMD)층에 형성된 금속 라인(L1-L5) 및 금속 비아(V1-V5)를 각각 포함한다. 인터커넥트 구조물(310)은 단일 다마신 프로세스, 이중 다마신 프로세스와 같은 다마신 프로세스 등에 의해 형성될 수 있다. 일부 실시형태에서, 콘택트 플러그(308)는 또한 최하부 층의 금속 비아(V1) 부분과 같이, 금속화 패턴의 부분이다.
이 실시형태에서, 메모리 어레이(50)는 인터커넥트 구조물(310)에 형성된다. 메모리 어레이(50)는 임의의 금속화층(M1-M5)에 형성될 수 있고, 중간 금속화층(M4)에 형성되는 것으로 도시되어 있지만, 그것은 또한 하부의 금속화층(M1-M3) 또는 상부의 금속화층(M5)에 형성될 수도 있다. 메모리 어레이(50)는 디바이스(304)에 전기적으로 연결된다. 이 실시형태에서, 메모리 어레이(50) 위에 놓인 금속화층(예를 들어, 금속화층(M5))은 소스 라인(146S) 및 비트 라인(146B)에 대한 인터커넥트를 포함한다. 메모리 어레이(50) 위에 놓인 금속화층(예를 들어, 금속화층(M5))은 또한 전도성 콘택트(166)(도 20j 참조)와 같이 워드 라인(114)에 대한 인터커넥트를 포함할 수 있다. 다른 실시형태에서, 메모리 어레이(50) 아래에 있는 금속화층(예를 들어, 금속화층(M3))은 소스 라인(146S), 비트 라인(146B) 및/또는 워드 라인(114)에 대한 인터커넥트를 포함한다.
일부 실시형태에서, 인터커넥트 구조물(310)은 먼저 메모리 어레이(50) 아래에 있는 층, 예를 들어 금속화층(M1-M3)을 형성함으로써 형성될 수 있다. 그 다음 메모리 어레이(50)가 금속화층(M3) 상에 형성될 수 있고, 이 때 기판(102)은 금속화층(M3)의 IMD 상의 에칭 정지층일 수 있다. 메모리 어레이(50)의 형성 후, 금속화층(M4)을 위한 IMD를 퇴적 및 평탄화한 다음 금속 라인(L4) 및 금속 비아(V4)를 형성하는 것(이는 IMD(216) 및 전도성 콘택트(166)를 형성하는 것을 포함할 수 있음, 도 20j 참조)과 같이, 금속화층(M4)의 나머지가 형성될 수 있다. 그 다음 메모리 어레이(50) 위에 놓인 층(존재하는 경우), 예를 들어 금속화층(M5)이 형성될 수 있다.
도 25 내지 27은 일부 다른 실시형태에 따른 메모리 어레이(50)의 제조에서 중간 단계의 도면이다. 도 25 내지 27은 3차원 도면이다. 메모리 어레이(50)의 일 부분이 도시되어 있다. 워드 라인의 계단 배열(도 1a 참조)과 같은 일부 피처는 설명의 명확성을 위해 일부 도면에는 도시되지 않았다.
도 25에서, 기판(102)이 제공되고 기판(102) 위에 다층 스택(104)이 형성된다. 이 실시형태에서는 다층 스택(104)이 교번하는 유전체층(106) 및 전도성 층(168)을 포함하는 것을 제외하면, 기판(102) 및 다층 스택(104)은 도 2와 관련하여 위에서 설명된 것과 유사한 방식으로 형성될 수 있다. 전도성 층(168)은 전도성 피처(114A, 114B)의 메인층(114AM, 114BM)의 동일한 후보 물질 그룹으로부터 선택된 물질로 형성될 수 있고, 전도성 피처(114A, 114B)의 메인층(114AM, 114BM)의 물질을 형성하기 위한 동일한 후보 방법의 그룹으로부터 선택된 방법을 사용하여 형성될 수 있다.
도 26에서, 트렌치(110)가 다층 스택(104)에서 패터닝된다. 트렌치(110)는 도 3과 관련하여 위에서 설명된 것과 유사한 방식으로 형성될 수 있다. 이 실시형태에서, 트렌치(110)를 형성하는 것은 전도성 층(168)을 패터닝하여 워드 라인(114)을 형성한다. 이 실시형태에서 워드 라인들(114)은 다수의 층을 포함하지 않을 수 있고, 그 대신 각각 전도성 물질(예를 들어, 텅스텐)의 연속 층(continuous layer)일 수 있다.
도 27에서, 메모리 필름(116), 반도체층(118), 백 게이트 격리물(120) 및 격리 영역(122)이 트렌치(110)에 형성된다. 이들 피처는 도 6과 관련하여 위에서 설명된 것과 유사한 방식으로 형성될 수 있다. 따라서 트랜지스터의 상기 피처들은 단일의 패터닝 프로세스에 의해 형성되며, 여기서 패터닝 프로세스만이 다층 스택(104)에서 트렌치(110) 및 트랜지스터의 층들을 형성하는 데 사용된다. 이 처리 단계 후에, 도 11 내지 도 18과 관련하여 위에서 설명된 바와 같이 격리 영역(122)의 부분들이 트랜지스터의 나머지 피처들로 대체될 수 있다. 그 다음 도 19a, 19b 및 19c와 관련하여 위에서 설명된 것과 유사한 방식으로, 인터커넥트 구조물이 형성될 수 있다.
실시형태들은 이점을 얻을 수 있다. 패터닝된 백 게이트 격리물(120)은 비트 라인(146B)/소스 라인(146S)의 확장 영역(146BE, 146SE)이 쓰기 동작(write operations) 동안 백 게이트로서도 작용하도록 한다. 백 게이트(back gates)는 쓰기 동작 동안 반도체층(118)(특히, 워드 라인(114) 말단(distal)에 있는 반도체층(118)의 부분)의 표면 전위(surface potential)를 제어(예를 들어, 감소)하는 것을 도모할 수 있다. 따라서 쓰기 동작을 위한 윈도우가 넓어질 수 있다. 쓰기 동작 동안 반도체층(118)의 표면 전위를 감소시키는 것은 또한 쓰기 동작 동안 메모리 필름(116)에 걸쳐 인가되는 쓰기 전압을 증가시키는 것을 도모한다. 따라서 메모리 어레이(50)의 성능이 향상될 수 있다.
일 실시형태에서, 디바이스는, 제1 방향으로 연장되는 워드 라인; 상기 워드 라인의 측벽 상의 데이터 저장층; 상기 데이터 저장층의 측벽 상의 채널층; 상기 채널층의 측벽 상의 백 게이트 격리물; 및 상기 채널층과 접촉하는 제1 메인 영역 및 상기 백 게이트 격리물에 의해 상기 채널층으로부터 분리된 제1 확장 영역을 가지며, 상기 제1 방향에 수직인 제2 방향으로 연장되는 비트 라인을 포함한다.
상기 디바이스의 일부 실시형태에서, 상기 비트 라인의 상기 제1 메인 영역은 상기 채널층에 의해 상기 데이터 저장층의 상기 측벽으로부터 분리된다. 상기 디바이스의 일부 실시형태에서, 상기 비트 라인의 상기 제1 메인 영역은 상기 데이터 저장층의 상기 측벽 및 상기 채널층의 단일의 측벽과 접촉한다. 상기 디바이스의 일부 실시형태에서, 상기 비트 라인의 상기 제1 메인 영역은 상기 데이터 저장층의 상기 측벽 및 상기 채널층의 복수의 측벽과 접촉한다. 일부 실시형태에서, 상기 디바이스는, 상기 채널층과 접촉하는 제2 메인 영역 및 상기 백 게이트 격리물에 의해 상기 채널층으로부터 분리된 제2 확장 영역을 가지며, 상기 제2 방향으로 연장되는 소스 라인, 및 상기 소스 라인과 상기 비트 라인 사이의 격리 영역을 더 포함한다. 상기 디바이스의 일부 실시형태에서, 상기 격리 영역, 상기 비트 라인의 상기 제1 확장 영역 및 상기 소스 라인의 상기 제2 확장 영역은, 상기 제1 방향 및 상기 제2 방향에 수직인 제3 방향으로 동일한 폭을 가진다. 상기 디바이스의 일부 실시형태에서, 상기 격리 영역은 상기 제1 방향으로 제1 폭을 가지고, 상기 백 게이트 격리물은 상기 제1 방향으로 상기 제1 폭보다 더 큰 제2 폭을 가진다. 상기 디바이스의 일부 실시형태에서, 상기 백 게이트 격리물은 알루미늄 산화물을 포함한다.
일부 실시형태에서, 디바이스는, 제1 방향으로 연장되고, 평면도에서 제1 T형 단면을 가지는 비트 라인; 상기 제1 방향으로 연장되고, 상기 평면도에서 제2 T형 단면을 가지는 소스 라인; 상기 소스 라인과 상기 비트 라인 사이의 격리 영역; 상기 제1 방향에 수직인 제2 방향으로 연장되는 워드 라인; 상기 워드 라인과, 상기 격리 영역, 상기 비트 라인의 제1 부분 및 상기 소스 라인의 제2 부분 각각과의 사이의 백 게이트 격리물; 상기 백 게이트 격리물과 상기 워드 라인 사이의 채널층; 및 상기 채널층과 상기 워드 라인 사이의 데이터 저장층을 포함한다.
상기 디바이스의 일부 실시형태에서, 상기 격리 영역은 상기 제2 방향으로 제1 폭을 가지고, 상기 백 게이트 격리물은 상기 제2 방향으로 제2 폭을 가지며, 상기 제2 폭은 상기 제1 폭보다 더 크다. 상기 디바이스의 일부 실시형태에서, 상기 채널층은 상기 제2 방향으로 상기 제2 폭을 가진다. 상기 디바이스의 일부 실시형태에서, 상기 채널층은 상기 제2 방향으로 제3 폭을 가지고, 상기 비트 라인, 상기 소스 라인 및 상기 격리 영역의 조합은 상기 제2 방향으로 제4 폭을 가지며, 상기 제3 폭은 상기 제2 폭보다 더 크고 상기 제4 폭보다 더 작다. 상기 디바이스의 일부 실시형태에서, 상기 채널층은 상기 제2 방향으로 제3 폭을 가지고, 상기 비트 라인, 상기 소스 라인 및 상기 격리 영역의 조합은 상기 제2 방향으로 상기 제3 폭을 가지며, 상기 제3 폭은 상기 제2 폭보다 더 크다. 일부 실시형태에서, 상기 디바이스는, 상기 소스 라인 위의 상기 소스 라인에 연결되는 소스 라인 인터커넥트; 및 상기 비트 라인 위의 상기 비트 라인에 연결되는 비트 라인 인터커넥트를 더 포함한다. 상기 디바이스의 일부 실시형태에서, 상기 백 게이트 격리물은 알루미늄 산화물을 포함한다.
일 실시형태에서, 방법은, 한 쌍의 제1 유전체층들 사이에 워드 라인을 형성하는 단계; 상기 제1 유전체층들의 측벽 및 상기 워드 라인의 측벽 상에 데이터 저장층을 퇴적하는 단계; 상기 데이터 저장층의 측벽 상에 채널층을 퇴적하는 단계; 상기 채널층의 측벽 상에 제1 유전체층을 퇴적하는 단계; 상기 제1 유전체층의 측벽 상에 제1 격리 영역을 형성하는 단계; 상기 제1 격리 영역의 제1 부분을 제거하는 단계 - 상기 제거 후에 상기 제1 격리 영역의 제2 부분이 남아 있음 - ; 상기 제1 격리 영역의 상기 제1 부분을 제거한 후, 상기 제1 유전체층을 패터닝하여 백 게이트 격리물을 형성하는 단계; 및 상기 제1 격리 영역의 상기 제2 부분의 양측에 비트 라인 및 소스 라인을 형성하는 단계 - 상기 백 게이트 격리물은 상기 채널층을 상기 비트 라인의 제1 부분 및 상기 소스 라인의 제2 부분으로부터 분리함 - 을 포함한다.
일부 실시형태에서, 상기 방법은, 상기 제1 유전체층을 패터닝하면서 상기 채널층을 패터닝하는 단계를 더 포함한다. 일부 실시형태에서, 상기 방법은, 상기 채널층을 통해 연장되는 제2 격리 영역을 형성하는 단계; 및 상기 제2 격리 영역을 형성하면서 상기 채널층을 패터닝하는 단계를 더 포함한다. 일부 실시형태에서, 상기 방법은, 상기 채널층을 통해 연장되는 제2 격리 영역을 형성하는 단계; 및 상기 제1 유전체층을 패터닝한 후 및 상기 제2 격리 영역을 형성하기 전에 상기 채널층을 패터닝하는 단계를 더 포함한다. 상기 방법의 일부 실시형태에서, 상기 제1 유전체층은 알루미늄 산화물로 형성된다.
이상의 내용은 이 분야의 기술자가 본 발명의 측면을 더 잘 이해할 수 있도록 여러 실시형태의 특징의 개요를 설명한다. 이 분야의 기술자는 본 발명과 동일한 목적을 수행하고/수행하거나 여기에 소개된 실시형태와 동일한 이점을 달성하기 위해, 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 이용할 수 있다는 것을 이해하여야 한다. 이 분야의 기술자는 그러한 균등한 구성은 본 발명의 사상 및 범위를 벗어나지 않으며, 본 발명의 사상 및 범위를 벗어나지 않고 다양한 변경, 치환 및 개조가 만들어질 수 있음을 인식해야 한다.
<부기>
1. 디바이스에 있어서,
제1 방향으로 연장되는 워드 라인;
상기 워드 라인의 측벽 상의 데이터 저장층;
상기 데이터 저장층의 측벽 상의 채널층;
상기 채널층의 측벽 상의 백 게이트 격리물(isolator); 및
제1 메인 영역 및 제1 확장 영역을 갖는 비트 라인 - 상기 제1 메인 영역은 상기 채널층과 접촉하고, 상기 제1 확장 영역은 상기 백 게이트 격리물에 의해 상기 채널층으로부터 분리되고, 상기 비트 라인은, 상기 제1 방향에 수직인 제2 방향으로 연장됨 -
을 포함하는, 디바이스.
2. 제1항에 있어서, 상기 비트 라인의 제1 메인 영역은 상기 채널층에 의해 상기 데이터 저장층의 측벽으로부터 분리되는, 디바이스.
3. 제1항에 있어서, 상기 비트 라인의 제1 메인 영역은 상기 데이터 저장층의 측벽 및 상기 채널층의 단일의 측벽과 접촉하는, 디바이스.
4. 제1항에 있어서, 상기 비트 라인의 제1 메인 영역은 상기 데이터 저장층의 측벽 및 상기 채널층의 복수의 측벽과 접촉하는, 디바이스.
5. 제1항에 있어서,
제2 메인 영역 및 제2 확장 영역을 갖는 소스 라인 - 상기 제2 메인 영역은 상기 채널층과 접촉하고, 상기 제2 확장 영역은 상기 백 게이트 격리물에 의해 상기 채널층으로부터 분리되고, 상기 소스 라인은 상기 제2 방향으로 연장됨 - ; 및
상기 소스 라인과 상기 비트 라인 사이의 격리 영역
을 더 포함하는, 디바이스.
6. 제5항에 있어서, 상기 격리 영역, 상기 비트 라인의 제1 확장 영역, 및 상기 소스 라인의 제2 확장 영역은, 상기 제1 방향 및 상기 제2 방향에 수직인 제3 방향으로 동일한 폭을 가지는, 디바이스.
7. 제5항에 있어서, 상기 격리 영역은 상기 제1 방향으로 제1 폭을 가지고, 상기 백 게이트 격리물은 상기 제1 방향으로 제2 폭을 가지고, 상기 제2 폭은 상기 제1 폭보다 더 큰, 디바이스.
8. 제1항에 있어서, 상기 백 게이트 격리물은 알루미늄 산화물을 포함하는, 디바이스.
9. 디바이스에 있어서,
제1 방향으로 연장되고, 평면도에서 제1 T형 단면을 가지는 비트 라인;
상기 제1 방향으로 연장되고, 상기 평면도에서 제2 T형 단면을 가지는 소스 라인;
상기 소스 라인과 상기 비트 라인 사이의 격리 영역;
상기 제1 방향에 수직인 제2 방향으로 연장되는 워드 라인;
상기 격리 영역, 상기 비트 라인의 제1 부분, 및 상기 소스 라인의 제2 부분 각각과 상기 워드 라인 사이의 백 게이트 격리물;
상기 백 게이트 격리물과 상기 워드 라인 사이의 채널층; 및
상기 채널층과 상기 워드 라인 사이의 데이터 저장층
을 포함하는, 디바이스.
10. 제9항에 있어서, 상기 격리 영역은 상기 제2 방향으로 제1 폭을 가지고, 상기 백 게이트 격리물은 상기 제2 방향으로 제2 폭을 가지고, 상기 제2 폭은 상기 제1 폭보다 더 큰, 디바이스.
11. 제10항에 있어서, 상기 채널층은 상기 제2 방향으로 상기 제2 폭을 가지는, 디바이스.
12. 제10항에 있어서, 상기 채널층은 상기 제2 방향으로 제3 폭을 가지고, 상기 비트 라인, 상기 소스 라인, 및 상기 격리 영역의 조합은 상기 제2 방향으로 제4 폭을 가지고, 상기 제3 폭은 상기 제2 폭보다 더 크고 상기 제4 폭보다 더 작은, 디바이스.
13. 제10항에 있어서, 상기 채널층은 상기 제2 방향으로 제3 폭을 가지고, 상기 비트 라인, 상기 소스 라인, 및 상기 격리 영역의 조합은 상기 제2 방향으로 상기 제3 폭을 가지며, 상기 제3 폭은 상기 제2 폭보다 더 큰, 디바이스.
14. 제10항에 있어서,
상기 소스 라인 위에 있고 상기 소스 라인에 연결되는 소스 라인 인터커넥트; 및
상기 비트 라인 위에 있고 상기 비트 라인에 연결되는 비트 라인 인터커넥트
를 더 포함하는, 디바이스.
15. 제10항에 있어서, 상기 백 게이트 격리물은 알루미늄 산화물을 포함하는, 디바이스.
16. 방법에 있어서,
제1 유전체층의 쌍 사이에 워드 라인을 형성하는 단계;
상기 제1 유전체층의 쌍의 측벽 및 상기 워드 라인의 측벽 상에 데이터 저장층을 퇴적시키는 단계;
상기 데이터 저장층의 측벽 상에 채널층을 퇴적시키는 단계;
상기 채널층의 측벽 상에 제1 유전체층을 퇴적시키는 단계;
상기 제1 유전체층의 측벽 상에 제1 격리 영역을 형성하는 단계;
상기 제1 격리 영역의 제1 부분을 제거하는 단계 - 상기 제거하는 단계 후에 상기 제1 격리 영역의 제2 부분이 남아 있음 - ;
상기 제1 격리 영역의 제1 부분을 제거하는 단계 후, 상기 제1 유전체층을 패터닝하여 백 게이트 격리물을 형성하는 단계; 및
상기 제1 격리 영역의 제2 부분의 양측에 비트 라인 및 소스 라인을 형성하는 단계 - 상기 백 게이트 격리물은 상기 채널층을 상기 비트 라인의 제1 부분 및 상기 소스 라인의 제2 부분으로부터 분리함 -
를 포함하는, 방법.
17. 제16항에 있어서,
상기 제1 유전체층을 패터닝하면서 상기 채널층을 패터닝하는 단계
를 더 포함하는, 방법.
18. 제16항에 있어서,
상기 채널층을 통해 연장되는 제2 격리 영역을 형성하는 단계; 및
상기 제2 격리 영역을 형성하면서 상기 채널층을 패터닝하는 단계
를 더 포함하는, 방법.
19. 제16항에 있어서,
상기 채널층을 통해 연장되는 제2 격리 영역을 형성하는 단계; 및
상기 제1 유전체층을 패터닝한 후에 그리고 상기 제2 격리 영역을 형성하기 전에 상기 채널층을 패터닝하는 단계
를 더 포함하는, 방법.
20. 제16항에 있어서, 상기 제1 유전체층은 알루미늄 산화물로 형성되는, 방법.

Claims (10)

  1. 디바이스에 있어서,
    제1 방향으로 연장되는 워드 라인;
    상기 워드 라인의 측벽 상의 데이터 저장층;
    상기 데이터 저장층의 측벽 상의 채널층;
    상기 채널층의 측벽 상의 백 게이트 격리물(isolator); 및
    제1 메인 영역 및 제1 확장 영역을 갖는 비트 라인 - 상기 제1 메인 영역은 상기 채널층과 접촉하고, 상기 제1 확장 영역은 상기 백 게이트 격리물에 의해 상기 채널층으로부터 분리되고, 상기 비트 라인은, 상기 제1 방향에 수직인 제2 방향으로 연장됨 -
    을 포함하는, 디바이스.
  2. 제1항에 있어서, 상기 비트 라인의 제1 메인 영역은 상기 채널층에 의해 상기 데이터 저장층의 측벽으로부터 분리되는, 디바이스.
  3. 제1항에 있어서, 상기 비트 라인의 제1 메인 영역은 상기 데이터 저장층의 측벽 및 상기 채널층의 단일의 측벽과 접촉하는, 디바이스.
  4. 제1항에 있어서, 상기 비트 라인의 제1 메인 영역은 상기 데이터 저장층의 측벽 및 상기 채널층의 복수의 측벽과 접촉하는, 디바이스.
  5. 제1항에 있어서,
    제2 메인 영역 및 제2 확장 영역을 갖는 소스 라인 - 상기 제2 메인 영역은 상기 채널층과 접촉하고, 상기 제2 확장 영역은 상기 백 게이트 격리물에 의해 상기 채널층으로부터 분리되고, 상기 소스 라인은 상기 제2 방향으로 연장됨 - ; 및
    상기 소스 라인과 상기 비트 라인 사이의 격리 영역
    을 더 포함하는, 디바이스.
  6. 제5항에 있어서, 상기 격리 영역, 상기 비트 라인의 제1 확장 영역, 및 상기 소스 라인의 제2 확장 영역은, 상기 제1 방향 및 상기 제2 방향에 수직인 제3 방향으로 동일한 폭을 가지는, 디바이스.
  7. 제5항에 있어서, 상기 격리 영역은 상기 제1 방향으로 제1 폭을 가지고, 상기 백 게이트 격리물은 상기 제1 방향으로 제2 폭을 가지고, 상기 제2 폭은 상기 제1 폭보다 더 큰, 디바이스.
  8. 제1항에 있어서, 상기 백 게이트 격리물은 알루미늄 산화물을 포함하는, 디바이스.
  9. 디바이스에 있어서,
    제1 방향으로 연장되고, 평면도에서 제1 T형 단면을 가지는 비트 라인;
    상기 제1 방향으로 연장되고, 상기 평면도에서 제2 T형 단면을 가지는 소스 라인;
    상기 소스 라인과 상기 비트 라인 사이의 격리 영역;
    상기 제1 방향에 수직인 제2 방향으로 연장되는 워드 라인;
    상기 격리 영역, 상기 비트 라인의 제1 부분, 및 상기 소스 라인의 제2 부분 각각과 상기 워드 라인 사이의 백 게이트 격리물;
    상기 백 게이트 격리물과 상기 워드 라인 사이의 채널층; 및
    상기 채널층과 상기 워드 라인 사이의 데이터 저장층
    을 포함하는, 디바이스.
  10. 방법에 있어서,
    제1 유전체층의 쌍 사이에 워드 라인을 형성하는 단계;
    상기 제1 유전체층의 쌍의 측벽들 및 상기 워드 라인의 측벽 상에 데이터 저장층을 퇴적시키는 단계;
    상기 데이터 저장층의 측벽 상에 채널층을 퇴적시키는 단계;
    상기 채널층의 측벽 상에 제1 유전체층을 퇴적시키는 단계;
    상기 제1 유전체층의 측벽 상에 제1 격리 영역을 형성하는 단계;
    상기 제1 격리 영역의 제1 부분을 제거하는 단계 - 상기 제거하는 단계 후에 상기 제1 격리 영역의 제2 부분이 남아 있음 - ;
    상기 제1 격리 영역의 제1 부분을 제거하는 단계 후, 상기 제1 유전체층을 패터닝하여 백 게이트 격리물을 형성하는 단계; 및
    상기 제1 격리 영역의 제2 부분의 양측에 비트 라인 및 소스 라인을 형성하는 단계 - 상기 백 게이트 격리물은 상기 채널층을 상기 비트 라인의 제1 부분 및 상기 소스 라인의 제2 부분으로부터 분리함 -
    를 포함하는, 방법.
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