KR20220085646A - 강유전층을 포함하는 반도체 장치 - Google Patents
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Abstract
일 실시예에 따르는 반도체 장치는 기판, 상기 기판의 표면에 수직인 방향으로 각각 연장되는 비트 라인 구조물 및 소스 라인 구조물, 상기 기판의 표면에 평행한 평면 상에서 상기 비트 라인 구조물 및 상기 소스 라인 구조물 사이에 배치되는 반도체층, 상기 반도체층의 제1 면 상에 배치되는 제1 강유전층, 및 상기 제1 강유전층 상에 배치되는 제1 게이트 전극층을 포함한다.
Description
본 개시(disclosure)는 대체로(generally) 반도체 장치에 관한 것으로서, 보다 상세하게는 강유전층을 포함하는 반도체 장치에 관한 것이다.
일반적으로, 강유전 물질은 외부 전계가 인가되지 않은 상태에서, 자발적인 전기적 분극을 가지는 물질을 의미한다. 또한, 강유전 물질은, 외부 전계가 인가될 때, 상기 전기적 분극이 히스테리시스 거동을 나타낼 수 있다. 이에 따라, 상기 인가되는 외부 전계를 제어하면, 상기 히스테리시스 거동을 따르는 다양한 분극을 상기 강유전 물질 내에 가역적으로 구현할 수 있다. 이러한 특징은 신호 정보를 비휘발적으로 저장하는 반도체 장치에 적용될 수 있다.
본 개시의 일 실시 예는 강유전층을 포함하는 반도체 장치를 제공한다.
본 개시의 일 실시 예는 강유전층을 포함하는 반도체 장치의 제조 방법을 제공한다.
본 개시의 일 실시 예에 따르는 반도체 장치는 기판, 상기 기판의 표면에 수직인 방향으로 각각 연장되는 비트 라인 구조물 및 소스 라인 구조물, 상기 기판의 표면에 평행한 평면 상에서 상기 비트 라인 구조물 및 상기 소스 라인 구조물 사이에 배치되는 반도체층, 상기 반도체층의 제1 면 상에 배치되는 제1 강유전층, 및 상기 제1 강유전층 상에 배치되는 제1 게이트 전극층을 포함한다.
본 개시의 다른 실시 예에 따르는 반도체 장치는 기판, 상기 기판의 표면에 수직인 방향으로 각각 연장되는 비트 라인 구조물 및 소스 라인 구조물, 및 상기 비트 라인 구조물 및 상기 소스 라인 구조물과 각각 전기적으로 연결되는 복수의 단위 셀 구조물을 포함한다. 상기 복수의 단위 셀 구조물 각각은, 상기 기판의 표면에 평행한 평면 상에 배치되고, 상기 비트 라인 구조물 및 상기 소스 라인 구조물과 각각 접하는 반도체층, 상기 반도체층의 제1 면 상에 배치되는 제1 강유전층, 및 상기 제1 강유전층 상에서 상기 비트 라인 구조물 및 상기 소스 라인 구조물과 각각 이격하여 배치되는 제1 게이트 전극층을 포함한다. 상기 복수의 단위 셀 구조물은 상기 기판의 표면에 수직인 방향으로 서로 이격하여 배치된다.
본 개시의 또다른 실시 예에 따르는 반도체 장치의 제조 방법이 개시된다. 상기 제조 방법에 있어서, 베이스 절연층을 구비하는 기판을 제공한다. 상기 베이스 절연층 상에 제1 적층 구조물을 형성하되, 상기 제1 적층 구조물은 상기 기판의 표면에 수직인 방향으로 서로 이격하여 배치되는 제1 및 제2 절연층, 및 상기 제1 및 제2 절연층 사이에 배치되는 반도체층 및 적어도 하나의 희생층을 포함한다. 상기 베이스 절연층 상에서 상기 제1 적층 구조물을 선택적으로 식각하여 제1 트렌치 및 제1 리세스 공간을 포함하는 제2 적층 구조물을 형성하되, 상기 제1 트렌치는 상기 베이스 절연층을 노출하도록 형성되며, 상기 제1 리세스 공간은 상기 제1 트렌치 내에서 상기 적어도 하나의 희생층을 선택적으로 식각함으로써 형성된다. 상기 제2 적층 구조물의 상기 제1 리세스 공간 내부에 배치되는 복수의 물질층을 포함하는 제3 적층 구조물을 형성하되, 상기 복수의 물질층은 상기 반도체층 상에 배치되는 계면 절연층, 적어도 상기 계면 절연층을 커버하도록 배치되는 강유전층, 상기 강유전층 상에 배치되는 게이트 전극층을 포함한다. 상기 베이스 절연층 상에서 상기 제3 적층 구조물의 상기 제1 트렌치 내부에 배치되는 비트 라인 구조물을 포함하는 제4 적층 구조물을 형성한다. 상기 베이스 절연층 상에서 상기 제4 적층 구조물을 선택적으로 식각하여, 상기 베이스 절연층을 노출시키는 제2 트렌치를 포함하는 제5 적층 구조물을 형성하되, 제2 트렌치는 상기 제2 트렌치의 측벽면 상에 상기 반도체층, 상기 강유전층, 상기 게이트 전극층 및 상기 제1 및 제2 절연층을 노출한다. 상기 제5 적층 구조물의 상기 제2 트렌치 내부에 배치되는 소스 라인 구조물을 포함하는 제6 적층 구조물을 형성한다.
본 개시의 실시 예에 따르는 반도체 장치는 기판의 표면에 각각 수직 방향으로 연장되는 비트 라인 구조물과 소스 라인 구조물 사이에 배치되는 단위 셀 구조물을 포함할 수 있다. 이 때, 상기 단위 셀 구조물은 상기 기판의 표면에 평행한 평면 상에서 전계 효과 트랜지스터 형태를 가지는 강유전 소자로 구현될 수 있다.
본 개시의 실시예에 따르면, 상기 전계 효과 트랜지스터 형태의 강유전 소자가 상기 기판의 표면에 평행한 평면 상에서 배치되기 때문에, 상기 기판의 표면에 수직인 방향을 따르는 상기 단위 셀 구조물의 높이가 감소될 수 있다. 이에 따라, 고정된 체적 내에서 상기 기판의 표면에 수직인 방향으로 적층되는 단위 셀 구조물의 밀도가 증가할 수 있다. 또한, 상기 단위 셀 구조물의 높이가 감소함에 따라. 상기 기판 상에 복수의 단위 셀 구조물이 적층될 때 상기 복수의 단위 셀 구조물의 높이에 대응하여 증가하는 상기 기판의 스트레스가 개선될 수 있다.
도 1은 본 개시의 일 실시 예에 따르는 반도체 장치의 개략적인 회로도이다.
도 2a는 본 개시의 일 실시 예에 따르는 반도체 장치를 개략적으로 나타내는 단면도이다.
도 2b는 도 2a의 반도체 장치의'A'부분의 확대도이다.
도 3a는 본 개시의 다른 실시 예에 따르는 반도체 장치를 개략적으로 나타내는 단면도이다.
도 3b는 도 3a의 반도체 장치의'B'부분의 확대도이다.
도 4a는 본 개시의 또다른 실시 예에 따르는 반도체 장치를 개략적으로 나타내는 단면도이다.
도 4b는 도 4a의 반도체 장치의'C'부분의 확대도이다.
도 5 내지 도 19는 본 개시의 일 실시 예에 따르는 반도체 장치의 제조 방법을 개략적으로 설명하는 단면도이다.
도 20 내지 도 25는 본 개시의 다른 실시 예에 따르는 반도체 장치의 제조 방법을 개략적으로 나타내는 도면이다.
도 26 내지 도 30은 본 개시의 또다른 실시 예에 따르는 반도체 장치의 제조 방법을 개략적으로 나타내는 도면이다.
도 2a는 본 개시의 일 실시 예에 따르는 반도체 장치를 개략적으로 나타내는 단면도이다.
도 2b는 도 2a의 반도체 장치의'A'부분의 확대도이다.
도 3a는 본 개시의 다른 실시 예에 따르는 반도체 장치를 개략적으로 나타내는 단면도이다.
도 3b는 도 3a의 반도체 장치의'B'부분의 확대도이다.
도 4a는 본 개시의 또다른 실시 예에 따르는 반도체 장치를 개략적으로 나타내는 단면도이다.
도 4b는 도 4a의 반도체 장치의'C'부분의 확대도이다.
도 5 내지 도 19는 본 개시의 일 실시 예에 따르는 반도체 장치의 제조 방법을 개략적으로 설명하는 단면도이다.
도 20 내지 도 25는 본 개시의 다른 실시 예에 따르는 반도체 장치의 제조 방법을 개략적으로 나타내는 도면이다.
도 26 내지 도 30은 본 개시의 또다른 실시 예에 따르는 반도체 장치의 제조 방법을 개략적으로 나타내는 도면이다.
이하, 첨부한 도면들을 참조하여, 본 출원의 실시 예들을 보다 상세하게 설명하고자 한다. 도면에서는 각 장치의 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다. 전체적으로 도면 설명시 관찰자 시점에서 설명하였고, 일 요소가 다른 요소 위에 위치하는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 위에 바로 위치하거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다. 복수의 도면들 상에서 동일 부호는 실질적으로 서로 동일한 요소를 지칭한다.
또한, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, '포함하다' 또는 '가지다' 등의 용어는 기술되는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 방법 또는 제조 방법을 수행함에 있어서, 상기 방법을 이루는 각 과정들은 문맥상 명백하게 특정 순서를 기재하지 않은 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 과정들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.
본 개시의 실시 예들에 따르면, 강유전층을 포함하는 전계 효과 트랜지스터 형태의 단위 셀 구조물을 포함하는 반도체 장치가 제공될 수 있다. 상기 강유전층은 상기 전계 효과 트랜지스터의 채널 영역과 게이트 전극층 사이에 배치될 수 있다. 일 실시 예로서, 상기 반도체 장치는 비휘발성 메모리 장치로 기능할 수 있다. 상기 반도체 장치의 쓰기 동작은, 소정의 기록 전압을 게이트 전극층에 인가하여 상기 강유전층에 서로 다른 잔류 분극을 구현하고, 상기 서로 다른 잔류 분극을 신호 정보로서 저장하는 과정으로 진행될 수 있다. 상기 반도체 장치의 읽기 동작은, 상기 강유전층에 저장된 잔류 분극의 크기 또는 배향에 따라 상기 전계 효과 트랜지스터의 문턱 전압이 변화하는 성질을 이용하여 수행될 수 있다.
도 1은 본 개시의 일 실시 예에 따르는 반도체 장치의 개략적인 회로도이다. 도 1을 참조하면, 반도체 장치(1)는 소스 라인(SL)과 제1 및 제2 비트 라인(BL1, BL2) 중 어느 하나 사이에 배치되는 복수의 단위 셀들(MC1, MC2, MC3, MC4)을 포함한다. 도 1에서는 복수의 단위 셀들(MC1, MC2, MC3, MC4)의 일 예로서, 제1 내지 제4 단위 셀(MC1, MC2, MC3, MC4)을 개시하고 있지만, 반드시 이에 한정되지 않고, 다른 다양한 개수의 단위 셀들이 적용될 수 있다.
도 1을 참조하면, 제1 내지 제4 단위 셀(MC1, MC2, MC3, MC4)은 제1 내지 제4 강유전층(FE1, FE2, FE3, FE4)을 게이트 유전층으로 각각 구비하는 전계 효과 트랜지스터 형태의 메모리 셀일 수 있다. 제1 내지 제4 단위 셀(MC1, MC2, MC3, MC4)의 제1 내지 제4 강유전층(FE1, FE2, FE3, FE4)에 제1 내지 제4 워드 라인(WL1, WL2, WL3, WL4)이 각각 전기적으로 연결될 수 있다.
제1 및 제2 단위 셀(MC1, MC2)을 구성하는 전계 효과 트랜지스터의 소스 전극(S1, S2)은 제1 및 제2 비트 라인(BL1, BL2)에 각각 전기적으로 연결될 수 있다. 제1 및 제2 단위 셀(MC1, MC2)을 구성하는 전계 효과 트랜지스터의 드레인 전극(D1, D2)은 각각 공통의 소스 라인(SL)에 전기적으로 연결될 수 있다. 즉, 제1 및 제2 단위 셀(MC1, MC2)은 소스 라인(SL)을 공유할 수 있다.
제3 및 제4 단위 셀(MC3, MC4)을 구성하는 전계 효과 트랜지스터의 소스 전극(S3, S4)은 제1 및 제2 비트 라인(BL1, BL2)에 각각 전기적으로 연결될 수 있다. 제3 및 제4 단위 셀(MC3, MC4)을 구성하는 전계 효과 트랜지스터의 드레인 전극(D3, D4)은 각각 공통의 소스 라인(SL)에 전기적으로 연결될 수 있다. 즉, 제3 및 제4 단위 셀(MC3, MC4)은 소스 라인(SL)을 공유할 수 있다.
도 1에 도시되는 반도체 장치(1)의 회로 구성은 이하에서 설명하는 본 개시의 실시예들에 따르는 반도체 장치(1a, 1b, 1c)에 적용될 수 있다.
도 2a는 본 개시의 일 실시 예에 따르는 반도체 장치(1a)를 개략적으로 나타내는 단면도이다. 도 2b는 도 2a의 반도체 장치(1a)의'A'부분의 확대도이다.
도 2a를 참조하면, 반도체 장치(1a)는 기판(101), 제1 및 제2 비트 라인(110a, 110b), 소스 라인(120), 및 제1 내지 제4 단위 셀 구조물(UC10, UC20, UC30, UC40)을 포함한다. 제1 및 제2 비트 라인 구조물(110a, 110b) 및 소스 라인 구조물(120)은 기판(101)의 표면(101S)에 수직인 제1 방향(즉, z-방향)으로 각각 연장될 수 있다.
제1 및 제3 단위 셀 구조물(UC10, UC30)은 제1 비트 라인 구조물(110a) 및 소스 라인 구조물(120) 사이에 각각 배치될 수 있다. 제1 및 제3 단위 셀 구조물(UC10, UC30)은 제1 비트 라인 구조물(110a) 및 소스 라인 구조물(120)과 각각 전기적으로 연결될 수 있다. 제1 및 제3 단위 셀 구조물(UC10, UC30)은 상기 제1 방향(즉, z-방향)으로 서로 이격하여 배치될 수 있다. 제1 및 제3 단위 셀 구조물(UC10, UC30) 사이에 층간 절연층(190)이 배치될 수 있다.
제2 및 제4 단위 셀 구조물(UC20, UC40)은 제2 비트 라인 구조물(110b) 및 소스 라인 구조물(120) 사이에 각각 배치될 수 있다. 제2 및 제4 단위 셀 구조물(UC20, UC40)은 제2 비트 라인 구조물(110b) 및 소스 라인 구조물(120)과 각각 전기적으로 연결될 수 있다. 제2 및 제4 단위 셀 구조물(UC20, UC40)은 상기 제1 방향(즉, z-방향)으로 서로 이격하여 배치될 수 있다. 제1 및 제3 단위 셀 구조물(UC10, UC30) 사이에 층간 절연층(190)이 배치될 수 있다.
한편, 도 2a에서는 4개의 단위 셀 구조물들을 도시하고 있으나, 반드시 이에 한정되지 않는다. 다른 실시 예들에 있어서, 제1 비트 라인 구조물(110a) 및 소스 라인 구조물(120) 사이에 다른 다양한 개수의 단위 셀 구조물이 배치될 수 있다. 마찬가지로, 제2 비트 라인 구조물(110b) 및 소스 라인 구조물(120) 사이에 다른 다양한 개수의 단위 셀 구조물이 배치될 수 있다.
도 2a를 참조하면, 기판(101)이 제공된다. 기판(101)은 반도체 물질을 포함할 수 있다. 일 예로서, 상기 반도체 물질은 실리콘, 게르마늄, 갈륨비소, 몰리브덴셀레나이드(MoSe2), 하프늄셀레나이드(HfSe2), 인듐셀레나이드(InSe), 갈륨셀레나이드(GaSe), 흑린(black phosphous), 인듐-갈륨-아연 산화물(IGZO), 또는 이들의 둘 이상의 조합을 포함할 수 있다. 반도체 물질은 도펀트에 의해 도핑될 수 있다. 상기 반도체 물질은 일 예로서, N형 또는 P형 도핑될 수 있다.
기판(101)에는 집적 회로가 배치될 수 있다. 상기 집적 회로는 일 예로서, 제1 내지 제4 단위 셀 구조물(UC10, UC20, UC30, UC40)에 대한 구동 회로 또는 제어 회로를 포함할 수 있다. 상기 집적 회로는 적어도 하나의 전계 효과 트랜지스터를 포함할 수 있다.
기판(101) 상에는 베이스 절연층(105)이 배치될 수 있다. 베이스 절연층(105)은 기판(101) 상에서 제1 비트 라인(110a), 제2 비트 라인(110a, 110b), 및 소스 라인(120)을 서로 전기적으로 절연할 수 있다. 상기 절연 물질은 일 예로서, 산화물, 질화물, 산질화물 또는 이들의 둘 이상의 조합을 포함할 수 있다.
제1 및 제2 비트 라인 구조물(110a, 110b)은 베이스 절연층(105) 상에서 서로 이격하여 배치될 수 있다. 제1 및 제2 비트 라인 구조물(110a, 110b)은 각각 상기 제1 방향(즉, z-방향)으로 연장될 수 있다. 제1 및 제2 비트 라인 구조물(110a, 110b)은 도 1의 회로도에서, 제1 및 제2 비트 라인(BL1, BL2)에 대응될 수 있다.
제1 및 제2 비트 라인 구조물(110a, 110b)은 필라 형태의 구조물일 수 있다. 일 예로서, 제1 및 제2 비트 라인 구조물(110a, 110b)은 사각 기둥 형태의 구조물일 수 있다. 제1 및 제2 비트 라인 구조물(110a, 110b)은 각각 전도성 물질을 포함할 수 있다. 상기 전도성 물질은 일 예로서, 도핑된 반도체, 금속, 전도성 금속 질화물, 전도성 금속 카바이드, 전도성 금속 실리사이드, 또는 전도성 금속 산화물을 포함할 수 있다. 상기 전도성 물질은 일 예로서, n형 또는 p형 도펀트로 도핑된 실리콘, 텅스텐, 티타늄, 구리, 알루미늄, 루테늄, 백금, 이리듐, 이리듐산화물, 텅스텐질화물, 티타늄질화물, 탄탈륨질화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드, 루테늄산화물 또는 이들의 둘 이상의 조합을 포함할 수 있다. 일 실시 예에서, 제1 및 제2 비트 라인 구조물(110a, 110b)은 실질적으로 동일한 재질로 이루어질 수 있다.
소스 라인 구조물(120)이 베이스 절연층(105) 상에 배치될 수 있다. 소스 라인 구조물(120)은 제1 및 제2 비트 라인 구조물(110a, 110b) 사이에 배치될 수 있다. 소스 라인 구조물(120)은 제1 방향(즉, z-방향)으로 연장될 수 있다. 소스 라인 구조물(120)은 도 1의 회로도에서, 소스 라인(SL)에 대응될 수 있다.
소스 라인 구조물(120)은 필라 형태의 구조물일 수 있다. 일 예로서, 소스 라인 구조물(120)은 사각 기둥 형태의 구조물일 수 있다. 소스 라인 구조물(120)은 전도성 물질을 포함할 수 있다. 상기 전도성 물질은 일 예로서, 도핑된 반도체, 금속, 전도성 금속 질화물, 전도성 금속 카바이드, 전도성 금속 실리사이드, 또는 전도성 금속 산화물을 포함할 수 있다. 상기 전도성 물질은 일 예로서, n형 또는 p형 도펀트로 도핑된 실리콘, 텅스텐, 티타늄, 구리, 알루미늄, 루테늄, 백금, 이리듐, 이리듐산화물, 텅스텐질화물, 티타늄질화물, 탄탈륨질화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드, 루테늄산화물 또는 이들의 둘 이상의 조합을 포함할 수 있다.
도 2a를 참조하면, 제1 내지 제4 단위 셀 구조물(UC10, UC20, UC30, UC40)은 도 1의 회로도에서, 제1 내지 제4 단위 셀(MC1, MC2, MC3, MC4)에 대응될 수 있다. 제1 내지 제4 단위 셀 구조물(U10, U20, U30, U40)의 구성은 실질적으로 동일할 수 있다. 이하에서는, 도 2b를 이용하여, 제1 내지 제4 단위 셀 구조물(UC10, UC20, UC30, UC40) 중 제1 단위 셀 구조물(UC10)을 설명한다. 제2 내지 제4 단위 셀 구조물(U20, U30, U40)의 구성은 제1 단위 셀 구조물(UC10)의 구성으로부터 자명할 수 있다.
도 2a 및 도 2b를 함께 참조하면, 베이스 절연층(105)의 상부에서, 기판(101)의 표면(101S)에 평행한 평면 상에 반도체층(130)이 배치될 수 있다. 일 예로서, 기판(101)의 표면(101S)에 평행한 평면은 상기 제1 방향(즉, z-방향)에 수직인 평면일 수 있다. 반도체층(130)은 제1 비트 라인 구조물(110a)과 소스 라인 구조물(120) 사이에 배치될 수 있다. 일 실시 예에서, 반도체층(130)은 제1 비트 라인 구조물(110a) 및 소스 라인 구조물(120)과 각각 접하도록 배치될 수 있다.
반도체층(130)은 반도체 물질을 포함할 수 있다. 상기 반도체 물질은 일 예로서, 실리콘, 게르마늄, 갈륨비소 등을 포함할 수 있다. 상기 반도체 물질은 다른 예로서, 2차원 반도체 물질을 포함할 수 있다. 상기 2차원 반도체 물질은 전이금속 이칼코게나이드(transition metal dichalcogenide, TMDC), 또는 흑린(black phosphous) 등을 포함할 수 있다. 상기 전이금속 이칼코게나이드는 일 예로서, 몰리브덴셀레나이드(MoSe2), 하프늄셀레나이드(HfSe2), 인듐셀레나이드(InSe), 갈륨셀레나이드(GaSe) 등을 포함할 수 있다. 상기 반도체 물질은 일 예로서, 인듐-갈륨-아연 산화물(IGZO)과 같은 금속 산화물을 포함할 수 있다. 반도체층(130)은 n형 또는 p형의 도펀트로 도핑될 수 있다. 반도체층(130)은 상기 도펀트의 양에 따라, 서로 다른 전기적 전도성을 가질 수 있다.
반도체층(130)은 제1 비트 라인 구조물(110a)과 접하는 소스 영역(132), 소스 라인 구조물(120)과 접하는 드레인 영역(134), 및 소스 영역(132)과 드레인 영역(134) 사이에 배치되는 채널 영역(136)을 포함할 수 있다. 소스 영역(132)과 드레인 영역(134)은 동일한 유형의 도펀트로 도핑될 수 있다. 채널 영역(136)은 소스 영역(132) 및 드레인 영역(134)과 다른 유형의 도펀트로 도핑될 수 있다. 일 예로서, 소스 영역(132)과 드레인 영역(134)은 n형의 도펀트로 도핑되고, 채널 영역(136)은 p형의 도펀트로 도핑될 수 있다. 다른 예로서, 소스 영역(132)과 드레인 영역(134)은 p형의 도펀트로 도핑되고, 채널 영역(136)은 n형의 도펀트로 도핑될 수 있다.
반도체층(130)은 서로 대향하는 제1 면(130S1) 및 제2 면(130S2)을 구비할 수 있다. 반도체층(130)의 제1 면(130S1) 상에 제1 계면 절연층(140U)이 배치될 수 있다. 제1 계면 절연층(140U) 상에 제1 강유전층(150U)이 배치될 수 있다. 제1 강유전층(150U) 상에 제1 게이트 전극층(160U)이 배치될 수 있다.
제1 계면 절연층(140U)은 절연 물질을 포함할 수 있다. 일 예로서, 제1 계면 절연층(140U)은 산화물, 질화물, 산질화물 또는 이들의 둘 이상의 조합을 포함할 수 있다. 제1 계면 절연층(140U)은 비정질일 수 있다. 제1 계면 절연층(140U)은 반도체층(130)과 제1 강유전층(150U)이 직접 계면을 형성하는 경우에 발생하는 계면 결함을 감소시키는 역할을 수행할 수 있다. 몇몇 다른 실시 예들에 있어서, 반도체층(130)과 제1 강유전층(150U) 사이의 계면 안정성이 확보되는 경우, 제1 계면 절연층(140U)은 생략될 수 있다.
제1 강유전층(150U)은 잔류 분극을 구비하는 강유전성 물질을 포함할 수 있다. 제1 강유전층(150U)은 결정질의 금속 산화물을 포함할 수 있다. 제1 강유전층(150U)은 이성분계 금속 산화물(binary metal oxide)을 포함할 수 있다. 제1 강유전층(150U)은 일 예로서, 하프늄 산화물, 지르코늄 산화물, 하프늄지르코늄 산화물 또는 이들의 둘 이상의 조합을 포함할 수 있다. 다른 실시 예에서, 제1 강유전층(150U)은 삼성분계 이상의 금속 산화물을 포함할 수 있다. 제1 강유전층(150U)은 일 예로서, Pb(Zr,Ti)O3, SrBi2Ta2O9, (Bi,La)4Ti3O12, BiFeO3 또는 이들의 둘 이상의 조합을 포함할 수 있다.
제1 게이트 전극층(160U)은 전도성 물질을 포함할 수 있다. 제1 게이트 전극층(160U)은 일 예로서, 상기 텅스텐(W), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 백금(Pt), 이리듐(Ir), 루테늄(Ru), 텅스텐 질화물, 티타늄질화물, 탄탈륨질화물, 이리듐 산화물, 루테늄 산화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드 또는 이들의 둘 이상의 조합을 포함할 수 있다.
도 2a 및 도 2b에 도시되지는 않았지만, 몇몇 실시 예들에 있어서, 제1 게이트 전극층(160U)은 상기 제1 방향에 비평행한 제2 방향으로 연장될 수 있다. 구체적으로, 제1 게이트 전극층(160U)은 기판(101)의 표면(101)에 평행한 평면 상에서 제1 비트 라인 구조물(110a) 및 소스 라인 구조물(120)에 수직인 방향(일 예로서, y-방향)으로 연장될 수 있다. 이 때, 제1 게이트 전극층(160U)은 워드 라인으로 기능할 수 있다.
도 2b를 다시 참조하면, 제1 비트 라인 절연층(182U)과 제1 소스 라인 절연층(184U)이 제1 강유전층(150U) 상에 배치될 수 있다. 제1 비트 라인 절연층(182U)과 제1 소스 라인 절연층(184U)은 제1 게이트 전극층(160U)과 동일 평면 상에 배치될 수 있다. 제1 비트 라인 절연층(182U)는 측면 방향(즉, 도 2a의 x-방향에 대응됨)으로 제1 비트 라인 구조물(110a)과 제1 게이트 전극층(160U)을 전기적으로 절연할 수 있다. 제1 소스 라인 절연층(184U)은 측면 방향(즉, 도 2a의 x-방향에 대응됨)으로 소스 라인 구조물(120)과 제1 게이트 전극층(160U)을 전기적으로 절연할 수 있다. 제1 비트 라인 절연층(182U) 및 제1 소스 라인 절연층(184U)는 각각 일 예로서, 산화물, 질화물, 산질화물 또는 이들의 둘 이상의 조합을 포함할 수 있다.
제1 게이트 전극층(160U), 제1 비트 라인 절연층(182U) 및 제1 소스 라인 절연층(184U) 상에는 제1 커버 유전층(170U)이 배치될 수 있다. 일 실시 예에서, 제1 커버 유전층(170U)은 제1 게이트 전극층(160U), 제1 비트 라인 절연층(182U) 및 제1 소스 라인 절연층(184U)과 접할 수 있다. 일 실시 예에서, 제1 커버 유전층(170U)은 제1 강유전층(150U)과 실질적으로 동일한 재질로 이루어질 수 있다. 제1 커버 유전층(170U) 상에는 층간 절연층(190)이 배치될 수 있다. 층간 절연층(190)은 일 예로서, 산화물, 질화물, 산질화물 또는 이들의 둘 이상의 조합을 포함할 수 있다.
도 2b를 다시 참조하면, 반도체층(130)의 제2 면(130S2) 상에 제2 계면 절연층(140L)이 배치될 수 있다. 제2 계면 절연층(140L) 상에 제2 강유전층(150L)이 배치될 수 있다. 제2 강유전층(150L) 상에 제2 게이트 전극층(160L)이 배치될 수 있다. 제2 계면 절연층(140L), 제2 강유전층(150L), 및 제2 게이트 전극층(160L)의 구성은 제1 계면 절연층(140U), 제1 강유전층(150U), 및 제1 게이트 전극층(160U)의 구성과 실질적으로 동일할 수 있다.
또한, 제2 강유전층(150L) 상에 제2 비트 라인 절연층(182L)과 제2 소스 라인 절연층(184L)이 배치될 수 있다. 제2 비트 라인 절연층(182L)은 측면 방향(즉, 도 2a의 x-방향에 대응됨)으로 제1 비트 라인 구조물(110a)과 제2 게이트 전극층(160L)을 전기적으로 절연할 수 있다. 제2 소스 라인 절연층(184L)은 측면 방향(즉, 도 2a의 x-방향에 대응됨)으로 소스 라인 구조물(120)과 제2 게이트 전극층(160L)을 전기적으로 절연할 수 있다. 제2 비트 라인 절연층(182L)의 구성은 제1 비트 라인 절연층(182U)의 구성과 실질적으로 동일하며, 제2 소스 라인 절연층(184L)의 구성은 제1 소스 라인 절연층(184U)의 구성과 실질적으로 동일할 수 있다.
제2 게이트 전극층(160L), 제2 비트 라인 절연층(182L) 및 제2 소스 라인 절연층(184L) 상에는 제2 커버 유전층(170L)이 배치될 수 있다. 제2 커버 유전층(170L)의 구성은 제1 커버 유전층(170U)의 구성과 실질적으로 동일할 수 있다. 제2 커버 유전층(170L) 상에는 층간 절연층(190)이 배치될 수 있다.
일 실시 예에 있어서, 도 2a 및 도 2b에 도시되지는 않았지만, 제1 게이트 전극층(160U)과 제2 게이트 전극층(160L)은 전기적으로 연결될 수 있다. 일 예로서, 제1 게이트 전극층(160U)과 제2 게이트 전극층(160L)은 기판(101)의 표면(101S)에 수직인 방향으로 배치되는 전도성 비아(미도시)를 통해 서로 연결될 수 있다. 이에 따라, 제1 단위 셀 구조물(UC10)에서, 제1 및 제2 게이트 전극층(160U, 160L)은 동일한 타이밍에 동일한 게이트 전압을 인가받아, 대응하는 제1 및 제2 강유전층(150U, 150L)의 분극을 동시에 제어할 수 있다. 이에 따라, 제1 및 제2 강유전층(150U, 150L) 내에 동일한 전기적 신호가 저장될 수 있다. 결과적으로, 제1 단위 셀 구조물(U10)은 단일 메모리 셀로 동작할 수 있다.
다른 실시 예에 있어서, 제1 및 제2 게이트 전극층(160U, 160L)은 서로 전기적으로 분리될 수 있다. 제1 단위 셀 구조물(UC10)에서, 제1 및 제2 게이트 전극층(160U, 160L)은 각각 서로 다른 게이트 전압을 인가받아, 대응하는 제1 및 제2 강유전층(150U, 150L)의 분극을 각각 제어할 수 있다. 이에 따라, 제1 및 제2 강유전층(150U, 150L) 내에 별개의 전기적 신호가 저장될 수 있다. 결과적으로, 제1 단위 셀 구조물(U10)은 두 개의 메모리 셀로 동작할 수 있다.
도 3a는 본 개시의 다른 실시 예에 따르는 반도체 장치(1b)를 개략적으로 나타내는 단면도이다. 도 3b는 도 3a의 반도체 장치(1b)의'B'부분의 확대도이다. 반도체 장치(1b)는 도 2a 및 도 2b의 반도체 장치(1a)와 대비하여, 제1 내지 제4 단위 셀 구조물(UC11, UC21, UC31, UC41)의 구성이 차별된다.
도 3a를 참조하면, 반도체 장치(1b)의 제1 내지 제4 단위 셀 구조물(UC11, UC21, UC31, UC41)은 도 1의 회로도에서, 제1 내지 제4 단위 셀(MC1, MC2, MC3, MC4)에 대응될 수 있다. 제1 내지 제4 단위 셀 구조물(UC11, UC21, UC31, UC41)의 구성은 실질적으로 서로 동일할 수 있다. 이하에서는, 도 3b를 이용하여, 제1 내지 제4 단위 셀 구조물(UC11, UC21, UC31, UC41) 중 제1 단위 셀 구조물(UC11)을 구체적으로 설명한다.
도 3a 및 도 3b를 함께 참조하면, 베이스 절연층(105)의 상부에서, 기판(101)의 표면(101S)에 평행한 평면 상에 반도체층(130)이 배치될 수 있다. 일 예로서, 기판(101)의 표면(101S)에 평행한 평면은 상기 제1 방향(즉, z-방향)에 수직인 평면일 수 있다.
반도체층(130)은 제1 비트 라인 구조물(110a)과 접하는 소스 영역(132), 소스 라인 구조물(120)과 접하는 드레인 영역(134), 및 소스 영역(132)과 드레인 영역(134) 사이에 배치되는 채널 영역(136)을 포함할 수 있다.
반도체층(130)의 제1 면(130S1) 상에 제1 계면 절연층(140U)이 배치될 수 있다. 제1 계면 절연층(140U) 상에 제1 전기적 플로팅층(242U)이 배치될 수 있다. 제1 전기적 플로팅층(242U) 상에 제1 강유전층(250U)이 배치될 수 있다. 제1 강유전층(250U)은 제1 부분(250U1), 제2 부분(250U2) 및 제3 부분(250U3)을 포함할 수 있다. 제1 부분(250U1) 및 제2 부분(250U2)은 서로 다른 평면 상에 배치될 수 있다. 제3 부분(250U3)은 제1 부분(250U1) 및 제2 부분(250U2)을 서로 연결시킬 수 있다. 제1 강유전층(250U)의 제1 부분(250U1)과 제2 부분(250U2) 사이에 제1 게이트 전극층(260U)이 배치될 수 있다. 제1 강유전층(250U)의 제2 부분(250U2) 상에 제1 커버 전도층(244U)이 배치될 수 있다.
제1 전기적 플로팅층(242U)은 전도성 물질을 포함할 수 있다. 상기 전도성 물질은 일 예로서, 금속, 전도성 금속 질화물, 전도성 금속 산화물 등을 포함할 수 있다. 제1 전기적 플로팅층(242U)은 제1 단위 셀 구조물(UC11) 내에서 전기적으로 플로팅될 수 있다.
제1 전기적 플로팅층(242U)은 제1 강유전층(250U)의 제1 부분(250U1)과 계면을 형성할 수 있다. 한편, 제1 강유전층(250U)의 제1 부분(250U1) 내부에 강유전 분극이 형성되는 경우, 상기 계면에 인접한 제1 부분(250U1)의 내부에 상기 강유전 분극이 유도하는 전하가 분포할 수 있다. 제1 전기적 플로팅층(242U)은 상기 유도된 전하를 스크린할 수 있는 충분한 양의 반대 극성의 전하를 상기 졔면에 인접한 제1 전기적 플로팅층(242U)의 내부 영역에 제공할 수 있다. 이에 따라, 상기 강유전 분극에 의해 제1 강유전층(250U) 내부에서 유도된 전하가 제1 전기적 플로팅층(242U)이 제공한 전하에 의해 상쇄될 수 있다. 그 결과, 상기 강유전 분극에 의해 유도된 전하에 의해 제1 강유전층(250U) 내부에 탈분극 전계(depolarization electric field)가 발생하는 것을 방지할 수 있다. 이로서, 상기 탈분극 전계에 의해 제1 강유전층(250U)의 상기 강유전 분극이 열화되는 것을 방지할 수 있다.
제1 전기적 플로팅층(242U)은 제1 비트 라인 절연층(282U)에 의해 제1 비트 라인 구조물(110a)과 전기적으로 절연될 수 있다. 제1 전기적 플로팅층(242U)은 제1 소스 라인 절연층(284U)에 의해 소스 라인 구조물(120)과 전기적으로 절연될 수 있다.
제1 강유전층(250U)은 제1 전기적 플로팅층(242U)을 커버하는 제1 부분(250U1)을 포함할 수 있다. 제1 부분(250U1)은 제1 게이트 전극층(260U)과 반도체층(130) 사이에 배치되어, 강유전 분극을 신호 정보로 저장하는 기능을 실질적으로 수행할 수 있다.
제1 강유전층(250U)의 제2 부분(250U2)이 제1 게이트 전극층(260U)과 제1 커버 전도층(244U) 사이에 배치될 수 있다. 제1 강유전층(250U)의 제3 부분(250U3)이 소스 라인 구조물(120)의 측벽면 상에 배치되어, 제1 부분(250U1)과 제2 부분(250U2)을 연결시킬 수 있다. 일 실시 예에서, 제2 및 제3 부분(250U2, 250U3)은 제1 게이트 전극층(250U)과 반도체층(130)의 채널 영역(136) 사이에 인가되는 게이트 전압에 의해 전기적으로 제어되지 않을 수 있다. 따라서, 제2 및 제3 부분(250U2, 250U3)은 제1 게이트 전극층(250U)과 채널 영역(136) 사이에서 상기 강유전 분극을 신호 정보로 저장하는 메모리 기능을 실질적으로 수행하지 않을 수 있다.
제1 강유전층(250U)의 제1 내지 제3 부분(250U1, 250U2, 250U3)을 구성하는 물질은 도 2a 및 도 2b와 관련하여 상술한 제1 강유전층(150U)을 구성하는 물질과 실질적으로 동일할 수 있다.
제1 게이트 전극층(260U)이 제1 강유전층(250U)의 제1 부분(250U1)과 제2 부분(250U2) 사이에 배치될 수 있다. 제1 게이트 전극층(260U)을 구성하는 물질은 도 2a 및 도 2b와 관련하여 상술한 제1 게이트 전극층(160U)을 구성하는 물질과 실질적으로 동일할 수 있다. 제1 게이트 전극층(260U)은 제1 비트 라인 절연층(282U)에 의해 제1 비트 라인 구조물(110a)과 전기적으로 절연될 수 있다.
도 3a 및 도 3b에 도시되지는 않았지만, 몇몇 실시 예들에 있어서, 제1 게이트 전극층(260U)은 상기 제1 방향(즉, z-방향)에 비평행한 제2 방향으로 연장될 수 있다. 구체적으로, 제1 게이트 전극층(260U)은 기판(101)의 표면(101)에 평행한 평면 상에서 제1 비트 라인 구조물(110a) 및 소스 라인 구조물(120)에 수직인 방향(일 예로서, y-방향)으로 연장될 수 있다. 제1 게이트 전극층(260U)은 워드 라인으로 기능할 수 있다.
제1 커버 전도층(244U)은 제1 강유전층(250U)의 제2 부분(250U2)을 부분적으로 접하도록 배치될 수 있다. 제1 커버 전도층(244U)은 전도성 물질을 포함할 수 있다. 일 실시 예에 있어서, 제1 커버 전도층(244U)은 전기적으로 플로팅될 수 있다. 제1 커버 전도층(244U)은 제1 비트 라인 절연층(282U)에 의해 제1 비트 라인 구조물(110a)과 전기적으로 절연될 수 있다. 제1 커버 전도층(244U)은 제1 소스 라인 절연층(284U)에 의해 소스 라인 구조물(120)과 전기적으로 절연될 수 있다. 제1 커버 전도층(244U) 상에는 층간 절연층(190)이 배치될 수 있다. 층간 절연층(190)은 제1 커버 전도층(244U), 제1 비트 라인 절연층(282U) 및 제1 소스 라인 절연층(284U)과 접하도록 배치될 수 있다.
도 3b를 다시 참조하면, 반도체층(130)의 제2 면(130S2) 상에 제2 계면 절연층(140L)이 배치될 수 있다. 제2 계면 절연층(140L) 상에 제2 전기적 플로팅층(242L)이 배치될 수 있다. 제2 전기적 플로팅층(242L) 상에 제2 강유전층(250L)이 배치될 수 있다. 제2 강유전층(250L)은 제1 부분(250L1), 제2 부분(250L2) 및 제3 부분(250L3)을 포함할 수 있다. 제1 부분(250L1) 및 제2 부분(250L2)은 서로 다른 평면 상에 배치될 수 있다. 제3 부분(250L3)이 제1 부분(250L1) 및 제2 부분(250L2)을 서로 연결시킬 수 있다. 제2 강유전층(250L)의 제1 부분(250L1)과 제2 부분(250L2) 사이에 제2 게이트 전극층(260L)이 배치될 수 있다. 제2 강유전층(250L)의 제2 부분(250L2) 상에 제2 커버 전도층(244L)이 배치될 수 있다.
제2 전기적 플로팅층(242L), 제2 게이트 전극층(260L) 및 제2 커버 전도층(244L) 각각과 제1 비트 라인 구조물(110a) 사이에는 제2 비트 라인 절연층(282L)이 배치될 수 있다. 제2 전기적 플로팅층(242L), 및 제2 커버 전도층(244L) 각각과 소스 라인 구조물(120) 사이에는 제2 소스 라인 절연층(284L)이 배치될 수 있다.
제2 커버 전도층(244L) 상에는 층간 절연층(190)이 배치될 수 있다. 층간 절연층(190)은 제2 커버 전도층(244L), 제2 비트 라인 절연층(282L) 및 제2 소스 라인 절연층(284L)와 접하도록 배치될 수 있다.
제2 계면 절연층(140L), 제2 전기적 플로팅층(242L), 제2 강유전층(250L), 제2 게이트 전극층(260L), 제2 커버 전도층(244L), 제2 비트 라인 절연층(282L), 및 제2 소스 라인 절연층(284L)의 구성은, 제1 계면 절연층(140U), 제1 전기적 플로팅층(242U), 제1 강유전층(250U), 제1 게이트 전극층(260U), 제1 커버 전도층(244U), 제1 비트 라인 절연층(282U), 및 제1 소스 라인 절연층(284U)의 구성과 실질적으로 동일할 수 있다.
일 실시 예에 있어서, 도 3a 및 도 3b에 도시되지는 않았지만, 제1 게이트 전극층(260U)과 제2 게이트 전극층(260L)은 전기적으로 연결될 수 있다. 일 예로서, 제1 게이트 전극층(260U)과 제2 게이트 전극층(160L)은 기판(101)의 표면(101S)에 수직인 방향으로 배치되는 전도성 비아(미도시)를 통해 서로 연결될 수 있다. 이에 따라, 제1 단위 셀 구조물(UC11)은 단일 메모리 셀로 동작할 수 있다.
다른 실시 예에 있어서, 제1 및 제2 게이트 전극층(260U, 260L)은 서로 전기적으로 분리될 수 있다. 이에 따라, 제1 단위 셀 구조물(UC11)은 두 개의 메모리 셀로 동작할 수 있다.
도 4a는 본 개시의 또다른 실시 예에 따르는 반도체 장치(1c)를 개략적으로 나타내는 단면도이다. 도 4b는 도 4a의 반도체 장치(1c)의'C'부분의 확대도이다. 반도체 장치(1c)는 도 2a 및 도 2b의 반도체 장치(1a)와 대비하여, 제1 내지 제4 단위 셀 구조물(UC12, UC22, UC32, UC42)의 구성이 차별된다.
도 4a를 참조하면, 반도체 장치(1c)의 제1 내지 제4 단위 셀 구조물(UC12, UC22, UC32, UC42)은 도 1의 회로도에서, 제1 내지 제4 단위 셀(MC1, MC2, MC3, MC4)에 대응될 수 있다. 제1 내지 제4 단위 셀 구조물(UC12, UC22, UC32, UC42)의 구성은 실질적으로 서로 동일할 수 있다. 이하에서는, 도 4b를 이용하여, 제1 내지 제4 단위 셀 구조물(UC12, UC22, UC32, UC42) 중 제1 단위 셀 구조물(UC12)을 설명한다.
도 4b를 참조하면, 제1 단위 셀 구조물(UC12)은 반도체층(130)의 제1 면(130S1) 상에만 배치되는 계면 절연층(140), 강유전층(150), 게이트 전극층(160), 및 커버 유전층(170)을 포함할 수 있다. 또한, 제1 단위 셀 구조물(UC12)은 반도체층(130)의 제1 면(130S1) 상에만 배치되는 비트 라인 절연층(182)과 소스 라인 절연층(184)을 구비할 수 있다. 반도체층(130)의 제2 면(130S2) 상에는 층간 절연층(190)이 배치될 수 있다.
계면 절연층(140), 강유전층(150), 게이트 전극층(160), 커버 유전층(170), 비트 라인 절연층(182) 및 소스 라인 절연층(184)의 구성은 도 2a 및 도 2b와 관련하여 상술한 제1 계면 절연층(140U), 제1 강유전층(150U), 제1 게이트 전극층(160U), 제1 커버 유전층(170U), 제1 비트 라인 절연층(182U) 및 제1 소스 라인 절연층(184U)의 구성과 실질적으로 동일할 수 있다.
상술한 바와 같이, 본 개시의 다양한 실시 예들에 있어서, 반도체 장치는 기판의 표면에 각각 수직 방향으로 연장되는 비트 라인 구조물과 소스 라인 구조물 사이에 배치되는 단위 셀 구조물을 포함할 수 있다. 이 때, 상기 단위 셀 구조물은 상기 기판의 표면에 평행한 평면 상에서 전계 효과 트랜지스터 형태의 강유전 소자로 구현될 수 있다.
상기 전계 효과 트랜지스터 형태의 강유전 소자가 상기 기판의 표면에 평행한 평면 상에서 배치되기 때문에, 상기 기판의 표면에 수직인 방향을 따르는 상기 단위 셀 구조물의 높이가 감소될 수 있다. 이에 따라, 고정된 체적 내에서 상기 기판의 표면에 수직인 방향으로 적층되는 단위 셀 구조물의 밀도가 증가할 수 있다. 또한, 상기 단위 셀 구조물의 높이가 감소함에 따라. 상기 기판 상에 복수의 단위 셀 구조물이 적층될 때 상기 복수의 단위 셀 구조물의 높이에 대응하여 증가하는 상기 기판의 스트레스가 개선될 수 있다.
도 5 내지 도 19는 본 개시의 일 실시 예에 따르는 반도체 장치의 제조 방법을 개략적으로 설명하는 단면도이다. 도 5 내지 도 19와 관련하여 설명하는 제조 방법은 도 2a 및 도 2b와 관련하여 설명한 반도체 장치(1a)의 제조 방법에 적용될 수 있다.
일 실시 예에 있어서, 상기 반도체 장치의 제조 방법은 도 5와 관련되는 제1 적층 구조물(10)을 형성하는 단계, 도 6 및 도 7과 관련되는 제2 적층 구조물(20)을 형성하는 단계, 도 8 내지 도 13과 관련되는 제3 적층 구조물(30)을 형성하는 단계, 도 14와 관련되는 제4 적층 구조물(40)을 형성하는 단계, 도 15와 관련되는 제5 적층 구조물(50)을 형성하는 단계, 도 16 내지 도 19와 관련되는 제6 적층 구조물(60)을 형성하는 단계를 포함할 수 있다.
도 5를 참조하면, 기판(1001)을 제공한다. 기판(1001)은 도 2a 및 도 2b와 관련하여 상술한 기판(101)과 실질적으로 동일하다.
이어서, 기판(1001) 상에 베이스 절연층(1005)을 형성한다. 베이스 절연층(1005)는 도 2a 및 도 2b와 관련하여 상술한 베이스 절연층(105)와 실질적으로 동일하다. 베이스 절연층(1005)은 일 예로서, 화학기상증착법, 스퍼터링법, 원자층 증착법 등을 적용하여 형성할 수 있다.
이어서, 베이스 절연층(1005) 상에 제1 절연층(1010a)을 형성한다. 제1 절연층(1010a)은 절연 물질을 포함할 수 있다. 상기 절연 물질은 일 예로서, 산화물, 질화물 또는 산질화물을 포함할 수 있다. 제1 절연층(1010a)는 일 예로서, 일 예로서, 화학기상증착법, 스퍼터링법, 원자층 증착법 등을 적용하여 형성할 수 있다.
이어서, 제1 절연층(1010a) 상에 제1 서브 구조물(1000a)을 형성한다. 제1 서브 구조물(1000a)은 제1 절연층(1010a) 상에 형성되는 제1 희생층(1020), 제1 희생층(1020) 상에 형성되는 반도체층(1030), 반도체층(1030) 상에 형성되는 제2 희생층(1040)을 포함할 수 있다.
일 실시 예에서, 제1 및 제2 희생층(1020, 1040)의 구성은 실질적으로 동일할 수 있다. 제1 및 제2 희생층(1020, 1040)은 반도체층(1030) 및 제1 절연층(1010a)과 식각 선택비를 가질 수 있다. 제1 및 제2 희생층(1020, 1040)은 일 예로서, 산화물, 질화물, 또는 산질화물을 포함할 수 있다. 제1 및 제2 희생층(1020, 1040)은 일 예로서, 일 예로서, 화학기상증착법, 스퍼터링법, 원자층 증착법 등을 적용하여 형성할 수 있다.
일 실시 예에서, 반도체층(1030)은 반도체 물질을 포함할 수 있다. 상기 반도체 물질은 일 예로서, 실리콘, 게르마늄, 갈륨비소 등을 포함할 수 있다. 상기 반도체 물질은 다른 예로서, 2차원 반도체 물질을 포함할 수 있다. 상기 2차원 반도체 물질은 전이금속 이칼코게나이드(transition metal dichalcogenide, TMDC), 또는 흑린(black phosphous) 등을 포함할 수 있다. 상기 전이금속 이칼코게나이드는 일 예로서, 몰리브덴셀레나이드(MoSe2), 하프늄셀레나이드(HfSe2), 인듐셀레나이드(InSe), 갈륨셀레나이드(GaSe) 등을 포함할 수 있다. 상기 반도체 물질은 일 예로서, 인듐-갈륨-아연 산화물(IGZO)과 같은 금속 산화물을 포함할 수 있다. 반도체층(1030)은 n형 또는 p형의 도펀트로 도핑될 수 있다. 반도체층(1030)은 상기 도펀트의 양에 따라, 서로 다른 전기적 전도성을 가질 수 있다. 반도체층(1030)은 일 예로서, 화학기상증착법, 스퍼터링법, 원자층 증착법 등을 적용하여 형성할 수 있다. 일 실시 예에 있어서, 제1 절연층(1010a)은 산화물층일 때, 제1 및 제2 희생층(1020, 1040)은 질화물층이며, 반도체층(1030)은 도펀트로 도핑된 반도체 물질층일 수 있다.
이어서, 제1 서브 구조물(1000a) 상에 제2 절연층(1010b)을 형성한다. 제2 절연층(1010b)의 구성 및 제조 방법은 제1 절연층(1010a)의 구성 및 제조 방법과 실질적으로 동일할 수 있다.
이어서, 제2 절연층(1010b) 상에 제2 서브 구조물(1000b)을 형성한다. 제2 서브 구조물(1000b)의 구성은 제1 서브 구조물(1000a)의 구성과 실질적으로 동일하다. 즉, 제2 서브 구조물(1000b)은 제2 절연층(1010b) 상에 형성되는 제1 희생층(1020), 제1 희생층(1020) 상에 형성되는 반도체층(1030), 반도체층(1030) 상에 형성되는 제2 희생층(1040)을 포함할 수 있다. 제2 서브 구조물(1000b)의 제조 방법은 제1 서브 구조물(1000a)의 제조 방법과 실질적으로 동일할 수 있다.
이어서, 제2 서브 구조물(1000b) 상에 제3 절연층(1010c)을 형성한다. 제3 절연층(1010c)의 구성 및 제조 방법은 제1 절연층(1010a)의 구성 및 제조 방법과 실질적으로 동일할 수 있다. 상술한 도 5와 관련된 공정을 진행하여, 제1 적층 구조물(10)을 형성할 수 있다.
도 6을 참조하면, 베이스 절연층(1005) 상에서 도 5의 제1 적층 구조물(10)을 선택적으로 식각하여 베이스 절연층(1005)을 노출시키는 제1 트렌치(T1)를 형성할 수 있다. 제1 트렌치(T1)를 형성하는 공정은 비등방성 식각 공정을 적용할 수 있다. 일 실시 예에서, 제1 트렌치(T1)는 홀 형태의 컨택 패턴일 수 있다.
도 7을 참조하면, 제1 트렌치(T1) 내에서 제1 및 제2 희생층(1020, 1040)을 선택적으로 식각하여 제1 리세스 공간(R1a, R1b)을 형성할 수 있다. 제1 리세스 공간(R1a, R1b)는 제1 희생층(1020)이 식각되어 형성되는 제1 측면 공간(R1a)과 제2 희생층(1040)이 식각되어 형성되는 제2 측면 공간(R1b)를 포함할 수 있다.
일 실시 예에서, 제1 리세스 공간(R1a, R1b)을 형성하는 방법은, 제1 트렌치(T1) 내부로 식각액을 제공하여, 제1 및 제2 희생층(1020, 1040)을 등방성 식각하는 과정으로 진행될 수 있다. 상기 등방성 식각은 제1 및 제2 희생층(1020, 1040)이 반도체층(1030) 및 제1 절연층(1010a)에 대해 가지는 식각 선택비를 이용하여 진행될 수 있다. 상술한 바와 같이, 도 6 및 도 7과 관련된 공정을 진행하여, 제2 적층 구조물(20)을 형성할 수 있다.
도 8을 참조하면, 베이스 절연층(1005) 상에서 제1 리세스 공간(R1a, R1b)에 의해 노출되는 반도체층(1030) 상에 계면 절연 물질층(1100)을 형성할 수 있다. 계면 절연 물질층(1100)은 일 예로서, 산화물, 질화물, 산질화물 등을 포함할 수 있다. 일 실시 예에 있어서, 계면 절연 물질층(1100)은 화학기상증착법, 스퍼터링법, 원자층 증착법 등으로 형성될 수 있다. 몇몇 실시 예들에 있어서, 계면 절연 물질층(1100)은 반도체층(1030)을 산화시켜 형성할 수 있다.
도 9를 참조하면, 제1 트렌치(T1)의 내벽면을 따라 강유전층(1200)을 형성할 수 있다. 강유전층(1200)은 강유전성 물질을 포함할 수 있다. 일 실시 예에서, 상기 강유전성 물질은 이성분계 금속 산화물(binary metal oxide)을 포함할 수 있다. 일 예로서, 상기 이성분계 금속 산화물은 하프늄 산화물, 지르코늄 산화물, 하프늄지르코늄 산화물 또는 이들의 둘 이상의 조합을 포함할 수 있다. 다른 실시 예에서, 상기 강유전성 물질은 삼성분계 이상의 금속 산화물을 포함할 수 있다. 상기 삼성분계 이상의 금속 산화물은 일 예로서, Pb(Zr,Ti)O3, SrBi2Ta2O9, (Bi,La)4Ti3O12, BiFeO3 또는 이들의 둘 이상의 조합을 포함할 수 있다. 강유전층(1200)은 일 예로서, 화학기상증착법, 원자층 증착법 등으로 형성될 수 있다.
이어서, 강유전층(1200) 상에 게이트 전극층(1300)을 형성한다. 게이트 전극층(1300)은 일 예로서, 전도성 물질을 포함할 수 있다. 상기 전도성 물질은 일 예로서, 상기 텅스텐(W), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 백금(Pt), 이리듐(Ir), 루테늄(Ru), 텅스텐 질화물, 티타늄질화물, 탄탈륨질화물, 이리듐 산화물, 루테늄 산화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드 또는 이들의 둘 이상의 조합을 포함할 수 있다. 게이트 전극층(1300)은 일 예로서, 화학기상증착법, 원자층 증착법 등으로 형성될 수 있다.
도 10을 참조하면, 제1 트렌치(T1) 내부의 계면 절연층(1100), 강유전층(1200) 및 게이트 전극층(1300)을 비등방성 식각법을 적용하여 선택적으로 제거할 수 있다. 이에 따라, 제1 트렌치(T1)의 측벽면(T1S) 상에 계면 절연층(1100), 반도체층(1030), 강유전층(1200), 게이트 전극층(1300), 및 제1 내지 제3 절연층(1010a, 1010b, 1010c)을 노출시킨다.
도 11을 참조하면, 제1 트렌치(T1)의 측벽면(T1S) 상에 노출된 게이트 전극층(1300)을 선택적으로 식각하여 제2 리세스 공간(R2)을 형성할 수 있다. 제2 리세스 공간(R2)을 형성하는 방법은 등방성 식각 방법을 적용할 수 있다. 또한, 제1 트렌치(T1)의 측벽면(T1S) 상에 노출된 반도체층(1030)을 도핑하여, 제1 반도체 도핑 영역(1030a)을 형성한다. 제1 반도체 도핑 영역(1030a)을 형성하는 방법은 일 예로서, 이온 주입 방법을 사용하여 n형 또는 p형의 도펀트를 주입하는 과정으로 진행될 수 있다.
도 12를 참조하면, 제2 리세스 공간(R2) 및 제1 트렌치(T1)를 절연 물질(1400)로 채울 수 있다. 도 13을 참조하면, 제1 트렌치(T1) 내부의 절연 물질(1400)을 비등방성 식각 방법을 적용하여 제거할 수 있다. 이에 따라, 절연 물질(1400)은 제2 리세스 공간(R2) 내에 배치될 수 있다. 상술한 바와 같이, 도 8 내지 도 13과 관련된 공정을 진행하여, 제3 적층 구조물(30)을 형성할 수 있다.
도 14를 참조하면, 도 13의 제1 트렌치(T1) 내부를 전도성 물질로 채워서 비트 라인 구조물(1500)을 형성할 수 있다. 비트 라인 구조물(1500)은 게이트 전극층(1300)과 이격하여 배치될 수 있다. 비트 라인 구조물(1500)과 게이트 전극층(1300)은 절연 물질(1400)에 의해 서로 전기적으로 절연될 수 있다. 상술한 바와 같이, 도 14와 관련된 공정을 진행하여, 제1 트렌치(T1) 내부에 배치되는 비트 라인 구조물(1500)을 포함하는 제4 적층 구조물(40)을 형성할 수 있다.
도 15를 참조하면, 도 14의 제4 적층 구조물(40)을 선택적으로 식각하여, 베이스 절연층(1005)을 노출시키는 제2 트렌치(T2)를 형성할 수 있다. 구체적으로, 제4 적층 구조물(40)을 선택적으로 식각하는 과정은 비등방성 식각 방법으로 진행될 수 있다. 제2 트렌치(T2)는 비트 라인 구조물(1500)과 이격하여 배치될 수 있다.
제4 적층 구조물(40)을 비등방성 식각 방법으로 식각하는 방법은, 제1 내지 제3 절연층(1010a, 1010b, 1010c), 제1 및 제2 희생층(1020, 1040), 및 반도체층(1030)의 일부분을 제거하는 과정, 및 계면 절연층(1100)과 강유전층(1200)의 일부분을 제거하는 과정을 포함할 수 있다.
제2 트렌치(T2)는 제2 트렌치(T2)의 측벽면(T2S) 상에 반도체층(1030), 계면 절연층(1100), 강유전층(1200), 게이트 전극층(1300) 및 상기 제1 내지 제3 절연층(1010a, 1010b, 1010c)을 노출시킬 수 있다. 상술한 바와 같이, 도 15와 관련된 공정을 진행하여, 제5 적층 구조물(50)을 형성할 수 있다.
도 16을 참조하면, 제2 트렌치(T2)의 측벽면(T2S) 상에 노출된 게이트 전극층(1300)을 선택적으로 식각하여 제3 리세스 공간(R3)을 형성할 수 있다. 제3 리세스 공간(R3)을 형성하는 방법은 등방성 식각 방법을 적용할 수 있다.
도 17을 참조하면, 제3 리세스 공간(R2) 및 제2 트렌치(T2)를 절연 물질(1600)로 채울 수 있다. 도 18을 참조하면, 제2 트렌치(T2) 내부의 절연 물질(1600)을 비등방성 식각 방법을 적용하여 제거할 수 있다. 이에 따라, 절연 물질(1600)은 제3 리세스 공간(R3) 내에 배치될 수 있다. 또한, 제2 트렌치(T2)의 측벽면(T2S) 상에 노출된 반도체층(1030)을 도핑하여, 제2 반도체 도핑 영역(1030b)을 형성한다. 제2 반도체 도핑 영역(1030b)을 형성하는 방법은 일 예로서, 이온 주입 방법을 사용하여 n형 또는 p형의 도펀트를 주입하는 과정으로 진행될 수 있다.
도 19를 참조하면, 도 18의 제2 트렌치(T2) 내부를 전도성 물질로 채워서 소스 라인 구조물(1700)을 형성할 수 있다. 소스 라인 구조물(1700)은 게이트 전극층(1300)과 서로 이격하여 배치될 수 있다. 소스 라인 구조물(1700)과 게이트 전극층(1300)은 절연 물질(1600)에 의해 서로 전기적으로 절연될 수 있다. 상술한 바와 같이, 도 16 내지 도 19와 관련된 공정을 진행하여, 제6 적층 구조물(60)을 형성할 수 있다. 그 결과, 본 개시의 일 실시 예에 따르는 반도체 장치를 제조할 수 있다.
도 20 내지 도 25는 본 개시의 다른 실시 예에 따르는 반도체 장치의 제조 방법을 개략적으로 나타내는 도면이다. 도 20 내지 도 25와 관련하여 설명하는 제조 방법은 도 3a 및 도 3b와 관련하여 설명한 반도체 장치(1b)의 제조 방법에 적용될 수 있다.
먼저, 도 5 내지 도 8과 관련하여 상술한 공정을 진행한다. 그 결과, 도 20에 도시되는 적층 구조물을 제조할 수 있다. 도 20의 상기 적층 구조물은, 도 7에 도시된 제2 적층 구조물(20)에서, 제1 리세스 공간(R1a, R1b)에 의해 노출되는 반도체층(1030) 상에 계면 절연 물질층(1100)이 형성된 구조물일 수 있다.
도 21을 참조하면, 제1 트렌치(T1)의 내벽면을 따라 전도성 물질층(2100)을 형성한다. 이어서, 전도성 물질층(2100) 상에 강유전층(2200)을 형성한다. 이어서, 강유전층(2200) 상에 게이트 전극층(2300)을 형성한다.
전도성 물질층(2100)은 일 예로서, 금속, 전도성 금속 질화물, 전도성 금속 산화물 등을 포함할 수 있다. 강유전층(2200) 및 게이트 전극층(2300)은 도 5 내지 도 19와 관련하여 상술한 제조 방법의 강유전층(1200) 및 게이트 전극층(1300)과 실질적으로 동일하다. 전도성 물질층(2100), 강유전층(2200) 및 게이트 전극층(2300)을 형성하는 방법은 일 예로서, 화학기상증착법, 스퍼터링법, 원자층 증착법 등이 적용될 수 있다.
이어서, 도 22를 참조하면, 도 21의 적층 구조물에 대하여 도 10 및 도 11과 관련하여 상술한 비등방성 식각법과 등방성 식각법과 실질적으로 동일한 공정을 진행할 수 있다. 즉, 제1 트렌치(T1) 내부의 계면 절연층(1100), 전도성 물질층(2100), 강유전층(2200) 및 게이트 전극층(2300)을 비등방성 식각법을 적용하여 선택적으로 제거할 수 있다. 이어서, 제1 트렌치(T1)의 측벽면(T1S) 상에 노출된 전도성 물질층(2100) 및 게이트 전극층(2300)을 등방성 식각법을 적용하여 선택적으로 식각하여 리세스 공간(R20)을 형성할 수 있다. 또한, 제1 트렌치(T1)의 측벽면(T1S) 상에 노출된 반도체층(1030)을 도핑하여, 제1 반도체 도핑 영역(1030a)을 형성할 수 있다.
도 23을 참조하면, 도 12 내지 도 14와 관련하여 상술한 공정과 실질적으로 동일한 공정을 순차적으로 진행하여, 도 22의 리세스 공간(R20) 내에 절연 물질(1400)을 채우고, 제1 트렌치(T1) 내부에 비트 라인 구조물(1500)을 형성할 수 있다.
도 24를 참조하면, 도 15 내지 도 16과 관련하여 상술한 비등방성 식각법 및 등방성 식각법과 실질적으로 동일한 공정을 순차적으로 진행할 수 있다. 즉, 도 23의 적층 구조물을 비등방성 식각법으로 선택적으로 식각하여 베이스 절연층(1005)을 노출시키는 제2 트렌치(T2)를 형성한다. 이어서, 제2 트렌치(T2)의 측벽면(T2S) 상에 노출되는 전도성 물질층(2100)을 등방성 식각법을 적용하여 선택적으로 식각하여 리세스 공간(R30)을 형성할 수 있다.
도 25를 참조하면, 도 17 내지 도 19와 관련하여 상술한 공정과 실질적으로 동일한 공정을 순차적으로 진행할 수 있다. 도 24의 리세스 공간(R30) 내에 절연 물질(1400)을 채울 수 있다. 이어서, 제2 트렌치(T2)의 측벽면(T2S) 상에 노출된 반도체층(1030)을 도핑하여, 제2 반도체 도핑 영역(1030b)을 형성할 수 있다. 이어서, 제2 트렌치(T2)의 내부에 소스 라인 구조물(1600)을 형성할 수 있다. 그 결과, 본 개시의 일 실시 예에 따르는 반도체 장치를 제조할 수 있다.
도 26 내지 도 30은 본 개시의 또다른 실시 예에 따르는 반도체 장치의 제조 방법을 개략적으로 나타내는 도면이다. 도 26 내지 도 29와 관련하여 설명하는 제조 방법은 도 4a 및 도 4b와 관련하여 설명한 반도체 장치(1c)의 제조 방법에 적용될 수 있다.
도 26을 참조하면, 기판(1001)을 제공한다. 이어서, 기판(1001) 상에 베이스 절연층(1005)을 형성한다. 이어서, 베이스 절연층(1005) 상에 제1 절연층(1010a)을 형성한다. 이어서, 제1 절연층(1010a) 상에 제1 서브 구조물(3000a)을 형성한다. 제1 서브 구조물(3000a)은 제1 절연층(1010a) 상에 형성되는 반도체층(1030) 및 반도체층(1030) 상에 형성되는 희생층(1040a)을 포함할 수 있다. 도 26의 제1 서브 구조물(3000a)는 도 5의 제1 서브 구조물(1000a)과 비교하면, 제1 절연층(1010a)과 반도체층(1030) 사이에 희생층이 배치되지 않는다.
이어서, 제1 서브 구조물(3000a) 상에 제2 절연층(1010b)를 형성한다. 이어서, 제2 절연층(1010b) 상에 제2 서브 구조물(3000b)을 형성한다. 제2 서브 구조물(3000b)은 제1 서브 구조물(3000a)과 실질적으로 동일하다. 제2 서브 구조물(3000b) 상에 제3 절연층(1010c)를 형성한다. 그 결과, 베이스 절연층(1005) 상에 제1 적층 구조물(10a)을 형성할 수 있다.
도 27을 참조하면, 제1 적층 구조물(10a)에 대하여, 도 6 및 도 7과 관련하여 상술한 공정과 실질적으로 동일한 공정을 순차적으로 진행한다. 즉, 베이스 절연층(1005) 상에서 제1 적층 구조물(10a)을 선택적으로 식각하여, 베이스 절연층(1005)을 노출시키는 트렌치(T11)를 형성한다. 이어서, 트렌치(11) 내부의 희생층(1040a)을 선택적으로 식각하여 리세스 공간(R11)을 형성한다.
도 26의 제1 적층 구조물(10a)의 제1 및 제2 서브 구조물(3000a, 3000b) 각각에서 반도체층(1030)의 일 면 상에만 희생층(1040a)가 형성되기 때문에, 도 27에서 도시되는 것과 같이, 리세스 공간(R11)의 형성 후에, 반도체층(1030)의 상면(1030US)의 일부분과 측면(1030SS)이 노출될 수 있다.
도 28을 참조하면, 반도체층(1030)의 상면(1030US)의 일부분과 측면(1030SS) 상에 계면 절연층(3100)을 형성한다. 계면 절연층(3100)은 도 8의 계면 절연층(1100)과 실질적으로 동일한 재질로 이루어질 수 있다.
도 29를 참조하면, 도 9와 관련하여 상술한 공정과 실질적으로 동일한 공정을 진행한다. 도 28의 트렌치(T11)의 내벽면을 따라 강유전층(3200)을 형성할 수 있다. 이어서, 강유전층(3200) 상에 게이트 전극층(3300)을 형성할 수 있다. 강유전층(3200) 및 게이트 전극층(3300)은 도 9의 강유전층(1200) 및 게이트 전극층(1300)과 실질적으로 동일한 재질로 이루어질 수 있다.
이어서, 도 10 내지 도 19와 관련하여 상술한 공정과 실질적으로 동일한 공정을 순차적으로 진행한다. 그 결과, 도 30에 도시된 것과 같이, 일 실시 예에 따르는 반도체 장치를 제조할 수 있다.
이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 출원의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 출원에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
1, 1a, 1b, 1c: 반도체 장치,
10: 제1 적층 구조물, 20: 제2 적층 구조물, 30: 제3 적층 구조물, 40: 제4 적층 구조물, 50: 제5 적층 구조물,
101: 기판, 105: 베이스 절연층, 110a, 110b: 제1 및 제2 비트 라인 구조물,
120: 소스 라인 구조물, 130: 반도체층, 132: 소스 영역, 134: 드레인 영역, 136: 채널 영역,
140U: 제1 계면 절연층, 140L: 제2 계면 절연층,
150U: 제1 강유전층, 150L: 제2 강유전층,
160U: 제1 게이트 전극층, 160L: 제2 게이트 전극층,
170U: 제1 커버 유전층, 170L: 제2 커버 유전층,
182U: 제1 비트 라인 절연층, 184U: 제1 소스 라인 절연층,
182L: 제2 비트 라인 절연층, 184L: 제2 소스 라인 절연층,
190: 층간 절연층, 242U: 제1 전기적 플로팅층, 242L: 제2 전기적 플로팅층,
250U1: 제1 강유전층의 제1 부분, 250U2: 제1 강유전층의 제2 부분,
250U3: 제1 강유전층의 제3 부분, 250L1: 제2 강유전층의 제1 부분, 250L2: 제2 강유전층의 제2 부분, 250L3: 제2 강유전층의 제3 부분,
260U: 제1 게이트 전극층, 260L: 제2 게이트 전극층.
10: 제1 적층 구조물, 20: 제2 적층 구조물, 30: 제3 적층 구조물, 40: 제4 적층 구조물, 50: 제5 적층 구조물,
101: 기판, 105: 베이스 절연층, 110a, 110b: 제1 및 제2 비트 라인 구조물,
120: 소스 라인 구조물, 130: 반도체층, 132: 소스 영역, 134: 드레인 영역, 136: 채널 영역,
140U: 제1 계면 절연층, 140L: 제2 계면 절연층,
150U: 제1 강유전층, 150L: 제2 강유전층,
160U: 제1 게이트 전극층, 160L: 제2 게이트 전극층,
170U: 제1 커버 유전층, 170L: 제2 커버 유전층,
182U: 제1 비트 라인 절연층, 184U: 제1 소스 라인 절연층,
182L: 제2 비트 라인 절연층, 184L: 제2 소스 라인 절연층,
190: 층간 절연층, 242U: 제1 전기적 플로팅층, 242L: 제2 전기적 플로팅층,
250U1: 제1 강유전층의 제1 부분, 250U2: 제1 강유전층의 제2 부분,
250U3: 제1 강유전층의 제3 부분, 250L1: 제2 강유전층의 제1 부분, 250L2: 제2 강유전층의 제2 부분, 250L3: 제2 강유전층의 제3 부분,
260U: 제1 게이트 전극층, 260L: 제2 게이트 전극층.
Claims (25)
- 기판;
상기 기판의 표면에 수직인 방향으로 각각 연장되는 비트 라인 구조물 및 소스 라인 구조물;
상기 기판의 표면에 평행한 평면 상에서 상기 비트 라인 구조물 및 상기 소스 라인 구조물 사이에 배치되는 반도체층;
상기 반도체층의 제1 면 상에 배치되는 제1 강유전층; 및
상기 제1 강유전층 상에 배치되는 제1 게이트 전극층을 포함하는
반도체 장치.
- 제1 항에 있어서,
상기 반도체층은 상기 비트 라인 구조물 및 상기 소스 라인 구조물과 각각 접하도록 배치되는
반도체 장치.
- 제1 항에 있어서,
상기 반도체층은
상기 비트 라인 구조물과 접하는 소스 영역;
상기 소스 라인 구조물과 접하는 드레인 영역; 및
상기 소스 영역 및 상기 드레인 영역 사이에 배치되는 채널 영역을 포함하는
반도체 장치.
- 제1 항에 있어서,
상기 반도체층의 상기 제1 면의 반대쪽인 제2 면 상에 배치되는 제2 강유전층; 및
상기 제2 강유전층 상에 배치되는 제2 게이트 전극층을 더 포함하는
반도체 장치.
- 제4 항에 있어서,
상기 제1 게이트 전극층과 상기 제2 게이트 전극층은 전도성 비아에 의해 서로 연결되는
반도체 장치.
- 제4 항에 있어서,
상기 제1 게이트 전극층과 상기 제2 게이트 전극층은 전기적으로 분리되는
반도체 장치.
- 제1 항에 있어서,
상기 제1 게이트 전극층과 동일 평면 상에 배치되는 비트 라인 절연층 및 소소 라인 절연층을 더 포함하되,
상기 비트 라인 절연층은 상기 비트 라인 구조물과 상기 제1 게이트 전극층을 전기적으로 절연하고, 상기 소스 라인 절연층은 상기 소스 라인 구조물과 상기 제1 게이트 전극층을 전기적으로 절연하는
반도체 장치.
- 제1 항에 있어서,
상기 반도체층과 상기 제1 강유전층 사이에 배치되는 계면 절연층을 더 포함하는
반도체 장치.
- 제1 항에 있어서,
상기 반도체층과 상기 제1 강유전층 사이에 배치되는 전기적 플로팅층을 더 포함하되,
상기 전기적 플로팅층은 전도성을 가지는
반도체 장치.
- 기판;
상기 기판의 표면에 수직인 방향으로 각각 연장되는 비트 라인 구조물 및 소스 라인 구조물; 및
상기 비트 라인 구조물 및 상기 소스 라인 구조물과 각각 전기적으로 연결되는 복수의 단위 셀 구조물을 포함하고,
상기 복수의 단위 셀 구조물 각각은
상기 기판의 표면에 평행한 평면 상에 배치되고, 상기 비트 라인 구조물 및 상기 소스 라인 구조물과 각각 접하는 반도체층;
상기 반도체층의 제1 면 상에 배치되는 제1 강유전층; 및
상기 제1 강유전층 상에서 상기 비트 라인 구조물 및 상기 소스 라인 구조물과 각각 이격하여 배치되는 제1 게이트 전극층을 포함하되,
상기 복수의 단위 셀 구조물은 상기 기판의 표면에 수직인 방향으로 서로 이격하여 배치되는
반도체 장치.
- 제10 항에 있어서,
상기 반도체층은
상기 비트 라인 구조물과 접하는 소스 영역;
상기 소스 라인 구조물과 접하는 드레인 영역; 및
상기 소스 영역 및 상기 드레인 영역 사이에 배치되는 채널 영역을 포함하는
반도체 장치.
- 제10 항에 있어서,
상기 반도체층의 상기 제1 면의 반대쪽인 제2 면 상에 배치되는 제2 강유전층; 및
상기 제2 강유전층 상에서 상기 비트 라인 구조물 및 상기 소스 라인 구조물과 각각 이격하여 배치되는 제2 게이트 전극층을 포함하는
반도체 장치.
- 제10 항에 있어서,
상기 반도체층과 상기 제1 강유전층 사이에 배치되는 계면 절연층을 더 포함하는
반도체 장치.
- 제10 항에 있어서,
상기 반도체층과 상기 제1 강유전층 사이에 배치되는 전기적 플로팅층을 더 포함하고,
상기 전기적 플로팅층은 전도성을 가지는
반도체 장치.
- 베이스 절연층을 구비하는 기판을 제공하는 단계;
상기 베이스 절연층 상에 제1 적층 구조물을 형성하되, 상기 제1 적층 구조물은 상기 기판의 표면에 수직인 방향으로 서로 이격하여 배치되는 제1 및 제2 절연층, 및 상기 제1 및 제2 절연층 사이에 배치되는 반도체층 및 적어도 하나의 희생층을 포함하는 단계;
상기 베이스 절연층 상에서 상기 제1 적층 구조물을 선택적으로 식각하여 제1 트렌치 및 제1 리세스 공간을 포함하는 제2 적층 구조물을 형성하되, 상기 제1 트렌치는 상기 베이스 절연층을 노출하도록 형성되며, 상기 제1 리세스 공간은 상기 제1 트렌치 내에서 상기 적어도 하나의 희생층을 선택적으로 식각함으로써 형성되는 단계;
상기 제2 적층 구조물의 상기 제1 리세스 공간 내부에 배치되는 복수의 물질층을 포함하는 제3 적층 구조물을 형성하되, 상기 복수의 물질층은 상기 반도체층 상에 배치되는 계면 절연층, 적어도 상기 계면 절연층을 커버하도록 배치되는 강유전층, 상기 강유전층 상에 배치되는 게이트 전극층을 포함하는 단계;
상기 베이스 절연층 상에서 상기 제3 적층 구조물의 상기 제1 트렌치 내부에 배치되는 비트 라인 구조물을 포함하는 제4 적층 구조물을 형성하는 단계;
상기 베이스 절연층 상에서 상기 제4 적층 구조물을 선택적으로 식각하여, 상기 베이스 절연층을 노출시키는 제2 트렌치를 포함하는 제5 적층 구조물을 형성하되, 제2 트렌치는 상기 제2 트렌치의 측벽면 상에 상기 반도체층, 상기 계면 절연층, 상기 강유전층, 상기 게이트 전극층 및 상기 제1 및 제2 절연층을 노출하는 단계; 및
상기 제5 적층 구조물의 상기 제2 트렌치 내부에 배치되는 소스 라인 구조물을 포함하는 제6 적층 구조물을 형성하는 단계를 포함하는
반도체 장치의 제조 방법.
- 제15 항에 있어서,
상기 제1 적층 구조물을 형성하는 단계는
상기 베이스 절연층 상에 상기 제1 절연층을 형성하는 단계;
상기 제1 절연층 상에 상기 제1 희생층을 형성하는 단계;
상기 제1 희생층 상에 상기 반도체층을 형성하는 단계;
상기 반도체층 상에 제2 희생층을 형성하는 단계; 및
상기 제2 희생층 상에 상기 제2 절연층을 형성하는 단계를 포함하되,
상기 제1 및 제2 희생층 각각은 상기 반도체층, 상기 제1 및 제2 절연층과 식각 선택비를 가지는
반도체 장치의 제조 방법.
- 제15 항에 있어서,
상기 제1 적층 구조물을 형성하는 단계는
상기 베이스 절연층 상에 상기 제1 절연층을 형성하는 단계;
상기 제1 절연층 상에 상기 반도체층을 형성하는 단계;
상기 반도체층 상에 상기 제1 희생층을 형성하는 단계; 및
상기 제1 희생층 상에 상기 제2 절연층을 형성하는 단계를 포함하되,
상기 제1 희생층은 상기 반도체층, 상기 제1 및 제2 절연층과 식각 선택비를 가지는
반도체 장치의 제조 방법.
- 제15 항에 있어서,
상기 제3 적층 구조물을 형성하는 단계는
상기 베이스 절연층 상에서 상기 제1 리세스 공간에 의해 노출되는 상기 반도체층 상에 상기 계면 절연층을 형성하는 단계;
상기 제1 트렌치의 내벽면을 따라 상기 강유전층을 형성하는 단계;
상기 강유전층 상에 게이트 전극층을 형성하는 단계; 및
상기 제1 트렌치 내부의 상기 계면 절연층, 상기 강유전층 및 상기 게이트 전극층을 비등방성 식각법을 적용하여 선택적으로 제거하되, 상기 제1 트렌치의 측벽면 상에 상기 계면 절연층, 상기 반도체층, 상기 강유전층, 상기 게이트 전극층, 및 상기 제1 및 제2 절연층을 노출시키는 단계를 포함하는
반도체 장치의 제조 방법.
- 제18 항에 있어서,
상기 제1 트렌치의 측벽면 상에 노출된 상기 게이트 전극층을 선택적으로 식각하여 제2 리세스 공간을 형성하는 단계; 및
상기 제2 리세스 공간을 절연 물질로 채우는 단계를 더 포함하는
반도체 장치의 제조 방법.
- 제18 항에 있어서,
상기 제1 트렌치의 측벽면 상에 노출된 상기 반도체층을 도핑하여, 제1 반도체 도핑 영역을 형성하는 단계를 더 포함하는
반도체 장치의 제조 방법.
- 제15 항에 있어서,
상기 제4 적층 구조물을 형성하는 단계는
상기 제3 적층 구조물의 상기 제1 트렌치 내부를 전도성 물질로 채워서 상기 비트 라인 구조물을 형성하는 단계를 포함하되,
상기 비트 라인 구조물은 상기 게이트 전극층과 서로 이격하여 배치되는
반도체 장치의 제조 방법.
- 제15 항에 있어서,
상기 제5 적층 구조물을 형성하는 단계는
상기 제4 적층 구조물을 비등방성 식각하여 상기 비트 라인 구조물과 이격하여 배치되는 상기 제2 트렌치를 형성하는 단계를 포함하고,
상기 제4 적층 구조물을 비등방성 식각하는 공정은 상기 계면 절연층 및 상기 강유전층의 일부분을 제거하는 공정을 포함하는
반도체 장치의 제조 방법.
- 제15 항에 있어서,
상기 제5 적층 구조물을 형성한 후에,
상기 제2 트렌치의 측벽면 상에 노출된 상기 게이트 전극층을 선택적으로 식각하여 제2 리세스 공간을 형성하는 단계;
상기 제2 리세스 공간을 절연 물질로 채우는 단계; 및
상기 제2 트렌치의 측벽면 상에 노출된 상기 반도체층을 도핑하여, 제2 반도체 도핑 영역을 형성하는 단계를 더 포함하는
반도체 장치의 제조 방법.
- 제15 항에 있어서,
상기 제6 적층 구조물을 형성하는 단계는
상기 제5 적층 구조물의 상기 제2 트렌치 내부를 전도성 물질로 채워서 상기 소스 라인 구조물을 형성하는 단계를 포함하되,
상기 소스 라인 구조물은 상기 게이트 전극층과 서로 이격하여 배치되는
반도체 장치의 제조 방법.
- 제15 항에 있어서,
상기 제3 적층 구조물을 형성하는 단계는
상기 베이스 절연층 상에서 상기 제1 리세스 공간에 의해 노출되는 상기 반도체층 상에 상기 계면 절연층을 형성하는 단계;
상기 제1 트렌치의 내벽면을 따라 전도성 물질층을 형성하는 단계;
상기 전도성 물질층 상에 상기 강유전층을 형성하는 단계;
상기 강유전층 상에 게이트 전극층을 형성하는 단계; 및
상기 제1 트렌치 내부의 상기 계면 절연층, 상기 전도성 물질층, 상기 강유전층 및 상기 게이트 전극층을 비등방성 식각으로 제거하되, 상기 제1 트렌치의 측벽면 상에 상기 반도체층, 상기 계면 절연층, 상기 전도성 물질층, 상기 강유전층, 상기 게이트 전극층, 및 상기 제1 및 제2 절연층을 노출시키는 단계를 포함하는
반도체 장치의 제조 방법.
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