KR20200133842A - 강유전체를 포함하는 강유전성 반도체 소자 및 그 제조 방법 - Google Patents

강유전체를 포함하는 강유전성 반도체 소자 및 그 제조 방법 Download PDF

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KR20200133842A
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김회승
미르코 칸토로
이상우
조민희
황범용
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Abstract

반도체 소자는 일 방향으로 연장하는 활성 영역; 상기 활성 영역과 교차되는 게이트 절연층; 상기 게이트 절연층 상에 배치되며, 하프늄 산화물(HfOx)을 포함하는 강유전체층; 상기 강유전체층 상의 게이트 전극층; 및 상기 게이트 절연층의 양 측과 인접하고, 상기 활성 영역 상에 배치되는 소스/드레인 영역을 포함하되, 20% 이상의 사방정계(orthorhombic) 결정을 포함하며, 상기 소스/드레인 영역은, 상면이 상기 강유전체층의 상면과 같거나 그보다 높은 레벨에 위치할 수 있다.

Description

강유전체를 포함하는 강유전성 반도체 소자 및 그 제조 방법{A FERROELECTIRC SEMICONDUCTOR DEVICE INCLUDING A FERROELECTRIC AND MANUFACTURING METHOD THEREOF}
강유전체를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
강유전체 물질은 외부 전계가 인가되지 않은 상태에서, 자발적인 전기적 분극을 가지는 물질을 의미한다. 또한, 강유전체 물질은, 외부 전계의 인가에 의해, 히스테리시스 곡선 상의 두 개의 안정된 잔류 분극 중 어느 하나를 유지하도록 제어될 수 있다. 이러한 강유전체 물질을 이용하는 네거티브 커패시턴스 전계 효과 트랜지스터(Negative Capacitance Field Effect Transistor, NCFET)가 제안되고 있다.
본 개시의 실시예들에 따른 과제는 강유전성 물질을 포함하는 네거티브 커패시턴스 전계 효과 트랜지스터(NCFET)를 제공하는 것이다.
본 개시의 실시예들에 따른 과제는 강유전성 물질을 포함하는 네거티브 커패시턴스 전계 효과 트랜지스터(NCFET)의 제조 방법을 제공하는 것이다.
본 개시의 일 실시예에 따른 강유전성 반도체 소자는 기판 상의 활성 영역; 상기 활성 영역 상의 게이트 절연층; 상기 게이트 절연층 상에 배치되며, 하프늄 산화물(HfOx)을 포함하는 강유전체층; 상기 강유전체층 상의 게이트 전극층; 상기 게이트 절연층, 상기 강유전체층, 및 상기 게이트 전극층의 양 측면을 덮는 게이트 스페이서; 및 상기 게이트 스페이서의 양 측과 인접하고, 상기 활성 영역 상에 배치되는 소스/드레인 영역을 포함하되, 상기 강유전체층은, 3~8mol%의 알루미늄(Al), 2~10mol%의 실리콘(Si), 2~10mol%의 이리듐(Y), 1~7mol%의 란타늄(La) 또는 1~7mol%의 가돌리늄(Gd) 중 적어도 하나로 도핑된 하프늄 산화물(HfO2) 또는 HfaZr1-aOb, ([a]=0.2~0.8, [b]=2~4)을 포함하고, 20% 이상의 사방정계(orthorhombic) 결정을 포함하며, 상기 소스/드레인 영역은, 상면이 상기 강유전체층의 상면과 (실질적으로) 동일하거나 그보다 높은 레벨에 위치할 수 있다.
본 개시의 일 실시예에 따른 강유전성 반도체 소자는 일 방향으로 연장하는 활성 영역; 상기 활성 영역과 교차되는 게이트 구조체; 상기 게이트 구조체의 양 측벽을 덮는 게이트 스페이서; 상기 게이트 스페이서의 양 측에 배치되는 소스/드레인 영역을 포함하되, 상기 게이트 구조체는, 상기 활성 영역과 접하는 계면층; 상기 계면층 상의 게이트 전극층; 및 상기 계면층과 상기 게이트 전극층 사이에 배치되는 게이트 절연층과 강유전체층을 포함하고, 상기 게이트 절연층과 상기 강유전체층은 상기 게이트 스페이서의 내측벽을 따라 연장되어 U자 형상의 단면을 가지며, 상기 강유전체층은 3~8mol%의 알루미늄(Al), 2~10mol%의 실리콘(Si), 2~10mol%의 이리듐(Y), 1~7mol%의 란타늄(La) 또는 1~7mol%의 가돌리늄(Gd) 중 적어도 하나로 도핑된 하프늄 산화물(HfO2) 또는 HfaZr1-aOb, ([a]=0.2~0.8, [b]=2~4)을 포함하고, 상기 소스/드레인 영역의 상면은 상기 강유전체층의 상단과 바닥면 사이 레벨에 위치할 수 있다.
본 개시의 일 실시예에 따른 강유전성 반도체 소자 제조 방법은 활성 영역을 가지는 기판을 준비하고, 상기 활성 영역 상에 게이트 절연층을 형성하고, 상기 게이트 절연층 상에 하프늄 산화물(HfOx)을 포함하는 비정질의 강유전체층을 형성하고, 상기 강유전체층 상에 게이트 전극층을 형성하고, 상기 활성 영역 내에 상기 게이트 절연층의 양 측에 인접한 트렌치를 형성하고, 상기 트렌치 내에 내장 스트레서(embedded stressor)를 형성하여 상기 비정질의 강유전체층을 결정질의 강유전체층으로 변환시키는 것을 포함하며, 상기 강유전체층을 형성하는 것은, 상기 하프늄 산화물(HfOx)을 3~8mol%의 알루미늄(Al)로 도핑하고, 800~1000℃로 어닐링 하는 것, 상기 하프늄 산화물(HfOx)을 2~10mol%의 실리콘(Si)으로 도핑하고, 650~1000℃로 어닐링 하는 것, 상기 하프늄 산화물(HfOx)을 2~10mol%의 이리듐(Y)으로 도핑하고, 600~1000℃로 어닐링 하는 것, 또는 상기 하프늄 산화물(HfOx)을 1~7mol%의 가돌리늄(Gd)으로 도핑하고, 450~800℃로 어닐링 하는 것 중 적어도 하나를 포함하고, 상기 강유전성 반도체 소자는 상기 활성 영역의 상단으로부터 상기 내장 스트레서(embedded stressor)의 상면의 수직 높이가 1~25nm일 수 있다.
본 개시의 실시예에 따르면, 상대적으로 얇은 두께이면서도 잔류 분극의 크기가 큰 강유전체를 사용하여, 성능과 안정성이 개선된 네거티브 캐패시터 트랜지스터를 제공할 수 있다.
도 1은 본 개시의 일 실시예에 따른 반도체 소자의 개략적인 평면도이다.
도 2는 도 1의 일 실시예에 따른 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 대한 단면도들이다.
도 3은 도 2의 일부 영역을 확대 도시한 확대 단면도이다.
도 4a는 도 1의 일 실시예에 따른 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 대한 단면도들이다.
도 4b는 도 4a의 일부 영역을 확대 단면도이다.
도 5는 도 1의 일 실시예에 따른 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 대한 단면도들이다.
도 6은 본 개시의 일 실시예에 따른 반도체 소자의 단면도이다.
도 7은 도 6의 일부 영역을 확대 도시한 확대 단면도이다.
도 8은 본 개시의 일 실시예에 따른 반도체 소자의 단면도이다.
도 9는 도 8의 일부 영역을 확대 도시한 확대 단면도이다.
도 10 내지 도 18은 본 개시의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 19 내지 도 27는 본 개시의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 28은 본 개시의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 1은 본 개시의 일 실시예에 따른 반도체 소자의 개략적인 평면도이다. 도 2는 도 1의 일 실시예에 따른 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 대한 단면도들이다. 도 3은 도 2의 일부 영역을 확대 도시한 확대 단면도이다.
도 1을 참조하면, 반도체 소자는 활성 영역들(15)과 게이트 구조체들(GS1)을 포함할 수 있다. 활성 영역들(15)이 서로 평행하게 배치될 수 있다. 게이트 구조체들(GS)이 서로 평행하게 배치되며, 활성 영역들(15)을 가로지를 수 있다. 활성 영역들(15)은 다양한 크기와 모양을 가질 수 있다. 게이트 구조체들(GS) 사이에 소스/드레인 영역(50)이 배치될 수 있다.
도 2 및 도 3을 참조하면, 반도체 소자는 기판(10), 웰 영역(11), 활성 영역(15), 소자분리층(13), 트렌치(TR1), 소스/드레인 영역(50), 게이트 구조체(GS1), 게이트 스페이서(SP1, SP2), 층간절연층(60) 및 소스/드레인 컨택(CA)을 포함할 수 있다.
기판(10)은 실리콘 웨이퍼와 같은 단결정 반도체 기판을 포함할 수 있다. 활성 영역(15)은 핀형(FIN) 활성 영역일 수 있다. 활성 영역(15)이 기판(10)의 소정 영역에 형성된 웰 영역(11) 내에 돌출하도록 형성될 수 있다. 예를 들어, 활성 영역(15)은 n-형 불순물 및 p-형 불순물을 갖는 단결정 실리콘을 포함할 수 있다.
소자분리층(13)이 기판(10) 상에서 활성 영역(15)의 양 측에 배치될 수 있다. 소자분리층(13)은 활성 영역(15)의 상부를 노출할 수 있다. 소자분리층(13)의 상면은 활성 영역(15)의 상단보다 낮은 레벨에 위치할 수 있다. 소자분리층(13)은 산화물, 질화물, 산질화물 또는 이들의 조합을 포함할 수 있다.
게이트 구조체(GS1)가 소자분리층(13) 상에서 활성 영역(15)을 가로지를 수 있다. 게이트 구조체(GS1)는 계면층(31), 게이트 절연층(33), 강유전체층(35), 배리어층(37), 게이트 전극층(39) 및 게이트 캡핑층(42)을 포함할 수 있다.
계면층(31)이 활성 영역(15) 상에 배치될 수 있다. 일 실시예에 있어서, 계면층(31)은 기판(10) 및 활성 영역(15)과 동일한 격자 구조를 갖되, 다른 격자 상수를 가질 수 있다. 예를 들어, 계면층(31)은 실리콘 산화물을 포함할 수 있다. 계면층(31)은 생략될 수 있다. 게이트 절연층(33)이 계면층(31) 상에 배치될 수 있다. 게이트 절연층(33)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 고유전율 물질, 또는 이들의 조합을 포함할 수 있다.
강유전체층(35)이 게이트 절연층(33)상에 배치될 수 있다. 강유전체층(35)은 하프늄 산화물(HfO2)을 포함할 수 있다. 일 실시예에 있어서, 하프늄 산화물(HfO2)을 포함하는 강유전체층(35)은 금속 원소의 불순물을 더 포함할 수 있다. 예를 들어, 강유전체층(35)은 3~8mol%의 알루미늄(Al), 2~10mol%의 실리콘(Si), 2~10mol%의 이리듐(Y) 또는 1~7mol%의 가돌리늄(Gd)으로 도핑된 하프늄 산화물(HfOx)을 포함할 수 있다. 또는, 강유전체층(35)은 HfaZr1-aOb, ([a]=0.2~0.8, [b]=2~4)를 포함할 수 있다. 일 실시예에 있어서, 하프늄 산화물(HfOx)을 포함하는 강유전체층(35)의 두께는 10nm 이하일 수 있다. 배리어층(37)이 강유전체층(35) 상에 배치될 수 있다. 예를 들어, 배리어층(37)은 TiN, TaN, TiAl 또는 TiAlC를 포함할 수 있다. 게이트 전극층(39)이 배리어층(37) 상에 배치될 수 있다. 게이트 전극층(39)은 W와 같은 금속을 포함할 수 있다. 게이트 캡핑층(42)이 게이트 전극층(39) 상에 배치될 수 있다. 게이트 캡핑층(42)은 실리콘 질화물, 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
제1 게이트 스페이서(SP1) 및 제2 게이트 스페이서(SP2)가 게이트 구조체(GS1)의 양 측벽을 덮을 수 있다. 제1 게이트 스페이서(SP1) 및 제2 게이트 스페이서(SP2)가 계면층(31), 게이트 절연층(33), 강유전체층(35), 배리어층(37), 게이트 전극층(39) 및 게이트 캡핑층(42)의 양 측벽에 배치될 수 있다. 제1 게이트 스페이서(SP1) 및 제2 게이트 스페이서(SP2)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 제1 게이트 스페이서(SP1)는 실리콘 산화물을 포함할 수 있고, 및 제2 게이트 스페이서(SP2)는 실리콘 질화물을 포함할 수 있다.
트렌치(TR1)가 활성 영역들(15) 사이 및 게이트 구조체들(GS1) 사이에 형성될 수 있다. 트렌치(TR1)는 라운드 형태의 단면을 가질 수 있다. 트렌치(TR1)는 상부 내벽(IS1)과 하부 내벽(IS2)을 포함할 수 있다. 상부 내벽(IS1)은 활성 영역(15)의 상면(SU)으로부터 멀어질수록 인접한 게이트 구조체(GS1)의 내측 하방으로 연장될 수 있다. 하부 내벽(IS2)은 활성 영역(15)의 상면(SU)으로부터 멀어질수록 인접한 게이트 구조체(GS1)의 외측 하방으로 연장될 수 있다.
소스/드레인 영역(50)이 트렌치(TR1) 내에 배치될 수 있다. 소스/드레인 영역(50)은 트렌치(TR1)의 상부 내벽(IS1)과 하부 내벽(IS2)에 접할 수 있다. 소스/드레인 영역(50)은 트렌치(TR1)의 내벽을 따라 라운드 형태의 단면을 가질 수 있다. 소스/드레인 영역(50)에서 인접한 게이트 구조체(GS1)의 내측 방향으로 가장 돌출된 부분(P1)이 트렌치(TR1)의 상부 내벽(IS1)과 하부 내벽(IS2)이 접하는 위치에서 형성될 수 있다. 일 실시예에 있어서, 기판(10)의 표면에 대하여 수직하고 게이트 전극층(39)의 외측벽(또는, 제1 게이트 스페이서(SP1)의 내측벽)에 정렬되는 제1 수직선(V1)과, 기판(10)의 표면에 대하여 수직하고 소스/드레인 영역(50)의 가장 돌출된 부분(P1)을 지나는 제2 수직선(V2)의 수평 거리(X1)는 -3~+5nm일 수 있다.
수평 거리(X1)가 0일 경우 소스/드레인 영역(50)의 가장 돌출된 부분(P1)은 제1 수직선(V1) 상에 위치할 수 있다. 수평 거리(X1)가 0보다 작은 경우 소스/드레인 영역(50)의 가장 돌출된 부분(P1)은 게이트 전극층(39)의 하부에 수직 중첩될 수 있다. 수평 거리(X1)가 0보다 큰 경우 소스/드레인 영역(50)의 가장 돌출된 부분(P1)은 제1 게이트 스페이서(SP1)와 수직 중첩될 수 있다.
소스/드레인 영역(50)의 하단의 수직 깊이(RD)는 활성 영역(15)의 상면(SU)으로부터 40~64nm일 수 있다. 즉, 활성 영역(15)의 상면(SU)과 트렌치(TR1) 바닥면에 정렬되는 수평선(Hd)의 수직 거리가 40~64nm일 수 있다.
일 실시예에 있어서, 소스/드레인 영역(50)의 상면은 강유전체층(35)의 상면과 같거나 그보다 높은 레벨에 위치할 수 있다. 예를 들어, 소스/드레인 영역(50)의 상면의 활성 영역(15)의 상면(SU)로부터의 수직 높이(OGH)는 1~25nm이내에서 강유전체층(35)의 상면과 동일하거나 그보다 높은 레벨에 위치할 수 있다.
일 실시예에 있어서, 활성 영역(15)이 n형 불순물을 포함하는 경우, 소스/드레인 영역(50)은 제1 에피텍시얼층(51), 제2 에피텍시얼층(53) 및 제3 에피텍시얼층(55)을 포함할 수 있다. 제1 에피텍시얼층(51)은 선택적 에피 성장(selective epitaxial growth: SEG) 방식에 의한 언도프트(undoped) 단결정 SiGe를 포함할 수 있다. 일 실시예에 있어서, 제1 에피텍시얼층(51)의 Ge 함량은 25-35 atom%일 수 있다. 제1 에피텍시얼층(51)은 트렌치(TR1)의 내벽을 컨포멀(conformal)하게 덮을 수 있다. 제1 에피텍시얼층(51)은 상부 내벽(IS1)과 하부 내벽(IS2)을 덮을 수 있다.
제2 에피텍시얼층(53)이 트렌치(TR1) 내에서 제1 에피텍시얼층(51) 상에 형성될 수 있다. 제2 에피텍시얼층(53)은 선택적 에피 성장 방법(selective epitaxial growth: SEG)에 의한 보론(B) 도프트(doped) 단결정 SiGe를 포함할 수 있다. 제2 에피텍시얼층(53)의 Ge 함량은 제1 에피텍시얼층(51)보다 높을 수 있다. 일 실시예에 있어서, 제2 에피텍시얼층(53)의 Ge 함량은 50-70atom%일 수 있다. 제2 에피텍시얼층(53)이 트렌치(TR1)를 완전히 채울 수 있다. 제2 에피텍시얼층(53)의 상면은 활성 영역(15)의 상면과 동일하거나 그보다 높은 레벨에 위치할 수 있다. 제2 에피텍시얼층(53)은 제2 게이트 스페이서(SP2)의 외측벽에 접촉될 수 있다. 일 실시예에 있어서, 제2 에피텍시얼층(53)은 상면이 강유전체층(35)의 하면보다 높은 레벨에 위치할 수 있다.
제3 에피텍시얼층(55)은 SiGe 또는 Si를 포함할 수 있다. 제3 에피텍시얼층(55)은 p형 불순물을 포함할 수 있다. 예를 들어, 제3 에피텍시얼층(55)은 보론(B)을 포함할 수 있다. 제3 에피텍시얼층(55)에서 Ge의 함량은 1-10atom%일 수 있다. 예를 들어, 제3 에피텍시얼층(55)은 단결정 실리콘일 수 있다. 제3 에피텍시얼층(55)은 생략될 수 있다.
제1 에피텍시얼층(51)의 격자 상수는 활성 영역(15)의 격자 상수보다 클 수 있다. 제2 에피텍시얼층(53)의 격자 상수는 활성 영역(15)의 격자 상수보다 클 수 있다. 제2 에피텍시얼층(53)의 격자 상수는 제1 에피텍시얼층(51)의 격자 상수보다 클 수 있다. 이에, 소스/드레인 영역(50)은 게이트 전극층(39) 아래의 활성 영역(15) 부분에 압축 스트레인을 가할 수 있다. 일 실시예에 있어서, 제2 에피텍시얼층(53)은 활성 영역(15)(즉, 채널 영역)과 게이트 구조체(GS1)에 압축 스트레인을 가할 수 있다. 이에, 강유전체층(35)에도 압축 스트레인이 인가될 수 있다. 제2 에피텍시얼층(53)의 레벨이 강유전체층(35)의 레벨과 대응되거나 그보다 높을 경우에 강유전체층(35)에 압축 스트레인이 인가될 수 있다. 압축 스트레인이 가해진 강유전체층(35)은 적어도 일부가 비정질 상에서 결정질 상으로 변환될 수 있다. 1~4.5Gpa의 압축 스트레인이 강유전체층(35)에 가하여질 수 있다. 바람직하게는 2~4.5Gpa의 압축 스트레인이 강유전체층(35)에 가하여질 수 있다. 강유전체층(35)의 사방정계(orthorhombic) 결정의 비율이 20%이상일 수 있다. 사방정계(orthorhombic) 결정을 포함하는 강유전체층(35)은 강유전체 특성이 안정될 수 있다. 이에, NCFET (Negative Capacitance Field Effect Transistor)의 동작 특성이 개선될 수 있다.
일 실시예에 있어서, 소스/드레인 영역(50)은 수평 거리(X1) -3~+5nm, 수직 깊이(RD) 40~64nm, 수직 높이(OGH)는 1~25nm를 가지며, 제1 에피텍시얼층(51)의 Ge 함량은 25-35 atom%, 제2 에피텍시얼층(53)의 Ge 함량은 50-70atom%인 경우에, 강유전체층(35)에 충분한 스트레인을 가하며, 강유전체층(35)의 사방정계(orthorhombic) 결정의 비율이 20%이상이 될 수 있다.일 실시예에 있어서, 활성 영역(15)이 p형 불순물을 포함하는 경우, 소스/드레인 영역(50)은 선택적 에피 성장 방법(selective epitaxial growth: SEG)에 의한 포스포러스(P) 도프트(doped) 단결정 실리콘(Si) 또는 카본(C) 도프트(doped) 단결정 실리콘(Si)을 포함할 수 있다. 예를 들어, 소스/드레인 영역(50)의 포스포러스(P) 도핑 농도는 5~10atom%일 수 있다. 또는, 소스/드레인 영역(50)의 카본(C) 도핑 농도는 0.5~2atom%일 수 있다. 포스포러스(P) 또는 카본(C)으로 도핑된 단결정 실리콘의 소스/드레인 영역(50)은 활성 영역(15)(즉, 채널 영역)과 게이트 구조체(GS1)에 인장 스트레인을 가할 수 있다. 소스/드레인 영역(50)의 상면의 레벨이 강유전체층(35)의 레벨과 대응되거나 그보다 높은 경우 소스/드레인 영역(50) 강유전체층(35)에도 인장 스트레인을 가할 수 있다. 인장 스트레인이 가해진 강유전체층(35)은 적어도 일부가 비정질 상에서 결정질 상으로 변환될 수 있다. 1~4.5Gpa의 인장 스트레인이 강유전체층(35)에 가하여질 수 있다. 바람직하게는 2~4.5Gpa의 인장 스트레인이 강유전체층(35)에 가하여질 수 있다. 강유전체층(35)의 사방정계(orthorhombic) 결정의 비율이 20%이상일 수 있다. 20% 이상의 사방정계(orthorhombic) 결정을 포함하는 강유전체층(35)은 강유전체 특성이 안정될 수 있다. 이에, NCFET(Negative Capacitance Field Effect Transistor)의 동작 특성이 개선될 수 있다.
일 실시예에 있어서, 소스/드레인 영역(50)은 수평 거리(X1) -3~+5nm, 수직 깊이(RD) 40~64nm, 수직 높이(OGH)는 1~25nm를 가지며, 포스포러스(P) 도핑 농도가 0.5~2 atom% 또는 카본(C) 도핑 농도가 0.5~2atom%인 경우에, 강유전체층(35)에 충분한 스트레인을 가하며, 강유전체층(35)의 사방정계(orthorhombic) 결정의 비율이 20%이상이 될 수 있다.
층간절연층(60)은 소스/드레인 영역(50)과 게이트 구조체(GS1)를 덮을 수 있다. 예를 들어, 층간절연층(60)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 소스/드레인 컨택(CA)이 층간절연층(60)을 관통하여 소스/드레인 영역(50) 상에 배치될 수 있다. 소스/드레인 컨택(CA)은 도전 물질로 형성될 수 있다. 소스/드레인 컨택(CA)은 예를 들어, W, Al, Cu 등을 포함할 수 있다.
도 4a는 도 1의 일 실시예에 따른 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 대한 단면도들이다. 도 4b는 도 4a의 일부 영역을 확대 단면도이다. 도 1 내지 도 4b에서 동일한 참조 부호는 동일 구성요소를 지칭할 수 있다. 이하에서는 도 1 내지 도 4b에서 설명한 것과 실질적으로 동일한 내용은 설명을 생략하고, 차이점에 대해 상세히 설명한다.
도 4a 및 도 4b를 참조하면, 게이트 구조체(GS2)는 계면층(32), 게이트 절연층(34), 강유전체층(36), 제1 게이트 전극층(38), 제2 게이트 전극층(40), 게이트 캡핑층(44), 제1 게이트 스페이서(SP1), 제2 게이트 스페이서(SP2) 및 제3 게이트 스페이서(SP3)를 포함할 수 있다. 게이트 구조체(GS2)는 리플레이스먼트 금속 게이트 (Replacement Metal Gate: RMG)와 같은 게이트 라스트(gate-last) 공정에 의해 형성될 수 있다.
계면층(32)은 기판(10) 상에서 기판(10)과 직접 접하여 배치될 수 있다. 계면층(32)은 선택적 에피 성장(selective epitaxial growth: SEG) 방식에 의해 형성될 수 있다. 계면층(32)은 예를 들어, 실리콘 카바이드(SiC) 또는 실리콘 저머늄(SiGe)을 포함할 수 있다. 일 실시예에 있어서, 계면층(32)의 두께는 임계 두께(critical thickness)이하일 수 있다. 예를 들어, 계면층(32)의 두께는 0.1~2.5nm일 수 있다. 기판(10) 상에 형성된 임계 두께(critical thickness) 이하의 계면층(32)은 완전히 스트레인된(fully strained) 상태일 수 있다. 계면층(32)의 격자 상수는 기판(10)의 격자 상수와 동일한 상태를 가질 수 있다.
게이트 절연층(34)이 강유전체층(36)이 계면층(32) 상에 배치되며, 제1 게이트 스페이서(SP1)의 내측벽을 따라 상부로 연장될 수 있다. 게이트 절연층(34)과 강유전체층(36)은 제1 게이트 전극층(38)과 제2 게이트 전극층(40)의 측면을 둘러싸도록 "U"자 형상의 단면을 가질 수 있다. 강유전체층(36)은 하프늄 산화물(HfO2)을 포함할 수 있다. 일 실시예에 있어서, 하프늄 산화물(HfO2)을 포함하는 강유전체층(36)은 금속 원소의 불순물을 더 포함할 수 있다. 예를 들어, 강유전체층(36)은 3~8mol%의 알루미늄(Al), 2~10mol%의 실리콘(Si), 2~10mol%의 이리듐(Y) 또는 1~7mol%의 가돌리늄(Gd)으로 도핑된 하프늄 산화물(HfOx)을 포함할 수 있다. 또는, 강유전체층(36)은 HfaZr1-aOb, ([a]=0.2~0.8, [b]=2~4)를 포함할 수 있다.
게이트 절연층(34)은 계면층(32)과 상면과 제1 게이트 스페이서(SP1)의 내측벽에 접할 수 있다. 강유전체층(36)은 게이트 절연층(34)의 상면 및 내측벽에 접할 수 있다. 게이트 절연층(34)과 강유전체층(36)의 상단은 서로 동일한 레벨에 위치할 수 있다.
제1 게이트 전극층(38)이 강유전체층(36) 상에 배치될 수 있다. 제1 게이트 전극층(38)은 하면과 측면이 강유전체층(36)에 접할 수 있다. 제1 게이트 전극층(38)의 상면은 강유전체층(36) 상단(36U)보다 낮은 레벨에 위치할 수 있다. 예를 들어, 제1 게이트 전극층(38)은 TiN, TaN, TiAl 또는 TiAlC를 포함할 수 있다. 제2 게이트 전극층(40)이 제1 게이트 전극층(38) 상에 형성될 수 있다. 제2 게이트 전극층(40)은 하면이 제1 게이트 전극층(38)에 접하고, 측면이 강유전체층(36)에 접할 수 있다. 제2 게이트 전극층(40)의 상면은 강유전체층(36)의 상단(36U)과 동일한 레벨에 위치할 수 있다. 예를 들어, 제2 게이트 전극층(40)은 W와 같은 금속을 포함할 수 있다.
게이트 캡핑층(44)이 제2 게이트 전극층(40) 상에 배치될 수 있다. 게이트 캡핑층(44)은 제2 게이트 전극층(40)의 상면, 강유전체층(36)의 상단(36U) 및 게이트 절연층(34)의 상단을 덮을 수 있다. 게이트 캡핑층(44)은 실리콘 질화물, 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
제1 내지 제3 게이트 스페이서(SP1, SP2, SP3)가 계면층(32), 게이트 절연층(34), 강유전체층(36), 제1 게이트 전극층(38), 제2 게이트 전극층(40) 및 게이트 캡핑층(44)의 양 측벽에 배치될 수 있다. 제1 내지 제3 게이트 스페이서(SP1, SP2, SP3)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합을 포함할 수 있다. 제1 게이트 스페이서(SP1)는 계면층(32), 게이트 절연층(34), 및 게이트 캡핑층(44)의 측면들과 접촉할 수 있다. 제1 게이트 스페이서(SP1)는 수직한 양 측벽을 가질 수 있다. 제2 게이트 스페이서(SP2)는 활성 영역(15)의 표면 상에서 소스/드레인 영역(50)으로 향하도록 수평으로 연장할 수 있다. 예를 들어, 제2 게이트 스페이서(SP2)는 "L"자 모양의 단면을 가질 수 있다. 제3 게이트 스페이서(SP3)는 제2 게이트 스페이서(SP2)의 외측벽 상에 형성될 수 있다. 제3 게이트 스페이서(SP3)는 좁은 상부 폭 및 넓은 하부 폭을 가질 수 있다.
소스/드레인 영역(50)은 상면이 강유전체층(36)의 바닥면(36B)과 상단(36U) 사이의 레벨에 위치할 수 있다. 도 1 및 도 2에서 설명한 소스/드레인 영역(50)과 동일 또는 유사한 특징을 가질 수 있다. 소스/드레인 영역(50)은 활성 영역(15), 즉 채널 영역과 계면층(32)에 스트레인을 인가할 수 있다. 계면층(43)에 인가된 스트레인은 강유전체층(36)까지 인가될 수 있다. 압축 스트레인이 가해진 강유전체층(36)은 적어도 일부가 비정질 상에서 결정질 상으로 변환될 수 있다. 강유전체층(36)의 사방정계(orthorhombic) 결정의 비율이 20%이상일 수 있다. 사방정계(orthorhombic) 결정을 포함하는 강유전체층(36)은 강유전체 특성이 안정될 수 있다. 이에, NCFET(Negative Capacitance Field Effect Transistor)의 동작 특성이 개선될 수 있다.
도 5는 도 1의 일 실시예에 따른 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 대한 단면도들이다. 도 2, 도 3 및 도 5에서 동일한 참조 부호는 동일 구성요소를 지칭할 수 있다. 이하에서는 도 2 및 도 3에서 설명한 것과 실질적으로 동일한 내용은 생략하고, 차이점에 대하여 설명한다.
도 5를 참조하면, 반도체 소자는 활성 영역(15'), 게이트 구조체(GS3), 스페이서(SP), 소스/드레인 영역(50'), 층간절연층(60) 및 소스/드레인 컨택(CA)를 포함할 수 있다. 일 실시예에 따른 반도체 소자는 게이트 올 어라운드(GATE ALL AROUND) 전계 효과 트랜지스터(Field Effect Transistor, FET)일 수 있다.
활성 영역(15')은 기판(100) 상에 수직 방향으로 서로 이격되어 배치되는 복수의 채널층을 포함할 수 있다. 복수의 채널층은 일 방향으로 연장되어 형성되는 와이어(wire) 형상의 패턴일 수 있다. 예를 들어, 복수의 채널층은 사각형, 원형 등의 다양한 단면 형상을 가질 수 있다. 복수의 채널층은 SiGe 또는 Ge 중 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
게이트 구조체(GS3)는 복수의 채널층의 둘레를 감싸도록 형성될 수 있다. 게이트 구조체(GS3)는 게이트 절연층(32'), 강유전체층(34') 및 게이트 전극층(36')을 포함할 수 있다. 게이트 절연층(32'), 강유전체층(34') 및 게이트 전극층(36')은 수직 방향으로 서로 이격된 복수의 채널층을 감싸도록 형성될 수 있다. 게이트 절연층(32'), 강유전체층(34') 및 게이트 전극층(36')은 전술한 게이트 구조체들(GS1, GS2)과 동일한 물질을 포함할 수 있다.
스페이서(SP)는 외측 스페이서(SP1')와 내측 스페이서(SP2')를 포함할 수 있다. 외측 스페이서(SP1')는 활성 영역(15')상에 배치될 수 있다. 외측 스페이서(SP1')는 층간절연층(60)에 접할 수 있다. 내측 스페이서(SP2')는 외측 스페이서(SP2')의 하부에서 서로 수직으로 이격된 복수의 채널층 사이에 배치될 수 있다.
도 6은 본 개시의 일 실시예에 따른 반도체 소자의 단면도이다. 도 7은 도 6의 일부 영역을 확대 도시한 확대 단면도이다. 도 2, 도 3, 도 6, 및 도 7에서 동일한 참조 부호는 동일 구성요소를 지칭할 수 있다. 이하에서는 도 2 및 도 3에서 설명한 것과 실질적으로 동일한 내용은 생략하고, 차이점에 대해 설명한다.
도 6 및 도 7을 참조하면, 일 실시예에 있어서, 트렌치(TR2)는 시그마 형상(Σ-shape) 또는 노치(Notch) 형상의 측면을 가질 수 있다. 이에, 트렌치(TR2)에 의해 활성 영역(15)이 시그마 형상(Σ-shape)을 가질 수 있다.
트렌치(TR2)는 제1 측면(S1)과 제2 측면(S2)을 포함할 수 있다. 소스/드레인 영역(50)이 제1 측면(S1)과 제2 측면(S2)에 직접적으로 접할 수 있다. 제1 측면(S1)은 활성 영역(15)의 상면(SU)과 연결될 수 있다. 활성 영역(15)의 상면(SU)과 제1 측면(S1) 사이에 제1 모서리(E1)가 형성될 수 있다. 제1 측면(S1)은 활성 영역(15) 상면(SU)으로부터 게이트 구조체(GS1)의 내측 하방으로 연장될 수 있다. 제2 측면(S2)은 제1 측면(S1)보다 아래에 위치할 수 있다. 제2 측면(S2)은 제1 측면(S1)의 하단에 연결되며, 제1 측면(S1)과 제2 측면(S2) 사이에 제2 모서리(E2)가 형성될 수 있다. 제2 측면(S2)은 제1 측면(S1)의 하단으로부터 게이트 구조체(GS1)의 외측 하방으로 연장될 수 있다. 활성 영역(15)의 상면(SU), 제1 모서리(E1), 제1 측면(S1), 제2 모서리(E2), 제2 측면(S2) 및 트렌치(TR2) 바닥면의 수평선(Hd)을 연결하면 시그마 형상(Σ-shape)이 형성될 수 있다.
일 실시예에 있어서, 기판(10)의 표면에 대하여 수직하고 게이트 전극층(39)의 측면을 지나는 제1 수직선(V1)과, 기판(10)의 표면에 대하여 수직하고 제2 모서리(E2)를 지나는 제2 수직선(V2)의 수평 거리(X2)는 -3nm에서 +5nm일 수 있다. 수평 거리가 0일 경우 제2 모서리(E2)는 제1 수직선(V1) 상에 위치할 수 있다. 수평 거리가 0보다 작은 경우 제2 모서리(E2)가 게이트 전극층(39)의 하부에 수직 중첩되며, 수평거리가 0보다 큰 경우 제2 모서리(E2)가 제1 게이트 스페이서(SP1)와 수직 중첩된 것일 수 있다. 소스/드레인 영역(50)은 게이트 구조체(GS1)의 내측 방향으로 가장 돌출되며, 제2 모서리(E2)에 접촉되는 부분을 가질 수 있다. 소스/드레인 영역(50)의 가장 돌출된 부분과 제1 수직선(V1)의 최단 수평 거리도 -3nm에서 +5nm일 수 있다. 일 실시예에 있어서, 트렌치(TR2)의 하면의 깊이(RD)는 활성 영역의 상면으로부터 40~64nm일 수 있다. 즉, 활성 영역(15)의 상면(SU)과 트렌치(TR2) 바닥면에 정렬되는 수평선(Hd)의 수직 거리가 40~64nm일 수 있다.
활성 영역(15) n형 불순물을 포함하는 경우, 소스/드레인 영역(50)은 제1 에피텍시얼층(51), 제2 에피텍시얼층(53) 및 제3 에피텍시얼층(55)을 포함할 수 있다. 일 실시예에 있어서, 제1 에피텍시얼층(51)의 Ge 함량은 25-35 atom%일 수 있다. 제2 에피텍시얼층(53)의 Ge 함량은 50-70atom%일 수 있다. 제3 에피텍시얼층(55)에서 Ge의 함량은 1-10atom%일 수 있다. 제3 에피텍시얼층(55)은 생략될 수 있다.
활성 영역(15)이 p형 불순물을 포함하는 경우, 소스/드레인 영역(50)은 선택적 에피 성장 방법(selective epitaxial growth: SEG)에 의한 포스포러스(P) 도프트(doped) 단결정 실리콘(Si) 또는 카본(C) 도프트(doped) 단결정 실리콘(Si)을 포함할 수 있다. 예를 들어, 소스/드레인 영역(50)의 포스포러스(P) 도핑 농도는 5~10atom%일 수 있다. 또는, 소스/드레인 영역(50)의 카본(C) 도핑 농도는 0.5~2atom%일 수 있다.
도 8은 본 개시의 일 실시예에 따른 반도체 소자의 단면도이다. 도 9는 도 8의 일부 영역을 확대 도시한 확대 단면도이다. 도 2 내지 도 9에서 동일한 참조 부호는 동일 구성요소를 지칭할 수 있다. 이하에서는 도 2 내지 도 9에서 설명한 것과 실질적으로 동일한 내용은 생략하고, 차이점에 대해 설명한다.
도 8 및 도 9를 참조하면, 트렌치(TR2)는 시그마 형상(Σ-shape) 또는 노치(Notch) 형상의 측면을 가질 수 있다. 이에, 트렌치(TR2)에 의해 활성 영역(15)이 시그마 형상(Σ-shape)을 가질 수 있다. 게이트 절연층(34)과 강유전체층(36)은 U자 형상의 단면을 가질 수 있다. 소스/드레인 영역(50)의 상면은 강유전체층(36)의 바닥면(36B)과 상단(36U) 사이 레벨에 위치할 수 있다.
도 10 내지 도 18은 본 개시의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 10을 참조하면, 활성 영역(15)을 포함하는 기판(10)이 제공될 수 있다. 기판(10)에 소자분리층(13)이 형성되어 활성 영역(15)을 정의(define)할 수 있다. 소자분리층(13)은 STI(shallow trench isolation)를 포함할 수 있다. 소자분리층(13)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
활성 영역(15)에 불순물이 주입되어 웰 영역(11)이 형성될 수 있다. n형 불순물이 주입되어 n웰이 형성될 수 있고, 또는 p형 불순물이 주입되어 p웰이 형성될 수 있다. 이하에서는 기판이 p형 불순물을 포함하고, 웰 영역이 n형 불순물을 포함하는 경우를 가정하여 설명한다.
기판(10) 상에 예비 계면층(21)이 형성될 수 있다. 예를 들어, 예비 계면층(21)은 실리콘 산화물을 포함할 수 있다. 예비 계면층(21)은 증착 공정 또는 산화 공정을 통해 형성될 수 있다.
예비 게이트 절연층(23)이 예비 계면층(21) 상에 형성될 수 있다. 예를 들어, 예비 게이트 절연층(23)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저머늄 산질화물, 저머늄 실리콘 산화물, 고유전율 물질, 이들의 조합물 또는 이들이 차례로 적층된 적층막 등을 포함할 수 있다.
예비 강유전체층(25)이 예비 게이트 절연층(23) 상에 형성될 수 있다. 예비 강유전체층(25)은 하프늄 산화물(HfOx)을 포함할 수 있다. 예비 강유전체층(25)은 금속 원소의 불순물을 더 포함할 수 있다. 일 실시예에 있어서, 예비 강유전체층(25)은 불순물로 도핑되고, 어닐링 될 수 있다. 불순물 도핑 및/또는 어닐링에 의해 예비 강유전체층(25)은 적어도 일부가 비정질에서 결정질(사방정계)로 변환될 수 있다. 예를 들어, 예비 강유전체층(25)은 알루미늄(Al) 3~8 mol%으로 도핑되고, 800~1000℃로 어닐링 될 수 있다. 예비 강유전체층(25)은 실리콘(Si) 2~10 mol%으로 도핑되고, 650~1000℃로 어닐링 될 수 있다. 예비 강유전체층(25)은 이리듐(Y) 2~10 mol%으로 도핑되고, 600~1000℃로 어닐링 될 수 있다. 예비 강유전체층(25)은 가돌리늄(Gd) 1~7mol%으로 도핑되고, 450~800℃로 어닐링 될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 불순물 도핑 및/또는 어닐링 동작은 생략될 수도 있다.
도 11을 참조하면, 예비 강유전체층(25) 상에 예비 배리어층(27)이 형성될 수 있다. 예를 들어, 예비 배리어층(27)은 TiN을 포함할 수 있다. 예비 배리어층(27)은 ALD 공정, PVD 공정, 또는 CVD 공정에 의해 형성될 수 있다. 예비 배리어층(27)이 형성되고 어닐링 공정이 더 수행될 수도 있다.
예비 배리어층(27) 상에 예비 게이트 전극층(29)이 형성될 수 있다. 예비 게이트 전극층(29)은 폴리 실리콘, 폴리 실리콘 저머늄, 도핑된 폴리실리콘, Ta, TaN, TaSiN, TiN, Mo, Ru, Ni, NiSi 중 적어도 하나를 포함할 수 있다.
예비 게이트 전극층(29) 상에 예비 게이트 캡핑층(41)이 형성될 수 있다. 예를 들어, 예비 게이트 캡핑층(41)은 실리콘 질화물, 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
도 12을 참조하면, 예비 계면층(21), 예비 게이트 절연층(23), 예비 강유전체층(25), 예비 배리어층(27), 예비 게이트 전극층(29) 및 예비 게이트 캡핑층(41)이 패터닝되어 복수의 게이트 구조 패턴이 형성될 수 있다. 게이트 구조 패턴은 기판(10)의 활성 영역(15) 상에 적층된 계면층(31), 게이트 절연층(33), 강유전체층(35), 배리어층(37), 게이트 전극층(39), 및 게이트 캡핑층(41)을 포함할 수 있다. 게이트 구조 패턴은 기판(10) 상에서 활성 영역(15)과 교차되는 방향으로 길게 연장되도록 형성될 수 있다.
도 13을 참조하면, 기판(10) 상에 예비 스페이서층(SPL1, SPL2)이 형성될 수 있다. 예비 스페이서층(SPL1, SPL2)은 기판(10)의 상면, 게이트 구조 패턴의 상면과 측면 및 소자분리층(13)의 상면을 컨포멀(conformal)하게 덮을 수 있다. 예비 스페이서층(SPL1, SPL2)은 단층 또는 다층으로 형성될 수 있다.
도 14를 참조하면, 예비 스페이서층(SPL1, SPL2)이 일부 식각되어 기판(10)의 상면과 소자분리층(13)의 상면이 노출되며, 게이트 스페이서(SP1, SP2)가 형성될 수 있다. 예비 스페이서층(SPL1, SPL2)이 일부 제거되면서 계면층(31), 게이트 절연층(33), 강유전체층(35), 배리어층(37), 게이트 전극층(39), 게이트 캡핑층(41) 및 게이트 스페이서(SP1, SP2)를 포함하는 복수의 게이트 구조체가 형성될 수 있다.
기판(10)의 노출된 상면을 통해 활성 영역(15)이 식각되어 트렌치(TR)가 형성될 수 있다. 예를 들어, 게이트 구조체들 사이에 트렌치(TR)가 형성될 수 있다. 트렌치(TR)는 등방성 식각 공정, 방향성 식각 공정, 이방성 식각 공정 또는 이들의 조합으로 형성될 수 있다. 트렌치(TR)는 기판의 전면에서 균일하게 형성될 수 있다. 예를 들어, 트렌치(TR)는 등방성 식각 공정과 방향성 식각 공정이 순차적으로 수행되어 형성될 수 있다. 등방성 식각 공정은 NH4-OH, NH3OH, TMAH(Tetra Methyl Ammonium Hydroxide), KOH, NaOH, BTMH(benzyltrimethylammonium hydroxide) 또는 이들의 조합이 사용되는 습식 식각 공정이 적용될 수 있다. 방향성 식각 공정은 HBr, CF4, O2, Cl2, NF3 또는 이들의 조합이 사용될 수 있다.
트렌치(TR)를 통해 활성 영역(15)과 소자분리층(13)이 노출될 수 있다. 활성 영역(15)은 트렌치(TR)에 의해 제1 측면(S1), 제2 측면(S2) 및 바닥면을 가질 수 있다. 활성 영역(15)은 제1 측면(S1)과 제2 측면(S2)에 의해 시그마 형상(Σ-shape) 또는 노치 형상을 보일 수 있다.
도 15를 참조하면, 트렌치(TR) 내에 제1 에피텍시얼층(51)이 형성될 수 있다. 제1 에피텍시얼층(51)은 트렌치(TR)의 제1 측면(S1), 제2 측면(S2) 및 바닥면을 컨포멀하게 덮을 수 있다. 제1 에피텍시얼층(51)은 선택적 에피 성장(selective epitaxial growth: SEG) 방식에 의한 언도프트(undoped) 단결정 SiGe를 포함할 수 있다. 제1 에피텍시얼층(51)에서 Ge의 함량은 25~35atom%일 수 있다.
도 16을 참조하면, 트렌치(TR) 내에서 제1 에피텍시얼층(51) 상에 제2 에피텍시얼층(53)이 형성될 수 있다. 제2 에피텍시얼층(53)은 선택적 에피 성장 (selective epitaxial growth: SEG) 방식에 의한 보론(B) 도프트(doped) 단결정 SiGe를 포함할 수 있다. 제2 에피텍시얼층(53)의 Ge 함량은 제1 에피텍시얼층(51)보다 높을 수 있다. 일 실시예에서, 제2 에피텍시얼층(53)의 Ge 함량은 50~70atom%일 수 있다. 제2 에피텍시얼층(53)은 트렌치(TR)를 완전히 채울 수 있다. 제2 에피텍시얼층(53)의 상면은 활성 영역(15)의 상면보다 높은 레벨에 위치할 수 있다. 제2 에피텍시얼층(53)은 게이트 스페이서(SP1, SP2)의 외측벽에 접촉될 수 있다. 제2 에피텍시얼층(53)은 상면이 강유전체층(35)의 상면과 동일한 레벨까지 성장될 수 있다. 일 실시예에서, 제2 에피텍시얼층(53)의 상면은 강유전체층(35)의 상면과 같거나 높을 수 있다. 제2 에피텍시얼층(53)은 강유전체층(35)의 양 측에서 스트레인을 인가할 수 있다.
도 17을 참조하면, 제2 에피텍시얼층(53) 상에 제3 에피텍시얼층(55)이 형성될 수 있다. 제3 에피텍시얼층(55)은 선택적 에피 성장(selective epitaxial growth: SEG) 방식에 의한 보론(B) 도프트(doped) 단결정 Si 또는 보론(B) 도프트(doped) 단결정 SiGe를 포함할 수 있다. 제3 에피텍시얼층(55)의 Ge 함량은 제2 에피텍시얼층(53)보다 낮을 수 있다.
제1 에피텍시얼층(51), 제2 에피텍시얼층(53) 및 제3 에피텍시얼층(55)은 내장 스트레서(embedded stressor)(즉, 소스/드레인 영역)를 구성할 수 있다. 제1 에피텍시얼층(51)과 제2 에피텍시얼층(53)을 포함하는 내장 스트레서(embedded stressor)는 1~4.5Gpa의 스트레스를 강유전체층(35)에 인가할 수 있다. 바람직하게는, 강유전체층(35)은 2~4.5Gpa의 스트레스를 강유전체층(35)에 인가할 수 있다. 강유전체층(35)이 스트레스를 인가 받은 경우, 강유전체층(35)은 20% 이상이 사방정계(orthorhombic) 결정을 갖도록 비정질이 결정질로 변환될 수 있다.
도 18을 참조하면, 기판(10) 상에 층간절연층(60)이 형성될 수 있다. 층간절연층(60)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다. 도면에는 도시되지 않았으나, 층간절연층(60) 형성 전에 제3 에피텍시얼층(55) 상에서 금속 실리사이드 형성, 어닐링 공정 등이 수행될 수 있으나, 설명을 생략한다. 층간절연층(60)이 형성되고, CMP공정이 수행될 수 있다.
도 19 내지 도 27는 본 개시의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 19를 참조하면, 기판(10) 상에 웰 영역(11), 활성 영역(15), 소자분리층(13), 희생 게이트 절연층(22), 희생 게이트 전극층(24), 제1 마스크 패턴(26) 및 제2 마스크 패턴(28)이 형성될 수 있다.
기판(10) 상에 희생 게이트 절연층(22)이 형성될 수 있다. 희생 게이트 절연층(22)은 활성 영역(15)과 교차되어 형성될 수 있다. 희생 게이트 절연층(22)은 소자분리층(13)과도 교차될 수 있다. 희생 게이트 절연층(22)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다.
희생 게이트 전극층(24)이 희생 게이트 절연층(22) 상에 형성될 수 있다. 예를 들어, 희생 게이트 전극층(24)은 폴리실리콘을 포함할 수 있다.
제1 마스크 패턴(26)이 희생 게이트 전극층(24) 상에 형성될 수 있다. 제1 마스크 패턴(26)은 희생 게이트 전극층(24)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 제2 마스크 패턴(28)이 상기 제1 마스크 패턴(26) 상에 형성될 수 있다. 제2 마스크 패턴(28)은 제1 마스크 패턴(26)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 제1 마스크 패턴(26)은 실리콘 산화물을 포함하고, 제2 마스크 패턴(28)은 실리콘 질화물 또는 폴리실리콘을 포함할 수 있다. 제1 마스크 패턴(26) 또는 제2 마스크 패턴(28) 중 어느 하나는 생략될 수 있다.
희생 게이트 절연층(22), 희생 게이트 전극층(24), 제1 마스크 패턴(26) 및 제2 마스크 패턴(28)이 기판(10) 상에 순차로 적층될 수 있다. 희생 게이트 절연층(22), 희생 게이트 전극층(24), 제1 마스크 패턴(26) 및 제2 마스크 패턴(28)의 측면들은 수직 정렬될 수 있다. 희생 게이트 절연층(22), 희생 게이트 전극층(24), 제1 마스크 패턴(26) 및 제2 마스크 패턴(28)은 희생 게이트 패턴으로 지칭될 수 있다. 희생 게이트 패턴은 활성 영역(15)을 가로지를 수 있다. 희생 게이트 패턴은 복수개가 서로 이격되어 평행하게 형성될 수 있다.
도 20를 참조하면, 희생 게이트 패턴의 측벽을 덮는 제1 게이트 스페이서(SP1), 제2 게이트 스페이서(SP2) 및 제3 게이트 스페이서(SP3)가 형성될 수 있다. 제1 게이트 스페이서(SP1), 제2 게이트 스페이서(SP2) 및 제3 게이트 스페이서(SP3)는 다수의 박막 형성 공정들 및 다수의 이방성 식각 공정들을 통해 형성될 수 있다. 제1 게이트 스페이서(SP1), 제2 게이트 스페이서(SP2) 및 제3 게이트 스페이서(SP3) 각각은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다.
도 21을 참조하면, 기판(10)의 노출된 상면을 통해 활성 영역(15)이 식각되어 트렌치(TR)가 형성될 수 있다. 트렌치(TR)는 도 9에서 설명한 것과 동일 또는 유사한 방식으로 형성될 수 있다.
도 22를 참조하면, 트렌치(TR) 내에 제1 에피텍시얼층(51)이 형성될 수 있다. 제1 에피텍시얼층(51)은 트렌치(TR)의 내벽을 컨포멀(conformal)하게 덮도록 형성될 수 있다. 제1 에피텍시얼층(51)은 트렌치(TR)의 제1 측면(S1), 제2 측면(S2) 및 바닥면을 덮을 수 있다. 제1 에피텍시얼층(51)은 선택적 에피 성장(selective epitaxial growth: SEG) 방식에 의한 언도프트(undoped) 단결정 SiGe를 포함할 수 있다. 일 실시예에 있어서, 제1 에피텍시얼층(51)에서 Ge의 함량은 25~35atom%일 수 있다.
트렌치(TR) 내에서 제1 에피텍시얼층(51) 상에 제2 에피텍시얼층(53)이 형성될 수 있다. 제2 에피텍시얼층(53)은 트렌치(TR)를 완전히 채울 수 있다. 제2 에피텍시얼층(53)의 상면은 활성 영역(15)의 상면보다 높은 레벨에 위치할 수 있다. 제2 에피텍시얼층(53)은 제1 내지 제3 게이트 스페이서(SP1, SP2, SP3)의 외측면에 접촉될 수 있다. 제2 에피텍시얼층(53)은 선택적 에피 성장(selective epitaxial growth: SEG) 방식에 의한 보론(B) 도프트(doped) 단결정 SiGe를 포함할 수 있다. 제2 에피텍시얼층(53)의 Ge 함량은 제1 에피텍시얼층(51)보다 높을 수 있다. 일 실시예에 있어서, 제2 에피텍시얼층(53)의 Ge 함량은 50~70 atom%일 수 있다.
제2 에피텍시얼층(53) 상에 제3 에피텍시얼층(55)이 형성될 수 있다. 제3 에피텍시얼층(55)은 선택적 에피 성장(selective epitaxial growth: SEG) 방식에 의한 보론(B) 도프트(doped) 단결정 Si 또는 보론(B) 도프트(doped) 단결정 SiGe를 포함할 수 있다. 제3 에피텍시얼층(55)의 Ge 함량은 제2 에피텍시얼층(53)보다 낮을 수 있다.
제1 에피텍시얼층(51), 제2 에피텍시얼층(53) 및 제3 에피텍시얼층(55)은 소스/드레인 영역(50)을 구성할 수 있다. 소스/드레인 영역(50)은 내장 스트레서(embedded stressor)로 지칭될 수 있다.
도 23을 참조하면, 기판(10) 상에 층간절연층(60)이 형성될 수 있다. 층간절연층(60)은 도면에는 도시되지 않았으나, 층간절연층(60) 형성 전에 제3 에피텍시얼층(55) 상에서 금속 실리사이드 형성, 어닐링 공정 등이 수행될 수 있으나, 설명을 생략한다.
도 24를 참조하면, 층간절연층(60)이 부분적으로 제거되고, 제2 마스크 패턴(28)과 제1 마스크 패턴(26)이 제거되어 희생 게이트 전극층(24)이 노출될 수 있다. 층간절연층(60)의 일부와 제2 마스크 패턴(28) 및 제1 마스크 패턴(26)은 CMP 공정, 에치-백 공정 또는 이들의 조합이 수행되어 제거될 수 있다. 층간절연층(60)은 제3 에피텍시얼층(55) 상에 남아있을 수 있다.
도 25를 참조하면, 희생 게이트 전극층(24)과 희생 게이트 절연층(22)이 제거되어 활성 영역(15)이 노출되는 게이트 트렌치(GTR)가 형성될 수 있다.
도 26을 참조하면, 게이트 트렌치(GTR) 내에 계면층(32), 게이트 절연층(34) 및 강유전체층(36)이 형성될 수 있다.
계면층(32)이 활성 영역(15) 상에 형성될 수 있다. 예를 들어, 계면층(32)은 실리콘 산화물을 포함할 수 있다. 예를 들어, 계면층(32)은 증착 공정 또는 산화 공정을 통해 형성될 수 있다. 계면층(32)은 선택적 에피 성장(selective epitaxial growth: SEG) 방식에 의해 형성될 수 있다. 계면층(32)은 예를 들어, 실리콘 카바이드(SiC) 또는 실리콘 저머늄(SiGe)을 포함할 수 있다. 계면층(32)의 두께는 임계 두께(critical thickness)이하로 형성될 수 있다. 예를 들어, 계면층(32)의 두께는 0.1~2.5nm로 형성될 수 있다. 기판(10) 상에 형성된 임계 두께(critical thickness) 이하의 계면층(32)은 완전히 스트레인된(fully strained) 상태일 수 있다. 즉, 계면층(32)의 격자 상수는 기판(10)의 격자 상수와 동일한 상태를 가질 수 있다.
게이트 절연층(34)이 계면층(32) 상에 형성될 수 있다. 계면층(32)과 제1 게이트 스페이서(SP1)에 접할 수 있다. 게이트 절연층(34)은 계면층(32)의 상면과 제1 게이트 스페이서(SP1)의 내측벽을 따라 연장될 수 있다. 게이트 절연층(34)은 강유전체층(36)의 하면과 외측벽을 감쌀 수 있다. 예를 들어, 게이트 절연층(34)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저머늄 산질화물, 저머늄 실리콘 산화물, 고유전율 물질, 이들의 조합물 또는 이들이 차례로 적층된 적층막 등을 포함할 수 있다.
강유전체층(36)이 게이트 절연층(34) 상에 형성될 수 있다. 강유전체층(36)은 하프늄 산화물(HfOx)을 포함할 수 있다. 강유전체층(36)은 금속 원소의 불순물을 더 포함할 수 있다. 일 실시예에 있어서, 강유전체층(36)은 불순물로 도핑되고, 어닐링 될 수 있다. 불순물 도핑 및/또는 어닐링에 의해 강유전체층(36)은 적어도 일부가 비정질에서 결정질(사방정계)로 변환될 수 있다. 예를 들어, 강유전체층(36)은 알루미늄(Al) 3~8 mol%으로 도핑되고, 800~1000℃로 어닐링 될 수 있다. 강유전체층(36)은 실리콘(Si) 2~10 mol%으로 도핑되고, 650~1000℃로 어닐링 될 수 있다. 강유전체층(36)은 이리듐(Y) 2~10 mol%으로 도핑되고, 600~1000℃로 어닐링 될 수 있다. 강유전체층(36)은 가돌리늄(Gd) 1~7mol%으로 도핑되고, 450~800℃로 어닐링 될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 불순물 도핑 및/또는 어닐링 동작은 생략될 수도 있다. 또한, 강유전체층(36)은 게이트 절연층(34)에 형성되는 과정에서 스트레인이 인가되어 비정질에서 결정질로 변환될 수 있다. 소스/드레인 영역(50)에 의해 계면층(32)이 완전히 스트레인된(fully strained) 상태이며, 이에, 계면층(32) 상에 형성되는 강유전체층(36)에 스트레인이 인가되어 결정상이 변화될 수 있다.
도 27를 참조하면, 강유전체층(36) 상에 제1 게이트 전극층(38)과 제2 게이트 전극층(40)이 형성될 수 있다. 예를 들어, 제1 게이트 전극층(38)은 TiN, TaN, TiAl 또는 TiAlC를 포함할 수 있다. 제2 게이트 전극층(40)은 W와 같은 금속을 포함할 수 있다. 게이트 절연층(34), 강유전체층(36) 및 제2 게이트 전극층(40)이 일부 제거되고, 게이트 캡핑층(44)이 형성될 수 있다.
도 28은 본 개시의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도이다. 도 28은 도 2 내지 도 4b에 도시된 트렌치를 형성하는 방법을 도시한다. 도 28은 일 실시예에 따른 게이트 라스트 공정을 도시하며, 도 28에서 설명하는 트렌치를 형성하는 방법은 게이트 퍼스트 공정에도 적용될 수 있다.
도 28을 참조하면, 활성 영역(15)이 식각되어 트렌치(TR)가 형성될 수 있다. 트렌치(TR)는 이방성 식각 공정에 의해 형성될 수 있다. 예를 들어, 이방성 식각 공정은 마스크 패턴(28) 및 스페이서(SP1, SP2, SP3)를 식각 마스크로 이용하고 HBr, CF4, O2, Cl2, NF3, 또는 이들의 조합을 사용하는 이방성 식각 공정이 적용될 수 있다. 트렌치(TR)의 각각은 U-모양(Ushape)일 수 있다. 예를 들어, 트렌치(TR)는 활성 영역(15) 방향으로 가장 돌출된 부분(P1)을 포함하며, 가장 돌출된 부분(P1) 상의 상부 내벽(IS1)과 가장 돌출된 부분(P1)과 트렌치(TR) 하단(P2)을 연결하는 하부 내벽(IS2)을 갖도록 형성될 수 있다. 또는, 트렌치(TR)의 측벽들은 기판(10)의 표면에 대하여 실질적으로 수직한 프로파일을 가질 수도 있다.
이상, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시 예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
10: 기판 11: 웰 영역
13: 소자분리층 15: 활성 영역
21: 예비 계면층 22: 희생 게이트 절연층
23: 예비 게이트 절연층 24: 희생 게이트 전극층
25: 예비 강유전체층 26: 제1 마스크 패턴
27: 예비 배리어층 28: 제2 마스크 패턴
29: 예비 게이트 전극층 GS1, GS2: 게이트 구조체
31: 계면층 32: 계면층
33: 게이트 절연층 34: 게이트 절연층
35: 강유전체층 36: 강유전체층
37: 배리어층 38: 제1 게이트 전극층
39: 게이트 전극층 40: 제2 게이트 전극층
41: 게이트 캡핑층 42: 게이트 캡핑층
43: 계면층 44: 게이트 캡핑층
50: 소스/드레인 영역 51: 제1 에피텍시얼층
53: 제2 에피텍시얼층 55: 제3 에피텍시얼층
60: 층간절연층 SP1, SP2: 게이트 스페이서
SPL1, SPL2: 예비 스페이서층 SP1, SP2, SP3: 제1 내지 제3 게이트 스페이서
E1: 제1 모서리 V1: 제1 수직선
SP1: 제1 게이트 스페이서 S1: 제1 측면
E2: 제2 모서리 SP2: 제2 게이트 스페이서
S2: 제2 측면 SP3: 제3 게이트 스페이서
V2: 제2 수직선

Claims (10)

  1. 기판 상의 활성 영역;
    상기 활성 영역 상의 게이트 절연층;
    상기 게이트 절연층 상에 배치되며, 하프늄 산화물(HfOx)을 포함하는 강유전체층;
    상기 강유전체층 상의 게이트 전극층;
    상기 게이트 절연층, 상기 강유전체층, 및 상기 게이트 전극층의 양 측면을 덮는 게이트 스페이서; 및
    상기 게이트 스페이서의 양 측과 인접하고, 상기 활성 영역 상에 배치되는 소스/드레인 영역을 포함하되,
    상기 강유전체층은,
    3~8mol%의 알루미늄(Al), 2~10mol%의 실리콘(Si), 2~10mol%의 이리듐(Y), 1~7mol%의 란타늄(La) 또는 1~7mol%의 가돌리늄(Gd) 중 적어도 하나로 도핑된 하프늄 산화물(HfO2) 또는 HfaZr1-aOb, ([a]=0.2~0.8, [b]=2~4)을 포함하고, 20% 이상의 사방정계(orthorhombic) 결정을 포함하며,
    상기 소스/드레인 영역은,
    상면이 상기 강유전체층의 상면과 동일하거나 그보다 높은 레벨에 위치하는 강유전성 반도체 소자.
  2. 제1항에 있어서,
    상기 활성 영역의 상면에 수직하고 상기 게이트 스페이서의 내측벽에 정렬되는 수직선과 상기 소스/드레인 영역 가장 돌출된 부분의 수평거리는 -3~+2nm이며,
    상기 활성 영역의 상단으로부터 상기 소스/드레인 영역 상면의 수직 높이는 1~25nm이고,
    상기 활성 영역의 상단으로부터 상기 소스/드레인 영역 하단의 수직 깊이는 40~65nm인 강유전성 반도체 소자.
  3. 제1항에 있어서,
    상기 소스/드레인 영역은 실리콘 저머늄(SiGe)을 포함하며,
    상기 실리콘 저머늄(SiGe)은,
    저머늄(Ge)의 함량이 25~35atom%인 제1 에피텍시얼층; 및
    제1 에피텍시얼층 상에 배치되며 저머늄(Ge)의 함량이 50~70atom%인 제2 에피텍시얼층을 포함하는 강유전성 반도체 소자.
  4. 제1항에 있어서,
    상기 소스/드레인 영역은,
    5~10atom%의 포스포러스(P) 또는 0.5~2atom%의 카본(C)으로 도핑된 실리콘(Si)을 포함하는 강유전성 반도체 소자.
  5. 제1항에 있어서,
    상기 활성 영역은 상기 소스/드레인 영역이 배치되는 트렌치를 포함하며,
    상기 트렌치는,
    상기 활성 영역의 상면과 연결되는 제1 측면, 상기 제1 측면의 하단에 연결되는 제2 측면 및 상기 제1 측면과 제2 측면 사이의 모서리를 포함하며,
    상기 활성 영역의 상면, 상기 제1 측면, 상기 제2 측면, 상기 모서리 및 상기 트렌치의 하면에 정렬되는 수평선이 연결되어 시그마 형상(Σ-shape)을 형성하는 강유전성 반도체 소자.
  6. 제5항에 있어서,
    상기 활성 영역의 상면에 수직하고 상기 게이트 스페이서의 내측벽에 정렬되는 수직선과 상기 모서리의 수평 거리는 -3~+2nm인 강유전성 반도체 소자.
  7. 일 방향으로 연장하는 활성 영역;
    상기 활성 영역과 교차되는 게이트 구조체;
    상기 게이트 구조체의 양 측벽을 덮는 게이트 스페이서;
    상기 게이트 스페이서의 양 측에 배치되는 소스/드레인 영역을 포함하되,
    상기 게이트 구조체는,
    상기 활성 영역과 접하는 계면층;
    상기 계면층 상의 게이트 전극층; 및
    상기 계면층과 상기 게이트 전극층 사이에 배치되는 게이트 절연층과 강유전체층을 포함하고,
    상기 게이트 절연층과 상기 강유전체층은 상기 게이트 스페이서의 내측벽을 따라 연장되어 U자 형상의 단면을 가지며,
    상기 강유전체층은 3~8mol%의 알루미늄(Al), 2~10mol%의 실리콘(Si), 2~10mol%의 이리듐(Y), 1~7mol%의 란타늄(La) 또는 1~7mol%의 가돌리늄(Gd) 중 적어도 하나로 도핑된 하프늄 산화물(HfO2) 또는 HfaZr1-aOb, ([a]=0.2~0.8, [b]=2~4)을 포함하고,
    상기 소스/드레인 영역의 상면은 상기 강유전체층의 상단과 바닥면 사이 레벨에 위치하는 강유전성 반도체 소자.
  8. 제7항에 있어서,
    상기 강유전체층은,
    20% 이상이 사방정계(orthorhombic) 결정인 강유전성 반도체 소자.
  9. 제7에 있어서,
    상기 강유전체층은,
    상기 게이트 절연층 상에 배치되며, 상기 게이트 전극층의 양 측벽을 감싸는 강유전성 반도체 소자.
  10. 제7항에 있어서,
    상기 계면층은,
    상기 활성 영역과 격자상수가 동일한 물질을 포함하는 강유전성 반도체 소자.
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