KR20190008048A - 강유전성 메모리 소자 - Google Patents

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KR20190008048A
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유향근
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Abstract

일 실시 예에 있어서, 강유전성 메모리 소자는 기판, 상기 기판 상에 배치되는 계면 절연층, 상기 계면 절연층 상에 배치되는 재결합 유도층, 상기 재결합 유도층 상에 배치되는 강유전층 및 상기 강유전층 상에 배치되는 게이트 전극층을 포함한다.

Description

강유전성 메모리 소자{Ferroelectric Memory Device}
본 개시(disclosure)는 대체로(generally) 강유전성 메모리 소자에 관한 것이다.
일반적으로, 강유전성 물질은 외부 전계가 인가되지 않은 상태에서, 자발적인 전기적 분극을 가지는 물질을 의미한다. 또한, 강유전성 물질은, 외부 전계의 인가에 의해, 히스테리시스 곡선 상의 두 개의 안정된 잔류 분극 중 어느 하나를 유지하도록 제어될 수 있다. 이러한 특징은 "0" 및 "1"의 로직 정보를 비휘발적으로 저장하는데 이용될 수 있다.
최근에는, 상기 강유전성 물질을 게이트 유전층에 적용하는 전계 효과 트랜지스터 형태의 강유전성 메모리 소자가 연구되고 있다. 상기 메모리 소자의 쓰기 동작은, 소정의 기록 전압을 게이트 전극층에 인가하여 상기 게이트 유전층에 서로 다른 잔류 분극 상태를 로직 정보로서 기록하는 과정으로 진행될 수 있다. 상기 메모리 소자의 읽기 동작은, 상기 게이트 유전층에 기록된 서로 다른 잔류 분극 상태에 따라 상기 전계 효과 트랜지스터의 채널 저항이 변화하는 성질을 이용하여, 상기 전계 효과 트랜지스터의 채널층을 통과하는 동작 전류를 판독하는 과정으로 진행될 수 있다.
본 개시의 실시 예는 소자 동작의 신뢰성을 향상시킬 수 있는 강유전성 메모리 소자의 구조를 제공한다.
본 개시의 일 측면에 따르는 강유전성 메모리 소자가 개시된다. 상기 강유전성 메모리 소자는 기판, 상기 기판 상에 배치되는 계면 절연층, 상기 계면 절연층 상에 배치되는 재결합 유도층(recombination induction layer), 상기 재결합 유도층 상에 배치되는 강유전층 및 상기 강유전층 상에 배치되는 게이트 전극층을 포함한다.
본 개시의 다른 측면에 따르는 강유전성 메모리 소자가 개시된다. 상기 강유전성 메모리 소자는 반도체 기판, 및 상기 반도체 기판 상에 배치되는 계면 절연층을 구비한다. 또한, 상기 강유전성 메모리 소자는 상기 계면 절연층 상에 배치되고 다수 캐리어(major carrier)로서 홀을 구비하는 물질층을 구비한다. 또한, 상기 강유전성 메모리 소자는 상기 반도체 물질층 상에 배치되는 강유전층, 상기 강유전층 상에 배치되는 게이트 전극층 및 상기 게이트 전극층의 양단의 상기 반도체 기판에 배치되는 소스 영역 및 드레인 영역을 포함한다.
상술한 본 개시의 실시 예에 따르면, 강유전성 메모리 소자는, 계면 절연층과 강유전층 사이에 배치되고, 홀을 포함하는 재결합 유도층을 구비한다. 강유전성 메모리 소자의 동작 중에, 기판으로부터 전자가 강유전층으로 전도하는 현상이 발생할 때, 상기 재결합 유도층은 상기 홀을 이용하여 상기 전자를 재결합시킴으로써, 상기 전자 전도를 차단할 수 있다.
이에 따라, 강유전층과 이종 물질층 간의 계면 결함 사이트에 상기 전도된 전자가 포획되는 것을 방지할 수 있다. 그 결과, 상기 포획된 전자에 의한 누설 전류 발생 또는 소자 동작의 피로 특성의 저하를 억제할 수 있어, 강유전성 메모리 소자의 동작 신뢰성이 향상될 수 있다.
도 1은 본 개시의 일 실시 예에 따르는 강유전성 메모리 소자를 개략적으로 나타내는 단면이다.
도 2는 본 개시의 일 비교예에 따르는 강유전성 메모리 소자를 개략적으로 나타내는 단면도이다.
도 3 내지 도 5는 본 개시의 일 비교예에 따르는 강유전성 메모리 소자의 동작 방법을 개략적으로 나타내는 단면도이다.
도 6 및 도 7은 본 개시의 일 실시 예에 따르는 강유전성 메모리 소자의 동작 방법을 개략적으로 나타내는 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 출원의 실시 예들을 보다 상세하게 설명하고자 한다. 도면에서는 각 장치의 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다. 전체적으로 도면 설명시 관찰자 시점에서 설명하였고, 일 요소가 다른 요소 위에 위치하는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 위에 바로 위치하거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다. 복수의 도면들 상에서 동일 부호는 실질적으로 서로 동일한 요소를 지칭한다.
또한, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, '포함하다' 또는 '가지다' 등의 용어는 기술되는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 방법 또는 제조 방법을 수행함에 있어서, 상기 방법을 이루는 각 과정들은 문맥상 명백하게 특정 순서를 기재하지 않은 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 과정들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.
도 1은 본 개시의 일 실시 예에 따르는 강유전성 메모리 소자를 개략적으로 나타내는 단면이다. 도 1을 참조하면, 강유전성 메모리 소자(1)는 기판(101), 계면 절연층(110), 재결합 유도층(120), 강유전층(130) 및 게이트 전극층(140)을 포함한다. 강유전성 메모리 소자(1)는 강유전층(130)에 저장된 분극 배향에 따라, 서로 다른 채널 저항을 가지는 트랜지스터 형태의 소자일 수 있다.
본 실시 예에서 설명하는 강유전성 메모리 소자(1)는 다음과 같은 메모리 동작을 수행할 수 있다. 쓰기 동작과 관련하여, 게이트 전극층(140)을 통해 소정의 쓰기 전압이 인가될 때, 강유전층(130) 내에 소정 방향의 분극 배향이 결정된다. 그리고, 상기 쓰기 전압이 제거된 후에도 강유전층(130) 내에 상기 분극 배향과 동일한 배향을 가지는 잔류 분극이 저장될 수 있다. 상기 저장된 잔류 분극은 각각 대응되는 논리 정보를 구현할 수 있다. 일 예로서, 게이트 전극층(140)으로부터 기판(101) 방향의 배향을 가지는 잔류 분극은 '0'의 논리 정보를 저장할 수 있으며, 기판(101)으로부터 게이트 전극층(140) 방향의 배향을 가지는 잔류 분극은 '1'의 논리 정보를 저장할 수 있다.
한편, 상기 잔류 분극은 기판(101)의 채널 영역(105)으로 전자 또는 홀과 같은 전하를 유도할 수 있다. 읽기 동작과 관련하여, 읽기 전압이 게이트 전극층(140)에 인가될 때, 채널 영역(105)에 유도된 상기 전하의 타입 및 전하량 등에 따라 소스 영역(102)과 드레인 영역(103)간 채널 저항이 서로 차별될 수 있다. 일 예로서, 상기 '0'의 정보가 저장된 경우, 대응되는 상기 잔류 분극에 의해 채널 영역(105)에으로 전자가 유도되어, 상기 읽기 전압이 인가될 때 채널 저항이 상대적으로 감소할 수 있다. 또한, 상기 '1'의 정보가 저장된 경우, 대응되는 상기 잔류 분극에 의해 채널 영역(105)으로부터 전자가 축출됨으로써, 상기 읽기 전압이 인가될 때 상기 채널 저항이 상대적으로 증가할 수 있다. 이와 같이, 채널 저항의 변화를 측정함으로써, 강유전성 메모리 소자(1)에 저장된 논리 정보를 판독할 수 있다.
기판(101)은 일 예로서, 반도체 물질을 포함할 수 있다. 기판(101)은 일 예로서, 실리콘(Si) 기판, 갈륨비소(GaAs) 기판, 인듐인(InP, indium phosphide) 기판, 게르마늄(Ge) 기판, 또는 실리콘 게르마늄(SiGe) 기판일 수 있다. 일 실시 예에서, 기판(101)은 도핑되어 전도성을 가질 수 있다. 일 예로서, 기판(101)은 p형으로 도핑될 수 있다. 다른 예로서, 기판(101)은 강유전성 구조물(10)의 하부에 적어도 p형으로 도핑된 영역을 가질 수 있다.
게이트 전극층(140)의 양단의 기판(101)에 소스 영역(102) 및 드레인 영역(103)이 배치될 수 있다. 일 실시 예에 있어서, 기판(101)이 p형으로 도핑될 때, 소스 영역(102) 및 드레인 영역(103)은 기판(101) 내에서 n형으로 도핑된 영역일 수 있다.
기판(101) 상에 계면 절연층(110)이 배치될 수 있다. 계면 절연층(110)은 비정질 상을 가질 수 있다. 계면 절연층(110)은 기판(101)과 강유전층(130) 사이에 개재됨으로써, 제조 공정 시에 기판(101)과 강유전층(130) 사이의 물질 확산을 억제하는 기능을 수행할 수 있다. 또한, 계면 절연층(110)은 서로 다른 크기의 결정 격자를 가지는 기판(101)과 강유전층(130)이 직접 접촉하는 것을 방지하여, 기판(101)과 강유전층(130)의 계면에서 변형(strain)에 의한 결정 결함이 발생하는 것을 억제할 수 있다.
계면 절연층(110)은 일 예로서, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 알루미늄 산화물을 포함할 수 있다. 일 실시 예에 있어서, 기판(101)이 실리콘 기판일 경우, 계면 절연층(110)은 실리콘 산화물층, 실리콘 질화물층 또는 실리콘산질화물층일 수 있다.
재결합 유도층(120)이 계면 절연층(110) 상에 배치될 수 있다. 재결합 유도층(120)은 홀을 다수 캐리어(major carrier)로서 구비하는 물질을 포함할 수 있다. 즉, 외부 전계를 따라 이동할 수 있는 전도성 캐리어 중에서, 재결합 유도층(120)은 홀을 다수 캐리어로 구비하며 전자를 소수 캐리어(minor carrier)로서 구비할 수 있다.
일 실시 예로서, 재결합 유도층(120)은 화학양론비를 만족하지 않는 금속 산화물을 포함할 수 있다. 일 예로서, 재결합 유도층(120)은 니켈산화물(NiOx)을 포함할 수 있다. 다른 예로서, 재결합 유도층(120)은 PCMO(PrxCa1-xMnO3)를 포함할 수 있다.
다른 실시 예로서, 재결합 유도층(120)은 p형 도펀트로 도핑된 반도체 물질을 포함할 수 있다. 이때, 상기 반도체 물질은 실리콘(Si), 게르마늄(Ge), 질화갈륨(GaN), 갈륨비소(GaAs) 또는 이들의 둘 이상의 조합을 포함할 수 있다. 일 예로서, 상기 반도체 물질이 실리콘, 또는 게르마늄일 경우, 상기 p형 도펀트는 보론(B), 알루미늄(Al) 등을 포함할 수 있다. 다른 예로서, 상기 반도체 물질이 질화갈륨(GaN)인 경우, p형 도펀트는 마그네슘(Mg), 또는 아연(Zn)을 포함할 수 있다. 또다른 실시 예로서, 상기 반도체 물질이 갈륨비소인 경우, 상기 p형 도펀트는 실리콘(Si) 또는 아연(Zn)을 포함할 수 있다.
재결합 유도층(120)은 강유전성 메모리 소자(1)의 동작 중에 전기적으로 플로팅(floating)될 수 있다. 재결합 유도층(120)은 내부의 홀을 이용하여 재결합 유도층(120)의 내부로 유입되는 전자를 재결합시켜 제거할 수 있다. 이에 따라, 강유전성 메모리 소자의 동작 중에 기판(101)으로부터 유입되는 전자가 강유전층(130)으로 유입되는 것을 억제하거나, 상기 전자가 재결합 유도층(120)과 강유전층(130)의 계면에 포획되는 것을 억제할 수 있다. 재결합 유도층(120)은 일 예로서, 1 내지 5 nm의 두께를 가질 수 있다.
재결합 유도층(120) 상에는 강유전층(130)이 배치된다. 강유전층(130)은 내부에 잔류 분극을 구비하는 강유전성 물질을 포함할 수 있다. 일 실시 예에서, 상기 잔류 분극은 기판(101)의 채널 영역에 전자를 유도할 수 있다. 강유전성 메모리 소자(1)에 읽기 동작이 진행될 때, 상기 유도되는 전자의 밀도에 따라, 소스 영역(102)과 드레인 영역(103)간 채널 저항이 결정될 수 있다. 강유전층(130)은 일 예로서, 5 내지 10 nm의 두께를 가질 수 있다.
일 실시 예에 있어서, 강유전층(130)은 결정질의 금속 산화물을 포함할 수 있다. 강유전층(130)은 이성분계 금속 산화물(binary metal oxide)을 포함할 수 있다. 강유전층(130)은 일 예로서, 하프늄 산화물, 지르코늄 산화물, 또는 이들의 조합을 포함할 수 있다.
일 실시 예에 있어서, 강유전층(130)은 적어도 하나의 도펀트를 포함할 수 있다. 강유전층(130) 내에 분포하는 도펀트는 강유전층(130)의 강유전성을 안정화시키는 역할을 수행할 수 있다. 강유전층(130)이 이성분계 금속 산화물(binary metal oxide)를 포함할 경우, 강유전층(130)은 2 내지 4의 원자가(valence)를 가지는 도펀트를 포함할 수 있다. 일 예로서, 강유전층(130)은 탄소(C), 실리콘(Si), 마그네슘(Mg), 알루미늄(Al), 이트륨(Y), 게르마늄(Ge), 주석(Sn), 스트론튬(Sr), 납(Pb), 칼슘(Ca), 바륨(Ba), 티타늄(Ti), 지르코늄(Zr), 가돌리늄(Gd), 란타넘(La) 또는 이들의 조합을 포함할 수 있다.
강유전층(130) 상에 게이트 전극층(140)이 배치된다. 게이트 전극층(140)은 전도성 물질을 포함할 수 있다. 게이트 전극층(140)은 일 예로서, 상기 텅스텐(W), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 백금(Pt), 이리듐(Ir), 루테늄(Ru), 텅스텐 질화물, 티타늄질화물, 탄탈륨질화물, 이리듐 산화물, 루테늄 산화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드 또는 이들의 둘 이상의 조합을 포함할 수 있다.
상술한 바와 같이, 본 개시의 실시 예에 따르는 강유전성 메모리 소자(1)는, 계면 절연층(110)과 강유전층(130) 사이에 배치되고, 홀을 포함하는 재결합 유도층(120)을 구비한다. 강유전성 메모리 소자(1)의 동작 중에, 기판(101)으로부터 전자가 강유전층(130)으로 전도하는 현상이 발생할 때, 재결합 유도층(120)은 상기 홀을 이용하여 상기 전자를 재결합시켜, 상기 전자의 전도를 차단할 수 있다.
이에 따라, 강유전층과 이종 물질층 간의 계면 결함 사이트에 상기 전도 전자가 포획되는 것을 방지할 수 있다. 그 결과, 후술하는 바와 같이, 상기 포획된 전자에 의한 누설 전류 발생 또는 소자 동작의 피로 특성의 저하를 억제할 수 있어, 강유전성 메모리 소자의 동작 신뢰성이 향상될 수 있다.
도 2는 본 개시의 일 비교예에 따르는 강유전성 메모리 소자를 개략적으로 나타내는 단면도이다. 도 2를 참조하면, 강유전성 메모리 소자(2)는 도 1과 관련하여 상술한 강유전성 메모리 소자(1)와 대비하여, 재결합 유도층을 구비하지 않는다. 이에 따라, 계면 절연층(110)과 강유전층(130)이 직접 계면을 형성할 수 있다. 한편, 도 2의 강유전성 메모리 소자(2)는 상기 재결합 유도층을 제외한 나머지 구성이 도 1의 강유전성 메모리 소자(1)의 구성과 실질적으로 동일하다.
도 3 내지 도 5는 본 개시의 일 비교예에 따르는 강유전성 메모리 소자의 동작 방법을 개략적으로 나타내는 단면도이다. 구체적으로, 도 3 및 도 4는 도 2의 강유전성 메모리 소자(2)의 제1 및 제2 쓰기 동작을 개략적으로 나타내는 도면이다. 도 5는 도 2의 강유전성 메모리 소자(2)의 읽기 동작을 개략적으로 나타내는 도면이다.
도 3을 참조하면, 게이트 전극층(140)에 양의 바이어스 극성을 가지는 소정의 제1 쓰기 전압(+Vw)이 인가된다. 소스 및 드레인 영역(102, 103)에 각각 OV의 소스 및 드레인 전압(Vs, Vd)이 인가될 수 있다. 또한, 기판(101)에 OV의 기판 전압(Vb)이 인가될 수 있다. 즉, 소스 및 드레인 영역(102, 103) 및 기판(101)은 전기적으로 접지될 수 있다.
상기 제1 쓰기 전압(+Vw)에 의해 강유전층(130) 내에 제1 배향(P1)을 가지는 제1 분극이 형성될 수 있다. 또한, 상기 제1 쓰기 전압(+Vw) 및 상기 제1 분극에 기인하는 전기적 인력에 의해, 기판(101)의 채널 영역(105)으로부터 전자(10)가 계면 절연층(110)을 통과하여 강유전층(130) 방향으로 전도할 수 있다. 이 때, 상기 전도하는 전자(10) 중 일부분은 계면 절연층(110)과 강유전층(130)의 계면(110a)에 형성된 결함 사이트(20)에 포획될 수 있다. 전자(10)가 계면 절연층(110)을 통과하는 방법은 상기 제1 쓰기 전압(+Vw)의 인가에 의한 전자(10)의 터널링 방법일 수 있다.
반드시 하나의 이론에 한정되어 설명되는 것은 아니지만, 계면(110a)의 결함 사이트(20)에 전자(10)가 포획될 경우, 상기 전자(10)는 상기 제1 분극에 의해 계면(110a)의 인근 영역에 형성되는 양의 전하와 반응하여, 상기 제1 분극에 의해 강유전층(130) 내에 생성되는 양의 전하 밀도를 감소시킬 수 있다. 이에 따라, 제1 쓰기 동작에 의해 형성되는 상기 제1 배향(P1)을 가지는 상기 제1 분극의 정렬도가 저하될 수 있다. 또한, 결함 사이트(20)에 포획된 전자(10)는 계면 절연층(110)을 통과하여 기판(101) 방향으로 다시 전도함으로써, 강유전성 메모리 소자(1)의 누설 전류를 증가시킬 수 있다.
도 4를 참조하면, 게이트 전극층(140)에 음의 바이어스 극성을 가지는 제2 쓰기 전압(-Vw)이 인가된다. 소스 및 드레인 영역(102, 103)에 각각 OV의 소스 및 드레인 전압(Vs, Vd)이 인가될 수 있다. 또한, 기판(101)에 OV의 기판 전압(Vb)이 인가될 수 있다. 즉, 소스 및 드레인 영역(102, 103) 및 기판(101)은 전기적으로 접지될 수 있다.
상기 제2 쓰기 전압(-Vw)에 의해 강유전층(130) 내에 제2 배향(P2)을 가지는 제2 분극이 형성될 수 있다. 또한, 도 3과 관련하여 상술한, 계면(110a)의 결함 사이트(20)에 포획된 전자(10)가 계면 절연층(110)을 통과하여 기판(101)으로 전도할 수 있다. 전자(10)가 계면 절연층(110)을 통과하는 방법은 상기 제2 쓰기 전압(-Vw)의 인가에 의한 전자(10)의 터널링 방법일 수 있다.
반드시 하나의 이론에 한정되어 설명되는 것은 아니지만, 상술한 바와 동일한 이유로, 계면(110a)의 결함 사이트(20)로부터 전자(10)가 이탈한 경우, 결함 사이트(20)는 양의 전하를 가질 수 있다. 상기 양의 전하는 상기 제2 분극에 의해 계면(110a)의 인근 영역에 형성되는 음의 전하와 반응함으로써, 상기 제2 분극에 의해 강유전층(130) 내에 생성되는 음의 전하 밀도를 감소시킬 수 있다. 이에 따라, 제2 쓰기 동작에 의해 형성되는 제2 배향(P2)을 가지는 상기 제2 분극의 정렬도가 저하될 수 있다.
이와 같이, 제1 및 제2 쓰기 전압(+Vw, -Vw)을 이용하는 강유전성 메모리 소자(1)의 쓰기 동작의 사이클수가 증가함에 따라, 강유전층(130) 내에 스위칭되는 분극 배향의 정렬도는 점점 저하될 수 있다. 그 결과, 강유전성 메모리 소자(1)의 피로(fatigue) 특성은 악화될 수 있다.
도 5를 참조하면, 게이트 전극층(140)에 양의 바이어스 극성을 가지는 소정의 읽기 전압(+Vr)이 인가된다. 소스 영역(102) 및 기판(101)에 각각 OV의 소스 전압(Vs) 및 기판 전압(Vb)이 인가될 수 있다. 즉, 소스 영역(102) 및 기판(101)은 전기적으로 접지될 수 있다. 드레인 영역(103)에 소정의 양의 바이어스를 가지는 드레인 전압(Vd)이 인가될 수 있다.
게이트 전극층(140)에 읽기 전압(+Vr)이 인가될 때, 강유전층(130)의 잔류 분극에 의해 채널 영역(105)에 유도된 전자(10)가 소정의 전기적 저항을 가지는 채널층을 형성할 수 있다. 소스 영역(102) 및 드레인 영역(103) 사이의 전압에 의해, 전자(10)가 상기 채널층을 따라 전도할 수 있다. 이때, 상기 채널층을 전도하는 전자(10)는 상기 읽기 전압(+Vr)에 의해 형성되는 전계에 의해, 게이트 전극층(140) 방향으로 전도할 수 있다. 전자(10)는 계면 절연층(110)을 통과한 후에, 계면 절연층(110)과 강유전층(130)의 계면(110a)에 위치하는 결함 사이트(20)에 포획될 수 있다. 전자(10)가 계면 절연층(110)을 통과하는 방법은 상기 읽기 전압(+Vr)의 인가에 의한 전자(10)의 터널링 방법일 수 있다.
결함 사이트(20)에 포획된 전자(10)는 계면 절연층(110)을 통과하여 기판(101) 방향으로 다시 전도함으로써, 강유전성 메모리 소자(1)의 누설 전류를 증가시킬 수 있다. 또한, 결함 사이트(20)에 포획된 전자(10)는 상술한 바와 같이, 강유전층(130) 내에 저장된 잔류 분극의 배향도를 저하시킬 수 있다.
도 6 및 도 7은 본 개시의 일 실시 예에 따르는 강유전성 메모리 소자의 동작 방법을 개략적으로 나타내는 단면도이다. 구체적으로, 도 6은 도 1의 강유전성 메모리 소자(1)의 쓰기 동작을 개략적으로 나타내는 도면이다. 도 7은 도 1의 강유정성 메모리 소자(1)의 읽기 동작을 개략적으로 나타내는 도면이다.
도 6을 참조하면, 게이트 전극층(140)에 양의 바이어스 극성을 가지는 소정의 쓰기 전압(+Vw1)이 인가된다. 소스 및 드레인 영역(102, 103)에 각각 OV의 소스 및 드레인 전압(Vs, Vd)이 인가될 수 있다. 또한, 기판(101)에 OV의 기판 전압(Vb)이 인가될 수 있다. 즉, 소스 및 드레인 영역(102, 103) 및 기판(101)은 전기적으로 접지될 수 있다.
상기 쓰기 전압(+Vw1)에 의해 강유전층(130) 내에 제1 배향(P3)을 가지는 제1 분극이 형성될 수 있다. 상기 분극의 제1 배향(P3)은 게이트 전극층(140)으로부터 기판(101) 방향으로 형성될 수 있다. 이때, 기판(101)의 채널 영역(105)으로부터 전자(10)가 계면 절연층(110)을 통과하여 재결합 유도층(120)으로 유입될 수 있다. 재결합 유도층(120)은 홀(30)을 다수 캐리어로서 포함할 수 있다. 재결합 유도층(120)은 전자(10)와 홀(30)을 재결합시켜, 전자(10)가 강유전층(130)으로 전도하는 것을 차단할 수 있다. 전자(10)와 홀(30)의 재결합은 재결합 유도층(120) 내부에서 진행될 수 있다. 이에 따라, 재결합 유도층(120)과 강유전층(130) 사이의 계면(120a)에 전자(10)가 포획되는 것을 억제할 수 있다. 이를 통해, 계면(120a)에 포획된 전자(10)가 강유전층(130)의 분극 배향의 정렬도를 저하시키는 현상을 억제할 수 있다. 또한, 계면(120a)에 포획된 전자(10)가 기판(101)으로 전도함으로써 발생하는, 누설 전류를 차단할 수 있다.
도 7을 참조하면, 게이트 전극층(140)에 양의 바이어스 극성을 가지는 소정의 읽기 전압(+Vr1)이 인가된다. 소스 영역(102) 및 기판(101)에 각각 OV의 소스 전압(Vs) 및 기판 전압(Vb)이 인가될 수 있다. 즉, 소스 영역(102) 및 기판(101)은 전기적으로 접지될 수 있다. 드레인 영역(103)에 소정의 양의 바이어스를 가지는 드레인 전압(Vd)이 인가될 수 있다.
게이트 전극층(140)에 읽기 전압(+Vr1)이 인가될 때, 강유전층(130)의 잔류 분극에 의해 채널 영역(105)에 유도된 전자(10)가 소정의 전기적 저항을 가지는 채널층을 형성할 수 있다. 소스 영역(102) 및 드레인 영역(103) 사이의 전압에 의해, 전자(10)가 상기 채널층을 따라 전도할 수 있다. 이때, 상기 채널층을 따라 전도하는 전자(10)는 상기 읽기 전압(+Vr1)에 의해 형성되는 전계에 의해 게이트 전극층(140) 방향으로 전도할 수 있다. 전자(10)가 계면 절연층(110)을 통과하여 재결합 유도층(120)으로 유입될 때, 재결합 유도층(120) 내의 홀(30)과 유입된 전자(10)가 재결합할 수 있다. 그 결과, 전자(10)가 전자(10)가 강유전층(130)으로 전도하는 것이 차단될 수 있다. 전자(10)와 홀(30)의 재결합은 재결합 유도층(120) 내부에서 진행될 수 있다. 이에 따라, 재결합 유도층(120)과 강유전층(130) 사이의 계면(120a)에 전자(10)가 포획되는 것을 억제할 수 있다. 이를 통해, 계면(120a)에 포획된 전자(10)가 강유전층(130)의 분극 배향의 정렬도를 저하시키는 현상을 억제할 수 있다. 또한, 계면(120a)에 포획된 전자(10)가 기판(101)으로 전도함으로써 발생하는, 누설 전류를 차단할 수 있다.
결과적으로, 도 2 내지 도 5와 관련하여 상술한 일 비교예의 강유전성 메모리 소자(2)와 대비하여, 일 실시 예에 따르는 강유전성 메모리 소자(1)의 경우, 메모리 소자 동작의 신뢰성이 향상될 수 있다.
이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 출원의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 출원에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
1 2: 강유전성 메모리 소자,
10: 전자, 20: 결함 사이트, 30: 홀
101: 기판, 102: 소스 영역, 103: 드레인 영역, 105: 채널 영역,
110: 계면 절연층, 120: 재결합 유도층,
130: 강유전층, 140: 게이트 전극층.

Claims (20)

  1. 기판;
    상기 기판 상에 배치되는 계면 절연층;
    상기 계면 절연층 상에 배치되는 재결합 유도층(recombination induction layer);
    상기 재결합 유도층 상에 배치되는 강유전층; 및
    상기 강유전층 상에 배치되는 게이트 전극층을 포함하는
    강유전성 메모리 소자.
  2. 제1 항에 있어서,
    상기 기판은 반도체 물질을 포함하는
    강유전성 메모리 소자.
  3. 제1 항에 있어서,
    상기 계면 절연층은
    실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 지르코늄 산화물 중에서 선택되는 적어도 하나를 포함하는
    강유전성 메모리 소자.
  4. 제1 항에 있어서,
    상기 재결합 유도층은
    홀을 다수 캐리어(major carrier)로서 구비하는 물질을 포함하는
    강유전성 메모리 소자.
  5. 제4 항에 있어서,
    상기 재결합 유도층은
    화학양론비를 만족하지 않은 금속 산화물 또는 PCMO(PrxCa1-xMnO3)을 포함하는
    강유전성 메모리 소자.
  6. 제4 항에 있어서,
    상기 재결합 유도층은
    p형 도펀트로 도핑된 반도체 물질을 포함하는
    강유전성 메모리 소자.
  7. 제6 항에 있어서,
    상기 반도체 물질은
    실리콘(Si), 게르마늄(Ge), 질화갈륨(GaN), 및 갈륨비소(GaAs) 중 적어도 하나를 포함하는
    강유전성 메모리 소자.
  8. 제1 항에 있어서,
    상기 강유전층은
    결정질 하프늄 산화물 및 결정질 지르코늄 산화물 중 적어도 하나를 포함하는
    강유전성 메모리 소자.
  9. 제8 항에 있어서,
    상기 강유전층은
    탄소(C), 실리콘(Si), 마그네슘(Mg), 알루미늄(Al), 이트륨(Y), 게르마늄(Ge), 주석(Sn), 스트론튬(Sr), 납(Pb), 칼슘(Ca), 바륨(Ba), 티타늄(Ti), 지르코늄(Zr), 가돌리늄(Gd) 및 란타넘(La) 중에서 선택되는 적어도 하나의 도펀트를 포함하는
    강유전성 메모리 소자.
  10. 제1 항에 있어서,
    상기 게이트 전극층은
    텅스텐(W), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 백금(Pt), 이리듐(Ir), 루테늄(Ru), 텅스텐 질화물, 티타늄질화물, 탄탈륨질화물, 이리듐 산화물, 루테늄 산화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 및 탄탈륨실리사이드 중 적어도 하나를 포함하는
    강유전성 메모리 소자.
  11. 제1 항에 있어서,
    상기 게이트 전극층의 양단의 기판에 배치되는 소스 영역 및 드레인 영역을 더 포함하는
    강유전성 메모리 소자.
  12. 반도체 기판;
    상기 반도체 기판 상에 배치되고 다수 캐리어(major carrier)로서 홀을 구비하는 물질층;
    상기 반도체 물질층 상에 배치되는 강유전층;
    상기 강유전층 상에 배치되는 게이트 전극층; 및
    상기 게이트 전극층의 양단의 상기 반도체 기판에 배치되는 소스 영역 및 드레인 영역을 포함하는
    강유전성 메모리 소자.
  13. 제12 항에 있어서,
    상기 반도체 기판과 상기 홀을 구비하는 물질층 사이에 배치되는 계면 절연층을 더 포함하되,
    상기 계면 절연층은
    실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 지르코늄 산화물 중에서 선택되는 적어도 하나를 포함하는
    강유전성 메모리 소자.
  14. 제12 항에 있어서,
    상기 홀을 구비하는 물질층은
    화학양론비를 만족하지 않은 금속 산화물 또는 PCMO(PrxCa1-xMnO3)을 포함하는
    강유전성 메모리 소자.
  15. 제12 항에 있어서,
    상기 홀을 구비하는 물질층은
    p형 도펀트로 도핑된 반도체 물질을 포함하는
    강유전성 메모리 소자.
  16. 제15항에 있어서,
    상기 반도체 물질은
    실리콘(Si), 게르마늄(Ge), 질화갈륨(GaN) 및 갈륨비소(GaAs) 중 적어도 하나를 포함하는
    강유전성 메모리 소자.
  17. 제12 항에 있어서,
    상기 홀을 구비하는 물질층은
    전기적으로 플로팅되는
    강유전성 메모리 소자.
  18. 실리콘 기판;
    상기 실리콘 기판 상에 배치되는 실리콘 산화물층;
    상기 계면 절연층 상에 배치되고 p형 도펀트로 도핑되는 반도체 물질층;
    상기 반도체 물질층 상에 배치되는 강유전층;
    상기 강유전층 상에 배치되는 게이트 전극층; 및
    상기 게이트 전극층의 양단의 상기 반도체 기판에 배치되는 소스 영역 및 드레인 영역을 포함하고,
    소자 동작 시에 상기 홀은 상기 실리콘 기판으로부터 상기 강유전층으로 전도하는 전자와 재결합하는
    강유전성 메모리 소자.
  19. 제18 항에 있어서,
    상기 반도체 물질층은
    실리콘, 게르마늄, 질화갈륨 및 갈륨비소 중 적어도 하나를 포함하는
    강유전성 메모리 소자.
  20. 제18 항에 있어서,
    상기 반도체 물질층은 전기적으로 플로팅되는
    강유전성 메모리 소자.
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