KR20180106661A - 강유전성 메모리 소자 및 그 제조 방법 - Google Patents

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KR20180106661A
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Abstract

일 실시예에 따르는 강유전성 메모리 소자는 제1 형으로 도핑되는 베이스 도핑 영역을 구비하는 기판을 포함하다. 또한, 상기 강유전성 메모리 소자는, 상기 베이스 도핑 영역에 형성되는 트렌치의 내벽을 따라 배치되는 강유전성 게이트 절연층, 상기 트렌치 내부의 상기 강유전성 게이트 절연층 상에 배치되는 게이트 전극층, 및 상기 트렌치의 양쪽 단부의 기판 영역에 각각 배치되며 제2 형으로 도핑되는 소스 및 드레인 영역을 포함한다. 상기 강유전성 메모리 소자는 상기 베이스 도핑 영역 내에서 상기 강유전성 게이트 절연층과 이격하여 형성되고 제2 형으로 도핑되는 도전성 웰 영역을 포함한다.

Description

강유전성 메모리 소자 및 그 제조 방법{Ferroelectric memory device and method of fabricating the same}
본 개시(disclosure)는 대체로(generally) 강유전성 메모리 소자 및 그 제조 방법에 관한 것이다.
일반적으로, 강유전성 물질은 외부 전계가 인가되지 않은 상태에서, 자발적인 전기적 분극을 가지는 물질을 의미한다. 구체적으로, 강유전성 물질은 두 개의 안정된 잔류 분극 상태 중 어느 하나를 유지할 수 있다. 이러한 특징은 "0" 및 "1"의 정보를 비휘발적으로 저장하는데 이용될 수 있다.
한편, 상기 잔류 분극은 외부 전계의 인가에 의해 스위칭 가능하기 때문에, 상기 강유전성 물질을 비휘발성 메모리 장치에 적용하려는 연구가 활발하게 진행되고 있다. 종래의 경우, 비휘발성 메모리 소자에 적용을 위한 강유전성 물질로서, PZT 또는 SBT와 같은 페로브스카이트(perovskite) 물질이 연구되어 왔다.
상기 강유전성 물질이 비휘발성 메모리 장치에 실효성 있게 적용되기 위해서는, 상기 강유전성 물질이 상기 저장된 정보를 대응되는 잔류 분극 상태를 신뢰성 있게 유지할 것의 요건이 요청되고 있다.
본 개시의 일 실시 예는, 저장 정보를 신뢰성 있게 유지할 수 있는 강유전성 메모리 소자를 제공한다.
본 개시의 일 실시 예는, 상술한 강유전성 메모리 소자의 제조 방법을 제공한다.
본 개시의 일 측면에 따르는 강유전성 메모리 소자가 제공된다. 상기 강유전성 메모리 소자는 제1 형으로 도핑되는 베이스 도핑 영역을 구비하는 기판을 포함하다. 또한, 상기 강유전성 메모리 소자는, 상기 베이스 도핑 영역에 형성되는 트렌치의 내벽을 따라 배치되는 강유전성 게이트 절연층, 상기 트렌치 내부의 상기 강유전성 게이트 절연층 상에 배치되는 게이트 전극층, 및 상기 트렌치의 양쪽 단부의 기판 영역에 각각 배치되며 제2 형으로 도핑되는 소스 및 드레인 영역을 포함한다. 상기 강유전성 메모리 소자는 상기 베이스 도핑 영역 내에서 상기 강유전성 게이트 절연층과 이격하여 형성되고 제2 형으로 도핑되는 도전성 웰 영역을 포함한다.
본 개시의 다른 측면에 따르는 강유전성 메모리 소자가 제공된다. 상기 강유전성 메모리 소자는 제1 형으로 도핑되는 베이스 도핑 영역을 구비하는 기판을 포함한다. 또한, 상기 강유전성 메모리 소자는 상기 베이스 도핑 영역에 형성되는 트렌치의 내벽을 따라 순차적으로 배치되는 강유전성 게이트 절연층 및 게이트 전극층, 상기 게이트 전극층의 양단에 위치하는 상기 기판의 영역에 배치되는 제2 형으로 도핑되는 소스 및 드레인 영역, 및 상기 트렌치 하부의 상기 베이스 도핑 영역에 배치되는 제2 형으로 도핑되는 도전성 웰 영역을 포함한다. 상기 게이트 전극층에 읽기 전압이 인가될 때, 상기 강유전성 게이트 절연층의 잔류 분극의 배향에 따라, 상기 도전성 웰 영역으로부터 서로 다른 밀도의 전도성 캐리어가 유도된다.
본 개시의 다른 측면에 따르는 강유전성 메모리 소자의 제조 방법이 제공된다. 상기 제조 방법에 있어서, 제1 형으로 도핑되는 베이스 도핑 영역을 구비하는 기판을 준비한다. 상기 베이스 도핑 영역 내에 트렌치를 형성한다. 상기 기판에 대해 제2 형의 도펀트를 주입하여, 상기 트렌치 하부의 상기 베이스 도핑 영역 내에 도전성 웰 영역을 형성한다. 상기 트렌치의 내벽을 따라 강유전성 게이트 절연층을 형성한다. 상기 트렌치 내부의 상기 강유전성 게이트 절연층 상에 게이트 전극층을 형성한다. 상기 트렌치의 양쪽 단부의 기판 영역에 제2 형으로 도핑된 소스 및 드레인 영역을 각각 형성한다.
상술한 본 개시의 실시 예에 따르면, 강유전성 메모리 소자는 강유전성 게이트 절연층 하부의 베이스 도핑 영역에 전기적으로 플로팅되는 도전성 웰 영역을 구비할 수 있다. 이때, 상기 강유전성 메모리 소자에서는, 상기 강유전성 게이트 절연층 내의 잔류 분극의 배향에 따라, 소스 및 드레인 영역 사이에서 상대적으로 낮은 채널 저항을 가지는 제1 로직 상태 또는 상대적으로 높은 채널 저항을 가지는 제2 로직 상태를 포함하는 복수의 로직 상태가 구현될 수 있다.
상술한 본 개시의 실시 예에 따르면, 저장된 로직 정보에 대한 읽기 동작 시에, 상기 도전성 웰 영역을 이용하여 양극성 접합 스위칭 동작(bipolar junction switching operation)을 발생시킬 수 있다. 이를 통해, 상기 읽기 동작 시에, 제1 로직 상태의 채널 저항을 추가적으로 감소시킬 수 있다. 이에 따라, 상기 제1 로직 상태와 상기 제2 로직 상태 사이의 읽기 마진을 증가시킬 수 있다.
또한, 상기 도전성 웰 영역을 적용함으로써, 상기 읽기 동작을 위해 게이트 전극층에 인가되는 읽기 전압의 크기를 감소시킬 수 있다. 그 결과, 소정의 메모리 셀에 인가되는 상기 읽기 전압이, 상기 소정의 메모리 셀과 인접하는 메모리 셀에 저장된 로직 정보를 변경시키는 현상을 방지할 수 있다.
도 1은 본 개시의 일 실시 예에 따르는 강유전성 메모리 소자를 개략적으로 나타내는 단면도이다.
도 2 및 도 3은 본 개시의 일 실시 예에 따르는 강유전성 메모리 장치의 읽기 동작을 개략적으로 나타내는 도면이다.
도 4는 본 개시의 일 실시 예에 따르는 강유전성 메모리 소자의 제조 방법을 개략적으로 나타내는 순서도이다.
도 5 내지 도 10은 본 개시의 일 실시 예에 따르는 강유전성 메모리 소자의 제조 방법을 개략적으로 나타내는 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 출원의 실시 예들을 보다 상세하게 설명하고자 한다. 도면에서는 각 장치의 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다. 전체적으로 도면 설명시 관찰자 시점에서 설명하였고, 일 요소가 다른 요소 위에 위치하는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 위에 바로 위치하거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다. 복수의 도면들 상에서 동일 부호는 실질적으로 서로 동일한 요소를 지칭한다.
또한, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, '포함하다' 또는 '가지다' 등의 용어는 기술되는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 방법 또는 제조 방법을 수행함에 있어서, 상기 방법을 이루는 각 과정들은 문맥상 명백하게 특정 순서를 기재하지 않은 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 과정들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.
본 명세서에서 설명하는 '제1 형의 도핑 타입' 및 '제2 형의 도핑 타입'은 모재 내에 주입되는 불순물에 의해 구현되는 서로 다른 도핑 타입을 의미할 수 있다. 일 예로서, 제1 형의 도핑 타입이 n형 도핑 타입인 경우, 제2 형의 도핑 타입은 p형 도핑 타입일 수 있다. 다른 예로서, 제1 형의 도핑 타입이 p형 도핑 타입인 경우, 제2 형의 도핑 타입은 n형 도핑 타입일 수 있다.
본 개시의 일 실시 예는, 강유전성 게이트 절연층 하부의 기판 영역에 전기적으로 플로팅되는 도전성 웰 영역을 구비하는 강유전성 메모리 소자를 제공한다. 이때, 상기 강유전성 게이트 절연층 내의 잔류 분극의 배향에 따라 소스 및 드레인 영역 사이에서 상대적으로 낮은 채널 저항을 가지는 제1 로직 상태 또는 상대적으로 높은 채널 저항을 가지는 제2 로직 상태를 포함하는 복수의 로직 상태가 구현될 수 있다. 또한, 본 개시의 일 실시 예는 상술한 강유전성 메모리 소자의 제조 방법을 제공한다.
도 1은 본 개시의 일 실시 예에 따르는 강유전성 메모리 소자를 개략적으로 나타내는 단면도이다. 도 1을 참조하면, 강유전성 메모리 소자(1)는 제1 형으로 도핑되는 베이스 도핑 영역(100a)을 구비하는 기판(100), 및 베이스 도핑 영역(100a) 내에서 제2 형으로 도핑되는 도전성 웰 영역(102)을 포함한다. 강유전성 메모리 소자(1)는 도전성 웰 영역(102)의 상부에 형성되는 트렌치(10) 내에 순차적으로 배치되는 강유전성 게이트 절연층(120) 및 게이트 전극층(130)을 포함한다.
기판(100)은 반도체 물질을 포함할 수 있다. 기판(100)은 일 예로서, 실리콘(Si) 또는 게르마늄(Ge) 기판일 수 있다. 다른 예로서, 반도체 기판(211)은 갈륨비소(GaAs)와 같은 화합물 반도체 기판일 수 있다. 베이스 도핑 영역(100a)은 일 예로서, n형 또는 p형으로 도핑될 수 있다.
일 실시 예에 있어서, 베이스 도핑 영역(100a)은 기판(100)의 일부분에 해당할 수 있다. 이 경우, 기판(100)에 상기 제1 형의 도펀트를 국부적으로 주입함으로써 형성할 수 있다. 다른 실시 예에 있어서, 베이스 도핑 영역(100a)은 기판(100)의 전체에 걸쳐 형성될 수 있다. 이 경우, 상기 제1 형의 도펀트가 도핑되어 제조되는 상용의 기판을 적용할 수 있다.
베이스 도핑 영역(100a) 내에 제2 형으로 도핑되는 도전성 웰 영역(102)이 배치된다. 도전성 웰 영역(102)은 일 예로서, n형 또는 p형으로 도핑될 수 있다. 도전성 웰 영역(102)은 강유전성 게이트 절연층(130)과 이격되어 베이스 도핑 영여(100a) 내에 배치될 수 있다. 도전성 웰 영역(102)은 베이스 도핑 영역(100a)과 pn 접합을 형성할 수 있다.
도 1을 다시 참조하면, 베이스 도핑 영역(100a) 내에 트렌치(10)가 형성될 수 있다. 트렌치(10)는 기판(100)의 표면으로부터 베이스 도핑 영역(100a) 내부 영역에 이르도록 형성될 수 있다. 일 실시 예에서, 트렌치(10)는 도전성 웰 영역(102)의 상부에 형성될 수 있다.
도 1을 다시 참조하면, 트렌치(10)의 내벽을 따라, 계면 절연층(110)이 배치될 수 있다. 계면 절연층(110)은 일 예로서, 질화물, 산화물 또는 산질화물을 포함할 수 있다. 계면 절연층(110)은 일 예로서, 일 예로서, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 또는 이들의 둘 이상의 조합을 포함할 수 있다.
계면 절연층(110)은 기판(100)과 강유전성 게이트 절연층(120) 사이의 물질 확산을 억제하는 기능을 수행할 수 있다. 또한, 계면 절연층(110)은 강유전성 메모리 소자(1)의 읽기 동작 시에 기판(100)의 채널을 통해 전도하는 전하가 강유전성 게이트 절연층(120)으로 이동하는 것을 억제하는 기능을 수행할 수 있다. 몇몇 다른 실시 예들에 있어서, 계면 절연층(110)은 생략될 수 있다.
계면 절연층(110) 상에 강유전성 게이트 절연층(120)이 배치될 수 있다. 강유전성 게이트 절연층(120)은 강유전성 물질을 포함할 수 있다. 강유전성 게이트 절연층(120)은 일 예로서, 하프늄 산화물, 지르코늄 산화물, 하프늄지르코늄 산화물, 또는 이들의 조합을 포함할 수 있다. 일 실시 예에 있어서, 강유전성 게이트 절연층(120)은 적어도 하나의 도펀트를 포함할 수 있다. 상기 도펀트는 일 예로서, 탄소(C), 실리콘(Si), 마그네슘(Mg), 알루미늄(Al), 이트륨(Y), 질소(N), 게르마늄(Ge), 주석(Sn), 스트론튬(Sr), 납(Pb), 칼슘(Ca), 바륨(Ba), 티타늄(Ti), 지르코늄(Zr), 가돌리늄(Gd), 란타넘(La) 또는 이들의 조합을 포함할 수 있다.
강유전성 게이트 절연층(120)은 상기 강유전성 물질에 의한 잔류 분극을 가질 수 있다. 상기 잔류 분극은 강유전성 게이트 절연층(120)의 하부에 위치하는 베이스 도핑 영역(100a)에 전하를 유도하여 채널 저항을 제어할 수 있다. 상기 잔류 분극은 복수의 배향 상태를 가질 수 있으며, 상기 복수의 배향 상태에 따라 결정되는 채널 저항에 의해, 강유전성 메모리 소자가 복수의 로직 상태를 구현할 수 있다.
강유전성 게이트 절연층(130) 상에 게이트 전극층(130)이 배치된다. 제1 게이트 전극층(130)을 통해 강유전성 게이트 절연층(130)에 전압을 인가하여, 강유전성 게이트 절연층(130)의 잔류 분극의 배향을 변경시킬 수 있다.
게이트 전극층(130)은 전도성 물질을 포함할 수 있다. 게이트 전극층(130)은 일 예로서, 텅스텐(W), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 백금(Pt), 이리듐(Ir), 루테늄(Ru), 텅스텐 질화물, 티타늄질화물, 탄탈륨질화물, 이리듐 산화물, 루테늄 산화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드 또는 이들의 조합 또는 합금을 포함할 수 있다. 게이트 전극층(130)은 단층 또는 복층으로 구성될 수 있다.
도 1을 다시 참조하면, 트렌치(10)의 적어도 일부분을 채우는 전도층(140)이 배치된다. 전도층(140)은 게이트 전극층(130)의 적어도 일부분과 접할 수 있다. 전도층(140)은 전도성 물질을 포함할 수 있다. 전도층(140)은 일 예로서, 텅스텐(W), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 백금(Pt), 이리듐(Ir), 루테늄(Ru), 텅스텐 질화물, 티타늄질화물, 탄탈륨질화물, 이리듐 산화물, 루테늄 산화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드 또는 이들의 조합 또는 합금을 포함할 수 있다. 전도층(140)은 단층 또는 복층으로 구성될 수 있다.
전도층(140)의 상부에서 트렌치(10)를 채우는 캡핍 절연층(150)이 배치될 수 있다. 캡핑 절연층(150)은 일 예로서, 산화물, 질화물, 또는 산질화물을 포함할 수 있다.
트렌치(10)의 양쪽 단부의 기판(100) 영역에 소스 영역 (160) 및 드레인 영역(170)이 배치될 수 있다. 소스 및 드레인 영역(160, 170)은 제2 형으로 도핑될 수 있다. 구체적으로, 소스 및 드레인 영역(160, 170)은 일 예로서, n형 또는 p형 일 수 있다.
도 1을 다시 참조하면, 제1 실시 예로서, 기판(100)은 p형 도핑 영역을 베이스 도핑 영역(100a)으로 구비하는 실리콘 기판일 수 있다. 소스 및 드레인 영역(160, 170)은 베이스 도핑 영역(100a)과 접하는 n형 도핑 영역일 수 있다. 도전성 웰 영역(102)은 베이스 도핑 영역(100a)의 내부에 형성되는 n형 도핑 영역일 수 있다.
다르게는, 제2 실시 예로서, 기판(100)은 n형 도핑 영역을 베이스 도핑 영역(100a)으로 구비하는 실리콘 기판일 수 있다. 소스 및 드레인 영역(160, 170)은 베이스 도핑 영역(100a)과 접하는 p형 도핑 영역일 수 있다. 도전성 웰 영역(102)은 베이스 도핑 영역(100a)의 내부에 형성되는 p형 도핑 영역일 수 있다.
도 2 및 도 3은 본 개시의 일 실시 예에 따르는 강유전성 메모리 장치의 읽기 동작을 개략적으로 나타내는 도면이다. 구체적으로, 도 2는 강유전성 메모리 장치(1)가 상대적으로 낮은 채널 저항을 가지는 제1 로직 상태를 구현하는 경우의 읽기 동작을 나타내고 있으며, 도 3은 강유전성 메모리 장치(1)가 상대적으로 높은 채널 저항을 가지는 제2 로직 상태를 구현하는 경우의 읽기 동작을 나타내고 있으며,
도 2 및 도 3은 상기 제1 실시 예의 도핑 구조를 가지는 강유전성 메모리 소자(1)의 읽기 동작에 대해 도시하고 있지만, 반드시 이에 한정되지는 않고, 상기 제2 실시 예의 도핑 구조를 가지는 강유전성 메모리 소자(1)의 읽기 동작에 대해서도 실질적으로 동일한 방식이 적용될 수 있다.
도 2를 참조하면, 기판(100)은 p형으로 도핑된 베이스 도핑 영역(100a)를 구비할 수 있다. 소스 및 드레인 영역(160, 170)은 n형 도핑 영역이며, 도전성 웰 영역(102)은 n형 도핑 영역일 수 있다. 강유전성 게이트 절연층(120) 내의 잔류 분극은 상기 제1 로직 상태를 구현하는 분극 배향을 구비할 수 있다.
일 실시 예에 있어서, 강유전성 메모리 장치(1)의 읽기 동작은, 게이트 전극층(130)에 V1의 전위가 인가되고, 소스 영역(160) 및 드레인 영역(170)에 V0 및 V2의 전위가 인가되고, 베이스 도핑 영역(100a)에 V3의 전위가 인가됨으로써 진행될 수 있다. 상기 V1, V2 및 V3 전위는 상기 V0 전위 보다 높을 수 있다. 도전성 웰 영역(102)은 전기적으로 플로팅(floating)될 수 있다.
게이트 전극층(130)에 인가되는 읽기 전압은 상기 V1 및 V0의 전위차에 의해 결정될 수 있다. 상기 읽기 전압은 강유전성 게이트 절연층(120) 내의 잔류 분극의 배향을 변경하지 않으면서, 베이스 도핑 영역(100a) 내에 저저항의 전도 경로인 채널층(105)을 형성하도록 결정될 수 있다. 게이트 전극층(130)에 상기 읽기 전압이 인가될 때, 도전성 웰 영역(102)은 계면 절연층(110)과 베이스 도핑 영역(100a)의 계면으로 전도성 캐리어를 제공할 수 있다. 상기 전도성 캐리어는 전자일 수 있다. 그 결과, 상기 읽기 전압에 의해 채널층(105)이 형성될 때, 트렌치(10)의 바닥면과 인접하는 베이스 도핑 영역(100a)에 형성되는 채널층(105)의 두께(t1)는 트렌치(10)의 측벽면과 인접하는 베이스 도핑 영역(100a)에 형성되는 채널층(105)의 두께(t2, t3)보다 클 수 있다.
한편, 채널층(105)이 형성된 상태에서 소스 영역(160) 및 드레인 영역(170) 사이에 동작 전압이 인가될 수 있다. 상기 동작 전압은 상기 V2 및 V0의 전위차에 의해 결정될 수 있다. 본 개시의 실시 예에서는, 베이스 도핑 영역(100a)에 V0 보다 크고 V2 보다 작은 V3 전위가 인가될 수 있다. 도전성 웰 영역(102)은 전기적으로 플로팅될 수 있다. 이에 따라, 상기 동작 전압이 인가될 때, 소스 영역(160)과 베이스 도핑 영역(100a) 사이에는 순방향의 pn 접합이 형성되고, 베이스 도핑 영역(100a)과 드레인 영역(170) 사이에는 역방향의 pn 접합이 형성될 수 있다. 이에 따라, 소스 영역(160), 베이스 도핑 영역(100a) 및 도전성 웰 영역(102) 사이에 형성되는 npn 양극성 접합에 의한 양극성 접합 스위칭 동작이 발생할 수 있다. 또한, 도전성 웰 영역(102), 베이스 도핑 영역(100a) 및 드레인 영역(170) 사이에 형성되는 npn 양극성 접합에 의한 양극성 접합 스위칭 동작이 발생할 수 있다. 상기 양극성 접합 스위칭 동작에 의해 소스 영역(160)으로부터 드레인 영역(170)으로 전자 전도가 발생할 수 있다. 이때, 상기 전자 전도는 채널층(105)을 통해 효과적으로 진행될 수 있다.
결과적으로, 상기 동작 전압이 인가될 때, 상기 양극성 접합 스위칭 동작에 의해, 소스 영역(160) 및 드레인 영역(170) 사이를 전도하는 전자의 밀도가 증가할 수 있다. 이에 따라, 강유전성 메모리 소자(1)의 상기 제1 로직 상태를 구현하는 채널 저항이 추가적으로 감소할 수 있다.
한편, 도 3을 참조하면, 강유전성 메모리 소자(1)의 강유전성 게이트 절연층(120)이 상기 제2 로직 상태를 구현하는 잔류 분극 배향을 유지할 수 있다. 이 경우, 게이트 전극층(130)에 상기 읽기 전압이 인가될 때, 도 3에 도시되는 채널층(105)과 같은 저저항의 전도 경로가 형성되지 않을 수 있다. 또한, 상기 읽기 전압에 의해 도전성 웰 영역(102)으로부터 전도성 캐리어가 유도되지 않을 수 있다.
이어서, 소스 영역(160)과 드레인 영역(170) 사이에 상기 동작 전압이 인가될 때, 상기 양극성 접합 스위칭 동작에 발생할 수 있다. 하지만, 소스 영역(160)과 드레인 영역(170)에 저저항의 전도 경로 또는 유도된 전도성 캐리어가 존재하지 않으므로, 상기 양극성 접합 스위칭 동작에 의한 전자 전도는 효과적으로 진행되지 않을 수 있다. 이에 따라, 상기 동작 전압이 인가될 때, 소스 영역(160) 및 드레인 영역(170) 사이에는 상대적으로 높은 채널 저항이 유지될 수 있다.
상술한 바와 같이, 일 실시 예에 따르는 강유전성 메모리 소자는 강유전성 게이트 절연층 하부의 베이스 도핑 영역에 전기적으로 플로팅되는 도전성 웰 영역을 구비할 수 있다. 이때, 상기 강유전성 게이트 절연층 내의 잔류 분극의 배향에 따라 소스 및 드레인 영역 사이에서 상대적으로 낮은 채널 저항을 가지는 제1 로직 상태 또는 상대적으로 높은 채널 저항을 가지는 제2 로직 상태를 포함하는 복수의 로직 상태가 구현될 수 있다.
일 실시 예에 따르면, 상기 제1 로직 상태를 구현하는 강유전성 메모리 소자에 대한 읽기 동작 시에, 상기 도전성 웰 영역은 상기 강유전성 게이트 절연층의 하부로 전하를 제공하여 채널층의 두께를 국부적으로 증가시킬 수 있다. 그 결과, 상기 제1 로직 상태를 구현하는 채널 저항이 감소할 수 있다. 또한, 상기 제1 로직 상태를 구현하는 강유전성 메모리 소자에 대한 읽기 동작 시에, 상기 도전성 웰 영역은 상기 소스 및 드레인 영역, 및 기판 영역과 양극성 접합을 형성하여, 양극성 접합 스위칭 동작을 수행할 수 있다. 그 결과, 소스 및 드레인 영역 사이를 전도하는 전하의 양을 증가시켜 상기 제1 로직 상태를 구현하는 채널 저항을 감소시킬 수 있다. 이에 따라, 상기 제1 로직 상태와 상기 제2 로직 상태 사이의 읽기 마진이 증가할 수 있다.
또한, 일 실시 예에 따르면, 상기 도전성 웰 영역을 적용하여 상기 제1 로직 상태를 구현하는 채널 저항을 감소시킴으로써, 읽기 동작을 위해 게이트 전극층에 인가되는 게이트 전압의 크기를 감소시킬 수 있다. 이에 따라, 상기 게이트 전극층이 워드 라인을 통해 복수의 강유전성 메모리 셀에 전기적으로 연결될 때, 소정의 메모리 셀의 게이트 전극층에 인가되는 읽기 전압에 의해, 상기 소정의 메모리 셀과 인접하는 메모리 셀의 강유전성 게이트 절연층 내에 저장된 분극 정보가 변경되는 현상을 방지할 수 있다.
도 4는 본 개시의 일 실시 예에 따르는 강유전성 메모리 소자의 제조 방법을 개략적으로 나타내는 순서도이다. 도 5 내지 도 10은 본 개시의 일 실시 예에 따르는 강유전성 메모리 소자의 제조 방법을 개략적으로 나타내는 단면도이다.
도 4의 S110 단계 및 도 5를 참조하면, 제1 형으로 도핑되는 베이스 도핑 영역(100a)을 구비하는 기판(100)을 준비한다. 기판(100)은 반도체 물질을 포함할 수 있다. 일 실시 예에서, 기판(100)은 n형 또는 p형으로 도핑된 실리콘 기판일 수 있다.
일 실시 예에서, 베이스 도핑 영역(100a)은 기판(100)에 대해 도펀트를 주입하는 공정을 실시함으로써 형성될 수 있다. 다른 실시 예에서, 베이스 도핑 영역(100a)은 기판(100) 전체에 걸쳐 형성될 수 있다. 이 경우, 상기 제1 형의 도펀트가 도핑되어 제조되는 상용의 기판을 적용할 수 있다.
S120 단계 및 도 5를 참조하면, 베이스 도핑 영역(100a) 내에 트렌치(10)를 형성한다. 트렌치(10)는 기판(100)의 표면으로부터 베이스 도핑 영역(100a)에 이르도록 형성될 수 있다. 일 실시 예로서, 트렌치(10)는 이방성 식각 방법에 의해 상기 기판을 선택적으로 패터닝함으로써 형성될 수 있다.
S130 단계 및 도 6을 참조하면, 기판(100)에 대해 제2 형의 도펀트를 주입하여, 트렌치(10) 하부의 베이스 도핑 영역(100a) 내에 도전성 웰 영역(102)을 형성한다. 전도성 웰 영역(102)은 전기적으로 플로팅되도록 형성될 수 있다. 구체적인 실시예에서, 전도성 웰 영역(102)의 형성 공정은, 기판(100) 상에 트렌치(10)를 노출시키는 이온 주입 마스크 패턴(101)을 형성한 후에, 이온 주입 공정을 진행하여 트렌치(10) 내부로 도펀트를 주입하는 과정으로 진행될 수 있다. 이때, 이온 주입 공정 조건을 제어함으로써, 형성되는 도전성 웰 영역(102)이 트렌치(10)의 하부면과 이격하도록 형성할 수 있다. 상기 이온 주입 공정이 완료된 후에, 이온 주입 마스크 패턴(101)은 제거될 수 있다.
S140 단계 및 도 7을 참조하면, 트렌치(10)의 내벽을 따라 계면 절연층(110)을 형성한다. 이어서, 계면 절연층(110) 상에 강유전성 게이트 절연층(120)을 형성한다. 몇몇 실시예에 있어서, 계면 절연층(110)은 생략될 수 있다.
계면 절연층(110)은 일 예로서, 질화물, 산화물 또는 산질화물을 포함할 수 있다. 계면 절연층(110)은 일 예로서, 일 예로서, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 또는 이들의 둘 이상의 조합을 포함할 수 있다. 계면 절연층(110)은 일 예로서, 화학기상증착법, 또는 원자층 증착법을 이용하여 형성할 수 있다.
강유전성 게이트 절연층(120)은 일 예로서, 하프늄 산화물, 지르코늄 산화물, 하프늄지르코늄 산화물, 또는 이들의 조합을 포함할 수 있다. 일 실시 예에 있어서, 강유전성 게이트 절연층(120)은 적어도 하나의 도펀트를 포함할 수 있다. 상기 도펀트는 일 예로서, 탄소(C), 실리콘(Si), 마그네슘(Mg), 알루미늄(Al), 이트륨(Y), 질소(N), 게르마늄(Ge), 주석(Sn), 스트론튬(Sr), 납(Pb), 칼슘(Ca), 바륨(Ba), 티타늄(Ti), 지르코늄(Zr), 가돌리늄(Gd), 란타넘(La) 또는 이들의 조합을 포함할 수 있다. 강유전성 게이트 절연층(120)은 일 예로서, 화학기상증착법, 또는 원자층 증착법을 이용하여 형성할 수 있다.
S150 단계 및 도 7를 참조하면, 트렌치(10) 내부의 강유전성 게이트 절연층(120) 상에 게이트 전극층(130)을 형성한다. 게이트 전극층(130)은 일 예로서, 텅스텐(W), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 백금(Pt), 이리듐(Ir), 루테늄(Ru), 텅스텐 질화물, 티타늄질화물, 탄탈륨질화물, 이리듐 산화물, 루테늄 산화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 및 탄탈륨실리사이드 중 적어도 하나를 포함할 수 있다. 게이트 전극층(130)은 일 예로서, 화학기상증착법, 원자층 증착법 또는 스퍼터링법을 이용하여 형성할 수 있다.
도 7을 참조하면, 게이트 전극층(130) 상에 전도층(140)을 형성할 수 있다. 전도층(140)은 트렌치(10)의 내부를 채우는 것과 동시에, 트렌치(10) 외부의 기판(100) 상에 형성될 수 있다. 전도층(140)은 일 예로서, 텅스텐(W), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 백금(Pt), 이리듐(Ir), 루테늄(Ru), 텅스텐 질화물, 티타늄질화물, 탄탈륨질화물, 이리듐 산화물, 루테늄 산화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드 또는 이들의 조합 또는 합금을 포함할 수 있다. 전도층(140)은 단층 또는 복층으로 구성될 수 있다. 전도층(140)은 게이트 전극층(130)과 식각 선택비를 가지는 다른 물질로 이루어질 수 있다.
도 8을 참조하면, 평탄화 공정 또는 선택적 식각 공정을 적용하여, 트렌치(10) 외부의 전도층(140), 게이트 전극층(130), 강유전성 게이트 절연층(130), 계면 절연층(120)을 제거한다. 상기 제거 공정은 트렌치(10) 외부의 기판(100) 표면이 노출될 때까지 진행될 수 있다. 이어서, 전도층(140)과 게이트 전극층(130) 사이의 식각 선택비를 이용하여, 전도층(140)을 에치백하여 전도층(140)을 트렌치(10)의 내부로 리세스한다. 그 결과, 전도층(140)은 게이트 전극층(130)의 일부분과 접하도록 배치될 수 있다.
도 9를 참조하면, 전도층(140)의 상부에서 트렌치(10)를 채우는 캡핑 절연층(150)을 형성한다. 또한, 캡핑 절연층(150)은 트렌치(10) 외부의 기판(100) 상에 형성될 수 있다.
이어서, 평탄화 공정 또는 선택적 식각 공정을 적용하여, 캡핑 절연층(150)을 제거하여, 캡핑 절연층(150)의 상면과 기판(10)의 상면이 실질적으로 동일한 평면에 위치하도록 한다.
S160 단계 및 도 10을 참조하면, 트렌치(10)의 양쪽 단부의 기판(100) 영역에 제2 형으로 도핑된 소스 및 드레인 영역(160, 170)을 각각 형성한다. 소스 및 드레인 영역(160, 170)은 기판(100)에 도펀트를 선택적으로 주입함으로써, 형성될 수 있다. 상기 도펀트 주입 방법은 일 예로서, 이온 주입 방법을 적용할 수 있다. 그 결과, 베이스 도핑 영역(100a) 및 소스 영역(160), 베이스 도핑 영역(100a) 및 드레인 영역(170), 및 베이스 도핑 영역(100a) 및 전도성 웰 영역(102)은 각각 pn 접합을 형성할 수 있다.
상술한 공정을 진행함으로써, 본 개시의 일 실시 예에 따르는 강유전성 메모리 소자를 제조할 수 있다.
이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 출원의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 출원에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
1: 강유전성 메모리 소자,
10: 트렌치,
100: 기판, 100a: 베이스 도핑 영역,
101: 이온 주입 마스크 패턴, 102: 전도성 웰 영역,
110: 계면 절연층, 120: 강유전성 게이트 절연층,
130: 게이트 전극층, 140: 전도층,
150: 캡핑 절연층, 160: 소스 영역, 170: 드레인 영역.

Claims (20)

  1. 제1 형으로 도핑되는 베이스 도핑 영역을 구비하는 기판;
    상기 베이스 도핑 영역에 형성되는 트렌치의 내벽을 따라 배치되는 강유전성 게이트 절연층;
    상기 트렌치 내부의 상기 강유전성 게이트 절연층 상에 배치되는 게이트 전극층;
    상기 트렌치의 양쪽 단부의 기판 영역에 각각 배치되며, 제2 형으로 도핑되는 소스 및 드레인 영역; 및
    상기 베이스 도핑 영역 내에서 상기 강유전성 게이트 절연층과 이격하여 형성되고, 제2 형으로 도핑되는 도전성 웰 영역을 포함하는
    강유전성 메모리 소자.
  2. 제1 항에 있어서,
    상기 베이스 도핑 영역은 실리콘 기판 내의 p형 도핑 영역이며,
    상기 소스 및 드레인 영역은 상기 p형 도핑 영역과 접하는 n형 도핑 영역이며,
    상기 도전성 웰 영역은 상기 p형 도핑 영역의 내부에 형성되는 n형 도핑 영역인
    강유전성 메모리 소자.
  3. 제1 항에 있어서,
    상기 트렌치의 내벽 및 상기 강유전성 게이트 절연층 사이에 배치되는 계면 절연층을 더 포함하는
    강유전성 메모리 소자.
  4. 제3 항에 있어서,
    상기 계면 절연층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 및 알루미늄 산화물 중에서 선택되는 적어도 하나를 포함하는
    강유전성 메모리 소자.
  5. 제1 항에 있어서,
    상기 강유전성 게이트 절연층은
    하프늄 산화물, 지르코늄산화물, 및 하프늄지르코늄 산화물 중 적어도 하나의 산화물을 포함하는
    강유전성 메모리 소자.
  6. 제5 항에 있어서,
    상기 강유전성 게이트 절연층은,
    탄소(C), 실리콘(Si), 마그네슘(Mg), 알루미늄(Al), 이트륨(Y), 질소(N), 게르마늄(Ge), 주석(Sn), 스트론튬(Sr), 납(Pb), 칼슘(Ca), 바륨(Ba), 티타늄(Ti), 지르코늄(Zr), 가돌리늄(Gd) 및 란타넘(La) 중에서 선택된 적어도 하나의 도펀트를 포함하는
    강유전성 메모리 소자.
  7. 제1 항에 있어서,
    상기 게이트 전극층은
    텅스텐(W), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 백금(Pt), 이리듐(Ir), 루테늄(Ru), 텅스텐 질화물, 티타늄질화물, 탄탈륨질화물, 이리듐 산화물, 루테늄 산화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 및 탄탈륨실리사이드 중 적어도 하나를 포함하는
    강유전성 메모리 소자.
  8. 제1 항에 있어서,
    상기 도전성 웰 영역은
    상기 게이트 전극층에 읽기 전압이 인가될 때, 상기 강유전성 게이트 절연층과 상기 베이스 도핑 영역의 계면으로 전도성 캐리어를 제공하는
    강유전성 메모리 소자.
  9. 제8 항에 있어서,
    상기 읽기 전압에 의해 채널층이 형성될 때, 상기 트렌치의 바닥면과 인접하는 상기 베이스 도핑 영역에 형성되는 상기 채널층의 두께는 상기 트렌치의 측벽면과 인접하는 상기 베이스 도핑 영역에 형성되는 상기 채널층의 두께보다 큰
    강유전성 메모리 소자.
  10. 제1 항에 있어서,
    상기 소스 영역과 상기 드레인 영역 사이에 동작 전압이 인가될 때,
    상기 소스 영역과 상기 베이스 도핑 영역 사이에는 순방향의 pn 접합이 형성되고, 상기 베이스 도핑 영역과 상기 드레인 영역 사이에는 역방향의 pn 접합이 형성되고, 상기 도전성 웰 영역은 전기적으로 플로팅되는
    강유전성 메모리 소자.
  11. 제1 형으로 도핑되는 베이스 도핑 영역을 구비하는 기판;
    상기 베이스 도핑 영역에 형성되는 트렌치의 내벽을 따라 순차적으로 배치되는 강유전성 게이트 절연층 및 게이트 전극층;
    상기 게이트 전극층의 양단에 위치하는 상기 기판의 영역에 배치되는 제2 형으로 도핑되는 소스 및 드레인 영역; 및
    상기 트렌치 하부의 상기 베이스 도핑 영역에 배치되는 제2 형으로 도핑되는 도전성 웰 영역을 포함하되,
    상기 게이트 전극층에 읽기 전압이 인가될 때, 상기 강유전성 게이트 절연층의 잔류 분극의 배향에 따라, 상기 도전성 웰 영역으로부터 서로 다른 밀도의 전도성 캐리어가 유도되는
    강유전성 메모리 소자.
  12. 제11 항에 있어서,
    상기 읽기 전압에 의해 채널층이 형성될 때, 상기 트렌치의 바닥면과 인접하는 상기 베이스 도핑 영역에 형성되는 상기 채널층의 두께는 상기 트렌치의 측벽면과 인접하는 상기 베이스 도핑 영역에 형성되는 상기 채널층의 두께보다 큰
    강유전성 메모리 소자.
  13. 제11 항에 있어서,
    상기 소스 영역과 상기 드레인 영역 사이에 동작 전압이 인가될 때,
    상기 소스 영역과 상기 베이스 도핑 영역 사이에는 순방향의 pn 접합이 형성되고, 상기 베이스 도핑 영역과 상기 드레인 영역 사이에는 역방향의 pn 접합이 형성되고, 상기 도전성 웰 영역은 전기적으로 플로팅되는
    강유전성 메모리 소자.
  14. 제13 항에 있어서,
    상기 소스 영역, 상기 베이스 도핑 영역 및 상기 도전성 웰 영역 사이에 양극성 접합 스위칭 동작이 발생되며, 상기 도전성 웰 영역, 상기 베이스 도핑 영역 및 상기 드레인 영역 사이에 양극성 접합 스위칭 동작이 발생하는
    강유전성 메모리 소자.
  15. 제1 형으로 도핑되는 베이스 도핑 영역을 구비하는 기판을 준비하는 단계;
    상기 베이스 도핑 영역 내에 트렌치를 형성하는 단계;
    상기 기판에 대해 제2 형의 도펀트를 주입하여, 상기 트렌치 하부의 상기 베이스 도핑 영역 내에 도전성 웰 영역을 형성하는 단계;
    상기 트렌치의 내벽을 따라 강유전성 게이트 절연층을 형성하는 단계;
    상기 트렌치 내부의 상기 강유전성 게이트 절연층 상에 게이트 전극층을 형성하는 단계; 및
    상기 트렌치의 양쪽 단부의 기판 영역에 제2 형으로 도핑된 소스 및 드레인 영역을 각각 형성하는 단계를 포함하는
    강유전성 메모리 소자의 제조 방법.
  16. 제15 항에 있어서,
    상기 강유전성 게이트 절연층을 형성하기 전에, 상기 트렌치의 내벽 상에 계면 절연층을 형성하는 단계를 더 포함하는
    강유전성 메모리 소자의 제조 방법.
  17. 제15 항에 있어서,
    상기 강유전성 게이트 절연층은
    하프늄 산화물, 지르코늄산화물, 및 하프늄지르코늄 산화물 중 적어도 하나의 산화물을 포함하는
    강유전성 메모리 소자의 제조 방법.
  18. 제15 항에 있어서,
    상기 게이트 전극층은
    텅스텐(W), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 백금(Pt), 이리듐(Ir), 루테늄(Ru), 텅스텐 질화물, 티타늄질화물, 탄탈륨질화물, 이리듐 산화물, 루테늄 산화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 및 탄탈륨실리사이드 중 적어도 하나를 포함하는
    강유전성 메모리 소자의 제조 방법.
  19. 제15 항에 있어서,
    상기 베이스 도핑 영역 및 상기 소스 영역, 상기 베이스 도핑 영역 및 상기 드레인 영역, 및 상기 베이스 도핑 영역 및 상기 전도성 웰 영역은 각각 pn 접합을 형성하는
    강유전성 메모리 소자의 제조 방법.
  20. 제15 항에 있어서,
    상기 도전성 웰 영역은 전기적으로 플로팅되도록 형성되는
    강유전성 메모리 소자의 제조 방법.
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