KR102059485B1 - 변동 저저항 영역 기반 메모리 소자 및 이의 제어 방법 - Google Patents

변동 저저항 영역 기반 메모리 소자 및 이의 제어 방법 Download PDF

Info

Publication number
KR102059485B1
KR102059485B1 KR1020180173529A KR20180173529A KR102059485B1 KR 102059485 B1 KR102059485 B1 KR 102059485B1 KR 1020180173529 A KR1020180173529 A KR 1020180173529A KR 20180173529 A KR20180173529 A KR 20180173529A KR 102059485 B1 KR102059485 B1 KR 102059485B1
Authority
KR
South Korea
Prior art keywords
low resistance
variable low
region
resistance region
gate
Prior art date
Application number
KR1020180173529A
Other languages
English (en)
Inventor
손종화
손종역
강명신
Original Assignee
브이메모리 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 브이메모리 주식회사 filed Critical 브이메모리 주식회사
Priority to KR1020180173529A priority Critical patent/KR102059485B1/ko
Application granted granted Critical
Publication of KR102059485B1 publication Critical patent/KR102059485B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H01L45/1253—
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • H01L45/14—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials

Landscapes

  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명의 일 실시예는 자발 분극성 재료를 포함하는 베이스, 상기 베이스에 인접하도록 배치된 복수의 게이트, 상기 게이트를 통하여 상기 베이스에 전기장을 인가하여 상기 베이스에 형성된 분극 영역, 상기 분극 영역의 경계에 대응하여 인접한 다른 영역보다 전기적 저항이 낮은 영역을 포함하는 변동 저저항 영역, 상기 게이트와 이격되고 상기 변동 저저항 영역에 연결되는 소스 및 상기 게이트와 이격되고 상기 변동 저저항 영역에 연결되는 드레인을 포함하는 변동 저저항 영역 기반 메모리 소자를 개시한다.

Description

변동 저저항 영역 기반 메모리 소자 및 이의 제어 방법{Variable low resistance area based memory device and controlling thereof}
본 발명은 변동 저저항 영역을 이용한 메모리 소자 및 이의 제어 방법에 관한 것이다.
기술의 발전 및 사람들의 생활의 편의에 대한 관심이 증가함에 따라 다양한 전자 제품에 대한 개발 시도가 활발해지고 있다.
또한 이러한 전자 제품은 갈수록 소형화되고 있고 집적화되고 있으며, 사용되는 장소가 광범위하게 증가하고 있다.
이러한 전자 제품은 다양한 전기 소자를 포함하고, 예를들면 CPU, 메모리, 기타 다양한 전기 소자를 포함한다. 이러한 기 소자들은 다양한 종류의 전기 회로를 포함할 수 있다.
예를들면 컴퓨터, 스마트폰 뿐만 아니라 IoT를 위한 가정용 센서 소자, 인체 공학용 바이오 전자 소자 등 다양한 분야의 제품에 전기 소자가 사용된다.
한편, 최근의 기술 발달 속도와 사용자들의 생활 수준의 급격한 향상에 따라 이러한 전기 소자의 사용과 응용 분야가 급격하게 늘어나 그 수요도 이에 따라 증가하고 있다.
이러한 추세에 따라 흔히 사용하고 있는 다양한 전기 소자들에 쉽고 빠르게 적용하는 전자 회로를 구현하고 제어하는데 한계가 있다.
한편, 메모리 소자, 특히 비휘발성 메모리 소자는 컴퓨터뿐 아니라, 카메라, 통신기기 등 다양한 전자 장치의 정보 기억 및/또는 처리 장치로서 폭넓게 이용되고 있다.
이러한 메모리 소자는, 특히 수명과 속도의 면에서 많은 개발이 이루어지고 있는 데, 대부분의 과제는 메모리 수명과 속도의 확보에 있으나, 이를 향상한 메모리 소자를 구현하는데 한계가 있다.
본 발명은 다양한 용도에 용이하게 적용할 수 있는 변동 저저항 영역 기반 메모리 소자, 데이터의 보존 기간이 길고, 메모리 속도가 높으며, 소자 집적도를 향상시킬 수 있는 메모리 소자 및 이의 제어 방법을 제공할 수 있다.
본 발명의 일 실시예는 자발 분극성 재료를 포함하는 베이스, 상기 베이스에 인접하도록 배치된 복수의 게이트, 상기 게이트를 통하여 상기 베이스에 전기장을 인가하여 상기 베이스에 형성된 분극 영역, 상기 분극 영역의 경계에 대응하여 인접한 다른 영역보다 전기적 저항이 낮은 영역을 포함하는 변동 저저항 영역, 상기 게이트와 이격되고 상기 변동 저저항 영역에 연결되는 소스 및 상기 게이트와 이격되고 상기 변동 저저항 영역에 연결되는 드레인을 포함하는 변동 저저항 영역 기반 메모리 소자를 개시한다.
본 실시예에 있어서 상기 복수의 게이트는 서로 이격되도록 배치될 수 있다.
본 실시예에 있어서 상기 복수의 게이트는 서로 이격되고 일 방향을 따라 배열될 수 있다.
본 실시예에 있어서 상기 소스는 상기 복수의 게이트를 따라 길게 연장된 형태를 가질 수 있다.
본 실시예에 있어서 상기 드레인은 상기 복수의 게이트를 따라 길게 연장된 형태를 가질 수 있다.
본 실시예에 있어서 상기 복수의 게이트는 개별적으로 제어될 수 있도록 형성될 수 있다.
본 실시예에 있어서 상기 변동 저저항 영역은 상기 게이트를 통한 전기장을 제어하여 상기 분극 영역의 제어에 따라 생성 또는 소멸할 수 있다.
본 실시예에 있어서 상기 변동 저저항 영역은 상기 게이트를 통하여 인가된 전기장이 제거되어도 유지될 수 있다.
본 실시예에 있어서 상기 변동 저저항 영역은 상기 게이트의 주변에 선형을 포함하도록 형성될 수 있다.
본 발명의 다른 실시예는 자발 분극성 재료를 포함하는 베이스, 상기 베이스에 인접하도록 배치된 게이트, 상기 게이트와 이격되고 상기 변동 저저항 영역에 연결되는 소스; 및 상기 게이트와 이격되고 상기 변동 저저항 영역에 연결되는 드레인을 포함하는 변동 저저항 영역 기반 메모리 소자에 대하여, 상기 게이트를 통하여 상기 베이스에 전기장을 인가하여 상기 베이스의 분극 영역을 형성하는 단계 및 상기 분극 영역의 경계에 대응하여 인접한 다른 영역보다 전기적 저항이 낮은 영역을 포함하는 변동 저저항 영역을 형성하는 단계를 형성하여 상기 변동 저저항 영역을 통하여 상기 소스 및 드레인 간의 전류의 흐름이 형성되도록 하는 단계를 포함하는 변동 저저항 영역 기반 메모리 소자 제어 방법을 개시한다.
본 실시예에 있어서 상기 게이트는 서로 이격된 복수 개의 게이트를 포함하도록 형성할 수 있다.
본 실시예에 있어서 상기 복수의 게이트를 개별적으로 제어하면서 상기 소스와 상기 드레인 간의 전류의 측정 단계를 포함할 수 있다.
본 실시예에 있어서 상기 게이트를 통한 전기장을 제어하여 상기 분극 영역의 제어에 따라 상기 변동 저저항 영역의 생성 또는 소멸하는 단계를 포함할 수 있다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
본 발명에 관한 변동 저저항 영역을 이용한 전자 회로 및 이의 제어 방법은 다양한 용도에 용이하게 적용할 수 있다.
도 1은 본 발명의 일 실시예에 관한 전자 회로를 도시한 개략적인 평면도이다.
도 2는 도 1의 Ⅱ-Ⅱ선을 따라 절취한 단면도이다.
도 3은 도 2의 K의 확대도이다.
도 4a 내지 도 4c는 도 1의 전자 회로 관련 제어 방법을 설명하기 위한 도면이다.
도 5는 본 발명의 일 실시예에 관한 전자 회로를 도시한 개략적인 평면도이다.
도 6은 도 5의 Ⅱ-Ⅱ선을 따라 절취한 단면도이다.
도 7 내지 도 11은 도 5의 전자 회로의 동작을 설명하기 위한 도면들이다.
도 12는 본 발명의 다른 실시예에 관한 전자 회로를 도시한 개략적인 평면도이다.
도 13은 도 12의 Ⅴ-Ⅴ선을 따라 절취한 단면도이다.
도 14는 본 발명의 또 다른 일 실시예에 관한 메모리 소자를 도시한 개략적인 평면도이다.
도 15는 도 14의 VI-VI선을 따라 절취한 단면도이다.
도 16은 제1 영역과 변동 저저항 영역의 전압 및 전류 관계를 도시한 그래프이다.
도 17은 본 발명의 또 다른 일 실시예에 따른 변동 저저항 영역 메모리 소자의 단면도이다.
도 18은 본 발명의 또 다른 일 실시예에 따른 변동 저저항 영역 메모리 소자의 단면도이다.
도 19는 본 발명의 또 다른 일 실시예에 따른 변동 저저항 영역 메모리 소자의 단면도이다.
도 20은 본 발명의 또 다른 일 실시예에 따른 변동 저저항 영역 메모리 소자의 단면도이다.
도 21은 본 발명의 또 다른 일 실시예에 따른 변동 저저항 영역 메모리 소자의 단면도이다.
도 22는 본 발명의 또 다른 일 실시예에 따른 변동 저저항 영역 메모리 소자의 단면도이다.
도 23은 본 발명의 또 다른 일 실시예에 따른 변동 저저항 영역 메모리 소자의 단면도이다.
이하 첨부된 도면들에 도시된 본 발명에 관한 실시예를 참조하여 본 발명의 구성 및 작용을 상세히 설명한다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
이하의 실시예에서, x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
도 1은 본 발명의 일 실시예에 관한 전자 회로를 도시한 개략적인 평면도이고, 도 2는 도 1의 Ⅱ-Ⅱ선을 따라 절취한 단면도이고, 도 3은 도 2의 K의 확대도이다.
도 1 및 도 2를 참조하면 본 실시예의 전자 회로(10)는 활성층(11), 인가 전극(12), 변동 저저항 영역(VL)을 포함할 수 있다.
활성층(11)은 자발 분극성 재료를 포함할 수 있다. 예를들면 활성층(11)은 절연 재료를 포함하고 강유전성 재료를 포함할 수 있다. 즉, 활성층(11)은 전기장의 존재시 역전될 수 있는 자발적 전기 분극(전기 쌍극자)을 가진 재료를 포함할 수 있다.
선택적 실시예로서 활성층(11)은 페로브스카이트 계열 물질을 포함할 수 있고, 예를들면 BaTiO3, SrTiO3, BiFe3, PbTiO3, PbZrO3, SrBi2Ta2O9을 포함할 수 있다.
또한 다른 예로서 활성층(11)은 ABX3 구조로서, A는 CnH2n+1의 알킬기, 및 페로브스카이트 태양전지 구조형성이 가능한 Cs, Ru 등의 무기물로부터 선택된 하나 이상의 물질을 포함할 수 있고, B는 Pb, Sn, Ti, Nb, Zr, 및 Ce으로 구성된 군으로부터 선택된 하나 이상의 물질을 포함할 수 있고, X는 할로겐 물질을 포함할 수 있다. 구체적인 예로서 활성층(11)은 CH3NH3PbI3, CH3NH3PbIxCl3-x, MAPbI3, CH3NH3PbIxBr3-x, CH3NH3PbClxBr3-x, HC(NH2)2PbI3, HC(NH2)2PbIxCl3-x, HC(NH2)2PbIxBr3-x, HC(NH2)2PbClxBr3-x, (CH3NH3)(HC(NH2)2)1-yPbI3, (CH3NH3)(HC(NH2)2)1-yPbIxCl3-x, (CH3NH3)(HC(NH2)2)1-yPbIxBr3-x, 또는 (CH3NH3)(HC(NH2)2)1-yPbClxBr3-x (0≤x, y≤1)를 포함할 수 있다.
기타 다양한 강유전성 재료를 이용하여 활성층(11)을 형성할 수 있는 바 이에 대한 모든 예시의 설명은 생략한다. 또한 활성층(11)을 형성 시 강유전성 재료에 기타 다양한 물질을 도핑을 하여 부가적인 기능을 포함하거나 전기적 특성의 향상을 진행할 수도 있다.
활성층(11)은 자발 분극성을 갖고, 전기장의 인가에 따라 분극의 정도와 방향을 제어할 수 있다. 또한, 활성층(11)은 가해준 전기장이 제거되어도 분극 상태를 유지할 수 있다.
인가 전극(12)은 활성층(11)에 전기장을 인가할 수 있도록 형성될 수 있고, 예를들면 전압을 활성층(11)에 인가할 수 있다.
선택적 실시예로서 인가 전극(12)은 활성층(11)의 상면에 접하도록 형성될 수 있다.
또한, 인가 전극(12)은 활성층(11)에 다양한 크기의 전압을 인가할 수 있고 전압 인가의 시간을 제어할 수 있도록 형성될 수 있다.
선택적 실시예로서 인가 전극(12)은 게이트 전극일 수 있다.
예를들면 인가 전극(12)은 전원(미도시) 또는 전원 제어부와 전기적으로 연결될 수 있다.
인가 전극(12)은 다양한 재료를 포함할 수 있고, 전기적 도전성이 높은 재료를 포함할 수 있다. 예를들면 다양한 금속을 이용하여 인가 전극(12)을 형성할 수 있다.
예를들면 인가 전극(12)은 알루미늄, 크롬, 티타늄, 탄탈, 몰리브덴, 텅스텐, 네오디뮴, 스칸듐 또는 구리를 함유하도록 형성할 수 있다. 또는 이러한 재료들의 합금을 이용하여 형성하거나 이러한 재료들의 질화물을 이용하여 형성할 수도 있다.
또한 선택적 실시예로서 인가 전극(12)은 적층체 구조를 포함할 수도 있다.
도시하지 않았으나 선택적 실시예로서 인가 전극(12)과 활성층(11)의 사이에 하나 이상의 절연층이 더 배치될 수도 있다.
변동 저저항 영역(VL)은 활성층(11)에 형성된 영역으로서 전류가 흐를 수 있는 영역이고, 또한 도 1에 도시한 것과 같이 인가 전극(12)의 주변에 선형을 갖는 전류의 패쓰로 형성될 수 있다.
구체적으로 변동 저저항 영역(VL)은 활성층(11)의 영역 중 변동 저저항 영역(VL)과 인접한 다른 영역보다 전기적 저항이 낮아진 영역이다.
또한, 인가 전극(12)을 통한 변동 저저항 영역(VL)을 형성한 후에, 인가 전극(12)을 통한 전기장을 제거하여도, 예를들면 전압을 제거하여도 활성층(11)의 분극 상태는 유지되므로 변동 저저항 영역(VL)은 유지되고, 전류의 패쓰를 형성한 상태를 유지할 수 있다.
이를 통하여 다양한 전자 회로를 구성할 수 있다.
변동 저저항 영역(VL)은 높이(HVL)을 갖고, 이러한 높이(HVL)은 활성층(11)의 전체의 두께에 대응될 수 있다.
이러한 변동 저저항 영역(VL)은 높이(HVL)는 인가 전극(12)을 통한 전기장의 가할 때 전기장의 세기, 예를들면 전압의 크기에 비례할 수 있다. 적어도 이러한 전기장의 크기는 활성층(11)이 갖는 고유의 항전기장보다는 클 수 있다.
변동 저저항 영역(VL)은 인가 전극(12)을 통하여 전압이 활성층(11)에 인가되면 형성되는 영역이고, 인가 전극(12)의 제어를 통하여 변동, 예를들면 생성, 소멸 또는 이동할 수 있다.
활성층(11)은 제1 분극 방향을 갖는 제1 분극 영역(11F)을 포함할 수 있고, 변동 저저항 영역(VL)은 이러한 제1 분극 영역(11F)의 경계에 형성될 수 있다.
또한, 제1 분극 영역(11F)에 인접하도록 제2 분극 방향을 갖는 제2 분극 영역(11R)을 포함할 수 있고, 변동 저저항 영역(VL)은 이러한 제2 분극 영역(11R)의 경계에 형성될 수 있다. 제2 방향은 적어도 제1 방향과 상이한 방향일 수 있고, 예를들면 제1 방향과 반대 방향일 수 있다.
예를들면 변동 저저항 영역(VL)은 제1 분극 영역(11F)과 제2 분극 영역(11R)의 사이에 형성될 수 있다.
변동 저저항 영역(VL)은 일 방향의 폭(WVL)을 가질 수 있고, 이는 변동 저저항 영역(VL)의 이동 거리에 비례할 수 있다.
또한, 이러한 폭(WVL)은 변동 저저항 영역(VL)으로 정의되는 평면상의 영역의 폭일 수 있고, 이는 제1 분극 영역(11F)의 폭에 대응한다고 할 수 있다.
또한, 변동 저저항 영역(VL)은 제1 분극 영역(11F)의 경계선의 측면 전체에 대응하도록 형성될 수 있고, 제1 분극 영역(11F)의 측면으로부터 멀어지는 방향으로 두께(TVL1)를 가질 수 있다.
선택적 실시예로서 이러한 두께(TVL1)는 0.1 내지 0.3 나노미터일 수 있다.
도 4a 내지 도 4c는 도 1의 전자 회로에 대하여 전류 경로 범위 제어 방법을 설명하기 위한 도면이다.
도 4a를 참조하면, 활성층(11)은 제2 분극 방향을 갖는 제2 분극 영역(11R)을 포함할 수 있다. 선택적 실시예로서 인가 전극(12)을 통한 초기화 전기장을 인가하여 도 4a와 같은 활성층(11)의 분극 상태를 형성할 수 있다.
그리고 나서 도 4b를 참조하면, 활성층(11)에 제1 분극 영역(11F)이 형성된다. 구체적 예로서 인가 전극(12)의 폭에 대응하도록 인가 전극(12)과 중첩된 영역에 우선 제1 분극 영역(11F)이 형성될 수 있다.
인가 전극(12)을 통하여 활성층(11)의 항전기장보다 크고, 또한 적어도 활성층(11)의 두께 전체에 대응하도록 제1 분극 영역(11F)의 높이(HVL)가 형성될 수 있을 정도의 크기의 전기장을 활성층(11)에 인가할 수 있다.
이러한 인가 전극(12)을 통한 전기장의 인가를 통하여 활성층(11)의 제2 분극 영역(11R)의 일 영역에 대한 분극 방향을 바꾸어 제1 분극 영역(11F)으로 변하게 할 수 있다.
선택적 실시예로서 제1 분극 영역(11F)의 높이(HVL)방향으로의 성장 속도는 매우 빠를 수 있는데, 예를들면 1km/sec(초)의 속도를 갖고 성장할 수 있다.
그리고 나서 계속적으로 인가 전극(12)을 통한 전기장을 유지하면, 즉 시간이 지나면 제1 분극 영역(11F)은 수평 방향(H), 즉 높이(HVL)과 직교하는 방향으로 이동하여 그 크기가 커질 수 있다. 즉, 제2 분극 영역(11R)의 영역을 점진적으로 제1 분극 영역(11F)으로 변환할 수 있다.
선택적 실시예로서 제1 분극 영역(11F)의 수평 방향(H)으로의 성장 속도는 매우 빠를 수 있는데, 예를들면 1m/sec(초)의 속도를 갖고 성장할 수 있다.
이를 통하여 변동 저저항 영역(VL)의 크기를 제어할 수 있는데, 이러한 크기는 예를들면 변동 저저항 영역(VL)의 폭이고 제1 분극 영역(11F)의 성장 거리에 대응하므로 성장 속력과 전기장 유지 시간에 비례할 수 있다. 예를들면 성장 거리는 성장 속력과 전기장 유지 시간의 곱에 비례할 수 있다.
또한, 제1 분극 영역(11F)의 성장 속력은 높이(HVL)방향으로의 성장 속도와 수평 방향(H)으로의 성장 속도의 합에 비례할 수 있다.
그러므로 변동 저저항 영역(VL)의 크기는 전기장 유지 시간을 제어하여 원하는 대로 조절할 수 있다.
구체적으로 도 4c에 도시한 것과 같이 제1 분극 영역(11F)은 넓게 퍼져서 커지고, 그에 따라 변동 저저항 영역(VL)도 인가 전극(12)으로부터 멀리 떨어지는 방향으로 이동할 수 있다.
본 실시예는 인가 전극을 통하여 활성층에 전기장을 가하여 활성층에 제2 분극 방향과 다른 제1 분극 방향을 갖는 제1 분극 영역을 형성하고, 이러한 제1 분극 영역과 제2 분극 영역의 사이의 경계에 해당하는 변동 저저항 영역을 형성할 수 있다. 이러한 변동 저저항 영역은 저항이 낮은 영역으로서 저항이 감소한 영역으로서 전류의 패쓰가 될 수 있어 전자 회로를 용이하게 형성할 수 있다.
또한, 본 실시예는 인가 전극을 통한 전기장의 크기를 제어하여, 예를들면 전압의 크기를 제어하여 변동 저저항 영역의 높이를 정할 수 있고, 구체적으로 활성층의 전체 두께에 대응하는 높이를 갖도록 제어할 수 있다.
또한, 인가 전극을 통한 전기장을 유지하는 시간을 제어하여 변동 저저항 영역의 크기, 예를들면 폭을 결정할 수 있다. 이러한 변동 저저항 영역의 크기의 제어를 통하여 전류의 흐름의 패쓰의 크기를 용이하게 제어할 수 있다.
또한, 인가 전극을 통한 전기장을 제거하여도 분극 영역의 분극 상태는 유지되므로 전류의 패쓰를 용이하게 유지할 수 있고, 인가 전극을 통한 전기장을 지속적으로 유지하여 분극 영역이 확대되면 이미 형성되어 있던 변동 저저항 영역은 저항이 낮아져 전류가 흐르지 않게 될 수 있다.
이를 통하여 전류의 패쓰에 대한 소멸을 제어할 수 있고, 결과적으로 전류의 흐름에 대한 용이한 제어를 할 수 있다.
본 실시예의 전자 회로를 제어하여 다양한 용도에 사용할 수 있고, 예를들면 변동 저저항 영역에 접하도록 하나 이상의 전극을 연결할 수 있다.
도 5는 본 발명의 일 실시예에 관한 전자 회로를 도시한 개략적인 평면도이고, 도 6은 도 5의 Ⅱ-Ⅱ선을 따라 절취한 단면도이다.
도 5 및 도 6을 참조하면 본 실시예의 전자 회로(100)는 활성층(110), 인가 전극(120), 변동 저저항 영역(VL) 및 하나 이상의 연결 전극부(131, 132)를 포함할 수 있다.
활성층(110)은 자발 분극성 재료를 포함할 수 있다. 예를들면 활성층(110)은 절연 재료를 포함하고 강유전성 재료를 포함할 수 있다. 즉, 활성층(110)은 전기장의 존재시 역전될 수 있는 자발적 전기 분극(전기 쌍극자)을 가진 재료를 포함할 수 있다.
선택적 실시예로서 활성층(110)은 페로브스카이트 계열 물질을 포함할 수 있고, 예를들면 BaTiO3, SrTiO3, BiFe3, PbTiO3, PbZrO3, SrBi2Ta2O9을 포함할 수 있다.
또한 다른 예로서 활성층(110)은 ABX3 구조로서, A는 CnH2n+1의 알킬기, 및 페로브스카이트 태양전지 구조형성이 가능한 Cs, Ru 등의 무기물로부터 선택된 하나 이상의 물질을 포함할 수 있고, B는 Pb, Sn, Ti, Nb, Zr, 및 Ce으로 구성된 군으로부터 선택된 하나 이상의 물질을 포함할 수 있고, X는 할로겐 물질을 포함할 수 있다. 구체적인 예로서 활성층(110)은 CH3NH3PbI3, CH3NH3PbIxCl3-x, MAPbI3, CH3NH3PbIxBr3-x, CH3NH3PbClxBr3-x, HC(NH2)2PbI3, HC(NH2)2PbIxCl3-x, HC(NH2)2PbIxBr3-x, HC(NH2)2PbClxBr3-x, (CH3NH3)(HC(NH2)2)1-yPbI3, (CH3NH3)(HC(NH2)2)1-yPbIxCl3-x, (CH3NH3)(HC(NH2)2)1-yPbIxBr3-x, 또는 (CH3NH3)(HC(NH2)2)1-yPbClxBr3-x (0≤x, y≤1)를 포함할 수 있다.
기타 다양한 강유전성 재료를 이용하여 활성층(110)을 형성할 수 있는 바에 이에 대한 모든 예시의 설명은 생략한다. 또한 활성층(110)을 형성 시 강유전성 재료에 기타 다양한 물질을 도핑을 하여 부가적인 기능을 포함하거나 전기적 특성의 향상을 진행할 수도 있다.
활성층(110)은 자발 분극성을 갖고, 전기장의 인가에 따라 분극의 정도와 방향을 제어할 수 있다. 또한, 활성층(110)은 가해준 전기장이 제거되어도 분극 상태를 유지할 수 있다.
인가 전극(120)은 활성층(110)에 전기장을 인가할 수 있도록 형성될 수 있고, 예를들면 전압을 활성층(110)에 인가할 수 있다.
선택적 실시예로서 인가 전극(120)은 활성층(110)의 상면에 접하도록 형성될 수 있다.
또한, 인가 전극(120)은 활성층(110)에 다양한 크기의 전압을 인가할 수 있고 전압 인가의 시간을 제어할 수 있도록 형성될 수 있다.
선택적 실시예로서 인가 전극(120)은 게이트 전극일 수 있다.
예를들면 인가 전극(120)은 전원(미도시) 또는 전원 제어부와 전기적으로 연결될 수 있다.
인가 전극(120)은 다양한 재료를 포함할 수 있고, 전기적 도전성이 높은 재료를 포함할 수 있다. 예를들면 다양한 금속을 이용하여 인가 전극(120)을 형성할 수 있다.
예를들면 인가 전극(120)은 알루미늄, 크롬, 티타늄, 탄탈, 몰리브덴, 텅스텐, 네오디뮴, 스칸듐 또는 구리를 함유하도록 형성할 수 있다. 또는 이러한 재료들의 합금을 이용하여 형성하거나 이러한 재료들의 질화물을 이용하여 형성할 수도 있다.
또한 선택적 실시예로서 인가 전극(120)은 적층체 구조를 포함할 수도 있다.
연결 전극부(131, 132)는 하나 이상의 전극 부재를 포함할 수 있고, 예를들면 제1 연결 전극 부재(131) 및 제2 연결 전극 부재(132)를 포함할 수 있다.
연결 전극부(131, 132)는 활성층(110)상에 형성될 수 있고, 예를들면 활성층(110)의 상면에 인가 전극(120)과 이격되도록 형성될 수 있고, 선택적 실시예로서 활성층(110)과 접하도록 형성될 수 있다.
제1 연결 전극 부재(131) 및 제2 연결 전극 부재(132)는 다양한 도전성 재료를 이용하여 형성할 수 있다. 예를들면 제1 연결 전극 부재(131) 및 제2 연결 전극 부재(132)는 알루미늄, 크롬, 구리, 탄탈륨, 티타늄, 몰리브덴 또는 텅스텐을 함유하도록 형성할 수 있다.
선택적 실시예로서 제1 연결 전극 부재(131) 및 제2 연결 전극 부재(132)는 복수의 도전층을 적층한 구조를 포함할 수 있다.
선택적 실시예로서 제1 연결 전극 부재(131) 및 제2 연결 전극 부재(132)은 도전성의 금속 산화물을 이용하여 형성할 수 있고, 예를들면 산화 인듐(예, In2O3), 산화 주석(예, SnO2), 산화 아연(예, ZnO), 산화 인듐 산화 주석 합금(예, In2O3―SnO2) 또는 산화 인듐 산화 아연 합금(예, In2O3―ZnO)을 함유하도록 형성할 수 있다.
선택적 실시예로서 연결 전극부(131, 132)는 전기적 신호의 입출력을 포함하는 단자 부재일 수 있다.
또한 구체적 예로서 연결 전극부(131, 132)의 제1 연결 전극 부재(131) 및 제2 연결 전극 부재(132)는 소스 전극 또는 드레인 전극을 포함할 수 있다.
도 7 내지 도 11은 도 5의 전자 회로의 동작을 설명하기 위한 도면들이다.
도 7은 인가 전극(120)을 통하여 제1 전기장이 인가된 상태를 도시한 도면이고, 도 8은 도 7의 Ⅷ-Ⅷ선을 따라 절취한 단면도이고, 도 9는 도 8의 K의 확대도이다.
도 7 내지 도 9를 참조하면 인가 전극(120)을 통하여 제1 전기장이 활성층(110)에 인가되면 활성층(110)의 적어도 일 영역은 분극 영역(110F)을 포함할 수 있다.
이러한 분극 영역(110F)은 인가 전극(120)을 중심으로 인가 전극(120)을 둘러싸는 형태일 수 있다. 분극 영역(110F)은 경계선을 가질 수 있다.
제1 변동 저저항 영역(VL1)은 이러한 경계선의 측면에 대응하는 영역에 형성될 수 있다. 도 10을 참조하면 인가 전극(120)을 중심으로 인가 전극(120)을 둘러싸는 선형으로 형성될 수 있다.
예를들면 제1 변동 저저항 영역(VL1)은 인가 전극(120)을 둘러싸도록 일 방향으로 제1 폭(WVL1)을 가질 수 있다.
또한, 제1 변동 저저항 영역(VL1)은 분극 영역(110F)의 경계선의 측면 전체에 대응하도록 형성될 수 있고, 분극 영역(110F)의 측면으로부터 멀어지는 방향으로 두께(TVL1)을 가질 수 있다.
선택적 실시예로서 이러한 두께(TVL1)는 0.1 내지 0.3 나노미터일 수 있다.
선택적 실시예로서 인가 전극(120)을 통하여 제1 전압이 활성층(110)에 인가되기 전에 초기화 전기장을 활성층(110)에 인가하는 과정을 진행할 수 있다.
이러한 초기화 전기장을 활성층(110)에 인가하는 과정을 통하여 활성층(110)의 영역을 분극 영역(110F)과 상이한 방향의 분극, 예를들면 반대 방향의 분극 영역으로 모두 전환하는 단계를 포함할 수 있다.
그리고 나서, 이와 반대 방향의 전기장을 가하여 일 영역에 분극 영역(110F)을 형성할 수 있다.
활성층(110)의 분극 영역(110F)의 경계에 형성된 제1 변동 저저항 영역(VL1)은 활성층(110)의 다른 영역에 비하여 저항이 낮은 영역으로 변할 수 있다. 예를들면 제1 변동 저저항 영역(VL1)은 활성층(110)의 분극 영역(110F) 및 제1 변동 저저항 영역(VL1)의 주변의 활성층(110)의 영역보다 낮은 저항을 가질 수 있다.
이를 통하여 제1 변동 저저항 영역(VL1)은 전류의 통로를 형성할 수 있다.
선택적 실시예로서 제1 변동 저저항 영역(VL1)은 활성층(110)에 구비된 복수의 도메인 월의 일 영역에 대응될 수 있다.
또한, 이러한 제1 변동 저저항 영역(VL1)은 활성층(110)의 분극 영역(110F)의 분극 상태가 유지되면 계속 유지될 수 있다. 즉, 인가 전극(120)을 통하여 활성층(110)에 인가된 제1 전압을 제거하여도 변동 저저항 영역(VL1)의 상태, 즉 저저항 상태는 유지될 수 있다.
도 7 및 도 8에 도시한 것과 같이 제1 변동 저저항 영역(VL1)을 통하여 전류의 통로가 형성될 수 있다. 다만, 연결 전극부(131, 132)가 제1 변동 저저항 영역(VL1)에 대응되지 않으므로 연결 전극부(131, 132)를 통한 전류의 흐름은 발생하지 않을 수 있다.
도 10은 인가 전극(120)을 통하여 제1 전기장을 일정시간 더 유지한 상태를 도시한 도면이고, 도 11은 도 10의 ⅩⅠ-ⅩⅠ선을 따라 절취한 단면도이다.
도 10 및 도 11을 참조하면 인가 전극(120)을 통한 제1 전기장의 유지 시간이 길어져, 도 7 및 도 8의 분극 영역(110F)이 수평 방향으로 이동하여 분극 영역(110F)이 커지고 그에 따라 제1 변동 저저항 영역(VL1)보다 큰 제2 변동 저저항 영역(VL2) 이 형성될 수 있다.
예를들면 도 7 및 도 8에서 인가한 전압을 일정 시간 동안 계속적으로 유지하여 도 10 및 도 11과 같은 구조를 형성할 수 있다.
분극 영역(110F)은 인가 전극(120)을 중심으로 인가 전극(120)을 둘러싸는 형태일 수 있다. 분극 영역(110F)은 경계선을 가질 수 있다. 제2 변동 저저항 영역(VL2)은 이러한 분극 영역(110F)의 경계선의 측면에 대응하는 영역에 형성될 수 있다. 도 10을 참조하면 인가 전극(120)을 중심으로 인가 전극(120)을 둘러싸는 선형으로 형성될 수 있다.
예를들면 제2 변동 저저항 영역(VL2)은 인가 전극(120)을 둘러싸도록 일 방향으로 제2 폭(WVL2)을 가질 수 있고, 제2 폭(WVL2)은 제1 폭(WVL1)보다 클 수 있다.
또한, 제2 변동 저저항 영역(VL2)은 분극 영역(110F)의 경계선의 측면 전체에 대응하도록 형성될 수 있고, 분극 영역(110F)의 측면으로부터 멀어지는 방향으로 두께를 가질 수 있고, 선택적 실시예로서 이러한 두께는 0.1 내지 0.3 나노미터일 수 있다.
활성층(110)의 분극 영역(110F)의 경계에 형성된 제2 변동 저저항 영역(VL2)은 활성층(110)의 다른 영역에 비하여 저항이 낮은 영역으로 변할 수 있다. 예를들면 제2 변동 저저항 영역(VL2)은 활성층(110)의 분극 영역(110F) 및 제2 변동 저저항 영역(VL2)의 주변의 활성층(110)의 영역보다 낮은 저항을 가질 수 있다.
이를 통하여 제2 변동 저저항 영역(VL2)은 전류의 통로를 형성할 수 있다.
선택적 실시예로서 제2 변동 저저항 영역(VL2)은 활성층(110)에 구비된 복수의 도메인 월의 일 영역에 대응될 수 있다.
또한, 이러한 제2 변동 저저항 영역(VL2)은 활성층(110)의 분극 상태가 유지되면 계속 유지될 수 있다. 즉, 인가 전극(120)을 통하여 활성층(110)에 인가된 제2 전압을 제거하여도 제2 변동 저저항 영역(VL2)의 상태, 즉 저저항 상태는 유지될 수 있다.
그러므로 제2 변동 저저항 영역(VL2)을 통하여 전류의 통로가 형성될 수 있다.
또한, 구체적인 예로서 연결 전극부(131, 132)가 제2 변동 저저항 영역(VL2)에 대응되도록 형성되고, 예를들면 연결 전극부(131, 132)의 제1 연결 전극 부재(131) 및 제2 연결 전극 부재(132)가 서로 이격된 채 제2 변동 저저항 영역(VL2)의 상면과 접하도록 배치될 수 있다.
이를 통하여 연결 전극부(131, 132)의 제1 연결 전극 부재(131) 및 제2 연결 전극 부재(132)를 통하여 전류가 흐를 수 있다.
또한, 다양한 전기적 신호를 발생할 수 있다. 예를들면 도 10 및 도 11 상태에서의 전기장을 더 지속적으로 인가할 경우, 즉 인가 시간이 증가할 경우 제2 변동 저저항 영역(VL2)은 더 이동하여 제1 연결 전극 부재(131) 및 제2 연결 전극 부재(132)을 벗어날 수 있다. 이에 따라 제1 연결 전극 부재(131) 및 제2 연결 전극 부재(132)를 통해서 전류가 흐르지 않을 수 있다.
또한, 선택적 실시예로서 활성층(110)의 전체에 대한 초기화 과정을 진행할 수도 있다.
그리고 나서 다시 인가 전극(120)을 통하여 활성층(110)에 전기장을 인가할 경우 연결 전극부(131, 132)의 제1 연결 전극 부재(131) 및 제2 연결 전극 부재(132)에 전류가 흐를 수 있다.
본 실시예의 전자 회로는 인가 전극을 통하여 활성층에 다양한 크기의 전압을 인가할 수 있고, 인가되는 시간을 제어할 수 있다.
이를 통하여 원하는 크기의 영역으로 활성층에 분극 영역을 형성할 수 있고, 이러한 분극 영역의 경계에 변동 저저항 영역을 형성할 수 있다.
이러한 변동 저저항 영역에 대응하도록, 예를들면 접하도록 연결 전극부를 형성할 경우 연결 전극부를 통하여 전류가 흐를 수 있고, 전압을 제거하여도 강유전성 재료를 함유하는 활성층은 분극 상태를 유지할 수 있고 이에 따라 그 경계의 변동 저저항 영역도 유지될 수 있어 전류가 계속 흐를 수 있다.
또한, 변동 저저항 영역을 분극 영역으로 변하도록 인가 전극을 통하여 전압을 활성층에 인가할 수 있고, 이를 통하여 전류가 흐르던 연결 전극부에는 전류가 흐르지 않게 된다.
이러한 인가 전극의 전압을 제어하여 전류의 흐름을 제어할 수 있고, 이러한 전류의 흐름의 제어를 통하여 전자 회로는 다양한 용도에 이용될 수 있다.
선택적 실시예로서 전자 회로는 메모리로 사용할 수 있다.
예를들면 전류의 흐름을 1, 흐르지 않음을 0이라고 정의하여 메모리로 사용할 수 있고, 구체적 예로서 전압 제 거시에도 전류가 흐를 수 있는 바 비휘발성 메모리로도 사용할 수 있다.
또한, 전자 회로는 다양한 신호를 생성하여 전달하는 회로부를 구성할 수 있고, 스위칭 소자로도 사용될 수 있다.
또한, 그 밖에 전기적 신호의 제어를 요하는 부분에 간단한 구조로 적용할 수 있으므로 가변 회로, CPU, 바이오 칩 등 다양한 분야에 적용될 수 있다.
도 12는 본 발명의 다른 실시예에 관한 전자 회로를 도시한 개략적인 평면도이고, 도 13은 도 12의 Ⅴ-Ⅴ선을 따라 절취한 단면도이다.
도 12 및 도 13을 참조하면 본 실시예의 전자 회로(200)는 활성층(210), 인가 전극(220), 변동 저저항 영역(VL) 및 연결 전극부(231, 232)를 포함할 수 있다.
설명의 편의를 위하여 전술한 실시예와 상이한 점을 중심으로 설명하기로 한다.
활성층(210)은 자발 분극성 재료를 포함할 수 있다. 예를들면 활성층(210)은 절연 재료를 포함하고 강유전성 재료를 포함할 수 있다. 즉, 활성층(210)은 전기장의 존재시 역전될 수 있는 자발적 전기 분극(전기 쌍극자)을 가진 재료를 포함할 수 있다.
활성층(210)을 형성하는 재료에 대한 설명은 전술한 실시예에서 설명한 바와 동일하거나 이를 변형하여 적용할 수 있는 바 구체적 설명은 생략한다.
인가 전극(220)은 활성층(210)에 전기장을 인가할 수 있도록 형성될 수 있고, 예를들면 전압을 활성층(210)에 인가할 수 있다.
선택적 실시예로서 인가 전극(220)은 활성층(210)의 상면에 접하도록 형성될 수 있다.
인가 전극(220)을 형성하는 재료에 대한 설명은 전술한 실시예에서 설명한 바와 동일하거나 이를 변형하여 적용할 수 있는 바 구체적 설명은 생략한다.
연결 전극부(231, 232)는 하나 이상의 전극 부재를 포함할 수 있고, 예를들면 제1 연결 전극 부재(231) 및 제2 연결 전극 부재(232)를 포함할 수 있다.
연결 전극부(231, 232)는 활성층(210)상에 형성될 수 있고, 예를들면 인가 전극(220)과 이격되도록 활성층(210)의 면 중 인가 전극(220)이 형성된 면의 반대면에 형성될 수 있다.
인가 전극(220)은 활성층(210)의 상면에, 연결 전극부(231, 232)은 활성층(210)의 하면에 형성될 수 있다.
선택적 실시예로서 연결 전극부(231, 232)는 활성층(210)과 접하도록 형성될 수 있다.
제1 연결 전극 부재(231) 및 제2 연결 전극 부재(232)는 다양한 도전성 재료를 이용하여 형성할 수 있다.
제1 연결 전극 부재(231) 및 제2 연결 전극 부재(232)을 형성하는 재료에 대한 설명은 전술한 실시예에서 설명한 바와 동일하거나 이를 변형하여 적용할 수 있는 바 구체적 설명은 생략한다.
도 13을 참조하면 인가 전극(220)을 통하여 전압이 활성층(210)에 인가되면 활성층(210)의 적어도 일 영역은 분극 영역(210F)을 포함할 수 있다.
변동 저저항 영역(VL)은 이러한 분극 영역(210F)의 경계선의 측면에 대응하는 영역에 형성될 수 있고, 도 12를 참조하면 인가 전극(220)을 중심으로 인가 전극(220)을 둘러싸는 선형으로 형성될 수 있다.
예를들면 변동 저저항 영역(VL2)은 인가 전극(220)을 둘러싸도록 일 방향으로 폭을 가질 수 있다.
또한, 변동 저저항 영역(VL)은 분극 영역(210F)의 경계선의 측면 전체에 대응하도록 형성될 수 있고, 분극 영역(210F)의 측면으로부터 멀어지는 방향으로 두께를 가질 수 있고, 선택적 실시예로서 이러한 두께는 0.1 내지 0.3 나노미터일 수 있다.
활성층(210)의 분극 영역(210F)의 경계에 형성된 변동 저저항 영역(VL)은 활성층(210)의 다른 영역에 비하여 저항이 낮은 영역으로 변할 수 있다. 예를들면 변동 저저항 영역(VL)은 활성층(210)의 분극 영역(210F) 및 변동 저저항 영역(VL)의 주변의 활성층(210)의 영역보다 낮은 저항을 가질 수 있다.
이를 통하여 변동 저저항 영역(VL)은 전류의 통로를 형성할 수 있다.
선택적 실시예로서 변동 저저항 영역(VL)은 활성층(210)에 구비된 복수의 도메인 월의 일 영역에 대응될 수 있다.
또한, 이러한 변동 저저항 영역(VL)은 활성층(210)의 분극 상태가 유지되면 계속 유지될 수 있다. 즉, 인가 전극(220)을 통하여 활성층(210)에 인가된 전압을 제거하여도 변동 저저항 영역(VL)의 상태, 즉 저저항 상태는 유지될 수 있다.
변동 저저항 영역(VL)을 통하여 전류의 통로가 형성될 수 있다.
또한 구체적인 예로서 연결 전극부(231, 232)가 변동 저저항 영역(VL)에 대응되도록 형성되고, 예를들면 연결 전극부(231, 232)의 제1 연결 전극 부재(231) 및 제2 연결 전극 부재(232)가 서로 이격된 채 변동 저저항 영역(VL)의 하면과 접하도록 배치될 수 있다.
이를 통하여 연결 전극부(231, 232)의 제1 연결 전극 부재(231) 및 제2 연결 전극 부재(232)를 통하여 전류가 흐를 수 있다.
본 실시예의 전자 회로는 인가 전극을 통하여 활성층에 다양한 크기의 전압을 인가할 수 있고, 인가되는 시간을 제어할 수 있다.
이를 통하여 원하는 크기의 영역으로 활성층에 분극 영역을 형성할 수 있고, 이러한 분극 영역의 경계에 변동 저저항 영역을 형성할 수 있다.
또한 활성층의 일면에 인가 전극을 형성하고 타면에 연결 전극부를 형성하여 전자 회로의 정밀한 패터닝 및 미세화를 용이하게 진행할 수 있다.
전술한 바와 같은 전자 소자는 다음과 같은 변동 저저항 영역 메모리 소자로 구현될 수 있다.
도 14는 일 실시예에 따른 변동 저저항 영역 메모리 소자(300)의 평면도이고, 도 15는 도 14의 VI-VI선을 따라 절취한 단면도이다.
도 14 및 도 15를 참조하면, 상기 변동 저저항 영역 메모리 소자(300)는, 베이스(310), 게이트(320), 소스(331) 및 드레인(332)을 포함할 수 있다.
상기 베이스(310)는 전술한 활성층 물질을 포함할 수 있는 데, 예컨대 자발 분극성 재료를 포함할 수 있다. 예를 들면 베이스(310)는 절연 재료를 포함하고 강유전성 재료를 포함할 수 있다. 즉, 베이스(310)는 전기장의 존재 시 역전될 수 있는 자발적 전기 분극(전기 쌍극자)을 가진 재료를 포함할 수 있다.
선택적 실시예로서 베이스(310)는 페로브스카이트 계열 물질을 포함할 수 있고, 예를 들면 BaTiO3, SrTiO3, BiFe3, PbTiO3, PbZrO3, SrBi2Ta2O9을 포함할 수 있다.
또한 다른 예로서 베이스(310)는 ABX3 구조로서, A는 CnH2n+1의 알킬기, 및 페로브스카이트 태양전지 구조형성이 가능한 Cs, Ru 등의 무기물로부터 선택된 하나 이상의 물질을 포함할 수 있고, B는 Pb, Sn, Ti, Nb, Zr, 및 Ce으로 구성된 군으로부터 선택된 하나 이상의 물질을 포함할 수 있고, X는 할로겐 물질을 포함할 수 있다. 구체적인 예로서 베이스(310)는 CH3NH3PbI3, CH3NH3PbIxCl3-x, MAPbI3, CH3NH3PbIxBr3-x, CH3NH3PbClxBr3-x, HC(NH2)2PbI3, HC(NH2)2PbIxCl3-x, HC(NH2)2PbIxBr3-x, HC(NH2)2PbClxBr3-x, (CH3NH3)(HC(NH2)2)1-yPbI3, (CH3NH3)(HC(NH2)2)1-yPbIxCl3-x, (CH3NH3)(HC(NH2)2)1-yPbIxBr3-x, 또는 (CH3NH3)(HC(NH2)2)1-yPbClxBr3-x (0≤x, y≤1)를 포함할 수 있다.
기타 다양한 강유전성 재료를 이용하여 베이스(310)를 형성할 수 있는 바, 이에 대한 모든 예시의 설명은 생략한다. 또한 베이스(310)를 형성 시 강유전성 재료에 기타 다양한 물질을 도핑하여 부가적인 기능을 포함하거나 전기적 특성의 향상을 진행할 수도 있다.
베이스(310)는 자발 분극성을 갖고, 전기장의 인가에 따라 분극의 정도와 방향을 제어할 수 있다. 또한, 베이스(310)는 가해준 전기장이 제거되어도 분극 상태를 유지할 수 있다.
상기 베이스(310)는, X-Y 평면 방향으로 서로 인접하게 위치하는 제1 영역(311)과 제2 영역(312)을 포함할 수 있다. 상기 제1 영역(311)은 제1 방향의 분극을 가질 수 있는 데, 상기 제1 방향은 베이스(310)의 두께 방향, 즉 제1 영역(311)과 제2 영역(312)이 배치된 방향에 수직한 Z-방향일 수 있다.
상기 제2 영역(312)은 제1 영역(311)에 대해 두께에 수직한 방향, 즉 X-Y 평면 방향으로 인접하게 위치하는 데, 상기 제2 영역(312)은 선택적으로 제1 방향과 반대되는 제2 방향으로 정렬된 분극을 가질 수 있다.
상기 제2 영역(312) 상에는 게이트(320)가 위치할 수 있다. 상기 게이트(320)는 도면에 도시되지는 않았지만 별도의 장치에 연결되어 게이트 신호를 인가받을 수 있다.
상기 제2 영역(312)이 제1 영역(311)과는 반대 방향의 분극을 이룰 수 있는 것은, 상기 게이트(320)에 인가되는 전압에 의해 가능해진다.
이렇게 서로 반대되는 방향의 분극을 갖는 제1 영역(311)과 제2 영역(312)의 사이에 변동 저저항 영역(340)이 형성될 수 있다. 상기와 같은 변동 저저항 영역(340)은 제1 영역(311) 및/또는 제2 영역(312)에 비해 저항이 매우 작은 영역이 되며, 이 영역을 통해 전류의 흐름이 형성될 수 있다.
이러한 변동 저저항 영역(340)은 다음의 일 실시예에 따라 형성될 수 있다.
먼저, 자발 분극성 재료를 포함하는 베이스(310)가 전체적으로 제1 방향의 분극을 갖도록 할 수 있다. 반드시 베이스(310) 전체가 제1 방향의 분극을 갖는 것에 한정되는 것은 아니며, 베이스(310)의 적어도 게이트(320)에 대향되는 일정 면적이 제1 방향의 분극을 가질 수 있다. 선택적으로 이렇게 제1 방향 분극을 갖도록 하는 것은 게이트(320)에 초기화 전기장을 인가하여 형성할 수 있다.
이 상태에서 게이트(320)에 제1 전압을 제1 시간 동안 인가하여 게이트(320)를 통해 베이스(310)에 전기장을 가함에 따라 게이트(320)에 대향되는 일정 면적이 제2 방향으로 분극이 변하게 된다. 분극의 방향이 바뀌도록 게이트(320)에 가하는 전기장은 제1 전압에 의해 조절될 수 있는 데, 즉, 베이스(310)를 형성하는 자발 분극성 재료의 항전기장보다 큰 전기장이 인가되도록 제1 전압을 가할 수 있다.
상기 베이스(310)는 제1 두께(t1)를 갖도록 할 수 있다. 이 때 상기 제1 두께(t1) 전체에 걸쳐 제2 영역(312)이 형성되며, 상기 제1 두께(t1)에 따라 게이트(320)에 인가되는 제1 전압의 크기를 조절할 수 있다. 일 실시예에 따르면, 제1 두께(t1)와 게이트(320)에 인가되는 제1 전압의 크기는 비례할 수 있다. 즉, 제1 두께(t1)가 두꺼울 경우 제1 전압을 크게 할 수 있다.
상기 변동 저저항 영역(340)도 도 15에서 볼 수 있듯이, 제1 두께(t1) 전체에 걸쳐 형성될 수 있다.
이렇게 형성되는 제2 영역(312)의 면적은 게이트(320)에 제1 전압이 가해지는 제1 시간에 의해 비례하여 결정될 수 있다.
따라서 원하는 면적 및/또는 크기의 제2 영역(312)을 형성하기 위해서는 해당 강유전체 물질에 대한 적당한 게이트 전압, 시간, 및 제2 영역(312)의 제1 두께(t1)를 실험 및/또는 계산에 의해 미리 결정할 수 있다.
이렇게 제2 영역(312)의 분극 방향이 제1 방향에서 제2 방향으로 변하면, 제1 방향의 분극을 갖는 제1 영역(311)과 제2 방향의 분극을 갖는 제2 영역(312)의 사이에 소정 너비의 변동 저저항 영역(340)이 형성될 수 있다. 이 변동 저저항 영역(340)은 게이트(320)를 중심으로 형성될 수 있다.
도 16은 상기 제1 영역과 변동 저저항 영역에서 전압을 증가함에 따라 전류가 변하는 상태를 나타낸 것이다.
즉 도 16에서 (a)는 변동 저저항 영역에서 전압을 증가함에 따라 전류가 변하는 상태를 나타낸 것이고, (b)는 상기 제1 영역에서 전압을 증가함에 따라 전류가 변하는 상태를 나타낸 것이다.
변동 저저항 영역(340)은 제1 영역(311)에 비해 저항이 매우 작기 때문에 전압 인가에 따라 전류의 흐름이 원활히 일어남을 알 수 있다.
상기와 같이 형성되는 변동 저저항 영역(340)은 시간이 지나도 지워지지 않을 수 있다.
이렇게 형성된 변동 저저항 영역(340)에 접하도록 소스(331)와 드레인(332)을 위치시킨다. 이 경우, 상기 변동 저저항 영역(340)을 통해 소스(331)로부터 드레인(332)으로 전류의 흐름이 형성될 수 있다. 따라서 이 때 데이터 쓰기가 가능해 지며, 예컨대 1로 읽힐 수 있다.
선택적으로, 상기 변동 저저항 영역(340), 게이트(320)에 가해진 전압에 의해 제2 영역(312)의 분극 방향이 다시 제1 영역(311)의 분극 방향과 같아지도록 함으로써 지워질 수 있다.
즉, 게이트(320)에 제2 전압을 인가하여 제2 영역(312)의 분극 방향이 다시 제1 방향으로 할 수 있다. 이 후 제2 전압을 제2 시간 동안 유지하여 제1 방향으로 분극이 바뀌는 영역을 평면 방향으로 성장시킬 수 있으며, 제1 방향으로 분극이 바뀐 영역이 상기 변동 저저항 영역(340)을 지나가 제1 영역(311)에까지 연장되면 변동 저저항 영역(340)이 소멸될 수 있다. 이 경우 소스(331)로부터 드레인(332)으로 전류가 흐를 수 없고, 따라서 이 때 데이터 지우기가 가능해 지며, 0으로 읽혀질 수 있다.
이 때, 상기 제2 전압은 상기 제1 전압과 상이한 전압이 될 수 있는 데, 일 실시예에 따른 제1 전압과 동일 크기에 반대 극성의 전압일 수 있다. 상기 제2 시간은 적어도 상기 제1 시간 이상일 수 있다.
상기와 같이 형성된 변동 저저항 영역 메모리 소자는, 전술한 변동 저저항 영역(340)이 게이트(320)에 전원이 꺼지더라도 그 상태를 유지할 수 있기 때문에 비휘발성 메모리 소자로서 사용될 수 있다.
상기 변동 저저항 영역 메모리 소자는 약 1012회의 쓰기/지우기가 가능하기 때문에, 기존 반도체 소자 기반의 메모리 소자에 비해 약 107배의 메모리 수명을 가질 수 있다.
메모리 속도도, 상기 변동 저저항 영역 메모리 소자는 약 10-9 sec가 될 수 있어 기존 반도체 소자 기반의 메모리 소자에 비해 약 106배의 메모리 속도를 올릴 수 있다.
이처럼 상기 변동 저저항 영역 메모리 소자는 매우 탁월한 속도와 수명을 갖는 메모리 소자가 될 수 있다.
또한, 게이트 전압, 및/또는 인가 시간에 따라 상기 변동 저저항 영역(340)이 형성되는 위치를 조절할 수 있기 때문에, 다양한 메모리 소자의 설계가 가능하고, 강유전체를 이용한 기존의 강유전체 메모리 소자에 비해 박형화를 이룰 수 있다. 뿐만 아니라, 메모리 설계의 자유도가 높아지기 때문에 소자의 집적도를 높일 수 있다는 장점이 있다.
이렇게 형성되는 변동 저저항 영역(340)은 도 14에서 볼 수 있듯이 게이트(320)를 중심으로 폐루프상으로 형성될 수 있는 데, 이 폐루프상의 일부에 소스(331) 및 드레인(332)을 배치함으로써 소스(331)와 드레인(332)을 연결하는 선은 두 개가 될 수 있다. 그러나 반드시 이에 한정되는 것은 아니며, 베이스의 평면 방향 일 변에 게이트를 위치시키고 인접한 다른 두 변이 소스와 드레인을 배치시키면 상기 변동 저저항 영역은 소스와 드레인을 연결하는 단일의 선이 될 수 있다.
상기와 같은 소스(331) 및 드레인(332)은 베이스(310) 상에 패터닝되어 형성되는 전극 구조일 수 있는 데, 본 발명은 반드시 이에 한정되는 것은 아니고, 도면에 도시하지는 않았지만 베이스(310)를 덮는 절연막에 형성된 비아 홀을 통해 변동 저저항 영역(340)과 컨택되는 것일 수 있다.
도 17은 또 다른 일 실시예에 따른 변동 저저항 영역 메모리 소자(400)를 도시한 단면도로서, 기판(430)에 소스(431)와 드레인(432)이 형성되고, 기판(430) 상에 자발 분극성 재료를 포함하는 베이스(410)를 배치할 수 있다. 상기 기판(430)은 반도체 웨이퍼, 일 실시예에 따르면 실리콘 웨이퍼로 형성될 수 있다. 그리고 상기 소스(431)와 드레인(432)은 웨이퍼에 이온 도핑으로 형성할 수 있다. 물론, 도면에 도시하지는 않았지만, 상기 소스(431)와 드레인(432)에는 별도의 비아를 통해 외부 신호선이 연결될 수 있다.
이러한 구조에서는 기판(430)에 형성된 소스(431) 및 드레인(432)의 영역에 대응되게 변동 저저항 영역(440)이 위치할 수 있도록 게이트 전압, 및 인가 시간 정할 수 있다.
상기와 같은 기판(430)과 베이스(410)는 별도의 접착층에 의해 접합될 수 있는 데, 반드시 이에 한정되는 것은 아니고, 기판(430) 상에 베이스(410)가 성막될 수도 있다. 이렇게 기판(430) 상에 박막으로 베이스(410)를 구현함으로써, 메모리 소자(400)를 더욱 박형화할 수 있고, 기존의 메모리 소자 공정을 이용할 수 있어 제조 공정의 효율을 더욱 올릴 수 있다.
이상 설명한 실시예들은 제1 영역 및 제2 영역이 동일한 두께를 갖는 경우를 나타내었으나, 본 발명은 반드시 이에 한정되는 것은 아니다. 도 18은 또 다른 일 실시예에 따른 변동 저저항 영역 메모리 소자(500)를 도시한 단면도로서, 기판(530)에 소스(531)와 드레인(532)이 형성되고, 기판(530) 상에 자발 분극성 재료를 포함하는 베이스(510)가 배치될 수 있다. 도 18에서 볼 수 있는 실시예의 메모리 소자(500)는, 제1 영역(511)이 제2 영역(512)의 제1 두께(t1)보다 두꺼운 제2 두께(t2)를 가질 수 있다. 이 제2 두께(t2)는 게이트(520)에 가해지는 전압에 의해 분극의 방향이 스위칭되지 않는 두께가 되며, 이에 따라 변동 저저항 영역(540)은 제1 두께(t1)와 제2 두께(t2)의 경계가 되는 위치에 형성될 수 있다.
전술한 바와 같이 게이트(520)에 인가되는 전압을 제1 두께(t1)에 대하여 분극 스위칭이 이뤄지는 전압으로 셋팅할 수 있으므로, 베이스(510)에 제2 두께(t2)로 형성되는 영역을 만듦으로써, 게이트(520)에 인가되는 전압의 세기, 시간에 의해서도 제2 두께(t2)에는 변동 저저항 영역(540)이 형성되지 않고, 제1 두께(t1)로 이루어진 영역에만 변동 저저항 영역(540)이 형성되도록 할 수 있다.
즉, 도 18에서 볼 수 있듯이, 변동 저저항 영역(540)은 제1 두께(t1)와 제2 두께(t2)의 경계가 되는 위치에 형성될 수 있다.
도 19는 또 다른 일 실시예에 따른 변동 저저항 영역 메모리 소자(600)를 도시한 단면도로서, 기판(630)에 소스(631)와 드레인(632)이 형성되고, 기판(630) 상에 자발 분극성 재료를 포함하는 베이스(610)가 배치될 수 있다. 도 19에 도시된 실시예의 메모리 소자(600)도 도 18에 도시된 실시예와 같이 제1 영역(611)이 제2 영역(612)의 제1 두께(t1)보다 두꺼운 제2 두께(t2)를 가질 수 있다.
이 때, 게이트(620)에 전압이 인가되는 시간에 따라, 도 19에서 볼 수 있듯이, 제1 두께(t1)와 제2 두께(t2)의 경계로부터 제1 두께(t1)가 형성된 내측에 위치할 수 있다. 따라서 이러한 구조의 메모리 소자(600)에서 소스(631)와 드레인(632)은 제1 두께(t1)와 제2 두께(t2)의 경계보다 안쪽에 형성할 수 있다. 이에 따라 게이트(620) 전압의 세기 및/또는 그 시간의 변경에 따라 변동 저저항 영역(640)의 형성 위치가 변경되더라도, 변동 저저항 영역(640)과 소스(631)/드레인(632)이 전기적으로 연결될 수 있다.
이상 설명한 실시예들에서 게이트는 베이스 상에 인접하여 형성되었으나, 본 발명은 반드시 이에 한정되는 것은 아니며, 도 20에 도시된 본 발명의 또 다른 일 실시예의 메모리 소자(700)와 같이, 베이스(710)와 게이트(720) 사이에 다른 막(750)이 더 위치할 수 있다. 상기 막(750)은 절연막일 수 있는 데, 베이스(710)를 형성하는 강유전체 물질과 다른 물질일 수 있다.
이 경우에도 게이트(720)에 인가되는 전압에 의한 전기장의 영향으로 제2 영역(712)의 분극 방향이 스위칭되도록 할 수 있으며, 이 때, 분극 방향이 스위칭될 수 있는 게이트(720) 전압 및/또는 시간은 미리 실험 및/또는 계산에 의해 얻어질 수 있다.
도 21은 또 다른 일 실시예에 따른 변동 저저항 영역 메모리 소자(800)를 도시한 단면도로서, 기판(830)에 소스(831)와 드레인(832)이 형성되고, 기판(830) 상에 자발 분극성 재료를 포함하는 베이스(810)가 배치될 수 있다.
도 21에 도시된 실시예에 따르면, 베이스(810)에 대향된 제1 게이트(821)와 베이스(810)를 중심으로 제1 게이트(821)와 반대측에 위치하는 제2 게이트(822)를 포함할 수 있다.
이 경우, 제1 게이트(821)에 의해 제2 영역(812)의 분극 방향을 스위칭하여 변동 저저항 영역(840)을 형성할 수 있다. 이에 따라 데이터 쓰기가 가능해진다.
제2 게이트(822)에 의해 제2 영역(812)의 분극 방향을 제1 영역(11)과 같이 다시 스위칭함으로써 변동 저저항 영역(840)을 제거할 수 있다. 이에 따라 데이터 지우기가 가능해진다.
이처럼 제1 게이트(821) 및 제2 게이트(822)에 의해 0/1로 데이터를 읽을 수 있다.
이상 설명한 본 명세서의 모든 실시예들은 각 도시된 실시예들에 한정되는 것은 아니며, 서로 복합적으로 적용될 수 있음은 물론이다.
또한, 이러한 실시예들은 후술할 실시예에도 선택적으로 적용하거나 변형하여 적용할 수 있음은 물론이다.
도 22는 본 발명의 또 다른 일 실시예에 따른 변동 저저항 영역 메모리 소자의 단면도이다.
도 22를 참조하면, 상기 변동 저저항 영역 메모리 소자(900)는, 베이스(910), 게이트(921, 922), 소스(931) 및 드레인(932)을 포함할 수 있다.
상기 베이스(910)는 전술한 활성층 물질을 포함할 수 있는 데, 예컨대 자발 분극성 재료를 포함할 수 있다. 예를 들면 베이스(910)는 절연 재료를 포함하고 강유전성 재료를 포함할 수 있다. 즉, 베이스(910)는 전기장의 존재 시 역전될 수 있는 자발적 전기 분극(전기 쌍극자)을 가진 재료를 포함할 수 있다.
선택적 실시예로서 베이스(910)는 페로브스카이트 계열 물질을 포함할 수 있고, 예를 들면 BaTiO3, SrTiO3, BiFe3, PbTiO3, PbZrO3, SrBi2Ta2O9을 포함할 수 있다.
또한 다른 예로서 베이스(910)는 ABX3 구조로서, A는 CnH2n+1의 알킬기, 및 페로브스카이트 태양전지 구조형성이 가능한 Cs, Ru 등의 무기물로부터 선택된 하나 이상의 물질을 포함할 수 있고, B는 Pb, Sn, Ti, Nb, Zr, 및 Ce으로 구성된 군으로부터 선택된 하나 이상의 물질을 포함할 수 있고, X는 할로겐 물질을 포함할 수 있다. 구체적인 예는 전술한 실시예에서 설명한 바와 동일하므로 생략한다.
베이스(910)는 자발 분극성을 갖고, 전기장의 인가에 따라 분극의 정도와 방향을 제어할 수 있다. 또한, 베이스(910)는 가해준 전기장이 제거되어도 분극 상태를 유지할 수 있다.
상기 베이스(910)상에 게이트(921, 922)가 위치할 수 있다. 구체적으로 게이트(921, 922)는 제1 게이트(921) 및 제2 게이트(922)를 포함할 수 있고, 제1 게이트(921) 및 제2 게이트(922)는 서로 이격되도록 배치될 수 있다.
상기 제1 게이트(921), 제2 게이트(922)는 도면에 도시되지는 않았지만 별도의 장치에 연결되어 게이트 신호를 인가받을 수 있다.
상기 제1 게이트(921) 및 제2 게이트(922)를 통한 전압의 인가로 활성층 물질을 포함하는 베이스(910)는 제1 게이트(921)의 주변 및 제2 게이트(922)의 주변에 일 방향의 분극 영역인 제1 영역을 포함할 수 있고, 제1 영역과 인접하고 제1 영역의 분극 방향과 상이한 방향의 분극 방향을 갖는 제2 영역을 포함할 수 있다. 이러한 제1 영역 및 제2 영역에 대한 내용은 전술한 실시예들에서 설명한 것과 유사하게 형성될 수 있는 바, 구체적 설명은 생략한다.
이렇게 서로 반대되는 방향의 분극을 갖는 제1 영역과 제2 영역의 사이에 변동 저저항 영역(941, 942)이 형성될 수 있다.
도 22는 제1 게이트(921), 제2 게이트(922)를 통하여 제1 전기장이 인가된 상태를 도시한 도면이다.
제1 게이트(921)를 통하여 제1 전압이 베이스(910)에 인가되어 제1 영역이 형성되고, 그 경계에 제1 변동 저저항 영역(941)이 형성될 수 있다. 예를들면 제1 변동 저저항 영역(941)의 내측 영역은 제1 방향으로 분극된 제1 영역을 포함할 수 있다.
이 때, 제1 전압을 제어하여 제1 영역의 크기를 제어할 수 있고, 제1 변동 저저항 영역(941)의 일단은 소스(931)에 다른 일단은 드레인(932)에 연결되도록 할 수 있다.
제2 게이트(922)를 통하여 제1 전압이 베이스(910)에 인가되어 제1 영역이 형성되고, 그 경계에 제2 변동 저저항 영역(942)이 형성될 수 있다. 예를들면 제2 변동 저저항 영역(942)의 내측 영역은 제1 방향으로 분극된 제1 영역을 포함할 수 있다.
이 때, 제1 전압을 제어하여 제1 영역의 크기를 제어할 수 있고, 제2 변동 저저항 영역(942)의 일단은 소스(931)에 다른 일단은 드레인(932)에 연결되도록 할 수 있다.
선택적 실시예로서 이러한 제1 변동 저저항 영역(941) 또는 제2 변동 저저항 영역(942)의 두께는 0.1 내지 0.3 나노미터일 수 있다. 이러한 두께는 도 22를 기준으로 가로축 방향의 두께일 수 있다.
제2 변동 저저항 영역(942)은 제1 변동 저저항 영역(941)과 이격되도록 형성될 수 있다.
상기와 같은 변동 저저항 영역(941, 942)는 인접한 영역에 비해 저항이 매우 작은 영역이 되며, 이 영역을 통해 전류의 흐름이 형성될 수 있다.
이렇게 형성된 변동 저저항 영역(941, 942)에 접하도록 소스(931)와 드레인(932)을 위치시킨다. 이 경우, 상기 변동 저저항 영역(941, 942)을 통해 소스(931)로부터 드레인(932)으로 전류의 흐름이 형성될 수 있다. 따라서 이 때 데이터 쓰기가 가능해 지며, 예컨대 1로 읽힐 수 있다.
선택적 실시예로서 소스(931)는 제1 변동 저저항 영역(941) 및 제2 변동 저저항 영역(942)와 모두 연결되도록 형성될 수 있다. 예를들면 소스(931)는 일 방향을 따라서 길게 연장된 구조를 가질 수 있고, 구체적 예로서 제1 게이트(921) 및 제2 게이트(922)의 배열 방향을 따라 제1 게이트(921) 및 제2 게이트(922)의 폭보다 크도록 길게 형성될 수 있다.
또한 드레인(932)은 제1 변동 저저항 영역(941) 및 제2 변동 저저항 영역(942)와 모두 연결되도록 형성될 수 있다. 예를들면 드레인(932)은 일 방향을 따라서 길게 연장된 구조를 가질 수 있고, 구체적 예로서 제1 게이트(921) 및 제2 게이트(922)의 배열 방향을 따라 제1 게이트(921) 및 제2 게이트(922)의 폭보다 크도록 길게 형성될 수 있다.
소스(931) 및 드레인(932)은 제1 게이트(921) 및 제2 게이트(922)를 사이에 두고 양쪽에 서로 마주보도록 길게 형성된 구조를 가질 수 있다.
상기와 같이 형성된 변동 저저항 영역 메모리 소자는, 전술한 대로 변동 저저항 영역(941, 942)이 게이트(921, 922)에 전원이 꺼지더라도 그 상태를 유지할 수 있기 때문에 비휘발성 메모리 소자로서 사용될 수 있다.
상기 변동 저저항 영역 메모리 소자는 약 1012회의 쓰기/지우기가 가능하기 때문에, 기존 반도체 소자 기반의 메모리 소자에 비해 약 107배의 메모리 수명을 가질 수 있다.
메모리 속도도, 상기 변동 저저항 영역 메모리 소자는 약 10-9 sec가 될 수 있어 기존 반도체 소자 기반의 메모리 소자에 비해 약 106배의 메모리 속도를 올릴 수 있다.
이처럼 상기 변동 저저항 영역 메모리 소자는 매우 탁월한 속도와 수명을 갖는 메모리 소자가 될 수 있다.
한편, 본 메모리 소자(900)는 2개의 정보, 예를들면 1 또는 0으로 정보를 저장할뿐만 아니라 그보다 많은 4개의 정보를 저장할 수 있고, 이들을 각각 편의상 00,01,10,11이라고 지칭할 수 있다.
즉, 제1 변동 저저항 영역(941) 및 제2 변동 저저항 영역(942)을 통하여 소스(931)와 드레인(932)간의 전류의 흐름이 형성된 경우를 11이라고 한다.
제1 게이트(921)을 통하여 제1 변동 저저항 영역(941)이 생성되고, 제2 게이트(922)의 전압 제어를 통하여 제2 변동 저저항 영역(942)이 소멸되면, 제1 변동 저저항 영역(941)을 통하여 소스(931)와 드레인(932)간의 전류의 흐름이 형성된 경우를 10라고 한다.
제2 게이트(922)를 통하여 제2 변동 저저항 영역(942)이 생성되고, 제1 게이트(921)의 전압 제어를 통하여 제1 변동 저저항 영역(941)이 소멸되면, 제2 변동 저저항 영역(942)을 통하여 소스(931)와 드레인(932)간의 전류의 흐름이 형성된 경우를 01이라고 한다.
또한, 제1, 제2 게이트(921, 922)를 통한 전압 제어로 제1, 2 변동 저저항 영역(941, 942)이 소멸되면, 소스(931)와 드레인(932)간의 전류의 흐름이 형성되지 않은 경우를 00이라고 한다.
즉, 제1 게이트(921) 및 제2 게이트(922)를 독립적으로 각각 제어하고, 이러한 독립적 제어에 따른 전류의 흐름에 대한 측정을 통하여 각기 다른 4개의 정보로서 메모리를 형성할 수 있다.
이를 통하여 메모리 설계의 자유도가 높아지고 높은 정보를 집적할 수 있다.
도 23은 본 발명의 또 다른 일 실시예에 따른 변동 저저항 영역 메모리 소자의 단면도이다.
도 23을 참조하면, 상기 변동 저저항 영역 메모리 소자(1000)는, 베이스(1010), 게이트(1021, 1022, 1023, 1024), 소스(1031) 및 드레인(1032)을 포함할 수 있다.
상기 베이스(1010)는 전술한 활성층 물질을 포함할 수 있는 데, 예컨대 자발 분극성 재료를 포함할 수 있다. 예를 들면 베이스(1010)는 절연 재료를 포함하고 강유전성 재료를 포함할 수 있다. 즉, 베이스(1010)는 전기장의 존재 시 역전될 수 있는 자발적 전기 분극(전기 쌍극자)을 가진 재료를 포함할 수 있다.
선택적 실시예로서 베이스(1010)는 페로브스카이트 계열 물질을 포함할 수 있고, 예를 들면 BaTiO3, SrTiO3, BiFe3, PbTiO3, PbZrO3, SrBi2Ta2O9을 포함할 수 있다.
또한 다른 예로서 베이스(1010)는 ABX3 구조로서, A는 CnH2n+1의 알킬기, 및 페로브스카이트 태양전지 구조형성이 가능한 Cs, Ru 등의 무기물로부터 선택된 하나 이상의 물질을 포함할 수 있고, B는 Pb, Sn, Ti, Nb, Zr, 및 Ce으로 구성된 군으로부터 선택된 하나 이상의 물질을 포함할 수 있고, X는 할로겐 물질을 포함할 수 있다. 구체적인 예는 전술한 실시예에서 설명한 바와 동일하므로 생략한다.
베이스(1010)는 자발 분극성을 갖고, 전기장의 인가에 따라 분극의 정도와 방향을 제어할 수 있다. 또한, 베이스(1010)는 가해준 전기장이 제거되어도 분극 상태를 유지할 수 있다.
상기 베이스(1010)상에 게이트(1021, 1022, 1023, 1024)가 위치할 수 있다. 구체적으로 게이트(1021, 1022, 1023, 1024)는 제1 게이트(1021), 제2 게이트(1022), 제3 게이트(1023) 및 제4 게이트(1024)를 포함할 수 있고, 제1 게이트(1021), 제2 게이트(1022), 제3 게이트(1023) 및 제4 게이트(1024)는 서로 이격되도록 배치될 수 있다.
상기 제1 게이트(1021), 제2 게이트(1022), 제3 게이트(1023) 및 제4 게이트(1024)는 도면에 도시되지는 않았지만 별도의 장치에 연결되어 게이트 신호를 인가받을 수 있다.
상기 제1 게이트(1021), 제2 게이트(1022), 제3 게이트(1023) 및 제4 게이트(1024)를 통한 전압의 인가로 활성층 물질을 포함하는 베이스(1010)는 제1 게이트(1021)의 주변, 제2 게이트(1022)의 주변, 제3 게이트(1023)의 주변, 제4 게이트(1024)의 주변에 일 방향의 분극 영역인 제1 영역을 포함할 수 있고, 제1 영역과 인접하고 제1 영역의 분극 방향과 상이한 방향의 분극 방향을 갖는 제2 영역을 포함할 수 있다. 이러한 제1 영역 및 제2 영역에 대한 내용은 전술한 실시예들에서 설명한 것과 유사하게 형성될 수 있는 바, 구체적 설명은 생략한다.
이렇게 서로 반대되는 방향의 분극을 갖는 제1 영역과 제2 영역의 사이에 변동 저저항 영역(1041, 1042, 1043, 1044)이 형성될 수 있다.
도 23은 제1 게이트(1021), 제2 게이트(1022), 제3 게이트(1023) 및 제4 게이트(1024)를 통하여 제1 전기장이 인가된 상태를 도시한 도면이다.
제1 게이트(1021)를 통하여 제1 전압이 베이스(1010)에 인가되어 제1 영역이 형성되고, 그 경계에 제1 변동 저저항 영역(1041)이 형성될 수 있다. 예를들면 제1 변동 저저항 영역(1041)의 내측 영역은 제1 방향으로 분극된 제1 영역을 포함할 수 있다.
이 때, 제1 전압을 제어하여 제1 영역의 크기를 제어할 수 있고, 제1 변동 저저항 영역(1041)의 일단은 소스(1031)에 다른 일단은 드레인(1032)에 연결되도록 할 수 있다.
제2 게이트(1022)를 통하여 제1 전압이 베이스(1010)에 인가되어 제1 영역이 형성되고, 그 경계에 제2 변동 저저항 영역(1042)이 형성될 수 있다. 예를들면 제2 변동 저저항 영역(1042)의 내측 영역은 제1 방향으로 분극된 제1 영역을 포함할 수 있다.
이 때, 제1 전압을 제어하여 제1 영역의 크기를 제어할 수 있고, 제2 변동 저저항 영역(1042)의 일단은 소스(1031)에 다른 일단은 드레인(1032)에 연결되도록 할 수 있다.
제3 게이트(1023)를 통하여 제1 전압이 베이스(1010)에 인가되어 제1 영역이 형성되고, 그 경계에 제3 변동 저저항 영역(1043)이 형성될 수 있다. 예를들면 제3 변동 저저항 영역(1043)의 내측 영역은 제1 방향으로 분극된 제1 영역을 포함할 수 있다.
이 때, 제1 전압을 제어하여 제1 영역의 크기를 제어할 수 있고, 제3 변동 저저항 영역(1043)의 일단은 소스(1031)에 다른 일단은 드레인(1032)에 연결되도록 할 수 있다.
제4 게이트(1024)를 통하여 제1 전압이 베이스(1010)에 인가되어 제1 영역이 형성되고, 그 경계에 제4 변동 저저항 영역(1044)이 형성될 수 있다. 예를들면 제4 변동 저저항 영역(1044)의 내측 영역은 제1 방향으로 분극된 제1 영역을 포함할 수 있다.
이 때, 제1 전압을 제어하여 제1 영역의 크기를 제어할 수 있고, 제4 변동 저저항 영역(1044)의 일단은 소스(1031)에 다른 일단은 드레인(1032)에 연결되도록 할 수 있다.
선택적 실시예로서 이러한 제1 변동 저저항 영역(1041), 제2 변동 저저항 영역(1042), 제3 변동 저저항 영역(1043) 또는 제4 변동 저저항 영역(1044)의 두께는 0.1 내지 0.3 나노미터일 수 있다. 이러한 두께는 도 23을 기준으로 가로축 방향의 두께일 수 있다.
제1 변동 저저항 영역(1041), 제2 변동 저저항 영역(1042), 제3 변동 저저항 영역(1043) 또는 제4 변동 저저항 영역(1044)은 서로 이격되도록 형성될 수 있다.
상기와 같은 제1 변동 저저항 영역(1041), 제2 변동 저저항 영역(1042), 제3 변동 저저항 영역(1043) 또는 제4 변동 저저항 영역(1044)은 인접한 영역에 비해 저항이 매우 작은 영역이 되며, 이 영역을 통해 전류의 흐름이 형성될 수 있다.
이렇게 형성된 제1 변동 저저항 영역(1041), 제2 변동 저저항 영역(1042), 제3 변동 저저항 영역(1043) 또는 제4 변동 저저항 영역(1044)에 접하도록 소스(1031)와 드레인(1032)을 위치시킨다. 이 경우, 상기 제1 변동 저저항 영역(1041), 제2 변동 저저항 영역(1042), 제3 변동 저저항 영역(1043) 또는 제4 변동 저저항 영역(1044)을 통해 소스(1031)로부터 드레인(1032)으로 전류의 흐름이 형성될 수 있다. 따라서 이 때 데이터 쓰기가 가능해 지며, 예컨대 1로 읽힐 수 있다.
선택적 실시예로서 소스(1031)는 제1 변동 저저항 영역(1041), 제2 변동 저저항 영역(1042), 제3 변동 저저항 영역(1043) 또는 제4 변동 저저항 영역(1044)과 모두 연결되도록 형성될 수 있다. 예를들면 소스(1031)는 일 방향을 따라서 길게 연장된 구조를 가질 수 있고, 구체적 예로서 제1 게이트(1021), 제2 게이트(1022), 제3 게이트(1023) 및 제4 게이트(1024)의 배열 방향을 따라 제1 게이트(1021), 제2 게이트(1022), 제3 게이트(1023) 및 제4 게이트(1024)의 폭보다 크도록 길게 형성될 수 있다.
또한 드레인(1032)은 제1 변동 저저항 영역(1041), 제2 변동 저저항 영역(1042), 제3 변동 저저항 영역(1043) 또는 제4 변동 저저항 영역(1044)과 모두 연결되도록 형성될 수 있다. 예를들면 드레인(1032)은 일 방향을 따라서 길게 연장된 구조를 가질 수 있고, 구체적 예로서 제1 게이트(1021), 제2 게이트(1022), 제3 게이트(1023) 및 제4 게이트(1024)의 배열 방향을 따라 제1 게이트(1021), 제2 게이트(1022), 제3 게이트(1023) 및 제4 게이트(1024)의 폭보다 크도록 길게 형성될 수 있다.
소스(1031) 및 드레인(1032)은 제1 게이트(1021), 제2 게이트(1022), 제3 게이트(1023) 및 제4 게이트(1024)를 사이에 두고 양쪽에 서로 마주보도록 길게 형성된 구조를 가질 수 있다.
상기와 같이 형성된 변동 저저항 영역 메모리 소자는, 전술한 대로 변동 저저항 영역(1041, 1042, 1043, 1044)이 게이트(1021, 1022, 1023, 1024)에 전원이 꺼지더라도 그 상태를 유지할 수 있기 때문에 비휘발성 메모리 소자로서 사용될 수 있다.
상기 변동 저저항 영역 메모리 소자는 약 1012회의 쓰기/지우기가 가능하기 때문에, 기존 반도체 소자 기반의 메모리 소자에 비해 약 107배의 메모리 수명을 가질 수 있다.
메모리 속도도, 상기 변동 저저항 영역 메모리 소자는 약 10-9 sec가 될 수 있어 기존 반도체 소자 기반의 메모리 소자에 비해 약 106배의 메모리 속도를 올릴 수 있다.
이처럼 상기 변동 저저항 영역 메모리 소자는 매우 탁월한 속도와 수명을 갖는 메모리 소자가 될 수 있다.
한편, 본 메모리 소자(1000)는 2개의 정보, 예를들면 1 또는 0으로 정보를 저장할뿐만 아니라 그보다 많은 16개의 정보를 저장할 수 있고, 이들을 각각 편의상 0000, 1000, 0100, 0010, 0001, 1100, 1010, 1001, 0110, 0101, 0011, 1110, 1011, 1101, 0111 및 1111라고 지칭할 수 있다.
즉, 제1 변동 저저항 영역(1041), 제2 변동 저저항 영역(1042), 제3 변동 저저항 영역(1043) 및 제4 변동 저저항 영역(1044)을 통하여 소스(1031)와 드레인(1032)간의 전류의 흐름이 형성된 경우를 1111이라고 한다.
제1 게이트(1021)의 전압 제어를 통하여 제1 변동 저저항 영역(1041)이 소멸되고, 제2, 3, 4 게이트(1022, 1023, 1024)의 전압 제어로 생성된 제2 변동 저저항 영역(1042), 제3 변동 저저항 영역(1043) 및 제4 변동 저저항 영역(1044)을 통하여 소스(1031)와 드레인(1032)간의 전류의 흐름이 형성된 경우를 0111이라고 한다.
제3 게이트(1023)의 전압 제어를 통하여 제3 변동 저저항 영역(1043)이 소멸되고, 제1, 2, 4 게이트(1021, 1022, 1024) 의 전압 제어로 생성된 제1 변동 저저항 영역(1041), 제2 변동 저저항 영역(1042) 및 제4 변동 저저항 영역(1044)을 통하여 소스(1031)와 드레인(1032)간의 전류의 흐름이 형성된 경우를 1101이라고 한다.
제2 게이트(1022)의 전압 제어를 통하여 제2 변동 저저항 영역(1042)이 소멸되고, 제1, 3, 4 게이트(1021, 1023, 1024) 의 전압 제어로 생성된 제1 변동 저저항 영역(1041), 제3 변동 저저항 영역(1043) 및 제4 변동 저저항 영역(1044)을 통하여 소스(1031)와 드레인(1032)간의 전류의 흐름이 형성된 경우를 1011이라고 한다.
제4 게이트(1024)의 전압 제어를 통하여 제4 변동 저저항 영역(1044)이 소멸되고, 제1, 2, 3 게이트(1021, 1022, 1023) 의 전압 제어로 생성된 제1 변동 저저항 영역(1041), 제2 변동 저저항 영역(1042) 및 제3 변동 저저항 영역(1043)을 통하여 소스(1031)와 드레인(1032)간의 전류의 흐름이 형성된 경우를 1110이라고 한다.
제1, 2 게이트(1021, 1022)의 전압 제어를 통하여 제1, 2 변동 저저항 영역(1041, 1042)이 소멸되고, 제3, 4 게이트(1023, 1024) 의 전압 제어로 생성된 제3 변동 저저항 영역(1043) 및 제4 변동 저저항 영역(1044)을 통하여 소스(1031)와 드레인(1032)간의 전류의 흐름이 형성된 경우를 0011이라고 한다.
제1, 3 게이트(1021, 1023)의 전압 제어를 통하여 제1, 3 변동 저저항 영역(1041, 1043)이 소멸되고, 제2, 4 게이트(1022, 1024) 의 전압 제어로 생성된 제2 변동 저저항 영역(1042) 및 제4 변동 저저항 영역(1044)을 통하여 소스(1031)와 드레인(1032)간의 전류의 흐름이 형성된 경우를 0101이라고 한다.
제1, 4 게이트(1021, 1024)의 전압 제어를 통하여 제1, 4 변동 저저항 영역(1041, 1044)이 소멸되고, 제2, 3 게이트(1022, 1023) 의 전압 제어로 생성된 제2 변동 저저항 영역(1042) 및 제3 변동 저저항 영역(1043)을 통하여 소스(1031)와 드레인(1032)간의 전류의 흐름이 형성된 경우를 0110이라고 한다.
제2, 3 게이트(1022, 1023)의 전압 제어를 통하여 제2, 3 변동 저저항 영역(1042, 1043)이 소멸되고, 제1, 4 게이트(1021, 1024) 의 전압 제어로 생성된 제1 변동 저저항 영역(1041) 및 제4 변동 저저항 영역(1044)을 통하여 소스(1031)와 드레인(1032)간의 전류의 흐름이 형성된 경우를 1001이라고 한다.
제2, 4 게이트(1022, 1024)의 전압 제어를 통하여 제2, 4 변동 저저항 영역(1042, 1044)이 소멸되고, 제1, 3 게이트(1021, 1023) 의 전압 제어로 생성된 제1 변동 저저항 영역(1041) 및 제3 변동 저저항 영역(1043)을 통하여 소스(1031)와 드레인(1032)간의 전류의 흐름이 형성된 경우를 1010이라고 한다.
제3, 4 게이트(1023, 1024)의 전압 제어를 통하여 제3, 4 변동 저저항 영역(1043, 1044)이 소멸되고, 제1, 2 게이트(1021, 1022) 의 전압 제어로 생성된 제1 변동 저저항 영역(1041) 및 제2 변동 저저항 영역(1042)을 통하여 소스(1031)와 드레인(1032)간의 전류의 흐름이 형성된 경우를 1100이라고 한다.
제1, 2, 3 게이트(1021, 1022, 1023)의 전압 제어를 통하여 제1, 2, 3 변동 저저항 영역(1041, 1042, 1043)이 소멸되고, 제4 게이트(1024) 의 전압 제어로 생성된 제4 변동 저저항 영역(1044)을 통하여 소스(1031)와 드레인(1032)간의 전류의 흐름이 형성된 경우를 0001이라고 한다.
제1, 2, 4 게이트(1021, 1022, 1024)의 전압 제어를 통하여 제1, 2, 4 변동 저저항 영역(1041, 1042, 1044)이 소멸되고, 제3 게이트(1023)의 전압 제어로 생성된 제3 변동 저저항 영역(1043)을 통하여 소스(1031)와 드레인(1032)간의 전류의 흐름이 형성된 경우를 0010이라고 한다.
제1, 3, 4 게이트(1021, 1023, 1024)의 전압 제어를 통하여 제1, 3, 4 변동 저저항 영역(1041, 1043, 1044)이 소멸되고, 제2 게이트(1022)의 전압 제어로 생성된 제2 변동 저저항 영역(1042)을 통하여 소스(1031)와 드레인(1032)간의 전류의 흐름이 형성된 경우를 0100이라고 한다.
제2, 3, 4 게이트(1022, 1023, 1024)의 전압 제어를 통하여 제2, 3, 4 변동 저저항 영역(1042, 1043, 1044)이 소멸되고, 제1 게이트(1021)의 전압 제어로 생성된 제1 변동 저저항 영역(1041)을 통하여 소스(1031)와 드레인(1032)간의 전류의 흐름이 형성된 경우를 1000이라고 한다.
제1, 2, 3, 4 게이트(1021, 1022, 1023, 1024)의 전압 제어를 통하여 제1, 2, 3, 4 변동 저저항 영역(1041, 1042, 1043, 1044)이 소멸되고, 소스(1031)와 드레인(1032)간의 전류의 흐름이 형성되지 않은 경우를 0000이라고 한다.
상기와 같이, 4개의 독립된 게이트의 제어, 구체적 예로서 제1 게이트(1021), 제2 게이트(1022), 제3 게이트(1023) 및 제4 게이트(1024)를 독립적으로 각각 제어하고, 이러한 독립적 제어에 따른 전류의 흐름에 대한 측정을 통하여 각기 다른 16개의 정보로서 메모리를 형성할 수 있다.
이를 통하여 메모리 설계의 자유도가 높아지고 높은 정보를 집적할 수 있다.
이와 같이 본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
실시예에서 설명하는 특정 실행들은 일 실시 예들로서, 어떠한 방법으로도 실시 예의 범위를 한정하는 것은 아니다. 또한, "필수적인", "중요하게" 등과 같이 구체적인 언급이 없다면 본 발명의 적용을 위하여 반드시 필요한 구성 요소가 아닐 수 있다.
실시예의 명세서(특히 특허청구범위에서)에서 "상기"의 용어 및 이와 유사한 지시 용어의 사용은 단수 및 복수 모두에 해당하는 것일 수 있다. 또한, 실시 예에서 범위(range)를 기재한 경우 상기 범위에 속하는 개별적인 값을 적용한 발명을 포함하는 것으로서(이에 반하는 기재가 없다면), 상세한 설명에 상기 범위를 구성하는 각 개별적인 값을 기재한 것과 같다. 마지막으로, 실시 예에 따른 방법을 구성하는 단계들에 대하여 명백하게 순서를 기재하거나 반하는 기재가 없다면, 상기 단계들은 적당한 순서로 행해질 수 있다. 반드시 상기 단계들의 기재 순서에 따라 실시 예들이 한정되는 것은 아니다. 실시 예에서 모든 예들 또는 예시적인 용어(예들 들어, 등등)의 사용은 단순히 실시 예를 상세히 설명하기 위한 것으로서 특허청구범위에 의해 한정되지 않는 이상 상기 예들 또는 예시적인 용어로 인해 실시 예의 범위가 한정되는 것은 아니다. 또한, 당업자는 다양한 수정, 조합 및 변경이 부가된 특허청구범위 또는 그 균등물의 범주 내에서 설계 조건 및 팩터에 따라 구성될 수 있음을 알 수 있다.
10, 100, 200: 전자 회로
11, 21, 110, 210: 활성층
12, 120, 220: 인가 전극
131, 132, 231, 232: 연결 전극부
VL: 변동 저저항 영역
300, 400, 500, 600, 700, 800, 900, 1000: 메모리 소자
320, 420, 520, 620, 720, 821, 822, 921, 922, 1021-1024: 게이트

Claims (13)

  1. 자발 분극성 재료를 포함하는 베이스;
    상기 베이스에 인접하도록 배치된 복수의 게이트;
    상기 게이트를 통하여 상기 베이스에 전기장을 인가하여 상기 베이스에 형성된 분극 영역;
    상기 분극 영역의 경계에 대응하여 인접한 다른 영역보다 전기적 저항이 낮은 영역을 포함하는 변동 저저항 영역;
    상기 게이트와 이격되고 상기 변동 저저항 영역에 연결되는 소스; 및
    상기 게이트와 이격되고 상기 변동 저저항 영역에 연결되는 드레인을 포함하고,
    상기 베이스는 강유전성 재료를 함유하고,
    상기 분극 영역은 상기 베이스의 두께 방향으로 전체 두께에 대응하도록 형성되고, 상기 변동 저저항 영역은 상기 분극 영역을 따라 상기 베이스의 두께 방향으로 전체 두께에 대응하도록 형성되고,
    상기 변동 저저항 영역은 상기 복수의 게이트 각각과 접하지 않고, 상기 변동 저저항 영역은 상기 베이스의 두께 방향을 기준으로 상기 복수의 게이트와 중첩되지 않도록 형성되고,
    상기 변동 저저항 영역은 서로 이격되도록 복수 개로 형성되고,
    상기 복수 개의 변동 저저항 영역 중 일 변동 저저항 영역은 상기 베이스의 평면을 기준으로 적어도 상기 복수의 게이트의 일 게이트의 양측을 감싸도록 형성되고,
    상기 복수 개의 이격된 변동 저저항 영역은 소스 및 드레인에 공통으로 연결되는 변동 저저항 영역 기반 메모리 소자.
  2. 제1 항에 있어서,
    상기 복수의 게이트는 서로 이격되도록 배치된 변동 저저항 영역 기반 메모리 소자.
  3. 제1 항에 있어서,
    상기 복수의 게이트는 서로 이격되고 일 방향을 따라 배열된 변동 저저항 영역 기반 메모리 소자.
  4. 제1 항에 있어서,
    상기 소스는 상기 복수의 게이트를 따라 길게 연장된 형태를 갖는 변동 저저항 영역 기반 메모리 소자.
  5. 제1 항에 있어서,
    상기 드레인은 상기 복수의 게이트를 따라 길게 연장된 형태를 갖는 변동 저저항 영역 기반 메모리 소자.
  6. 제1 항에 있어서,
    상기 복수의 게이트는 개별적으로 제어될 수 있도록 형성된 변동 저저항 영역 기반 메모리 소자.
  7. 제1 항에 있어서,
    상기 변동 저저항 영역은 상기 게이트를 통한 전기장을 제어하여 상기 분극 영역의 제어에 따라 생성 또는 소멸하는 변동 저저항 영역 기반 메모리 소자.
  8. 제1 항에 있어서,
    상기 변동 저저항 영역은 상기 게이트를 통하여 인가된 전기장이 제거되어도 유지되는 변동 저저항 영역 기반 메모리 소자.
  9. 제1 항에 있어서,
    상기 변동 저저항 영역은 상기 게이트의 주변에 선형을 포함하도록 형성되는 변동 저저항 영역 기반 메모리 소자.
  10. 자발 분극성 재료를 포함하는 베이스, 상기 베이스에 인접하도록 배치된 복수의 게이트, 상기 게이트와 이격되고 상기 베이스와 인접하도록 배치된 소스; 및 상기 게이트와 이격되고 상기 베이스와 인접하도록 배치된 드레인을 포함하는 변동 저저항 영역 기반 메모리 소자에 대하여,
    상기 게이트를 통하여 상기 베이스에 전기장을 인가하여 상기 베이스의 분극 영역을 형성하는 단계; 및
    상기 분극 영역의 경계에 대응하여 인접한 다른 영역보다 전기적 저항이 낮은 영역을 포함하는 변동 저저항 영역을 형성하는 단계를 형성하여 상기 변동 저저항 영역을 통하여 상기 소스 및 드레인 간의 전류의 흐름이 형성되도록 하는 단계를 포함하고,
    상기 베이스는 강유전성 재료를 함유하고,
    상기 분극 영역은 상기 베이스의 두께 방향으로 전체 두께에 대응하도록 형성되고, 상기 변동 저저항 영역은 상기 분극 영역을 따라 상기 베이스의 두께 방향으로 전체 두께에 대응하도록 형성되고,
    상기 변동 저저항 영역은 상기 복수의 게이트 각각과 접하지 않고, 상기 변동 저저항 영역은 상기 베이스의 두께 방향을 기준으로 상기 복수의 게이트와 중첩되지 않도록 형성되고,
    상기 변동 저저항 영역은 서로 이격되도록 복수 개로 형성되고,
    상기 복수 개의 변동 저저항 영역 중 일 변동 저저항 영역은 상기 베이스의 평면을 기준으로 적어도 상기 복수의 게이트의 일 게이트의 양측을 감싸도록 형성되고,
    상기 복수 개의 이격된 변동 저저항 영역은 소스 및 드레인에 공통으로 연결되는 변동 저저항 영역 기반 메모리 소자 제어 방법.
  11. 제10 항에 있어서,
    상기 복수의 게이트는 서로 이격되도록 형성된 것을 포함하는 변동 저저항 영역 기반 메모리 소자 제어 방법.
  12. 제11 항에 있어서,
    상기 복수의 게이트를 개별적으로 제어하면서 상기 소스와 상기 드레인 간의 전류의 측정 단계를 포함하는 변동 저저항 영역 기반 메모리 소자 제어 방법.
  13. 제10 항에 있어서,
    상기 게이트를 통한 전기장을 제어하여 상기 분극 영역의 제어에 따라 상기 변동 저저항 영역의 생성 또는 소멸하는 단계를 포함하는 변동 저저항 영역 기반 메모리 소자 제어 방법.
KR1020180173529A 2018-12-31 2018-12-31 변동 저저항 영역 기반 메모리 소자 및 이의 제어 방법 KR102059485B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020180173529A KR102059485B1 (ko) 2018-12-31 2018-12-31 변동 저저항 영역 기반 메모리 소자 및 이의 제어 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180173529A KR102059485B1 (ko) 2018-12-31 2018-12-31 변동 저저항 영역 기반 메모리 소자 및 이의 제어 방법

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020190168151A Division KR20200083908A (ko) 2019-12-16 2019-12-16 변동 저저항 영역 기반 메모리 소자 및 이의 제어 방법

Publications (1)

Publication Number Publication Date
KR102059485B1 true KR102059485B1 (ko) 2019-12-27

Family

ID=69062500

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180173529A KR102059485B1 (ko) 2018-12-31 2018-12-31 변동 저저항 영역 기반 메모리 소자 및 이의 제어 방법

Country Status (1)

Country Link
KR (1) KR102059485B1 (ko)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060010785A (ko) * 2003-05-08 2006-02-02 마쯔시다덴기산교 가부시키가이샤 전기 스위치 및 그것을 사용한 기억 소자
US20110309860A1 (en) * 2010-03-10 2011-12-22 Panasonic Corporation Nonvolatile logic circuit and a method for operating the same as an exclusive-or (xor) circuit
KR20180106661A (ko) * 2017-03-21 2018-10-01 에스케이하이닉스 주식회사 강유전성 메모리 소자 및 그 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060010785A (ko) * 2003-05-08 2006-02-02 마쯔시다덴기산교 가부시키가이샤 전기 스위치 및 그것을 사용한 기억 소자
US20110309860A1 (en) * 2010-03-10 2011-12-22 Panasonic Corporation Nonvolatile logic circuit and a method for operating the same as an exclusive-or (xor) circuit
KR20180106661A (ko) * 2017-03-21 2018-10-01 에스케이하이닉스 주식회사 강유전성 메모리 소자 및 그 제조 방법

Similar Documents

Publication Publication Date Title
KR102007391B1 (ko) 변동 저저항 라인 비휘발성 메모리 소자 및 이의 동작 방법
KR102652757B1 (ko) 변동 저저항 라인 비휘발성 메모리 소자 및 이의 동작 방법
KR102662869B1 (ko) 변동 저저항 라인 비휘발성 메모리 소자 및 이의 동작 방법
KR102059485B1 (ko) 변동 저저항 영역 기반 메모리 소자 및 이의 제어 방법
KR102084030B1 (ko) 변동 저저항 라인 비휘발성 메모리 소자 및 이의 동작 방법
KR102484129B1 (ko) 변동 저저항 영역 기반 메모리 소자 및 이의 제어 방법
KR102629599B1 (ko) 변동 저저항 영역 기반 메모리 소자 및 이의 제어 방법
KR102370745B1 (ko) 변동 저저항 영역 기반 메모리 소자 및 이의 제어 방법
KR102230796B1 (ko) 변동 저저항 영역 기반 전자 소자 및 이의 제어 방법
KR102154638B1 (ko) 변동 저저항 라인 비휘발성 메모리 소자 및 이의 동작 방법
KR102474130B1 (ko) 변동 저저항 라인 비휘발성 메모리 소자 및 이의 동작 방법
KR102293876B1 (ko) 변동 저저항 라인 기반 전자 소자 및 이의 제어 방법
KR102051042B1 (ko) 변동 저저항 영역을 이용한 전자 회로 및 이의 제어 방법
KR102472111B1 (ko) 변동 저저항 라인 기반 전자 소자 및 이의 제어 방법
KR102246246B1 (ko) 변동 저저항 영역 기반 전자 소자 및 이의 제어 방법
KR102271382B1 (ko) 변동 저저항 라인 기반 전자 소자 및 이의 제어 방법
KR102606509B1 (ko) 변동 저저항 영역 기반 전자 소자 및 이의 제어 방법
KR102467760B1 (ko) 변동 저저항 라인 비휘발성 메모리 소자 및 이의 동작 방법
KR102656291B1 (ko) 변동 저저항 영역 기반 전자 소자 및 이의 제어 방법
KR102246247B1 (ko) 변동 저저항 영역 기반 전자 소자 및 이의 제어 방법
KR20200083908A (ko) 변동 저저항 영역 기반 메모리 소자 및 이의 제어 방법
KR102198947B1 (ko) 변동 저저항 라인 비휘발성 메모리 소자 및 이의 동작 방법
KR102302898B1 (ko) 변동 저저항 영역 기반 전자 소자 및 이의 제어 방법
KR20200083842A (ko) 변동 저저항 영역 기반 메모리 소자 및 이의 제어 방법
KR20210049743A (ko) 변동 저저항 영역 기반 전자 소자 및 이의 제어 방법

Legal Events

Date Code Title Description
A107 Divisional application of patent
GRNT Written decision to grant