CN112567518B - 具有在三维存储器器件中的突出部分的沟道结构和用于形成其的方法 - Google Patents

具有在三维存储器器件中的突出部分的沟道结构和用于形成其的方法 Download PDF

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Abstract

在衬底之上形成穿过电介质叠层垂直地延伸的第一开口。电介质叠层包括垂直地交替的电介质层和牺牲层。移除牺牲层的面向开口的部分以形成多个第一凹槽。沿着多个第一凹槽的侧壁形成多个停止结构。在多个第一凹槽中的多个停止结构之上形成多个存储结构。从与多个第一凹槽相对的多个第二凹槽移除多个牺牲层以暴露多个停止结构。移除多个停止结构以暴露多个存储结构。在多个第二凹槽中的多个存储结构之上形成多个阻挡结构。

Description

具有在三维存储器器件中的突出部分的沟道结构和用于形成 其的方法
技术领域
本公开内容涉及三维(3D)存储器器件及其制造方法。
背景技术
通过改进工艺技术、电路设计、编程算法和制造工艺来将平面存储器单元按比例缩小到较小的尺寸。然而，当存储器单元的特征尺寸接近下限时，平面工艺和制造技术变得越来越有挑战性且造价昂贵。作为结果，平面存储器单元的存储器密度接近上限。
3D存储器架构可以处理在平面存储器单元中的密度限制。3D存储器架构包括存储器阵列和用于控制往返存储器阵列的信号的外围设备。
发明内容
在本公开内容中公开了3D存储器器件和用于形成其的方法的实施方式。
在一个示例中，公开了用于形成3D存储器器件的方法。在衬底之上形成穿过电介质叠层垂直地延伸的第一开口。电介质叠层包括电介质层和与电介质层交错的牺牲层。移除牺牲层的面向开口的部分以形成多个第一凹槽。沿着多个第一凹槽的侧壁形成多个停止结构。在多个第一凹槽中的多个停止结构之上形成多个存储结构。从与多个第一凹槽相对的多个第二凹槽移除多个牺牲层以暴露多个停止结构。移除多个停止结构以暴露多个存储结构。在多个第二凹槽中的多个存储结构之上形成多个阻挡结构。
在另一示例中，公开了用于形成3D存储器器件的方法。在衬底之上形成穿过电介质叠层垂直地延伸的第一开口。电介质叠层包括电介质层和与电介质层交错的牺牲层。移除牺牲层的面向开口的部分以形成多个第一凹槽。沿着多个第一凹槽的侧壁以及顶表面和底表面形成多个第一阻挡结构。在多个第一凹槽中的多个第一阻挡结构之上形成多个存储结构。移除多个牺牲层以形成多个第二凹槽并暴露多个第一阻挡结构。沿着多个第二凹槽的侧壁以及顶表面和底表面形成多个第二阻挡结构，使得多个第二阻挡结构中的每个的厚度与多个第二阻挡结构中的每个的厚度在名义上相同。
在又一示例中，3D存储器器件包括存储器叠层和沿着垂直方向穿过存储器叠层延伸的沟道结构，存储器叠层包括导电层和与导电层交错的电介质层。沟道结构具有沿着横向方向突出并分别面向导电层的多个突出部分以及分别面向电介质层而不沿着横向方向突出的多个正常部分。沟道结构包括分别在突出部分中的多个阻挡结构。导电层中的每个的垂直尺寸与存储结构中的相应存储结构的垂直尺寸在名义上相同。
附图说明
被并入本文并形成说明书的一部分的附图示出本公开内容的实施方式，并连同描述一起进一步用来解释本公开内容的原理并使在相关领域中的技术人员能够制造和使用本公开内容。
图1A和1B示出根据本公开内容的一些实施方式的示例性3D存储器器件的横截面的侧视图。
图2A-2G示出根据本公开内容的一些实施方式的用于形成3D存储器器件的示例性制造工艺。
图3A-3E示出根据本公开内容的一些实施方式的用于形成3D存储器器件的另一示例性制造工艺。
图4示出根据本公开内容的一些实施方式的用于形成3D存储器器件的示例性方法的流程图。
图5示出根据本公开内容的一些实施方式的用于形成3D存储器器件的另一示例性方法的流程图。
图6示出沟道结构的电子显微图像。
将参考附图描述本公开内容的实施方式。
具体实施方式
虽然讨论了特定的配置和布置，但应理解，这仅为了说明性目的而完成。因此，其它配置和布置可以被使用而不偏离本公开内容的范围。另外，本公开内容还可以用于各种其它应用。如在本公开内容中描述的功能和结构特征可以与彼此且以未在附图中描绘的方式被组合、调整和修改，使得这些组合、调整和修改在本公开内容的范围内。
通常，可以至少部分地从在上下文中的用法来理解术语。例如，至少部分地根据上下文，如在本文使用的术语“一个或多个”可以用于在单数意义上描述任何特征、结构或特性或可以用于在复数意义上描述特征、结构或特性的组合。类似地，至少部分地根据上下文，术语例如“一(a)”、“一个(an)”和“所述(the)”再次可以被理解为传达单数用法或传达复数用法。此外，再次至少部分地根据上下文，术语“基于”可被理解为不一定意欲传达排他的一组因素，且可替代地允许存在不一定明确地描述的额外因素。
应容易理解，在本公开内容中的“在……上”、“在……上面”和“在……之上”的含义应以最广泛的方式被解释，使得“在……上”不仅意指“直接在某物上”，而且还包括“在某物上”而在其之间有中间特征或层的含义，以及“在……上面”或“在……之上”不仅意指“在某物上面”或“在某物之上”的含义，但还可以包括它“在某物上面”或“在某物之上”而在其之间没有中间特征或层(即，直接在某物上)的含义。
此外，空间相对术语例如“在……下面”、“在……之下”、“下部”、“在……之上”、“上部”等可以在本文为了便于描述而用于描述一个元件或特征与如在附图中所示的另外的元件或特征的关系。除了在附图中描绘的定向以外，空间相对术语意欲还包括在使用中的或正在操作中的设备的不同定向。装置可以以另外方式被定向(旋转90度或在其它定向处)，且在本文使用的空间相对描述符可以相应地同样被解释。
如在本文使用的，术语“衬底”指随后的材料层被添加到其上的材料。衬底本身可以被图案化。在衬底的顶部上添加的材料可以被图案化或可以保持未被图案化。此外，衬底可以包括大量半导体材料(诸如硅、锗、砷化镓、磷化铟等)。可选地，衬底可以由非导电材料(诸如玻璃、塑料或蓝宝石晶圆)制成。
如在本文使用的，术语“层”指包括具有一定厚度的区域的材料部分。层可以在整个底层或上覆结构之上延伸，或可以具有比底层或上覆结构的长度小的长度。此外，层可以是具有比连续结构的厚度小的厚度的同质或不同质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在其处的任一对水平面之间。层可以水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以包括在其中的一个或多个层，和/或可以具有在其上、在其之上和/或在其之下的一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中，形成互连线和/或通孔触点)和一个或多个电介质层。
如在本文使用的，术语“名义上/名义上地”指在产品或过程的设计阶段期间设置的部件或过程步骤的特性或参数的期望或目标值，连同高于和/或低于期望值的值的范围。值的范围可能是由于在制造工艺或容限中的轻微变化。如在本文使用的，术语“大约”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“大约”可以指示在例如值的10-30％(例如，值的±10％、±20％或±30％)内变化的给定量的值。
如在本文使用的，术语“3D存储器器件”指具有在横向定向的衬底上的存储器单元晶体管的垂直定向的串(在本文被称为“存储器串”，例如NAND存储器串)的半导体器件，使得存储器串在相对于衬底的垂直方向上延伸。如在本文使用的，术语“垂直的/垂直地”意指在名义上垂直于衬底的横向表面。
电荷俘获是在一些存储器器件(例如3D NAND存储器器件)中使用的半导体存储器技术，其使用氮化硅膜作为存储层以存储电子。在一些存储器器件中，一个存储器单元的电荷俘获层(例如，氮化硅膜)通常不沿着单元串与另一存储器单元的电荷俘获层隔离。但替代地，电荷俘获层可在存储器串中的多个存储器单元当中被共享。在电荷层在多个存储器单元当中被共享的情况下，为一个存储器单元俘获的电荷可散布到另一存储器单元，从而引起在相邻存储器单元之间的电荷散布(也被称为电荷迁移)。电荷散布可能对数据保留特性变成问题并引起干扰问题，因为3D存储器器件继续垂直地按比例扩大且单元尺寸和间距积极地缩小。
避免在电荷俘获层中的电荷迁移问题的一种方法是针对每个存储器单元将连续的氮化硅膜切割成单独的部分，从而在物理上阻止电荷在存储器单元之间散布。由这样的方法形成的每个沟道结构的侧壁通常具有在侧视图中的蛇形剖面，以及连续阻挡层(即，沟道结构的最外面的层)遵循蛇形剖面(例如，如图6所示)，电荷俘获层形成在连续阻挡层之上。作为结果，在每个存储器单元中，电荷俘获层的相应部分的垂直尺寸(例如，图6中的陷阱长度LT)变得比阻挡层的相应部分的垂直尺寸(例如，图6中的阻挡长度LB)和相应的栅极长度(例如，图6中的LG)小。换句话说，蛇形阻挡层的部分在电荷俘获层的每个部分和栅极到栅极电介质之间横向地延伸，使陷阱长度LT变得比栅极长度LG小。在陷阱长度LT和栅极长度LG之间的差异引起在每个存储器单元中的电场的不均匀分布，从而影响3D存储器器件的性能。
为了处理上文提到的问题，本公开内容引入解决方案，其中，沟道结构具有在3D存储器器件中的突出部分，其在名义上具有相同的陷阱长度和栅极长度。在一些实施方式中，与彼此分离的多个阻挡结构(而不是在一些已知解决方案中遵循沟道结构的蛇形剖面的连续阻挡层)不横向地延伸，以占据在每个存储结构和栅极到栅极电介质之间的空间，这减小在已知解决方案中的存储结构的陷阱长度。在一些实施方式中，阻挡结构不仅在存储结构和栅极到栅极电介质之间而且在栅极电极和栅极到栅极电介质之间在相同的程度上横向地延伸，从而补偿在已知解决方案中的陷阱长度减小。作为结果，在每个存储器单元中的电场可以更均匀地分布，使存储器单元的控制变得更容易。可以使用各种方法来形成本文公开的沟道结构。在一些实施方式中，例如，在栅极更换过程期间，在沟道结构的各种层当中最终形成阻挡结构。
图1A和1B示出根据本公开内容的一些实施方式的示例性3D存储器器件100的横截面的侧视图。3D存储器器件100可以包括衬底102，其可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化硅(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或任何其它适当的材料。在一些实施方式中，衬底102是经减薄的衬底(例如，半导体层)，其通过研磨、蚀刻、化学气相沉积(CMP)或其任何组合而减薄。注意，在图1A和1B中包括x-和y-轴以进一步示出在3D存储器器件100中的部件的空间关系。3D存储器器件100的衬底102包括在x-方向(即，横向方向)上横向地延伸的两个横向表面(例如，顶表面和底表面)。如在本文使用的，当衬底在y-方向上位于3D存储器器件的最低平面中时，一个部件(例如，层或器件)是否在3D存储器器件(例如，3D存储器器件100)的另一部件(例如，或层或器件)“上”、“之上”或“之下”是在y-方向(即，垂直方向)上相对于3D存储器器件的衬底(例如，衬底102)而确定的。在整个本公开内容中应用用于描述空间关系的相同概念。
3D存储器器件100可以是单块3D存储器器件的部分。术语“单块”意指在单个衬底上形成的3D存储器器件的部件(例如，外围设备和存储器阵列器件)。对于单块3D存储器器件，由于外围器件处理和存储器阵列器件处理的错综复杂，制造遇到额外的限制。例如，存储器阵列器件(例如，NAND存储器串)的制造由与在同一衬底上已形成或将形成的外围器件相关联的热预算约束。
可选地，3D存储器器件100可以是非单块3D存储器器件的部分，其中，部件(例如，外围器件和存储器阵列器件)可单独地在不同的衬底上形成并接着例如以面对面方式被键合。在一些实施方式中，存储器阵列器件衬底(例如，衬底102)保留作为键合非单块3D存储器器件的衬底，且外围器件(例如，包括用于制造3D存储器器件100的操作的任何合适的数字、模拟和/或混合信号外围电路，诸如，页面缓冲器、解码器和锁存器；未示出)翻转并朝着存储器阵列器件(例如，NAND存储器串)面向下用于混合键合。应理解，在一些实施方式中，存储器阵列器件衬底(例如，衬底102)翻转并朝着外围器件(未示出)面向下用于混合键合，使得在键合非单块3D存储器器件中，存储器阵列器件在外围器件之上。存储器阵列器件衬底(例如，衬底102)可以是经减薄的衬底(其不是键合非单块3D存储器器件的衬底)，且非单块3D存储器器件的后段制程(BEOL)互连可在经减薄的存储器阵列器件衬底的背侧上形成。
在一些实施方式中，3D存储器器件100是NAND闪速存储器器件，其中，在衬底102之上垂直地延伸的NAND存储器串的阵列中提供存储器单元。每个NAND存储器串可以为穿过多个对延伸的沟道结构110的形式，每个对包括导电层106和电介质层108(在本文被称为“导电/电介质层对”)。堆叠的导体/电介质层对在本文也被称为“存储器叠层”104。在一些实施方式中，焊盘层(未示出)(例如，氧化硅层)形成在衬底102和存储器叠层104之间。在存储器叠层104中的导电/电介质层对的数量(例如，32、64、96、128、160、192、224、256等)可确定在3D存储器器件100中的存储器单元的数量。存储器叠层104可包括多个垂直交错的导电层106和电介质层108。在存储器叠层104中的导电层106和电介质层108可在垂直方向上交替。导电层106可包括导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。每个导电层106可包括由粘接层和栅极电介质层包围的栅极电极(栅极线)。导电层106的栅极电极可作为字线横向地延伸，终止于存储器叠层104的一个或多个阶梯结构处。电介质层108可包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。虽然未示出，应理解，在一些实施方式中，存储器叠层104具有多叠片架构，其包括堆叠在彼此之上的多个存储器叠片以增加导体/电介质层对的数量。
如图1A和1B所示，沟道结构110可包括在沟道结构110的下部分中(例如，在下端处)的半导体插塞112。如在本文使用的，当衬底102位于3D存储器器件100的最低平面中时，部件(例如，沟道结构110)的“上端”是在y-方向上更远离衬底102的端部，以及部件(例如，沟道结构110)的“下端”是在y-方向上更接近衬底102的端部。在一些实例中，半导体插塞112可包括在任何适合的方向上从衬底102外延地生长的单晶体半导体材料(也被称为“单晶半导体材料”)，例如，单晶硅。在单晶材料中，整个样品的晶格可以一直到样品的边缘是连续的和不间断的而没有晶粒边界。在一些实施方式中，半导体插塞112包括单晶硅(衬底102的相同材料)。换句话说，半导体插塞112可包括与衬底102的材料相同的外延地生长的半导体层。例如，衬底102可以是硅衬底，且半导体插塞112可以是单晶硅插塞。半导体插塞112可以起由沟道结构110的源级选择栅极控制的沟道的作用。
如图1A和1B所示，在半导体插塞112之上，沟道结构110可具有突出部分113和在垂直方向(例如，y-方向)上与突出部分113交错的正常部分115。根据一些实施方式，沟道结构110的突出部分113面向存储器叠层104的导电层106，以及沟道结构110的正常部分115面向存储器叠层104的电介质层108。在一些实施方式中，与正常部分115比较，每个突出部分113横向地(例如，在图1A和1B中的x-方向上)突出到相应的导电层106内。相反，根据一些实施方式，每个正常部分115面向相应的电介质层108而不横向地突出。也就是说，突出部分113的横向尺寸(例如，在图1A和1B中的x-方向上)可大于沟道结构110的正常部分115的横向尺寸。作为结果，在一些实施方式中，沟道结构110的侧壁具有在侧视图中的蛇形剖面，如图1A和1B所示。
如图1A和1B所示，沟道结构110也可包括填充有半导体材料(例如，作为半导体沟道126)和电介质材料(例如，作为存储器膜114)的开口。在一些实施方式中，存储器膜114是在半导体插塞112之上并沿着沟道结构110的侧壁的复合层。应理解，在一些示例中，存储器膜114的底部可进一步在半导体插塞112的顶表面之上横向地延伸。在一些实施方式中，存储器膜114包括从侧壁朝着沟道结构110的中心以这个顺序的多个阻挡结构116、多个存储结构118和隧穿层120。
根据一些实施方式，不同于在已知解决方案中的阻挡层(其为在沟道结构之上并沿着沟道结构的侧壁形成的连续层，遵循在侧视图中的沟道结构的侧壁的蛇形剖面)，如在图1A中所示，阻挡结构116(也被称为阻挡氧化物)是在沟道结构110的突出部分113中而不是正常部分115中的分立结构。也就是说，根据一些实施方式，阻挡结构116在沟道结构110的正常部分115中与彼此分离，即，在突出部分113和正常部分115中不是连续的。阻挡结构116可包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。在一些实施方式中，阻挡结构116包括氧化硅。在一些实施方式中，栅极电介质层(未示出)横向地布置在每个阻挡结构116和相应的导电层106之间。例如，栅极电介质层可包括高介电常数(高k)电介质，包括但不限于氧化铝(Al2O3)、氧化铪(HfO2)、氧化锆(ZnO2)、氧化钽(Ta2O5)等。
如图1A所示，多个存储结构118(也被称为存储氮化物)可分别在多个阻挡结构116之上形成。存储结构118可包括氮化硅、氮氧化硅、硅或其任何组合。在一些实施方式中，存储结构118包括氮化硅。根据一些实施方式，存储结构118布置在沟道结构110的突出部分113中。也就是说，沟道结构110的每个突出部分113可包括相应的阻挡结构116和在阻挡结构116之上的相应存储结构118A。不同于在已知解决方案中的连续阻挡层(其在存储结构和相应对的电介质层(即，栅极到栅极电介质)之间横向地延伸)，在图1A中的分离的阻挡结构116不占据垂直地在每个存储结构118和相应对的电介质层108(在存储结构118之上和之下)之间的空间。作为结果，每个存储结构118可与存储器叠层104的相应对的电介质层108垂直地接触。因此，根据一些实施方式，存储结构118的垂直尺寸(即，陷阱长度LT)与阻挡结构116的垂直尺寸(即，阻挡长度LB)在名义上相同。在一些实施方式中，因为阻挡结构116的垂直尺寸(即，阻挡长度LB)与导电层106(即，存储器单元的栅极电极)的垂直尺寸(即，栅极长度LG)在名义上相同，存储结构118的垂直尺寸(即，陷阱长度LT)与导电层106(即，栅极电极)的垂直尺寸(即，栅极长度LG)也在名义上相同。这不同于在已知解决方案中的沟道结构，其中，陷阱长度LT小于栅极长度LG和阻挡长度LB(例如，在图6中示出)。
在突出部分113中的每个存储结构118可以与相应的导电层106共面，并可被由导电层106(即，存储器单元的栅极电极)产生的电场影响。作为结果，存储结构118可存储来自半导体沟道126的电荷(例如，电子或空穴)。在存储结构118中的电荷的存储或移除可影响接通/断开状态和/或半导体沟道126的电导率。因为每个导电层106和相应的存储结构118可具有名义上相同的垂直尺寸，与已知的解决方案比较，由导电层106创建并施加到存储结构118的电场可以在沟道结构110中是更均匀的，从而使对在存储结构118中的电荷的存储或移除的控制变得更容易。
如图1B所示，每个阻挡结构116可在x-方向的两个方向上横向地延伸，阻挡结构116的这样的部分在相应的存储结构118和相应对的电介质层108(例如，栅极到栅极电介质)之间，以及阻挡结构116的另一部分在相应的导电层106(例如，栅极电极)和相应对的电介质层108之间。也就是说，根据一些实施方式，阻挡结构116包括三个部分：横向地在导电层106和存储结构118之间的第一部分、垂直地在存储结构118和电介质层108之间的第二部分，以及垂直地在导电层106和电介质层108之间的第三部分。在一些实施方式中，阻挡结构116的第二部分和第三部分的垂直尺寸在名义上是相同的，使得导电层106的垂直尺寸(即，栅极长度LG)仍然与存储结构118的垂直尺寸(即，陷阱长度LT)在名义上相同，存储结构118的垂直尺寸小于阻挡结构116的垂直长度(即，阻挡长度LB)。
如下文关于制造工艺详细描述的，阻挡结构116包括在两个不同过程中形成的两个阻挡结构116A和116B。如图1B所示，第一阻挡结构116A可与存储结构118接触，以及第二阻挡结构116B可与导电层106接触。例如，存储结构118可首先在第一阻挡结构116A之上形成，以及导电层106可稍后在第二阻挡结构116B之上形成。在一些实施方式中，第一阻挡结构116A和第二阻挡结构116B具有相同的材料，例如，氧化硅。应理解，在电介质层108以及第一阻挡结构116A和第二阻挡结构116B(阻挡结构116)包括相同的材料(例如，氧化硅)的一些示例中，在电介质层108和阻挡结构116之间的界面和边界可能变得不可区别，且可能在3D存储器器件100中不可辨别。虽然如此，因为每个导电层106和相应的存储结构118可具有名义上相同的垂直尺寸，与已知的解决方案比较，由导电层106创建并施加到存储结构118的电场可以在沟道结构110中是更均匀的，从而使对在存储结构118中的电荷的存储或移除的控制变得更容易。
虽然阻挡结构116在图1B中被示为与彼此分离，应理解，在一些示例中，阻挡结构116可以是连续存储层的部分。例如，阻挡结构116可进一步在沟道结构110的正常部分115中垂直地延伸，使得在沟道结构110的相邻突出部分中的每两个阻挡结构116可由在其间的沟道结构110的相应正常部分115中的延伸部分(未示出)连接。虽然存储结构118在图1A和1B中被示为与彼此分离，应理解，在一些示例中，存储结构118可以是连续存储层的部分。例如，存储层可包括在沟道结构110的突出部分113中的存储结构118和用于连接在沟道结构110的正常部分115中的存储结构118的保护结构(未示出)。在一些实施方式中，在沟道结构110的正常部分115中的每个保护结构与相应的电介质层108(例如，栅极到栅极电介质)共面，且可以不被由导电层106产生的电场影响。在3D存储器器件100的制造工艺期间，代替存储电荷，保护结构可连接相邻的存储结构118并保护电介质层108。
如图1A和1B所示，隧穿层120(也被称为隧穿氧化物)可在存储结构118之上形成。在一些实施方式中，隧穿层120的厚度在名义上是相同的。根据一些实施方式，隧穿层120在突出部分113中和在正常部分115中是连续的。因此，在沟道结构110的突出部分113和正常部分115中的隧穿层120的厚度可以是名义上相同的。来自半导体沟道126的电荷(例如，电子或空穴)可穿过隧穿层120隧穿到存储结构118。隧穿层120可包括氧化硅、氮氧化硅或其任何组合。在一些实施方式中，阻挡结构116包括氧化硅，存储结构118包括氮化硅，以及隧穿层120包括氧化硅。存储器膜114因此可被称为电荷俘获类型的3D NAND闪存存储器的“ONO”存储器膜。
如图1A和1B所示，半导体沟道126可在隧穿层120之上形成。在一些实施方式中，半导体沟道126的厚度在隧穿层120之上在名义上是相同的。根据一些实施方式中，半导体沟道126在突出部分113中和在正常部分115中是连续的。因此，在沟道结构110的突出部分113和正常部分115中的半导体沟道126的厚度可以是名义上相同的。半导体沟道126可向存储结构118提供电荷(例如，电子或空穴)，隧穿通过隧穿层120。半导体沟道126可包括硅，例如非晶形硅、多晶硅或单晶硅。在一些实施方式中，半导体沟道126包括多晶硅。如图1A和1B所示，在一些实施方式中，半导体沟道126的底部穿过隧穿层120的底部垂直地延伸以与半导体插塞112接触，使得半导体插塞112电气地连接到半导体沟道126。在一些实施方式中，沟道结构110的剩余空间部分地或全部填充有包括电介质材料(例如，氧化硅)的上覆层122(在其中有或没有空气间隙的情况下)。上覆层122可在半导体沟道126之上形成。在一些实施方式中，NAND存储器串的每个存储器单元包括相应的阻挡结构116、相应的存储结构118，以及在沟道结构110的相应突出部分113中的隧穿层120和半导体沟道126的部分。
在一些实施方式中，沟道结构110还包括在沟道结构110的上部分中(例如，在上端处)的沟道插塞124。沟道插塞124可在半导体沟道126之上并与半导体沟道126的上端接触，以增加用于位线接触的接触区域。沟道插塞124可包括半导体材料(例如，多晶硅)。通过在3D存储器器件100的制造期间覆盖每个沟道结构110的上端，沟道插塞124可以起蚀刻停止层的作用，以防止对在沟道结构110中填充的电介质(例如，氧化硅和氮化硅)的蚀刻。在一些实施方式中，沟道插塞124也起NAND存储器串的漏极的部分的作用。
如图1A所示，3D存储器器件100还可包括穿过存储器叠层104垂直地延伸的狭缝结构130(例如，栅极线狭缝(GLS))。每个狭缝结构130可横向地(例如，字线方向)延伸以将存储器叠层104分成多个区域，例如，存储器块。在一些实施方式中，狭缝结构130是包括隔板132和源极触点134的源极接触结构，隔板132和源极触点134各自穿过存储器叠层104垂直地延伸。隔板132可包括横向地在源极触点134和存储器叠层104之间的电介质材料(例如，氧化硅)，以使源极触点134与存储器叠层104中的周围导电层106电气地分离。在一些实施方式中，源极触点134包括粘接层和由粘接层包围的导电层。粘接层可包括在衬底102之上并与衬底102接触的一种或多种导电材料(例如，氮化钛(TiN))，以建立与衬底102的电连接。在一些实施方式中，导电层包括在其下部分中的多晶硅和在其上部分中的用于接触金属互连(未示出)的金属(例如，W)。虽然未在图1A和1B中示出，应理解，在一些示例中，狭缝结构130可以是在其中不包括任何触点(即，不起源极触点的作用)的绝缘结构。绝缘结构可包括填充有一种或多种电介质材料(包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合)的开口(例如，狭缝)。
虽然未在图1A和1B中示出，应理解，任何其它适当的部件可作为3D存储器器件100的部分而被包括。例如，局部触点(例如，位线触点、字线触点和源极线触点)可被包括在3D存储器器件100中用于充填，即，电气地连接沟道结构110用于到互连(例如，中段制程(MEOL)互连和BEOL互连)的金属布线。在一些实施方式中，3D存储器器件100还包括外围器件，例如用于制造3D存储器器件100的操作的任何适当的数字、模拟和/或混合信号外围电路。例如，外围电路可包括页面缓冲器、解码器(例如，行解码器和列解码器)、感测放大器、驱动器、电荷泵、电流或电压参考或电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)中的一项或多项。
图2A-2G示出根据本公开内容的一些实施方式的用于形成3D存储器器件的示例性制造工艺。图4示出根据本公开内容的一些实施方式的用于形成3D存储器器件的示例性方法400的流程图。在图2A-2G和图4中描绘的3D存储器器件的示例包括在图1A中描绘的3D存储器器件100。图2A-2G和图4将在一起被描述。应理解，在方法400中所示的操作并不是无遗漏的，以及其它操作也可在任何所示操作之前、之后或之间被执行。此外，一些操作可同时或以与图4所示的不同的顺序被执行。
参考图4，方法400在操作402开始，在操作402中，在衬底之上形成穿过电介质叠层垂直地延伸的第一开口。电介质叠层可包括多个垂直地交错的电介质层和牺牲层。衬底可以是硅衬底。
如图2A所示，在硅衬底202之上形成包括垂直地交错的第一电介质层208和第二电介质层(在本文被称为“牺牲层”206，在本文一起被称为“电介质层对”)的电介质叠层204。在一些实施方式中，通过在电介质叠层204的形成之前在硅衬底202上沉积电介质材料(例如，氧化硅或热氧化)来在电介质叠层204和硅衬底202之间形成焊盘层(未示出)。电介质层208和牺牲层206可以可选地沉积在硅衬底202之上以形成电介质叠层204。在一些实施方式中，每个电介质层208包括一层氧化硅，且每个牺牲层206包括一层氮化硅。可通过一种或多种薄膜沉积工艺(包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其组合)来形成电介质叠层204。
如图2A所示，形成穿过电介质叠层204垂直地延伸的开口210。在一些实施方式中，穿过电介质叠层204形成多个开口210，使得每个开口210变成用于在稍后的过程中使单独的沟道结构生长的位置。在一些实施方式中，用于形成开口210的制造过程包括湿蚀刻和/或干蚀刻，例如，深离子反应蚀刻(DRIE)。在一些实施方式中，开口210进一步穿过硅衬底202的顶部延伸。穿过电介质叠层204的蚀刻工艺可以不在硅衬底202的顶表面处停止，且可继续蚀刻硅衬底202的部分。在一些实施方式中，单独的蚀刻工艺用于在穿过电介质叠层204蚀刻之后蚀刻硅衬底202的部分。
如图2A所示，在一些实施方式中，通过用在任何适当的方向上从硅衬底202(例如，从底表面和/或侧表面)外延地生长的单晶硅选择性地填充开口210的下部分来形成单晶硅插塞212。用于使单晶硅插塞212生长的制造工艺可包括但不限于气相外延(VPE)、液相外延(LPE)、分子束外延(MPE)或其组合。
方法400继续进行到操作406，如图4所示，其中，牺牲层的面向开口的部分被移除以形成多个第一凹槽。在一些实施方式中，为了移除牺牲层的部分，相对于电介质层选择性地湿蚀刻牺牲层的部分。
如图2A所示，通过移除面向开口210的侧壁的牺牲层206的部分来形成多个凹槽220。根据一些实施方式，在牺牲层206和开口210之间横向地形成凹槽220。可通过穿过开口210相对于电介质层208选择性使用湿蚀刻内蚀刻牺牲层206来形成凹槽220。在牺牲层206包括氮化硅以及电介质层208包括氧化硅的一些实施方式中，包括磷酸的湿蚀刻剂通过开口210被涂敷以蚀刻牺牲层206的面向开口210的部分，以形成凹槽220。根据一些实施方式，通过控制蚀刻速率和/或蚀刻时间，只有牺牲层206的部分以期望的横向尺寸(例如，在x-方向上)被蚀刻。还理解，在一些示例中，用于形成凹槽220的湿蚀刻工艺可以是在形成单晶硅插塞212之前的清洗过程的部分。也就是说，可在凹槽220的形成之后形成单晶硅插塞212。
方法400继续进行到操作406，如图4所示，其中，沿着第一凹槽的侧壁形成多个停止结构。在一些实施方式中，为了形成多个停止结构，外延层从牺牲层的面向第一凹槽的侧壁的剩余部分生长。外延层可包括多晶硅。在一些实施方式中，为了形成多个停止结构，氧化牺牲层的面向第一凹槽的侧壁的剩余部分的部分。
如图2B所示，分别沿着凹槽220的侧壁形成多个停止结构216。停止结构216的材料可不同于牺牲层206的材料，使得对牺牲层206的蚀刻可在停止结构216处停止，如下所述。在一些实施方式中，外延层在任何适当的方向上分别从牺牲层206的面向凹槽220的侧壁的剩余部分(例如，从牺牲层206的剩余部分的侧表面)生长，以形成与牺牲层206的剩余部分接触的停止结构216。外延层可包括多晶硅或任何其它适当的材料，取决于牺牲层206的材料。用于使外延层生长的制造工艺可包括但不限于VPE、液相外延(LPE)、分子束外延(MPE)或其任何组合。
在一些实施方式中，面向相应凹槽220的侧壁的牺牲层206的每个剩余部分的相应部分被氧化以形成天然氧化物，作为相应的停止结构216。可通过热氧化过程和/或化学氧化过程来执行氧化过程。在牺牲层206包括氮化硅的一些实施方式中，停止结构216包括氧化硅。应理解，根据氧化过程(例如，氮原子和离子从天然氧化物移除的程度)，停止结构216可以是全部氧化硅、全部氮氧化硅以及氧化硅和氮氧化硅的混合物。在一些实施方式中，通过热氧化过程来氧化牺牲层206的剩余部分的部分。使用分子氧作为氧化剂的干氧化或使用水蒸气作为氧化剂的湿氧化可用于在例如不大于大约850℃的温度下形成停止结构216。例如，热氧化可包括就地蒸汽生成(ISSG)工艺，其使用氧气和氢气来产生以蒸汽的形式的水。在一些实施方式中，外延层的厚度在形成停止结构216时大于天然氧化物的厚度。
方法400继续进行到操作408，如图4所示，其中，在多个第一凹槽中的停止结构之上形成多个存储结构。如图2C所示，存储结构218分别在凹槽220中的停止结构216之上形成(例如，在图2B中示出)。
在一些实施方式中，为了形成多个存储结构，沿着开口的侧壁、凹槽的顶表面和底表面以及在停止结构之上的凹槽的侧壁形成存储层，并移除存储层的部分。首先，可使用一种或多种薄膜沉积工艺(例如，ALD、CVD、PVD、任何其它适当的工艺或其任何组合)穿过开口210沉积一层氮化硅，来沿着开口210的侧壁、凹槽220的顶表面和底表面以及在停止结构216之上的凹槽220的侧壁形成存储层(未示出)。接着，可以移除沿着开口210的侧壁的存储层的部分，保留在凹槽220中的存储层的剩余部分，以分别在停止结构216之上形成存储结构218。因为存储层可完全填充凹槽220，在蚀刻之后的在凹槽220中的存储层的剩余部分(即，每个存储结构218)可具有与相应的停止结构216名义上相同的垂直尺寸。在一些实施方式中，为了移除存储层的部分，相对于电介质层208选择性地湿蚀刻存储层。在存储层包括氮化硅且电介质层208包括氧化硅的一些实施方式中，包括磷酸的湿蚀刻剂穿过开口210被涂敷以蚀刻存储层。也可控制蚀刻速率和/或蚀刻时间，使得存储层的沿着开口210的侧壁的部分被移除，保留凹槽220中的存储结构218完整无缺。
在一些实施方式中，存储层的部分首先被氧化，且接着存储层的经氧化的部分被移除，而不是直接移除存储层的部分以形成如上所述的存储结构218。在一些实施方式中，通过热氧化或化学氧化中的至少一项来执行氧化。热氧化可包括ISSG。可以以受控方式执行氧化过程，使得只有存储层的部分被氧化，保持存储层的剩余部分完整无缺。可通过热氧化温度和/或时间来控制因而得到的天然氧化物(和存储层的剩余部分)的厚度。在一些实施方式中，通过例如包括臭氧的化学氧化过程来氧化存储层的部分。在一些实施方式中，湿化学物质是氢氟酸和臭氧(例如，FOM)的混合物。可通过湿化学成分、温度和/或时间来控制因而得到的天然氧化物的厚度。
在一些实施方式中，控制氧化过程使得在氧化之后的存储层的剩余部分包括具有不同厚度的两个部分(例如，在x-方向上)：在凹槽220中和在停止结构216之上的存储结构218，以及在凹槽220之外并面向电介质层208的保护结构(未示出)。由于凹槽220，存储结构218的厚度可大于保护结构的厚度。保护结构可充当蚀刻停止层，以在稍后的过程中保护在下面的电介质层208。根据一些实施方式，在氧化之后的存储层的剩余部分保持具有非均匀厚度的连续层。
在一些实施方式中，为了移除存储层的经氧化的部分，相对于存储层的剩余部分选择性地湿蚀刻存储层的经氧化的部分。在一些实施方式中，存储层包括氮化硅，且通过湿蚀刻使用的蚀刻剂包括氢氟酸。在一些实施方式中，存储层的剩余部分包括在凹槽220中和在停止结构216之上的存储结构218，以及在凹槽220之外并面向电介质层208的保护结构(未示出)。
方向400继续进行到操作410，如图4所示，其中，隧穿层和半导体沟道在存储结构之上顺序地形成。如图2C所示，隧穿层221和半导体沟道226在存储结构218之上顺序地形成。在一些实施方式中，使用一种或多种薄膜沉积工艺(包括但不限于PVD、CVD、ALD或其任何组合)在存储结构218之上顺序地沉积一层氧化硅和一层多晶硅。在一些实施方式中，在针对半导体沟道226沉积多晶硅之前，蚀刻穿过隧穿层221的底部，使得半导体沟道226的底部与单晶硅插塞212接触。如图2C所示，在一些实施方式中，在半导体沟道226之上形成上覆层222，以通过使用一种或多种薄膜沉积工艺(包括但不限于PVD、CVD、ALD或其任何组合)将一层氧化硅沉积到开口210内，来部分地或完全填充开口210(例如，在图2B中)。如图2C所示，例如通过内蚀刻半导体沟道226和上覆层222的顶部并用一层多晶硅填充所内蚀刻的部分，来在半导体沟道226之上并与半导体沟道226接触地形成沟道插塞228。
方法400继续进行到操作412，如图4所示，其中，形成穿过电介质叠层垂直地延伸的第二开口。如图2D所示，狭缝229是穿过电介质叠层204垂直地延伸的所形成的开口。在一些实施方式中，用于形成狭缝229的制造工艺包括湿蚀刻和/或干蚀刻工艺，例如，DRIE。在一些实施方式中，首先，蚀刻电介质叠层204的电介质层208和牺牲层206(例如，在图2C中)。对电介质叠层204的蚀刻可以不在硅衬底202的顶表面处停止，并进一步延伸到硅衬底202内。在一些实施方式中，可以执行第二蚀刻工艺，以例如通过控制蚀刻速率和/或蚀刻时间来蚀刻硅衬底202的部分。
方法400继续进行到操作414，如图4所示，其中，多个牺牲层的剩余部分被移除，在多个停止结构处停止，以形成多个第二凹槽。在一些实施方式中，为了移除多个牺牲层的剩余部分，穿过第二开口相对于电介质层和停止结构选择性地湿蚀刻牺牲层的剩余部分。
如图2D所示，通过例如湿蚀刻来移除牺牲层206(例如，在图2C中)，以形成垂直地在电介质层208之间的多个凹槽230。在牺牲层206包括氮化硅以及电介质层208包括氧化硅的实施方式中，具有磷酸的蚀刻剂穿过狭缝229被涂敷以相对于电介质层208的氧化硅选择性地蚀刻牺牲层206的氮化硅。可由具有与牺牲层206(例如，具有多晶硅或氧化硅的停止结构216和具有氮化硅的牺牲层206)的材料不同的材料的停止结构216停止对牺牲层206的蚀刻。也就是说，根据一些实施方式，对牺牲层206的剩余部分的移除不影响电介质层208、停止结构216和由停止结构216保护的其它结构(例如，存储结构218)。
方法400继续进行到操作416，如图4所示，其中，多个停止结构被移除，以暴露多个存储结构。在一些实施方式中，为了移除多个停止结构，穿过第二开口和第二凹槽相对于电介质层和存储结构选择性地湿蚀刻停止结构。
如图2E所示，通过例如湿蚀刻来移除停止结构216(例如，在图2D中)，以暴露在凹槽230中的存储结构218。在停止结构216包括多晶硅的实施方式中，具有羟化四甲铵(TMAH)的蚀刻剂穿过狭缝229和凹槽230被涂敷以选择性地蚀刻停止结构216的多晶硅。对停止结构216的蚀刻可由具有与停止结构216(例如，具有多晶硅或氧化硅的停止结构216和具有氮化硅的存储结构218)的材料不同的材料的存储结构218停止。
方法400继续进行到操作418，如图4所示，其中，在多个第二凹槽中的多个存储结构之上形成多个阻挡结构。在一些实施方式中，为了形成多个阻挡结构，氧化面向第二凹槽的侧壁的存储结构的部分。
如图2F所示，氧化面向相应凹槽230的侧壁的每个存储结构218的相应部分，以形成天然氧化物作为相应的阻挡结构232。可通过热氧化过程和/或化学氧化过程来执行氧化过程。在存储结构218包括氮化硅的一些实施方式中，阻挡结构232包括氧化硅。应理解，根据氧化过程(例如，氮原子和离子从天然氧化物移除的程度)，阻挡结构232可以是全部氧化硅、全部氮氧化硅以及氧化硅和氮氧化硅的混合物。在一些实施方式中，通过热氧化过程来氧化存储结构218的部分。使用分子氧作为氧化剂的干氧化或使用水蒸气作为氧化剂的湿氧化可用于在例如不大于大约850℃的温度下形成阻挡结构232。例如，热氧化可包括ISSG工艺，其使用氧气和氢气来产生以蒸汽的形式的水。根据一些实施方式，因此形成包括阻挡结构232、存储结构218、隧穿层221、半导体沟道226、上覆层222、单晶硅插塞212和沟道插塞228的沟道结构234。
方法400继续进行到操作420，如图4所示，其中，多个导电层在第二凹槽中形成，使得每个存储结构的垂直尺寸与多个导电层中的相应导电层的垂直尺寸在名义上相同。如图2G所示，导电层236在凹槽230(例如，在图2F中)中形成。可使用一种或多种薄膜沉积工艺(例如CVD、PVD、ALD、电镀、无电镀或其任何组合)穿过狭缝开口来沉积导电层236的导电材料(例如，金属(例如，W))以填充凹槽230。根据一些实施方式，在存储结构218的形成之后的阻挡结构232的稍后形成并不减小存储结构218的垂直尺寸(陷阱长度LT)。作为结果，存储结构218的垂直尺寸(陷阱长度LT)可与导电层236的垂直尺寸(栅极长度LG)以及阻挡结构232的垂直尺寸(阻挡长度LB)在名义上相同。根据一些实施方式，因此形成包括垂直地交错的导电层236和电介质层208的存储器叠层205，代替电介质叠层204(例如，在图2F中)。
方法400继续进行到操作422，如图4所示，其中，狭缝结构在第二开口中形成。狭缝结构可以是源极接触结构(例如，在图1A和1B)或绝缘结构(未示出)。可通过沉积一种或多种电介质材料作为隔板、后面是使用一种或多种薄膜沉积工艺(例如PVD、CVD、ALD或其任何组合)将一种或多种导电材料作为源极触点沉积到狭缝229内，来形成源极接触结构。类似地，可通过使用一种或多种薄膜沉积工艺(例如，PVD、CVD、ALD或其任何组合)将一种或多种电介质材料(例如，高k电介质和氧化硅)沉积到狭缝229内，以在具有或没有空气间隙的情况下完全或部分地填充狭缝229，来形成绝缘结构。
图3A-3E示出根据本公开的一些实施方式的用于形成3D存储器器件的另一示例性制造工艺。图5示出根据本公开的一些实施方式的用于形成3D存储器器件的另一示例性方法500的流程图。在图3A-3E和图5中描绘的3D存储器器件的示例包括在图1B中描绘的3D存储器器件100。图3A-3E和图5将一起被描述。应理解，在方法500中所示的操作并不是无遗漏的，以及其它操作也可在任何所示操作之前、之后或之间被执行。此外，一些操作可同时或以与图5所示的不同的顺序被执行。
参考图5，方法500在操作502开始，在操作502中，在衬底之上形成穿过电介质叠层垂直地延伸的第一开口。电介质叠层可包括多个垂直地交错的电介质层和牺牲层。衬底可以是硅衬底。
如图3A所示，包括垂直地交错的第一电介质层308和第二电介质层(在本文被称为“牺牲层”306，一起在本文被称为“电介质层对”)的电介质叠层304在硅衬底302之上形成。在一些实施方式中，通过在电介质叠层304的形成之前，在硅衬底302上沉积电介质材料(例如，氧化硅或热氧化)来在电介质叠层304和硅衬底302之间形成焊盘层(未示出)。电介质层308和牺牲层306可以选择性地沉积在硅衬底302之上，以形成电介质叠层304。在一些实施方式中，每个电介质层308包括一层氧化硅，以及每个牺牲层306包括一层氮化硅。可通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)来形成电介质叠层304。
如图3A所示，形成穿过电介质叠层304垂直地延伸的开口310。在一些实施方式中，穿过电介质叠层304形成多个开口310，使得每个开口310变成用于在稍后的过程中使单独的沟道结构生长的位置。在一些实施方式中，用于形成开口310的制造工艺包括湿蚀刻和/或干蚀刻，例如，DRIE。在一些实施方式中，开口310进一步穿过硅衬底302的顶部延伸。穿过电介质叠层304的蚀刻工艺可以不在硅衬底302的顶表面处停止，且可继续蚀刻硅衬底302的部分。在一些实施方式中，在穿过电介质叠层304进行蚀刻之后，单独的蚀刻工艺用于蚀刻硅衬底302的部分。
如图3A所示，在一些实施方式中，通过用在任何适当的方向上从硅衬底302(例如，从底表面和/或侧表面)外延地生长的单晶硅选择性地填充开口310的下部分，来形成单晶硅插塞312。用于使单晶硅插塞312生长的制造工艺可包括但不限于VPE、LPE、MPE或其任何组合。
方法500继续进行到操作504，如图5所示，其中，牺牲层的面向开口的部分被移除，以形成多个第一凹槽。在一些实施方式中，为了移除牺牲层的部分，相对于电介质层选择性地湿蚀刻牺牲层的部分。
如图3A所示，通过移除牺牲层306的面向开口310的侧壁的部分，来形成多个凹槽320。根据一些实施方式，凹槽320横向地在牺牲层306和开口310之间形成。可通过穿过开口310使用相对于电介质层308选择性地湿蚀刻以内蚀刻牺牲层306来形成凹槽320。在牺牲层306包括氮化硅以及电介质层308包括氧化硅的一些实施方式中，包括磷酸的湿蚀刻剂穿过开口310被涂敷以蚀刻牺牲层306的面向开口310的部分以形成凹槽320。根据一些实施方式，通过控制蚀刻速率和/或蚀刻时间，只有牺牲层306的部分以期望的横向尺寸(例如,在x-方向)上被蚀刻。应理解，在一些示例中，用于形成凹槽320的湿蚀刻工艺可以是在形成单晶硅插塞312之前的清洗过程的部分。也就是说，可以在凹槽320的形成之后形成单晶硅插塞312。
方法500继续进行到操作506，如图5所示，其中，沿着多个第一凹槽的侧壁以及顶表面和底表面形成多个第一阻挡结构。如图3B所示，第一阻挡结构316沿着凹槽320(例如，在图3A中)的顶表面和底表面和侧壁形成。虽然未示出，应理解，在一些示例中，第一阻挡结构316也可沿着开口310(例如，在图3A中)的侧壁形成。换句话说，第一阻挡结构316可以是沿着开口310的侧壁、凹槽320的顶表面和底表面以及凹槽320的侧壁形成的连续阻挡层的部分。在一些实施方式中，通过使用一种或多种薄膜沉积工艺(例如，ALD、CVD、PVD、任何其它适当的工艺或任何组合)沿着开口310的侧壁、凹槽320的顶表面和底表面以及凹槽320的侧壁沉积一层氮化硅、后面是使用热氧化或化学氧化使该层氮化硅氧化来形成阻挡层。
方法500继续进行到操作508，如图5所示，其中，在多个第一凹槽中的第一阻挡结构之上形成多个存储结构。如图5B所示，存储结构318分别在凹槽320(例如，在图3A中示出)中的第一阻挡结构316之上形成。
在一些实施方式中，为了形成多个存储结构，在第一阻挡结构之上且沿着开口的侧壁形成存储层，并移除存储层的部分。首先，可使用一种或多种薄膜沉积工艺(例如，ALD、CVD、PVD、任何其它适当的工艺或其任何组合)穿过开口210沉积一层氮化硅，沿着开口310的侧壁并在第一阻挡结构316之上形成存储层(未示出)。接着，可以移除沿着开口310的侧壁的存储层的部分，保留在凹槽320中的存储层的剩余部分，以分别在第一阻挡结构316之上形成存储结构318。在一些实施方式中，为了移除存储层的部分，相对于电介质层308选择性地湿蚀刻存储层。在存储层包括氮化硅以及电介质层308包括氧化硅的一些实施方式中，包括磷酸的湿蚀刻剂穿过开口310被涂敷以蚀刻存储层。也可控制蚀刻速率和/或蚀刻时间，使得沿着开口310的侧壁的存储层的部分被移除，保持凹槽320中的存储结构318完整无缺。
在一些实施方式中，存储层的部分首先被氧化，且然后存储层的氧化部分被移除，而不是直接移除存储层的部分以形成如上所述的存储结构318。在一些实施方式中，通过热氧化或化学氧化中的至少一个来执行氧化。热氧化可包括ISSG。可以以受控方式执行氧化过程，使得只有存储层的部分被氧化，保持存储层的剩余部分完整无缺。可通过热氧化温度和/或时间来控制因而得到的天然氧化物(和存储层的剩余部分)的厚度。在一些实施方式中，通过例如包括臭氧的化学氧化过程来氧化存储层的部分。在一些实施方式中，湿化学物质是氢氟酸和臭氧(例如,FOM)的混合物。可通过湿化学成分、温度和/或时间来控制因而得到的天然氧化物的厚度。
在一些实施方式中，氧化过程被控制，使得在氧化之后的存储层的剩余部分包括具有不同厚度的两个部分(例如,在x-方向上)：在凹槽320和第一阻挡结构316中的存储结构318，以及在凹槽320之外并面向电介质层308的保护结构(未示出)。由于凹槽320，存储结构318的厚度可大于保护结构的厚度。保护结构可充当蚀刻停止层以在稍后的过程中保护在下面的电介质层308。根据一些实施方式，在氧化之后的存储层的剩余部分保持具有非均匀厚度的连续层。
在一些实施方式中，为了移除存储层的经氧化的部分，相对于存储层的剩余部分选择性地湿蚀刻存储层的经氧化的部分。在一些实施方式中，存储层包括氮化硅，且通过湿蚀刻使用的蚀刻剂包括氢氟酸。在一些实施方式中，存储层的剩余部分包括在凹槽320中和在第一阻挡结构316之上的存储结构318，以及在凹槽320之外并面向电介质层308的保护结构(未示出)。
方向500继续进行到操作510，如图5所示，其中，隧穿层和半导体沟道在存储结构之上顺序地形成。如图3B所示，隧穿层321和半导体沟道326在存储结构318之上顺序地形成。在一些实施方式中，使用一种或多种薄膜沉积工艺(包括但不限于PVD、CVD、ALD或其任何组合)在存储结构318之上顺序地沉积一层氧化硅和一层多晶硅。在一些实施方式中，在针对半导体沟道326沉积多晶硅之前蚀刻穿过隧穿层321的底部，使得半导体沟道326的底部与单晶硅插塞312接触。如图3B所示，在一些实施方式中，在半导体沟道326之上形成上覆层322，以通过使用一种或多种薄膜沉积工艺(包括但不限于PVD、CVD、ALD或其任何组合)将一层氧化硅沉积到开口310内来部分地或完全填充开口310(例如，在图3A中)。如图3B所示，例如通过内蚀刻半导体沟道326和上覆层322的顶部并用一层多晶硅填充所内蚀刻的部分，来在半导体沟道326之上并与半导体沟道326接触地形成沟道插塞328。
方法500继续进行到操作512，其中，形成穿过电介质叠层垂直地延伸的第二开口。如图3C所示，狭缝329是穿过电介质叠层304垂直地延伸的所形成的开口。在一些实施方式中，用于形成狭缝329的制造工艺包括湿蚀刻和/或干蚀刻工艺，例如，DRIE。在一些实施方式中，首先，蚀刻电介质叠层304的电介质层308和牺牲层306(例如，在图3B中)。对电介质叠层304的蚀刻可以不在硅衬底302的顶表面处停止，并进一步延伸到硅衬底302内。在一些实施方式中，可以执行第二蚀刻工艺，以例如通过控制蚀刻速率和/或蚀刻时间来蚀刻硅衬底302的部分。
方法500继续进行到操作514，如图5所示，其中，多个牺牲层的剩余部分被移除，以形成多个第二凹槽并暴露多个第一阻挡结构。在一些实施方式中，为了移除多个牺牲层的剩余部分，穿过第二开口相对于电介质层和第一阻挡结构选择性地湿蚀刻牺牲层的剩余部分。
如图3C所示，通过例如湿蚀刻来移除牺牲层306(例如，在图3B中)，以形成垂直地在电介质层308之间的多个凹槽330。在牺牲层306包括氮化硅以及电介质层308包括氧化硅的实施方式中，具有磷酸的蚀刻剂穿过狭缝329被涂敷以相对于电介质层308的氧化硅选择性地蚀刻牺牲层306的氮化硅。可由具有与牺牲层306(例如，具有氧化硅的第一阻挡结构316和具有氮化硅的牺牲层306)的材料不同的材料的第一阻挡结构316停止对牺牲层306的蚀刻。也就是说，根据一些实施方式，对牺牲层306的剩余部分的移除不影响电介质层308、第一阻挡结构316和由第一阻挡结构316保护的其它结构(例如，存储结构318)。
方法500继续进行到操作516，如图5所示，其中，沿着多个第二凹槽的侧壁以及顶表面和底表面形成多个第二阻挡结构，使得多个第二阻挡结构中的每一者的厚度与多个第一阻挡结构中的每一者的厚度在名义上相同。在一些实施方式中，为了形成多个第二阻挡结构，例如使用ALD在第一阻挡结构和第二凹槽中的电介质层之上沉积第二阻挡结构。在一些实施方式中，第一阻挡结构和第二阻挡结构包括相同的材料，例如，氧化硅。第二阻挡结构中的每一者可在第二凹槽中的相应第二凹槽的侧壁处与第一阻挡结构中的相应第一阻挡结构接触，以形成阻挡结构。
如图3D所示，沿着凹槽330的侧壁以及顶表面和底表面形成第二阻挡结构317。每个第二阻挡结构317的厚度与相应的第一阻挡结构316的厚度在名义上相同。作为结果，凹槽330的剩余部分的垂直尺寸可变得与存储结构318的垂直尺寸在名义上相同。可通过使用一种或多种薄膜沉积工艺(包括但不限于PVD、CVD、ALD或其任何组合)穿过狭缝329和凹槽330沿着凹槽330的侧壁以及顶表面和底表面沉积一层氧化硅，来形成第二阻挡结构317。在一些实施方式中，使用ALD来沉积第二阻挡结构317，以将第二阻挡结构317的厚度精确地控制为与第一阻挡结构316的厚度相同。在一些实施方式中，一层氮化硅首先被沉积且然后被氧化以形成具有氧化硅的第二阻挡结构317。
第一阻挡结构316和第二阻挡结构317可具有相同的材料(例如，氧化硅)，名义上相同的厚度，且与彼此接触以形成阻挡结构319。应理解，虽然第一阻挡结构316和第二阻挡结构317在不同的制造工艺中形成，在第一阻挡结构316和第二阻挡结构317之间的界面和边界可能变得不可区别，且可能在制造之后的最终产品中在阻挡结构319中不可辨别。也理解，在电介质层308和阻挡结构319之间的界面和边界可以变得不可区别，且也可以在电介质层308和阻挡结构319具有相同材料(例如，氧化硅)的情况下，在制造之后的最终产品中也不可辨别。根据一些实施方式，因此形成包括阻挡结构319、存储结构318、隧穿层321、半导体沟道326、上覆层322、单晶硅插塞312和沟道插塞328的沟道结构334。
方法500继续进行到操作518，如图5所述，其中，在第二凹槽中形成多个导电层，使得每个存储结构的垂直尺寸与多个导电层中的相应导电层的垂直尺寸在名义上相同。如图3E所示，在凹槽330(例如，在图3D中)形成导电层336。可使用一种或多种薄膜沉积工艺(例如CVD、PVD、ALD、电镀、无电镀或其任何组合)穿过狭缝开口来沉积导电层336的导电材料(例如，金属(例如，W))以填充凹槽330。具有名义上相同的厚度的第一阻挡结构316和第二阻挡结构317的稍后形成可分别引起存储结构318和导电层336的相同程度的尺寸减小。作为结果，虽然小于阻挡结构319的垂直尺寸(阻挡长度LB)，存储结构318的垂直尺寸(陷阱尺寸LT)可以仍然与导电层336的垂直尺寸(栅极长度LG)在名义上相同。根据一些实施方式，因此形成包括垂直地交错的导电层336和电介质层308的存储器叠层305，代替电介质层304(例如，在图3D中)。
方法500继续进行到操作520，如图5所示，其中，狭缝结构在第二开口中形成。狭缝结构可以是源极接触结构(例如，在图1A和1B)或绝缘结构(未示出)。可通过沉积一种或多种电介质材料作为隔板、后面是使用一种或多种薄膜沉积工艺(例如，PVD、CVD、ALD或其任何组合)将一种或多种导电材料作为源极触点沉积到狭缝329内来形成源极接触结构。类似地，可通过使用一种或多种薄膜沉积工艺(例如，PVD、CVD、ALD或其任何组合)将一种或多种电介质材料(例如，高k电介质和氧化硅)沉积到狭缝329内，以在具有或没有空气间隙的情况下完全或部分地填充狭缝329来形成绝缘结构。
根据本公开内容的一个方面，公开了用于形成3D存储器器件的方法。在衬底之上形成穿过电介质叠层垂直地延伸的第一开口。电介质叠层包括电介质层和与电介质层交错的牺牲层。移除牺牲层的面向开口的部分以形成多个第一凹槽。沿着多个第一凹槽的侧壁形成多个停止结构。在多个第一凹槽中的多个停止结构之上形成多个存储结构。从与多个第一凹槽相对的多个第二凹槽移除多个牺牲层，以暴露多个停止结构。移除多个停止结构以暴露多个存储结构。在多个第二凹槽中的多个存储结构之上形成多个阻挡结构。
在一些实施方式中，为了形成多个停止结构，外延层从牺牲层的面向第一凹槽的侧壁生长。
在一些实施方式中，为了形成多个停止结构，氧化牺牲层的面向第一凹槽的侧壁的部分。
在一些实施方式中，在移除多个牺牲层之前，在第一开口中的存储结构之上顺序地形成隧穿层和半导体沟道。
在一些实施方式中，在移除多个牺牲层之前，形成穿过电介质叠层垂直地延伸的第二开口。在一些实施方式中，为了移除多个牺牲层，穿过第二开口相对于电介质层和停止结构选择性地湿蚀刻牺牲层。
在一些实施方式中，为了移除多个停止结构，穿过第二开口和第二凹槽相对于电介质层和存储结构选择性地湿蚀刻停止结构。
在一些实施方式中，在形成多个阻挡结构之后，在第二开口中形成狭缝结构。
在一些实施方式中，为了形成多个阻挡结构，氧化存储结构的面向第二凹槽的侧壁的部分。
在一些实施方式中，在形成多个阻挡结构之后，在第二凹槽中形成多个导电层，使得存储结构中的每个存储结构的垂直尺寸与多个导电层中的相应导电层的垂直尺寸在名义上相同。
在一些实施方式中，停止结构包括多晶硅，存储结构包括氮化硅，以及阻挡结构包括氧化硅。
根据本公开内容的另一方面，公开了用于形成3D存储器器件的方法。在衬底之上形成穿过电介质叠层垂直地延伸的第一开口。电介质叠层包括电介质层和与电介质层交错的牺牲层。移除牺牲层的面向开口的部分以形成多个第一凹槽。沿着多个第一凹槽的侧壁以及顶表面和底表面形成多个第一阻挡结构。在多个第一凹槽中的多个第一阻挡结构之上形成多个存储结构。移除多个牺牲层以形成多个第二凹槽并暴露多个第一阻挡结构。沿着多个第二凹槽的侧壁以及顶表面和底表面形成多个第二阻挡结构，使得多个第二阻挡结构中的每一者的厚度与多个第一阻挡结构中的每一者的厚度在名义上相同。
在一些实施方式中，第一阻挡结构和第二阻挡结构包括相同的材料。
在一些实施方式中，第二阻挡结构中的每一者在第二凹槽中的相应第二凹槽的侧壁处与第一阻挡结构中的相应第一阻挡结构接触，以形成阻挡结构。
在一些实施方式中，在移除多个牺牲层的剩余部分之前，在第一开口中的存储结构之上顺序地形成隧穿层和半导体沟道。
在一些实施方式中，在移除多个牺牲层之前，形成穿过电介质叠层垂直地延伸的第二开口。在一些实施方式中，为了移除多个牺牲层，穿过第二开口相对于电介质层和第一阻挡结构选择性地湿蚀刻牺牲层。
在一些实施方式中，为了形成多个第二阻挡结构，穿过第二开口和第二凹槽在第一阻挡结构和在第二凹槽中的电介质层之上沉积第二阻挡结构。
在一些实施方式中，沉积第二阻挡结构包括ALD。
在一些实施方式中，在形成多个第二阻挡结构之后，在第二开口中形成狭缝结构。
在一些实施方式中，在形成多个第二阻挡结构之后，在第二凹槽中形成多个导电层，使得存储结构中的每一者的垂直尺寸与导电层中的相应导电层的垂直尺寸在名义上相同。
在一些实施方式中，第一阻挡结构和第二阻挡结构包括氧化硅，以及存储结构包括氮化硅。
根据本公开内容的又一方面，3D存储器器件包括存储器叠层和沿着垂直方向穿过存储器叠层延伸的沟道结构，存储器叠层包括多个垂直地交错的导电层和电介质层。沟道结构具有沿着横向方向突出并分别面向导电层的多个突出部分，以及分别面向电介质层而不沿着横向方向突出的多个正常部分。沟道结构包括分别在突出部分中的多个阻挡结构。导电层中的每个导电层的垂直尺寸与存储结构中的相应存储结构的垂直尺寸在名义上相同。
在一些实施方式中，沟道结构还包括：分别在突出部分中的多个阻挡结构。在一些实施方式中，阻挡结构中的每个阻挡结构的至少部分沿着横向方向在存储结构中的相应存储结构和导电层中的相应导电层之间。
在一些实施方式中，阻挡结构中的每个阻挡结构的部分沿着垂直方向在相应存储结构和相应对的电介质层之间。
在一些实施方式中，存储结构中的每个存储结构的垂直尺寸小于相应阻挡结构的至少部分的垂直尺寸。
在一些实施方式中，阻挡结构包括氧化硅，以及存储结构包括氮化硅。
在一些实施方式中，沟道结构还包括：在存储结构之上的隧穿层和在隧穿层之上的半导体沟道。
特定实施方式的前述描述将如此揭露其它人通过应用在本领域的技术内的知识可以在没有过度实验的情况下为各种应用容易修改和/或改编这样的特定实施方式的本公开内容的一般性质，而不偏离本公开内容的一般概念。因此，基于在本文提出的教导和指导，这样的改编和修改被规定为在所公开的实施方式的等同物的含义和范围内。应理解，本文的用语或术语是为了描述而不是限制的目的，使得本说明书的术语或用语应由技术人员按照教导和指导来解释。
上文借助于说明所指定的功能及其关系的实现的功能构建块描述了本公开内容的实施方式。为了描述的方便，这些功能构建块的界限在本文被任意限定。可限定可选的界限，只要所指定的功能及其关系被适当地执行。
概述和摘要章节可阐述如发明人设想的本公开内容的一个或多个但不是全部示例性实施方式，且因此并不意欲以任何方式限制本公开内容和所附权利要求。
本公开内容的广度和范围不应由上文所述的示例性实施方式中的任一个限制，但应仅根据接下来的权利要求及其等同物被限定。

Claims (22)

1.一种用于形成三维(3D)存储器器件的方法，包括：
在衬底之上形成穿过电介质叠层垂直地延伸的第一开口，所述电介质叠层包括电介质层和与所述电介质层交错的牺牲层；
移除所述牺牲层的面向所述开口的部分，以形成多个第一凹槽；
通过使外延层从所述牺牲层的面向所述多个第一凹槽的侧壁生长，而沿着所述多个第一凹槽的侧壁形成多个停止结构；
在所述多个第一凹槽中的所述多个停止结构之上形成多个存储结构，所述存储结构具有与相应的所述停止结构相同的垂直尺寸；
从与所述多个第一凹槽相对的多个第二凹槽移除所述多个牺牲层，以暴露所述多个停止结构；
移除所述多个停止结构，以暴露所述多个存储结构；以及
通过氧化所述多个存储结构的面向所述多个第二凹槽的侧壁的部分，而在所述多个第二凹槽中的所述多个存储结构之上形成多个阻挡结构。
2.根据权利要求1所述的方法，其中，形成所述多个停止结构包括：氧化所述牺牲层的面向所述第一凹槽的所述侧壁的部分。
3.根据权利要求1或2所述的方法，还包括：在移除所述多个牺牲层之前，在所述第一开口中的所述存储结构之上顺序地形成隧穿层和半导体沟道。
4.根据权利要求1或2所述的方法，还包括：在移除所述多个牺牲层之前，形成穿过所述电介质叠层垂直地延伸的第二开口，其中，移除所述多个牺牲层包括：穿过所述第二开口相对于所述电介质层和所述停止结构选择性地湿蚀刻所述牺牲层。
5.根据权利要求4所述的方法，其中，移除所述多个停止结构包括：穿过所述第二开口和所述第二凹槽相对于所述电介质层和所述存储结构选择性地湿蚀刻所述停止结构。
6.根据权利要求4所述的方法，还包括：在形成所述多个阻挡结构之后，在所述第二开口中形成狭缝结构。
7.根据权利要求1或2所述的方法，还包括：在形成所述多个阻挡结构之后，在所述第二凹槽中形成多个导电层，使得所述存储结构中的每个存储结构的垂直尺寸与所述多个导电层中的相应导电层的垂直尺寸在名义上相同。
8.根据权利要求1或2所述的方法，其中，所述停止结构包括多晶硅，所述存储结构包括氮化硅，并且所述阻挡结构包括氧化硅。
9.一种用于形成三维(3D)存储器器件的方法，包括：
在衬底之上形成穿过电介质叠层垂直地延伸的第一开口，所述电介质叠层包括电介质层和与所述电介质层交错的牺牲层；
移除所述牺牲层的面向所述开口的部分，以形成多个第一凹槽；
沿着所述多个第一凹槽的侧壁以及顶表面和底表面形成多个第一阻挡结构；
在所述多个第一凹槽中的所述多个第一阻挡结构之上形成多个存储结构；
移除所述多个牺牲层，以形成多个第二凹槽并暴露所述多个第一阻挡结构；以及
沿着所述多个第二凹槽的侧壁以及顶表面和底表面形成多个第二阻挡结构，使得所述多个第二阻挡结构中的每个第二阻挡结构的厚度与所述多个第一阻挡结构中的每个第一阻挡结构的厚度在名义上相同。
10.根据权利要求9所述的方法，其中，所述第一阻挡结构和所述第二阻挡结构包括相同的材料。
11.根据权利要求10所述的方法，其中，所述第二阻挡结构中的每个第二阻挡结构在所述第二凹槽中的相应第二凹槽的侧壁处与所述第一阻挡结构中的相应第一阻挡结构接触，以形成阻挡结构。
12.根据权利要求9-11中的任一项所述的方法，还包括：在移除所述多个牺牲层之前，在所述第一开口中的所述存储结构之上顺序地形成隧穿层和半导体沟道。
13.根据权利要求9-11中的任一项所述的方法，还包括：在移除所述多个牺牲层的剩余部分之前，形成穿过所述电介质叠层垂直地延伸的第二开口，其中，移除所述多个牺牲层包括：穿过所述第二开口相对于所述电介质层和所述第一阻挡结构选择性地湿蚀刻所述牺牲层。
14.根据权利要求13所述的方法，其中，形成所述多个第二阻挡结构包括：穿过所述第二开口和所述第二凹槽在所述第一阻挡结构和所述第二凹槽中的所述电介质层之上沉积所述第二阻挡结构。
15.根据权利要求14所述的方法，其中，沉积所述第二阻挡结构包括原子层沉积(ALD)。
16.根据权利要求13所述的方法，还包括：在形成所述多个第二阻挡结构之后，在所述第二开口中形成狭缝结构。
17.根据权利要求9-11中的任一项所述的方法，还包括：在形成所述多个第二阻挡结构之后，在所述第二凹槽中形成多个导电层，使得所述存储结构中的每个存储结构的垂直尺寸与所述导电层中的相应导电层的垂直尺寸在名义上相同。
18.根据权利要求9-11中的任一项所述的方法，其中，所述第一阻挡结构和所述第二阻挡结构包括氧化硅，并且所述存储结构包括氮化硅。
19.一种三维(3D)存储器器件，包括：
存储器叠层，其包括导电层和与所述导电层交错的电介质层；以及
沟道结构，其沿着垂直方向穿过所述存储器叠层延伸，所述沟道结构具有沿着横向方向突出并分别面向所述导电层的多个突出部分，以及分别面向所述电介质层而不沿着所述横向方向突出的多个正常部分，所述沟道结构包括分别在所述突出部分中的多个存储结构；
多个阻挡结构，各阻挡结构包括：横向地在所述导电层中的相应导电层和所述多个存储结构中的相应存储结构之间的第一部分，垂直地在所述相应存储结构和相应对的电介质层之间的第二部分，以及垂直地在所述相应导电层和所述相应对的电介质层之间的第三部分，
其中，所述多个阻挡结构中的各阻挡结构的所述第二部分和所述第三部分的垂直尺寸在名义上是相同的，使得所述导电层中的每个导电层的垂直尺寸与所述存储结构中的相应存储结构的垂直尺寸在名义上相同。
20.根据权利要求19所述的3D存储器器件，其中，所述存储结构中的每个存储结构的所述垂直尺寸小于所述相应阻挡结构的所述至少部分的垂直尺寸。
21.根据权利要求19或20所述的3D存储器器件，其中，所述阻挡结构包括氧化硅，并且所述存储结构包括氮化硅。
22.根据权利要求19或20所述的3D存储器器件，其中，所述沟道结构还包括：在所述存储结构之上的隧穿层和在所述隧穿层之上的半导体沟道。
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