KR20210038084A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 기술은 전기적 특성이 개선된 반도체 장치 및 그 제조 방법을 제공하며, 본 기술에 따른 반도체 장치 제조 방법은 기판 상에 절연층들과 희생층들이 번갈아 적층된 교번 스택을 형성하는 단계; 상기 교번 스택에 오프닝을 형성하는 단계; 상기 절연층들 사이에 수평형 리세스들을 형성하기 위해, 상기 오프닝을 통해 상기 희생층들의 제1부분을 식각하는 단계; 상기 수평형 리세스들 내에 고립된 전하트랩층들을 형성하는 단계; 상기 희생층의 제2부분이 잔류하는 상기 교번 스택을 식각하여 제2관통부를 형성하는 단계; 상기 전하트랩층들의 비-플랫 표면을 노출시키는 게이트 리세스들을 형성하기 위해, 상기 제2관통부를 통해 상기 희생층들의 제2부분을 제거하는 단계; 상기 전하트랩층들의 비-플랫 표면을 플래트닝(flattening)하는 단계; 및 상기 게이트리세스들을 채우는 게이트전극을 형성하는 단계를 포함할 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 전하트랩물질(charge trap material)을 구비하는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치의 고집적화를 위하여 3차원적으로 수직 배열되는 메모리 셀들을 구비하는 수직형 반도체 장치들이 제안되고 있다.
본 발명의 실시예는 전기적 특성이 개선된 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 실시예에 따른 반도체 장치 제조 방법은 제1층, 제2층 및 제1층과 제2층 사이에 제공된 희생층을 포함하는 스택 바디를 형성하는 단계; 상기 제1층과 제2층 사이에 제1에어갭을 형성하기 위해, 상기 희생층의 제1부분을 식각하는 단계; 상기 제1에어갭 내에 비-플랫 표면(non-flat surface)을 갖는 제3층을 형성하는 단계; 상기 제1층과 제2층 사이에 상기 제3층의 비-플랫 표면을 노출시키는 제2에어갭을 형성하기 위해, 상기 제1희생층의 제2부분을 제거하는 단계; 및 상기 제3층의 비-플랫 표면을 플래트닝(flattening)하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치 제조 방법은 기판 상에 절연층들과 희생층들이 번갈아 적층된 교번 스택을 형성하는 단계; 상기 교번 스택에 오프닝을 형성하는 단계; 상기 절연층들 사이에 수평형 리세스들을 형성하기 위해, 상기 오프닝을 통해 상기 희생층들의 제1부분을 식각하는 단계; 상기 수평형 리세스들 내에 고립된 전하트랩층들을 형성하는 단계; 상기 희생층의 제2부분이 잔류하는 상기 교번 스택을 식각하여 제2관통부를 형성하는 단계; 상기 전하트랩층들의 비-플랫 표면을 노출시키는 게이트 리세스들을 형성하기 위해, 상기 제2관통부를 통해 상기 희생층들의 제2부분을 제거하는 단계; 상기 전하트랩층들의 비-플랫 표면을 플래트닝(flattening)하는 단계; 및 상기 게이트리세스들을 채우는 게이트전극을 형성하는 단계를 포함할 수 있다.
본 기술은 전하트랩물질의 모양을 플랫(flat)하게 개질시키므로써 반도체 장치의 전기적인 특성을 개선할 수 있다.
도 1a 내지 도 1k는 일 실시예에 따른 반도체장치의 제조 방법을 설명하기 위한 도면이다.
도 2a 내지 도 2d는 플래트닝의 변형예들을 설명하기 위한 도면이다.
도 3a는 일 실시예에 따른 반도체장치를 설명하기 위한 도면이다.
도 3b는 도 3a의 일부분(200A)의 확대도이다.
도 4a 내지 도 4l은 다른 실시예에 따른 반도체장치의 제조 방법을 설명하기 위한 도면이다.
본 명세서에서 기재하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
후술하는 실시예들은 고립형 전하트랩물질(Isolated CTL)의 커버쳐 모양(Curvature Shape)을 플랫(Flat) 모양으로 컨버팅하는 방법을 제안한다.
도 1a 내지 도 1k는 일 실시예에 따른 반도체장치의 제조 방법을 설명하기 위한 도면이다.
도 1a에 도시된 바와 같이, 스택 바디(stacked body, 100)가 준비될 수 있다. 스택 바디(100)는 제1층(111), 제2층(113) 및 제1층(111)과 제2층(113) 사이에 제공된 제1희생층(112)을 포함할 수 있다.
예를 들어, 제1층(111)은 미도시된 기판 또는 다른 층(other layer) 상에 형성될 수 있다. 제1희생층(112)은 제1층(111) 상에 형성될 수 있고, 제2층(113)은 제1희생층(112) 상에 형성될 수 있다. 제1희생층(112)은 제1층(111)과 제2층(113) 사이에 위치할 수 있다.
제1희생층(112)은 제1층(111) 및 제2층(113)과 다른 물질의 층일 수 있고, 제1층(111) 및 제2층(113)에 대한 제1희생층(112)의 식각선택비(etching selectivity)는 충분히 클 수 있다. 제1층(111) 및 제2층(113)은 동일 물질 또는 다른 물질일 수 있다.
제1층(111) 및 제2층(113)은 실리콘산화물을 포함할 수 있고, 제1희생층(112)은 실리콘질화물, 금속물질 또는 폴리실리콘을 포함할 수 있다. 제1층(111) 및 제2층(113)은 실리콘질화물을 포함할 수 있고, 제1희생층(112)은 실리콘산화물을 포함할 수 있다.
도 1b에 도시된 바와 같이, 스택 바디(100)에 제1관통부(first through portion, 114)가 형성될 수 있다. 제1관통부(114)는, 예를 들어, 반응성이온식각(Reactive Ion Etching, RIE)과 같은 비등방성식각(anisotropic etching)에 의해 형성된 홀(hole) 또는 슬릿(slit)일 수 있다. 제1관통부(114)는 오프닝(opening)이라고 지칭할 수도 있다.
제1관통부(114)는 제2층(113), 제1희생층(112) 및 제1층(111)을 관통할 수 있고, 제1층(111), 제1희생층(112) 및 제2층(113)의 스택 방향(stacking direction)을 따라 연장될 수 있다. 제1관통부(114)의 측벽은 제1층(111)의 표면, 제1희생층(112)의 표면 및 제2층(113)의 표면에 의해 제공될 수 있다.
도 1c에 도시된 바와 같이, 제1관통부(114)로 식각제(etchant) 또는 식각가스(etching gas)가 공급되면, 제1희생층(112)의 일부분(이하, 제1부분이라고 약칭함)이 선택적으로 식각될 수 있다. 예를 들어, 제1희생층(112)이 실리콘산화물인 경우, 제1관통부(114)로 불산(hydrofluoric acid)을 포함하는 식각제의 공급에 의해 실리콘산화물이 식각될 수 있다. 제1층(111) 및 제2층(113)은, 예를 들어, 실리콘질화물 또는 금속물질일 수 있고, 금속물질 및 실리콘질화물은 불산을 포함하는 식각제에 대해 식각 내성을 갖는다.
다른 실시예에서, 제1희생층(112)이 실리콘질화물인 경우, 제1관통부(114)로 인산(phosphorus acid)을 포함하는 식각제의 공급에 의해 실리콘질화물이 식각될 수 있다. 제1층(111) 및 제2층(113)은, 예를 들어, 실리콘산화물일 수 있고, 실리콘산화물은 인산을 포함하는 식각제에 대해 식각내성(etching resistance)을 갖는다.
제1희생층(112)의 제1부분의 식각은 제1관통부(114) 내에 노출된 제1희생층(112)의 끝단 표면(end surface)으로부터 진행될 수 있다. 제1희생층(112)의 끝단 표면은 제1관통부(114)의 직경 방향(diametral direction) 또는 폭 방향(width direction)으로 리세스될 수 있다. 이에 따라, 제1희생층(112)의 끝단 표면(112E)은 제1관통부(114)부로부터 분리될 수 있다. 리세스된 제1희생층(112)의 끝단 표면(112E)은 라운드진 측벽, 예를 들어, 오목형 측벽(Concave shape sidewall)을 가질 수 있다.
제1희생층(112)의 제1부분의 식각에 의해, 제1관통부(114)로부터 연속되는 제1에어갭(115)이 제1층(111)과 제2층(113) 사이에 형성될 수 있다. 제1희생층(112)의 일부분(이하, 제2부분이라고 약칭함)이 제1층(111)과 제2층(113) 사이에 잔류할 수 있다. 이하, 잔류하는 제1희생층(112)의 제2부분을 도면부호 112R로 도시한다. 제1에어갭(115)은 제1관통부(114)와 제1희생층(112R) 사이에 형성될 수 있다.
도 1d에 도시된 바와 같이, 제1희생층(112R)의 끝단 표면 상에 제2희생층(116)이 형성될 수 있다. 제2희생층(116)은 제1희생층(112R)의 측벽 표면 상에 형성될 수 있다. 제2희생층(116)과 제1희생층(112R)은 서로 다른 물질일 수 있다. 제2희생층(116)을 형성하기 위해, 선택 산화 공정(Selective oxidation process)이 수행될 수 있다. 선택 산화 공정은 제1희생층(112R)의 측벽 표면을 선택적으로 산화시킬 수 있다. 선택 산화 공정은 열산화 공정(thermal oxidation process), 라디칼산화 공정(Radical oxidation process) 또는 플라즈마산화 공정(Plasma oxidation process)을 포함할 수 있다. 제1희생층(112R)이 실리콘질화물을 포함하는 경우, 제2희생층(116)은 실리콘산화질화물(silicon oxynitride) 또는 실리콘산화물(silicon oxide)일 수 있다. 제2희생층(116)의 두께는 제1에어갭(115)을 채우지 않는 극히 얇은 두께일 수 있다. 제2희생층(116)은 제1희생층(112R)의 측벽 표면을 커버링할 수 있다. 도시하지 않았으나, 선택 산화 공정이 수행되는 동안에, 제1에어갭(115) 내에 노출된 제1층(111) 및 제2층(113)의 표면들이 국부적으로 산화될 수도 있다.
제2희생층(116)은 제1희생층(112R)의 레벨에 위치하는 불연속 물질(Discrete material)로 형성될 수 있다. 제2희생층(116)은 제1층(111)과 제2층(113) 사이에 위치할 수 있다.
다른 실시예에서, 제2희생층(116)을 형성하기 위해, 연속적인 희생층(continuos sacrificial blocing layer, 도시 생략)의 증착 및 에치백 공정이 수행될 수 있다. 이 경우, 연속적인 희생층을 증착하기 위해 컨포멀 증착 공정이 수행될 수 있다. 연속적인 희생층은 실리콘산화물 또는 실리콘산화질화물을 포함할 수 있다. 제1희생층(112R)의 레벨에 불연속되는 제2희생층(116)이 잔류하도록 추가로 연속적인 희생층의 에치백 공정이 수행될 수 있다.
제2희생층(116)은 제1희생층(112R)의 끝단 표면의 프로파일을 따라 형성될 수 있다. 이에 따라, 제2희생층(116)의 표면은 라운드형 프로파일을 가질 수 있고, 제2희생층(116)의 라운드진 표면은 제1희생층(112R)의 끝단 표면에 접촉할 수 있다.
후속에 형성되는 제3층(117)이 제1희생층(112)과 서로 다른 물질인 경우, 제2희생층(116)은 생략될 수 있다. 예를 들어, 제1희생층(112)이 실리콘질화물이고, 후속 제3층(117)이 실리콘산화물인 경우, 제2희생층(116)은 생략될 수 있다. 제1희생층(112)과 후속 제3층(117)이 실리콘질화물인 경우, 제1희생층(112R)의 딥아웃 공정 동안에 식각 종점(etching end point)을 제어하기 어렵다. 이는 후술하기로 한다.
도 1e에 도시된 바와 같이, 제1에어갭(115) 내에 제3층(117)이 형성될 수 있다. 제3층(117)은 제1층(111) 및 제2층(113)의 표면을 커버링할 수 있다. 제3층(117)은 제2희생층(116)을 커버링할 수 있다. 제3층(117)은 제1에어갭(115)을 보이드없이 채울 수 있다. 제3층(117)은 전하트랩물질(charge trapping material)을 포함할 수 있다. 제3층(117)은 실리콘질화물과 같은 전하트랩 절연물질을 포함할 수 있다. 제3층(117)은 화학기상증착법(CVD) 또는 원자층증착법(ALD)과 같은 컨포멀 증착 공정에 의해 형성될 수 있다. 제3층(117)은 연속된 전하트랩물질(Continuous charge trapping material)일 수 있다. 제3층(117)은 제1에어갭(115)을 완전히 채울 수 있고, 제1관통부(114)의 중앙부를 부분적으로 채울 수 있다. 제1에어갭(115) 내에서 제3층(117)의 측벽, 즉 내부 측벽(inner sidewall, IS)은 제2희생층(116)의 측벽에 접촉될 수 있다. 제3층(117)의 내부 측벽(IS)은 제1희생층(112R)에 대향하는 방향으로 볼록할 수 있다. 제3층(117)의 내부 측벽(IS)은 라운드형 프로파일을 가질 수 있고, 제3층(117)의 라운드진 측벽은 제2희생층(116)에 접촉할 수 있다.
도 1f에 도시된 바와 같이, 제3층(117)의 트리밍 공정이 수행될 수 있다. 제3층(117)의 트리밍 공정은 선택적 식각 공정을 포함할 수 있다. 제3층(117)의 트리밍 공정은 비등방성식각 또는 이방성식각을 포함할 수 있다. 예를 들어, 제3층(117)의 트리밍 공정은 습식식각을 포함할 수 있다. 제3층(117)이 실리콘질화물을 포함하는 경우, 제3층(117)의 트리밍 공정은 인산을 이용하여 수행될 수 있다. 다른 실시예에서, 제3층(117)의 트리밍 공정은 에치백 공정을 포함할 수 있다.
제3층(117)의 트리밍 공정에 의해 고립형 제3층(Isolated third layer, 117I)이 형성될 수 있고, 고립형 제3층(117I)은 제1에어갭(115) 내에 형성될 수 있다. 고립형 제3층(117I)은 제1희생층(112R) 및 제2희생층(116)의 레벨에 위치할 수 있다. 고립형 제3층(117I)은 제2희생층(116)에 직접 접촉할 수 있다. 제2희생층(116)에 접촉하는 고립형 제3층(117I)의 측벽, 즉 고립형 제3층(117I)의 내부 측벽(IS)은 라운드형 프로파일을 가질 수 있다. 제2희생층(116)에 접촉하지 않은 고립형 제3층(117I)의 측벽, 즉 고립형 제3층(117I)의 외부 측벽(outer sidewall, OS)은 라운드형 프로파일 또는 수직형 프로파일을 가질 수 있다.
도 1g에 도시된 바와 같이, 고립형 제3층(117I) 상에 제4층(118)이 형성될 수 있다. 제4층(118)은 제1관통부(114) 내에 형성될 수 있고, 고립형 제3층(117I)을 커버링하면서 제1층(111) 및 제2층(113)의 측벽을 커버링할 수 있다. 제4층(118)은 컨포멀하게 형성될 수 있다. 제4층(118)은 실리콘산화물을 포함할 수 있다. 제4층(118)은 터널절연층의 역할을 수행할 수 있다.
제4층(118) 상에 제5층(119)이 형성될 수 있다. 제5층(119)은 반도체물질을 포함할 수 있다. 예를 들면, 제5층(119)은 다결정 반도체 물질, 비정질 반도체 물질, 또는 단결정 반도체 물질 중 어느 하나를 포함할 수 있다. 제5층(119)은 실리콘(Si), 게르마늄(Ge), 실리콘게르마늄(SiGe), Ⅲ-Ⅴ족 화합물 또는 Ⅱ-Ⅵ족 화합물을 포함할 수 있다. 제5층(119)은 폴리실리콘을 포함할 수 있다. 제5층(119)은 제1관통부(114) 내에서 제4층(118) 상에 컨포멀하게 형성될 수 있다. 제5층(119)은 제1관통부(114)를 채우지 않을 수 있다. 도시하지 않았으나, 제5층(119) 상에 절연물질을 포함하는 적어도 하나 이상의 다른 층이 더 형성될 수 있고, 다른층은 제1관통부(114)를 채울 수 있다. 제5층(119)는 채널층의 역할을 수행할 수 있다.
도 1h에 도시된 바와 같이, 제1희생층(112R)이 잔류하는 스택 바디(100)의 일부 영역에 제2관통부(120)가 형성될 수 있다. 제2관통부(120)는, 예를 들어, 반응성이온식각(RIE)과 같은 비등방성식각(anisotropic etching)에 의해 형성된 홀(hole) 또는 슬릿(slit)일 수 있다. 제2관통부(120)는 오프닝이라고 지칭할 수도 있다. 제1관통부(114)은 홀 형상일 수 있고, 제2관통부(120)는 슬릿 형상일 수 있다.
제2관통부(120)는 제2층(113), 제1희생층(112R) 및 제1층(111)을 관통할 수 있고, 제1층(111), 제1희생층(112R) 및 제2층(113)의 스택 방향을 따라 연장될 수 있다. 제2관통부(120)의 측벽은 제1층(111)의 표면, 제1희생층(112R)의 표면 및 제2층(113)의 표면에 의해 제공될 수 있다.
도 1i에 도시된 바와 같이, 제2관통부(120)로 식각제(etchant) 또는 식각가스(etching gas)가 공급되면, 제1희생층(112R)이 선택적으로 식각될 수 있다. 예를 들어, 제1희생층(112R)이 실리콘산화물인 경우, 제2관통부(120)로 불산(hydrofluoric acid)을 포함하는 식각제의 공급에 의해 실리콘산화물이 식각될 수 있다. 제1층(111) 및 제2층(113)은, 예를 들어, 실리콘질화물 또는 금속물질일 수 있고, 금속물질 및 실리콘질화물은 불산을 포함하는 식각제에 대해 식각내성을 갖는다.
다른 실시예에서, 제1희생층(112R)이 실리콘질화물인 경우, 제2관통부(120)로 인산(phosphorus acid)을 포함하는 식각제의 공급에 의해 실리콘질화물이 식각될 수 있다. 제1층(111) 및 제2층(113)은, 예를 들어, 실리콘산화물일 수 있고, 실리콘산화물은 인산을 포함하는 식각제에 대해 식각내성(etching resistance)을 갖는다.
제1희생층(112R)의 식각은 제2관통부(120) 내에 노출된 제1희생층(112R)의 끝단 표면(end surface)으로부터 진행될 수 있다. 제1희생층(112R)의 끝단 표면은 제2관통부(120)의 직경 방향(diametral direction) 또는 폭 방향(width direction)으로 리세스될 수 있다.
제1희생층(112R)의 식각에 의해, 제2관통부(120)로부터 연속되는 제2에어갭(121)이 제1층(111)과 제2층(113) 사이에 형성될 수 있다. 제1희생층(112R)은 제1층(111)과 제2층(113) 사이에 잔류하지 않을 수 있다. 예를 들어, 제1희생층(112R)은 모두 제거될 수 있고, 이에 따라 제2희생층(116)이 노출될 수 있다. 제2에어갭(121)은 제2관통부(120)와 제2희생층(116) 사이에 형성될 수 있다. 제2희생층(116)은 제1희생층(112R)의 식각 종점을 제어할 수 있다. 제1희생층(112R)의 식각 공정은 딥아웃(Dip out) 공정을 포함할 수 있다.
다음으로, 제2희생층(116)이 제거될 수 있다. 제2희생층(116)을 제거하기 위해, 습식식각이 수행될 수 있다. 제2희생층(116)을 제거하므로써, 제2에어갭(121)의 깊이가 수평하게 확장될 수 있다. 제2희생층(116)을 제거한 이후에, 제2에어갭(121) 내에서 고립형 제3층(117I)의 내부 측벽(IS)이 노출될 수 있다. 고립형 제3층(117I)의 노출된 내부 측벽(IS)은 비-플랫 표면(non-flat surface), 예를 들어 라운드형 프로파일일 수 있다. 제2에어갭(121)의 내부 에지 프로파일은 라운드형 프로파일을 가질 수 있다. 제2에어갭(121)의 라운드형 내부 에지 프로파일은 고립형 제3층(117I)의 라운드진 내부 측벽(IS)에 의해 제공될 수 있다. 고립형 제3층(117I)의 라운드진 내부 측벽(IS)은 파지티브 프로파일을 가질 수 있다. 고립형 제3층(117I)의 파지티브 라운드형 내부 측벽(IS)은 볼록형(Convex-shape) 측벽을 지칭할 수 있다.
고립형 제3층(117I)의 외부 측벽(OS)은 에어갭(121)에 의해 노출되지 않을 수 있다. 고립형 제3층(117I)의 외부 측벽(OS)은 제4층(118)에 의해 커버링되어 있으며, 라운드진 네가티브 프로파일을 가질 수 있다. 고립형 제3층(117I)의 파지티브 라운드형 외부 측벽(OS)은 오목형(Concave-shape) 측벽을 지칭할 수 있다.
도 1j에 도시된 바와 같이, 고립형 제3층(117I)의 라운드진 내부 측벽(IS)이 개질(Modify)될 수 있다. 예를 들어, 고립형 제3층(117I)의 라운드진 내부 측벽(IS)이 플랫 표면(flat surface)으로 컨버팅될 수 있다. 플랫 표면은 플랫 측벽(Flat sidewall)을 지칭할 수 있다. 플랫 표면은 수직형 측벽(vertical sidewall) 또는 경사진 측벽(Sloped sidewall)을 포함할 수 있다. 고립형 제3층(117I)의 라운드진 내부 측벽을 플랫 측벽으로 컨버팅시키는 공정을 플래트닝(flattening) 공정이라고 지칭할 수 있다.
플래트닝 공정 이후에, 고립형 제3층은 도면부호 117R과 같이 잔류할 수 있다. 고립형 제3층(117R)은 수직형 내부 측벽(VS)과 라운드형 외부 측벽(OS)을 포함할 수 있다. 수직형 내부 측벽(VS)의 탑부 표면와 바텀부 표면은 각각 제1층(111) 및 제2층(113)에 직접 접촉할 수 있다. 고립형 제3층(117R)의 라운드형 외부 측벽(OS)은 제4층(118)에 직접 접촉할 수 있다. 수직형 내부 측벽(VS)은 볼록형 측벽일 수 있고, 라운드형 외부 측벽(OS)은 오목형 측벽일 수 있다.
다른 실시예에서, 수직형 측벽(VS)의 탑부와 바텀부는 경사진 표면을 가질 수 있다. 이에 따라, 수직형 측벽(VS)과 제1 및 제2층(111, 113) 사이에 갭이 형성될 수 있다.
도 1k에 도시된 바와 같이, 고립형 제3층(117R)의 수직형 측벽(VS) 상에 제6층(122)이 형성될 수 있다. 제6층(122)은 고립형 제3층(117R)의 수직형 측벽(VS)을 커버링하면서 제1 및 제2층(111, 113)의 노출된 표면들을 커버링할 수 있다. 제6층(122)은 컨포멀하게 형성된 연속된 층일 수 있다. 제6층(122)은 컨포멀 증착 공정에 의해 증착될 수 있다. 제6층(122)은 산화물, 금속산화물, 고유전물질 또는 이들의 조합을 포함할 수 있다. 제6층(122)은 실리콘산화물, 알루미늄산화물, 하프늄산화물 또는 이들의 조합을 포함할 수 있다. 제6층(122)은 블록킹층의 역할을 수행할 수 있다.
다음으로, 제6층(122) 상에 제7층(123)이 형성될 수 있다. 제7층(123)은 도전물질을 포함할 수 있다. 제7층(123)은 폴리실리콘, 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 제7층(123)은 티타늄질화물, 텅스텐 또는 티타늄질화물과 텅스텐의 스택을 포함할 수 있다. 제7층(123)은 제2에어갭(121) 내에 형성될 수 있다. 제7층(123)을 형성하기 위해, 제2에어갭(121)을 채우도록 도전물질을 증착한 후 도전물질의 에치백 공정이 수행될 수 있다. 제7층(123)은 제1층(111)과 제2층(113) 사이에 위치할 수 있다. 제7층(123)은 게이트전극의 역할을 수행할 수 있다.
도 2a 내지 도 2d는 플래트닝의 변형예들을 설명하기 위한 도면이다.
도 2a를 참조하면, 플래트닝 공정 이후에, 고립형 제3층(117R)은 파지티브 경사진 내부 측벽(PSS)과 라운드형 외부 측벽(OS)을 포함할 수 있다.
도 2b를 참조하면, 플래트닝 공정 이후에, 고립형 제3층(117R)은 네가티브 경사진 내부 측벽(NSS)과 라운드형 외부 측벽(OS)을 포함할 수 있다.
도 2c를 참조하면, 플래트닝 공정 이후에, 고립형 제3층(117R)의 내부 측벽은 수직형 측벽(VS), 네가티브 경사진 측벽(NSS) 및 파지티브 경사진 측벽(PSS)를 포함할 수 있다. 내부 측벽의 중앙부는 수직형 측벽(VS)일 수 있고, 내부 측벽의 탑부는 파지티브 경사진 측벽(PSS)일 수 있으며, 내부 측벽의 바텀부는 네가티브 경사진 측벽(NSS)일 수 있다.
도 2d를 참조하면, 플래트닝 공정은 선택 산화를 포함할 수 있고, 이에 따라, 고립형 제3층(117I)의 내부 측벽 표면이 선택적으로 산화될 수 있다. 고립형 제3층(117R)의 내부 측벽은 수직형 측벽(VS)으로 컨버팅될 수 있고, 수직형 측벽(VS) 상에 추가 산화물층(122A)이 형성될 수 있다. 추가 산화물층(122A)은 도 1k의 제6층(122)에 대응하는 물질로서, 블록킹층의 역할을 수행할 수 있다. 추가 산화물층(122A)을 형성하는 경우에는, 제6층(122)의 형성 공정이 생략될 수도 있다.
이와 같은, 수직형 측벽, 파지티브 경사진 측벽 및 네가티브 경사진 측벽은 예를 들어, 플래트닝의 시간을 조절하므로써 얻어질 수 있다.
도 3a는 일 실시예에 따른 반도체장치를 설명하기 위한 도면이다. 도 3a는 수직형 NAND를 설명하고 있다. 도 3b는 도 3a의 일부분(200A)의 확대도이다.
도 3a를 참조하면, 수직형 NAND(200)는 3D(Three-dimension) NAND를 포함할 수 있다. 수직형 NAND(200)는 하부 구조물(201) 및 셀스택(210)을 포함할 수 있다. 셀스택(210)은 하부 구조물(201) 상에 형성될 수 있다. 셀스택(210)은 절연층(202)과 게이트전극(203)이 교대로 반복하여 적층될 수 있다. 수직형 NAND(200)는 셀스택(210)을 관통하는 복수의 수직채널구조물(220)을 더 포함할 수 있다.
절연층(202) 사이의 공간은 게이트 리세스(205)로 정의될 수 있고, 게이트 리세스(205)는 블록킹층(204) 및 게이트전극(203)으로 채워질 수 있다.
수직채널구조물(220)은, 게이트전극(203)과 이웃하는 터널절연층(221) 및 터널절연층(221)과 접촉하는 채널층(222)을 포함할 수 있다. 채널층(222)의 내부공간은 코어절연층(223)으로 채워질 수 있다. 코어절연층(223) 상에 도전패드(224)가 형성될 수 있다. 수직채널구조물(220)은 셀스택(210)을 관통하는 형상일 수 있다. 터널절연층(221)은 채널층(222)의 외벽을 에워싸는 형상일 수 있다.
게이트전극(203)과 터널절연층(221) 사이에 전하트랩층(230)이 형성될 수 있다. 전하트랩층(230)은 게이트 리세스(205)의 내측 부분을 채울 수 있다. 이를 고립형 전하트랩층이라고 지칭한다.
도 3b를 참조하면, 전하트랩층(230)은 게이트 리세스(205)의 제1부분(R1)을 채울 수 있고, 게이트전극(203) 및 블록킹층(204)은 게이트 리세스(205)의 제2부분(R2)을 채울 수 있다.
전하트랩층(230)은 수직형 측벽(230V) 및 수직형 측벽(230V)에 대향하는 라운드형 측벽(230R)을 포함할 수 있다. 수직형 측벽(230V)은 블록킹층(204)에 직접 접촉할 수 있고, 라운드형 측벽(230R)은 터널절연층(221)에 직접 접촉할 수 있다. 수직형 측벽(230V)은 플랫 표면을 제공할 수 있다.
상술한 바에 따르면, 게이트전극(203)에 대향하는 전하트랩층(230)의 측벽이 수직형 측벽(230V)을 가지므로, 수직형 NAND(200)의 전기적 특성을 개선할 수 있다.
전하트랩층(230)의 측벽이 수직형 측벽(230V)은 도 2a 내지 도 2d에 도시된 것처럼 다양한 플랫 표면을 갖도록 변형될 수 있다. 전하트랩층(230)은 게이트전극(203)의 각 레벨에 위치할 수 있고, 셀스택(210)의 스택 방향에 따라 전하트랩층(230)들은 서로 불연속될 수 있다.
도 4a 내지 도 4l은 다른 실시예에 따른 반도체장치의 제조 방법을 설명하기 위한 도면이다.
도 4a에 도시된 바와 같이, 기판(11) 상에 교번스택(Alternating stack, 11M)이 형성될 수 있다. 기판(11)은 반도체 프로세싱에 적합한 물질일 수 있다. 기판(11)은 반도체 기판을 포함할 수 있다. 예를 들어, 기판(11)은 실리콘 기판, 단결정 실리콘 기판, 폴리실리콘 기판, 비정질 실리콘 기판, 실리콘저마늄 기판, 단결정 실리콘저마늄 기판, 다결정 실리콘저마늄 기판, 탄소 도핑된 실리콘 기판, 그들의 조합 또는 그들의 다층을 포함할 수 있다. 기판(11)은 저마늄과 같은 다른 반도체 물질을 포함할 수도 있다. 기판(11)은 Ⅲ/Ⅴ족 반도체 기판, 예컨대 GaAs과 같은 화합물 반도체 기판을 포함할 수도 있다. 기판(11)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다.
교번스택(11M)은 스택 바디로서, 제1물질층과 제2물질층이 교번하여 적층될 수 있다. 제1물질층은 제1물질을 포함할 수 있고, 제2물질층은 제2물질을 포함할 수 있다. 제1물질과 제2물질은 서로 다른 물질일 수 있다. 제1물질층과 제2물질층은 각각 절연층(12)과 희생층(13)을 포함할 수 있다. 절연층(12)은 절연물질을 포함할 수 있고, 희생층(13)은 희생물질을 포함할 수 있다. 여기서, '희생물질'은 후속 공정에서 제거되는 물질을 지칭할 수 있다. 절연층(12)은 실리콘산화물, 실리콘질화물, 실리콘산화질화물, 스핀온절연물질(SOD), 절연성 금속산화물, 실리케이트 및 절연성 금속산화질물 중 적어도 하나의 절연 물질을 포함할 수 있다.
희생층(13)은 절연층(12)에 대해 선택적으로 제거될 수 있는 희생물질을 포함할 수 있다. 여기서, 희생층(13)의 제거는 절연층(12)에 대해 선택적일 수 있다. 희생층(13)의 제거속도와 절연층(12)의 제거속도 비율은 절연층(12)에 대한 희생층(13)의 제거공정의 선택비라고 지칭될 수 있다.
희생층(13)은 절연물질을 포함할 수 있다. 희생층(13)은 후속 공정에서 도전성 물질로 치환될 수 있다. 예컨대, 수직형 NAND 장치의 게이트전극(또는 워드라인)으로 치환될 수 있다. 희생층(13)은 실리콘질화물, 비정질실리콘 또는 폴리실리콘을 포함할 수 있다. 일부 실시예에서, 희생층(13)은 실리콘질화물을 포함할 수 있다.
본 실시예에서, 절연층(12)은 실리콘산화물을 포함할 수 있고, 희생층(13)은 실리콘질화물을 포함할 수 있다.
교번스택(11M)에서 절연층(12)과 희생층(13)의 교번 횟수는 메모리셀의 갯수에 대응하여 결정될 수 있다. 예를 들어, 수직하게 적층되는 메모리셀이 48개인 경우, 절연층(12)과 희생층(13)은 각각 48회 적층될 수 있다. 절연층(12) 및 희생층(13)은 기판(11)의 표면에 대해 수직한 방향으로 반복하여 적층될 수 있다.
절연층(12)은 화학기상증착법(CVD) 또는 원자층증착법(ALD)에 의해 증착될 수 있다. 희생층(13)은 화학기상증착법 또는 원자층증착법에 의해 증착될 수 있다.
교번스택(11M)의 최하부층과 최상부층은 절연층(12)일 수 있다. 절연층(12)과 희생층(13)은 동일 두께일 수 있다. 최상부 절연층(12)은 나머지 절연층(12)보다 더 두꺼울 수 있다. 최상부 절연층(12)은 절연성 캡층(Dielectric cap layer)이라고 지칭할 수 있다.
도 4b에 도시된 바와 같이, 교번스택(11M)에 오프닝(14)이 형성될 수 있다. 오프닝(14)을 형성하기 위해 마스크(도시 생략)를 이용하여 교번스택(11M)의 일부를 식각할 수 있다. 마스크는 레지스트패턴을 포함할 수 있고, 레지스트패턴은 레지스트물질 도포 및 포토리소그래피 공정에 의해 형성될 수 있다. 레지스트물질은 포토레지스트를 포함할 수 있다. 오프닝(14)을 형성하기 위한 교번스택(11M)의 식각 공정은 비등방성식각(anisotropic etch process)을 포함할 수 있다. 예를 들어, 비등방성 식각은 반응성이온식각(Reactive Ion Etching, RIE)을 포함할 수 있다. 절연층들(12)의 반응성이온식각 및 희생층들(13)의 반응성이온식각이 연속으로 수행될 수 있다.
오프닝(14)은 교번스택(11M)을 관통할 수 있고, 기판(11)의 표면으로부터 수직한 방향으로 연장될 수 있다. 오프닝(14)의 저면은 기판(11)의 표면을 노출시킬 수 있다. 오프닝(14)은 수직형 홀을 포함할 수 있다. 오프닝(14)은 복수개가 어레이될 수 있다. 탑뷰로 볼 때, 복수의 오프닝(14)은 지그재그로 어레이될 수 있다. 복수의 오프닝(14) 각각은 균일한 크기를 가질 수 있다.
오프닝(14)의 측벽은 수직프로파일(vertical profile)을 가질 수 있다. 다른 실시예에서, 오프닝(14)의 측벽은 경사진 프로파일(sloped profile)을 가질 수도 있다.
도 4c에 도시된 바와 같이, 희생층(13)의 선택적 식각 공정(selective etch process)이 수행될 수 있다. 선택적 식각 공정은 절연층(12)의 측벽 표면(sidewall surface)에 대하여 희생층(13)을 수평하게 리세스시키기(Laterally recess) 위해 수행될 수 있다. 희생층(13)의 선택적 식각 공정에 의해 오프닝(14)에 수평형 리세스(lateral recess, 15)가 형성될 수 있다. 희생층(13)의 선택적 식각 공정은 이방성식각 또는 등방성 식각을 포함할 수 있다. 예를 들어, 희생층(13)의 선택적 식각 공정은 습식식각(wet etch)을 포함할 수 있다. 희생층(13)이 실리콘질화물을 포함하고, 절연층(12)이 실리콘산화물을 포함하는 경우, 습식식각은 인산(phosphoric acid)을 이용하여 수행될 수 있다.
선택적 식각 공정 이후에, 희생층이 도면부호 13A와 같이 잔류할 수 있고, 희생층(13A)의 에지(End)는 라운드형 프로파일(round-like profile)을 가질 수 있다. 수평형 리세스(15)의 내부 측벽 표면은 라운드형 프로파일(15R)을 가질 수 있다.
이와 같이, 희생층(13A)의 에지와 수평형 리세스(15)의 내부 측벽은 모두 라운드형 프로파일을 갖되, 희생층(13A)의 에지는 네가티브 라운드형 프로파일(negative rounded profile)을 가질 수 있고, 수평형 리세스(15)의 내부 측벽은 파지티브 라운드형 프로파일(positive rounded profile)을 가질 수 있다. 희생층(13A)의 네가티브 에지 프로파일은 오목형 측벽(concave-shape sidewall)을 지칭할 수 있다.
도 4d에 도시된 바와 같이, 희생 블록킹층(sacrificail blocking layer, 16)이 형성될 수 있다. 희생 블록킹층(16)은 희생층(13A)의 측벽 표면 상에 형성될 수 있다. 희생 블록킹층(16)을 형성하기 위해, 선택 산화 공정(Selective oxidation process)이 수행될 수 있다. 선택 산화 공정은 희생층(13A)의 측벽 표면을 선택적으로 산화시킬 수 있다. 선택 산화 공정은 열산화 공정(thermal oxidation process), 라디칼산화 공정(Radical oxidation process) 또는 플라즈마산화 공정(Plasma oxidation process)을 포함할 수 있다. 희생층(13A)이 실리콘질화물을 포함하는 경우, 희생 블록킹층(16)은 실리콘산화질화물(silicon oxynitride) 또는 실리콘산화물(silicon oxide)일 수 있다. 희생 블록킹층(16)의 두께는 수평형 리세스(15)를 채우지 않는 극히 얇은 두께일 수 있다. 희생 블록킹층(16)은 희생층(13A)의 측벽 표면을 커버링할 수 있다. 도시하지 않았으나, 선택 산화 공정이 수행되는 동안에, 수평형 리세스(15) 내에 노출된 절연층(12)의 표면들이 국부적으로 산화될 수도 있다. 또한, 도시하지 않았으나, 선택 산화 공정이 수행되는 동안에, 오프닝(14)의 저면에 노출된 기판(11)의 일부 표면이 국부적으로 산화될 수도 있다.
희생 블록킹층들(16)은 희생층들(13A)의 각 레벨에 위치하는 불연속 물질(Discrete material)로 형성될 수 있다. 희생 블록킹층들(16)은 절연층들(12)에 의해 수직하게 서로 이격될 수 있다. 이와 같이, 희생 블록킹층(16)은 각각 희생층들(13A)의 측벽 표면을 커버링하면서 서로 불연속될 수 있고, 절연층들(12)의 표면들을 커버링하지 않을 수 있다.
다른 실시예에서, 희생 블록킹층들(16)을 형성하기 위해, 연속적인 희생 블록킹층(continuos sacrificial blocing layer, 도시 생략)의 증착 및 에치백 공정이 수행될 수 있다. 이 경우, 연속적인 희생 블록킹층을 증착하기 위해 컨포멀 증착 공정이 수행될 수 있다. 연속적인 희생 블록킹층은 실리콘산화물 또는 실리콘산화질화물을 포함할 수 있다. 희생층들(13A)의 각 레벨에 불연속되는 희생 블록킹층들(16)이 잔류하도록 추가로 연속적인 희생 블록킹층의 에치백 공정이 수행될 수 있다.
희생 블록킹층들(16)은 희생층(13A)의 에지 프로파일을 따라 형성될 수 있다. 이에 따라, 희생 블록킹층들(16)의 표면은 라운드형 프로파일을 가질 수 있고, 희생 블록킹층들(16)의 라운드진 표면은 희생층(13A)의 에지에 접촉할 수 있다.
도 4e에 도시된 바와 같이, 수평형 리세스(15) 내에 전하트랩층(charge trapping layer, 17)이 형성될 수 있다. 전하트랩층(17)은 절연층들(12)의 측벽을 커버링할 수 있다. 전하트랩층(17)은 희생 블록킹층들(16)을 커버링할 수 있다. 전하트랩층(17)은 수평형 리세스(15)를 보이드없이 채울 수 있다. 전하트랩층(17)은 전하트랩물질(charge trapping material)을 포함할 수 있다. 전하트랩층(17)은 실리콘질화물과 같은 전하트랩 절연물질을 포함할 수 있다. 전하트랩층(17)은 화학기상증착법(CVD) 또는 원자층증착법(ALD)과 같은 컨포멀 증착 공정에 의해 형성될 수 있다. 전하트랩층(17)은 연속된 전하트랩물질(Continuous charge trapping material)일 수 있다. 전하트랩층(17)은 수평형 리세스(15)를 완전히 채울 수 있고, 오프닝(14)의 중앙부를 부분적으로 채울 수 있다. 수평형 리세스(15) 내에서 전하트랩층(17)의 측벽, 즉 내부 측벽(inner sidewall)은 희생 블록킹층(16)의 측벽에 접촉될 수 있다. 전하트랩층(17)의 내부 측벽은 희생층(13A)에 대향하는 방향으로 볼록할 수 있다. 전하트랩층(17)의 내부 측벽은 라운드형 프로파일을 가질 수 있고, 전하트랩층(17)의 라운드진 측벽은 희생 블록킹층(16)에 접촉할 수 있다.
도 4f에 도시된 바와 같이, 전하트랩층(17)의 트리밍 공정이 수행될 수 있다. 전하트랩층(17)의 트리밍 공정은 선택적 식각 공정을 포함할 수 있다. 전하트랩층(17)의 트리밍 공정은 비등방성식각 또는 이방성식각을 포함할 수 있다. 예를 들어, 전하트랩층(17)의 트리밍 공정은 습식식각을 포함할 수 있다. 전하트랩층(17)이 실리콘질화물을 포함하는 경우, 전하트랩층(17)의 트리밍 공정은 인산을 이용하여 수행될 수 있다. 다른 실시예에서, 전하트랩층(17)의 트리밍 공정은 에치백 공정을 포함할 수 있다.
전하트랩층(17)의 트리밍 공정에 의해 고립형 전하트랩층들(Isolated charge trapping layer, 17R)이 형성될 수 있고, 고립형 전하트랩층들(17R)은 수평형 리세스들(15) 내에 각각 형성될 수 있다. 고립형 전하트랩층들(17R)은 희생층들(13A) 및 희생 블록킹층들(16)의 각 레벨에 위치할 수 있다. 고립형 전하트랩층들(17R)은 희생 블록킹층들(16)에 직접 접촉할 수 있다. 희생 블록킹층들(16)에 접촉하는 고립형 전하트랩층들(17R)의 측벽, 즉 고립형 전하트랩층들(17R)의 내부 측벽은 라운드형 프로파일을 가질 수 있다. 희생 블록킹층들(16)에 접촉하지 않은 고립형 전하트랩층들(17R)의 측벽, 즉 고립형 전하 트랩층들(17R)의 외부 측벽(outer sidewall)은 라운드형 프로파일 또는 수직형 프로파일을 가질 수 있다.
도 4g에 도시된 바와 같이, 고립형 전하트랩층들(17R) 상에 터널절연층(18)이 형성될 수 있다. 터널 절연층(18)은 오프닝(14) 내에 형성될 수 있고, 고립형 전하트랩층들(17R)을 커버링하면서 절연층들(12)의 측벽을 커버링할 수 있다. 터널절연층(18)은 실리콘산화물을 포함할 수 있다.
터널절연층(18) 상에 채널층(19)이 형성될 수 있다. 채널층(19)은 반도체물질을 포함할 수 있다. 예를 들면, 채널층(19)은 다결정 반도체 물질, 비정질 반도체 물질, 또는 단결정 반도체 물질 중 어느 하나를 포함할 수 있다. 채널층(19)은 실리콘(Si), 게르마늄(Ge), 실리콘게르마늄(SiGe), Ⅲ-Ⅴ족 화합물 또는 Ⅱ-Ⅵ족 화합물을 포함할 수 있다. 채널층(19)은 폴리실리콘을 포함할 수 있다. 채널층(19)은 오프닝(14) 내에서 터널절연층(18) 상에 컨포멀하게 형성될 수 있다. 채널층(19)은 오프닝(14)을 채우지 않을 수 있다.
채널층(19) 상에 코어절연층(20)이 형성될 수 있다. 코어절연층(20)은 실리콘 산화물 또는 실리콘질화물을 포함할 수 있다.
코어절연층(20) 상에 도전패드(21)가 형성될 수 있다. 도전패드(21)는 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 도전패드(21)는 채널층(19)과 전기적으로 접속될 수 있다. 도전패드(21)는 드레인 전극(drain electrode)이라고 지칭할 수 있다.
상술한 바와 같이, 터널절연층(18), 채널층(19), 코어절연층(20) 및 도전패드(21)는 수직 필라 구조물(22)이라고 약칭할 수 있고, 수직 필라구조물(22)은 오프닝(14)을 완전히 채울 수 있다. 채널층(19)은 U자 형상의 실린더 구조일 수 있고, 코어 절연층(20) 및 도전패드(21)는 채널층(19)의 실린더 내부를 채울 수 있다.
다른 실시예에서, 터널절연층(18)의 바텀부가 식각될 수 있고, 이에 따라 채널층(19)의 바텀부가 기판(11)에 접속될 수 있다.
도 4h에 도시된 바와 같이, 슬릿(24)이 형성될 수 있다. 슬릿(24)를 형성하기 위해, 패터닝된 하드마스크층(23)을 이용하여 교번 스택(11M)의 다른 부분을 식각할 수 있다. 슬릿(24)는 기판(11)의 표면으로부터 수직하게 연장될 수 있다. 탑뷰로 볼 때, 슬릿(24)는 라인 형상일 수 있다. 슬릿(24)는 트렌치라고 지칭할 수 있다.
도 4i에 도시된 바와 같이, 하드마스크층(23)을 제거한 후에, 희생층들(13A)이 선택적으로 제거될 수 있다. 다른 실시예에서, 하드마스크층(23)을 잔류시킨 상태에서 희생층들(13A)을 제거할 수도 있다.
희생층들(13A)을 제거하기 위해, 딥아웃 공정이 수행될 수 있다. 희생층들(13A)을 제거한 이후에, 희생 블록킹층들(16)의 일부 측벽이 노출될 수 있다.
희생층들(13A)을 제거함에 따라 절연층들(12) 사이에 게이트 리세스들(25)이 수평적으로 형성될 수 있다. 게이트 리세스들(25)은 절연층들(12)에 의해 수직하게 서로 이격될 수 있다. 게이트 리세스들(25)은 각각 희생 블록킹층들(16)의 측벽을 노출시킬 수 있다. 게이트 리세스들(25)은 기판(11)의 표면에 대해 평행하는 방향으로 연장될 수 있다. 게이트 리세스들(25)은 높이(H) 대 깊이(W)의 비율이 1:5 이상인 고종횡비를 가질 수 있다. 게이트 리세스들(25)은 기판(11)의 표면에 대해 평행하는 고종횡비를 가질 수 있다.
게이트 리세스들(25)의 내부 에지 프로파일은 라운드형 프로파일을 가질 수 있다. 게이트 리세스들(25)의 라운드형 내부 에지 프로파일은 희생 블록킹층들(16)의 라운드진 표면에 의해 제공될 수 있다.
도 4j에 도시된 바와 같이, 희생 블록킹층들(16)이 선택적으로 제거될 수 있다. 희생 블록킹층들(16)을 제거하기 위해, 습식식각이 수행될 수 있다. 희생 블록킹층들(16)을 제거하므로써, 게이트 리세스들(25)의 깊이가 확장될 수 있다. 희생 블록킹층들(16)을 제거한 이후에, 게이트 리세스들(25) 내에서 고립형 전하 트랩층들(17R)의 일부 측벽이 노출될 수 있다. 고립형 전하트랩층들(17R)의 노출된 측벽은 라운드형 프로파일일 수 있다. 게이트 리세스들(25)의 내부 에지 프로파일은 라운드형 프로파일을 가질 수 있다. 게이트 리세스들(25)의 라운드형 내부 에지 프로파일은 고립형 전하 트랩층들(17R)의 라운드진 측벽(rounded sidewall)에 의해 제공될 수 있다. 고립형 전하 트랩층들(17R)의 라운드진 측벽(rounded sidewall)은 파지티브 프로파일을 가질 수 있다. 고립형 전하 트랩층들(17R)의 파지티브 라운드형 측벽은 볼록형(Convex-shape) 측벽을 지칭할 수 있다.
고립형 전하 트랩층들(17R)의 라운드진 측벽은 비-플랫 표면을 제공할 수 있다.
도 4k에 도시된 바와 같이, 고립형 전하트랩층들(17R)의 라운드진 측벽이 개질(Modify)될 수 있다. 예를 들어, 고립형 전하트랩층들(17R)의 라운드진 측벽이 비-라운드형 측벽으로 컨버팅될 수 있다. 비-라운드형 측벽은 플랫 측벽(Flat sidewall) 또는 수직형 측벽(vertical sidewall)을 포함할 수 있다. 고립형 전하트랩층들(17R)의 라운드진 측벽을 플랫 측벽으로 컨버팅시키는 공정을 플래트닝(flattening) 공정이라고 지칭할 수 있다.
플래트닝 공정 이후에, 고립형 전하트랩층은 도면부호 17T와 같이 잔류할 수 있다. 고립형 전하트랩층(17T)은 수직형 측벽(17V)과 라운드형 측벽(17N)을 포함할 수 있다. 수직형 측벽(17V)의 탑부 표면와 바텀부 표면은 각각 절연층들(12)에 직접 접촉할 수 있다. 고립형 전하트랩층(17T)의 라운드형 측벽(17N)은 터널 절연층(18)에 직접 접촉할 수 있다.
다른 실시예에서, 고립형 전하트랩층(17T)의 플랫 측벽은, 도 2a 내지 도 2d에 도시된 바와 같이 다양하게 변형될 수 있다.
고립형 전하트랩층(17T)의 플래트닝 공정은 건식세정에 의해 수행될 수도 있다.
고립형 전하트랩층(17T)의 플래트닝 공정은 고립형 전하트랩층(17R)의 비-플랫 표면을 선택적으로 산화시키는 선택 산화 공정을 포함할 수도 있다. 이는 도 2d를 참조하기로 한다.
도 4l에 도시된 바와 같이, 고립형 전하트랩층(17T)의 수직형 측벽(17V) 상에 블록킹층(26)이 형성될 수 있다. 블록킹층(26)은 고립형 전하트랩층(17T)의 수직형 측벽(17V)을 커버링하면서 절연층들(12)의 노출된 표면들을 커버링할 수 있다. 블록킹층(26)은 컨포멀하게 형성된 연속된 층일 수 있다. 블록킹층(26)은 컨포멀 증착 공정에 의해 증착될 수 있다. 블록킹층(26)은 산화물, 금속산화물, 고유전물질 또는 이들의 조합을 포함할 수 있다. 블록킹층(26)은 실리콘산화물, 알루미늄산화물, 하프늄산화물 또는 이들의 조합을 포함할 수 있다.
다음으로, 블록킹층(26) 상에 게이트전극들(27)이 형성될 수 있다. 게이트전극들(27)은 폴리실리콘, 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 게이트전극들(27)은 티타늄질화물, 텅스텐 또는 티타늄질화물과 텅스텐의 스택을 포함할 수 있다. 게이트전극들(27)은 게이트 리세스들(25) 내에 각각 형성될 수 있다. 게이트전극들(27)을 형성하기 위해, 게이트 리세스들(25)을 채우도록 도전물질을 증착한 후 도전물질의 에치백 공정이 수행될 수 있다. 게이트전극들(27)은 게이트 리세스들(25) 내에 형성될 수 있다. 게이트전극들(27)은 절연층들(12)에 의해 서로 수직하게 이격될 수 있다.
다른 실시예에서, 게이트전극들(27)을 형성한 이후에, 블록킹층(26)이 선택적으로 식각될 수도 있다. 이에 따라, 고립형 블록킹층들(도시 생략)이 게이트 리세스들(25) 내에 잔류할 수 있다. 고립형 블록킹층들은 각각 게이트전극들(27)을 부분적으로 서라운딩하는 형상일 수 있다.
상술한 실시예에 따르면, 셀스택(MC)은 하부 구조물(11) 상에 형성될 수 있다. 셀스택(MC)은 절연층(12)과 게이트전극(27)이 교대로 반복하여 적층될 수 있다. 셀스택(MC)을 관통하는 복수의 수직채널구조물(22)이 형성될 수 있다. 수직채널구조물(22)은, 게이트전극(27)과 이웃하는 터널절연층(18) 및 터널절연층(18)과 접촉하는 채널층(19)을 포함할 수 있다. 채널층(19)의 내부공간은 코어절연층(20)으로 채워질 수 있다. 코어절연층(20) 상에 도전패드(21)가 형성될 수 있다. 터널절연층(18)은 채널층(19)의 외벽을 에워싸는 형상일 수 있다. 게이트전극(27)과 터널절연층(18) 사이에 고립형 전하트랩층(17T)이 형성될 수 있다. 고립형 전하트랩층(17T)은 게이트 리세스(25)의 내측 부분을 채울 수 있다. 게이트전극(27)과 고립형 전하트랩층(17T) 사이에 블록킹층(26)이 형성될 수 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
201 : 기판 202 : 절연층
203 : 게이트전극 204 : 블록킹층
205 : 게이트 리세스 210 : 교번 스택
220 : 수직 필라 구조물 230 : 전하트랩층

Claims (20)

  1. 제1층, 제2층 및 제1층과 제2층 사이에 제공된 희생층을 포함하는 스택 바디를 형성하는 단계;
    상기 제1층과 제2층 사이에 제1에어갭을 형성하기 위해, 상기 희생층의 제1부분을 식각하는 단계;
    상기 제1에어갭 내에 비-플랫 표면(non-flat surface)을 갖는 제3층을 형성하는 단계;
    상기 제1층과 제2층 사이에 상기 제3층의 비-플랫 표면을 노출시키는 제2에어갭을 형성하기 위해, 상기 제1희생층의 제2부분을 제거하는 단계; 및
    상기 제3층의 비-플랫 표면을 플래트닝(flattening)하는 단계
    를 포함하는 반도체 장치 제조 방법.
  2. 제1항에 있어서,
    상기 제3층의 비-플랫 표면은 라운드형 프로파일(rounded profile)을 갖는 반도체 장치 제조 방법.
  3. 제1항에 있어서,
    상기 제3층의 비-플랫 표면은 라운드형 볼록 측벽을 포함하는 반도체 장치 제조 방법.
  4. 제1항에 있어서,
    상기 제3층의 비-플랫 표면을 플래트닝하는 단계는,
    상기 제3층의 비-플랫 표면을 식각하는 단계를 포함하는 반도체 장치 제조 방법.
  5. 제1항에 있어서,
    상기 제3층을 형성하는 단계에서,
    상기 제3층은 상기 비-플랫 표면에 대향하는 라운드형 표면(rounded surface)을 더 포함하는 반도체 장치 제조 방법.
  6. 제1항에 있어서,
    상기 제1에어갭을 형성하는 단계는,
    상기 스택 바디를 관통하는 제1관통부를 형성하는 단계; 및
    상기 제1층과 제2층 사이에 제1에어갭을 형성하기 위해, 상기 제1관통부를 통해 상기 희생층의 제1부분을 식각하는 단계
    를 포함하는 반도체 장치 제조 방법.
  7. 제6항에 있어서,
    상기 희생층의 제1부분을 식각하는 단계는,
    등방성 식각에 의해 수행되는 반도체 장치 제조 방법.
  8. 제6항에 있어서,
    상기 제1에어갭 내에 비-플랫 표면을 갖는 제3층을 형성하는 단계는,
    상기 제1에어갭을 채우면서 상기 제1관통부의 측벽을 커버링하는 물질층을 형성하는 단계; 및
    상기 제1에어갭 내에 고립되는 상기 제3층을 형성하기 위해, 상기 물질층을 트리밍하는 단계
    를 포함하는 반도체 장치 제조 방법.
  9. 제1항에 있어서,
    상기 제2에어갭을 형성하는 단계는,
    상기 희생층의 제2부분이 잔류하는 상기 스택 바디를 식각하여 제2관통부를 형성하는 단계; 및
    상기 제2에어갭을 형성하기 위해, 상기 제2관통부를 통해 상기 제1희생층의 제2부분을 식각하는 단계
    를 포함하는 반도체 장치 제조 방법.
  10. 제1항에 있어서,
    상기 플래트닝 단계 이후에,
    상기 플래트닝된 표면을 갖는 제3층 상에 블록킹층을 형성하는 단계; 및
    상기 블록킹층 상에 상기 제2에어갭을 채우는 도전물질을 형성하는 단계
    를 더 포함하는 반도체 장치 제조 방법.
  11. 제1항에 있어서,
    상기 제3층은 전하트랩물질을 포함하는 반도체 장치 제조 방법.
  12. 기판 상에 절연층들과 희생층들이 번갈아 적층된 교번 스택을 형성하는 단계;
    상기 교번 스택에 오프닝을 형성하는 단계;
    상기 절연층들 사이에 수평형 리세스들을 형성하기 위해, 상기 오프닝을 통해 상기 희생층들의 제1부분을 식각하는 단계;
    상기 수평형 리세스들 내에 고립된 전하트랩층들을 형성하는 단계;
    상기 희생층의 제2부분이 잔류하는 상기 교번 스택을 식각하여 제2관통부를 형성하는 단계;
    상기 전하트랩층들의 비-플랫 표면을 노출시키는 게이트 리세스들을 형성하기 위해, 상기 제2관통부를 통해 상기 희생층들의 제2부분을 제거하는 단계;
    상기 전하트랩층들의 비-플랫 표면을 플래트닝(flattening)하는 단계; 및
    상기 게이트리세스들을 채우는 블록킹층 및 게이트전극을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  13. 제12항에 있어서,
    상기 전하트랩층의 비-플랫 표면은 라운드형 볼록 측벽을 포함하는 반도체 장치 제조 방법.
  14. 제12항에 있어서,
    상기 전하트랩층의 비-플랫 표면을 플래트닝하는 단계는,
    상기 전하트랩층의 비-플랫 표면을 식각하는 단계를 포함하는 반도체 장치 제조 방법.
  15. 제12항에 있어서,
    상기 전하트랩층들의 비-플랫 표면을 플래트닝하는 단계는,
    상기 전하트랩층들의 비-플랫 표면을 수직형 측벽 또는 경사진 측벽으로 컨버팅하는 단계를 포함하는 반도체 장치 제조 방법.
  16. 제12항에 있어서,
    상기 수평형 리세스들 내에 고립된 전하트랩층들을 형성하는 단계는,
    상기 수평형 리세스들을 채우면서 상기 오프닝의 측벽을 커버링하는 전하트랩물질층을 형성하는 단계; 및
    상기 수평형 리세스들 각각의 내부에 물리적으로 고립되는 상기 전하트랩층들을 형성하기 위해, 상기 전하트랩물질층을 트리밍하는 단계
    를 포함하는 반도체 장치 제조 방법.
  17. 제12항에 있어서,
    상기 전하트랩층은 실리콘질화물을 포함하는 반도체 장치 제조 방법.
  18. 제12항에 있어서,
    상기 수평형 리세스들 내에 고립된 전하트랩층들을 형성하는 단계 이전에,
    상기 수평형 리세스들 내의 희생층들의 표면을 선택적으로 산화시켜 희생 블록킹층을 형성하는 단계를 더 포함하는 반도체 장치 제조 방법.
  19. 제18항에 있어서,
    상기 희생 블록킹층들은 상기 플래트닝 단계 이전에 제거되는 반도체 장치 제조 방법.
  20. 제12항에 있어서,
    상기 전하트랩층의 비-플랫 표면을 플래트닝하는 단계는,
    상기 전하트랩층의 비-플랫 표면을 선택적으로 산화시키는 단계를 포함하는 반도체 장치 제조 방법.
KR1020190120775A 2019-09-30 2019-09-30 반도체 장치 및 그 제조 방법 KR20210038084A (ko)

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