KR20180101834A - 반도체장치 및 그 제조 방법 - Google Patents
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Abstract
본 기술은 신뢰성이 향상된 반도체장치 그 제조 방법을 제공하며, 본 기술에 따른 반도체장치는 하부 구조물 상에 형성되고, 절연층과 게이트구조물이 교대로 반복하여 적층된 스택구조물; 및 상기 스택구조물을 관통하는 수직채널구조물을 포함하고, 상기 게이트구조물은, 상기 수직채널구조물을 에워싸는 제1도전층; 상기 제1도전층을 에워싸는 제2도전층; 및 상기 제1도전층과 제2도전층 사이에 위치하는 임베디드 다이폴형성층을 포함할 수 있다.
Description
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로 3차원 반도체 장치 및 그 제조방법에 관한 것이다.
반도체 장치는 집적도를 높일 수 있는 다양한 구조로 개발되고 있다. 그 예로서, 3차원으로 배열된 메모리셀들을 포함하는 3차원 반도체 장치가 제안된 바 있다.
3차원 반도체 장치는 교대로 적층된 절연층 및 도전층, 이들을 관통하는 수직채널구조물을 포함한다. 메모리셀들은 수직채널구조물을 따라 3차원으로 배열된다.
본 발명의 실시예들은 신뢰성을 개선시킬 수 있는 반도체장치 및 그 제조 방법을 제공한다.
본 발명의 실시예에 따른 반도체장치는, 하부 구조물 상에 형성되고, 절연층과 게이트구조물이 교대로 반복하여 적층된 스택구조물; 및 상기 스택구조물을 관통하는 수직채널구조물을 포함하고, 상기 게이트구조물은, 상기 수직채널구조물을 에워싸는 제1도전층; 상기 제1도전층을 에워싸는 제2도전층; 및 상기 제1도전층과 제2도전층 사이에 위치하는 임베디드 다이폴형성층을 포함할 수 있다. 상기 임베디드 다이폴형성층은, 상기 제1도전층과 접촉하는 제1다이폴유도층; 및 상기 제1다이폴유도층과 접촉하는 제2다이폴유도층을 포함하되, 상기 제1다이폴유도층과 제2다이폴유도층은 상기 제1도전층의 유효일함수를 증가시키는 다이폴을 형성할 수 있다. 상기 제1다이폴유도층은 상기 제2다이폴유도층보다 산소원자면밀도가 높은 물질을 포함할 수 있다. 상기 제2다이폴유도층은 실리콘산화물을 포함하고, 상기 제1다이폴유도층은 상기 실리콘산화물보다 산소원자면밀도가 높은 물질을 포함할 수 있다. 상기 제1다이폴유도층은 알루미늄산화물 또는 하프늄산화물을 포함할 수 있다.
본 발명의 실시예에 따른 반도체장치는, 하부 구조물 상에 형성되고, 절연층과 게이트구조물이 교대로 반복하여 적층된 스택구조물; 상기 스택구조물을 관통하는 수직채널구조물; 및 상기 수직채널구조물의 외벽과 게이트구조물 사이에 위치하는 제1다이폴형성층을 포함하고, 상기 게이트구조물은, 상기 제1다이폴형성층과 접촉하는 제1도전층; 상기 제1도전층에 접촉하는 제2도전층; 및 상기 제1도전층과 제2도전층 사이에 내장된 제2다이폴형성층을 포함할 수 있다.
본 발명의 실시예에 따른 반도체장치 제조 방법은, 하부 구조물 상에 희생층과 절연층이 교대로 반복하여 적층된 몰드스택을 형성하는 단계; 상기 몰드스택을 관통하는 제1오프닝을 형성하는 단계; 상기 제1오프닝을 채우는 수직채널구조물을 형성하는 단계; 상기 희생층를 제거하여 상기 수직채널구조물의 측벽을 노출시키는 리세스를 형성하는 단계; 상기 리세스 표면을 커버링하는 라이너물질을 형성하는 단계; 및 상기 라인드 리세스의 내부를 채우며, 다이폴형성층을 포함하는 게이트구조물을 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체장치 제조 방법은, 하부 구조물 상에 희생층과 절연층이 교대로 반복하여 적층된 몰드스택을 형성하는 단계; 상기 몰드스택을 관통하는 제1오프닝을 형성하는 단계; 상기 제1오프닝을 채우는 수직채널구조물을 형성하는 단계; 상기 희생층을 제거하여 상기 수직채널구조물의 측벽을 노출시키는 리세스를 형성하는 단계; 상기 수직채널구조물의 노출된 측벽 상에 제1다이폴형성층을 형성하는 단계; 및 상기 제1다이폴형성층 상에 상기 리세스의 내부를 채우며, 제2다이폴형성층 및 도전층을 포함하는 게이트구조물을 형성하는 단계를 포함할 수 있다.
본 기술은, 산소원자면밀도가 높은 물질을 포함하는 임베디드 다이폴형성층을 형성하므로써 도전층의 유효일함수(effective workfunction, eWF)을 증가시킬 수 있다.
결국, 다이폴 엔지니어링에 의한 유효일함수 증가를 통해 백터널링(Back tunneling)이 감소하므로, 반도체장치의 신뢰성을 향상시킬 수 있다.
도 1a는 제1실시예에 따른 반도체 장치를 도시한 도면이다.
도 1b는 도 1a의 A-A'선에 따른 단면도이다.
도 1c는 다이폴형성층에 의한 다이폴 엔지니어링을 설명하기 위한 도면이다.
도 1d는 다이폴유도층의 물질에 따른 산소원자면밀도를 비교한 도면이다.
도 2a 내지 도 2m은 제1실시예에 따른 반도체장치를 제조하는 방법의 일예를 설명하기 위한 도면이다.
도 3은 제2실시예에 따른 반도체 장치를 도시한 도면이다.
도 4a 내지 도 4j는 제2실시예에 따른 반도체장치를 제조하는 방법의 일예를 설명하기 위한 도면이다.
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도 2a 내지 도 2m은 제1실시예에 따른 반도체장치를 제조하는 방법의 일예를 설명하기 위한 도면이다.
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도 4a 내지 도 4j는 제2실시예에 따른 반도체장치를 제조하는 방법의 일예를 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시 예에 한정되는 것은 아니다. 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1a는 제1실시예에 따른 반도체 장치를 도시한 도면이다. 도 1b는 도 1a의 A-A'선에 따른 단면도이다.
도 1a 및 도 1b를 참조하면, 반도체장치(100)는 하부 구조물(101), 하부 구조물(101) 상에 형성되고, 절연층(111)과 게이트구조물(112)이 교대로 반복하여 적층된 스택구조물(110) 및 스택구조물(110)을 관통하는 수직채널구조물(120)을 포함할 수 있다.
게이트구조물(112)은, 수직채널구조물(120)을 에워싸는 제1도전층(113), 제1도전층(113)을 에워싸는 제2도전층(114) 및 제1도전층(113)과 제2도전층(114) 사이에 위치하는 임베디드 다이폴형성층(115)을 포함할 수 있다. 임베디드 다이폴형성층(115)은, 제1도전층(113)과 접촉하는 제1다이폴유도층(116) 및 제1다이폴유도층(116)과 접촉하는 제2다이폴유도층(117)을 포함할 수 있다. 제1다이폴유도층(116)과 제2다이폴유도층(117)은 제1도전층(113)의 유효일함수를 증가시키는 다이폴을 형성할 수 있다. 제1다이폴유도층(116)은 제2다이폴유도층(117)보다 산소원자면밀도가 높은 물질을 포함할 수 있다. 제2다이폴유도층(117)은 실리콘산화물을 포함하고, 제1다이폴유도층(116)은 실리콘산화물보다 산소원자면밀도가 높은 물질을 포함할 수 있다. 제1다이폴유도층(116)은 실리콘산화물보다 산소원자면밀도가 높은 고유전물질, 예컨대, 알루미늄산화물 또는 하프늄산화물을 포함할 수 있다.
게이트구조물(112)은, 임베디드 다이폴형성층(115)과 제2도전층(114) 사이에 위치하는 에어갭(118)을 더 포함할 수 있다. 또한, 게이트구조물(112)은 제2도전층(114)과 접촉하는 제3도전층(119)을 더 포함할 수 있다. 제1도전층(113)과 제2도전층(114)은 각각 티타늄질화물을 포함할 수 있다. 제3도전층(119)은 텅스텐을 포함할 수 있다.
게이트구조물(112)은 제1매립부(112A)와 제2매립부(112B)를 포함할 수 있다. 제1매립부(112A)는 임베디드 다이폴유도층(115), 제1도전층(113) 및 에어갭(118)을 포함할 수 있다. 제2매립부(112B)는 제2도전층(114)과 제3도전층(119)을 포함할 수 있다.
수직채널구조물(120)은, 게이트구조물(112)과 이웃하는 전하저장층(122), 전하저장층(122)과 접촉하는 터널절연층(123) 및 터널절연층(123)과 접촉하는 채널층(124)을 포함할 수 있다. 채널층(124)의 내부공간은 갭필층(125)으로 채워질 수 있다. 갭필층(125) 상에 도전패드(126)가 형성될 수 있다. 수직채널구조물(120)은 제1오프닝(121) 내에 형성될 수 있다. 제1오프닝(121)은 스택구조물(110)을 관통하는 형상일 수 있다. 터널절연층(123)은 채널층(124)의 외벽을 에워싸는 형상일 수 있다. 전하저장층(122)은 터널절연층(123)의 외벽을 에워싸는 형상일 수 있다.
수직채널구조물(120)은 블록킹층(131)을 더 포함할 수 있다. 전하저장층(122)의 외벽에 부분적으로 블록킹층(131)이 형성될 수 있다. 블록킹층(131)은 전하저장층(122)과 제1도전층(113) 사이에 위치할 수 있다.
블록킹층(131)과 제1도전층(113) 사이에 라이너층(132)이 형성될 수 있다. 라이너층(132)과 블록킹층(131)은 제1도전층(113)의 유효일함수를 증가시키는 다이폴을 형성할 수 있다. 라이너층(132)은 블록킹층(131)보다 산소원자면밀도가 높은 물질을 포함할 수 있다. 블록킹층(131)은 실리콘산화물을 포함하고, 라이너층(132)은 실리콘산화물보다 산소원자면밀도가 높은 물질을 포함할 수 있다. 라이너층(132)은 알루미늄산화물 또는 하프늄산화물을 포함할 수 있다. 라이너층(132)은 블록킹층의 역할을 수행할 수도 있다. 따라서, 블록킹층(131)과 라이너층(132)에 의해 이중 블록킹층(Double blocking layer) 구조가 형성될 수 있다.
절연층(111) 사이의 공간은 리세스(110R)로 정의될 수 있고, 리세스(110R) 내에 게이트구조물(112)이 채워질 수 있다. 리세스(110R)의 표면은 라이너층(132)으로 라이닝될 수 있다.
이웃하는 스택구조물(110)은 제2오프닝(141)에 의해 분리될 수 있다. 제2오프닝(141)은 트렌치 형상일 수 있다.
스택구조물(110) 및 수직채널구조물(120)은 캡핑층(142)에 의해 커버링될 수 있다.
도 1c는 다이폴형성층(115)에 의한 다이폴 엔지니어링을 설명하기 위한 도면이다. 제1다이폴유도층(116)은 알루미늄산화물(Al2O3)을 포함할 수 있다. 제2다이폴유도층(117)은 실리콘산화물(SiO2)을 포함할 수 있다. 제1도전층(113)은 티타늄질화물(TiN)을 포함할 수 있다.
도 1c를 참조하면, 다이폴형성층(115)에 의해 다이폴(150)이 형성될 수 있다. 즉, 제1다이폴유도층(116)과 제2다이폴유도층(117) 사이에 다이폴(150)이 형성될 수 있다. 제1다이폴유도층(116)의 산소(O2-)가 제2다이폴유도층(117)으로 이동할 수 있다. 이에 따라 제1다이폴유도층(116)에 양전하(Positive charge, 151)가 형성되고, 제2다이폴유전층(117)에 음전하(Negatvie charge, 152)가 형성된다. 이와 같은 양전하(151) 및 음전하(152)에 의해, 제2다이폴유도층(117)으로부터 제1다이폴유도층(116) 방향으로 다이폴(150)이 형성된다. 다이폴(150)에 의해 제1도전층(113)의 유효일함수를 증가시킬 수 있다.
다른 실시예에서, 블록킹층(131)과 라이너층(132)을 '제1다이폴형성층'이라고 지칭할 수 있고, 제1다이폴유도층(116)과 제2다이폴유도층(117)을 '제2다이폴형성층'이라고 지칭할 수 있다. 제2다이폴형성층에 의해 제1도전층(113)의 유효일함수를 증가시킬 수 있고, 제1다이폴형성층에 의해 제1도전층(113)의 유효일함수를 더욱 증가시킬 수 있다.
블록킹층(131)과 라이너층(132)에 의한 다이폴(150') 엔지니어링을 설명하면 다음과 같다. 블록킹층(131)은 실리콘산화물(SiO2)을 포함할 수 있다. 라이너층(132)은 알루미늄산화물(Al2O3)을 포함할 수 있다.
서로 다른 산소원자면밀도를 갖는 블록킹층(131)과 라이너층(132) 사이에 다이폴(150')이 형성될 수 있다. 부연하면, 라이너층(132)의 산소(O2-)가 블록킹층(131)으로 이동하고, 이에 따라 라이너층(132)에 양전하(151)가 형성되고, 블록킹층(131)에 음전하(152)가 형성된다. 이와 같은 양전하(151) 및 음전하(152)에 의해, 라이너층(132)으로부터 블록킹층(131) 방향으로 다이폴(150')이 형성된다. 다이폴(150')에 의해 제1도전층(113)의 유효일함수를 증가시킬 수 있다.
도 1d는 다이폴유도층의 물질에 따른 산소원자면밀도를 비교한 도면이다.
도 1d를 참조하면, 산소원자면밀도(Areal density of Oxygen atoms, σ)는 하나의 산소원자를 함유하는 단위구조의 체적에 의해 정의될 수 있다. 예를 들어, 산소원자면밀도(σ)는 
로 정의될 수 있다. Vu는 하나의 산소원자를 함유하는 단위 구조의 체적(Volume of the unit structure containing one oxygen atom)일 수 있다. 실리콘산화물에 대한 알루미늄산화물(Al2O3)의 산소원자면밀도 비율(
)은 약 1.38일 수 있다. 실리콘산화물에 대한 하프늄산화물(HfO2)의 산소원자면밀도 비율(
)은 약 1.20일 수 있다.
한편, 이트륨산화물(Y2O3) 및 란탄늄산화물(La2O3)은 실리콘산화물보다 산소원자면밀도가 낮다. 따라서, 제1다이폴유도층(116)으로서 이트륨산화물 및 란탄늄산화물이 사용되는 경우, 제1도전층(113)의 유효일함수를 감소시킬 수 있다.
도 2a 내지 도 2m은 제1실시예에 따른 반도체장치를 제조하는 방법의 일예를 설명하기 위한 도면이다.
도 2a에 도시된 바와 같이, 하부구조물(11) 상에 몰드스택(M)이 형성될 수 있다. 몰드스택(M)은 절연층(12) 및 희생층(13)이 교대로 적층될 수 있다. 절연층(12) 및 희생층(13)은 각각 복수 층으로 형성될 수 있다. 절연층(12) 및 희생층(13)의 적층 수는 다양하게 설정될 수 있다. 절연층(12) 및 희생층(13)은 하부구조물(11) 표면과 수직한 방향으로 반복하여 적층될 수 있다. 절연층(12)과 희생층(13)은 화학기상증착법(CVD) 또는 원자층증착법(ALD)을 이용하여 형성될 수 있다. 최상부에 형성되는 절연층(12)은 후속 공정들에 의해 어택을 받아서 손상될 수 있다. 그러므로, 최상부 절연층(12)은 하부의 다른 절연층(12)보다 더 두껍게 형성될 수 있다. 희생층(13) 각각은 동일한 두께를 가질 수 있다.
절연층(12) 및 희생층(13)은 동일한 식각용액에 대해 서로 다른 식각선택비를 갖는 물질들을 각각 포함할 수 있다. 희생층(13)은 절연층(12)과 다른 물질로 형성될 수 있다. 희생층(13)은 절연층(12)에 대한 식각 선택비를 갖는 물질로 형성될 수 있다. 희생층(13)은 습식식각 공정을 통해 빠르게 제거될 수 있는 물질일 수 있다. 절연층(12)은 실리콘산화물 또는 실리콘질화물일 수 있고, 희생층(13)은 절연층(12)에 대해 식각 선택비가 있는 물질일 수 있다. 예를 들면, 희생층(13)은 실리콘산화물, 실리콘질화물, 실리콘 카바이드, 실리콘 또는 실리콘 게르마늄 중에서 선택될 수 있다. 본 실시예에서, 절연층(12)은 실리콘산화물일 수 있고, 희생층(13)은 실리콘질화물일 수 있다.
하부 구조물(11)은 기판을 포함할 수 있다. 하부구조물(11)은 기판 내에 불순물을 주입하여 형성한 소스 영역을 포함할 수 있다. 하부구조물(11)은 기판 상에 도프드 폴리실리콘층을 형성한 후, 이를 패터닝하여 형성한 소스 영역을 포함할 수 있다. 하부 구조물(11)은 내부에 파이프 트렌치가 형성된 파이프 게이트를 포함할 수 있다. 하부 구조물(11)은 기판 및 기판 상의 식각정지층을 포함할 수도 있다.
도 2b에 도시된 바와 같이, 제1오프닝(14)이 형성될 수 있다. 제1오프닝(14)은 몰드스택(M)을 식각하여 형성될 수 있다. 예를 들어, 절연층(12) 및 희생층(13)을 순차적으로 이방성 식각하여 형성할 수 있다. 제1오프닝(14)을 형성하기 위해 식각마스크층(도시 생략)이 사용될 수 있다. 제1오프닝(14)의 저면에는 하부구조물(11)의 표면이 노출될 수 있다. 제1오프닝(14)은 홀 형상(Hole shape)일 수 있다. 예컨대, 평면상(Top view)으로 볼 때, 제1오프닝(14)은 서클 형상(Circle shape)의 홀일 수 있다.
이와 같은 공정을 통해, 제1오프닝(14)을 포함하는 몰드스택패턴(M1)이 형성될 수 있다. 제1오프닝(14)은 하부구조물(11)의 표면으로부터 수직한 방향으로 형성될 수 있다. 제1오프닝(14)은 '채널홀'이라고 지칭될 수 있다.
도시하지 않았으나, 평면상으로 볼 때, 제1오프닝(14)은 복수개가 형성될 수 있고, 홀어레이(Hole array) 구조일 수 있다. 제1오프닝(14) 형성 시, 하부구조물(11)의 표면이 과도 식각(Over etch)될 수 있다.
도 2c에 도시된 바와 같이, 제1오프닝(14) 내에 전하저장물질(15A)이 형성될 수 있다. 전하저장물질(15A)은 질화물을 포함할 수 있다. 전하저장물질(15A)은 실리콘질화물을 포함할 수 있다. 전하저장물질(15A)은 제1오프닝(14)의 저면 및 측벽들을 덮으면서 몰드스택패턴(M1)의 상부면 상에 형성될 수 있다.
전하저장물질(15A) 상에 터널절연물질(16A)이 형성될 수 있다. 터널절연물질(16A)은 산화물을 포함할 수 있다. 터널절연물질(16A)은 실리콘산화물을 포함할 수 있다. 터널절연물질(16A)은 전하저장물질(15A) 상에 컨포말하게 형성될 수 있다.
터널절연물질(16A) 상에 채널물질(17A)이 형성될 수 있다. 채널물질(17A)은 반도체물질을 포함할 수 있다. 예를 들면, 채널물질(17A)은 다결정 반도체 물질, 비정질 반도체 물질, 또는 단결정 반도체 물질 중 어느 하나를 포함할 수 있다. 채널물질(17A)은 실리콘(Si), 게르마늄(Ge), 실리콘게르마늄(SiGe), Ⅲ-Ⅴ족 화합물 또는 Ⅱ-Ⅵ족 화합물을 포함할 수 있다. 채널물질(17A)은 폴리실리콘을 포함할 수 있다. 채널물질(17A)은 전하저장물질(16A) 상에 컨포말하게 형성될 수 있다.
전하저장물질(15A), 터널절연물질(16A) 및 채널물질(17A)은 화학기상증착법(CVD) 또는 원자층증착법(ALD)에 의해 형성될 수 있다.
도 2d에 도시된 바와 같이, 채널물질(17A), 터널절연물질(16A) 및 전하저장물질(15A)이 선택적으로 식각될 수 있다. 이에 따라, 제1오프닝(14) 내부에 채널층(17), 터널절연층(16) 및 전하저장층(15)이 잔류할 수 있다. 채널물질(17A), 터널절연물질(16A) 및 전하저장물질(15A)은 에치백 공정에 의해 식각될 수 있다. 제1오프닝(14)의 저면에 위치하는 채널물질(17A), 터널절연물질(16A) 및 전하저장물질(15A)이 제거될 수 있다. 아울러, 몰드스택패턴(M1) 상부면에 위치하는 터널절연물질(16A) 및 전하저장물질(15A)이 제거될 수 있다. 이로써, 제1오프닝(14)의 측벽에 채널층(17), 터널절연층(16) 및 전하저장층(15)이 형성될 수 있다. 채널층(17), 터널절연층(16) 및 전하저장층(15)은 제1오프닝(14)의 측벽에 스페이서 형상으로 형성될 수 있다. 채널층(17), 터널절연층(16) 및 전하저장층(15)은 상단 및 하단이 오픈된 형상(Opened shape)일 수 있다. 전하저장층(15)은 몰드스택패턴(M1)과 접촉할 수 있다. 채널층(17)은 내부공간(inner space, 18A)을 갖는 튜브 형상(tube shape)일 수 있다. 다른 실시예에서, 채널층(17)은 상단 및 하단이 오픈된 형상일 수 있다. 채널층(17), 터널절연층(16) 및 전하저장층(15)의 바닥면들은 동일 레벨일 수 있다. 동일 레벨로 바닥면들을 형성하기 위해, 에치백 공정 이후에 추가 식각 공정이 수행될 수 있다.
도 2e에 도시된 바와 같이, 채널층(17)의 내부 공간(18A)은 갭필물질로 완전히 채워질 수 있다. 갭필물질은 희생층(13)과의 식각 선택비가 높은 물질로 형성할 수 있다. 일 예로, 갭필물질은 실리콘 산화물 또는 실리콘질화물을 포함할 수 있다. 이 후, 갭필물질이 제1오프닝(14)의 상부면보다 낮아지게 되도록 갭필물질을 에치백할 수 있다. 이에 따라, 갭필층(18)이 형성될 수 있다.
후속하여, 갭필층(18) 상에 제1오프닝(14)을 완전히 채우도록 반도체물질을 형성하고, 몰드스택패턴(M1)의 상부면이 노출되도록 반도체물질을 평탄화할 수 있다. 이에 따라, 갭필층(18) 상에 도전패드(19)가 형성될 수 있다. 채널층(17)의 내부 공간(18A)은 갭필층(18) 및 도전패드(19)로 채워질 수 있다. 채널층(17) 및 도전패드(19)는 전기적으로 연결될 수 있다. 도전패드(19)는 채널층(17)과 동일한 물질일 수 있다. 도전패드(19)는 폴리실리콘을 포함할 수 있다. 도전패드(19)는 불순물로 도핑된 폴리실리콘일 수 있다.
채널층(17), 터널절연층(16), 전하저장층(15), 갭필층(18) 및 도전패드(19)를 통틀어, 수직채널구조물(P) 또는 필라구조물이라고 지칭할 수 있다. 본 실시예에서, 수직채널구조물(P)은 제1오프닝(14)을 채울 수 있고, 수직채널구조물(P)의 상부면은 몰드스택패턴(M1)의 상부면과 동일 레벨일 수 있다.
다른 실시예에서, 채널층(17)은 제1오프닝(14)의 중심 영역이 채워지도록 오프닝(14)의 내부에 매립될 수 있다. 이때, 갭필층(18)은 생략될 수 있고, 도전패드(19)는 채널층(17)의 최상부에 불순물을 도핑하여 형성될 수 있다.
도 2f에 도시된 바와 같이, 제2오프닝(21)이 형성될 수 있다. 제2오프닝(21)을 형성하기 위해, 수직채널구조물(P) 사이의 몰드스택패턴(M1)이 식각될 수 있다. 예컨대, 수직채널구조물(P) 사이의 절연층(12) 및 희생층(13)이 선택적으로 식각될 수 있다. 제2오프닝(21)의 형상 및 개수는 다양하게 변경될 수 있다. 제2오프닝(21)은 제1오프닝(14)을 사이에 두고 서로 나란하게 연장되는 라인 형상일 수 있다. 제2오프닝(21)은 트렌치 형상(Trench shape)일 수 있다. 제2오프닝(21)에 의해 하부구조물(11)의 상부면 및 절연층(12) 및 희생층(13)의 측벽들이 노출될 수 있다. 제2오프닝(21)에 의해 몰드스택패턴(M2)이 정의될 수 있다. 제2오프닝(21)은 수직채널구조물(P) 사이에 위치할 수 있다. 제2오프닝(21)을 형성하기 전에, 캡핑층(20)이 형성될 수 있다. 캡핑층(20)은 제2오프닝(21)을 형성하는 동안에 수직채널구조물(P)을 보호할 수 있다. 캡핑층(20)은 마스크층(도시 생략)에 의해 패터닝된 구조일 수 있다. 캡핑층(20)은 절연층(12) 및 희생층(13)에 대해 식각선택비를 갖는 물질일 수 있다. 캡핑층(20)은 실리콘산화물 또는 실리콘질화물을 포함할 수 있다. 제2오프닝(21)은 '슬릿'이라고 지칭될 수 있다.
도 2g에 도시된 바와 같이, 복수의 리세스(22)가 형성될 수 있다. 리세스(22)를 형성하기 위해, 제2오프닝(21)의 측벽들을 통해 노출된 희생층(13)을 식각 공정으로 제거할 수 있다. 리세스(22) 각각은 수직채널구조물(P)의 측벽을 부분적으로 노출시킬 수 있다. 리세스(22)는 '횡방향 리세스'라고 지칭될 수 있다. 리세스(22)를 형성하기 위해, 희생층(13)이 선택적으로 제거될 수 있다. 예를 들어, 희생층(13)이 실리콘질화물을 포함하는 경우, 희생층(13)은 인산(H3PO4) 용액을 식각 용액으로 사용하는 습식 식각 공정에 의해 제거될 수 있다. 희생층(13)의 제거에 의해 복수의 절연층(12) 사이에 리세스(22)가 형성될 수 있다. 리세스(22)에 의해 전하저장층(15)의 측벽이 부분적으로 노출될 수 있다.
도 2h에 도시된 바와 같이, 블록킹층(23)이 형성될 수 있다. 블록킹층(23)은 전하저장층(15)의 노출된 측벽에 형성될 수 있다. 블록킹층(23)은 산소원자면밀도가 낮은 물질을 포함할 수 있다. 블록킹층(23)은 전하저장층(15)의 노출된 측벽을 산화시켜 형성할 수 있다. 블록킹층(23)은 산화물을 포함할 수 있다. 블록킹층(23)은 실리콘산화물을 포함할 수 있다.
도 2i에 도시된 바와 같이, 라이너물질(24A)이 형성될 수 있다. 라이너물질(24A)은 리세스(22) 및 블록킹층(23)을 컨포말하게 커버링할 수 있다. 라이너물질(24A)은 고유전물질을 포함할 수 있다. 라이너물질(24A)은 실리콘산화물보다 산소원자면밀도가 높은 물질일 수 있다. 고유전물질은 알루미늄산화물 또는 하프늄산화물을 포함할 수 있다. 알루미늄산화물과 하프늄산화물은 실리콘산화물보다 산소원자면밀도가 높은 물질이다. 본 실시예에서, 라이너물질(24A)은 실리콘산화물보다 산소원자면밀도가 높은 고유전물질, 즉 알루미늄산화물 또는 하프늄산화물을 포함할 수 있다.
라이너물질(24A)은 블록킹층의 역할을 수행할 수도 있다. 따라서, 블록킹층(23)과 라이너물질(24A)에 의해 이중 블록킹층(Double blocking layer) 구조가 형성될 수 있다.
라이너물질(24A)로 라이닝된 리세스(22)는, '라인드 리세스(Lined recess)'라고 지칭할 수 있다.
라인드 리세스(22), 즉 라이너물질(24A)이 형성된 리세스(22) 상에 제1도전물질(25A)이 형성될 수 있다. 제1도전물질(25A)은 라이너물질(24A) 상에 컨포말하게 형성될 수 있다. 제1도전물질(25A)은 금속 질화물을 포함할 수 있다. 예를 들어, 제1도전물질(25A)은 티타늄질화물(TiN)을 포함할 수 있다. 제1도전물질(25A)은 화학양론적 조성을 갖는 티타늄질화물(TiN)을 포함할 수 있다.
제1도전물질(25A) 상에 제1다이폴유도물질(26A)이 형성될 수 있다. 제1다이폴유도물질(26A)은 제1도전물질(25A) 상에 컨포말하게 형성될 수 있다. 제1다이폴유도물질(26A)은 산소함유물질을 포함할 수 있다. 제1다이폴유도물질(26A)은 고유전물질을 포함할 수 있다. 제1다이폴유도물질(26A)은 산소원자면밀도(Areal density of Oxygen atoms, σ)가 높은 물질일 수 있다. 제1다이폴유도물질(26A)은 실리콘산화물보다 산소원자면밀도(σ)가 높은 물질일 수 있다 예컨대, 실리콘산화물의 산소원자면밀도(σ)가 1이라고 할 때, 제1다이폴유도물질(26A)은 1보다 큰 산소원자면밀도를 가질 수 있다. 제1다이폴유도물질(26A)은 알루미늄산화물 또는 하프늄산화물을 포함할 수 있다.
도 2j에 도시된 바와 같이, 제2다이폴유도물질(27A)이 형성될 수 있다. 제2다이폴유도물질(27A)은 제1다이폴유도물질(26A) 상에서 리세스(22)를 채울 수 있다. 제2다이폴유도물질(27A)은 리세스(22) 내에 위치하는 에어갭(28)을 포함할 수 있다. 제2다이폴유도물질(27A)은 산소함유물질을 포함할 수 있다. 제2다이폴유도물질(27A)은 산소원자면밀도(σ)가 낮은 물질일 수 있다. 제2다이폴유도물질(27A)은 제1다이폴유도물질(26A)보다 산소원자면밀도(σ)가 낮은 물질일 수 있다. 제2다이폴유도물질(27A)은 실리콘산화물을 포함할 수 있다. 제2다이폴유도물질(27A)은 극저온산화물(ULTO; Ultra Low Temperature Oxide)을 포함할 수 있다.
제2다이폴유도물질(27A)은 제1다이폴유도물질(26A)과 접촉할 수 있다.
도 2k에 도시된 바와 같이, 제2다이폴유도물질(27A)이 선택적으로 식각될 수 있다. 이에 따라, 리세스(22) 내부에 제2다이폴유도층(27)이 잔류할 수 있다. 제2다이폴유도층(27)의 외측에 에어갭(28G)이 잔류할 수 있다. 에어갭(28G)은 초기 에어갭(28)보다 체적이 작아질 수 있다.
제2다이폴유도물질(27A)을 선택적으로 제거한 후에, 제1다이폴유도물질(26A) 및 제1도전물질(25A)이 선택적으로 식각될 수 있다. 이에 따라, 리세스(22) 내부에 제1다이폴유도층(26) 및 제1도전층(25)이 잔류할 수 있다. 제1다이폴유도층(26) 및 제1도전층(25)은 제2다이폴유도층(27)의 일측 끝단에 정렬될 수 있다.
위와 같은 공정에 의해, 리세스(22) 내부에는 제1도전층(25), 제1다이폴유도층(26), 제2다이폴유도층(27) 및 에어갭(28G)에 의해 부분적으로 채워질 수 있다. 제1다이폴유도층(26)과 제2다이폴유도층(27)은 서로 다른 산소원자면밀도를 갖기 때문에, 제1다이폴유도층(26)과 제2다이폴유도층(27) 사이에 다이폴이 형성될 수 있다. 다이폴 엔지니어링은 도 1c와 동일할 수 있다. 부연하면, 제1다이폴유도층(26)의 산소가 제2다이폴유도층(27)으로 이동하고, 이에 따라 제1다이폴유도층(26)에 양전하(Positive charge)가 형성되고, 제2다이폴유전층(27)에 음전하(Negatvie charge)가 형성된다. 이와 같은 양전하 및 음전하에 의해, 제2다이폴유도층(27)으로부터 제1다이폴유도층(26) 방향으로 다이폴이 형성된다. 다이폴에 의해 제1도전층(25)의 유효일함수를 증가시킬 수 있다. 제1도전층(25)의 유효일함수가 증가하면, 백터널링(Back tunneling)이 감소될 수 있다. 백터널링이 감소하므로, 반도체장치의 신뢰성을 향상시킬 수 있다.
상술한 바와 같이, 제1도전층(25)의 유효일함수를 증가시키기 위해서는, 제1도전층(25)에 접촉하는 제1다이폴유도층(26)이 높은 산소원자면밀도를 가질 필요가 있다. 한편, 제1다이폴유도층(26)이 제2다이폴유도층(27)보다 낮은 산소원자면밀도를 갖는 경우, 제1도전층(25)의 유효일함수가 감소될 수 있다.
제1다이폴유도층(26)과 제2다이폴유도층(27)은 다이폴형성층(DF)이 될 수 있다. 제1다이폴유도층(26)은 '제1산소함유층'이라고 지칭될 수 있고, 제2다이폴유도층(27)은 '제2산소함유층'이라고 지칭될 수 있다. 따라서, 제1산소함유층은 제2산소함유층보다 산소원자면밀도가 높은 물질일 수 있다.
도 2l에 도시된 바와 같이, 제2도전물질(29A)이 형성될 수 있다. 제2도전물질(29A)은 컨포말하게 형성될 수 있다. 제2도전물질(29A)과 제1도전층(25)은 동일 물질일 수 있다. 제2도전물질(29A)은 금속 질화물을 포함할 수 있다. 예를 들어, 제2도전물질(29A)은 티타늄질화물(TiN)을 포함할 수 있다.
제2도전물질(29A) 상에 리세스(22)를 완전히 채우는 제3도전물질(30A)이 형성될 수 있다. 제3도전물질(30A)은 저저항물질을 포함할 수 있다. 제3도전물질(30A)은 제1도전층(25) 및 제2도전물질(29A)보다 저항이 낮은 물질을 포함할 수 있다. 제3도전물질(30A)은 금속-베이스 물질일 수 있다. 제3도전물질(30A)은 금속, 금속 실리사이드, 금속 질화물 또는 이들의 조합을 포함할 수 있다. 예를 들면, 금속은 니켈, 코발트, 플래티늄, 타타늄, 탄탈륨 또는 텅스텐을 포함할 수 있다, 금속 실리사이드는 니켈 실리사이드, 코발트 실리사이드, 플래티늄 실리사이드, 티타늄 실리사이드, 탄탈륨 실리사이드 또는 텅스텐 실리사이드를 포함할 수 있다. 본 실시예에서, 제3도전물질(30A)은 텅스텐을 포함할 수 있다.
도 2m에 도시된 바와 같이, 제2도전층(29) 및 제3도전층(30)이 형성될 수 있다. 제2도전층(29)는 제2도전물질(29A)의 등방성식각에 의해 형성될 수 있다. 제3도전층(30)는 제3도전물질(30A)의 등방성식각에 의해 형성될 수 있다. 제2도전층(29) 및 제3도전층(30)은 리세스(22)의 나머지 부분을 완전히 채울 수 있다. 제2도전층(29)에 의해 에어갭(28G)이 캡핑될 수 있다. 에어갭(28G)은 제2도전층(29)과 제2다이폴유도층(27) 사이에 위치할 수 있다.
다음으로, 라이너물질(24A)이 식각될 수 있다. 이에 따라, 리세스(22) 내부에 라이너층(24)이 잔류할 수 있다. 라이너물질(24A)은 등방성식각에 의해 식각될 수 있다. 라이너층(24)은 제1도전층(25) 및 제2도전층(29)과 접촉할 수 있다. 라이너층(24)은 블록킹층(23) 및 절연층(12)과 접촉할 수 있다. 다른 실시예에서, 라이너물질(24A)은 식각되지 않을 수 있다.
위와 같이, 리세스(22)의 내부는 라이너층(24), 제1매립부(R1)와 제2매립부(R2)에 의해 채워질 수 있다. 리세스(22)의 표면은 라이너층(24)에 의해 라이닝될 수 있다. 제1매립부(R1)는 리세스(22)의 안쪽 부분을 채울 수 있고, 제2매립부(R2)는 리세스(22)의 바깥 부분을 채울 수 있다. 제1매립부(R1)는 이너 필구조(Inner fill structure)라고 지칭할 수 있다. 제1매립부(R1)는 제1도전층(25), 제1다이폴유도층(26), 제2다이폴유도층(27) 및 에어갭(28G)을 포함할 수 있다. 제2매립부(R2)는 제2도전층(29) 및 제3도전층(30)을 포함할 수 있다. 제1매립부(R1)와 제2매립부(R2)는 제1도전층(25)과 제2도전층(29)에 의해 전기적으로 접속될 수 있다. 다른 실시예에서, 제1도전층(25)은 '제1배리어층'이라고 지칭될 수 있고, 제2도전층(29)은 '제2배리어층'이라고 지칭될 수 있다. 제3도전층(30)이 텅스텐을 포함하는 경우, 게이트구조물은 텅스텐 부분 채움 구조(W partial fill structure)라고 지칭할 수 있다.
제1매립부(R1)와 제2매립부(R2)는 '게이트구조물'이라고 지칭될 수 있다. 제1도전층(25), 제2도전층(29) 및 제3도전층(30)은 게이트전극이라고 지칭될 수 있다. 따라서, 게이트구조물은 에어갭(28G), 다이폴형성층(DF) 및 게이트전극을 포함할 수 있고, 다이폴형성층(DF) 및 에어갭(28G)은 게이트구조물 내부에 내장된 형상일 수 있다. 따라서, 다이폴형성층(DF)은 '임베디드 다이폴형성층(embedded dipole layer)'이라고 지칭할 수 있다.
게이트구조물은 수직채널구조물(P)을 에워싸는 형상일 수 있다. 제1매립부(R1)는 수직채널구조물(P)의 측벽을 에워싸는 형상일 수 있다. 제2매립부(R2)는 제1매립부(R1)를 에워싸는 형상일 수 있다.
도 3은 제2실시예에 따른 반도체장치를 도시한 도면이다. 제2실시예에 따른 반도체장치(100M)는 블록킹층(131')을 제외하고, 나머지 구성요소들은 도 1b의 반도체장치(100)와 동일할 수 있다.
도 3을 참조하면, 반도체장치(100M)는 하부 구조물(101), 하부 구조물(101) 상에 형성되고, 절연층(111)과 게이트구조물(112)이 교대로 반복하여 적층된 스택구조물(110) 및 스택구조물(110)을 관통하는 수직채널구조물(120)을 포함할 수 있다.
게이트구조물(112)은, 수직채널구조물(120)을 에워싸는 제1도전층(113), 제1도전층(113)을 에워싸는 제2도전층(114) 및 제1도전층(113)과 제2도전층(114) 사이에 위치하는 임베디드 다이폴형성층(115)을 포함할 수 있다. 임베디드 다이폴형성층(115)은, 제1도전층(113)과 접촉하는 제1다이폴유도층(116) 및 제1다이폴유도층(116)과 접촉하는 제2다이폴유도층(117)을 포함할 수 있다. 제1다이폴유도층(116)과 제2다이폴유도층(117)은 제1도전층(113)의 유효일함수를 증가시키는 다이폴을 형성할 수 있다. 제1다이폴유도층(116)은 제2다이폴유도층(117)보다 산소원자면밀도가 높은 물질을 포함할 수 있다. 제2다이폴유도층(117)은 실리콘산화물을 포함하고, 제1다이폴유도층(116)은 실리콘산화물보다 산소원자면밀도가 높은 물질을 포함할 수 있다. 제1다이폴유도층(116)은 알루미늄산화물 또는 하프늄산화물을 포함할 수 있다.
게이트구조물(112)은, 임베디드 다이폴형성층(115)과 제2도전층(114) 사이에 위치하는 에어갭(118)을 더 포함할 수 있다. 또한, 게이트구조물(112)은 제2도전층(114)과 접촉하는 제3도전층(119)을 더 포함할 수 있다. 제1도전층(113)과 제2도전층(114)은 각각 티타늄질화물을 포함할 수 있다. 제3도전층(119)은 텅스텐을 포함할 수 있다.
게이트구조물(112)은 제1매립부(112A)와 제2매립부(112B)를 포함할 수 있다. 제1매립부(112A)는 임베디드 다이폴유도층(115), 제1도전층(113) 및 에어갭(118)을 포함할 수 있다. 제2매립부(112B)는 제2도전층(114)과 제3도전층(119)을 포함할 수 있다.
수직채널구조물(120)은, 게이트구조물(112)과 접촉하는 블록킹층(131'), 블록킹층(131')과 접촉하는 전하저장층(122), 전하저장층(122)과 접촉하는 터널절연층(123) 및 터널절연층(123)과 접촉하는 채널층(124)을 포함할 수 있다. 채널층(124)의 내부공간은 갭필층(125)으로 채워질 수 있다. 갭필층(125) 상에 도전패드(126)가 형성될 수 있다. 수직채널구조물(120)은 제1오프닝(121) 내에 형성될 수 있다. 제1오프닝(121)은 스택구조물(110)을 관통하는 형상일 수 있다.
이와 같이, 제2실시예의 반도체장치(100M)는 수직채널구조물(120)의 최외벽에 블록킹층(131')이 위치할 수 있다. 블록킹층(131')은 전하저장층(122)의 외벽을 풀리 커버링할 수 있다. 블록킹층(131')의 높이는 전하저장층(122)과 동일할 수 있다. 블록킹층(131')은 전하저장층(122)과 제1도전층(113) 사이에 위치할 수 있다.
블록킹층(131')과 제1도전층(113) 사이에 라이너층(132)이 형성될 수 있다. 라이너층(132)과 블록킹층(131')은 상기 제1도전층(113)의 유효일함수를 증가시키는 다이폴을 형성할 수 있다. 라이너층(132)은 블록킹층(131')보다 산소원자면밀도가 높은 물질을 포함할 수 있다. 블록킹층(131')은 실리콘산화물을 포함하고, 라이너층(132)은 실리콘산화물보다 산소원자면밀도가 높은 물질을 포함할 수 있다. 라이너층(132)은 알루미늄산화물 또는 하프늄산화물을 포함할 수 있다. 라이너층(132)은 블록킹층의 역할을 수행할 수도 있다. 따라서, 블록킹층(131')과 라이너층(132)에 의해 이중 블록킹층 구조가 형성될 수 있다.
절연층(111) 사이의 공간은 리세스(110R)로 정의될 수 있고, 리세스(110R) 내에 게이트구조물(112)이 채워질 수 있다. 리세스(110R)의 표면은 라이너층(132)으로 라이닝될 수 있다.
이웃하는 스택구조물(110)은 제2오프닝(141)에 의해 분리될 수 있다. 제2오프닝(141)은 트렌치 형상일 수 있다.
스택구조물(110) 및 수직채널구조물(120)은 캡핑층(142)에 의해 커버링될 수 있다.
도 4a 내지 도 4j는 제2실시예에 따른 반도체장치를 제조하는 방법의 일예를 설명하기 위한 도면이다. 제2실시예에 따른 반도체 장치의 제조방법 중 몰딩스택(M) 형성부터 제1오프닝(14)의 형성까지의 제조 방법은 도 2a 및 도 2b를 참조하여 설명된 제조방법과 동일할 수 있다.
도 4a에 도시된 바와 같이, 제1오프닝(14) 내에 블록킹물질(23A)이 형성될 수 있다. 블록킹물질(23A)은 실리콘산화물 또는 고유전물질을 포함할 수 있다. 블록킹물질(23A)은 단일 층 또는 복수의 층들로 구성될 수 있다. 예를 들면, 블로킹물질(23A)은 실리콘산화물을 포함하는 단일 층일 수 있다.
블록킹물질(23A) 상에 전하저장물질(15A)이 형성될 수 있다. 전하저장물질(15A)은 질화물을 포함할 수 있다. 전하저장물질(15A)은 실리콘질화물을 포함할 수 있다. 전하저장물질(15A)은 제1오프닝(14)의 저면 및 측벽들을 덮으면서 몰드스택패턴(M1)의 상부면 상에 형성될 수 있다.
전하저장물질(15A) 상에 터널절연물질(16A)이 형성될 수 있다. 터널절연물질(16A)은 산화물을 포함할 수 있다. 터널절연물질(16A)은 실리콘산화물을 포함할 수 있다.
터널절연물질(16A) 상에 채널물질(17A)이 형성될 수 있다. 채널물질(17A)은 반도체물질을 포함할 수 있다. 예를 들면, 채널물질(17A)은 다결정 반도체 물질, 비정질 반도체 물질, 또는 단결정 반도체 물질 중 어느 하나를 포함할 수 있다. 채널물질(17A)은 실리콘(Si), 게르마늄(Ge), 실리콘게르마늄(SiGe), Ⅲ-Ⅴ족 화합물,및/또는 Ⅱ-Ⅵ족 화합물을 포함할 수 있다. 채널물질(17A)은 폴리실리콘을 포함할 수 있다.
블록킹물질(23A), 전하저장물질(15A), 터널절연물질(16A) 및 채널물질(17A)은 화학기상증착법(CVD) 또는 원자층증착법(ALD)에 의해 형성될 수 있다.
도 4b에 도시된 바와 같이, 채널물질(17A), 터널절연물질(16A), 전하저장물질(15A) 및 블록킹물질(23A)이 선택적으로 식각될 수 있다. 이에 따라, 제1오프닝(14) 내부에 채널층(17), 터널절연층(16), 전하저장층(15) 및 블록킹층(23')이 잔류할 수 있다. 채널물질(17A), 터널절연물질(16A), 전하저장물질(15A) 및 블록킹물질(23A)은 에치백 공정에 의해 식각될 수 있다. 제1오프닝(14)의 저면에 위치하는 채널물질(17A), 터널절연물질(16A), 전하저장물질(15A) 및 블록킹물질(23A)이 제거될 수 있다. 아울러, 몰드스택패턴(M1) 상부면에 위치하는 채널물질(17A), 터널절연물질(16A), 전하저장물질(15A) 및 블록킹물질(23A)이 제거될 수 있다. 이로써, 제1오프닝(14)의 내측벽에 채널층(17), 터널절연층(16), 전하저장층(15) 및 블록킹층(23')이 형성될 수 있다. 채널층(17), 터널절연층(16), 전하저장층(15) 및 블록킹층(23')은 제1오프닝(14)의 내벽에 스페이서 형태로 형성될 수 있다. 채널층(17), 터널절연층(16), 전하저장층(15) 및 블록킹층(23')은 상단 및 하단이 오픈된 형상(Opened shape)일 수 있다. 블록킹층(23')은 몰드스택패턴과 접촉할 수 있다. 채널층(17)은 내부공간(inner space, 18A)을 갖는 튜브 형상(tube shape)일 수 있다. 다른 실시예에서, 채널층(17)은 상단 및 하단이 오픈된 형상일 수 있다.
도 4c에 도시된 바와 같이, 채널층(17)의 내부 공간(18A)은 갭필물질로 완전히 채워질 수 있다. 갭필물질은 희생층(13)과의 식각 선택비가 높은 물질로 형성할 수 있다. 일 예로, 갭필물질은 실리콘 산화물 또는 실리콘질화물을 포함할 수 있다. 이 후, 갭필물질이 제1오프닝(14)의 상부면보다 낮아지게 되도록 갭필물질을 에치백할 수 있다. 이에 따라, 갭필층(18)이 형성될 수 있다.
후속하여, 갭필층(18) 상에 제1오프닝(14)을 완전히 채우도록 반도체물질을 형성하고, 몰드스택패턴(M1)의 상부면이 노출되도록 반도체물질을 평탄화할 수 있다. 이에 따라, 갭필층(18) 상에 도전패드(19)가 형성될 수 있다. 채널층(17)의 내부 공간은 갭필층(18) 및 도전패드(19)로 채워질 수 있다. 채널층(17) 및 도전패드(19)는 전기적으로 연결될 수 있다. 도전패드(19)는 채널층(17)과 동일한 물질일 수 있다. 도전패드(19)는 폴리실리콘을 포함할 수 있다. 도전패드(19)는 불순물이 도핑될 수 있다.
채널층(17), 터널절연층(16), 전하저장층(15), 블록킹층(23'), 갭필층(18) 및 도전패드(19)를 통틀어, 수직채널구조물(P) 또는 필라구조물이라고 지칭할 수 있다. 본 실시예에서, 수직채널구조물(P)은 제1오프닝(14)을 채울 수 있다.
다른 실시예에서, 채널층(17)은 제1오프닝(14)의 중심 영역이 채워지도록 오프닝(14)의 내부에 매립될 수 있다. 이때, 갭필층(18)은 생략될 수 있다. 도전패드(19)는 채널층(17)의 최상부에 불순물을 도핑하여 형성될 수도 있다.
도 4d에 도시된 바와 같이, 제2오프닝(21)이 형성될 수 있다. 제2오프닝(21)을 형성하기 위해, 수직채널구조물(P) 사이의 몰드스택패턴(M1)의 일부가 식각될 수 있다. 예컨대, 수직채널구조물(P) 사이의 절연층(12) 및 희생층(13)이 선택적으로 식각될 수 있다. 제2오프닝(21)의 형태 및 개수는 이에 한정되지 않고 다양하게 변경될 수 있다. 제2오프닝(21)은 제1오프닝(14)을 사이에 두고 서로 나란하게 연장되는 라인 형상일 수 있다. 제2오프닝(21)은 트렌치 형상일 수 있다. 제2오프닝(21)에 의해 하부구조물(11)의 상부면 및 절연층(12) 및 희생층들(13)의 측벽들이 노출될 수 있다. 제2오프닝(21)에 의해 몰드스택패턴(M2)이 정의될 수 있다. 제2오프닝(21)은 수직채널구조물(P) 사이에 위치할 수 있다. 제2오프닝(21)을 형성하기 전에, 캡핑층(20)이 형성될 수 있다. 캡핑층(20)은 제2오프닝(21)을 형성하는 동안에 수직채널구조물(P)을 보호할 수 있다. 캡핑층(20)은 마스크층(도시 생략)에 의해 패터닝된 구조일 수 있다. 캡핑층(20)은 절연층(12) 및 희생층(13)에 대해 식각선택비를 갖는 물질일 수 있다. 캡핑층(20)은 실리콘산화물 또는 실리콘질화물을 포함할 수 있다. 제2오프닝(21)은 '슬릿'이라고 지칭될 수 있다.
도 4e에 도시된 바와 같이, 복수의 리세스(22)가 형성될 수 있다. 리세스(22)를 형성하기 위해, 제2오프닝(21)의 측벽들을 통해 노출된 희생층(13)을 식각 공정으로 제거할 수 있다. 리세스(22) 각각은 수직채널구조물(P)의 측벽을 부분적으로 노출시킬 수 있다. 리세스(22)는 '횡방향 리세스'라고 지칭될 수 있다. 리세스(22)를 형성하기 위해, 희생층(13)이 선택적으로 제거될 수 있다. 예를 들어, 희생층(13)이 실리콘질화물을 포함하는 경우, 희생층(13)은 인산(H3PO4) 용액을 식각 용액으로 사용하는 습식 식각 공정에 의해 제거될 수 있다. 희생층(13)의 제거에 의해 복수의 절연층(12) 사이에 리세스(22)가 형성될 수 있다. 리세스(22)에 의해 블록킹층(23')의 측벽이 부분적으로 노출될 수 있다.
도 4f에 도시된 바와 같이, 라이너물질(24A)이 형성될 수 있다. 라이너물질(24A)은 리세스(22)를 컨포말하게 커버링할 수 있다. 라이너물질(24A)은 고유전물질을 포함할 수 있다. 라이너물질(24A)은 실리콘산화물보다 산소원자면밀도가 높은 물질일 수 있다. 고유전물질은 알루미늄산화물 또는 하프늄산화물을 포함할 수 있다. 알루미늄산화물과 하프늄산화물은 실리콘산화물보다 산소원자면밀도가 높은 물질이다. 본 실시예에서, 라이너물질(24A)은 실리콘산화물보다 산소원자면밀도가 높은 고유전물질, 즉 알루미늄산화물 또는 하프늄산화물을 포함할 수 있다.
라이너물질(24A)은 블록킹층의 역할을 수행할 수도 있다. 따라서, 블록킹층(23')과 라이너물질(24A)에 의해 이중 블록킹층(Double blocking layer) 구조가 형성될 수 있다.
라이너물질(24A)로 라이닝된 리세스(22)는, '라인드 리세스(Lined recess)'라고 지칭할 수 있다.
라인드 리세스(22), 즉 라이너물질(24A)이 형성된 리세스(22) 상에 제1도전물질(25A)이 형성될 수 있다. 제1도전물질(25A)은 라이너물질(24A) 상에 컨포말하게 형성될 수 있다. 제1도전물질(25A)은 금속 질화물을 포함할 수 있다. 예를 들어, 제1도전물질(25A)은 티타늄질화물(TiN)을 포함할 수 있다.
제1도전물질(25A) 상에 제1다이폴유도물질(26A)이 형성될 수 있다. 제1다이폴유도물질(26A)은 제1도전물질(25A) 상에 컨포말하게 형성될 수 있다. 제1다이폴유도물질(26A)은 산소함유물질을 포함할 수 있다. 제1다이폴유도물질(26A)은 고유전물질을 포함할 수 있다. 제1다이폴유도물질(26A)은 산소원자면밀도(σ)가 높은 물질일 수 있다. 제1다이폴유도물질(26A)은 실리콘산화물보다 산소원자면밀도(σ)가 높은 물질일 수 있다 예컨대, 제1다이폴유도물질(26A)은 알루미늄산화물 또는 하프늄산화물을 포함할 수 있다.
도 4g에 도시된 바와 같이, 제2다이폴유도물질(27A)이 형성될 수 있다. 제2다이폴유도물질(27A)은 제1다이폴유도물질(26A) 상에서 리세스(22)를 채울 수 있다. 제2다이폴유도물질(27A)은 리세스(22) 내에 위치하는 에어갭(28)을 포함할 수 있다. 제2다이폴유도물질(27A)은 산소함유물질을 포함할 수 있다. 제2다이폴유도물질(27A)은 산소원자면밀도(σ)가 낮은 물질일 수 있다. 제2다이폴유도물질(27A)은 제1다이폴유도물질(26A)보다 산소원자면밀도(σ)가 낮은 물질일 수 있다. 제2다이폴유도물질(27A)은 실리콘산화물을 포함할 수 있다. 제2다이폴유도물질(27A)은 극저온산화물(ULTO)을 포함할 수 있다.
제2다이폴유도물질(27A)은 제1다이폴유도물질(26A)과 접촉할 수 있다.
도 4h에 도시된 바와 같이, 제2다이폴유도물질(27A)이 선택적으로 식각될 수 있다. 이에 따라, 리세스(22) 내부에 제2다이폴유도층(27)이 잔류할 수 있다. 제2다이폴유도층(27)의 외측에 에어갭(28G)이 잔류할 수 있다. 에어갭(28G)은 초기 에어갭(28)보다 체적이 작아질 수 있다.
제2다이폴유도물질(27A)을 선택적으로 제거한 후에, 제1다이폴유도물질(26A) 및 제1도전물질(25A)이 선택적으로 식각될 수 있다. 이에 따라, 리세스(22) 내부에 제1다이폴유도층(26) 및 제1도전층(25)이 잔류할 수 있다. 제1다이폴유도층(26) 및 제1도전층(25)은 제2다이폴유도층(27)의 일측 끝단에 정렬될 수 있다.
위와 같은 공정에 의해, 리세스(22) 내부에는 제1도전층(25), 제1다이폴유도층(26), 제2다이폴유도층(27) 및 에어갭(28G)에 의해 부분적으로 채워질 수 있다. 제1다이폴유도층(26)과 제2다이폴유도층(27)은 서로 다른 산소원자면밀도를 갖기 때문에, 제1다이폴유도층(26)과 제2다이폴유도층(27) 사이에 다이폴이 형성될 수 있다. 부연하면, 제1다이폴유도층(26)의 산소가 제2다이폴유도층(27)으로 이동하고, 이에 따라 제1다이폴유도층(26)에 양전하(Positive charge)가 형성되고, 제2다이폴유전층(27)에 음전하(Negatvie charge)가 형성된다. 이와 같은 양전하 및 음전하에 의해, 제2다이폴유도층(27)으로부터 제1다이폴유도층(26) 방향으로 다이폴이 형성된다. 다이폴에 의해 제1도전층(25)의 유효일함수를 증가시킬 수 있다. 제1도전층(25)의 유효일함수가 증가하면, 백터널링(Back tunneling)이 감소될 수 있다. 백터널링이 감소하므로, 반도체장치의 신뢰성을 향상시킬 수 있다.
상술한 바와 같이, 제1도전층(25)의 유효일함수를 증가시키기 위해서는, 제1도전층(25)에 접촉하는 제1다이폴유도층(26)이 높은 산소원자면밀도를 가질 필요가 있다. 한편, 제1다이폴유도층(26)이 제2다이폴유도층(27)보다 낮은 산소원자면밀도를 갖는 경우, 제1도전층(25)의 유효일함수가 감소될 수 있다.
제1다이폴유도층(26)과 제2다이폴유도층(27)은 다이폴형성층(DF)이 될 수 있다. 제1다이폴유도층(26)은 '제1산소함유층'이라고 지칭될 수 있고, 제2다이폴유도층(27)은 '제2산소함유층'이라고 지칭될 수 있다. 따라서, 제1산소함유층은 제2산소함유층보다 산소원자면밀도가 높은 물질일 수 있다.
도 4i에 도시된 바와 같이, 제2도전물질(29A)이 형성될 수 있다. 제2도전물질(29A)은 컨포말하게 형성될 수 있다. 제2도전물질(29A)과 제1도전층(25)은 동일 물질일 수 있다. 제2도전물질(29A)은 금속 질화물을 포함할 수 있다. 예를 들어, 제2도전물질(29A)은 티타늄질화물(TiN)을 포함할 수 있다.
제2도전물질(29A) 상에 리세스(22)를 완전히 채우는 제3도전물질(30A)이 형성될 수 있다. 제3도전물질(30A)은 저저항물질을 포함할 수 있다. 제3도전물질(30A)은 제1도전층(25) 및 제2도전물질(29A)보다 저항이 낮은 물질을 포함할 수 있다. 제3도전물질(30A)은 금속-베이스 물질일 수 있다. 제3도전물질(30A)은 금속, 금속 실리사이드, 금속 질화물 또는 이들의 조합을 포함할 수 있다. 예를 들면, 금속은 니켈, 코발트, 플래티늄, 타타늄, 탄탈륨 또는 텅스텐을 포함할 수 있다, 금속 실리사이드는 니켈 실리사이드, 코발트 실리사이드, 플래티늄 실리사이드, 티타늄 실리사이드, 탄탈륨 실리사이드 또는 텅스텐 실리사이드를 포함할 수 있다. 본 실시예에서, 제3도전물질(30A)은 텅스텐을 포함할 수 있다.
도 4j에 도시된 바와 같이, 제2도전층(29) 및 제3도전층(30)이 형성될 수 있다. 제2도전층(29)는 제2도전물질(29A)의 등방성식각에 의해 형성될 수 있다. 제3도전층(30)는 제3도전물질(30A)의 등방성식각에 의해 형성될 수 있다. 제2도전층(29) 및 제3도전층(30)은 리세스(22)의 나머지 부분을 완전히 채울 수 있다. 제2도전층(29)에 의해 에어갭(28G)이 캡핑될 수 있다. 에어갭(28G)은 제2도전층(29)과 제2다이폴유도층(27) 사이에 위치할 수 있다.
다음으로, 라이너물질(24A)이 식각될 수 있다. 이에 따라, 리세스(22) 내부에 라이너층(24)이 잔류할 수 있다. 라이너물질(24A)은 등방성식각에 의해 식각될 수 있다. 라이너층(24)은 제1도전층(25) 및 제2도전층(29)과 접촉할 수 있다. 라이너층(24)은 블록킹층(23') 및 절연층(12)과 접촉할 수 있다. 다른 실시예에서, 라이너물질(24A)은 식각되지 않을 수 있다.
위와 같이, 리세스(22)의 내부는 라이너층(24), 제1매립부(R1)와 제2매립부(R2)에 의해 채워질 수 있다. 리세스(22)의 표면은 라이너층(24)에 의해 라이닝될 수 있다. 제1매립부(R1)는 리세스(22)의 안쪽 부분을 채울 수 있고, 제2매립부(R2)는 리세스(22)의 바깥 부분을 채울 수 있다. 제1매립부(R1)는 제1도전층(25), 제1다이폴유도층(26), 제2다이폴유도층(27) 및 에어갭(28G)을 포함할 수 있다. 제2매립부(R2)는 제2도전층(29) 및 제3도전층(30)을 포함할 수 있다. 제1매립부(R1)와 제2매립부(R2)는 제1도전층(25)과 제2도전층(29)에 의해 전기적으로 접속될 수 있다. 다른 실시예에서, 제1도전층(25)은 '제1배리어층'이라고 지칭될 수 있고, 제2도전층(29)은 '제2배리어층'이라고 지칭될 수 있다.
제1매립부(R1)와 제2매립부(R2)는 '게이트구조물'이라고 지칭될 수 있다. 제1도전층(25), 제2도전층(29) 및 제3도전층(30)은 게이트전극이라고 지칭될 수 있다. 따라서, 게이트구조물은 에어갭(28G), 다이폴형성층(DF) 및 게이트전극을 포함할 수 있고, 다이폴형성층(DF) 및 에어갭(28G)은 게이트구조물 내부에 내장된 형상일 수 있다. 따라서, 다이폴형성층(DF)은 '임베디드 다이폴형성층(embedded dipole layer)'이라고 지칭할 수 있다.
게이트구조물은 수직채널구조물(P)을 에워싸는 형상일 수 있다. 제1매립부(R1)는 수직채널구조물(P)의 측벽을 에워싸는 형상일 수 있다. 제2매립부(R2)는 제1매립부(R1)를 에워싸는 형상일 수 있다.
전술한 실시예들에 따른 반도체 장치는 3차원 NAND 메모리장치에 적용될 수 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
101 : 하부 구조물 110 : 스택구조물
110R : 리세스 111 : 절연층
112 : 게이트구조물 113 : 제1도전층
114 : 제2도전층 115 : 다이폴형성층
116 : 제1다이폴유도층 117 : 제2다이폴유도층
118 : 에어갭 119 : 제3도전층
120 : 수직채널구조물 121 : 제1오프닝
122 : 전하저장층 123 : 터널절연층
124 : 채널층 125 : 갭필층
126 : 도전패드 131 : 블록킹층
132 : 라이너층 141 : 제2오프닝
142 : 캡핑층
110R : 리세스 111 : 절연층
112 : 게이트구조물 113 : 제1도전층
114 : 제2도전층 115 : 다이폴형성층
116 : 제1다이폴유도층 117 : 제2다이폴유도층
118 : 에어갭 119 : 제3도전층
120 : 수직채널구조물 121 : 제1오프닝
122 : 전하저장층 123 : 터널절연층
124 : 채널층 125 : 갭필층
126 : 도전패드 131 : 블록킹층
132 : 라이너층 141 : 제2오프닝
142 : 캡핑층
Claims (47)
- 하부 구조물 상에 형성되고, 절연층과 게이트구조물이 교대로 반복하여 적층된 스택구조물; 및
상기 스택구조물을 관통하는 수직채널구조물을 포함하고,
상기 게이트구조물은,
상기 수직채널구조물을 에워싸는 제1도전층;
상기 제1도전층을 에워싸는 제2도전층; 및
상기 제1도전층과 제2도전층 사이에 위치하는 임베디드 다이폴형성층
을 포함하는 반도체장치.
- 제1항에 있어서,
상기 임베디드 다이폴형성층은,
상기 제1도전층과 접촉하는 제1다이폴유도층; 및
상기 제1다이폴유도층과 접촉하는 제2다이폴유도층을 포함하되,
상기 제1다이폴유도층과 제2다이폴유도층은 상기 제1도전층의 유효일함수를 증가시키는 다이폴을 형성하는 반도체장치.
- 제2항에 있어서,
상기 제1다이폴유도층은 상기 제2다이폴유도층보다 산소원자면밀도가 높은 물질을 포함하는 반도체장치.
- 제2항에 있어서,
상기 제2다이폴유도층은 실리콘산화물을 포함하고, 상기 제1다이폴유도층은 상기 실리콘산화물보다 산소원자면밀도가 높은 물질을 포함하는 반도체장치.
- 제4항에 있어서,
상기 제1다이폴유도층은 알루미늄산화물 또는 하프늄산화물을 포함하는 반도체장치.
- 제1항에 있어서,
상기 게이트구조물은,
상기 임베디드 다이폴형성층과 제2도전층 사이에 위치하는 에어갭을 더 포함하는 반도체장치.
- 제1항에 있어서,
상기 수직채널구조물은,
상기 게이트구조물과 접촉하는 블록킹층;
상기 블록킹층과 접촉하는 전하저장층;
상기 전하저장층과 접촉하는 터널절연층; 및
상기 터널절연층과 접촉하는 채널층
을 포함하는 반도체장치.
- 하부 구조물 상에 형성되고, 절연층과 게이트구조물이 교대로 반복하여 적층된 스택구조물;
상기 스택구조물을 관통하는 수직채널구조물; 및
상기 수직채널구조물의 외벽과 게이트구조물 사이에 위치하는 제1다이폴형성층을 포함하고,
상기 게이트구조물은,
상기 제1다이폴형성층들과 접촉하는 제1도전층;
상기 제1도전층에 접촉하는 제2도전층; 및
상기 제1도전층과 제2도전층 사이에 내장된 제2다이폴형성층
을 포함하는 반도체장치. - 제8항에 있어서,
상기 제1다이폴형성층은,
상기 수직채널구조물의 외벽에 형성된 블록킹층; 및
상기 블록킹층과 제1도전층 사이에 위치하는 라이너층을 포함하되,
상기 블록킹층과 라이너층은 상기 제1도전층의 유효일함수를 증가시키는 제1다이폴을 형성하는 반도체장치.
- 제9항에 있어서,
상기 블록킹층과 라이너층은 상기 제1도전층의 유효일함수를 증가시키는 제1다이폴을 형성하는 반도체장치.
- 제9항에 있어서,
상기 라이너층은 상기 블록킹층보다 산소원자면밀도가 높은 물질을 포함하는 반도체장치.
- 제9항에 있어서,
상기 블록킹층은 실리콘산화물을 포함하고, 상기 라이너층은 상기 실리콘산화물보다 산소원자면밀도가 높은 물질을 포함하는 반도체장치.
- 제12항에 있어서,
상기 라이너층은 알루미늄산화물 또는 하프늄산화물을 포함하는 반도체장치.
- 제8항에 있어서,
상기 제2다이폴형성층은,
상기 제1도전층과 접촉하는 제1다이폴유도층; 및
상기 제1다이폴유도층과 접촉하는 제2다이폴유도층을 포함하되,
상기 제1다이폴유도층과 제2다이폴유도층은 상기 제1도전층의 유효일함수를 증가시키는 제2다이폴을 형성하는 반도체장치.
- 제14항에 있어서,
상기 제1다이폴유도층은 상기 제2다이폴유도층보다 산소원자면밀도가 높은 물질을 포함하는 반도체장치.
- 제14항에 있어서,
상기 제2다이폴유도층은 실리콘산화물을 포함하고, 상기 제1다이폴유도층은 상기 실리콘산화물보다 산소원자면밀도가 높은 물질을 포함하는 반도체장치.
- 제16항에 있어서,
상기 제1다이폴유도층은 알루미늄산화물 또는 하프늄산화물을 포함하는 반도체장치.
- 제8항에 있어서,
상기 게이트구조물은,
상기 제2다이폴형성층과 제2도전층 사이에 위치하는 에어갭을 더 포함하는 반도체장치.
- 제8항에 있어서,
상기 수직채널구조물은,
상기 블록킹층과 접촉하는 전하저장층;
상기 전하저장층과 접촉하는 터널절연층; 및
상기 터널절연층과 접촉하는 채널층
을 포함하는 반도체장치.
- 제8항에 있어서,
상기 제1도전층과 제2도전층은 각각 티타늄질화물을 포함하는 반도체장치.
- 하부 구조물 상에 희생층과 절연층이 교대로 반복하여 적층된 몰드스택을 형성하는 단계;
상기 몰드스택을 관통하는 제1오프닝을 형성하는 단계;
상기 제1오프닝을 채우는 수직채널구조물을 형성하는 단계;
상기 희생층을 제거하여 상기 수직채널구조물의 측벽을 노출시키는 리세스를 형성하는 단계;
상기 리세스 표면을 커버링하는 라이너물질을 형성하는 단계; 및
상기 라인드 리세스의 내부를 채우며, 다이폴형성층을 포함하는 게이트구조물을 형성하는 단계
를 포함하는 반도체장치 제조 방법.
- 제21항에 있어서,
상기 게이트구조물을 형성하는 단계는,
상기 라인드 리세스의 내부를 부분적으로 채우고, 상기 다이폴형성층이 내장된 제1매립부를 형성하는 단계; 및
상기 제1매립부 상에 상기 리세스를 채우는 제2매립부를 형성하는 단계
를 포함하는 반도체장치 제조 방법.
- 제22항에 있어서,
상기 제1매립부를 형성하는 단계는,
상기 라인드 리세스 표면 상에 상에 제1도전물질을 형성하는 단계;
상기 제1도전물질 상에 컨포말하게 제1다이폴유도물질을 형성하는 단계;
상기 제1다이폴유도물질 상에 상기 리세스를 채우는 제2다이폴유도물질을 형성하는 단계;
상기 리세스의 내부에 상기 다이폴형성층을 형성하기 위해, 상기 제2다이폴유도물질과 제1다이폴유도물질을 선택적으로 식각하는 단계; 및
상기 다이폴형성층의 일측 끝단과 정렬되는 제1도전층을 형성하기 위해, 상기 제1도전물질을 선택적으로 식각하는 단계
를 포함하는 반도체장치 제조 방법. - 제23항에 있어서,
상기 제1다이폴유도물질은 상기 제2다이폴유도물질보다 산소원자면밀도가 높은 물질을 포함하는 반도체장치 제조 방법.
- 제23항에 있어서,
상기 제1다이폴유도물질은 알루미늄산화물 또는 하프늄산화물을 포함하는 반도체장치 제조 방법.
- 제23항에 있어서,
상기 제2다이폴유도물질은 실리콘산화물을 포함하는 반도체장치 제조 방법.
- 제23항에 있어서,
상기 제2다이폴유도물질을 형성하는 단계는,
에어갭을 포함하여 상기 리세스를 채우도록 실리콘산화물을 형성하는 단계를 포함하고,
상기 에어갭은 상기 다이폴형성층과 제2매립부 사이에 위치하는 반도체장치 제조 방법.
- 제23항에 있어서,
상기 제2매립부를 형성하는 단계는,
상기 제1도전층 및 다이폴형성층 상에 컨포멀하게 제2도전층을 형성하는 단계;
상기 제2도전층 상에 상기 리세스를 채우는 제3도전층을 형성하는 단계; 및
상기 제2매립부를 형성하기 위해, 상기 제3도전층과 제2도전층을 선택적으로 식각하는 단계
를 포함하는 반도체장치 제조 방법.
- 제28항에 있어서,
상기 제1도전층과 제2도전층은 티타늄질화물을 포함하고, 상기 제3도전층은 텅스텐을 포함하는 반도체장치 제조 방법.
- 제21항에 있어서,
상기 리세스를 형성하는 단계는,
상기 수직채널구조물과 이격되도록, 상기 몰드스택을 식각하여 제2오프닝을 형성하는 단계; 및
상기 제2오프닝을 통해 상기 희생층을 제거하는 단계
를 포함하는 반도체장치 제조 방법.
- 제21항에 있어서,
상기 리세스를 형성하는 단계 이후에,
상기 수직채널구조물의 노출된 측벽 상에 블록킹층을 형성하는 단계를 더 포함하는 반도체장치 제조 방법.
- 제21항에 있어서,
상기 수직채널구조물을 형성하는 단계는,
상기 제1오프닝의 저면 및 내벽들을 커버링하는 전하저장물질을 형성하는 단계;
상기 전하저장물질 상에 터널절연물질을 형성하는 단계;
상기 터널절연물질 상에 채널물질을 형성하는 단계; 및
상기 제1오프닝 내에 위치하는 상기 수직채널구조물을 형성하기 위해, 상기 채널물질, 터널절연물질 및 전하저장물질을 선택적으로 식각하는 단계
를 포함하는 반도체장치 제조 방법.
- 제21항에 있어서,
상기 수직채널구조물을 형성하는 단계는,
상기 제1오프닝의 저면 및 내벽들을 커버링하는 블록킹층을 형성하는 단계;
상기 블록킹층 상에 전하저장물질을 형성하는 단계;
상기 전하저장물질 상에 터널절연물질을 형성하는 단계;
상기 터널절연물질 상에 채널물질을 형성하는 단계; 및
상기 제1오프닝 내에 위치하는 상기 수직채널구조물을 형성하기 위해, 상기 채널물질, 터널절연물질, 전하저장물질 및 블록킹층을 선택적으로 식각하는 단계
를 포함하는 반도체장치 제조 방법.
- 하부 구조물 상에 희생층과 절연층이 교대로 반복하여 적층된 몰드스택을 형성하는 단계;
상기 몰드스택을 관통하는 제1오프닝을 형성하는 단계;
상기 제1오프닝을 채우는 수직채널구조물을 형성하는 단계;
상기 희생층들을 제거하여 상기 수직채널구조물의 측벽을 노출시키는 리세스를 형성하는 단계;
상기 수직채널구조물의 노출된 측벽 상에 제1다이폴형성층을 형성하는 단계; 및
상기 제1다이폴형성층 상에 상기 리세스의 내부를 채우며, 제2다이폴형성층 및 도전층을 포함하는 게이트구조물을 형성하는 단계
를 포함하는 반도체장치 제조 방법.
- 제34항에 있어서,
상기 제1다이폴형성층과 제2다이폴형성층은 각각,
상기 도전층에 접촉하는 제1다이폴유도물질 및 상기 제1다이폴유도물질에 접촉하는 제2다이폴유도물질을 포함하고,
상기 제1다이폴유도물질과 제2다이폴유도물질은 서로 다른 산소원자면밀도를 갖는 반도체장치 제조 방법.
- 제35항에 있어서,
상기 도전층의 유효일함수를 증가시키기 위해, 상기 제1다이폴유도물질은 상기 제2다이폴유도물질보다 산소원자면밀도가 높은 물질로 형성하는 반도체장치 제조 방법.
- 제35항에 있어서,
상기 제2다이폴유도물질은 실리콘산화물을 포함하고, 상기 제1다이폴유도물질은 알루미늄산화물 또는 하프늄산화물을 포함하는 반도체장치 제조 방법.
- 제34항에 있어서,
상기 게이트구조물을 형성하는 단계는,
상기 리세스 표면 상에 상기 제1다이폴형성층과 접촉하는 제1도전물질을 형성하는 단계;
상기 제1도전물질 상에 제1다이폴유도물질을 형성하는 단계;
상기 제1다이폴유도물질 상에 상기 리세스들을 채우는 제2다이폴유도물질을 형성하는 단계;
상기 리세스의 내부에 상기 제2다이폴형성층을 형성하기 위해, 상기 제2다이폴유도물질과 제1다이폴유도물질을 선택적으로 식각하는 단계; 및
상기 제2다이폴형성층의 일측 끝단과 정렬되는 제1도전층을 형성하기 위해, 상기 제1도전물질을 선택적으로 식각하는 단계
를 포함하는 반도체장치 제조 방법.
- 제38항에 있어서,
상기 제1다이폴유도물질은 상기 제2다이폴유도물질보다 산소원자면밀도가 높은 물질을 포함하는 반도체장치 제조 방법.
- 제38항에 있어서,
상기 제1다이폴유도물질은 알루미늄산화물 또는 하프늄산화물을 포함하고, 상기 제2다이폴유도물질은 실리콘산화물을 포함하는 반도체장치 제조 방법.
- 제38항에 있어서,
상기 제2다이폴유도물질을 형성하는 단계는,
에어갭을 포함하여 상기 리세스를 채우도록 실리콘산화물을 형성하는 단계를 포함하고,
상기 에어갭은 상기 제2다이폴형성층 이후에 잔류하는 반도체장치 제조 방법.
- 제38항에 있어서,
상기 게이트구조물을 형성하는 단계는,
상기 제1도전층 및 제2다이폴형성층 상에 컨포멀하게 제2도전층을 형성하는 단계;
상기 제2도전층 상에 상기 리세스들 각각을 채우는 제3도전층을 형성하는 단계; 및
상기 리세스의 내부에 제3도전층과 제2도전층을 형성하기 위해, 상기 제3도전층과 제2도전층을 선택적으로 식각하는 단계
를 더 포함하는 반도체장치 제조 방법.
- 제42항에 있어서,
상기 제1도전층과 제2도전층은 티타늄질화물을 포함하고, 상기 제3도전층은 텅스텐을 포함하는 반도체장치 제조 방법.
- 제34항에 있어서,
상기 리세스를 형성하는 단계는,
상기 수직채널구조물과 이격되도록, 상기 몰드스택을 식각하여 제2오프닝을 형성하는 단계; 및
상기 제2오프닝을 통해 상기 희생층들을 제거하는 단계
를 포함하는 반도체장치 제조 방법. - 제34항에 있어서,
상기 수직채널구조물을 형성하는 단계는,
상기 제1오프닝의 저면 및 내벽들을 커버링하는 전하저장물질을 형성하는 단계;
상기 전하저장물질 상에 터널절연물질을 형성하는 단계;
상기 터널절연물질 상에 채널물질을 형성하는 단계; 및
상기 제1오프닝 내에 위치하는 상기 수직채널구조물을 형성하기 위해, 상기 채널물질, 터널절연물질 및 전하저장물질을 선택적으로 식각하는 단계
를 포함하는 반도체장치 제조 방법.
- 제34항에 있어서,
상기 제1다이폴형성층을 형성하는 단계는,
상기 수직채널구조물의 노출된 측벽 상에 블록킹층을 형성하는 단계; 및
상기 블록킹층 상에 상기 리세스의 표면을 커버링하되, 상기 블록킹층보다 산소원자면밀도가 높은 라이너물질을 형성하는 단계
를 포함하는 반도체장치 제조 방법.
- 제46항에 있어서,
상기 라이너물질은 알루미늄산화물 또는 하프늄산화물을 포함하고, 상기 블록킹층은 실리콘산화물을 포함하는 반도체장치 제조 방법.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020170028274A KR20180101834A (ko) | 2017-03-06 | 2017-03-06 | 반도체장치 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020170028274A KR20180101834A (ko) | 2017-03-06 | 2017-03-06 | 반도체장치 및 그 제조 방법 |
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| KR1020170028274A KR20180101834A (ko) | 2017-03-06 | 2017-03-06 | 반도체장치 및 그 제조 방법 |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102116655B1 (ko) | 2018-12-03 | 2020-06-01 | 연세대학교 산학협력단 | 산화물 반도체 박막 트랜지스터 |
| KR20200092576A (ko) * | 2019-01-25 | 2020-08-04 | 삼성전자주식회사 | 에어 갭을 갖는 3차원 플래시 메모리 및 그 제조 방법 |
| WO2022251091A1 (en) * | 2021-05-25 | 2022-12-01 | Applied Materials, Inc. | V-nand stacks with dipole regions |
-
2017
- 2017-03-06 KR KR1020170028274A patent/KR20180101834A/ko unknown
Cited By (4)
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|---|---|---|---|---|
| KR102116655B1 (ko) | 2018-12-03 | 2020-06-01 | 연세대학교 산학협력단 | 산화물 반도체 박막 트랜지스터 |
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| US11997849B2 (en) | 2021-05-25 | 2024-05-28 | Applied Materials, Inc. | V-NAND stacks with dipole regions |
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