KR102337640B1 - 3차원 반도체 소자 - Google Patents

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Abstract

3차원 반도체 소자는, 기판 상에 차례로 적층되는 복수의 게이트 전극들, 상기 복수의 게이트 전극들을 관통하여 상기 기판에 연결되는 채널 구조체, 상기 채널 구조체의 내부에 제공되고 상기 채널 구조체에 의해 둘러싸이는 매립 절연 패턴, 및 상기 매립 절연 패턴 상의 도전 패턴을 포함한다. 상기 매립 절연 패턴의 적어도 일부는 상기 도전 패턴 내로 삽입되고, 상기 도전 패턴의 적어도 일부는 상기 매립 절연 패턴의 상기 적어도 일부와 상기 채널 구조체 사이에 개재한다.

Description

3차원 반도체 소자{Three Dimensional Semiconductor Devices}
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 3차원으로 배열된 메모리 셀들을 갖는 3차원 반도체 소자에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도가 증가하고는 있지만 여전히 제한적이다.
이러한 한계를 극복하기 위해, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 장치들이 제안되고 있다. 그러나, 3차원 반도체 장치의 대량 생산을 위해서는, 비트당 제조 비용을 2차원 반도체 장치의 그것보다 줄일 수 있으면서 신뢰성 있는 제품 특성을 구현할 수 있는 공정 기술이 요구되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 전기적 특성이 개선된 3차원 반도체 소자를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 우수한 신뢰성을 갖는 3차원 반도체 소자를 제공하는데 있다.
본 발명에 따른 3차원 반도체 소자는, 기판 상에 차례로 적층되는 복수의 게이트 전극들; 상기 복수의 게이트 전극들을 관통하여 상기 기판에 연결되는 채널 구조체; 상기 채널 구조체의 내부에 제공되고, 평면적 관점에서 상기 채널 구조체에 의해 둘러싸이는 매립 절연 패턴; 및 상기 매립 절연 패턴 상의 도전 패턴을 포함할 수 있다. 상기 매립 절연 패턴의 적어도 일부는 상기 도전 패턴 내로 삽입되고, 상기 도전 패턴의 적어도 일부는 상기 매립 절연 패턴의 상기 적어도 일부와 상기 채널 구조체 사이에 개재할 수 있다.
본 발명에 따른 3차원 반도체 소자는, 기판 상에 차례로 적층되는 복수의 게이트 전극들; 상기 복수의 게이트 전극들을 관통하여 상기 기판에 연결되는 채널 구조체; 상기 채널 구조체의 내부에 제공되고, 평면적 관점에서 상기 채널 구조체에 의해 둘러싸이는 매립 절연 패턴; 및 상기 매립 절연 패턴 상의 도전 패턴을 포함할 수 있다. 상기 매립 절연 패턴은 상기 채널 구조체의 내면을 덮는 제1 절연 패턴; 및 상기 제1 절연 패턴 내부에 제공되는 제2 절연 패턴을 포함할 수 있다. 상기 제2 절연 패턴은 상기 제1 절연 패턴에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 상기 제2 절연 패턴의 적어도 일부는 상기 도전 패턴 내로 삽입될 수 있다.
본 발명의 개념에 따르면, 전기적 특성이 개선되고, 우수한 신뢰성을 갖는 3차원 반도체 소자가 제공될 수 있다.
도 1은 본 발명의 일부 실시예들에 따른 3차원 반도체 소자의 셀 어레이를 나타내는 간략 회로도이다.
도 2는 본 발명의 일부 실시예들에 따른 3차원 반도체 소자를 나타내는 사시도이다.
도 3은 본 발명의 일부 실시예들에 따른 3차원 반도체 소자를 나타내는 도면으로, 도 2의 Ⅰ-Ⅰ'에 대응하는 단면도이다.
도 4는 도 3의 A부분의 확대도이다.
도 5는 본 발명의 실시예들에 따른 매립 절연 패턴 및 도전 패턴을 나타내는 도면으로, 도 3의 A부분에 대응하는 사시도이다.
도 6 및 도 14는 본 발명의 일부 실시예들에 따른 3차원 반도체 소자의 제조방법을 나타내는 도면들로, 도 2의 Ⅰ-Ⅰ'에 대응하는 단면도들이다.
도 15는 도 11의 B부분에 대응하는 확대도이다.
도 16은 본 발명의 일부 실시예들에 따른 3차원 반도체 소자의 일 변형예를 나타내는 도면으로, 도 3의 A부분에 대응하는 확대도이다.
도 17은 본 발명의 일부 실시예들에 따른 3차원 반도체 소자의 다른 변형예를 나타내는 도면으로, 도 3의 A부분에 대응하는 확대도이다.
도 18은 본 발명의 일부 실시예들에 따른 3차원 반도체 소자의 또 다른 변형예를 나타내는 도면으로, 도 3의 A부분에 대응하는 확대도이다.
도 19는 본 발명의 일부 실시예들에 따른 3차원 반도체 소자를 나타내는 도면으로, 도 2의 Ⅰ-Ⅰ'에 대응하는 단면도이다.
도 20은 본 발명의 일부 실시예들에 따른 3차원 반도체 소자의 제조방법을 나타내는 도면으로, 도 2의 Ⅰ-Ⅰ'에 대응하는 단면도이다.
도 21은 본 발명의 일부 실시예들에 따른 3차원 반도체 소자의 셀 어레이를 나타내는 간략 회로도이다.
도 22는 본 발명의 일부 실시예들에 따른 3차원 반도체 소자를 나타내는 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 예시적인 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 소자의 셀 어레이를 나타내는 간략 회로도이다.
도 1을 참조하면, 3차원 반도체 소자의 셀 어레이는 공통 소스 라인(CSL), 복수 개의 비트 라인들(BL), 및 상기 공통 소스 라인(CSL)과 상기 비트 라인들(BL) 사이에 배치되는 복수 개의 셀 스트링들(CSTR)을 포함할 수 있다.
상기 공통 소스 라인(CSL)은 기판 상에 배치되는 도전성 박막 또는 기판 내에 형성되는 불순물 영역일 수 있다. 상기 비트 라인들(BL)은 상기 기판으로부터 이격되어, 상기 기판 상에 배치되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 상기 비트 라인들(BL)은 2차원적으로 배열되고, 그 각각에는 복수 개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 상기 셀 스트링들(CSTR)은 상기 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 복수의 상기 비트 라인들(BL)과 상기 공통 소스 라인(CSL) 사이에 복수의 상기 셀 스트링들(CSTR)이 배치될 수 있다. 일부 실시예들에 따르면, 상기 공통 소스 라인(CSL)은 복수 개로 제공되고, 2차원적으로 배열될 수 있다. 여기서, 공통 소스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으며, 또는 공통 소스 라인들(CSL)의 각각이 전기적으로 제어될 수도 있다.
상기 셀 스트링들(CSTR)의 각각은 상기 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 상기 비트 라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 상기 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수 개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 상기 접지 선택 트랜지스터(GST), 상기 스트링 선택 트랜지스터(SST) 및 상기 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
상기 공통 소스 라인(CSL)은 상기 접지 선택 트랜지스터들(GST)의 소스들에 공통으로 연결될 수 있다. 이에 더하여, 상기 공통 소스 라인(CSL)과 상기 비트 라인들(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수 개의 워드 라인들(WL0-WL3) 및 복수 개의 스트링 선택 라인들(SSL)이 상기 접지 선택 트랜지스터(GST), 상기 메모리 셀 트랜지스터들(MCT) 및 상기 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다. 또한, 상기 메모리 셀 트랜지스터들(MCT)의 각각은 데이터 저장 요소(data storage element)를 포함할 수 있다.
도 2는 본 발명의 일부 실시예들에 따른 3차원 반도체 소자를 나타내는 사시도이다. 도 3은 본 발명의 일부 실시예들에 따른 3차원 반도체 소자를 나타내는 도면으로, 도 2의 Ⅰ-Ⅰ'에 대응하는 단면도이다. 도 4는 도 3의 A부분의 확대도이다. 도 5는 본 발명의 실시예들에 따른 매립 절연 패턴 및 도전 패턴을 나타내는 도면으로, 도 3의 A부분에 대응하는 사시도이다.
도 2 및 도 3을 참조하면, 기판(100) 상에 적층 구조체(SS)가 제공될 수 있다. 상기 적층 구조체(SS)는 상기 기판(100) 상에 교대로 그리고 반복적으로 적층된 복수의 절연막들(110) 및 복수의 게이트 전극들(155L, 155, 155U)을 포함할 수 있다. 상기 기판(100)은 일 예로, 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판일 수 있다. 상기 복수의 게이트 전극들(155L, 155, 155U)은 상기 기판(100) 상의 하부 게이트 전극(155L), 상기 하부 게이트 전극(155L) 상의 상부 게이트 전극(155U), 및 이들 사이에 적층된 셀 게이트 전극들(155)을 포함할 수 있다.
상기 적층 구조체(SS)는 평면적 관점에서 제1 방향(D1) 방향으로 연장된 라인 형태를 가질 수 있다. 상기 게이트 전극들(155L, 155, 155U)은 상기 제1 방향(D1), 및 상기 제1 방향(D1)에 교차하는 제2 방향(D2) 모두에 교차하는 제3 방향(D3)으로 적층될 수 있다. 상기 제1 방향(D1) 및 상기 제2 방향(D2)은 상기 기판(100)의 상면에 실질적으로 평행할 수 있고, 상기 제3 방향(D3)은 상기 기판(100)의 상기 상면에 실질적으로 수직할 수 있다. 상기 게이트 전극들(155L, 155, 155U)은 상기 게이트 전극들(155L, 155, 155U) 사이에 제공되는 상기 절연막들(110)에 의해 서로 분리될 수 있다. 상기 절연막들(110)은 일 예로, 실리콘막, 실리콘 산화막, 실리콘 카바이드막, 실리콘 산질화막, 및 실리콘 질화막 중 적어도 하나를 포함할 수 있다. 상기 게이트 전극들(155L, 155, 155U)은 일 예로, 단결정 구조 또는 다결정 구조의 실리콘을 포함하거나, 금속 및 도전성 금속 질화물을 포함할 수 있다.
상기 기판(100)과 상기 적층 구조체(SS) 사이에 하부 절연막(102)이 제공될 수 있다. 상기 하부 절연막(102)은, 일 예로, 실리콘 산화막, 실리콘 질화막, 고유전막(일 예로, 알루미늄 산화막 및 하프늄 산화막 등), 또는 이들의 조합을 포함할 수 있다. 상기 하부 절연막(102)은 상기 절연막들(110)보다 얇은 두께를 가질 수 있다. 여기서, 상기 하부 절연막(102) 및 상기 절연막들(110)의 두께들은 상기 제3 방향(D3)을 따라 측정될 수 있다.
상기 기판(100)은 불순물이 도핑된 공통 소스 영역들(170)을 포함할 수 있다. 상기 공통 소스 영역들(170)은 상기 적층 구조체(SS)의 양 측의 상기 기판(100) 내에 제공될 수 있다. 상기 공통 소스 영역들(170)은, 평면적 관점에서, 상기 제1 방향(D1)을 따라 연장된 라인 형태를 가질 수 있고, 상기 제2 방향(D2)으로 서로 이격될 수 있다.
채널 구조체(130)가 상기 적층 구조체(SS)를 관통하여 상기 기판(100)에 전기적으로 연결될 수 있다. 상기 채널 구조체(130)는 상기 적층 구조체(SS) 내에 복수 개로 제공될 수 있고, 복수의 상기 채널 구조체들(130)은 평면적 관점에서 상기 제1 방향(D1)을 따라 배열될 수 있다. 상기 복수의 채널 구조체들(130)은, 도 2에 도시된 바와 달리, 평면적 관점에서 상기 제1 방향(D1)을 따라 지그재그 형태로 배열될 수도 있다.
도 3 내지 도 5를 참조하면, 상기 채널 구조체(130)는 속이 빈 파이프 형태(hollow pipe-shaped) 또는 마카로니 형태(macaroni-shaped)일 수 있다. 상기 채널 구조체(130)의 하단은 닫힌 상태(closed state)일 수 있다. 상기 채널 구조체(130)의 하부는 상기 기판(100) 내부로 삽입될 수 있고, 상기 채널 구조체(130)의 하면은 상기 기판(100)과 접할 수 있다. 상기 채널 구조체(130)는 반도체 물질을 포함할 수 있다. 상기 채널 구조체(130)는, 일 예로, 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물을 포함할 수 있다. 상기 채널 구조체(130)는 불순물이 도핑된 반도체이거나 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)일 수도 있다. 상기 채널 구조체(130)의 적어도 일부는 단결정, 다결정(polycrystalline), 또는 비정질(amorphous) 상태일 수 있다.
매립 절연 패턴(IP)이 상기 채널 구조체(130)의 내부를 채울 수 있다. 상기 매립 절연 패턴(IP)은 상기 채널 구조체(130)의 상기 내부에 제공되어 평면적 관점에서 상기 채널 구조체(130)에 의해 둘러싸일 수 있다. 상기 매립 절연 패턴(IP)은 제1 절연 패턴(140) 및 제2 절연 패턴(150)을 포함할 수 있다. 상기 제1 절연 패턴(140)은 상기 채널 구조체(130)의 내면을 덮을 수 있다. 상기 제1 절연 패턴(140)은 속이 빈 파이프 형태(hollow pipe-shaped) 또는 마카로니 형태(macaroni-shaped)일 수 있다. 상기 제1 절연 패턴(140)의 하단은 닫힌 상태이거나, 도시된 바와 달리, 열린 상태일 수도 있다. 상기 제2 절연 패턴(150)은 상기 제1 절연 패턴(140)의 내부를 채울 수 있다. 상기 제2 절연 패턴(150)은 상기 제1 절연 패턴(140)의 상기 내부에 제공되어, 평면적 관점에서, 상기 제1 절연 패턴(140)에 의해 둘러싸일 수 있다. 상기 제2 절연 패턴(150)은 필라 형태일 수 있다. 상기 제2 절연 패턴(150)의 적어도 일부는 상기 제1 절연 패턴(140)을 사이에 두고 상기 채널 구조체(130)로부터 이격될 수 있다. 상기 제1 절연 패턴(140)의 상기 하단이 열린 상태인 경우, 도시된 바와 달리, 상기 제2 절연 패턴(150)의 하단은 상기 채널 구조체(130)와 접할 수 있다. 상기 제1 절연 패턴(140)은 상기 제2 절연 패턴(150)의 적어도 일부의 측면을 노출할 수 있다. 상기 제1 절연 패턴(140)은 상기 제2 절연 패턴(150)의 상부의 측면을 노출할 수 있다. 상기 제1 절연 패턴(140)의 최상부면(140U)은 상기 제2 절연 패턴(150)의 상면(150U)보다 상기 기판(100)으로부터 낮은 높이에 위치할 수 있다. 상기 제1 절연 패턴(140)의 상기 최상부면(140U)은 상기 복수의 게이트 전극들(155L, 155, 155U) 중 상기 상부 게이트 전극(155U)의 상면보다 상기 기판(100)으로부터 높은 높이에 위치할 수 있다.
상기 제2 절연 패턴(150)은 상기 제1 절연 패턴(140)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 상기 제2 절연 패턴(150)은 상기 제1 절연 패턴(140)에 대하여 식각 선택성을 갖는, 상기 제1 절연 패턴(140)과 다른 물질을 포함할 수 있다. 또는, 상기 제2 절연 패턴(150)은 상기 제1 절연 패턴(140)과 동일한 물질을 포함하되, 상기 제1 절연 패턴(140) 및 상기 제2 절연 패턴(150)은 서로 다른 다공성(porosity)을 가질 수 있다. 또는, 상기 제2 절연 패턴(150)은 상기 제1 절연 패턴(140)과 동일한 물질을 포함하되, 불순물을 더 포함할 수 있다. 상기 불순물은 일 예로, 탄소(C), 질소(N), 및 보론(B) 중 적어도 하나일 수 있다. 일 예로, 상기 제1 절연 패턴(140)은 실리콘 산화물를 포함할 수 있고, 상기 제2 절연 패턴(150)은 실리콘 산질화물(SiON), 실리콘 옥시카바이드 질화물(SiOCN), 실리콘 옥시카바이드(SiOC) 등을 포함할 수 있다.
도전 패턴(160)이 상기 매립 절연 패턴(IP) 상에 제공될 수 있다. 상기 매립 절연 패턴(IP)의 적어도 일부는 상기 도전 패턴(160) 내로 삽입될 수 있다. 구체적으로, 상기 제1 절연 패턴(140)이 상기 제2 절연 패턴(150)의 상기 상부의 상기 측면을 노출할 수 있고, 상기 제2 절연 패턴(150)의 상기 상부가 상기 도전 패턴(160) 내로 삽입될 수 있다. 상기 제2 절연 패턴(150)의 상기 상부의 상기 노출된 측면은 상기 도전 패턴(160)에 의해 덮일 수 있다. 상기 도전 패턴(160)은 상기 제2 절연 패턴(150)의 상기 상면(150U)을 덮고, 상기 제2 절연 패턴(150)의 상기 노출된 측면을 따라 연장되어 상기 제1 절연 패턴(140)의 상기 최상부면(140U)과 접할 수 있다. 상기 도전 패턴(160)은 상기 제2 절연 패턴(150)의 상기 상면(150U) 상의 제1 부분(160a), 및 상기 제1 부분(160a)으로부터 상기 제2 절연 패턴(150)의 상기 노출된 측면을 따라 연장되는 제2 부분(160b)을 포함할 수 있다. 상기 제2 부분(160b)은 평면적 관점에서 상기 제2 절연 패턴(150)의 상기 노출된 측면을 둘러쌀 수 있고, 상기 제1 절연 패턴(140)의 상기 최상부면(140U)과 접할 수 있다. 상기 제1 부분(160a)의 하면(160a_L)은 상기 제2 부분(160b)의 하면(160b_L)보다 상기 기판(100)으로부터 높은 높이에 위치할 수 있다.
상기 도전 패턴(160)의 적어도 일부는 상기 채널 구조체(130)의 상기 내부에 제공될 수 있고, 평면적 관점에서 상기 채널 구조체(130)에 의해 둘러싸일 수 있다. 상기 도전 패턴(160)의 상기 제2 부분(160b)은 상기 채널 구조체(130)와 상기 제2 절연 패턴(150) 사이에 개재할 수 있다. 상기 제2 절연 패턴(150)의 적어도 일부는 상기 도전 패턴(160)의 상기 제2 부분(160b)을 사이에 두고 상기 채널 구조체(130)로부터 이격될 수 있다. 상기 채널 구조체(130)의 최상부면(130U)은 상기 제2 절연 패턴(150)의 상기 상면(150U)보다 상기 기판(100)으로부터 높은 높이에 위치할 수 있다. 일부 실시예들에 따르면, 상기 도전 패턴(160)의 상면은 상기 채널 구조체(130)의 상기 최상부면(130U)과 공면을 이룰 수 있다. 상기 도전 패턴(160)은 불순물이 도핑된 반도체 물질 및/또는 도전 물질을 포함할 수 있다.
상기 복수의 게이트 전극들(155L, 155, 155U) 중 상기 상부 게이트 전극(155U)과 상기 도전 패턴(160) 사이의 거리(DS1)가 증가하는 경우, 상기 채널 구조체(130)의 저항이 증가할 수 있다.
본 발명의 개념에 따르면, 상기 도전 패턴(160)의 상기 제2 부분(160b)의 상기 하면(160b_L)이 상기 도전 패턴(160)의 상기 제1 부분(160a)의 상기 하면(160a_L)보다 상기 기판(100)으로부터 낮은 높이에 위치할 수 있고, 이에 따라, 상기 상부 게이트 전극(155U)과 상기 도전 패턴(160) 사이의 상기 거리(DS1)가 최소화될 수 있다. 그 결과, 상기 채널 구조체(130)의 저항 증가가 억제될 수 있다.
상기 적층 구조체(SS)와 상기 채널 구조체(130) 사이에 수직 절연체(120)가 개재될 수 있다. 상기 수직 절연체(120)는 상기 복수의 게이트 전극들(155L, 155, 155U)의 각각과 상기 채널 구조체 사이에 개재할 수 있다. 일부 실시예들에 따르면, 상기 수직 절연체(120)는 상기 복수의 절연막들(110)의 각각과 상기 채널 구조체 사이로 연장될 수 있다. 상기 수직 절연체(120)는 상단 및 하단이 오픈된 파이프 형태 또는 마카로니 형태일 수 있다. 상기 수직 절연체(120)의 하면은 상기 기판(100)과 접할 수 있다.
도 4를 참조하면, 상기 수직 절연체(120)는 플래시 메모리 장치의 메모리 요소를 포함할 수 있다. 즉, 상기 수직 절연체(120)는 플래시 메모리 장치의 전하 저장막(CL)을 포함할 수 있다. 이러한 수직 절연체(120)에 저장되는 데이터는 상기 채널 구조체(130)와 이에 인접하는 상기 게이트 전극들(155L, 155, 155U) 사이의 전압 차이에 의해 유발되는 파울러-노던하임 터널링을 이용하여 변경될 수 있다. 이와 달리, 상기 수직 절연체(120)는 다른 동작 원리에 기초하여 정보를 저장하는 것이 가능한 박막(예를 들면, 상변화 메모리를 위한 박막 또는 가변저항 메모리를 위한 박막)을 포함할 수도 있다. 상기 수직 절연체(120)는 차례로 적층된 상기 전하 저장막(CL) 및 터널 절연막(TBL)을 포함할 수 있다. 상기 터널 절연막(TBL)은 상기 채널 구조체(130)와 직접 접촉할 수 있고, 상기 터널 절연막(TBL)과 상기 게이트 전극들(155L, 155, 155U) 사이에 상기 전하 저장막(CL)이 개재될 수 있다. 일부 실시예들에 따르면, 상기 수직 절연체(120)는 상기 전하 저장막(CL)과 상기 게이트 전극들(155L, 155, 155U) 사이에 개재되는 블로킹 절연막(BKL)을 더 포함할 수 있다. 상기 전하 저장막(CL)은 일 예로, 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노 크리스탈 실리콘(nanocrystalline Si) 또는 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다. 상기 터널 절연막(TBL)은 상기 전하 저장막(CL)보다 큰 밴드 갭을 갖는 물질을 포함할 수 있다. 일 예로, 상기 터널 절연막(TBL)은 실리콘 산화막일 수 있다. 상기 블로킹 절연막(BKL)은 상기 전하 저장막(CL)보다 큰 에너지 밴드 갭을 갖는 물질을 포함할 수 있다. 일 예로, 상기 블로킹 절연막(BKL)은 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막일 수 있다. 상기 수직 절연체(120)는, 도시되지 않았으나, 상기 채널 구조체(130)와 상기 절연막들(110) 사이에 개재하는 캐핑막(미도시)을 더 포함할 수 있다. 상기 캐핑막은 상기 절연막들(110)과 직접 접촉하고, 상기 게이트 전극들(155L, 155, 155U)에 의해 수직적으로 분리될 수 있다. 다른 실시예에 따르면, 상기 캐핑막은 상기 채널 구조체(130)와 이에 인접하는 상기 게이트 전극들(155L, 155, 155U) 사이에서 수직적으로 연장될 수도 있다. 상기 캐핑막은 상기 전하 저장막(CL)에 대해 식각 선택성을 가지며, 상기 절연막들(110)과 다른 절연 물질을 포함할 수 있다. 일 예로, 상기 캐핑막은 실리콘 막, 실리콘 산화막, 폴리실리콘막, 실리콘 카바이드막 및 실리콘 질화막 중 적어도 하나이되, 상기 절연막들(110)과 다른 물질을 포함할 수 있다. 또 다른 예로, 상기 캐핑막은 탄탈륨 산화막(Ta2O5), 티타늄 산화막(TiO2), 하프늄 산화막(HfO2), 및/또는 지르코늄 산화막(ZrO2)과 같은 고유전막일 수 있다.
도 2 및 도 3을 다시 참조하면, 상기 게이트 전극들(155L, 155, 155U)의 각각의 상면 및 하면 상에 수평 절연체들(175)이 제공될 수 있다. 상기 수평 절연체들(175)의 각각은 상기 게이트 전극들(155L, 155, 155U)의 각각과 상기 수직 절연체(120) 사이로 연장될 수 있다. 상기 수평 절연체들(175)은 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 일부 실시예들에 따르면, 상기 수평 절연체들(175)은 전하 트랩형 플래시 메모리 트랜지스터의 블로킹 절연막을 포함할 수 있다.
상기 적층 구조체(SS)의 양측에 전극 분리 패턴들(180)이 배치될 수 있다. 상기 전극 분리 패턴들(180)은 상기 공통 소스 영역들(170)을 덮을 수 있다. 상기 전극 분리 패턴들(180)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중의 적어도 하나를 포함할 수 있다. 상기 적층 구조체(SS) 상에 상기 적층 구조체(SS)를 가로지르는 배선(194)이 배치될 수 있다. 상기 배선(194)은 콘택 플러그(192)를 통해 상기 도전 패턴(160)에 접속될 수 있고, 층간 절연막(190)에 의해 상기 적층 구조체(SS)로부터 이격될 수 있다.
도 6 및 도 14는 본 발명의 일부 실시예들에 따른 3차원 반도체 소자의 제조방법을 나타내는 도면들로, 도 2의 Ⅰ-Ⅰ'에 대응하는 단면도들이다. 도 15는 도 11의 B부분에 대응하는 확대도이다.
도 6을 참조하면, 기판(100) 상에 하부 절연막(102)이 형성될 수 있다. 상기 기판(100)은 일 예로, 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판일 수 있다. 일 예로, 상기 하부 절연막(102)은 열산화 공정을 통해 형성된 실리콘 산화막이거나, 증착 기술을 이용하여 형성된 실리콘 산화막일 수 있다.
상기 하부 절연막(102) 상에 희생막들(104) 및 절연막들(110)을 교대로 그리고 반복적으로 증착하여 박막 구조체(TS)가 형성될 수 있다. 일부 실시예들에 따르면, 상기 희생막들(104)은 서로 동일한 두께를 가지도록 형성될 수 있다. 다른 실시예에 따르면, 상기 희생막들(104) 중 최하층의 희생막(104)은 그 위에 적층되는 희생막들(104)보다 두껍게 형성될 수 있다. 또 다른 실시예들에 따르면, 상기 희생막들(104) 중 최상층의 희생막(104) 바로 아래에 제공되는 희생막(104)은 그 아래에 제공되는 희생막들(104)보다 두껍게 형성될 수 있다. 상기 절연막들(110)은 서로 동일한 두게를 가지도록 형성되거나, 상기 절연막들(110) 중 최하층의 절연막(110)은 그 위에 적층되는 절연막들(110)보다 두껍게 형성될 수도 있다. 상기 하부 절연막(102)은 그 위에 형성되는 상기 희생막들(104) 및 상기 절연막들(110)보다 얇은 두께를 가질 수 있다.
상기 희생막들(104) 및 상기 절연막(110)들은 일 예로, 열적 화학기상증착(Thermal CVD), 플라즈마 인핸스드 화학기상증착(Plasma enhanced CVD), 물리적 화학기상증착(physical CVD) 또는 원자층 증착(Atomic Layer Deposition; ALD) 공정을 이용하여 형성될 수 있다. 일부 실시예들에 따르면, 상기 희생막들(1104) 및 상기 절연막들(110)은 서로 다른 식각 선택성을 갖는 물질을 포함할 수 있다. 일 예로, 상기 희생막들(104)은 실리콘막, 실리콘 산화막, 실리콘 카바이드막, 실리콘 산질화막 및 실리콘 질화막 중의 적어도 하나일 수 있다. 상기 절연막들(110)은 실리콘막, 실리콘 산화막, 실리콘 카바이드막, 실리콘 산질화막, 및 실리콘 질화막 중의 적어도 하나이되, 상기 희생막들(104)과 다른 물질일 수 있다. 일 예로, 상기 희생막들(104)은 실리콘 질화막으로 형성될 수 있고, 상기 절연막들(110)은 실리콘 산화막으로 형성될 수 있다. 그러나, 다른 실시예에 따르면, 상기 희생막들(104)은 도전 물질로 형성될 수 있고, 상기 절연막들(110)은 절연 물질로 형성될 수도 있다.
도 7을 참조하면, 상기 박막 구조체(TS)를 관통하여 상기 기판(100)을 노출하는 관통 홀(H)이 형성될 수 있다. 상기 관통 홀(H)은 상기 박막 구조체(TS) 내에 복수 개로 형성될 수 있고, 복수 개의 상기 관통 홀들(H)은 평면적 관점에서 상기 제1 방향(D1)을 따라 배열될 수 있다. 일부 실시예들에 따르면, 상기 관통 홀들(H)은 상기 제1 방향(D1)을 따라 지그재그 형태로 배치될 수도 있다. 상기 관통 홀(H)을 형성하는 것은, 상기 박막 구조체(TS) 상에 상기 관통 홀(H)이 형성될 영역을 정의하는 개구부를 갖는 제1 마스크 패턴(미도시)을 형성하는 것, 및 상기 제1 마스크 패턴을 식각 마스크로 상기 박막 구조체(TS)를 이방성 식각하는 것을 포함할 수 있다. 상기 제1 마스크 패턴은 상기 희생막들(104) 및 상기 절연막들(110)에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다. 상기 식각 공정에 의해 상기 기판(100)의 상면이 과식각되어, 상기 기판(100)의 상부가 리세스될 수 있다. 이에 따라, 상기 관통 홀(H)은 상기 기판(100)의 적어도 일부를 노출할 수 있다.
상기 관통 홀(H)의 내면을 덮고 상기 기판(100)을 노출하는 수직 절연체(120)가 형성될 수 있다. 상기 수직 절연체(120)를 형성하는 것은, 상기 박막 구조체(TS) 상에 상기 관통 홀(H)의 상기 내면을 덮는 수직 절연막 및 스페이서막을 차례로 형성하는 것, 상기 스페이서막을 이방성 식각하여 상기 관통 홀(H)의 상기 내면 상에 스페이서 패턴(125)을 형성하는 것, 및 상기 스페이서 패턴(125)을 식각 마스크로 상기 수직 절연막을 이방성 식각하는 것을 포함할 수 있다. 상기 스페이서막은 상기 수직 절연막에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 상기 스페이서막은 반도체막(일 예로, 다결정 실리콘막, 단결정 실리콘막, 또는 비정질 실리콘막)일 수 있다. 상기 스페이서 패턴(125)은 열린 양단을 갖는, 속이 빈 파이프 형태 또는 마카로니 형태로 형성될 수 있다. 상기 수직 절연막이 이방성 식각됨에 따라, 상기 박막 구조체(TS)의 상면이 노출될 수 있고, 상기 관통 홀(H)에 의해 노출되는 상기 기판(100)의 상부가 리세스될 수 있다. 상기 스페이서 패턴(125)이 상기 수직 절연막의 상기 이방성 식각 공정 동안 식각 마스크로 이용됨에 따라, 상기 스페이서 패턴(125)의 하단 아래에 위치하는 상기 수직 절연막의 일부는 식각되지 않을 수 있다. 상기 수직 절연체(120)는 열린 양단을 갖는, 속이 빈 파이프 형태 또는 마카로니 형태로 형성될 수 있다. 상기 수직 절연체(120) 및 상기 스페이서 패턴(125)은 상기 관통 홀(H) 내에 국소적으로 형성될 수 있다.
상기 수직 절연체(120)는, 도 4를 참조하여 설명한 바와 같이, 차례로 적층된 블로킹 절연막(BKL), 전하 저장막(CL), 및 터널 절연막(TBL)을 포함할 수 있다. 상기 블로킹 절연막(BKL)은 상기 관통 홀(H)에 의해 노출된 상기 희생막들(104) 및 상기 절연막들(110)의 측벽들을 덮을 수 있다. 상기 블로킹 절연막(BKL)은 일 예로, 실리콘 산화막으로 형성될 수 있다. 상기 전하 저장막(CL)은 트랩 절연막, 또는 도전성 나노 돗들(conductive nano dots)을 포함하는 절연막을 포함할 수 있다. 일 예로, 상기 전하 저장막(CL)은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 또는 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다. 상기 터널 절연막(TBL)은 상기 전하 저장막(CL)보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있다. 일 예로, 터널 절연막(TL)은 실리콘 산화막일 수 있다.
도 8을 참조하면, 상기 수직 절연체(120)가 형성된 후, 상기 스페이서 패턴(125)은 제거될 수 있다. 상기 스페이서 패턴(125)은, 상기 희생막들(104) 및 상기 수직 절연체(120)에 대하여 식각 선택성을 갖는 식각 조건으로 식각 공정을 수행함으로써 제거될 수 있다. 상기 스페이서 패턴(125)이 제거된 후, 상기 박막 구조체(TS) 상에 상기 관통 홀(H)의 상기 내면을 덮는 채널막(132)이 형성될 수 있다. 상기 채널막(132)은 상기 관통 홀(H)을 완전히 매립하지 않는 두께로, 상기 관통 홀(H)의 상기 내면을 따라 컨포말하게 형성될 수 있다. 상기 채널막(132)은 상기 수직 절연체(120)에 의해 노출되는 상기 기판(100)의 일부와 접할 수 있다. 상기 수직 절연체(120)는 상기 관통 홀(H)의 상기 내면과 상기 채널막(132) 사이에 개재할 수 있다. 상기 채널막(132)은 원자층 증착(ALD) 또는 화학적 기상 증착(CVD) 기술들 중의 한가지를 사용하여 형성되는 반도체 물질(예를 들면, 다결정 실리콘막, 단결정 실리콘막, 또는 비정질 실리콘막)일 수 있다.
상기 관통 홀(H) 내에 제1 절연 패턴(140)이 형성될 수 있다. 상기 제1 절연 패턴(140)을 형성하는 것은, 상기 박막 구조체(TS) 상에 상기 관통 홀(H)의 상기 내면을 덮는 제1 절연막을 형성하는 것, 및 상기 박막 구조체(TS)의 상기 상면이 노출되도록 상기 제1 절연막의 일부를 식각하는 것을 포함할 수 있다. 상기 제1 절연막은 상기 관통 홀(H)을 완전히 매립하지 않는 두께로, 상기 관통 홀(H)의 상기 내면을 따라 컨포말하게 형성될 수 있다. 상기 제1 절연막에 대한 상기 식각 공정에 의해 상기 제1 절연 패턴(140)은 상기 관통 홀(H) 내에 국소적으로 형성될 수 있고, 상기 제1 절연 패턴(140)의 상부는 상기 박막 구조체(TS)의 상기 상면을 향하여 테이퍼진 형상(tapered shape)을 가질 수 있다. 상기 제1 절연 패턴(140)은 상기 관통 홀(H) 내에 닫힌 하단을 갖는, 속이 빈 파이프 형태 또는 마카로니 형태로 형성되거나, 컵(cup) 형태로 형성될 수 있다. 일부 실시예들에 따르면, 도시된 바와 달리, 상기 제1 절연 패턴(140)은 상기 관통 홀(H) 내에 열린 양단을 갖는, 속이 빈 파이프 형태 또는 마카로니 형태로 형성될 수도 있다. 상기 제1 절연 패턴(140)은 상기 채널막(132)과 접할 수 있다. 상기 채널막(132)은 상기 관통 홀(H)의 상기 내면과 상기 제1 절연 패턴(140) 사이에 개재할 수 있다.
도 9를 참조하면, 상기 박막 구조체(TS) 상에 상기 관통 홀(H)을 채우는 제2 절연막(152)이 형성될 수 있다. 상기 제2 절연막(152)은 상기 제1 절연 패턴(140)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 상기 제2 절연막(152)은 상기 제1 절연 패턴(140)에 대하여 식각 선택성을 갖는, 상기 제1 절연 패턴(140)과 다른 물질을 포함할 수 있다. 또는, 상기 제2 절연막(152)은 상기 제1 절연 패턴(140)과 동일한 물질을 포함하되, 상기 제1 절연 패턴(140) 및 상기 제2 절연막(152)은 서로 다른 다공성(porosity)을 가질 수 있다. 또는, 상기 제2 절연막(152)은 상기 제1 절연 패턴(140)과 동일한 물질을 포함하되, 불순물을 더 포함할 수 있다. 상기 불순물은 일 예로, 탄소(C), 질소(N), 및 보론(B) 중 적어도 하나일 수 있다. 일 예로, 상기 제1 절연 패턴(140)은 실리콘 산화물를 포함할 수 있고, 상기 제2 절연막(152)은 실리콘 산질화물(SiON), 실리콘 옥시카바이드 질화물(SiOCN), 실리콘 옥시카바이드(SiOC) 등을 포함할 수 있다.
도 10을 참조하면, 상기 제2 절연막(152)을 평탄화하여 상기 관통 홀(H) 내에 제2 절연 패턴(150)이 형성될 수 있다. 상기 평탄화 공정에 의해 상기 박막 구조체(TS)의 상기 상면 상의 상기 채널막(132)이 노출될 수 있다. 상기 평탄화 공정에 의해 상기 관통 홀(H) 내부의 상기 채널막(132)의 일부를 노출하는 제1 리세스 영역(R1)이 형성될 수 있다. 상기 평탄화 공정 동안, 상기 관통 홀(H) 내부의 상기 제1 절연 패턴(140)의 일부가 제거되어 상기 제1 리세스 영역(R1)이 형성될 수 있다. 상기 제1 리세스 영역(R1)의 바닥면은, 상기 기판(100)으로부터, 상기 절연막들(110) 중 최상층의 절연막(110)의 상면과 하면 사이의 높이에 위치할 수 있다. 상기 제1 리세스 영역(R1)에 의해 상기 제1 절연 패턴(140)의 최상부면 및 상기 제2 절연 패턴(150)의 상면이 노출될 수 있다. 상기 제2 절연 패턴(150)은 상기 관통 홀(H) 내에 국소적으로 형성될 수 있다. 상기 제2 절연 패턴(150)은 상기 제1 절연 패턴(140)의 내부에 제공되어 평면적 관점에서 상기 제1 절연 패턴(140)에 의해 둘러싸일 수 있다. 상기 제2 절연 패턴(150)의 적어도 일부는 상기 제1 절연 패턴(140)을 사이에 두고 상기 채널막(132)으로부터 이격될 수 있다. 일부 실시예들에 따르면, 도시된 바와 달리, 상기 제2 절연 패턴(150)의 하단은 상기 채널막(132)과 접할 수도 있다.
도 11을 참조하면, 상기 제1 리세스 영역(R1)에 의해 노출되는 상기 제1 절연 패턴(140)의 일부가 선택적으로 제거될 수 있다. 이에 따라, 상기 제2 절연 패턴(150)의 일부의 측면이 노출될 수 있다. 상기 제1 절연 패턴(140)의 상기 일부를 선택적으로 제거하는 것은, 상기 제2 절연 패턴(150)에 대하여 식각 선택성을 갖는 식각 조건으로 식각 공정을 수행하는 것을 포함할 수 있다. 이러한 선택적 식각 공정은 일 예로, 상기 제2 절연 패턴(150)에 대하여 식각 선택성을 갖는 등방성 식각 공정을 이용하여 수행될 수 있다. 일 예로, 상기 제1 절연 패턴(140)이 실리콘 산화물을 포함하고, 상기 제2 절연 패턴(150)이 실리콘 산질화물(SiON), 실리콘 옥시카바이드 질화물(SiOCN), 실리콘 옥시카바이드(SiOC) 등을 포함하는 경우, 상기 선택적 식각 공정은 플루오린화 수소(HF)를 포함하는 습식 식각 공정을 이용하여 수행될 수 있다. 상기 제1 절연 패턴(140)의 상기 일부가 선택적으로 제거됨에 따라, 상기 제1 절연 패턴(140)의 최상부면은 상기 제2 절연 패턴(150)의 상기 상면보다 상기 기판(100)으로부터 낮은 높이에 위치할 수 있다.
이 후, 상기 박막 구조체(TS) 상에 상기 제1 리세스 영역(R1)을 채우는 도전막(162)이 형성될 수 있다. 상기 도전막(162)은 상기 제2 절연 패턴(150)의 상기 상면을 덮을 수 있다. 상기 도전막(162)은 상기 제2 절연 패턴(150)의 상기 노출된 측면을 따라 연장되어 상기 제1 절연 패턴(140)의 상기 최상부면을 덮도록 형성될 수 있다. 상기 도전막(162)은 불순물이 도핑된 반도체 물질 및/또는 도전 물질을 포함할 수 있다.
도 15를 참조하면, 일부 실시예들에 따르면, 상기 도전막(162)이 형성되기 전에, 상기 제2 절연 패턴(150)의 상기 노출된 측면을 덮는 예비 도전막(164)이 형성될 수 있다. 상기 예비 도전막(164)은 상대적으로 단차 도포성이 높은 증착 공정을 수행하여 형성될 수 있다. 상기 예비 도전막(164)은 상기 제2 절연 패턴(150)의 상기 노출된 측면과 상기 채널막(132) 사이의 공간(SP)을 채우도록 형성될 수 있다. 상기 예비 도전막(164)을 형성하는 것은, 일 예로, 불순물이 도핑되지 않은 상태의 진성 반도체막(intrinsic semiconductor layer)을 증착하는 것, 및 상기 진성 반도체막의 증착 동안 또는 증착 후 불순물을 도핑하는 것을 포함할 수 있다. 상기 불순물은, 일 예로, 인(P), 보론(B) 등일 수 있다. 일부 실시예들에 따르면, 도시되지 않았으나, 상기 예비 도전막(164)의 일부가 식각 공정에 의해 제거될 수 있고, 이에 따라, 상기 예비 도전막(164)은 상기 공간(SP) 내에 국소적으로 남을 수 있다. 상기 예비 도전막(164)이 형성된 후, 도 11을 참조하여 설명한 바와 같이, 상기 박막 구조체(TS) 상에 상기 제1 리세스 영역(R1)을 채우는 상기 도전막(162)이 형성될 수 있다. 다른 실시예들에 따르면, 상기 예비 도전막(164)을 형성하는 것은 생략될 수 있다.
도 12를 참조하면, 상기 도전막(162) 상에 평탄화 공정을 수행하여 상기 제1 리세스 영역(R1) 내에 도전 패턴(160)이 형성될 수 있다. 상기 평탄화 공정은 상기 절연막들(110) 중 최상층의 절연막(110)의 상면이 노출될 때까지 수행될 수 있다. 상기 평탄화 공정에 의해 상기 박막 구조체(TS)의 상기 상면 상의 상기 채널막(132)이 제거될 수 있고, 이에 따라, 채널 구조체(130)가 상기 관통 홀(H) 내에 국소적으로 형성될 수 있다. 상기 평탄화 공정에 의해 상기 도전 패턴(160)의 상면은 상기 채널 구조체(130)의 최상부면, 상기 수직 절연체(120)의 최상부면, 및 상기 최상층의 절연막(110)의 상기 상면과 실질적으로 공면을 이룰 수 있다. 상기 제1 절연 패턴(140) 및 상기 제2 절연 패턴(150)은 매립 절연 패턴(IP)으로 정의될 수 있다. 상기 도전 패턴(160)은 상기 매립 절연 패턴(IP) 상에 제공될 수 있고, 상기 제2 절연 패턴(150)의 적어도 일부는 상기 도전 패턴(160) 내로 삽입될 수 있다. 상기 채널 구조체(130)는 상기 도전 패턴(160) 및 상기 매립 절연 패턴(IP)을 둘러쌀 수 있다.
상기 도전 패턴(160)은, 도 4에 도시된 바와 같이, 상기 제2 절연 패턴(150)의 상면(150U) 상의 제1 부분(160a), 및 상기 제1 부분(160a)으로부터 상기 제2 절연 패턴(150)의 측면을 따라 연장되는 제2 부분(160b)을 포함할 수 있다. 상기 제1 부분(160a)의 하면(160a_L)은 상기 제2 부분(160b)의 하면(160b_L)보다 상기 기판(100)으로부터 높은 높이에 위치할 수 있다. 상기 제2 부분(160b)의 두께는, 도 8을 참조하여 설명한, 상기 제1 절연 패턴(140)을 형성하기 위한 상기 제1 절연막의 증착 두께에 따라 제어될 수 있다. 일 예로, 제1 절연막의 상기 증착 두께가 두꺼워질수록, 상기 제2 부분(160b)의 상기 두께도 두꺼워질 수 있다. 여기서, 상기 제2 부분(160b)의 상기 두께는 상기 기판(100)의 상면에 평행한 방향에 따라 측정된 것일 수 있다. 상기 제2 부분(160b)의 길이는, 도 11을 참조하여 설명한, 상기 선택적 식각 공정의 식각량에 따라 제어될 수 있다. 일 예로, 상기 선택적 식각 공정의 상기 식각량이 증가할수록, 상기 제2 절연 패턴(150)의 상기 측면을 따라 연장되는 상기 제2 부분(160b)의 상기 길이도 증가할 수 있다. 여기서, 상기 제2 부분(160b)의 상기 길이는 상기 기판(100)의 상기 상면에 수직한 방향에 따라 측정된 것일 수 있다.
도 13을 참조하면, 상기 박막 구조체(TS)를 패터닝하여 상기 채널 구조체(130)로부터 이격되어 상기 기판(100)을 노출하는 트렌치(T)가 형성될 수 있다. 상기 트렌치(T)를 형성하는 것은, 상기 박막 구조체(TS) 상에 상기 트렌치(T)가 형성될 평면적 위치를 정의하는 제2 마스크 패턴(미도시)을 형성하는 것, 및 상기 제2 마스크 패턴을 식각 마스크로 상기 박막 구조체(TS)를 이방성 식각하는 것을 포함할 수 있다. 상기 트렌치(T)는 상기 희생막들(104) 및 상기 절연막들(110)의 측벽들을 노출시키도록 형성될 수 있다. 평면적 관점에서 상기 트렌치(T)는 라인 형태 또는 직사각형으로 형성될 수 있으며, 일 단면의 관점에서 상기 트렌치(T)는 상기 기판(100)의 상면을 노출시키도록 형성될 수 있다. 상기 트렌치(T)를 형성하는 상기 식각 공정 동안, 상기 기판(100)의 상부가 과식각되어, 상기 기판(100)의 상기 상부가 리세스될 수 있다. 상기 트렌치(T)는 이방성 식각 공정의 특성에 의해 상기 기판(100)으로부터의 거리에 따라 다른 폭을 가질 수 있다. 즉, 상기 트렌치(T)의 하부의 폭은 상기 트렌치(T)의 상부의 폭보다 좁을 수 있다. 상기 트렌치(T)가 형성됨에 따라, 상기 박막 구조체(TS)는 일 방향으로 연장된 라인 형태를 가질 수 있다. 하나의 라인 형태의 상기 박막 구조체(TS)는 복수의 상기 채널 구조체들(130)에 의해 관통될 수 있다.
상기 트렌치(T)에 의해 노출된 상기 희생막들(104)을 제거하여, 상기 절연막들(110) 사이에 제2 리세스 영역들(R2)이 형성될 수 있다. 구체적으로, 상기 제2 리세스 영역들(R2)은, 상기 절연막들(110), 상기 수직 절연체(120), 상기 하부 절연막(102), 및 상기 기판(100)에 대해 식각 선택성을 갖는 식각 조건을 이용하여, 상기 희생막들(104)을 등방적으로 식각하여 형성될 수 있다. 상기 희생막들(104)은 상기 등방성 식각 공정에 의해 완전히 제거될 수 있다. 일 예로, 상기 희생막들(104)이 실리콘 질화막이고, 상기 절연막들(110)이 실리콘 산화막인 경우, 상기 식각 공정은 인산을 포함하는 식각액을 사용하여 수행될 수 있다.
상기 제2 리세스 영역들(R2)은 상기 트렌치(T)로부터 상기 절연막들(110) 사이로 수평적으로 연장될 수 있고, 상기 수직 절연체(120)의 측벽의 일부를 노출할 수 있다. 즉, 상기 제2 리세스 영역들(R2)은 수직적으로 서로 인접하는 절연막들(110)과 상기 수직 절연체(120)의 일 측벽에 의해 정의될 수 있다.
도 14를 참조하면, 상기 제2 리세스 영역들(R2)의 내벽들을 덮는 수평 절연체들(175), 및 상기 제2 리세스 영역들(R2)의 나머지 공간을 채우는 게이트 전극들(155L, 155, 155U)이 형성될 수 있다. 상기 수평 절연체들(175) 및 상기 게이트 전극들(155L, 155, 155U)을 형성하는 것은, 상기 제2 리세스 영역들(R2)을 차례로 덮는 수평 절연막 및 도전막을 형성하는 것, 및 상기 트렌치(T) 내에서 상기 수평 절연막 및 상기 도전막을 제거하여 상기 제2 리세스 영역들(R2) 내에 상기 수평 절연체들(175) 및 상기 게이트 전극들(155L, 155, 155U)을 국소적으로 형성하는 것을 포함할 수 있다.
상기 수평 절연막은, 상기 수직 절연막과 유사하게, 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 일 실시예에 따르면, 상기 수평 절연막은 전하 트랩형 플래시 메모리 트랜지스터의 블로킹 절연막을 포함할 수 있다. 상기 블로킹 절연막은, 도 4를 참조하여 설명한, 상기 터널 절연막(TBL)보다 작고 상기 전하 저장막(CL)보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있다. 일 예로, 상기 블로킹 절연막은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막들 중의 하나일 수 있다. 상기 도전막은 상기 제2 리세스 영역들(R2)을 채우면서 상기 트렌치(T)의 내벽을 컨포말하게 덮도록 형성될 수 있다. 이 경우, 상기 게이트 전극들(155L, 155, 155U)을 형성하는 것은 상기 트렌치(T) 내에서 상기 도전막을 등방성 식각의 방법으로 제거하는 것을 포함할 수 있다. 이와 달리, 다른 실시예에 따르면, 상기 도전막은 상기 트렌치(T)를 채우도록 형성될 수 있으며, 이 경우 상기 게이트 전극들(155L, 155, 155U)은 상기 트렌치(T) 내에서 상기 도전막을 이방성 식각의 방법으로 제거하는 것을 포함할 수 있다. 일부 실시예들에 따르면, 상기 도전막을 형성하는 것은, 금속 배리어막 및 금속막을 차례로 증착하는 것을 포함할 수 있다. 상기 금속 배리어막은 일 예로, TiN, TaN 또는 WN와 같은 금속 질화막으로 이루어질 수 있고, 상기 금속막은 일 예로, W, Al, Ti, Ta, Co 또는 Cu와 같은 금속 물질을 포함할 수 있다. 상기 제2 리세스 영역들(R2)에서 상기 수평 절연체들(175)은 상기 수직 절연체(120)와 직접 접촉할 수 있다.
상기 게이트 전극들(155L, 155, 155U)은 상기 기판(100) 상의 하부 게이트 전극(155L), 상기 하부 게이트 전극(155L) 상의 상부 게이트 전극(155U), 및 이들 사이에 적층된 셀 게이트 전극들(155)을 포함할 수 있다. 상기 기판(100) 상에 교대로 그리고 반복적으로 적층된 상기 절연막들(110) 및 상기 게이트 전극들(155L, 155, 155U)은 적층 구조체(SS)로 정의될 수 있다.
상기 기판(100) 내에 공통 소스 영역(170)이 형성될 수 있다. 상기 공통 소스 영역(170)은 상기 트렌치(T)에 의해 노출된 상기 기판(100)에 이온 주입 공정을 수행하여 형성될 수 있다. 상기 공통 소스 영역(170)은 상기 기판(100)과 다른 도전형을 가질 수 있다. 일부 실시예들에 따르면, 서로 이격된 복수의 상기 공통 소스 영역들(170)은 서로 연결되어 등전위 상태에 있을 수 있다. 다른 실시예들에 따르면, 상기 공통 소스 영역들(170)의 각각은 서로 다른 전위를 가질 수 있도록 전기적으로 분리될 수 있다. 상기 공통 소스 영역(170) 상에 상기 트렌치(T)를 채우는 전극 분리 패턴(180)이 형성될 수 있다. 상기 전극 분리 패턴(180)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막 중의 적어도 한가지로 형성될 수 있다.
도 3을 다시 참조하면, 상기 적층 구조체(SS) 상에 상기 도전 패턴(160)에 접속하는 콘택 플러그(192), 및 상기 콘택 플러그(192)에 연결되는 배선(194)이 형성될 수 있다. 상기 배선(194)은 상기 콘택 플러그(192)를 통해 상기 채널 구조체(130)에 전기적으로 연결될 수 있다. 상기 배선(194))은 상기 적층 구조체(SS)를 가로지르도록 형성될 수 있다. 상기 배선(194))은 층간 절연막(190)에 의해 상기 적층 구조체(SS)로부터 이격되도록 형성될 수 있다.
도 16은 본 발명의 일부 실시예들에 따른 3차원 반도체 소자의 일 변형예를 나타내는 도면으로, 도 3의 A부분에 대응하는 확대도이다. 설명의 간소화를 위해, 도 2 내지 도 5를 참조하여 설명한, 본 발명의 일부 실시예들에 따른 3차원 반도체 소자와 차이점만을 설명한다.
도 16을 참조하면, 상기 도전 패턴(160)의 하면은 곡면일 수 있다. 상기 도전 패턴(160)의 상기 제2 부분(160b)은 상기 기판(100)을 향하여 테이퍼진 형상을 가질 수 있고, 상기 제2 부분(160b)의 상기 하면(160b_L)은 상기 기판(100)을 향하여 오목한 곡면일 수 있다. 상기 제1 부분(160a)의 상기 하면(160a_L)은 상기 도전 패턴(160) 내부를 향하여 오목한 곡면일 수 있다. 상기 제1 부분(160a)의 상기 하면(160a_L)은 상기 제2 부분(160b)의 상기 하면(160b_L)보다 상기 기판(100)으로부터 높은 높이에 위치할 수 있다.
상기 도전 패턴(160)의 상기 하면이 곡면인 것은, 도 11을 참조하여 설명한, 상기 제2 절연 패턴(150)에 대하여 식각 선택성을 갖는 상기 등방성 식각 공정의 결과일 수 있다.
도 17은 본 발명의 일부 실시예들에 따른 3차원 반도체 소자의 다른 변형예를 나타내는 도면으로, 도 3의 A부분에 대응하는 확대도이다. 설명의 간소화를 위해, 도 2 내지 도 5를 참조하여 설명한, 본 발명의 일부 실시예들에 따른 3차원 반도체 소자와 차이점만을 설명한다.
도 17을 참조하면, 상기 채널 구조체(130)의 상부(130a)는 불순물이 도핑된 반도체 물질을 포함할 수 있고, 상기 채널 구조체(130)의 하부(130b)는 불순물이 도핑되지 않은 상태의 진성 반도체 물질을 포함할 수 있다. 상기 불순물은 일 예로, 인(P), 보론(B) 등일 수 있다. 상기 채널 구조체(130)의 상기 상부(130a)는 상기 도전 패턴(160)에 인접하거나 접할 수 있고, 상기 채널 구조체(130)의 상기 하부(130b)는 상기 제1 절연 패턴(140)에 인접하거나 접할 수 있다. 본 변형예에 따르면, 상기 채널 구조체(130)의 전기적 특성이 개선될 수 있다.
본 변형예에 따른 상기 채널 구조체(130)를 형성하는 것은, 도 8을 참조하여 설명한, 상기 박막 구조체(TS) 상에 불순물이 도핑되지 않은 상태의 진성 반도체 물질을 포함하는 상기 채널막(132)을 증착하는 것, 및 도 11을 참조하여 설명한, 상기 선택적 식각 공정이 수행된 후, 상기 도전막(162)이 형성되기 전에, 상기 채널막(132)의 노출된 부분에 불순물을 도핑하는 것을 포함할 수 있다.
도 18은 본 발명의 일부 실시예들에 따른 3차원 반도체 소자의 또 다른 변형예를 나타내는 도면으로, 도 3의 A부분에 대응하는 확대도이다. 설명의 간소화를 위해, 도 2 내지 도 5를 참조하여 설명한, 본 발명의 일부 실시예들에 따른 3차원 반도체 소자와 차이점만을 설명한다.
도 18을 참조하면, 상기 제2 절연 패턴(150)은 그 내부에 공극(void, 또는 심(seam), 200)을 포함할 수 있다. 상기 제2 절연 패턴(150)은 상기 기판(100)의 상면에 수직한 상기 제3 방향(D3)으로 연장되는 필라 형태일 수 있고, 상기 공극(200)은 상기 제2 절연 패턴(150)의 연장 방향을 따라 연장될 수 있다. 상기 공극(200)은 상기 제2 절연 패턴(150) 내부에 국소적으로 제공될 수 있다.
상기 공극(200)은 도 9를 참조하여 설명한, 상기 제2 절연막(152)의 증착 공정의 결과일 수 있다. 상기 희생막들(104) 및 상기 절연막들(110)의 적층 횟수가 증가함에 따라 상기 박막 구조체(TS)의 높이가 증가할 수 있고, 이에 따라, 상기 박막 구조체(TS)를 관통하는 상기 관통 홀(H)의 종횡비가 커질 수 있다. 이 경우, 상기 관통 홀(H)을 채우는 상기 제2 절연막(152) 내에 상기 공극(200)이 형성될 수 있다.
상기 도전 패턴(160)과 상기 공극(200) 사이의 거리(DS2)가 감소하는 경우, 상기 도전 패턴(160) 내 도전물질이 상기 공극(200) 내부로 유입될 수 있고, 이에 따라, 상기 채널 구조체(130)의 전기적 특성이 열화될 수 있다.
본 변형예에 따르면, 상기 도전 패턴(160)의 상기 제1 부분(160a)의 상기 하면(160a_L)은 상기 도전 패턴(160)의 상기 제2 부분(160b)의 상기 하면(160b_L)보다 상기 기판(100)으로부터 높은 높이에 위치할 수 있다. 이에 따라, 상기 공극(200)과 상기 도전 패턴(160) 사이의 상기 거리(DS2)가 최대화될 수 있다. 그 결과, 상기 도전 패턴(160)과 상기 공극(200) 사이의 터치 마진(touch margin)이 증가할 수 있고, 상기 채널 구조체(130)의 전기적 특성의 열화가 억제될 수 있다. 더하여, 상기 도전 패턴(160)의 상기 제2 부분(160b)의 상기 하면(160b_L)이 상기 도전 패턴(160)의 상기 제1 부분(160a)의 상기 하면(160a_L)보다 상기 기판(100)으로부터 낮은 높이에 위치함에 따라, 상기 상부 게이트 전극(155U)과 상기 도전 패턴(160) 사이의 상기 거리(DS1)가 최소화될 수 있다. 그 결과, 상기 채널 구조체(130)의 저항 증가가 억제될 수 있다.
도 19는 본 발명의 일부 실시예들에 따른 3차원 반도체 소자를 나타내는 도면으로, 도 2의 Ⅰ-Ⅰ'에 대응하는 단면도이다. 설명의 간소화를 위해, 도 2 내지 도 5를 참조하여 설명한, 본 발명의 일부 실시예들에 따른 3차원 반도체 소자와 차이점만을 설명한다.
도 19를 참조하면, 상기 채널 구조체(130)는 상기 적층 구조체(SS)의 하부 및 상기 기판(100)의 적어도 일부를 관통하여 상기 기판(100)에 연결되는 하부 반도체 패턴(LSP), 및 상기 적층 구조체(SS)의 상부를 관통하여 상기 하부 반도체 패턴(LSP)에 연결되는 상부 반도체 패턴(USP)을 포함할 수 있다.
상기 상부 반도체 패턴(USP)은 속이 빈 파이프 형태(pipe-shaped) 또는 마카로니 형태(macaroni-shaped)일 수 있다. 상기 상부 반도체 패턴(USP)의 하단은 닫힌 상태(closed state)일 수 있다. 상기 상부 반도체 패턴(USP)의 하면은 상기 하부 반도체 패턴(LSP)의 상면보다 상기 기판(100)으로부터 낮은 높이에 위치할 수 있다. 즉, 상기 상부 반도체 패턴(USP)은 상기 하부 반도체 패턴(LSP)에 삽입된 형태일 수 있다. 상기 상부 반도체 패턴(USP)은 불순물이 도핑된 반도체이거나 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)일 수도 있다. 상기 하부 반도체 패턴(LSP)은 상기 기판(100)과 같은 도전형의 반도체 물질로 이루어질 수 있다. 상기 하부 반도체 패턴(LSP)은 상기 기판(100)을 시드(seed)로 이용하여 형성된 에피택시얼 패턴일 수 있다. 상기 하부 반도체 패턴(LSP)은 단결정 구조 또는 다결정 구조의 반도체 물질을 포함할 수 있다. 상기 하부 반도체 패턴(LSP)은 상기 기판(100)의 내벽과 접할 수 있다. 상기 하부 반도체 패턴(LSP)은 상기 기판(100)의 적어도 일부를 관통하는 필라 형태를 가질 수 있다.
상기 매립 절연 패턴(IP)은 상기 상부 반도체 패턴(USP)의 내부를 채울 수 있다. 상기 매립 절연 패턴(IP)은 상기 상부 반도체 패턴(USP)의 상기 내부에 제공되고, 평면적 관점에서 상기 상부 반도체 패턴(USP)에 의해 둘러싸일 수 있다. 상기 매립 절연 패턴(IP)은 상기 상부 반도체 패턴(USP)의 상기 내부에 제공되는 것을 제외하고, 도 2 내지 도 5를 참조하여 설명한, 상기 매립 절연 패턴(IP)과 실질적으로 동일할 수 있다.
상기 도전 패턴(160)이 상기 매립 절연 패턴(IP) 상에 제공될 수 있다. 상기 매립 절연 패턴(IP)의 적어도 일부는 상기 도전 패턴(160) 내로 삽입될 수 있다. 상기 도전 패턴(160)의 적어도 일부는 상기 상부 반도체 패턴(USP)의 상기 내부에 제공되고, 평면적 관점에서 상기 상부 반도체 패턴(USP)에 의해 둘러싸일 수 있다. 상기 도전 패턴(160)은 상기 상부 반도체 패턴(USP)의 상기 내부에 제공되는 것을 제외하고, 도 2 내지 도 5를 참조하여 설명한, 상기 도전 패턴(160)과 실질적으로 동일할 수 있다.
상기 복수의 게이트 전극들(155L, 155, 155U) 중 상기 하부 게이트 전극(155L)은 상기 하부 반도체 패턴(LSP)에 인접할 수 있다. 상기 복수의 게이트 전극들(155L, 155, 155U) 중, 상기 상부 게이트 전극(155U) 및 상기 셀 게이트 전극들(155)은 상기 상부 반도체 패턴(USP)에 인접할 수 있다. 상기 적층 구조체(SS)와 상기 상부 반도체 패턴(USP) 사이에 상기 수직 절연체(120)가 개재될 수 있다. 상기 수직 절연체(120)는 상기 상부 및 셀 게이트 전극들(155L, 155)의 각각과 상기 상부 반도체 패턴(USP) 사이에 개재할 수 있다. 상기 수직 절연체(120)의 하면은 상기 하부 반도체 패턴(LSP)의 상기 상면의 적어도 일부분과 접할 수 있다.
상기 하부 반도체 패턴(LSP)과 상기 하부 게이트 전극(155L) 사이에 게이트 유전 패턴(172)이 배치될 수 있다. 상기 게이트 유전 패턴(172)은 일 예로, 실리콘 산화막을 포함할 수 있다.
도 20은 본 발명의 일부 실시예들에 따른 3차원 반도체 소자의 제조방법을 나타내는 도면으로, 도 2의 Ⅰ-Ⅰ'에 대응하는 단면도이다. 설명의 간소화를 위해, 도 6 내지 도 15를 참조하여 설명한, 본 발명의 일부 실시예들에 따른 3차원 반도체 소자의 제조방법과 차이점만을 설명한다.
먼저, 도 6 및 도 7을 참조하여 설명한 바와 같이, 상기 기판(100) 상에 상기 하부 절연막(102)이 형성될 수 있다. 상기 하부 절연막(102) 상에 희생막들(104) 및 절연막들(110)을 교대로 그리고 반복적으로 증착하여 상기 박막 구조체(TS)가 형성될 수 있고, 상기 박막 구조체(TS)를 관통하여 상기 기판(100)을 노출하는 관통 홀(H)이 형성될 수 있다.
도 20을 참조하면, 하부 반도체 패턴(LSP)이 상기 관통 홀(H)의 하부 영역을 채우도록 형성될 수 있다. 상기 하부 반도체 패턴(LSP)은 상기 관통 홀(H)에 의해 노출된 상기 기판(100)을 시드로 이용하는 선택적 에피택시얼 성장 공정을 수행하여 형성될 수 있다. 상기 하부 반도체 패턴(LSP)은 상기 기판(100)의 적어도 일부를 관통하는 필라 형태로 형성될 수 있다. 일부 실시예들에 따르면, 상기 하부 반도체 패턴(LSP)은 상기 절연막들(110) 중 최하층의 절연막(110)의 측벽을 덮도록 형성될 수 있다. 상기 하부 반도체 패턴(LSP)의 상면은 상기 최하층의 절연막(110)을 사이에 두고 서로 인접하는 희생막들(104) 사이의 높이에 위치할 수 있다. 상기 하부 반도체 패턴(LSP)은 단결정 구조 또는 다결정 구조를 포함할 수 있다. 상기 하부 반도체 패턴(LSP)은 일 예로, 실리콘을 포함할 수 있으나 이에 한정되지 않는다. 일 예로, 탄소 나노 구조물들, 유기 반도체 물질들 및 화합물 반도체들이 상기 하부 반도체 패턴(LSP)을 위해 사용될 수 있다. 상기 하부 반도체 패턴(LSP)은 상기 기판(100)과 동일한 도전형을 가질 수 있다. 선택적 에피택시얼 성장 공정 시에 인시츄(in-situ)로 상기 하부 반도체 패턴(LSP)에 불순물이 도핑될 수 있다. 이와 달리, 상기 하부 반도체 패턴(LSP)을 형성한 후, 상기 하부 반도체 패턴(LSP)에 불순물이 이온 주입될 수도 있다.
상기 하부 반도체 패턴(LSP)이 형성된 상기 관통 홀(H)의 내면을 덮고 상기 하부 반도체 패턴(LSP)을 노출하는 수직 절연체(120)가 형성될 수 있다. 상기 수직 절연체(120)를 형성하는 것은, 상기 박막 구조체(TS) 상에 상기 관통 홀(H)의 상기 내면을 덮는 수직 절연막 및 스페이서막을 차례로 형성하는 것, 상기 스페이서막을 이방성 식각하여 상기 관통 홀(H)의 상기 내면 상에 스페이서 패턴(125)을 형성하는 것, 및 상기 스페이서 패턴(125)을 식각 마스크로 상기 수직 절연막을 이방성 식각하는 것을 포함할 수 있다. 상기 수직 절연막을 이방성 식각하는 동안 과식각(over-etch)의 결과로서, 상기 스페이서 패턴(125) 및 상기 수직 절연체(120)에 의해 노출되는 상기 하부 반도체 패턴(LSP)의 상면이 리세스될 수 있다. 상기 이방성 식각 공정에 의해 상기 스페이서 패턴(125)의 아래에 위치하는 상기 수직 절연막의 일부는 식각되지 않을 수 있다. 이 경우, 상기 수직 절연체(120)는 상기 스페이서 패턴(125)의 하면과 상기 하부 반도체 패턴(LSP)의 상기 상면 사이에 개재되는 바닥부를 가질 수 있다. 이에 따라, 상기 수직 절연체(120)의 바닥면은 상기 하부 반도체 패턴(LSP)의 상기 상면의 적어도 일 부분에 접할 수 있다. 상기 수직 절연체(120)가 형성된 후, 상기 스페이서 패턴(125)은 제거될 수 있다.
이 후의 공정은, 도 8 내지 도 15를 참조하여 설명한, 본 발명의 일부 실시예들에 따른 3차원 반도체 소자의 제조방법과 실질적으로 동일할 수 있다.
본 실시예들에 따르면, 도 13을 참조하여 설명한, 상기 제2 리세스 영역(R2) 중 최하층의 제2 리세스 영역(R2)은 상기 트렌치(T)로부터 상기 절연막들(110) 중 최하층의 절연막(110)과 상기 하부 절연막(102) 사이로 수평적으로 연장될 수 있고, 상기 하부 반도체 패턴(LSP)의 측벽의 일부를 노출할 수 있다. 상기 제2 리세스 영역들(R2) 중 나머지 제2 리세스 영역들(R2)은 상기 트렌치(T)로부터 상기 절연막들(110) 사이로 수평적으로 연장될 수 있고, 상기 수직 절연체(120)의 측벽의 일부를 노출할 수 있다.
상기 최하층의 제2 리세스 영역(R2) 내에 게이트 유전 패턴(172)이 형성될 수 있다. 일 예로, 상기 게이트 유전 패턴(172)을 형성하는 것은, 열산화 공정을 수행하여 상기 최하층의 제2 리세스 영역(R2)에 의해 노출된 상기 하부 반도체 패턴(LSP)의 측벽의 일부분을 산화시키는 것을 포함할 수 있다. 상기 게이트 유전 패턴(172)은 일 예로, 실리콘 산화물을 포함할 수 있다.
이 후의 공정은, 도 3을 참조하여 설명한, 본 발명의 일부 실시예들에 따른 3차원 반도체 소자의 제조방법과 실질적으로 동일할 수 있다.
도 21은 본 발명의 일부 실시예들에 따른 3차원 반도체 소자의 셀 어레이를 나타내는 간략 회로도이다.
도 21을 참조하면, 3차원 반도체 소자의 셀 어레이는 공통 소스 라인(CSL), 비트 라인(BL), 및 상기 공통 소스 라인(CSL)과 상기 비트 라인(BL) 사이의 셀 스트링(CSTR)을 포함할 수 있다. 상기 공통 소스 라인(CSL)은 기판 상에 배치되는 도전성 박막일 수 있고, 상기 비트 라인(BL)은 상기 기판 상에 배치되는 도전성 패턴들(일 예로, 금속 라인)일 수 있다.
상기 셀 스트링(CSTR)은 상기 비트 라인(BL)에 연결된 상부 스트링들(CSTR1), 및 상기 공통 소스 라인(CSL)에 연결된 하부 스트링(CSTR2)을 포함할 수 있다. 상기 상부 스트링(CSTR1)은 스위칭 소자(SW)를 통해 상기 하부 스트링(CSTR2)에 연결될 수 있다. 상기 상부 스트링(CSTR1)은 상기 비트 라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 상기 스트링 선택 트랜지스터(SST)와 상기 스위칭 소자(SW) 사이에 배치되는 복수 개의 상부 메모리 셀 트랜지스터들(MCT1)로 구성될 수 있다. 상기 스트링 선택 트랜지스터(SST) 및 상기 상부 메모리 셀 트랜지스터들(MCT1)은 직렬로 연결될 수 있다. 상기 하부 스트링(CSTR2)은 상기 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 및 상기 접지 선택 트랜지스터(GST)와 상기 스위칭 소자(SW) 사이에 배치되는 복수 개의 하부 메모리 셀 트랜지스터들(MCT2)로 구성될 수 있다. 상기 접지 선택 트랜지스터(GST) 및 상기 하부 메모리 셀 트랜지스터들(MCT2)은 직렬로 연결될 수 있다. 상기 상부 및 하부 메모리 셀 트랜지스터들(MCT1, MCT2)의 각각은 데이터 저장 요소(data storage element)를 포함할 수 있다.
도 22는 본 발명의 일부 실시예들에 따른 3차원 반도체 소자를 나타내는 단면도이다.
도 22를 참조하면, 3차원 반도체 소자는 기판(100) 상의 비트 라인(BL), 상기 기판(100)과 상기 비트 라인(BL) 사이의 적층 구조체(SS), 상기 적층 구조체(SS)와 상기 비트 라인(BL) 사이의 공통 소스 라인(CSL), 및 상기 적층 구조체(SS)를 관통하는 채널 구조체(130)를 포함할 수 있다. 상기 채널 구조체(130)는 상기 비트 라인(BL)과 상기 공통 소스 라인(CSL)을 전기적으로 연결할 수 있다. 상기 채널 구조체(130)는, 상기 적층 구조체(SS)과 상기 비트 라인(BL) 사이에 제공되는 콘택 플러그(192)를 통하여 상기 비트 라인(BL)에 연결될 수 있다.
상기 적층 구조체(SS)는 상기 기판(100) 상에 차례로 적층된 복수 개의 셀 게이트 전극들(155), 및 상기 셀 게이트 전극들(155) 상에 배치되는 선택 게이트 전극들을 포함할 수 있다. 상기 선택 게이트 전극들은, 상기 셀 게이트 전극들(155)과 상기 비트 라인(BL) 사이에 배치되는 스트링 선택 게이트 전극(155S) 및 상기 셀 게이트 전극들(155)과 상기 공통 소스 라인(CSL) 사이에 배치되는 접지 선택 게이트 전극(155G)을 포함할 수 있다. 일부 실시예들에 따르면, 상기 셀 게이트 전극들(155), 상기 스트링 선택 게이트 전극(155S), 및 상기 접지 선택 게이트 전극(155G)은 각각 제1 방향(D1)으로 연장될 수 있다. 상기 스트링 선택 게이트 전극(155S)과 상기 접지 선택 게이트 전극(155G)은 상기 제1 방향(D1)에 교차하는 제2 방향(D2)으로 서로 이격될 수 있다. 상기 셀 게이트 전극들(155)은, 상기 기판(100)과 상기 스트링 선택 게이트 전극(155S) 사이에 배치되는 상부 게이트 전극들(155a), 및 상기 기판(100)과 상기 접지 선택 게이트 전극(155G) 사이에 배치되는 하부 게이트 전극들(155b)을 포함할 수 있다. 상기 상부 게이트 전극들(155a)과 상기 하부 게이트 전극들(155b)은 상기 제2 방향(D2)으로 서로 이격될 수 있다.
상기 채널 구조체(130)는 상기 적층 구조체(SS)를 관통하는 한 쌍의 수직 부분들(130V), 및 상기 적층 구조체(SS) 아래에 제공되어 상기 한 쌍의 수직 부분들(130V)을 연결하는 수평 부분(130H)을 포함할 수 있다. 상기 한 쌍의 수직 부분들(130V) 중 하나는 상기 적층 구조체(SS)를 관통하여 상기 공통 소스 라인(CSL)에 연결될 수 있고, 상기 수직 부분들(130V) 중 다른 하나는 상기 적층 구조체(SS)를 관통하여 상기 비트 라인(BL)에 연결될 수 있다. 상기 수평 부분(130H)은 상기 기판(100)과 상기 적층 구조체(SS) 사이에 제공되어 상기 한 쌍의 수직 부분들(130V)을 연결할 수 있다. 상기 한 쌍의 수직 부분들(130V) 중 하나는 상기 하부 게이트 전극들(155b) 및 상기 접지 선택 게이트 전극(150G)을 관통하여 상기 공통 소스 라인(CSL)에 연결될 수 있고, 다른 하나는 상기 상부 게이트 전극들(155a) 및 상기 스트링 선택 게이트 전극(155S)을 관통하여 상기 콘택 플러그(192)를 통하여 상기 비트 라인(BL)에 연결될 수 있다. 상기 수평 부분(130H)은 상기 상부 게이트 전극들(155a)의 아래에서 상기 하부 게이트 전극들(155b)의 아래로 연장되어 상기 한 쌍의 수직 부분들(130V)을 서로 연결할 수 있다.
상기 채널 구조체(130)는 속이 빈 파이프 형태(hollow pipe-shaped) 또는 마카로니 형태(macaroni-shaped)일 수 있다. 상기 채널 구조체(130)의 양 단은 열린 상태일 수 있다. 구체적으로, 상기 수직 부분들(130V)의 각각은 열린 양 단을 갖는 속이 빈 파이프 형태(hollow pipe-shaped) 또는 마카로니 형태(macaroni-shaped)일 수 있고, 상기 수평 부분(130H)은 열린 양 단을 갖는 속이 빈 파이프 형태(hollow pipe-shaped) 또는 마카로니 형태(macaroni-shaped)일 수 있다. 상기 수직 부분들(130V)의 각각의 내부의 빈 영역은 상기 수평 부분(130H) 내부의 빈 영역과 연통될 수 있다. 상기 채널 구조체(130)는 불순물이 도핑된 반도체이거나 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)일 수도 있다. 상기 채널 구조체(130)의 적어도 일부는 단결정, 다결정(polycrystalline), 또는 비정질(amorphous) 상태일 수 있다. 본 실시예들에 따르면, 상기 채널 구조체(130)는 상기 수평 부분(130H)을 포함하는 것을 제외하고, 도 2 내지 도 5를 참조하여 설명한 본 발명의 일부 실시예들에 따른 3차원 반도체 소자의 상기 채널 구조체(130)와 실질적으로 동일할 수 있다.
매립 절연 패턴(IP)이 상기 채널 구조체(130)의 내부를 채울 수 있다. 상기 매립 절연 패턴(IP)은 상기 채널 구조체(130)의 상기 수직 부분들(130V)의 각각의 내부에 제공될 수 있고, 평면적 관점에서 상기 수직 부분들(130V)의 각각에 의해 둘러싸일 수 있다. 상기 매립 절연 패턴(IP)은 상기 채널 구조체(130)의 상기 수평 부분(130H)의 내부를 채울 수 있다.
상기 매립 절연 패턴(IP)은 제1 절연 패턴(140) 및 제2 절연 패턴(150)을 포함할 수 있다. 상기 제1 절연 패턴(140)은 상기 채널 구조체(130)의 내면을 덮을 수 있다. 상기 제1 절연 패턴(140)은 열린 양단을 갖는 속이 빈 파이프 형태(hollow pipe-shaped) 또는 마카로니 형태(macaroni-shaped)일 수 있다. 상기 제2 절연 패턴(150)은 상기 제1 절연 패턴(140)의 내부를 채울 수 있다. 상기 제2 절연 패턴(150)은 상기 제1 절연 패턴(140)의 상기 내부에 제공되어, 평면적 관점에서, 상기 제1 절연 패턴(140)에 의해 둘러싸일 수 있다. 상기 제2 절연 패턴(150)은 필라 형태일 수 있다. 상기 제1 절연 패턴(140)은 상기 제2 절연 패턴(150)의 적어도 일부의 측면을 노출할 수 있다. 상기 제1 절연 패턴(140)은 상기 제2 절연 패턴(150)의 상부의 측면을 노출할 수 있다. 본 실시예들에 따르면, 상기 매립 절연 패턴(IP)은 상기 채널 구조체(130)의 상기 수평 부분(130H)의 내부를 채우는 것을 제외하고, 도 2 내지 도 5를 참조하여 설명한 본 발명의 일부 실시예들에 따른 3차원 반도체 소자의 상기 매립 절연 패턴(IP)과 실질적으로 동일할 수 있다.
도전 패턴(160)이 상기 매립 절연 패턴(IP) 상에 제공될 수 있다. 상기 매립 절연 패턴(IP)의 적어도 일부는 상기 도전 패턴(160) 내로 삽입될 수 있다. 구체적으로, 상기 제1 절연 패턴(140)이 상기 제2 절연 패턴(150)의 상기 상부의 상기 측면을 노출할 수 있고, 상기 제2 절연 패턴(150)의 상기 상부가 상기 도전 패턴(160) 내로 삽입될 수 있다. 상기 제2 절연 패턴(150)의 상기 상부의 상기 노출된 측면은 상기 도전 패턴(160)에 의해 덮일 수 있다. 상기 도전 패턴(160)은 상기 제2 절연 패턴(150)의 상면을 덮고, 상기 제2 절연 패턴(150)의 상기 노출된 측면을 따라 연장되어 상기 제1 절연 패턴(140)의 최상부면과 접할 수 있다. 상기 도전 패턴(160)의 적어도 일부는 상기 채널 구조체(130)의 상기 내부에 제공될 수 있고, 평면적 관점에서 상기 채널 구조체(130)에 의해 둘러싸일 수 있다. 상기 도전 패턴(160)의 상기 적어도 일부는 상기 채널 구조체(130)와 상기 제2 절연 패턴(150) 사이에 개재할 수 있다. 상기 제2 절연 패턴(150)의 적어도 일부는 상기 도전 패턴(160)의 상기 적어도 일부를 사이에 두고 상기 채널 구조체(130)로부터 이격될 수 있다. 본 실시예들에 따르면, 상기 도전 패턴(160)은, 도 2 내지 도 5를 참조하여 설명한 본 발명의 일부 실시예들에 따른 3차원 반도체 소자의 상기 도전 패턴(160)과 실질적으로 동일할 수 있다.
상기 적층 구조체(SS)와 상기 채널 구조체(130) 사이에 수직 절연체(120)가 개재될 수 있다. 상기 수직 절연체(120)는 상기 채널 구조체(130) 과 상기 기판(100) 사이로 연장될 수 있다. 상기 수직 절연체(120)는 상기 채널 구조체(130)의 외면을 차례로 덮는 터널 절연층, 전하 저장층, 및 블로킹 절연층을 포함할 수 있다. 본 실시예들에 따르면, 상기 수직 절연체(120)는, 상기 채널 구조체(130) 과 상기 기판(100) 사이로 연장되는 것을 제외하고, 도 2 내지 도 5를 참조하여 설명한 본 발명의 일부 실시예들에 따른 3차원 반도체 소자의 상기 수직 절연체(120)와 실질적으로 동일할 수 있다.
도시되지 않았지만, 상기 기판(100) 내에, 상기 채널 구조체(130)의 상기 수평 부분(130H)을 지나는 전하의 흐름을 선택적으로 제어하는 스위칭 소자(미도시)가 제공될 수 있다.
본 발명의 개념에 따르면, 상기 도전 패턴(160)의 상기 제1 부분(160a)의 상기 하면(160a_L)은 상기 도전 패턴(160)의 상기 제2 부분(160b)의 상기 하면(160b_L)보다 상기 기판(100)으로부터 높은 높이에 위치할 수 있다. 이에 따라, 상기 상부 게이트 전극(155U)과 상기 도전 패턴(160) 사이의 상기 거리(DS1)가 최소화될 수 있고, 상기 채널 구조체(130)의 저항 증가가 억제될 수 있다. 상기 제2 절연 패턴(150)이 그 내부에 상기 공극(200)을 포함하는 경우, 상기 공극(200)과 상기 도전 패턴(160) 사이의 상기 거리(DS2)가 최대화될 수 있다. 이에 따라, 상기 채널 구조체(130)의 전기적 특성의 열화가 억제될 수 있다.
따라서, 전기적 특성이 개선되고, 우수한 신뢰성을 갖는 3차원 반도체 소자가 제공될 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
100: 기판 102: 하부 절연막
155L, 155, 155U: 게이트 전극들 110: 절연막들
120: 수직 절연체 130: 채널 구조체
140: 제1 절연 패턴 150: 제2 절연 패턴
IP: 매립 절연 패턴 160: 도전 패턴
190: 층간 절연막 192: 콘택 플러그
194: 배선

Claims (20)

  1. 기판 상에 차례로 적층되는 복수의 게이트 전극들;
    상기 복수의 게이트 전극들을 관통하여 상기 기판에 연결되는 채널 구조체;
    상기 채널 구조체의 내부에 제공되고, 평면적 관점에서 상기 채널 구조체에 의해 둘러싸이는 매립 절연 패턴; 및
    상기 매립 절연 패턴 상의 도전 패턴을 포함하되,
    상기 매립 절연 패턴은:
    상기 채널 구조체의 내면을 덮는 제1 절연 패턴; 및
    상기 제1 절연 패턴 내부에 제공되는 제2 절연 패턴을 포함하고,
    상기 제2 절연 패턴의 적어도 일부는 상기 도전 패턴 내로 삽입되고,
    상기 도전 패턴의 적어도 일부는 상기 제2 절연 패턴과 상기 채널 구조체 사이에 개재하는 3차원 반도체 소자.
  2. 청구항 1에 있어서,
    상기 도전 패턴은;
    상기 제2 절연 패턴의 상면 상의 제1 부분; 및
    상기 제1 부분으로부터 상기 제2 절연 패턴의 측면을 따라 연장되는 제2 부분을 포함하는 3차원 반도체 소자.
  3. 청구항 2에 있어서,
    상기 도전 패턴의 상기 제1 부분의 하면은 상기 도전 패턴의 상기 제2 부분의 하면보다 상기 기판으로부터 높은 높이에 위치하는 3차원 반도체 소자.
  4. 청구항 2에 있어서,
    상기 도전 패턴의 상기 제2 부분은 상기 제2 절연 패턴의 상기 측면을 둘러싸는 3차원 반도체 소자.
  5. 청구항 4에 있어서,
    상기 도전 패턴의 상기 제2 부분은 평면적 관점에서 상기 채널 구조체에 의해 둘러싸이는 3차원 반도체 소자.
  6. 청구항 5에 있어서,
    상기 도전 패턴의 상면은 상기 채널 구조체의 최상부면과 공면을 이루는 3차원 반도체 소자.
  7. 삭제
  8. 청구항 1에 있어서,
    상기 제2 절연 패턴은 상기 제1 절연 패턴에 대하여 식각 선택성을 갖는 물질을 포함하는 3차원 반도체 소자.
  9. 청구항 1에 있어서,
    상기 제1 절연 패턴은 상기 제2 절연 패턴의 상부의 측면을 노출하고,
    상기 제2 절연 패턴의 상기 노출된 측면은 상기 도전 패턴에 의해 둘러싸이는 3차원 반도체 소자.
  10. 청구항 1에 있어서,
    상기 도전 패턴은:
    상기 제2 절연 패턴의 상면 상의 제1 부분; 및
    상기 제1 부분으로부터 상기 제2 절연 패턴의 측면을 따라 연장되어, 상기 제2 절연 패턴과 상기 채널 구조체 사이에 개재하는 제2 부분을 포함하는 3차원 반도체 소자.
  11. 청구항 10에 있어서,
    상기 제2 절연 패턴의 상기 상면은 상기 제1 절연 패턴의 최상부면보다 상기 기판으로부터 높은 높이에 위치하고,
    상기 도전 패턴의 상기 제2 부분은 상기 제1 절연 패턴의 상기 최상부면과 접하는 3차원 반도체 소자.
  12. 청구항 11에 있어서,
    상기 도전 패턴의 상기 제2 부분은 평면적 관점에서 상기 채널 구조체에 의해 둘러싸이고,
    상기 채널 구조체의 최상부면은 상기 제2 절연 패턴의 상기 상면보다 상기 기판으로부터 높은 높이에 위치하는 3차원 반도체 소자.
  13. 청구항 1에 있어서,
    상기 제2 절연 패턴은 그 내부에 제공되는 공극을 포함하는 3차원 반도체 소자.
  14. 청구항 1에 있어서,
    상기 채널 구조체는:
    상기 기판의 적어도 일부를 관통하는 하부 반도체 패턴; 및
    상기 하부 반도체 패턴을 사이에 두고 상기 기판으로부터 이격되는 상부 반도체 패턴을 포함하되,
    상기 매립 절연 패턴은 상기 상부 반도체 패턴의 내부에 제공되어, 평면적 관점에서 상기 상부 반도체 패턴에 의해 둘러싸이고,
    상기 도전 패턴의 상기 적어도 일부는 상기 제2 절연 패턴과 상기 상부 반도체 패턴 사이에 개재하는 3차원 반도체 소자.
  15. 청구항 1에 있어서,
    상기 제2 절연 패턴은 상기 도전 패턴의 상기 적어도 일부에 의해 상기 채널 구조체로부터 이격되는 3차원 반도체 소자.
  16. 기판 상에 차례로 적층되는 복수의 게이트 전극들;
    상기 복수의 게이트 전극들을 관통하여 상기 기판에 연결되는 채널 구조체;
    상기 채널 구조체의 내부에 제공되고, 평면적 관점에서 상기 채널 구조체에 의해 둘러싸이는 매립 절연 패턴; 및
    상기 매립 절연 패턴 상의 도전 패턴을 포함하되,
    상기 매립 절연 패턴은:
    상기 채널 구조체의 내면을 덮는 제1 절연 패턴; 및
    상기 제1 절연 패턴 내부에 제공되는 제2 절연 패턴을 포함하되,
    상기 제2 절연 패턴은 상기 제1 절연 패턴에 대하여 식각 선택성을 갖는 물질을 포함하고,
    상기 제2 절연 패턴의 적어도 일부는 상기 도전 패턴 내로 삽입되는 3차원 반도체 소자.
  17. 청구항 16에 있어서,
    상기 제1 절연 패턴은 상기 제2 절연 패턴의 적어도 일부의 측면을 노출하고,
    상기 제2 절연 패턴의 상기 노출된 측면은 상기 도전 패턴에 의해 둘러싸이는 3차원 반도체 소자.
  18. 청구항 16에 있어서,
    상기 채널 구조체는 상기 제1 절연 패턴의 측면 및 상기 도전 패턴의 측면을 따라 연장되는 3차원 반도체 소자.
  19. 청구항 18에 있어서,
    상기 제2 절연 패턴의 적어도 일부는 상기 제1 절연 패턴 및 상기 도전 패턴을 사이에 두고 상기 채널 구조체로부터 이격되는 3차원 반도체 소자.
  20. 청구항 18에 있어서,
    상기 제1 절연 패턴의 최상부면은 상기 채널 구조체의 최상부면보다 상기 기판으로부터 낮은 높이에 위치하고,
    상기 도전 패턴의 적어도 일부는 상기 제1 절연 패턴의 상기 최상부면과 접하는 3차원 반도체 소자.
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