KR102154784B1 - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

반도체 장치 및 그 제조방법이 제공된다. 반도체 장치는 제1 기판 상의 주변회로 구조체, 상기 주변회로 구조체 상의 셀 어레이 구조체, 및 상기 주변회로 구조체 및 상기 셀 어레이 구조체 사이의 제2 기판을 포함한다. 상기 셀 어레이 구조체는 상기 제2 기판 상에 적층된 복수 개의 게이트 전극들을 포함하는 적층 구조체, 및 상기 적층 구조체 및 상기 제2 기판을 관통하는 관통 홀 내에 형성되고 상기 주변회로 구조체에 접하는 수직 반도체 패턴을 포함한다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 3차원으로 배열된 메모리 셀들을 갖는 3차원 반도체 메모리 장치 및 그 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도가 증가하고는 있지만 여전히 제한적이다.
이러한 한계를 극복하기 위해, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다. 그러나, 3차원 반도체 메모리 장치의 대량 생산을 위해서는, 비트당 제조 비용을 2차원 반도체 장치의 그것보다 줄일 수 있으면서 신뢰성 있는 제품 특성을 구현할 수 있는 공정 기술이 요구되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 셀 전류 특성이 개선된 반도체 장치 및 그 제조방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 고집적화에 최적화된 반도체 장치 및 그 제조방법을 제공하는 데 있다.
본 발명의 실시예들에 따른 반도체 장치는 제1 기판 상의 주변회로 구조체, 상기 주변회로 구조체 상의 셀 어레이 구조체, 및 상기 주변회로 구조체 및 상기 셀 어레이 구조체 사이의 제2 기판을 포함하되, 상기 셀 어레이 구조체는 상기 제2 기판 상에 적층된 복수 개의 게이트 전극들을 포함하는 적층 구조체, 및 상기 적층 구조체 및 상기 제2 기판을 관통하는 관통 홀 내에 형성되고 상기 주변회로 구조체에 접하는 수직 반도체 패턴을 포함할 수 있다.
일 실시예에 따르면, 상기 수직 반도체 패턴은 상기 제2 기판을 관통하여 상기 주변회로 구조체에 접하는 하부 반도체 패턴, 및 상기 하부 반도체 패턴 상의 상부 반도체 패턴을 포함할 수 있다.
일 실시예에 따르면, 상기 하부 반도체 패턴은 상기 관통 홀에 의해 노출된 상기 제2 기판의 내벽을 시드로 하여 형성된 에피택시얼 패턴일 수 있다.
일 실시예에 따르면, 상기 제2 기판은 폴리 실리콘막일 수 있다.
일 실시예에 따르면, 상기 게이트 전극들은 상기 하부 반도체 패턴에 인접한 하부 게이트 전극 및 상기 상부 반도체 패턴에 인접한 상부 게이트 전극들을 포함하고, 상기 하부 반도체 패턴의 상면은 상기 하부 게이트 전극의 상면보다 높을 수 있다.
본 발명의 실시예들에 따른 반도체 장치는 상기 상부 반도체 패턴과 상기 상부 게이트 전극들 사이의 수직 절연체, 및 상기 하부 반도체 패턴과 상기 하부 게이트 전극 사이의 게이트 유전 패턴을 더 포함하되, 상기 수직 절연체 및 상기 게이트 유전 패턴은 별개의 공정을 이용하여 형성될 수 있다.
다른 실시예에 따르면, 상기 게이트 전극들은 최하층의 하부 게이트 전극 및 상기 하부 게이트 전극 상에 적층된 상부 게이트 전극들을 포함하고, 상기 하부 반도체 패턴의 상면은 상기 하부 게이트 전극의 하면보다 낮을 수 있다.
일 실시예에 따르면, 상기 상부 반도체 패턴은 상기 하부 반도체 패턴과 이격된 제1 반도체 패턴, 및 상기 제1 반도체 패턴의 내측벽 상에 있고, 상기 하부 반도체 패턴에 연결되는 제2 반도체 패턴을 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 장치는 상기 상부 반도체 패턴과 상기 게이트 전극들 사이의 수직 절연체를 더 포함하되, 상기 수직 절연체의 바닥면은 상기 하부 반도체 패턴의 상면의 적어도 일부분에 접할 수 있다.
일 실시예에 따르면, 상기 주변회로 구조체는 상기 제1 기판 상의 주변 트랜지스터 및 상기 주변 트랜지스터를 덮는 층간 절연막을 포함하되, 상기 수직 반도체 패턴은 상기 층간 절연막에 접할 수 있다.
본 발명의 실시예들에 따른 반도체 장치의 제조방법은, 제1 기판 상에 주변회로 구조체를 형성하는 것, 상기 주변회로 구조체 상에 제2 기판을 형성하는 것, 상기 제2 기판 상에 절연막들 및 희생막들이 교대로 그리고 반복적으로 적층된 박막 구조체를 형성하는 것, 상기 박막 구조체 및 상기 제2 기판을 관통하여 상기 주변회로 구조체를 노출하는 관통 홀을 형성하는 것, 및 상기 관통 홀의 하부 영역에 상기 주변회로 구조체에 접하는 반도체 패턴을 형성하는 것을 포함할 수 있다.
본 발명의 개념에 따르면, 하부 반도체 패턴들의 높이가 균일한 산포를 가짐에 따라 3차원 반도체 메모리 장치의 셀 전류 특성이 개선될 수 있다.
더하여, 주변회로 구조체와 셀 어레이 구조체가 수직으로 적층됨에 따라, 3차원 반도체 메모리 장치의 집적도가 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 간략 회로도이다.
도 2는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치를 나타내는 사시도이다.
도 3은 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치를 나타내는 도면으로, 도 2의 Ⅰ-Ⅰ'에 대응하는 단면도이다.
도 4는 도 2의 A부분을 확대한 단면도이다.
도 5 내지 도 13은 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 제조방법을 설명하기 위한 도면들로, 도 2의 Ⅰ-Ⅰ'에 대응하는 단면도들이다.
도 14는 본 발명의 다른 실시예에 따른 3차원 반도체 메모리 장치를 나타내는 도면으로, 도 2의 Ⅰ-Ⅰ'에 대응하는 단면도이다.
도 15 내지 도 17은 본 발명의 다른 실시예에 따른 3차원 반도체 메모리 장치의 제조방법을 설명하기 위한 도면들로, 도 2의 Ⅰ-Ⅰ'에 대응하는 단면도들이다.
도 18은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 19는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 20은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 간략 회로도이다.
도 1을 참조하면, 일 실시예에 따른 3차원 반도체 메모리 장치의 셀 어레이는 공통 소스 라인(CSL), 복수 개의 비트 라인들(BL) 및 상기 공통 소스 라인(CSL)과 상기 비트 라인들(BL) 사이에 배치되는 복수 개의 셀 스트링들(CSTR)을 포함할 수 있다.
상기 공통 소스 라인(CSL)은 기판 상에 배치되는 도전성 박막 또는 기판 내에 형성되는 불순물 영역일 수 있다. 상기 비트 라인들(BL)은 상기 기판으로부터 이격되어, 상기 기판 상에 배치되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 상기 비트 라인들(BL)은 2차원적으로 배열되고, 그 각각에는 복수 개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 상기 셀 스트링들(CSTR)은 상기 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 상기 비트 라인들(BL)과 상기 공통 소스 라인(CSL) 사이에 복수의 상기 셀 스트링들(CSTR)이 배치될 수 있다. 일 실시예에 따르면, 상기 공통 소스 라인(CSL)은 복수 개로 제공되고, 2차원적으로 배열될 수 있다. 여기서, 공통 소스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으며, 또는 공통 소스 라인들(CSL)의 각각이 전기적으로 제어될 수도 있다.
상기 셀 스트링들(CSTR)의 각각은 상기 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 상기 비트 라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 상기 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수 개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 상기 접지 선택 트랜지스터(GST), 상기 스트링 선택 트랜지스터(SST) 및 상기 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
상기 공통 소스 라인(CSL)은 상기 접지 선택 트랜지스터들(GST)의 소스들에 공통으로 연결될 수 있다. 이에 더하여, 상기 공통 소스 라인(CSL)과 상기 비트 라인들(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수 개의 워드 라인들(WL0-WL3) 및 복수 개의 스트링 선택 라인들(SSL)이 상기 접지 선택 트랜지스터(GST), 상기 메모리 셀 트랜지스터들(MCT) 및 상기 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다. 또한, 상기 메모리 셀 트랜지스터들(MCT)의 각각은 데이터 저장 요소(data storage element)를 포함할 수 있다.
도 2는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치를 나타내는 사시도이다. 도 3은 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치를 나타내는 도면으로, 도 2의 Ⅰ-Ⅰ'에 대응하는 단면도이고, 도 4는 도 2의 A부분을 확대한 단면도이다.
도 2 및 도 3을 참조하면, 3차원 반도체 메모리 장치는 제1 기판(100) 상의 주변회로 구조체(PS), 상기 주변회로 구조체(PS) 상의 셀 어레이 구조체(CS), 및 상기 주변회로 구조체(PS)와 상기 셀 어레이 구조체(CS) 사이의 제2 기판(200)을 포함할 수 있다.
상기 제1 기판(100)은 일 예로, 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판일 수 있다.
상기 주변회로 구조체(PS)는 상기 제1 기판(100) 상의 주변 트랜지스터(PTR), 상기 주변 트랜지스터(PTR)에 연결된 주변 콘택 플러그(114), 및 상기 주변 콘택 플러그(114)에 연결된 도전 라인(116)을 포함할 수 있다.
상기 주변 트랜지스터(PTR)은 상기 제1 기판(100) 상의 주변 게이트 패턴(108), 상기 주변 게이트 패턴(108)의 양 측벽들 상의 게이트 스페이서(110), 및 상기 주변 게이트 패턴(108) 양측의 상기 제1 기판(100) 내의 소스/드레인 영역들(112)을 포함할 수 있다. 상기 주변 게이트 패턴(108)은 상기 제1 기판(100) 상에 차례로 적층된 주변 게이트 유전 패턴(102), 주변 게이트 전극(104), 및 주변 캐핑 패턴(106)을 포함할 수 있다. 상기 주변 트랜지스터(PTR)은 도 1을 참조하여 설명한 비트 라인들(BL), 워드 라인들(WL0-WL3), 공통 소스 라인들(CSL), 접지 선택 라인들(GSL), 및 스트링 선택 라인들(SSL) 중 적어도 일부에 전기적으로 연결되어, 이들의 동작을 제어하기 위한 것일 수 있다.
상기 주변회로 구조체(PS)는 상기 주변 트랜지스터(PTR), 상기 주변 콘택 플러그(114), 및 상기 도전 라인(116)을 덮는 제1 층간 절연막(118)을 더 포함할 수 있다. 상기 제1 층간 절연막(118)은 산화막, 질화막, 및/또는 산질화막을 포함할 수 있다.
상기 제1 층간 절연막(118) 상에 상기 제2 기판(200)이 배치될 수 있다. 상기 제2 기판(200)은 단결정 또는 다결정 구조의 반도체막을 포함할 수 있다. 일 예로, 상기 제2 기판(200)은 폴리 실리콘막을 포함할 수 있다. 상기 제2 기판(200)은 불순물이 도핑된 공통 소스 영역들(270)을 포함할 수 있다. 상기 공통 소스 영역들(270)은 제1 방향(D1)으로 연장된 라인 형태를 가질 수 있고, 상기 제1 방향(D1)에 교차하는 제2 방향(D2)을 따라 배열될 수 있다.
상기 제2 기판(200) 상에 상기 셀 어레이 구조체(CS)가 배치될 수 있다. 상기 셀 어레이 구조체(CS)는, 상기 제2 기판(200) 상에 절연막들(210) 및 게이트 전극들이 교대로 그리고 반복적으로 적층된 적층 구조체(SS)를 포함할 수 있다. 상기 게이트 전극들은 상기 제2 기판(200) 상의 하부 게이트 전극(250L), 및 상기 하부 게이트 전극(250L) 상에 적층된 상부 게이트 전극들(250U)을 포함할 수 있다.
상기 적층 구조체(SS)는 평면적 관점에서, 상기 제1 방향(D1)으로 연장된 라인 형태를 가질 수 있다. 상기 적층 구조체(SS)의 양 측에 상기 공통 소스 영역들(270)이 배치될 수 있다. 상기 제2 기판(200)과 상기 적층 구조체(SS) 사이에 하부 절연막(205)이 배치될 수 있다. 상기 하부 절연막(205)은 일 예로, 실리콘 산화막일 수 있다. 상기 하부 절연막(205)은 상기 절연막들(210)보다 얇은 두께를 가질 수 있다.
상기 셀 어레이 구조체(CS)는 상기 적층 구조체(SS)를 관통하여 상기 제2 기판(200)에 전기적으로 연결되는 복 수의 수직 반도체 패턴들(VSP)을 더 포함할 수 있다. 상기 수직 반도체 패턴들(VSP)은 상기 적층 구조체(SS) 및 상기 제2 기판(200)을 관통하여 상기 제1 층간 절연막(118)의 상면에 접할 수 있다. 상기 수직 반도체 패턴들(VSP)은, 도 2에 도시된 바와 같이, 평면적 관점에서 상기 제1 방향(D1)을 따라 배열될 수 있다. 이와 달리, 상기 수직 반도체 패턴들(VSP)은 평면적 관점에서 상기 제1 방향(D1)을 따라 지그재그 형태로 배열될 수도 있다.
상기 수직 반도체 패턴들(VSP)의 각각은, 상기 적층 구조체(SS)의 하부 및 상기 제2 기판(200)을 관통하여 상기 제1 층간 절연막(118)의 상면에 접하는 하부 반도체 패턴(LSP), 및 상기 적층 구조체(SS)의 상부를 관통하여 상기 하부 반도체 패턴(LSP)에 연결되는 상부 반도체 패턴(USP)을 포함할 수 있다.
상기 상부 반도체 패턴(USP)은 속이 빈 파이프 형태(pipe-shaped) 또는 마카로니 형태(macaroni-shaped)일 수 있다. 상기 상부 반도체 패턴(USP)의 하단은 닫힌 상태(closed state)일 수 있다. 상기 상부 반도체 패턴(USP)의 내부는 매립 절연 패턴(237)에 의해 채워질 수 있다. 상기 상부 반도체 패턴(USP)의 바닥면은 상기 하부 반도체 패턴(LSP)의 상면보다 낮은 레벨에 위치할 수 있다. 즉, 상기 상부 반도체 패턴(USP)은 상기 하부 반도체 패턴(LSP)에 삽입된 형태일 수 있다.
보다 상세하게, 상기 상부 반도체 패턴(USP)은 제1 반도체 패턴(230) 및 제2 반도체 패턴(235)을 포함할 수 있다. 상기 제1 반도체 패턴(230)은 상기 적층 구조체(SS)의 내벽을 덮을 수 있다. 상기 제1 반도체 패턴(230)은 상단 및 하단이 오픈된(opened) 파이프 형태 또는 마카로니 형태일 수 있다. 상기 제1 반도체 패턴(230)은 상기 하부 반도체 패턴(LSP)과 접촉되지 않고 이격될 수 있다. 상기 제2 반도체 패턴(235)은 하단이 닫힌 파이프 형태 또는 마카로니 형태일 수 있다. 상기 제2 반도체 패턴(235)의 내부는 상기 매립 절연 패턴(237)으로 채워질 수 있다. 상기 제2 반도체 패턴(235)은 상기 제1 반도체 패턴(130)의 내벽 및 상기 하부 반도체 패턴(LSP)의 상부와 접촉될 수 있다. 상기 제2 반도체 패턴(235)의 바닥면은 상기 하부 반도체 패턴(LSP)의 상면보다 낮은 높이에 위치할 수 있다. 즉, 상기 제2 반도체 패턴(235)은 상기 하부 반도체 패턴(LSP)에 삽입된 구조를 가지고, 상기 제1 반도체 패턴(230)과 상기 하부 반도체 패턴(LSP)을 전기적으로 연결할 수 있다.
상기 제1 및 제2 반도체 패턴들(230 및 235)은 반도체 물질을 포함할 수 있다. 일 예로, 상기 제1 및 제2 반도체 패턴들(230 및 235)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물을 포함할 수 있으며, 불순물이 도핑된 반도체이거나 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)일 수도 있다. 또한, 상기 제1 및 제2 반도체 패턴들(230 및 235)은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중 적어도 하나의 결정 구조를 가질 수 있다.
상기 하부 반도체 패턴(LSP)은 상기 제2 기판(200)과 같은 도전형의 반도체 물질로 이루어질 수 있다. 일 실시예에 따르면, 상기 하부 반도체 패턴(LSP)은 반도체 물질로 이루어진 상기 제2 기판(200)을 시드(seed)로 이용하여 형성된 에피택시얼 패턴일 수 있다. 이 경우, 상기 하부 반도체 패턴(LSP)은 단결정 구조 또는 다결정 구조의 반도체 물질을 포함할 수 있다. 일 실시예에 따르면, 상기 하부 반도체 패턴(LSP)은 상기 제2 기판(200)의 내벽과 접촉할 수 있고, 상기 하부 반도체 패턴(LSP)의 바닥면은 상기 제1 층간 절연막(118)에 접할 수 있다. 상기 하부 반도체 패턴(LSP)은 상기 제2 기판(200)을 관통하는 필라 형태를 가질 수 있다.
본 발명의 개념에 따르면, 상기 하부 반도체 패턴(LSP)은 상기 제2 기판(200)을 관통하여, 상기 제2 기판(200)의 내벽에 접하고 상기 주변회로 구조체(PS)에 접할 수 있다. 즉, 상기 하부 반도체 패턴(LSP)은 상기 제2 기판(200)의 내벽만을 시드로 하여 형성된 에피택시얼 패턴일 수 있다. 상기 하부 반도체 패턴(LSP)이 상기 제2 기판(200)을 관통함에 따라, 상기 주변회로 구조체(PS)에 접하는 상기 하부 반도체 패턴(LSP)의 바닥면과 상기 하부 반도체 패턴(LSP)의 상면 사이의 거리로 정의되는 상기 하부 반도체 패턴(LSP)의 높이는 균일한 산포를 가질 수 있다. 이에 따라, 상기 하부 반도체 패턴(LSP)을 상기 접지 선택 트랜지스터(GST)의 채널 영역으로 이용하는 3차원 반도체 메모리 장치의 셀 전류 특성이 개선될 수 있다.
계속하여, 상기 적층 구조체(SS)에 대하여 보다 상세하게 설명한다. 상기 적층 구조체(SS)는 상기 하부 반도체 패턴(LSP)에 인접한 상기 하부 게이트 전극(250L), 및 상기 상부 반도체 패턴(USP)에 인접한 상기 상부 게이트 전극들(250U)을 포함할 수 있다. 상기 하부 게이트 전극(250L) 및 상기 상부 게이트 전극들(250U)은 상기 제1 방향(D1) 및 상기 제2 방향(D2)에 모두 수직한 제3 방향(D3)을 따라 적층될 수 있다. 상기 게이트 전극들(250U 및 250L)은, 상기 게이트 전극들(250U 및 250L) 사이에 배치된 상기 절연막들(210)에 의해 서로 분리될 수 있다.
일 실시예에 따르면, 상기 하부 게이트 전극(250L)은, 도 1을 참조하여 설명한 상기 접지 선택 트랜지스터(GST)의 게이트 전극으로 이용될 수 있다. 즉, 3차원 낸드 플래시 메모리에 있어서, 상기 하부 게이트 전극(250L)은 상기 제2 기판(200)에 형성된 상기 공통 소스 영역들(270)과 상기 하부 반도체 패턴(LSP) 사이의 전기적 연결을 제어하는 상기 접지 선택 트랜지스터(GST)의 게이트 전극으로 이용될 수 있다. 상기 상부 게이트 전극들(250U) 중 일부는, 도 1을 참조하여 설명한, 상기 메모리 셀 트랜지스터들(MCT)의 게이트 전극들로 이용될 수 있다. 또한, 적층 구조체(SS)의 최상부에 위치하는 상기 상부 게이트 전극(250U)은, 도 1을 참조하여 설명한, 상기 스트링 선택 트랜지스터(SST)의 게이트 전극으로 이용될 수 있다. 즉, 3차원 낸드 플래시 메모리에 있어서, 상기 적층 구조체(SS)의 최상부에 위치하는 상기 상부 게이트 전극(250U)은 비트 라인들(290)과 상기 수직 반도체 패턴들(VSP) 사이의 전기적 연결을 제어하는 상기 스트링 선택 트랜지스터(SST)의 게이트 전극으로 이용될 수 있다.
상기 하부 반도체 패턴(LSP)에 인접한 상기 절연막들(210) 중 적어도 하나는 상기 하부 반도체 패턴(LSP)의 일 측벽에 직접 접촉될 수 있다. 즉, 상기 하부 반도체 패턴(LSP)의 상면의 적어도 일부분의 높이는 상기 하부 게이트 전극(250L)의 상면의 높이보다 높을 수 있다. 상기 하부 반도체 패턴(LPS)과 상기 하부 게이트 전극(250L) 사이에 게이트 유전 패턴(242)이 배치될 수 있다. 상기 게이트 유전 패턴(242)은 일 예로, 실리콘 산화막을 포함할 수 있다. 상기 게이트 유전 패턴(242)은 상기 하부 반도체 패턴(LSP)의 일부를 산화시켜 형성한 것일 수 있다.
상기 적층 구조체(SS)와 상기 상부 반도체 패턴(USP) 사이에 수직 절연체(240)가 개재될 수 있다. 상기 수직 절연체(240)는 상단 및 하단이 오픈된 파이프 형태 또는 마카로니 형태일 수 있다.
도 4를 참조하면, 상기 수직 절연체(240)의 바닥면(240b)은 상기 하부 반도체 패턴(LSP)의 상면의 적어도 일부분에 접할 수 있다. 더하여, 상기 수직 절연체(240)는 플래시 메모리 장치의 메모리 요소를 포함할 수 있다. 즉, 상기 수직 절연체(240)는 플래시 메모리 장치의 전하 저장막(CL)을 포함할 수 있다. 이러한 수직 절연체(240)에 저장되는 데이터는 상기 상부 반도체 패턴(USP)과 상기 상부 게이트 전극들(155U) 사이의 전압 차이에 의해 유발되는 파울러-노던하임 터널링을 이용하여 변경될 수 있다. 이와 달리, 상기 수직 절연체(240)는 다른 동작 원리에 기초하여 정보를 저장하는 것이 가능한 박막(예를 들면, 상변화 메모리를 위한 박막 또는 가변저항 메모리를 위한 박막)을 포함할 수도 있다.
일 실시예에 따르면, 상기 수직 절연체(240)는 차례로 적층된 상기 전하 저장막(CL) 및 터널 절연막(TL)을 포함할 수 있다. 상기 터널 절연막(TL)은 상기 상부 반도체 패턴(USP)에 직접 접촉할 수 있고, 상기 터널 절연막(TL)과 상기 상부 게이트 전극들(250U) 사이에 상기 전하 저장막(CL)이 개재될 수 있다. 다른 실시예에 따르면, 도 4에 도시된 바와 같이, 상기 수직 절연체(240)는 상기 전하 저장막(CL)과 상기 상부 게이트 전극들(250U) 사이에 개재되는 블로킹 절연막(BL)을 더 포함할 수 있다.
상기 전하 저장막(CL)은 일 예로, 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노 크리스탈 실리콘(nanocrystalline Si) 또는 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다. 상기 터널 절연막(TL)은 상기 전하 저장막(CL)보다 큰 밴드 갭을 갖는 물질을 포함할 수 있다. 일 예로, 상기 터널 절연막(TL)은 실리콘 산화막일 수 있다. 상기 블록킹 절연막(BL)은 상기 전하 저장막(CL)보다 큰 에너지 밴드 갭을 갖는 물질을 포함할 수 있다. 일 예로, 상기 블록킹 절연막(BL)은 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막일 수 있다.
상기 수직 절연체(240)는, 도시되지 않았으나, 상기 상부 반도체 패턴(USP)과 상기 절연막들(210) 사이에 개재되는 캡핑막(미도시)을 포함할 수 있다. 상기 캡핑막은 상기 절연막들(210)과 직접 접촉하고, 상기 상부 게이트 전극들(250U)에 의해 수직적으로 분리될 수 있다. 다른 실시예에 따르면, 상기 캐핑막은 상기 상부 반도체 패턴(USP)과 상기 상부 게이트 전극들(250U) 사이에서 수직적으로 연장될 수도 있다. 상기 캡핑막은 상기 전하 저장막(CL)에 대해 식각 선택성을 가지며, 상기 절연막들(210)과 다른 절연 물질을 포함할 수 있다. 일 예로, 상기 캡핑막은 실리콘 막, 실리콘 산화막, 폴리실리콘막, 실리콘 카바이드막 및 실리콘 질화막 중 적어도 하나이되, 상기 절연막들(210)과 다른 물질을 포함할 수 있다. 또 다른 예로, 상기 캡핑막은 탄탈륨 산화막(Ta2O5), 티타늄 산화막(TiO2), 하프늄 산화막(HfO2), 및/또는 지르코늄 산화막(ZrO2)과 같은 고유전막일 수 있다.
계속하여, 도 2 및 도 3을 참조하면, 상기 게이트 전극들(250L, 250U)의 상면 및 하면 상에 수평 절연체들(244)이 배치될 수 있다. 상기 수평 절연체들(244)의 일부는 상기 게이트 전극들(250L, 250U)과 상기 수직 절연체(240) 사이로 연장될 수 있으며, 상기 수평 절연체들(244)의 다른 일부는 상기 게이트 전극들(250L, 250U)과 상기 게이트 유전 패턴(242) 사이로 연장될 수 있다. 상기 수평 절연체들(244)은 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 일 실시예에 따르면, 상기 수평 절연체들(244)은 전하 트랩형 플래시 메모리 트랜지스터의 블록킹 절연막을 포함할 수 있다.
더하여, 도전 패드(260)가 상기 적층 구조체(SS)를 관통하여 상기 상부 반도체 패턴(USP)에 연결될 수 있다. 상기 도전 패드(260)의 상면은 상기 적층 구조체(SS)의 상면과 실질적으로 공면을 이룰 수 있고, 상기 도전 패드(260)의 하면은 상기 상부 반도체 패턴(USP)에 직접 접촉할 수 있다. 상기 도전 패드(260)와, 상기 도전 패드(260)에 인접한 상기 절연막(210) 사이에 상기 수직 절연체(240)가 배치될 수 있다. 상기 도전 패드(260)는 불순물이 도핑된 불순물 영역이거나, 도전 물질을 포함할 수 있다.
상기 적층 구조체(SS)의 양측에 전극 분리 패턴들(265)이 배치될 수 있다. 상기 전극 분리 패턴들(265)은 상기 공통 소스 영역들(270)을 덮을 수 있다. 상기 셀 어레이 구조체(CS)는 상기 수직 절연체(240), 상기 수평 절연체들(244), 상기 도전 패드(260), 및 상기 전극 분리 패턴들(265)을 더 포함할 수 있다.
상기 적층 구조체(SS) 상에 상기 적층 구조체(SS)를 가로지르는 비트 라인(290)이 배치될 수 있다. 상기 비트 라인(290)은 콘택 플러그(280)를 통해 상기 도전 패드(260)에 접속될 수 있고, 제2 층간 절연막(285)에 의해 상기 적층 구조체(SS)로부터 이격될 수 있다.
도 5 내지 도 13은 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 제조방법을 설명하기 위한 도면들로, 도 2의 Ⅰ-Ⅰ'에 대응하는 단면도들이다.
도 5를 참조하면, 제1 기판(100) 상에 주변 게이트 패턴(108)이 형성될 수 있다. 상기 주변 게이트 패턴(108)을 형성하는 것은 상기 제1 기판(100) 상에 주변 게이트 유전막, 주변 게이트 전극막, 및 주변 캐핑막을 차례로 적층하는 것, 및 상기 주변 캐핑막, 상기 주변 게이트 전극막, 및 상기 주변 게이트 유전막을 패터닝하여 차례로 적층된 주변 게이트 유전 패턴(102), 주변 게이트 전극(104), 및 주변 캐핑 패턴(106)을 형성하는 것을 포함할 수 있다. 상기 주변 게이트 패턴(108) 양측의 상기 제1 기판(100)에 소스/드레인 영역들(112)이 형성될 수 있다. 상기 소스/드레인 영역들(112)을 형성하는 것은 상기 주변 게이트 패턴(108) 양측의 상기 제1 기판(100)에 불순물을 주입하는 것을 포함할 수 있다. 상기 주변 게이트 패턴(108)의 양 측벽들 상에 게이트 스페이서(110)가 형성될 수 있다. 상기 주변 게이트 패턴(108), 상기 게이트 스페이서(110), 및 상기 소스/드레인 영역들(112)은 주변 트랜지스터(PTR)로 정의될 수 있다. 이 후, 상기 주변 트랜지스터(PTR) 상의 도전 라인(116), 및 상기 주변 트랜지스터(PTR)와 상기 도전 라인(116)을 연결하는 주변 콘택 플러그(114)가 형성될 수 있다.
상기 제1 기판(100) 상에, 상기 주변 트랜지스터(PTR), 상기 도전 라인(116), 및 상기 주변 콘택 플러그(114)를 덮는 제1 층간 절연막(118)이 더 형성될 수 있다. 상기 제1 층간 절연막(118)은 산화막, 질화막, 및/또는 산질화막으로 형성될 수 있다. 상기 제1 층간 절연막(118)은 화학 기상 증착(CVD) 등과 같은 증착 공정을 수행하여 형성될 수 있다. 이 후, 상기 제1 층간 절연막(118) 상에 평탄화 공정이 수행되어, 상기 제1 층간 절연막(118)은 평탄화된 상면을 가질 수 있다.
상기 주변 트랜지스터(PTR), 상기 도전 라인(116), 상기 주변 콘택 플러그(114), 및 상기 제1 층간 절연막(118)은 주변회로 구조체(PS)로 정의될 수 있다.
상기 제1 층간 절연막(118) 상에 제2 기판(200)이 형성될 수 있다. 상기 제2 기판(200)은 단결정 또는 다결정 구조의 반도체막으로 형성될 수 있다. 일 예로, 상기 제2 기판(200)은 폴리 실리콘막으로 형성될 수 있다. 상기 제2 기판(200)은 일 예로, 화학 기상 증착(CVD) 등과 같은 증착 공정을 수행하여 형성될 수 있다.
상기 제2 기판(200) 상에 하부 절연막(205)이 형성될 수 있다. 일 예로, 상기 하부 절연막(205)은 열산화 공정을 통해 형성되는 실리콘 산화막일 수 있다. 이와 달리, 상기 하부 절연막(205)은 증착 기술을 이용하여 형성된 실리콘 산화막일 수 있다.
상기 하부 절연막(205) 상에 희생막들(207) 및 절연막들(210)을 교대로 그리고 반복적으로 증착하여 박막 구조체(TS)가 형성될 수 있다.
상기 희생막들(207)은 상기 절연막들(210)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 일 실시예에 따르면, 상기 희생막들(207) 및 상기 절연막들(210)은 케미컬 용액을 이용한 습식 식각 공정에서의 높은 식각 선택비를 가지며, 식각 가스를 이용한 건식 식각 공정에서 낮은 식각 선택비를 가질 수 있다.
일 실시예에 따르면, 상기 희생막들(207)은 동일한 두께를 가지도록 형성될 수 있다. 그러나, 다른 실시예에 따르면, 상기 희생막들(207) 중 최하층 및 최상층의 희생막들(207)은 그것들 사이에 위치한 희생막들(207)에 비해 두껍게 형성될 수 있다. 상기 절연막들(210)은 동일한 두께를 가지거나, 상기 절연막들(210) 중 일부는 두께가 다를 수도 있다. 더하여, 상기 하부 절연막(205)은 그 위에 형성되는 희생막들(207) 및 상기 절연막들(210)보다 얇은 두께를 가질 수 있다.
상기 희생막들(207) 및 상기 절연막(210)들은 일 예로, 열적 화학기상증착(Thermal CVD), 플라즈마 인핸스드 화학기상증찰(Plasma enhanced CVD), 물리적 화학기상증착(physical CVD) 또는 원자층 증착(Atomic Layer Deposition; ALD) 공정을 이용하여 증착될 수 있다.
일 실시예에 따르면, 상기 희생막들(207) 및 상기 절연막들(210)은 서로 다른 식각 선택성을 가질 수 있다. 일 예로, 상기 희생막들(207)은 실리콘막, 실리콘 산화막, 실리콘 카바이드, 실리콘 산질화막 및 실리콘 질화막 중의 적어도 하나일 수 있다. 상기 절연막들(210)은 실리콘막, 실리콘 산화막, 실리콘 카바이드막, 실리콘 산질화막, 및 실리콘 질화막 중의 적어도 하나이되, 상기 희생막(207)과 다른 물질일 수 있다. 일 예로, 상기 희생막들(207)은 실리콘 질화막으로 형성될 수 있으며, 상기 절연막들(210)은 실리콘 산화막으로 형성될 수 있다. 한편, 다른 실시예에 따르면, 상기 희생막들(207)은 도전 물질로 형성되고, 상기 절연막들(210)은 절연 물질로 이루어질 수도 있다.
도 6을 참조하면, 상기 박막 구조체(TS)를 관통하여 상기 제2 기판(200)을 노출하는 예비 관통 홀들(300)이 형성될 수 있다. 도 2를 참조하면, 상기 예비 관통 홀들(300)은 상기 박막 구조체(TS)의 상면 상에 2차원적으로 형성될 수 있다. 일 실시예에 따르면, 상기 예비 관통 홀들(300)은 상기 제1 방향(D1)을 따라 배열될 수 있다. 이와 달리, 다른 실시예에 따르면, 상기 예비 관통 홀들(300)은 상기 제1 방향(D1)을 따라 지그재그로 배치될 수도 있다.
상기 예비 관통 홀들(300)을 형성하는 것은, 상기 박막 구조체(TS) 상에 상기 예비 관통 홀들(300)이 형성될 영역을 정의하는 개구부들을 갖는 제1 마스크 패턴들을 형성하는 것, 및 상기 제1 마스크 패턴들을 식각 마스크로 상기 박막 구조체(TS)를 이방성 식각하는 것을 포함할 수 있다. 상기 제1 마스크 패턴들은 상기 희생막들(207) 및 상기 절연막들(210)에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다.
일 실시예에 따르면, 상기 박막 구조체(TS)를 식각하는 것은 상기 제2 기판(200)에 대하여 식각 선택성을 가지는 식각 조건을 이용하여 식각 공정을 수행하는 것을 포함할 수 있다. 이에 따라, 상기 식각 공정 동안, 상기 제2 기판(200)은 식각 정지막으로 이용될 수 있다. 상기 식각 공정 동안, 상기 제2 기판(200)의 상면이 과식각되어, 상기 제2 기판(200)의 상부가 리세스될 수 있다.
도 7을 참조하면, 상기 예비 관통 홀들(300)이 형성된 영역에, 상기 박막 구조체(TS) 및 상기 제2 기판(200)을 관통하여 상기 제1 층간 절연막(118)의 상면을 노출하는 관통 홀들(310)이 형성될 수 있다.
상기 관통 홀들(310)을 형성하는 것은, 상기 예비 관통 홀들(300)이 형성된 후, 상기 제1 마스크 패턴들을 식각 마스크로 상기 제2 기판(200)을 이방성 식각하는 것을 포함할 수 있다. 일 실시예에 따르면, 상기 제2 기판(200)을 식각하는 것은 상기 제1 층간 절연막(118)에 대하여 식각 선택성을 가지는 식각 조건을 이용하여 식각 공정을 수행하는 것을 포함할 수 있다. 상기 식각 공정에 의해 상기 제1 층간 절연막(118)의 상면이 노출될 수 있다. 상기 식각 공정 동안, 상기 제1 층간 절연막(118)의 상면이 과식각되어, 상기 제1 층간 절연막(118)의 상부가 리세스될 수 있다. 이방성 식각 공정의 결과, 상기 관통 홀들(310)의 하부의 폭은 상기 관통 홀들(310)의 상부의 폭보다 좁을 수 있다.
도 8을 참조하면, 상기 관통 홀들(310) 각각의 하부 영역을 채우는 하부 반도체 패턴(LSP)이 형성될 수 있다. 상기 하부 반도체 패턴(LSP)은, 상기 관통 홀(310)에 의해 노출된 상기 제2 기판(200)의 내벽을 시드(seed)로 이용하는 선택적 에피택시얼 성장(SEG) 공정을 수행하여 형성될 수 있다. 일 실시예에 따르면, 상기 하부 반도체 패턴(LSP)은 상기 제2 기판(200)을 관통하는 필라(pillar) 형태로 형성될 수 있다. 상기 하부 반도체 패턴(LSP)의 바닥면은 상기 제1 층간 절연막(118)에 접할 수 있다. 일 실시예에 따르면, 상기 하부 반도체 패턴(LSP)은 적어도 하나의 상기 희생막들(207)의 측벽을 덮을 수 있다. 상기 하부 반도체 패턴(LSP)의 상면은 수직적으로 인접하는 상기 희생막들(207) 사이에 위치할 수 있다.
상기 하부 반도체 패턴(LSP)은 단결정 구조 또는 다결정 구조를 포함할 수 있다. 상기 하부 반도체 패턴(LSP)은 일 예로, 실리콘을 포함할 수 있으나 이에 한정되지 않는다. 일 예로, 탄소 나노 구조물들, 유기 반도체 물질들 및 화합물 반도체들이 상기 하부 반도체 패턴(LSP)을 위해 사용될 수 있다.
상기 하부 반도체 패턴(LSP)은 상기 제2 기판(200)과 동일한 도전형을 가질 수 있다. 선택적 에피택시얼 성장 공정 시에 인시츄(in-situ)로 상기 하부 반도체 패턴(LSP)에 불순물이 도핑될 수 있다. 이와 달리, 상기 하부 반도체 패턴(LSP)을 형성한 후, 상기 하부 반도체 패턴(LSP)에 불순물이 이온 주입될 수도 있다.
도 9를 참조하면, 상기 하부 반도체 패턴(LSP)이 형성된 상기 관통 홀(310)의 내벽을 덮으며, 상기 하부 반도체 패턴(LSP)을 노출시키는 수직 절연체(240) 및 제1 반도체 패턴(230)이 형성될 수 있다.
구체적으로, 상기 하부 반도체 패턴(LSP)이 형성된 상기 관통 홀(310)의 내벽을 덮는 수직 절연막 및 제1 반도체막이 차례로 형성될 수 있다. 상기 수직 절연막 및 상기 제1 반도체막은 상기 관통 홀(310)의 일부분을 채우도록 형성될 수 있다. 상기 수직 절연막 및 상기 제1 반도체막의 두께의 합은 상기 관통 홀(310)의 폭의 절반보다 작을 수 있다. 즉, 상기 관통 홀(310)은 상기 수직 절연막 및 상기 제1 반도체막에 의해 완전하게 채워지지 않을 수 있다. 나아가, 상기 수직 절연막은 상기 관통 홀(310)에 의해 노출된 상기 하부 반도체 패턴(LSP)의 상면을 덮을 수 있다. 상기 수직 절연막은 복수의 박막들로 형성될 수 있으며, 일 예로, 플라즈마 인핸스드 화학기상증착(Plasma enhanced CVD), 물리적 화학기상증착(physical CVD) 또는 원자층 증착(Atomic Layer Deposition; ALD) 기술을 이용하여 증착될 수 있다.
상기 수직 절연막은, 플래시 메모리 장치의 메모리 요소로서 사용되는 전하 저장막을 포함할 수 있다. 일 예로, 싱기 전하 저장막은 트랩 절연막 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막일 수 있다. 이와 달리, 상기 수직 절연막은 상변화 메모리를 위한 박막 또는 가변저항 메모리를 위한 박막을 포함할 수도 있다.
일 실시예에 따르면, 도 4에 도시된 바와 같이, 상기 수직 절연막은 차례로 적층된 블로킹 절연막(BL), 전하 저장막(CL) 및 터널 절연막(TL)을 포함할 수 있다. 상기 블로킹 절연막(BL)은 상기 관통 홀(310)에 의해 노출된 상기 희생막들(207) 및 상기 절연막들(210)의 측벽들과 상기 하부 반도체 패턴(LSP)의 상면을 덮을 수 있다. 상기 블로킹 절연막(BL)은 일 예로, 실리콘 산화막으로 형성될 수 있다. 상기 전하 저장막(CL)은 트랩 절연막, 또는 도전성 나노 돗들(conductive nano dots)을 포함하는 절연막을 포함할 수 있다. 일 예로, 상기 전하 저장막(CL)은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 또는 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다. 상기 터널 절연막(TL)은 상기 전하 저장막(CL)보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있다. 일 예로, 터널 절연막(TL)은 실리콘 산화막일 수 있다.
상기 제1 반도체막은 상기 수직 절연막 상에 형성될 수 있다. 일 실시예에 따르면, 상기 제1 반도체막은 원자층 증착(ALD) 또는 화학적 기상 증착(CVD) 기술들 중의 한가지를 사용하여 형성되는 반도체 물질(예를 들면, 다결정 실리콘막, 단결정 실리콘막, 또는 비정질 실리콘막)일 수 있다.
상기 수직 절연막 및 상기 제1 반도체막이 차례로 형성된 후, 상기 하부 반도체 패턴(LSP)의 상면 상의 상기 제1 반도체막 및 상기 수직 절연막을 이방성 식각하여 상기 하부 반도체 패턴(LSP)을 노출할 수 있다. 이에 따라, 상기 관통 홀(310)의 내벽에 상기 제1 반도체 패턴(230) 및 상기 수직 절연체(240)가 형성될 수 있다. 즉, 상기 수직 절연체(240) 및 상기 제1 반도체 패턴(230)은 열린 양단을 갖는 원통 모양으로 형성될 수 있다. 상기 제1 반도체막 및 상기 수직 절연막을 이방성 식각하는 동안 과식각(over-etch)의 결과로서, 상기 제1 반도체 패턴(230) 및 상기 수직 절연체(240)에 의해 노출되는 상기 하부 반도체 패턴(LSP)의 상면이 리세스될 수도 있다.
한편, 상기 이방성 식각 공정 동안, 상기 제1 반도체 패턴(230)의 아래에 위치하는 상기 수직 절연막의 일부분은 식각되지 않을 수 있다. 이 경우, 상기 수직 절연체(240)는 상기 제1 반도체 패턴(230)의 바닥면과 상기 하부 반도체 패턴(LSP)의 상면 사이에 개재되는 바닥부를 가질 수 있다. 이에 따라, 상기 수직 절연체(240)의 바닥면(240b)은 상기 하부 반도체 패턴(LSP)의 상면의 적어도 일 부분에 접할 수 있다.
이에 더하여, 상기 제1 반도체막 및 상기 수직 절연막에 대한 이방성 식각 동안, 상기 박막 구조체(TS)의 상면이 노출될 수 있다. 이에 따라, 상기 수직 절연체(240) 및 상기 제1 반도체 패턴(230)은 상기 관통 홀(310) 내에 국소적으로 형성될 수 있다. 즉, 상기 수직 절연체(240) 및 상기 제1 반도체 패턴(230)은 복수 개의 상기 관통 홀들(310) 내에서 복수 개로 형성될 수 있고, 복수 개의 상기 수직 절연체들(240) 및 상기 제1 반도체 패턴들(230)은 평면상에서 2차원적으로 배열될 수 있다.
도 10을 참조하면, 상기 수직 절연체(240) 및 상기 제1 반도체 패턴(230)이 형성된 결과물 상에, 제2 반도체 패턴(235) 및 매립 절연 패턴(237)이 형성될 수 있다.
구체적으로, 상기 수직 절연체(240) 및 상기 제1 반도체 패턴(230)이 형성된 상기 관통 홀(310) 내에 제2 반도체막 및 매립 절연막이 차례로 형성될 수 있다. 상기 제2 반도체막은 상기 관통 홀(310)을 완전히 매립하지 않는 두께로, 상기 관통 홀(310) 내에 컨포말하게 형성될 수 있다. 상기 제2 반도체막은 상기 하부 반도체 패턴(LSP)과 상기 제1 반도체 패턴(230)을 연결할 수 있다. 상기 제2 반도체막은 원자층 증착(ALD) 또는 화학적 기상 증착(CVD) 기술들 중의 한가지를 사용하여 형성되는 반도체 물질(예를 들면, 다결정 실리콘막, 단결정 실리콘막, 또는 비정질 실리콘막)일 수 있다. 상기 매립 절연막은 상기 관통 홀(310)의 내부를 완전히 채우도록 형성될 수 있다. 상기 매립 절연막은 에스오지(SOG) 기술을 이용하여 형성되는 절연성 물질들 및 실리콘 산화막 중의 한가지일 수 있다. 이 후, 상기 제2 반도체막 및 상기 매립 절연막을 평탄화하여 상기 박막 구조체(TS)의 상면을 노출함으로써, 상기 제2 반도체 패턴(235) 및 상기 매립 절연 패턴(237)이 상기 관통 홀(310) 내에 국소적으로 형성될 수 있다.
상기 제2 반도체 패턴(235)은 상기 관통 홀(310) 내에 일단이 닫힌 상태의 파이프 형태(pipe-shaped), 일단이 닫힌 상태의 중공의 실린더 형태(hollow cylindrical shape), 또는 컵(cup) 모양으로 형성될 수 있다. 그러나, 다른 실시예에 따르면, 상기 제2 반도체 패턴(235)은 상기 관통 홀(310)을 채우는 필라(pillar) 형태로 형성될 수도 있다.
상기 매립 절연 패턴(237)은 상기 제2 반도체 패턴(235)이 형성된 상기 관통 홀(310)의 내부를 채우도록 형성될 수 있다.
이에 따라, 상기 제1 및 제2 반도체 패턴들(230, 235)에 의해 정의되는 상부 반도체 패턴(USP)이 형성될 수 있다. 상기 상부 반도체 패턴(USP)은 상기 하부 반도체 패턴(LSP) 상에 형성될 수 있다. 상기 상부 반도체 패턴(USP)과 상기 하부 반도체 패턴(LSP)은 수직 반도체 패턴(VSP)으로 정의될 수 있다.
도 11을 참조하면, 상기 박막 구조체(TS)를 패터닝하여 서로 인접하는 관통 홀들(310) 사이에 상기 제2 기판(200)을 노출시키는 트렌치들(320)이 형성될 수 있다.
구체적으로, 상기 트렌치들(320)을 형성하는 것은, 상기 박막 구조체(TS) 상에 상기 트렌치들(320)이 형성될 평면적 위치를 정의하는 제2 마스크 패턴들(미도시)을 형성하는 것, 및 상기 제2 마스크 패턴들을 식각 마스크로 상기 박막 구조체(TS)를 이방성 식각하는 것을 포함할 수 있다.
상기 트렌치들(320)은 상기 상부 및 하부 반도체 패턴들(USP 및 LSP)로부터 이격되어, 상기 희생막들(207) 및 상기 절연막들(210)의 측벽들을 노출시키도록 형성될 수 있다. 수평적 관점에서, 상기 트렌치들(320)은 라인 형태 또는 직사각형으로 형성될 수 있으며, 수직적 깊이에 있어서, 상기 트렌치들(320)은 상기 제2 기판(200)의 상면을 노출시키도록 형성될 수 있다. 상기 식각 공정 동안, 상기 제2 기판(200)의 상부가 과식각되어, 상기 제2 기판(200)의 상부가 리세스될 수 있다. 상기 트렌치들(320)은 이방성 식각 공정에 의해 상기 제2 기판(200)으로부터의 거리에 따라 다른 폭을 가질 수 있다. 즉, 상기 트렌치들(320)의 하부의 폭은 상기 트렌치들(320)의 상부의 폭보다 좁을 수 있다.
상기 트렌치들(320)이 형성됨에 따라, 상기 박막 구조체(TS)는 일 방향으로 연장된 라인 형태를 가질 수 있다. 하나의 라인 형태의 상기 박막 구조체(TS)는 복수의 상기 수직 반도체 패턴들(VSP)에 의해 관통될 수 있다. 더하여, 상기 수직 반도체 패턴들(VSP)의 각각은 상기 제2 기판(200)을 관통하여 상기 제1 층간 절연막(118)에 접할 수 있다.
도 12를 참조하면, 상기 트렌치들(320)에 의해 노출된 상기 희생막들(207)을 제거하여, 상기 절연막들(210) 사이에 하부 및 상부 리세스 영역들(209L, 209U)을 형성할 수 있다.
구체적으로, 상기 하부 및 상부 리세스 영역들(209L, 209U)은, 상기 절연막들(210), 상기 수직 절연체(240), 상기 하부 반도체 패턴(LSP), 상기 하부 절연막(205), 및 상기 제2 기판(200)에 대해 식각 선택성을 갖는 식각 조건을 이용하여, 상기 희생막들(207)을 등방적으로 식각하여 형성될 수 있다. 상기 희생막들(207)은 상기 등방성 식각 공정에 의해 완전히 제거될 수 있다. 일 예로, 상기 희생막들(207)이 실리콘 질화막이고, 상기 절연막들(210)이 실리콘 산화막인 경우, 상기 식각 공정은 인산을 포함하는 식각액을 사용하여 수행될 수 있다.
상기 하부 리세스 영역(209L)은 상기 트렌치들(320)로부터 상기 절연막들(210) 및 상기 하부 절연막(205) 사이로 수평적으로 연장될 수 있으며, 상기 하부 반도체 패턴(LSP)의 측벽의 일부분을 노출시킬 수 있다. 상기 상부 리세스 영역들(209U)은 상기 트렌치들(320)로부터 상기 절연막들(210) 사이로 수평적으로 연장될 수 있으며, 상기 수직 절연체(240)의 측벽의 일부분들을 노출시킬 수 있다. 즉, 상기 하부 리세스 영역(209L)은 수직적으로 인접한 상기 절연막들(210 및 205)과 상기 하부 반도체 패턴(LSP)의 일측벽에 의해 정의될 수 있고, 상기 상부 리세스 영역들(209U)은 수직적으로 인접한 상기 절연막들(210)과 상기 수직 절연체(240)의 일측벽에 의해 정의될 수 있다.
상기 하부 및 상부 리세스 영역들(209L, 209U)의 수직적 높이는 상기 희생막들(207)의 두께와 실질적으로 동일할 수 있다. 일 실시예에 따르면, 상기 하부 리세스 영역(209L)의 수직적 높이가 상기 상부 리세스 영역들(209U)의 수직적 높이보다 클 수 있다. 이와 달리, 상기 하부 및 상부 리세스 영역들(209L, 209U)의 수직적 높이는 실질적으로 서로 동일할 수도 있다.
상기 리세스 영역들(209U, 209L)이 형성된 후, 상기 하부 리세스 영역(209L)에 게이트 유전 패턴(242)이 형성될 수 있다. 상기 게이트 유전 패턴(242)을 형성하는 것은, 열산화 공정을 수행하여 상기 하부 리세스 영역(209L)에 의해 노출된 상기 하부 반도체 패턴(LSP)의 측벽의 일부분을 산화시키는 것을 포함할 수 있다. 상기 산화 공정에 의해, 상기 하부 리세스 영역(209L)에 의해 노출된 상기 하부 반도체 패턴(LSP)의 측벽의 일부분이 소모될 수 있다. 상기 게이트 유전 패턴(242)은 일 예로, 실리콘 산화물을 포함할 수 있다.
도 13을 참조하면, 상기 하부 및 상부 리세스 영역들(209L, 209U)의 내벽을 덮는 수평 절연체들(244), 및 상기 하부 및 상부 리세스 영역들(209L, 209U)의 나머지 공간을 채우는 하부 및 상부 게이트 전극들(250L, 250U)이 형성될 수 있다.
상기 수평 절연체들(244), 및 상기 하부 및 상부 게이트 전극들(250L, 250U)을 형성하는 것은, 상기 하부 및 상부 리세스 영역들(209L, 209U)을 차례로 덮는 수평 절연막 및 도전막을 형성하는 것, 및 상기 트렌치들(320) 내에서 상기 수평 절연막 및 상기 도전막을 제거하여 상기 하부 및 상부 리세스 영역들(209L, 209U) 내에 상기 수평 절연체들(244) 및 상기 하부 및 상부 게이트 전극들(250L, 250U)을 국소적으로 형성하는 것을 포함할 수 있다.
상기 수평 절연막은, 상기 수직 절연막과 유사하게, 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 일 실시예에 따르면, 상기 수평 절연막은 전하 트랩형 플래시 메모리 트랜지스터의 블록킹 절연막을 포함할 수 있다. 상기 블록킹 절연막은, 도 4를 참조하여 설명한, 상기 터널 절연막(TL)보다 작고 상기 전하 저장막(CL)보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있다. 일 예로, 상기 블록킹 절연막은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막들 중의 하나일 수 있다.
상기 도전막은 상기 하부 및 상부 리세스 영역들(209L, 209U)을 채우면서 상기 트렌치들(320)의 내벽을 컨포말하게 덮도록 형성될 수 있다. 이 경우, 상기 하부 및 상부 게이트 전극들(250L, 250U)을 형성하는 것은 상기 트렌치들(320) 내에서 상기 도전막을 등방성 식각의 방법으로 제거하는 것을 포함할 수 있다. 이와 달리, 다른 실시예에 따르면, 상기 도전막은 상기 트렌치들(320)을 채우도록 형성될 수 있으며, 이 경우 상기 하부 및 상부 게이트 전극들(250L, 250U)은 상기 트렌치들(320) 내에서 상기 도전막을 이방성 식각의 방법으로 제거하는 것을 포함할 수 있다. 일 실시예에 따르면, 상부 리세스 영역들(209U) 내에 상기 상부 게이트 전극들(250U)이 형성될 수 있고, 상기 하부 리세스 영역(209L)에 상기 하부 게이트 전극(250L)이 형성될 수 있다. 일 실시예에 따르면, 상기 도전막을 형성하는 것은, 배리어 금속막 및 금속막을 차례로 증착하는 것을 포함할 수 있다. 상기 배리어 금속막은 일 예로, TiN, TaN 또는 WN와 같은 금속 질화막으로 이루어질 수 있고, 상기 금속막은 일 예로, W, Al, Ti, Ta, Co 또는 Cu와 같은 금속 물질을 포함할 수 있다.
일 실시예에 따르면, 상기 상부 리세스 영역들(209U)에서 상기 수평 절연체들(244)은 상기 수직 절연체(240)와 직접 접촉될 수 있고, 상기 하부 리세스 영역(209L)에서 상기 수평 절연체들(244)은 상기 하부 반도체 패턴(LSP) 상의 상기 게이트 유전 패턴(242)과 직접 접촉될 수 있다.
상기 하부 및 상부 게이트 전극들(250L, 250U)을 형성한 후, 상기 제2 기판(200)에 공통 소스 영역들(270)이 형성될 수 있다. 상기 공통 소스 영역들(270)은 상기 트렌치들(320)에 의해 노출된 상기 제2 기판(200)에 이온 주입 공정을 수행하여 형성될 수 있다. 상기 공통 소스 영역들(270)은 상기 하부 반도체 패턴(LSP)과 다른 도전형을 가질 수 있다. 이와 달리, 상기 하부 반도체 패턴(LSP)과 접하는 상기 제2 기판(200)의 영역은 상기 하부 반도체 패턴(LSP)과 동일한 도전형을 가질 수 있다. 플래시 메모리 장치를 위한 본 발명의 일 실시예에 따르면, 상기 공통 소스 영역들(270)의 각각은 서로 연결되어 등전위 상태에 있을 수 있다. 그러나, 다른 실시예에 따르면, 상기 공통 소스 영역들(270)의 각각은 서로 다른 전위를 가질 수 있도록 전기적으로 분리될 수 있다. 또 다른 실시예에 따르면, 상기 공통 소스 영역들(270)은, 서로 다른 복수의 공통 소스 영역들(270)을 포함하는, 독립적인 복수의 소스 그룹들을 구성할 수 있으며, 상기 소스 그룹들의 각각은 서로 다른 전위를 갖도록 전기적으로 분리될 수 있다.
도 3을 다시 참조하면, 상기 공통 소스 영역들(270) 상에 상기 트렌치들(320)을 채우는 전극 분리 패턴들(265)이 형성될 수 있다. 상기 전극 분리 패턴들(265)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막 중의 적어도 한가지로 형성될 수 있다.
더하여, 상기 제1 및 제2 반도체 패턴들(230, 235)에 접속하는 도전 패드(260)가 형성될 수 있다. 상기 도전 패드(260)는 상기 제1 및 제2 반도체 패턴들(230, 235)의 상부 영역을 리세스한 후, 상기 리세스된 영역 내에 도전 물질을 채움으로써 형성될 수 있다. 더하여, 상기 도전 패드(260)는 상기 제1 및 제2 반도체 패턴들(230, 235)과 다른 도전형의 불순물 도핑하여 형성될 수 있다. 이에 따라, 상기 도전 패드(260)는 그 하부 영역과 다이오드를 구성할 수 있다.
상기 제2 기판(200) 상에 형성된 상기 적층 구조체(SS), 상기 적층 구조체(SS) 및 상기 제2 기판(200)을 관통하는 상기 수직 반도체 패턴(VSP), 상기 수직 반도체 패턴(VSP)과 상기 적층 구조체(SS) 사이의 상기 수직 절연체(240) 및 상기 게이트 유전 패턴(242), 및 상기 게이트 전극들(250L, 250U)과 상기 절연막들(210) 사이의 수평 절연체들(244), 상기 도전 패드(260), 및 상기 전극 분리 패턴들(265)은 셀 어레이 구조체(CS)로 정의된다.
이 후, 상기 셀 어레이 구조체(CS) 상에 상기 도전 패드(260)에 접속하는 콘택 플러그(280), 및 상기 콘택 플러그(280)에 연결되는 비트 라인(290)이 형성될 수 있다. 상기 비트 라인(290)은 상기 콘택 플러그(280)를 통해 상기 제1 및 제2 반도체 패턴들(230, 235)에 전기적으로 연결될 수 있다. 상기 비트 라인(290)은 상기 하부 및 상부 게이트 패턴들(250L, 250U), 또는 상기 트렌치들(320)을 가로지르도록 형성될 수 있다. 상기 비트 라인(290)은 제2 층간 절연막(285)에 의해 상기 셀 어레이 구조체(CS)로부터 이격되어 형성될 수 있다.
도 14는 본 발명의 다른 실시예에 따른 3차원 반도체 메모리 장치를 나타내는 도면으로, 도 2의 Ⅰ-Ⅰ'에 대응하는 단면도이다. 도 2 내지 도 4를 참조하여 설명한 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치와 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위해 중복되는 설명은 생략될 수 있다.
도 14를 참조하면, 3차원 반도체 메모리 장치는 제1 기판(100) 상의 주변회로 구조체(PS), 상기 주변회로 구조체(PS) 상의 셀 어레이 구조체(CS), 및 상기 주변회로 구조체(PS)와 상기 셀 어레이 구조체(CS) 사이의 제2 기판(200)을 포함할 수 있다.
상기 셀 어레이 구조체(CS)는, 상기 제2 기판(200) 상에 절연막들(210) 및 게이트 전극들이 교대로 그리고 반복적으로 적층된 적층 구조체(SS)를 포함할 수 있다. 상기 게이트 전극들은 상기 제2 기판(200) 상의 하부 게이트 전극(250L), 및 상기 하부 게이트 전극(250L) 상에 적층된 상부 게이트 전극들(250U)을 포함할 수 있다.
상기 셀 어레이 구조체(CS)는 상기 적층 구조체(SS)를 관통하여 상기 제2 기판(200)에 전기적으로 연결되는 복 수의 수직 반도체 패턴들(VSP)을 더 포함할 수 있다. 상기 수직 반도체 패턴들(VSP)의 각각은 상기 적층 구조체(SS) 및 상기 제2 기판(200)을 관통하여 상기 주변회로 구조체(PS)의 상면에 접할 수 있다.
상기 수직 반도체 패턴들(VSP)의 각각은, 상기 제2 기판(200)을 관통하여 상기 주변회로 구조체(PS)의 상면에 접하는 하부 반도체 패턴(LSP), 및 상기 적층 구조체(SS)를 관통하여 상기 하부 반도체 패턴(LSP)에 연결되는 상부 반도체 패턴(USP)을 포함할 수 있다. 즉, 본 발명의 다른 실시예에 따르면, 상기 하부 반도체 패턴(LSP)은 상기 제2 기판(200) 내에 국소적으로 배치될 수 있다.
상기 하부 반도체 패턴(LSP)은 반도체 물질로 이루어진 상기 제2 기판(200)의 내벽을 시드(seed)로 이용하여 형성된 에피택시얼 패턴일 수 있다. 상기 하부 반도체 패턴(LSP)은 상기 제2 기판(200)의 내벽에 접할 수 있고, 상기 하부 반도체 패턴(LSP)의 바닥면은 상기 주변회로 구조체(PS)에 접할 수 있다. 상기 하부 반도체 패턴(LSP)의 상면은 상기 제2 기판(200)의 상면과 실질적으로 공면을 이룰 수 있다.
상기 하부 반도체 패턴(LSP)이 상기 제2 기판(200) 내에 국소적으로 배치됨에 따라, 상기 상부 반도체 패턴(USP)과 상기 하부 게이트 전극(250L) 사이에 수직 절연체(240)가 개재될 수 있다.
도 15 내지 도 17은 본 발명의 다른 실시예에 따른 3차원 반도체 메모리 장치의 제조방법을 설명하기 위한 도면들로, 도 2의 Ⅰ-Ⅰ'에 대응하는 단면도들이다. 도 5 내지 도 13을 참조하여 설명한, 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 제조방법과 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위해 중복되는 설명은 생략될 수 있다.
먼저, 도 5 내지 도 7을 참조하여 설명한 바와 같이, 제1 기판(100) 상에 주변회로 구조체(PS)가 형성되고, 상기 주변회록 구조체(PS) 상에 제2 기판(200)이 형성될 수 있다. 상기 제2 기판(200) 상에 희생막들(207) 및 절연막들(210)이 교대로 그리고 반복적으로 적층된 박막 구조체(TS)가 형성될 수 있고, 상기 박막 구조체(TS) 및 상기 제2 기판(200)을 관통하여 상기 주변회로 구조체(PS)의 상면을 노출하는 관통 홀들(310)이 형성될 수 있다.
도 15를 참조하면, 상기 관통 홀들(310)의 각각의 하부 영역을 채우는 하부 반도체 패턴(LSP)이 형성될 수 있다. 상기 하부 반도체 패턴(LSP)은, 상기 관통 홀(310)에 의해 노출된 상기 제2 기판(200)의 측벽을 시드(seed)로 이용하는 선택적 에피택시얼 성장(SEG) 공정을 수행하여 형성될 수 있다. 다른 실시예에 따르면, 상기 하부 반도체 패턴(LSP)은 상기 제2 기판(200)을 관통하는 필라(pillar) 형태로 형성될 수 있다. 상기 하부 반도체 패턴(LSP)의 상면은 상기 제2 기판(200)의 상면과 실질적으로 공면을 이룰 수 있다. 즉, 상기 하부 반도체 패턴(LSP)은 상기 제2 기판(200) 내에 국소적으로 형성될 수 있다.
도 16을 참조하면, 상기 하부 반도체 패턴(LSP)이 형성된 상기 관통 홀(310)의 내벽을 덮으며, 상기 하부 반도체 패턴(LSP)을 노출시키는 수직 절연체(240) 및 제1 반도체 패턴(230)이 형성될 수 있다. 상기 수직 절연체(240) 및 상기 제1 반도체 패턴(230)이 형성된 결과물 상에, 제2 반도체 패턴(235) 및 매립 절연 패턴(237)이 형성될 수 있다. 이에 따라, 상기 제1 및 제2 반도체 패턴들(230, 235)에 의해 정의되는 상부 반도체 패턴(USP)이 형성될 수 있다. 상기 상부 반도체 패턴(USP)은 상기 하부 반도체 패턴(LSP) 상에 형성될 수 있다. 상기 제1 반도체 패턴(230)은 상기 하부 반도체 패턴(LSP)로부터 이격되어 형성될 수 있고, 상기 제2 반도체 패턴(235)은 상기 제1 반도체 패턴(230)과 상기 하부 반도체 패턴(LSP)을 연결하도록 형성될 수 있다. 상기 상부 반도체 패턴(USP)과 상기 하부 반도체 패턴(LSP)은 수직 반도체 패턴(VSP)으로 정의될 수 있다. 상기 수직 절연체(240), 상기 상부 반도체 패턴(USP), 및 상기 매립 절연 패턴(237)을 형성하는 것은 도 9 및 도10을 참조하여 설명한 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 제조방법과 동일하다.
도 17을 참조하면, 상기 박막 구조체(TS)를 패터닝하여 서로 인접하는 관통 홀들(310) 사이에 상기 제2 기판(200)을 노출시키는 트렌치들(320)이 형성될 수 있다. 상기 트렌치들(320)은 상기 상부 및 하부 반도체 패턴들(USP 및 LSP)로부터 이격되어, 상기 희생막들(207) 및 상기 절연막들(210)의 측벽들을 노출시키도록 형성될 수 있다. 상기 트렌치들(320)에 의해 노출된 상기 희생막들(207)을 제거하여, 상기 절연막들(210) 사이에 하부 및 상부 리세스 영역들(209L, 209U)이 형성될 수 있다.
상기 하부 리세스 영역(209L)은 상기 트렌치들(320)로부터 상기 절연막들(210) 및 상기 하부 절연막(205) 사이로 수평적으로 연장될 수 있으며, 상기 수직 절연체(240)의 측벽의 일부분을 노출시킬 수 있다. 상기 상부 리세스 영역들(209U)은 상기 트렌치들(320)로부터 상기 절연막들(210) 사이로 수평적으로 연장될 수 있으며, 상기 수직 절연체(240)의 측벽의 일부분들을 노출시킬 수 있다. 즉, 상기 하부 및 상부 리세스 영역들(209L, 209U)은 수직적으로 인접한 상기 절연막들(210 및 205)과 상기 수직 절연체(240)의 일측벽에 의해 정의될 수 있다. 본 발명의 일 실시예와 달리, 상기 하부 리세스 영역(209L)에 게이트 유전 패턴(242)을 형성하는 것은 생략될 수 있다.
도 14를 다시 참조하면, 상기 하부 및 상부 리세스 영역들(209L, 209U)의 내벽을 덮는 수평 절연체들(244), 및 상기 하부 및 상부 리세스 영역들(209L, 209U)의 나머지 공간을 채우는 하부 및 상부 게이트 전극들(250L, 250U)이 형성될 수 있다. 다른 실시예에 따르면, 상기 하부 및 상부 리세스 영역들(209L, 209U)에서 상기 수평 절연체들(244)은 상기 수직 절연체(240)와 직접 접촉될 수 있다.
상기 하부 및 상부 게이트 전극들(250L, 250U)을 형성한 후, 상기 제2 기판(200)에 공통 소스 영역들(270)이 형성될 수 있고, 상기 공통 소스 영역들(270) 상에 상기 트렌치들(320)을 채우는 전극 분리 패턴들(265)이 형성될 수 있다. 더하여, 상기 제1 및 제2 반도체 패턴들(230, 235)에 접속하는 도전 패드(260)가 형성될 수 있고, 상기 도전 패드(260)에 접속하는 콘택 플러그(280), 및 상기 콘택 플러그(280)에 연결되는 비트 라인(290)이 형성될 수 있다.
본 발명의 개념에 따르면, 상기 하부 게이트 전극(250L)의 채널 영역으로 기능하는 상기 하부 반도체 패턴(LSP)은 상기 제2 기판(200)을 관통하여, 상기 제2 기판(200)의 내벽에 접할 수 있고 상기 주변회로 구조체(PS)에 접할 수 있다. 즉, 상기 하부 반도체 패턴(LSP)은 상기 제2 기판(200)의 내벽만을 시드로 하여 형성된 에피택시얼 패턴일 수 있다. 상기 하부 반도체 패턴(LSP)이 상기 제2 기판(200)을 관통함에 따라, 상기 주변회로 구조체(PS)에 접하는 상기 하부 반도체 패턴(LSP)의 바닥면과 상기 하부 반도체 패턴(LSP)의 상면 사이의 거리로 정의되는 상기 하부 반도체 패턴(LSP)의 높이는 균일한 산포를 가질 수 있다. 이에 따라, 3차원 반도체 메모리 장치의 셀 전류 특성이 개선될 수 있다. 더하여, 상기 제2 기판(200)을 사이에 두고 상기 주변회로 구조체(PS)와 상기 셀 어레이 구조체(CS)가 수직으로 적층됨에 따라, 3차원 반도체 메모리 장치의 집적도가 향상될 수 있다.
도 18은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 18을 참조하면, 메모리 시스템(1100)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(1120)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.
메모리(1130)는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.
또한, 본 발명에 따른 3차원 반도체 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 3차원 반도체 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 19는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 19를 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 플래시 메모리 장치(1210)를 장착한다. 플래시 메모리 장치(1210)는 상술된 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 20은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 20을 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 플래시 메모리 장치(1210)가 장착된다. 플래시 메모리 장치(1210)는 상술된 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함한다. 본 발명에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
100: 제1 기판 200: 제2 기판
PS: 주변회로 구조체 CS: 셀 어레이 구조체
PTR: 주변 트랜지스터 118: 제1 층간 절연막
205: 하부 절연막 210: 절연막들
207: 희생막들 TS: 박막 구조체
300: 예비 관통 홀들 310: 관통 홀들
LSP: 하부 반도체 패턴 USP: 상부 반도체 패턴
240: 수직 절연체 230: 제1 반도체 패턴
235: 제2 반도체 패턴 237: 매립 절연 패턴
320: 트렌치들 244: 수평 절연체들
250L, 250U: 게이트 전극들 SS: 적층 구조체
270: 공통 소스 영역들 280: 콘택 플러그
260: 도전 패드 265: 전극 분리 패턴들
290: 비트 라인 242: 게이트 유전 패턴

Claims (10)

  1. 제1 기판 상의 주변회로 구조체;
    상기 주변회로 구조체 상의 셀 어레이 구조체; 및
    상기 주변회로 구조체 및 상기 셀 어레이 구조체 사이의 제2 기판을 포함하되,
    상기 주변회로 구조체는 상기 제1 기판 상의 주변 트랜지스터, 및 상기 주변 트랜지스터를 덮는 층간 절연막을 포함하고,
    상기 셀 어레이 구조체는:
    상기 제2 기판 상에 적층된 복수 개의 게이트 전극들을 포함하는 적층 구조체; 및
    상기 적층 구조체 및 상기 제2 기판을 관통하는 수직 반도체 패턴을 포함하고,
    상기 수직 반도체 패턴의 바닥면 및 상기 제2 기판의 바닥면은 상기 층간 절연막의 상면과 접촉하는 반도체 장치.
  2. 청구항 1에 있어서,
    상기 수직 반도체 패턴은:
    상기 제2 기판을 관통하여 상기 주변회로 구조체의 상기 층간 절연막에 접하는 하부 반도체 패턴; 및
    상기 하부 반도체 패턴 상의 상부 반도체 패턴을 포함하는 반도체 장치.
  3. 청구항 2에 있어서,
    상기 수직 반도체 패턴은 상기 적층 구조체 및 상기 제2 기판을 관통하는 관통 홀 내에 배치되고,
    상기 하부 반도체 패턴은 상기 관통 홀에 의해 노출된 상기 제2 기판의 내벽을 시드로 하여 형성된 에피택시얼 패턴인 반도체 장치.
  4. 청구항 3에 있어서,
    상기 제2 기판은 폴리 실리콘막인 반도체 장치.
  5. 청구항 2에 있어서,
    상기 게이트 전극들은 상기 하부 반도체 패턴에 인접한 하부 게이트 전극 및 상기 상부 반도체 패턴에 인접한 상부 게이트 전극들을 포함하고,
    상기 하부 반도체 패턴의 상면은 상기 하부 게이트 전극의 상면보다 높은 반도체 장치.
  6. 청구항 5에 있어서,
    상기 상부 반도체 패턴과 상기 상부 게이트 전극들 사이의 수직 절연체; 및
    상기 하부 반도체 패턴과 상기 하부 게이트 전극 사이의 게이트 유전 패턴을 더 포함하되,
    상기 수직 절연체 및 상기 게이트 유전 패턴은 별개의 공정을 이용하여 형성되는 반도체 장치.
  7. 청구항 2에 있어서,
    상기 하부 반도체 패턴의 바닥면 및 상기 제2 기판의 상기 바닥면은 상기 층간 절연막의 상기 상면과 접촉하는 반도체 장치.
  8. 청구항 2에 있어서,
    상기 상부 반도체 패턴은:
    상기 하부 반도체 패턴과 이격된 제1 반도체 패턴; 및
    상기 제1 반도체 패턴의 내측벽 상에 있고, 상기 하부 반도체 패턴에 연결되는 제2 반도체 패턴을 포함하는 반도체 장치.
  9. 청구항 2에 있어서,
    상기 상부 반도체 패턴과 상기 게이트 전극들 사이의 수직 절연체를 더 포함하되,
    상기 수직 절연체의 바닥면은 상기 하부 반도체 패턴의 상면의 적어도 일부분에 접하는 반도체 장치.
  10. 청구항 1에 있어서,
    상기 셀 어레이 구조체는 상기 적층 구조체의 일 측에 배치되는 전극 분리 패턴을 포함하고,
    상기 전극 분리 패턴의 바닥면은 상기 제2 기판의 상기 바닥면에 대하여 상기 수직 반도체 패턴의 상기 바닥면보다 높은 레벨에 위치하는 반도체 장치.
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