KR20180053063A - 반도체 메모리 장치 - Google Patents

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Abstract

본 기술은 반도체 메모리 장치에 관한 것으로, 반도체 메모리 장치는 다수의 메모리 셀들이 배치된 메모리 셀 어레이 및 상기 메모리 셀 어레이 하부에 배치된 주변 회로를 포함하며, 상기 주변 회로는 상기 메모리 셀 어레이와 전기적으로 연결되는 비트라인 콘택 영역, 상기 비트라인 콘택 영역의 제1 측부에 배치된 제1 페이지 버퍼 그룹, 및 상기 비트라인 콘택 영역의 제2 측부에 배치된 제2 페이지 버퍼 그룹을 포함한다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 전자 장치에 관한 것으로, 특히 반도체 메모리 장치에 관한 것이다.
반도체 장치 중 특히 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
불휘발성 메모리 장치는 쓰기 및 읽기 속도가 상대적으로 느리지만 전원 공급이 차단되더라도 저장 데이터를 유지한다. 따라서 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위해 불휘발성 메모리 장치가 사용된다. 불휘발성 메모리 장치에는 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 플래시 메모리(Flash memory), PRAM(Phase change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다. 플래시 메모리는 노어 타입과 낸드 타입으로 구분된다.
플래시 메모리는 데이터의 프로그램과 소거가 자유로운 RAM의 장점과 전원 공급이 차단되어도 저장된 데이터를 보존할 수 있는 ROM의 장점을 가진다. 플래시 메모리는 디지털 카메라, PDA(Personal Digital Assistant) 및 MP3 플레이어와 같은 휴대용 전자기기의 저장 매체로 널리 사용되고 있다.
플래시 메모리 장치는 스트링이 반도체 기판에 수평하게 형성된 2차원 반도체 장치와, 스트링이 반도체 기판에 수직으로 형성된 3차원 반도체 장치로 구분될 수 있다.
본 발명의 실시 예는 반도체 메모리 장치의 집적도를 개선함과 동시에 배선들 간의 간격을 확보할 수 있는 반도체 메모리 장치에 관한 것이다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 다수의 메모리 셀들이 배치된 메모리 셀 어레이 및 상기 메모리 셀 어레이 하부에 배치된 주변 회로를 포함하며, 상기 주변 회로는 상기 메모리 셀 어레이와 전기적으로 연결되는 비트라인 콘택 영역, 상기 비트라인 콘택 영역의 제1 측부에 배치된 제1 페이지 버퍼 그룹, 및 상기 비트라인 콘택 영역의 제2 측부에 배치된 제2 페이지 버퍼 그룹을 포함한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 반도체 기판 상의 주변 회로 영역에 배치된 주변 회로 및 상기 주변 회로 영역 상부에 배치된 메모리 셀 어레이를 포함하며, 상기 주변 회로는 상기 메모리 셀 어레이와 전기적으로 연결되는 비트라인 콘택 영역, 상기 비트라인 콘택 영역의 양단부에 각각 배치되는 제1 페이지 버퍼 그룹 및 제2 페이지 버퍼 그룹, 및 상기 제1 페이지 버퍼 그룹의 인접한 영역에 형성되는 제1 컬럼 선택 회로 및 상기 제2 페이지 버퍼 그룹의 인접한 영역에 형성되는 제2 컬럼 선택 회로를 포함한다.
본 발명의 실시 예에 따르면, 반도체 메모리 장치의 셀 어레이 하부에 주변 회로부를 배치함으로써 집적도를 개선할 수 있으며, 페이지 버퍼들을 이븐 및 오드 그룹 별로 구분하여 비트라인 콘택 영역의 양단부에 배치함으로써 비트라인들 간의 간격, 컬럼 선택 신호 라인의 간격, 및 컬럼 어드레스 신호 라인들의 간격을 확보할 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 설명하기 위한 블럭도이다.
도 2는 메모리 셀 어레이와 주변 회로들의 배치 관계를 설명하기 위한 구성도이다.
도 3은 도 1의 메모리 셀 어레이의 실시 예를 보여주는 블럭도이다.
도 4는 본 발명에 따른 메모리 블럭에 포함된 메모리 스트링을 설명하기 위한 입체도이다.
도 5는 도 4에 도시된 메모리 스트링을 설명하기 위한 회로도이다.
도 6은 본 발명의 실시 예에 따른 주변 회로들의 배치 관계를 설명하기 위한 도면이다.
도 7은 본 발명의 다른 실시 예에 따른 주변 회로들의 배치 관계를 설명하기 위한 도면이다.
도 8은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블럭도이다.
도 9는 도 8의 메모리 시스템의 응용 예를 보여주는 블럭도이다.
도 10은 도 9를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명에 따른 반도체 메모리 장치를 설명하기 위한 블럭도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110) 및 주변 회로(140)를 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 블럭들(BLK1~BLKz)을 포함한다. 복수의 메모리 블럭들(BLK1~BLKz)은 복수의 메모리 블럭들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 주변 회로(140)와 연결된다. 복수의 메모리 블럭들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이며, 보다 상세하게 복수의 메모리 셀들은 차지 트랩 디바이스(charge trap device) 기반의 불휘발성 메모리 셀들일 수 있다. 동일한 워드라인에 공통적으로 연결된 다수의 메모리 셀들은 하나의 페이지로 정의될 수 있다. 메모리 셀 어레이(110)는 복수의 페이지로 구성된다. 또한 메모리 셀 어레이(110)의 복수의 메모리 블럭들(BLK1~BLKz) 각각은 복수의 스트링을 포함한다. 복수의 스트링 각각은 비트라인과 소스 라인 사이에 직렬 연결된 드레인 선택 트랜지스터, 복수의 메모리 셀들 및 소스 선택 트랜지스터를 포함한다.
주변 회로(140)는 페이지 버퍼 회로(120)와 컬럼 디코더(130)를 포함하여 구성될 수 있다.
페이지 버퍼 회로(120)는 복수의 페이지 버퍼들(PB1~PBm)을 포함한다. 복수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1 내지 BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 복수의 페이지 버퍼들(PB1~PBm) 연결된 비트라인의 배열 순서에 따라 제1 페이지 버퍼 그룹(121) 및 제2 페이지 버퍼 그룹(122)으로 정의될 수 있다. 예를 들어 제1 페이지 버퍼 그룹(121)은 오드 비트라인들(BL1, BL3, ... , BLm-1)과 연결된 페이지 버퍼들(PB1, PB3, ... , PBm-1)을 포함할 수 있으며, 제2 페이지 버퍼 그룹(122)은 오드 비트라인들(BL1, BL3, ... , BLm-1)과 연결된 페이지 버퍼들(PB1, PB3, ... , PBm-1)을 포함할 수 있다.
제1 페이지 버퍼 그룹(121)에 포함된 페이지 버퍼들(PB1, PB3, ... , PBm-1)은 프로그램 동작 시 제1 컬럼 선택 신호들(CS_odd)에 응답하여 외부에서 입력되는 데이터(DATA)를 임시 저장한 후, 임시 저장된 데이터 값에 따라 대응하는 비트라인들(BL1, BL3, ... , BLm-1)의 전위 레벨을 조절한다. 또한 제1 페이지 버퍼 그룹(121)에 포함된 페이지 버퍼들(PB1, PB3, ... , PBm-1)은 리드 동작 시 비트라인들(BL1, BL3, ... , BLm-1)에 연결된 메모리 셀들의 프로그램 상태를 센싱하여 임시 저장한 후, 제1 컬럼 선택 신호들(CS_odd)에 응답하여 임시 저장된 데이터를 외부로 출력한다.
제2 페이지 버퍼 그룹(122)에 포함된 페이지 버퍼들(PB2, PB4, ... , PBm)은 프로그램 동작 시 제2 컬럼 선택 신호들(CS_even)에 응답하여 외부에서 입력되는 데이터(DATA)를 임시 저장한 후, 임시 저장된 데이터 값에 따라 대응하는 비트라인들(BL2, BL4, ... , BLm)의 전위 레벨을 조절한다. 또한 제2 페이지 버퍼 그룹(122)에 포함된 페이지 버퍼들(PB2, PB4, ... , PBm)은 리드 동작 시 비트라인들(BL2, BL4, ... , BLm)에 연결된 메모리 셀들의 프로그램 상태를 센싱하여 임시 저장한 후, 제2 컬럼 선택 신호들(CS_even)에 응답하여 임시 저장된 데이터를 외부로 출력한다.
제1 페이지 버퍼 그룹(121)과 제2 페이지 버퍼 그룹은 비트라인 콘택 영역을 기준으로 서로 반대 방향으로 배치되며 이에 대한 상세한 설명은 후술하도록 한다.
컬럼 디코더(130)는 컬럼 어드레스 신호들(CADD)에 응답하여 제1 컬럼 선택 신호들(CS_odd) 및 제2 컬럼 선택 신호들(CS_even)을 생성하여 출력한다.
컬럼 디코더(130)는 제1 컬럼 선택 디코더(131) 및 제2 컬럼 선택 디코더(132)를 포함한다. 일 실시 예로 제1 컬럼 선택 디코더(131)는 컬럼 어드레스 신호들(CADD) 중 오드 어드레스들에 응답하여 제1 컬럼 선택 신호들(CS_odd)을 생성하고, 이를 제1 페이지 버퍼 그룹(121)으로 출력한다. 또한 제2 컬럼 선택 디코더(132)는 컬럼 어드레스 신호들(CADD) 중 이븐 어드레스들에 응답하여 제2 컬럼 선택 신호들(CS_even)을 생성하고, 이를 제2 페이지 버퍼 그룹(122)으로 출력한다
도 2는 메모리 셀 어레이와 주변 회로들의 배치 관계를 설명하기 위한 구성도이다.
도 2를 참조하면, 본 발명의 실시 예에 따른 주변 회로(140)는 메모리 셀 어레이(110)의 하부에 배치된다. 즉, 반도체 기판(SUB) 상에 주변 회로(140)가 배치되고, 주변 회로(140) 상부에 메모리 셀 어레이(110)가 배치된다. 따라서 메모리 셀 어레이(110)와 주변 회로(140)가 동일 층 상에 형성된 구조보다 차지하는 면적이 감소하게 되어 메모리 장치의 집적도가 개선된다.
메모리 셀 어레이(110)와 주변 회로(140)는 다수의 배선들을 통해 서로 전기적으로 연결될 수 있다. 일예로 메모리 셀 어레이(110)의 비트라인들은 콘택 플러그들 및 배선을 통해 주변 회로(140)에 포함된 페이지 버퍼 회로와 연결될 수 있다.
도 3은 도 1의 메모리 셀 어레이의 실시 예를 보여주는 블럭도이다.
도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블럭들(BLK1~BLKz)을 포함한다. 각 메모리 블럭은 3차원 구조를 갖는다. 각 메모리 블럭은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블럭의 구조는 도 4 및 도 5를 참조하여 더 상세히 설명된다.
도 4는 본 발명에 따른 메모리 블럭에 포함된 메모리 스트링을 설명하기 위한 입체도이다. 도 5는 메모리 스트링을 설명하기 위한 회로도이다.
도 4 및 도 5를 참조하면, 반도체 기판 상에 소스 라인(SL)이 형성된다. 소스 라인(SL) 상에는 수직 채널층(SP)이 형성된다. 수직 채널층(SP)의 상부는 비트라인(BL)과 연결된다. 수직 채널층(SP)은 폴리실리콘으로 형성될 수 있다. 수직 채널층(SP)의 서로 다른 높이에서 수직 채널층(SP)을 감싸도록 복수의 도전막들(SGS, WL0~WLn, SGD)이 형성된다. 수직 채널층(SP)의 표면에는 전하 저장막을 포함하는 다층막(미도시)이 형성되며, 다층막은 수직 채널층(SP)과 도전막들(SGSL, WL0~WLn, SGD) 사이에도 위치한다. 다층막은 산화막, 질화막, 및 산화막이 순차적으로 적층된 ONO 구조로 형성될 수 있다. 복수의 도전막들(WL0~WLn)은 워드라인이며 도전막들(SGS)는 소스 선택 트랜지스터(SST)와 연결된 소스 선택 라인, 도전막(SGD)는 드레인 선택 트랜지스터(SDT)와 연결된 드레인 선택 라인으로 정의할 수 있다.
최하부 도전막은 소스 선택 라인(또는 제1 선택 라인)(SGS)이 되고, 최상부 도전막은 드레인 선택 라인(또는 제2 선택 라인)(SGD)이 된다. 선택 라인들(SGS, SGD) 사이의 도전막들은 워드 라인들(WL0~WLn)이 된다. 다시 말해, 반도체 기판 상에는 도전막들(SGS, WL0~WLn, SGD)이 다층으로 형성되고, 도전막들(SGS, WL0~WLn, SGD)을 관통하는 수직 채널층(SP)이 비트라인(BL)과 반도체 기판에 형성된 소스 라인(SL) 사이에 수직으로 연결된다.
최상부 도전막(SGD)이 수직 채널층(SP)을 감싸는 부분에서 드레인 선택 트랜지스터(SDT)가 형성되고, 최하부 도전막(SGS)이 수직 채널층(SP)을 감싸는 부분에서 소스 선택 트랜지스터(SST)가 형성된다. 중간 도전막들(WL0~WLn)이 수직 채널층(SP)을 감싸는 부분들에서 메모리 셀들(C0~Cn)이 형성된다.
상기의 구조에 의해, 메모리 스트링은 소스 라인(SL)과 비트라인(BL) 사이에 기판과 수직으로 연결되는 소스 선택 트랜지스터(SST), 메모리 셀들(C0~Cn) 및 드레인 선택 트랜지스터(SDT)를 포함한다. 소스 선택 트랜지스터(SST)는 제1 선택 라인(SGS)으로 인가되는 제1 선택 신호에 따라 메모리 셀들(C0~Cn)을 소스 라인(SL)과 전기적으로 연결시킨다. 드레인 선택 트랜지스터(SDT)는 제2 선택 라인(SGD)으로 인가되는 제2 선택 신호에 따라 메모리 셀들(C0~Cn)을 비트라인(BL)과 전기적으로 연결시킨다.
도 6은 본 발명의 실시 예에 따른 주변 회로들의 배치 관계를 설명하기 위한 도면이다.
도 6을 참조하면, 주변 회로에 포함된 제1 페이지 버퍼 그룹(121), 제2 페이지 버퍼 그룹(122), 제1 컬럼 선택 디코더(131), 제2 컬럼 선택 디코더(132)는 주변 회로 영역에 배치된다. 주변 회로 영역은 도 2와 같이 메모리 셀 어레이의 하부에 배치되는 것이 바람직하다.
주변 회로 영역의 중앙 영역에는 메모리 셀 어레이의 비트라인들과 연결되는 비트라인 콘택 영역(BL_contact)이 배치된다.
제1 페이지 버퍼 그룹(121), 제2 페이지 버퍼 그룹(122), 제1 컬럼 선택 디코더(131), 제2 컬럼 선택 디코더(132)는 비트라인 콘택 영역(BL_contact)을 기준으로 하여 서로 양단부에 마주보도록 배치된다. 즉, 비트라인 콘택 영역(BL_contact)을 기준으로 하여 일측에는 제1 페이지 버퍼 그룹(121)과 제1 컬럼 선택 디코더(131)가 배치되고, 일측과 반대 방향의 타측에는 제2 페이지 버퍼 그룹(122)과 제2 컬럼 선택 디코더(132)가 배치된다.
제1 페이지 버퍼 그룹(121)은 비트라인 콘택 영역(BL_contact)을 통해 오드 비트라인들(BL1, BL3, ... , BLm-1)과 전기적으로 연결되고, 제2 페이지 버퍼 그룹(122)은 비트라인 콘택 영역(BL_contact)을 통해 이븐 비트라인들(BL2, BL4, ... , BLm)과 전기적으로 연결된다.
상술한 바와 같이 본원 발명의 실시 예에서는 페이지 버퍼 회로가 제1 페이지 버퍼 그룹(121)과 제2 페이지 버퍼 그룹(122)으로 분리되어 비트라인 콘택 영역(BL_contact)의 양단부에 배치됨으로써, 비트라인들(BL1 내지 BLm)이 이븐 및 오드로 구분되며, 오드 비트라인들(BL1, BL3, ... , BLm-1)과 이븐 비트라인들(BL2, BL4, ... , BLm)은 서로 반대 방향으로 연장되어 배치된다. 따라서, 비트라인들(BL1 내지 BLm) 사이의 간격을 충분히 확보하여 설계 가능하다.
제1 페이지 버퍼 그룹(121)에 포함된 복수의 페이지 버퍼들은 데이터를 임시 저장하기 위한 캐시 래치들(LATCH1 내지 LATCHm-1)을 포함한다. 캐시 래치들(LATCH1 내지 LATCHm-1)은 프로그램 동작 시 제1 컬럼 선택 신호들(CS-odd)에 응답하여 외부에서 입력되는 데이터를 임시 저장하거나, 리드 동작시 임시 저장된 데이터를 외부로 출력한다.
제1 컬럼 선택 디코더(131)는 제1 페이지 버퍼 그룹(121)과 인접한 영역에 배치된다. 즉, 비트라인 콘택 영역(BL_contact), 제1 페이지 버퍼 그룹(121), 제1 컬럼 선택 디코더(131)는 일 방향으로 순차적으로 배치된다. 제1 컬럼 선택 디코더(131)는 컬럼 어드레스 신호들 중 제1 컬럼 어드레시 신호들(CADD_odd)에 응답하여 제1 컬럼 선택 신호들(CS-odd)을 생성하여 제1 페이지 버퍼 그룹(121)의 캐시 래치들(LATCH1 내지 LATCHm-1)을 제어한다.
제2 페이지 버퍼 그룹(122)에 포함된 복수의 페이지 버퍼들은 데이터를 임시 저장하기 위한 캐시 래치들(LATCH2 내지 LATCHm)을 포함한다. 캐시 래치들(LATCH2 내지 LATCHm)은 프로그램 동작 시 제2 컬럼 선택 신호들(CS-even)에 응답하여 외부에서 입력되는 데이터를 임시 저장하거나, 리드 동작시 임시 저장된 데이터를 외부로 출력한다.
제2 컬럼 선택 디코더(132)는 제2 페이지 버퍼 그룹(122)과 인접한 영역에 배치된다. 즉, 비트라인 콘택 영역(BL_contact), 제2 페이지 버퍼 그룹(122), 제2 컬럼 선택 디코더(132)는 일 방향으로 순차적으로 배치된다. 제2 컬럼 선택 디코더(132)는 컬럼 어드레스 신호들 중 제2 컬럼 어드레스 신호들(CADD_even)에 응답하여 제2 컬럼 선택 신호들(CS-even)을 생성하여 제2 페이지 버퍼 그룹(122)의 캐시 래치들(LATCH2 내지 LATCHm)을 제어한다.
상술한 바와 같이 본원 발명에 따르면, 컬럼 디코더는 제1 컬럼 선택 디코더(131)와 제2 컬럼 선택 디코더(132)로 분리되어 각각 제1 페이지 버퍼 그룹(121)과 제2 페이지 버퍼 그룹(122)에 인접하도록 배치된다. 따라서, 컬럼 선택 신호들이 제1 컬럼 선택 신호(CS_odd)와 제2 컬럼 선택 신호(CS_even)로 분할되어 이들을 전송하기 위한 배선들도 나누어 배치할 수 있다. 따라서 컬럼 선택 신호 라인들의 간격을 충분히 확보하여 설계할 수 있다.
또한 컬럼 디코더가 제1 컬럼 선택 디코더(131)와 제2 컬럼 선택 디코더(132)로 분리되어 배치됨에 따라 컬럼 어드레스들도 제1 컬럼 어드레스 신호들(CADD_odd)와 제2 컬럼 어드레스 신호들(CADD_even)로 분리되어 배치됨으로써, 컬럼 어드레스 신호 라인들의 간격도 충분히 확보하여 설계할 수 있다. 이로 인하여 배선 간의 캐패시턴스가 감소하여 전류 소모가 개선될 수 있다.
도 7은 본 발명의 다른 실시 예에 따른 주변 회로들의 배치 관계를 설명하기 위한 도면이다.
도 7을 참조하면, 주변 회로에 포함된 제1 페이지 버퍼 그룹(121), 제2 페이지 버퍼 그룹(122), 제1 컬럼 선택 디코더(131), 제2 컬럼 선택 디코더(132)는 주변 회로 영역에 배치된다. 주변 회로 영역은 도 2와 같이 메모리 셀 어레이의 하부에 배치되는 것이 바람직하다.
주변 회로 영역의 중앙 영역에는 메모리 셀 어레이의 비트라인들과 연결되는 비트라인 콘택 영역(BL_contact)이 배치된다.
제1 페이지 버퍼 그룹(121), 제2 페이지 버퍼 그룹(122), 제1 컬럼 선택 디코더(131), 제2 컬럼 선택 디코더(132)는 비트라인 콘택 영역(BL_contact)을 기준으로 하여 서로 양단부에 마주보도록 배치된다. 즉, 비트라인 콘택 영역(BL_contact)을 기준으로 하여 일측에는 제1 페이지 버퍼 그룹(121)과 제1 컬럼 선택 디코더(131)가 배치되고, 일측과 반대 방향의 타측에는 제2 페이지 버퍼 그룹(122)과 제2 컬럼 선택 디코더(132)가 배치된다.
제1 페이지 버퍼 그룹(121)은 비트라인 콘택 영역(BL_contact)을 통해 다수의 비트라인들(BL1 내지 BLm) 중 어드레스에 따라 서로 인접한 비트라인들로 하나의 비트라인 쌍으로 정의하고, 다수의 비트라인 쌍들 중 홀수 번째 쌍들(예를 들어 BL1와 BL2, ..., BLm-3과 BLm-2)과 전기적으로 연결되고, 제2 페이지 버퍼 그룹(122)은 비트라인 콘택 영역(BL_contact)을 통해 다수의 비트라인 쌍들 중 짝수 번째 쌍들(예를 들어 BL3와 BL4, ..., BLm-1과 BLm)과 전기적으로 연결된다.
상술한 바와 같이 본원 발명의 실시 예에서는 페이지 버퍼 회로가 제1 페이지 버퍼 그룹(121)과 제2 페이지 버퍼 그룹(122)으로 분리되어 비트라인 콘택 영역(BL_contact)의 양단부에 배치됨으로써, 비트라인들(BL1 내지 BLm)이 홀수 번째 비트라인 쌍(예를 들어 BL1와 BL2, ..., BLm-3과 BLm-2)과 짝수 번째 비트라인 쌍(예를 들어 BL3와 BL4, ..., BLm-1과 BLm)으로 구분되며, 홀수 번째 비트라인 쌍(예를 들어 BL1와 BL2, ..., BLm-3과 BLm-2)과 짝수 번째 비트라인 쌍(예를 들어 BL3와 BL4, ..., BLm-1과 BLm)은 서로 반대 방향으로 연장되어 배치된다. 따라서, 비트라인들(BL1 내지 BLm) 사이의 간격을 충분히 확보하여 설계 가능하다.
제1 페이지 버퍼 그룹(121)에 포함된 복수의 페이지 버퍼들은 데이터를 임시 저장하기 위한 캐시 래치들(LATCH1, LATCH2, ... , LATCHm-3, LATCHm-2)을 포함한다. 캐시 래치들(LATCH1, LATCH2, ... , LATCHm-3, LATCHm-2)은 프로그램 동작 시 제1 컬럼 선택 신호들(CS-A)에 응답하여 외부에서 입력되는 데이터를 임시 저장하거나, 리드 동작시 임시 저장된 데이터를 외부로 출력한다. 캐시 래치들(LATCH1, LATCH2, ... , LATCHm-3, LATCHm-2)은 홀수 번째 비트라인 쌍(예를 들어 BL1와 BL2, ..., BLm-3과 BLm-2)에 대응하는 페이지 버퍼에 포함된 캐시 래치인것이 바람직하다.
제1 컬럼 선택 디코더(131)는 제1 페이지 버퍼 그룹(121)과 인접한 영역에 배치된다. 즉, 비트라인 콘택 영역(BL_contact), 제1 페이지 버퍼 그룹(121), 제1 컬럼 선택 디코더(131)는 일 방향으로 순차적으로 배치된다. 제1 컬럼 선택 디코더(131)는 컬럼 어드레스 신호들 중 제1 컬럼 어드레시 신호들(CADD_A)에 응답하여 제1 컬럼 선택 신호들(CS-A)을 생성하여 제1 페이지 버퍼 그룹(121)의 캐시 래치들(LATCH1, LATCH2, ... , LATCHm-3, LATCHm-2)을 제어한다.
제2 페이지 버퍼 그룹(122)에 포함된 복수의 페이지 버퍼들은 데이터를 임시 저장하기 위한 캐시 래치들(LATCH3, LATCH4, ..., LATCHm-1, LATCHm)을 포함한다. 캐시 래치들(LATCH3, LATCH4, ..., LATCHm-1, LATCHm)은 프로그램 동작 시 제2 컬럼 선택 신호들(CS-even)에 응답하여 외부에서 입력되는 데이터를 임시 저장하거나, 리드 동작시 임시 저장된 데이터를 외부로 출력한다. 캐시 래치들(LATCH3, LATCH4, ..., LATCHm-1, LATCHm)은 짝수 번째 비트라인 쌍(예를 들어 BL3와 BL4, ..., BLm-1과 BLm)에 대응하는 페이지 버퍼에 포함된 캐시 래치인것이 바람직하다.
제2 컬럼 선택 디코더(132)는 제2 페이지 버퍼 그룹(122)과 인접한 영역에 배치된다. 즉, 비트라인 콘택 영역(BL_contact), 제2 페이지 버퍼 그룹(122), 제2 컬럼 선택 디코더(132)는 일 방향으로 순차적으로 배치된다. 제2 컬럼 선택 디코더(132)는 컬럼 어드레스 신호들 중 제2 컬럼 어드레스 신호들(CADD_B)에 응답하여 제2 컬럼 선택 신호들(CS-B)을 생성하여 제2 페이지 버퍼 그룹(122)의 캐시 래치들(LATCH3, LATCH4, ..., LATCHm-1, LATCHm)을 제어한다.
상술한 바와 같이 본원 발명에 따르면, 컬럼 디코더는 제1 컬럼 선택 디코더(131)와 제2 컬럼 선택 디코더(132)로 분리되어 각각 제1 페이지 버퍼 그룹(121)과 제2 페이지 버퍼 그룹(122)에 인접하도록 배치된다. 따라서, 컬럼 선택 신호들이 제1 컬럼 선택 신호(CS_A)와 제2 컬럼 선택 신호(CS_B)로 분할되어 이들을 전송하기 위한 배선들도 나누어 배치할 수 있다. 따라서 컬럼 선택 신호 라인들의 간격을 충분히 확보하여 설계할 수 있다.
또한 컬럼 디코더가 제1 컬럼 선택 디코더(131)와 제2 컬럼 선택 디코더(132)로 분리되어 배치됨에 따라 컬럼 어드레스들도 제1 컬럼 어드레스 신호들(CADD_A)와 제2 컬럼 어드레스 신호들(CADD_B)로 분리되어 배치됨으로써, 컬럼 어드레스 신호 라인들의 간격도 충분히 확보하여 설계할 수 있다. 이로 인하여 배선 간의 캐패시턴스가 감소하여 전류 소모가 개선될 수 있다.
도 8은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블럭도이다.
도 8을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1100)를 포함한다.
반도체 메모리 장치(100)는 도 1을 참조하여 설명된 바와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1100)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 컨트롤러(1100)의 제반 동작을 제어한다. 또한 컨트롤러(1100)는 쓰기 동작시 호스트(Host)로 부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(1130)는 호스트(Host) 및 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1120)은 에러 정정 블록(1150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(2000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 9는 도 8의 메모리 시스템의 응용 예를 보여주는 블럭도이다.
도 9를 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.
도 9에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 8을 참조하여 설명된 컨트롤러(1100)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.
도 10은 도 9를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블럭도이다.
도 10을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 10에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 10에서, 도 9를 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 8을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 8 및 도 9를 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100: 반도체 메모리 장치
110: 메모리 셀 어레이
120: 페이지 버퍼 회로
121 : 제1 페이지 버퍼 그룹
122 : 제2 페이지 버퍼 그룹
130 : 컬럼 디코더
131 : 제1 컬럼 선택 디코더
132 : 제2 컬럼 선택 디코더
BL contact : 비트라인 콘택 영역

Claims (20)

  1. 다수의 메모리 셀들이 배치된 메모리 셀 어레이; 및
    상기 메모리 셀 어레이 하부에 배치된 주변 회로를 포함하며,
    상기 주변 회로는 상기 메모리 셀 어레이와 전기적으로 연결되는 비트라인 콘택 영역;
    상기 비트라인 콘택 영역의 제1 측부에 배치된 제1 페이지 버퍼 그룹; 및
    상기 비트라인 콘택 영역의 제2 측부에 배치된 제2 페이지 버퍼 그룹을 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제1 페이지 버퍼 그룹과 상기 제2 페이지 버퍼 그룹은 상기 비트라인 콘택 영역의 양단부에 각각 배치되는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제1 페이지 버퍼 그룹은 다수의 페이지 버퍼들을 포함하며,
    상기 다수의 페이지 버퍼들은 상기 비트라인 콘택 영역과 연결된 다수의 비트라인들 중 홀수 번째 비트라인들과 전기적으로 각각 연결되는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 제2 페이지 버퍼 그룹은 다수의 페이지 버퍼들을 포함하며,
    상기 다수의 페이지 버퍼들은 상기 비트라인 콘택 영역과 연결된 다수의 비트라인들 중 짝수 번째 비트라인들과 전기적으로 각각 연결되는 반도체 메모리 장치
  5. 제 1 항에 있어서,
    상기 제1 페이지 버퍼 그룹은 다수의 페이지 버퍼들을 포함하며,
    상기 다수의 페이지 버퍼들은 상기 비트라인 콘택 영역과 연결된 다수의 비트라인들 중 홀수 번째 비트라인쌍들과 전기적으로 각각 연결되는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 제1 페이지 버퍼 그룹은 다수의 페이지 버퍼들을 포함하며,
    상기 다수의 페이지 버퍼들은 상기 비트라인 콘택 영역과 연결된 다수의 비트라인들 중 짝수 번째 비트라인쌍들과 전기적으로 각각 연결되는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 비트라인 콘택 영역은 상기 메모리 셀 어레이의 비트라인들과 전기적으로 연결되며, 상기 주변 회로가 배치되는 주변 회로 영역의 중앙 부분에 배치되는 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 주변 회로는 상기 제1 페이지 버퍼 그룹과 인접한 영역에 배치되는 제1 컬럼 선택 회로; 및
    상기 제2 페이지 버퍼 그룹과 인접한 영역에 배치되는 제2 컬럼 선택 회로를 더 포함하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 제1 컬럼 선택 회로와 상기 제2 컬럼 선택 회로는 상기 비트라인 콘택 영역의 양단부에 각각 배치되는 반도체 메모리 장치.
  10. 제 8 항에 있어서,
    상기 제1 컬럼 선택 회로는 제1 컬럼 어드레스들 및 제2 컬럼 어드레스들을 포함하는 다수의 컬럼 어드레스들 중 상기 제1 컬럼 어드레스들에 응답하여 상기 제1 페이지 버퍼 그룹으로 제1 컬럼 선택 신호들을 출력하고,
    상기 제2 컬럼 선택 회로는 상기 제2 컬럼 어드레스들에 응답하여 상기 제2 페이지 버퍼 그룹으로 제2 컬럼 선택 신호들을 출력하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 제1 페이지 버퍼 회로는 다수의 페이지 버퍼들을 포함하며,
    상기 다수의 페이지 버퍼들은 상기 제1 컬럼 선택 신호들에 응답하여 데이터를 임시 저장하기 위한 캐시 래치를 각각 포함하는 반도체 메모리 장치.
  12. 제 10 항에 있어서,
    상기 제2 페이지 버퍼 회로는 다수의 페이지 버퍼들을 포함하며,
    상기 다수의 페이지 버퍼들은 상기 제2 컬럼 선택 신호들에 응답하여 데이터를 임시 저장하기 위한 캐시 래치를 각각 포함하는 반도체 메모리 장치.
  13. 제 8 항에 있어서,
    상기 비트라인 콘택 영역, 상기 제1 페이지 버퍼 그룹, 및 상기 제1 컬럼 선택 회로는 상기 주변 회로가 배치되는 주변 회로 영역에서 일 방향으로 순차적으로 배치되는 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 비트라인 콘택 영역, 상기 제2 페이지 버퍼 그룹, 및 상기 제2 컬럼 선택 회로는 상기 주변 회로 영역에서 상기 일 방향과 반대되는 방향으로 순차적으로 배치되는 반도체 메모리 장치.
  15. 반도체 기판 상의 주변 회로 영역에 배치된 주변 회로; 및
    상기 주변 회로 영역 상부에 배치된 메모리 셀 어레이를 포함하며,
    상기 주변 회로는 상기 메모리 셀 어레이와 전기적으로 연결되는 비트라인 콘택 영역;
    상기 비트라인 콘택 영역의 양단부에 각각 배치되는 제1 페이지 버퍼 그룹 및 제2 페이지 버퍼 그룹; 및
    상기 제1 페이지 버퍼 그룹의 인접한 영역에 형성되는 제1 컬럼 선택 회로 및 상기 제2 페이지 버퍼 그룹의 인접한 영역에 형성되는 제2 컬럼 선택 회로를 포함하는 반도체 메모리 장치.
  16. 제 15 항에 있어서,
    상기 제1 페이지 버퍼 그룹은 다수의 제1 페이지 버퍼들을 포함하며, 상기 다수의 제1 페이지 버퍼들은 상기 비트라인 콘택 영역과 연결된 다수의 비트라인들 중 홀수 번째 비트라인들과 전기적으로 각각 연결되고,
    상기 제2 페이지 버퍼 그룹은 다수의 제2 페이지 버퍼들을 포함하며, 상기 다수의 제2 페이지 버퍼들은 상기 비트라인 콘택 영역과 연결된 다수의 비트라인들 중 짝수 번째 비트라인들과 전기적으로 각각 연결되는 반도체 메모리 장치.
  17. 제 15 항에 있어서,
    상기 제1 페이지 버퍼 그룹은 다수의 제1 페이지 버퍼들을 포함하며, 상기 다수의 제1 페이지 버퍼들은 상기 비트라인 콘택 영역과 연결된 다수의 비트라인들 중 홀수 번째 비트라인쌍들과 전기적으로 각각 연결되고,
    상기 제2 페이지 버퍼 그룹은 다수의 제2 페이지 버퍼들을 포함하며, 상기 다수의 제2 페이지 버퍼들은 상기 비트라인 콘택 영역과 연결된 다수의 비트라인들 중 짝수 번째 비트라인쌍들과 전기적으로 각각 연결되는 반도체 메모리 장치.
  18. 제 15 항에 있어서,
    상기 제1 컬럼 선택 회로는 제1 컬럼 어드레스들 및 제2 컬럼 어드레스들을 포함하는 다수의 컬럼 어드레스들 중 상기 제1 컬럼 어드레스들에 응답하여 상기 제1 페이지 버퍼 그룹으로 제1 컬럼 선택 신호들을 출력하고,
    상기 제2 컬럼 선택 회로는 상기 제2 컬럼 어드레스들에 응답하여 상기 제2 페이지 버퍼 그룹으로 제2 컬럼 선택 신호들을 출력하는 반도체 메모리 장치.
  19. 제 18 항에 있어서,
    상기 제1 페이지 버퍼 그룹은 상기 제1 컬럼 선택 신호들에 응답하여 데이터를 임시 저장하고, 상기 제2 페이지 버퍼 그룹은 상기 제2 컬럼 선택 신호들에 응답하여 데이터를 임시 저장하는 반도체 메모리 장치.
  20. 제 15 항에 있어서,
    상기 제1 컬럼 선택 회로, 상기 제1 페이지 버퍼 그룹, 상기 비트라인 콘택 영역, 상기 제2 페이지 버퍼 그룹, 및 상기 제2 컬럼 선택 회로는 상기 주변 회로 영역에 일 방향으로 순차적으로 배치되는 반도체 메모리 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200034123A (ko) * 2018-09-21 2020-03-31 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102532563B1 (ko) * 2018-03-28 2023-05-17 에스케이하이닉스 주식회사 메모리 장치 및 그것의 동작방법
KR102576856B1 (ko) * 2018-06-29 2023-09-14 에스케이하이닉스 주식회사 페이지 버퍼를 구비하는 메모리 장치
KR102576849B1 (ko) * 2018-07-13 2023-09-14 에스케이하이닉스 주식회사 메모리 장치
KR102565904B1 (ko) * 2018-07-17 2023-08-11 에스케이하이닉스 주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
CN112567352A (zh) * 2018-08-14 2021-03-26 拉姆伯斯公司 经封装的集成设备
KR102606009B1 (ko) * 2018-08-16 2023-11-27 에스케이하이닉스 주식회사 캐시 버퍼 및 이를 포함하는 반도체 메모리 장치
KR102635666B1 (ko) * 2018-08-16 2024-02-14 에스케이하이닉스 주식회사 반도체 메모리 장치
KR102518874B1 (ko) 2018-09-20 2023-04-06 삼성전자주식회사 메모리 장치 및 그 리드 방법
US11107537B2 (en) 2018-09-20 2021-08-31 Samsung Electronics Co., Ltd. Memory device and method of reading data
KR20200139040A (ko) * 2019-06-03 2020-12-11 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
KR20210021676A (ko) * 2019-08-19 2021-03-02 에스케이하이닉스 주식회사 페이지 버퍼를 구비하는 반도체 메모리 장치

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9171585B2 (en) * 2005-06-24 2015-10-27 Google Inc. Configurable memory circuit system and method
US20100070676A1 (en) * 2008-09-12 2010-03-18 Qimonda North America Corporation Memory Data Bus Placement and Control
US9019791B2 (en) * 2010-11-03 2015-04-28 Shine C. Chung Low-pin-count non-volatile memory interface for 3D IC
KR101200125B1 (ko) * 2010-12-20 2012-11-12 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
US9431110B2 (en) * 2012-09-26 2016-08-30 Intel Corporation Column address decoding
KR102154784B1 (ko) * 2013-10-10 2020-09-11 삼성전자주식회사 반도체 장치 및 그 제조방법
KR20150116176A (ko) * 2014-04-07 2015-10-15 에스케이하이닉스 주식회사 셀 하부에 단위 페이지 버퍼들을 갖는 비휘발성 메모리 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200034123A (ko) * 2018-09-21 2020-03-31 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법

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