KR20160006343A - 반도체 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법 - Google Patents

반도체 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법 Download PDF

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KR20160006343A
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Abstract

본 발명은 반도체 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법에 관한 것으로, 소스 선택 트랜지스터와 드레인 선택 트랜지스터 사이에 연결된 다수의 메모리 셀들과, 프로그램 동작시 상기 다수의 메모리 셀들의 프로그램 동작을 수행하기 위한 주변 회로 및 상기 프로그램 동작시 상기 소스 선택 트랜지스터와 인접한 두 개 이상의 메모리 셀들과 상기 드레인 선택 트랜지스터와 인접한 두 개 이상의 메모리 셀들은 나머지 메모리 셀들의 데이터 비트보다 낮은 데이터 비트로 프로그램하도록 상기 주변 회로를 제어하기 위한 제어 로직을 포함한다.

Description

반도체 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법{SEMICONDUCTOR MEMORY DEVICE, MEMORY SYSTEM INCLUDING THE SAME AND OPERATING METHOD THEREOF}
본 발명은 반도체 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
플래시 메모리 장치는 스트링이 반도체 기판에 수평하게 형성된 2차원 반도체 장치와, 스트링이 반도체 기판에 수직으로 형성된 3차원 반도체 장치로 구분될 수 있다.
3차원 반도체 장치는 2차원 반도체 장치의 집적도 한계를 해소하기 위하여 고안된 메모리 장치로써, 반도체 기판 상에 수직으로 형성된 다수의 스트링들을 포함한다. 스트링들은 비트라인과 소스라인 사이에 직렬로 연결된 드레인 선택 트랜지스터, 메모리 셀들 및 소스 선택 트랜지스터를 포함한다.
본 발명의 실시 예는 3차원 반도체 메모리 장치의 프로그램 동작 시 최외각 워드라인의 전위 감소를 통한 프로그램 디스터브 현상을 개선할 수 있는 반도체 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법을 제공한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 소스 선택 트랜지스터와 드레인 선택 트랜지스터 사이에 연결된 다수의 메모리 셀들과, 프로그램 동작시 상기 다수의 메모리 셀들의 프로그램 동작을 수행하기 위한 주변 회로 및 상기 프로그램 동작시 상기 소스 선택 트랜지스터와 인접한 두 개 이상의 메모리 셀들과 상기 드레인 선택 트랜지스터와 인접한 두 개 이상의 메모리 셀들은 나머지 메모리 셀들의 데이터 비트보다 낮은 데이터 비트로 프로그램하도록 상기 주변 회로를 제어하기 위한 제어 로직을 포함한다.
본 발명의 실시 예에 따른 메모리 시스템은 다수의 메모리 셀들을 포함하는 반도체 메모리 장치 및 호스트로부터 프로그램 명령을 받아 상기 반도체 메모리 장치의 프로그램 동작을 제어하기 위한 명령 신호 및 어드레스를 상기 반도체 메모리 장치로 송부하되, 상기 프로그램 동작시 상기 다수의 메모리 셀들 중 소스 선택 트랜지스터와 인접한 두 개 이상의 제1 메모리 셀들과 드레인 선택 트랜지스터와 인접한 두 개 이상의 제2 메모리 셀들은 나머지 메모리 셀들의 데이터 비트보다 낮은 데이터 비트로 프로그램하도록 상기 반도체 메모리 장치를 제어하기 위한 컨트롤러를 포함한다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은 소스 선택 트랜지스터, 제1 메모리 셀들, 메인 메모리 셀들, 제2 메모리 셀들 및 드레인 선택 트랜지스터가 직렬 연결된 스트링을 포함하는 반도체 메모리 장치의 프로그램 방법에 있어서, 상기 메인 메모리 셀들은 적어도 3비트 이상의 데이터 비트를 갖도록 프로그램하는 단계, 및 상기 소스 선택 트랜지스터와 인접한 상기 제1 메모리 셀들 및 상기 드레인 선택 트랜지스터와 인접한 상기 제2 메모리 셀들은 상기 메인 메모리 셀들보다 낮은 데이터 비트를 갖도록 프로그램하는 단계를 포함한다.
본 발명에 따르면, 3차원 반도체 메모리 장치의 프로그램 동작 시 최외각 메모리 셀들, 최외각 메모리 셀들과 인접한 메모리 셀들 및 나머지 메인 메모리 셀들의 프로그램 비트 수보다 낮은 비트를 갖도록 프로그램함으로써, 최외각 워드라인의 전위 레벨을 감소시켜 프로그램 디스터브 현상을 개선할 수 있다.
도 1은 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블럭도이다.
도 2은 본 발명에 따른 반도체 메모리 장치를 설명하기 위한 블럭도이다.
도 3는 도 2의 메모리 셀 어레이의 일 실시 예를 보여주는 블록도이다.
도 4는 본 발명에 따른 메모리 블록에 포함된 메모리 스트링을 설명하기 위한 입체도이다.
도 5는 도 4에 도시된 메모리 스트링을 설명하기 위한 회로도이다.
도 6은 프로그램 방식에 따른 문턱 전압 분포를 나타내는 그래프이다.
도 7은 도 2의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블럭도이다.
도 8은 도 7의 메모리 시스템의 응용 예를 보여주는 블럭도이다.
도 9는 도 8을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블럭도이다.
도 1을 참조하면, 메모리 시스템(10)은 반도체 메모리 장치(100) 및 컨트롤러(200)를 포함한다. 반도체 메모리 장치(100)는 메모리 셀 어레이(110) 및 메모리 셀 어레이(110)에 연결되는 읽기 및 쓰기 회로(130)를 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함한다. 복수의 메모리 셀들 각각은 3비트의 데이터를 저장할 수 있는 TLC(triple level memory cell) 및 4 비트의 데이터를 저장할 수 있는 QLC(quadruple level cell)등으로 정의될 수 있다.
반도체 메모리 장치(100)는 컨트롤러(200)의 제어에 응답하여 동작한다. 반도체 메모리 장치(100)는 컨트롤러(200)로부터의 프로그램 명령어가 수신되면, 명령어와 함께 수신되는 어드레스가 가리키는 메모리 셀들(선택된 메모리 셀들)에 대한 프로그램 동작을 수행하도록 구성된다.
실시 예로서, 반도체 메모리 장치(100)는 플래시 메모리 장치일 수 있다. 하지만, 본 발명의 기술적 사상이 플래시 메모리 장치에 국한되지 않음이 이해될 것이다.
컨트롤러(200)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 연결된다. 컨트롤러(200)는 호스트(Host)와 반도체 메모리 장치(100)를 인터페이싱 하도록 구성된다. 예를 들면, 호스트(Host)로부터의 요청에 따라 프로그램 동작 시에, 컨트롤러(200)는 호스트(Host)로부터 수신되는 논리 블록 어드레스(Logical Block Address)를 물리 블록 어드레스(Physical Block Address)로 변환하고, 해당 커맨드와 함께 변환된 물리 블록 주소를 반도체 메모리 장치(100)에 제공할 수 있다. 또한 컨트롤러(200)는 호스트(Host)로부터 프로그램 명령이 입력되면 반도체 메모리 장치(100)에 포함된 복수의 메모리 셀들 중 소스 및 드레인 선택 트랜지스터와 인접한 메모리 셀들은 나머지 메모리 셀들에 프로그램되는 데이터 비트 보다 낮은 데이터 비트로 프로그램되도록 반도체 메모리 장치(100)의 프로그램 동작을 제어한다.
도 2은 본 발명에 따른 반도체 메모리 장치를 설명하기 위한 블럭도이다.
도 2를 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140), 그리고 전압 생성부(150)를 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 워드 라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이며, 보다 상세하게 복수의 메모리 셀들은 차지 트랩 디바이스(charge trap device) 기반의 불휘발성 메모리 셀들일 수 있다. 복수의 메모리 셀들은 동일 워드라인에 연결된 메모리 셀들을 하나의 페이지로 정의된다. 즉 메모리 셀 어레이(110)는 다수의 페이지로 구성된다. 또한 메모리 셀 어레이(110)의 복수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 스트링을 포함한다. 다수의 스트링 각각은 비트라인과 소스 라인 사이에 직렬 연결된 드레인 선택 트랜지스터, 드레인 사이드 더미 셀, 다수의 메모리 셀들, 소스 사이드 더미 셀, 및 소스 선택 트랜지스터를 포함한다. 프로그램 동작 시 다수의 메모리 셀들 중 드레인 사이드 더미 셀 및 소스 사이드 더미 셀과 인접한 메모리 셀들은 나머지 메모리 셀들 보다 낮은 데이터 비트를 갖도록 프로그램할 수 있다. 드레인 사이드 더미 셀과 인접한 메모리 셀들은 적어도 두 개 이상의 메모리 셀들일 수 있으며, 소스 사이드 더미 셀과 인접한 메모리 셀들은 적어도 두 개 이상의 메모리 셀들일 수 있다. 상술한 드레인 사이드 더미 셀과 인접한 적어도 두 개 이상의 메모리 셀들은 프로그램 동작시 서로 다른 비트 수를 갖도록 프로그램할 수 있다. 또한 소스 사이드 더미 셀과 인접한 적어도 두 개 이상의 메모리 셀들은 프로그램 동작시 서로 다른 비트 수를 갖도록 프로그램할 수 있다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)는 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다.
어드레스 디코더(120)는 워드라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스(ADDR)를 수신한다.
어드레스 디코더(120)는 프로그램 전압 인가 동작 시 전압 생성부(150)에서 생성된 프로그램 전압(Vpgm) 및 패스 전압(Vpass)을 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하고 디코딩된 행 어드레스에 따라 메모리 셀 어레이(110)의 다수의 워드라인들(WL)에 인가한다.
반도체 메모리 장치(100)의 프로그램 동작은 페이지 단위로 수행된다. 프로그램 동작 요청 시에 수신되는 어드레스(ADDR)는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드 라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 복수의 페이지 버퍼들(PB1~PBm)을 포함한다. 복수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1 내지 BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 복수의 페이지 버퍼들(PB1~PBm) 각각은 프로그램 동작시 입력된 데이터(DATA)를 임시 저장하고 임시 저장된 데이터에 따라 각각 대응하는 비트라인들(BL1 내지 BLm)의 전위를 제어한다. 읽기 및 쓰기 회로(130)는 제어 로직(140)의 제어에 응답하여 동작한다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 커맨드(CMD)를 수신한다. 제어 로직(140)은 커멘드(CMD)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 또한 제어 로직(140)은 프로그램 동작 시 다수의 메모리 셀들 중 드레인 사이드 더미 셀 및 소스 사이드 더미 셀과 인접한 메모리 셀들은 나머지 메모리 셀들 보다 낮은 데이터 비트로 프로그램 되도록 주변 회로를 제어한다. 예를 들어, 드레인 사이드 더미 셀 및 소스 사이드 더미 셀과 인접한 메모리 셀들은 SLC(single level cell) 및 MLC(multi level cell) 프로그램 방식으로 프로그램하고, 나머지 메모리 셀들은 TLC 또는 QLC 프로그램 방식으로 프로그램할 수 있다.
전압 생성부(150)는 프로그램 동작시 제어 로직(140)의 제어에 따라 프로그램 전압(Vpgm), 패스 전압(Vpass)을 생성한다.
도 3은 도 2의 메모리 셀 어레이(110)의 일 실시 예를 보여주는 블록도이다.
도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 갖는다. 각 메모리 블록은 기판위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 4 및 도 5를 참조하여 더 상세히 설명된다.
도 4는 본 발명에 따른 메모리 블럭에 포함된 메모리 스트링을 설명하기 위한 입체도이다. 도 5는 메모리 스트링을 설명하기 위한 회로도이다.
도 4 및 도 5를 참조하면, 반도체 기판 상에 공통 소스 라인(SL)이 형성된다. 공통 소스 라인(SL) 상에는 수직 채널층(SP)이 형성된다. 수직 채널층(SP)의 상부는 비트라인(BL)과 연결된다. 수직 채널층(SP)은 폴리실리콘으로 형성될 수 있다. 수직 채널층(SP)의 서로 다른 높이에서 수직 채널층(SP)을 감싸도록 다수의 도전막들(SGS, SPWL, WL0~WLn, DPWL, SGD)이 형성된다. 수직 채널층(SP)의 표면에는 전하 저장막을 포함하는 다층막(미도시)이 형성되며, 다층막은 수직 채널층(SP)과 도전막들(SGS, SPWL, WL0~WLn, DPWL, SGD) 사이에도 위치한다. 다층막은 산화막, 질화막, 및 산화막이 순차적으로 적층된 ONO 구조로 형성될 수 있다.
최하부 도전막은 소스 선택 라인(또는 제1 선택 라인)(SGS)이 되고, 최상부 도전막은 드레인 선택 라인(또는 제2 선택 라인)(SGD)이 된다. 선택 라인들(SGS, SGD) 사이의 도전막들은 소스 사이드 워드라인(SPWL), 워드라인들(WL0~WLn), 및 드레인 사이드 워드라인(DPWL)이 된다. 다시 말해, 반도체 기판 상에는 도전막들(SGS, SPWL, WL0~WLn, DPWL, SGD)이 다층으로 형성되고, 도전막들(SGS, SPWL, WL0~WLn, DPWL, SGD)을 관통하는 수직 채널층(SP)이 비트라인(BL)과 반도체 기판에 형성된 소스 라인(SL) 사이에 수직으로 연결된다.
최상부 도전막(SGD)이 수직 채널층(SP)을 감싸는 부분에서 드레인 선택 트랜지스터(또는 제2 선택 트랜지스터)(SDT)가 형성되고, 최하부 도전막(SGS)이 수직 채널층(SP)을 감싸는 부분에서 소스 선택 트랜지스터(또는 제1 선택 트랜지스터)(SST)가 형성된다. 도전막들(SPWL, WL0~WLn, DPWL)이 수직 채널층(SP)을 감싸는 부분들에서 소스 사이드 더미 메모리 셀(SPMC), 복수의 메모리 셀들(MC0~MCn) 및 드레인 사이드 더미 메모리 셀(DPMC)이 형성된다.
상기의 구조에 의해, 메모리 스트링은 공통 소스 라인(SL)과 비트라인(BL) 사이에 기판과 수직으로 연결되는 소스 선택 트랜지스터(SST), 소스 사이드 더미 메모리 셀(SPMC), 메모리 셀들(MC0~MCn), 드레인 사이드 더미 메모리 셀(DPMC) 및 드레인 선택 트랜지스터(SDT)를 포함한다. 소스 선택 트랜지스터(SST)는 제1 선택 라인(SGS)으로 인가되는 제1 선택 신호에 따라 소스 사이드 더미 메모리 셀(SPMC) 및 메모리 셀들(MC0~MCn)을 공통 소스 라인(SL)과 전기적으로 연결시킨다. 드레인 선택 트랜지스터(SDT)는 제2 선택 라인(SGD)으로 인가되는 제2 선택 신호에 따라 드레인 사이드 더미 메모리 셀(DPMC) 및 메모리 셀들(MC0~MCn)을 비트라인(BL)과 전기적으로 연결시킨다.
도 6은 프로그램 방식에 따른 문턱 전압 분포를 나타내는 그래프이다.
도 2 내지 도 6을 참조하여 본 발명에 따른 반도체 메모리 장치의 동작 방법을 설명하면 다음과 같다.
프로그램 동작 중 프로그램 전압 인가 동작 시 전압 생성부(150)는 제어 로직(140)의 제어에 따라 프로그램 전압(Vpgm) 및 패스 전압(Vpass)을 생성한다. 어드레스 디코더(120)는 프로그램 전압 인가 동작 시 전압 생성부(150)에서 생성된 프로그램 전압(Vpgm) 및 패스 전압(Vpass)을 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하고 디코딩된 행 어드레스에 따라 메모리 셀 어레이(110)의 다수의 워드라인들(WL)에 인가한다.
프로그램 전압 인가 동작이 완료된 후, 제어 로직(140)은 프로그램 검증 동작을 수행하도록 주변 회로들을 제어한다. 프로그램 검증 동작은 선택된 메모리 셀들의 워드라인에 검증 전압을 인가한 후, 읽기 및 쓰기 회로(130)의 복수의 페이지 버퍼들(PB1~PBm)을 이용하여 선택된 메모리 셀들의 프로그램 상태를 검증한다. 선택된 메모리 셀들의 프로그램 검증 동작이 완료되어 패스로 판단되면, 다음 페이지의 프로그램 동작을 수행한다.
제어 로직(140)은 프로그램 동작을 수행할 때, 다수의 메모리 셀들 중 소스 사이드 더미 메모리 셀(SPMC)과 인접한 적어도 두 개의 메모리 셀(MC0 및 MC1) 및 드레인 사이드 더미 메모리 셀(DPMC)과 인접한 적어도 두 개의 메모리 셀(MCn, MCn-1)은 나머지 메모리 셀들(MC2 내지 MCn-2) 보다 낮은 데이터 비트를 갖도록 프로그램한다. 예를 들어, 나머지 메모리 셀들(MC2 내지 MCn-2)을 3비트를 프로그램하는 TLC 프로그램 방식으로 프로그램한 경우, 메모리 셀(MC0 및 MC1) 및 메모리 셀(MCn, MCn-1)은 1비트를 프로그램하는 SLC 프로그램 방식 및 2비트를 프로그램하는 MLC 프로그램 방식으로 프로그램한다. 이때 메모리 셀(MC0) 및 메모리 셀(MC1)은 서로 다른 프로그램 방식으로 프로그램할 수 있으며, 메모리 셀(MCn) 및 메모리 셀(MCn-1)은 서로 다른 프로그램 방식으로 프로그램할 수 있다.
이로 인하여 소스 및 드레인 선택 트랜지스터(SGS 및 SDT)와 인접한 메모리 셀들의 프로그램 동작시 HCI 디스터브(hot carrier injection disturb) 현상이 발생되어도, 인접한 메모리 셀들을 TLC 프로그램 방식보다 문턱 전압 분포 마진(margin)이 넓은 SLC 및 MLC 프로그램 방식으로 프로그램하여 HCI 디스터브 현상에 의한 에러율을 감소시킬 수 있다. 따라서 메모리 셀들과 소스 및 드레인 선택 트랜지스터(SGS 및 SDT) 사이에 배치하는 드레인 사이드 더미 메모리 셀(DPWL) 및 소스 사이드 더미 메모리 셀(SPWL)의 수를 증가시키지 않아도 HCI 디스터브 현상을 효과적으로 억제할 수 있다.
또한, 소스 및 드레인 선택 트랜지스터(SGS 및 SDT)와 인접한 메모리 셀들(MC0 및 MC1, MCn, MCn-1)을 서로 다른 프로그램 방식으로 프로그램함으로써, 메모리 셀(MC0)과 메모리 셀(MC1)의 데이터의 합이 3비트가 되도록 한다. 이는 TLC 프로그램 방식은 3비트 데이터를 저장하기 위해서는 모두 8개의 문턱 전압 분포(PV0 내지 PV7)를 갖어야 하나, SLC 프로그램 방식 및 MLC 프로그램 방식으로 두개의 메모리 셀을 프로그램한 경우 6개의 문턱 전압 분포(SLC; PV0 및 PV1, MLC;PV0 내지 PV3)만으로 3비트 데이터를 저장할 수 있다. 따라서 3비트의 데이터 중 리텐션 특성이 취약한 PV7에 대응하는 데이터 및 인터피어런스에 취약한 PV1에 대응하는 데이터를 SLC 프로그램 방식으로 프로그램할 경우, 동일 페이지에 PV1 및 PV7이 공존하지 않아 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하는 ECC 동작의 효율이 개선된다.
상술한 실시 예에서는 복수의 메모리 셀들 각각이 3비트의 데이터를 저장할 수 있는 TLC(triple level memory cell)인 경우, 소스 및 드레인 선택 트랜지스터(SGS 및 SDT)와 인접한 메모리 셀들(MC0, MC1, MCn 및 MCn-1)을 서로 다른 프로그램 방식으로 프로그램하는 경우를 설명하였으나, 이에 한정되지 아니하고, 소스 및 드레인 선택 트랜지스터(SGS 및 SDT)와 인접한 메모리 셀들을 각각 3개로 정의한 경우(MC0, MC1, MC2, MCn, MCn-1 및 MCn-2), 메모리 셀들(MC0, MC1, MC2, MCn, MCn-1 및 MCn-2)을 SLC 방식으로 프로그램할 수 있다. 즉, 한 방향으로 인접한 메모리 셀들의 데이터 비트 합이 나머지 메모리 셀들 하나의 데이터 비트와 동일하도록 프로그램 방식을 선택하여 프로그램할 수 있다.
또한, 복수의 메모리 셀들 각각이 4비트의 데이터를 저장할 수 있는 QLC(quadruple level cell)인 경우, 소스 및 드레인 선택 트랜지스터(SGS 및 SDT)와 인접한 메모리 셀들을 각각 2개로 정의한 경우(MC0, MC1, MCn 및 MCn-1), 메모리 셀들(MC0, MC1, MCn 및 MCn-1)은 2비트를 갖는 MLC 프로그램 방식으로 프로그램할 수 있다. 또한 소스 및 드레인 선택 트랜지스터(SGS 및 SDT)와 인접한 메모리 셀들을 각각 3개로 정의한 경우(MC0, MC1, MC2, MCn, MCn-1 및 MCn-2), 메모리 셀들(MC0, MC1, MC2, MCn, MCn-1 및 MCn-2)을 SLC 방식 및 MLC 방식을 혼합하여 프로그램할 수 있으며, 4개로 정의한 경우(MC0, MC1, MC2, MC3, MCn, MCn-1, MCn-2, 및 MCn-3), 메모리 셀들(MC0, MC1, MC2, MC3, MCn, MCn-1, MCn-2, 및 MCn-3)을 SLC 방식으로 프로그램할 수 있다.
및 4 비트의 데이터를 저장할 수 있는 QLC(quadruple level cell)등으로 정의될 수 있다.
도 7은 도 2의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블럭도이다.
도 7을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1100)를 포함한다.
반도체 메모리 장치(100)는 도 2을 참조하여 설명된 바와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1100)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 컨트롤러(1100)의 제반 동작을 제어한다. 또한 컨트롤러(1100)는 쓰기 동작시 호스트(Host)로 부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(1130)는 호스트(Host) 및 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1120)은 에러 정정 블록(1150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 8은 도 7의 메모리 시스템의 응용 예를 보여주는 블럭도이다.
도 8을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.
도 8에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 2을 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 7을 참조하여 설명된 컨트롤러(1100)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.
도 9는 도 8을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블럭도이다.
도 9를 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 9에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 9에서, 도 8을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 7을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 7 및 도 6을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100: 반도체 메모리 장치 110: 메모리 셀 어레이
120: 어드레스 디코더 130: 읽기 및 쓰기 회로
140: 제어 로직 150 : 전압 생성부

Claims (20)

  1. 소스 선택 트랜지스터와 드레인 선택 트랜지스터 사이에 연결된 다수의 메모리 셀들;
    프로그램 동작시 상기 다수의 메모리 셀들의 프로그램 동작을 수행하기 위한 주변 회로; 및
    상기 프로그램 동작시 상기 소스 선택 트랜지스터와 인접한 두 개 이상의 메모리 셀들과 상기 드레인 선택 트랜지스터와 인접한 두 개 이상의 메모리 셀들은 나머지 메모리 셀들의 데이터 비트보다 낮은 데이터 비트로 프로그램하도록 상기 주변 회로를 제어하기 위한 제어 로직을 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 나머지 메모리 셀들은 상기 프로그램 동작시 적어도 3비트 이상의 데이터 비트를 갖도록 프로그램되는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 소스 선택 트랜지스터와 인접한 두 개 이상의 메모리 셀들의 데이터 비트 합은 상기 나머지 메모리 셀들 각각의 데이터 비트와 같고,
    상기 드레인 선택 트랜지스터와 인접한 두 개 이상의 메모리 셀들의 데이터 비트 합은 상기 나머지 메모리 셀들 각각의 데이터 비트와 같은 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 소스 선택 트랜지스터와 상기 소스 선택 트랜지스터와 인접한 두 개 이상의 메모리 셀들 사이에 소스 사이드 더미 메모리 셀; 및
    상기 드레인 선택 트랜지스터와 상기 드레인 선택 트랜지스터와 인접한 두 개 이상의 메모리 셀들 사이에 드레인 사이드 더미 메모리 셀이 더 포함된 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 소스 선택 트랜지스터와 인접한 두 개 이상의 메모리 셀들은 상기 프로그램 동작시 서로 다른 데이터 비트를 갖도록 프로그램되거나 동일한 데이터 비트를 갖도록 프로그램되는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 드레인 선택 트랜지스터와 인접한 두 개 이상의 메모리 셀들은 상기 프로그램 동작시 서로 다른 데이터 비트를 갖도록 프로그램되거나 동일한 데이터 비트를 갖도록 프로그램되는 반도체 메모리 장치.
  7. 소스 선택 트랜지스터와 드레인 선택 트랜지스터 사이에 연결된 다수의 메모리 셀들;
    프로그램 동작시 상기 다수의 메모리 셀들의 프로그램 동작을 수행하기 위한 주변 회로; 및
    상기 프로그램 동작시 상기 소스 선택 트랜지스터와 인접한 두 개 이상의 제1 메모리 셀들과 상기 드레인 선택 트랜지스터와 인접한 두 개 이상의 제2 메모리 셀들은 SLC 프로그램 방식 및 MLC 프로그램 방식으로 프로그램하고, 나머지 메모리 셀들은 TLC 프로그램 방식으로 프로그램하도록 상기 주변 회로를 제어하기 위한 제어 로직을 포함하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 제1 메모리 셀들 및 상기 제2 메모리 셀들은 상기 SLC 프로그램 방식 및 상기 MLC 프로그램 방식을 혼용하여 프로그램하거나, 상기 SLC 프로그램 방식으로 프로그램되는 반도체 메모리 장치.
  9. 제 7 항에 있어서,
    상기 제1 메모리 셀들의 데이터 비트 합은 상기 나머지 메모리 셀들 각각의 데이터 비트와 같은 반도체 메모리 장치.
  10. 제 7 항에 있어서,
    상기 제2 메모리 셀들의 데이터 비트 합은 상기 나머지 메모리 셀들 각각의 데이터 비트와 같은 반도체 메모리 장치.
  11. 다수의 메모리 셀들을 포함하는 반도체 메모리 장치; 및
    호스트로부터 프로그램 명령을 받아 상기 반도체 메모리 장치의 프로그램 동작을 제어하기 위한 명령 신호 및 어드레스를 상기 반도체 메모리 장치로 송부하되,
    상기 프로그램 동작시 상기 다수의 메모리 셀들 중 소스 선택 트랜지스터와 인접한 두 개 이상의 제1 메모리 셀들과 드레인 선택 트랜지스터와 인접한 두 개 이상의 제2 메모리 셀들은 나머지 메모리 셀들의 데이터 비트보다 낮은 데이터 비트로 프로그램하도록 상기 반도체 메모리 장치를 제어하기 위한 컨트롤러를 포함하는 메모리 시스템.
  12. 제 11 항에 있어서,
    상기 반도체 메모리 장치는
    상기 소스 선택 트랜지스터, 소스 사이드 더미 메모리 셀, 상기 제1 메모리 셀들, 상기 나머지 메모리 셀들, 상기 제2 메모리 셀들, 및 드레인 사이드 더미 메모리 셀, 및 상기 드레인 선택 트랜지스터들이 직렬 연결된 다수의 스트링; 및
    상기 프로그램 동작시 상기 제1 메모리 셀들, 상기 나머지 메모리 셀들, 및 상기 2 메모리 셀들의 프로그램 동작을 수행하기 위한 주변 회로; 및
    상기 프로그램 동작시 상기 컨트롤러로 부터 수신되는 상기 명령 신호 및 상기 어드레스에 따라 상기 제1 및 제2 메모리 셀들은 상기 나머지 메모리 셀들의 데이터 비트보다 낮은 데이터 비트로 프로그램되도록 상기 주변 회로를 제어하기 위한 제어 로직을 포함하는 메모리 시스템.
  13. 제 11 항에 있어서,
    상기 나머지 메모리 셀들은 상기 프로그램 동작시 적어도 3비트 이상의 데이터 비트를 갖도록 프로그램되는 메모리 시스템.
  14. 제 11 항에 있어서,
    상기 제1 메모리 셀들의 데이터 비트 합 및 상기 제2 메모리 셀들의 데이터 비트 합은 상기 나머지 메모리 셀들 각각의 데이터 비트와 같은 메모리 시스템.
  15. 제 11 항에 있어서,
    상기 제1 메모리 셀들 및 상기 제2 메모리 셀들은 상기 프로그램 동작시 서로 다른 데이터 비트를 갖도록 SLC 프로그램 방식 및 MLC 프로그램 방식을 혼용하여 프로그램되는 메모리 시스템.
  16. 제 11 항에 있어서,
    상기 제1 메모리 셀들 및 상기 제2 메모리 셀들은 상기 프로그램 동작시 서로 동일한 데이터 비트를 갖도록 SLC 프로그램 방식 또는 MLC 프로그램 방식으로 프로그램되는 메모리 시스템.
  17. 소스 선택 트랜지스터, 제1 메모리 셀들, 메인 메모리 셀들, 제2 메모리 셀들 및 드레인 선택 트랜지스터가 직렬 연결된 스트링을 포함하는 반도체 메모리 장치의 프로그램 방법에 있어서,
    상기 메인 메모리 셀들은 적어도 3비트 이상의 데이터 비트를 갖도록 프로그램하는 단계; 및
    상기 소스 선택 트랜지스터와 인접한 상기 제1 메모리 셀들 및 상기 드레인 선택 트랜지스터와 인접한 상기 제2 메모리 셀들은 상기 메인 메모리 셀들보다 낮은 데이터 비트를 갖도록 프로그램하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  18. 제 17 항에 있어서,
    상기 제1 메모리 셀들의 데이터 비트 합은 상기 메인 메모리 셀들 각각의 데이터 비트와 같고,
    상기 제2 메모리 셀들의 데이터 비트 합은 상기 메인 메모리 셀들 각각의 데이터 비트와 같도록 프로그램하는 반도체 메모리 장치의 동작 방법.
  19. 제 17 항에 있어서,
    상기 제1 메모리 셀들 및 상기 제2 메모리 셀들 각각은 적어도 두 개 이상의 메모리 셀들을 포함하는 반도체 메모리 장치의 동작 방법.
  20. 제 17 항에 있어서,
    상기 제1 메모리 셀들 각각은 서로 다른 데이터 비트를 갖도록 프로그램되거나 동일한 데이터 비트를 갖도록 프로그램되고,
    상기 제2 메모리 셀들 각각은 서로 다른 데이터 비트를 갖도록 프로그램되거나 동일한 데이터 비트를 갖도록 프로그램되는 반도체 메모리 장치의 동작 방법.
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