KR20190118862A - 메모리 시스템 및 메모리 컨트롤러의 동작 방법 - Google Patents

메모리 시스템 및 메모리 컨트롤러의 동작 방법 Download PDF

Info

Publication number
KR20190118862A
KR20190118862A KR1020180042291A KR20180042291A KR20190118862A KR 20190118862 A KR20190118862 A KR 20190118862A KR 1020180042291 A KR1020180042291 A KR 1020180042291A KR 20180042291 A KR20180042291 A KR 20180042291A KR 20190118862 A KR20190118862 A KR 20190118862A
Authority
KR
South Korea
Prior art keywords
memory
code
host
type information
memory controller
Prior art date
Application number
KR1020180042291A
Other languages
English (en)
Inventor
김정애
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020180042291A priority Critical patent/KR20190118862A/ko
Priority to US16/178,225 priority patent/US20190317681A1/en
Priority to CN201811412821.0A priority patent/CN110362514A/zh
Publication of KR20190118862A publication Critical patent/KR20190118862A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/44—Arrangements for executing specific programs
    • G06F9/445—Program loading or initiating
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0629—Configuration or reconfiguration of storage systems
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/20—Initialising; Data preset; Chip identification
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1694—Configuration of memory controller to different memory types
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0638—Organizing or formatting or addressing of data
    • G06F3/064—Management of blocks
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0653—Monitoring storage devices or systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0658—Controller construction arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0683—Plurality of storage devices
    • G06F3/0689—Disk arrays, e.g. RAID, JBOD
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Software Systems (AREA)
  • Read Only Memory (AREA)

Abstract

메모리 시스템은 메모리 장치 및 메모리 컨트롤러를 포함한다. 상기 메모리 장치는 복수의 메모리 셀들을 포함하고, 펌웨어 데이터를 저장한다. 상기 메모리 컨트롤러는 상기 메모리 장치의 동작을 제어한다. 상기 펌웨어 데이터는 펌웨어 코드를 포함한다. 상기 메모리 컨트롤러는 호스트 타입 정보에 기초하여 상기 펌웨어 코드를 실행한다.

Description

메모리 시스템 및 메모리 컨트롤러의 동작 방법 {MEMORY SYSTEM AND OPERATING METHOD OF MEMORY CONTROLLER}
본 발명은 전자 장치에 관한 것으로, 보다 상세하게는 메모리 시스템 및 메모리 컨트롤러의 동작 방법에 관한 것이다.
메모리 장치는 스트링이 반도체 기판에 수평하게 배열된 2차원 구조로 형성되거나, 스트링이 반도체 기판에 수직으로 적층된 3차원 구조로 형성될 수 있다. 3차원 메모리 장치는 2차원 메모리 장치의 집적도 한계를 해소하기 위하여 고안된 메모리 장치로써, 반도체 기판 상에 수직방향으로 적층된 다수의 메모리 셀들을 포함할 수 있다. 메모리 컨트롤러는 메모리 장치의 동작을 제어할 수 있다.
본 발명의 일 실시 예는, 펌웨어 데이터의 관리 비용을 절감할 수 있는 메모리 시스템을 제공한다.
본 발명의 다른 실시 예는, 펌웨어 데이터의 관리 비용을 절감할 수 있는 메모리 컨트롤러의 동작 방법을 제공한다.
본 발명의 일 실시 예에 따른 메모리 시스템은 메모리 장치 및 메모리 컨트롤러를 포함한다. 상기 메모리 장치는 복수의 메모리 셀들을 포함하고, 펌웨어 데이터를 저장한다. 상기 메모리 컨트롤러는 상기 메모리 장치의 동작을 제어한다. 상기 펌웨어 데이터는 펌웨어 코드를 포함한다. 상기 메모리 컨트롤러는 호스트 타입 정보에 기초하여 상기 펌웨어 코드를 실행한다.
일 실시 예에서, 상기 펌웨어 코드는 공통 코드, 제1 코드 및 제2 코드를 포함할 수 있다. 상기 메모리 컨트롤러는 상기 호스트 타입 정보에 기초하여 상기 제1 코드 및 상기 제2 코드 중 어느 하나를 선택적으로 실행할 수 있다.
일 실시 예에서, 상기 펌웨어 데이터는 상기 호스트 타입 정보를 더 포함할 수 있다. 상기 메모리 컨트롤러는 상기 펌웨어 데이터에 포함된 상기 호스트 타입 정보에 기초하여 상기 제1 코드 및 상기 제2 코드 중 어느 하나를 선택적으로 실행할 수 있다.
일 실시 예에서, 상기 메모리 컨트롤러는 호스트로부터 상기 호스트 타입 정보를 수신하고, 상기 호스트로부터 수신된 상기 호스트 타입 정보에 기초하여 상기 제1 코드 및 상기 제2 코드 중 어느 하나를 선택적으로 실행할 수 있다.
일 실시 예에서, 상기 메모리 컨트롤러는 상기 호스트 타입 정보와는 무관하게 상기 공통 코드를 실행할 수 있다.
본 발명의 다른 실시 예에 따라 메모리 장치의 동작을 제어하는 메모리 컨트롤러의 동작 방법은 상기 메모리 장치로부터 펌웨어 데이터를 수신하는 단계, 상기 펌웨어 데이터에 포함된 호스트 타입 정보를 식별하는 단계 및 상기 식별된 호스트 타입 정보에 기초하여, 상기 펌웨어 데이터에 포함된 적어도 하나의 코드를 선택적으로 실행하는 단계를 포함한다.
일 실시 예에서, 상기 펌웨어 데이터는 공통 코드, 제1 코드 및 제2 코드를 포함할 수 있다. 상기 식별된 호스트 타입 정보에 기초하여, 상기 펌웨어 데이터에 포함된 적어도 하나의 코드를 선택적으로 실행하는 단계에서는, 상기 호스트 타입 정보에 기초하여 상기 제1 코드 및 상기 제2 코드 중 어느 하나를 선택적으로 실행할 수 있다.
일 실시 예에서, 상기 식별된 호스트 타입 정보에 기초하여, 상기 펌웨어 데이터에 포함된 적어도 하나의 코드를 선택적으로 실행하는 단계에서는, 상기 호스트 타입 정보와는 무관하게 상기 공통 코드를 실행할 수 있다.
본 발명의 또 다른 실시 예에 따라 메모리 장치의 동작을 제어하는 메모리 컨트롤러의 동작 방법은 호스트로부터 호스트 타입 정보를 수신하는 단계, 상기 메모리 장치로부터 펌웨어 데이터를 수신하는 단계 및 상기 호스트 타입 정보에 기초하여, 상기 펌웨어 데이터에 포함된 적어도 하나의 코드를 선택적으로 실행하는 단계를 포함한다.
일 실시 예에서, 상기 펌웨어 데이터는 공통 코드, 제1 코드 및 제2 코드를 포함할 수 있다. 상기 식별된 호스트 타입 정보에 기초하여, 상기 펌웨어 데이터에 포함된 적어도 하나의 코드를 선택적으로 실행하는 단계에서는, 상기 호스트 타입 정보에 기초하여 상기 제1 코드 및 상기 제2 코드 중 어느 하나를 선택적으로 실행할 수 있다.
일 실시 예에서, 상기 식별된 호스트 타입 정보에 기초하여, 상기 펌웨어 데이터에 포함된 적어도 하나의 코드를 선택적으로 실행하는 단계에서는, 상기 호스트 타입 정보와는 무관하게 상기 공통 코드를 실행할 수 있다.
본 발명의 일 실시 예에 의하면, 펌웨어 데이터의 관리 비용을 절감할 수 있는 메모리 시스템을 제공할 수 있다.
본 발명의 다른 실시 예에 의하면, 펌웨어 데이터의 관리 비용을 절감할 수 있는 메모리 컨트롤러의 동작 방법을 제공할 수 있다.
도 1은 메모리 시스템의 일 예를 보여주는 블록도이다.
도 2는 도 1의 메모리 장치를 나타내는 블록도이다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 6은 도 2의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 7은 도 1의 메모리 시스템(1000)의 보다 상세한 구성을 보여주는 블록도이다.
도 8a 및 도 8b는 통상적인 메모리 시스템의 동작 방법을 설명하기 위한 블록도이다.
도 9는 본 발명의 일 실시 예에 따른 메모리 시스템에 적용되는 펌웨어 데이터의 일 예를 나타내는 도면이다.
도 10a 및 도 10b는 본 발명의 일 실시 예에 따른 메모리 시스템 및 메모리 컨트롤러의 동작 방법을 설명하기 위한 도면이다.
도 11는 본 발명의 일 실시 예에 따른 메모리 시스템에 적용되는 펌웨어 데이터의 다른 예를 나타내는 도면이다.
도 12는 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작 방법을 나타내는 순서도이다.
도 13는 본 발명의 일 실시 예에 따른 메모리 시스템에 적용되는 펌웨어 데이터의 또 다른 예를 나타내는 도면이다.
도 14a 및 도 14b는 본 발명의 다른 실시 예에 따른 메모리 시스템 및 메모리 컨트롤러의 동작 방법을 설명하기 위한 도면이다.
도 15는 본 발명의 다른 실시 예에 따른 메모리 컨트롤러의 동작 방법을 나타내는 순서도이다.
도 16은 도 7에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 17은 도 7에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 18은 도 7에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 19는 도 7에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명한다. 이 때, 첨부된 도면에서 동일한 구성 요소는 가능한 동일한 부호로 나타내고 있음에 유의해야 한다. 또한 본 발명의 요지를 흐리게 할 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략할 것이다.
도 1은 메모리 시스템의 일 예를 보여주는 블록도이다.
도 1을 참조하면, 메모리 시스템(1000)은 메모리 장치(100) 및 메모리 컨트롤러(1100)를 포함한다.
메모리 장치(100)는 메모리 컨트롤러(1100)의 제어에 따라 동작한다. 보다 구체적으로, 메모리 장치(100)는 메모리 컨트롤러(1100)로부터의 기입 요청에 응답하여 메모리 셀 어레이(110)에 데이터를 기입한다. 메모리 컨트롤러(1100)로부터 기입 요청으로서 기입 커맨드, 어드레스 및 데이터가 수신되면, 메모리 장치(100)는 어드레스가 가리키는 메모리 셀들에 데이터를 기입한다.
메모리 컨트롤러(1100)로부터의 읽기 요청에 응답하여, 메모리 장치(100)는 읽기 동작을 수행한다. 메모리 컨트롤러(1100)로부터 읽기 요청으로서 읽기 커맨드 및 어드레스가 수신되면, 메모리 장치(100)는 어드레스가 가리키는 메모리 셀들의 데이터를 읽고, 읽어진 데이터를 메모리 컨트롤러(1100)로 출력한다.
메모리 장치(100)는 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND, 이하, 'VNAND'라고 함), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 또한, 본 발명의 메모리 장치(100)는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 본 발명은 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 적용될 수 있다.
메모리 컨트롤러(1100)는 메모리 장치(100) 및 호스트(2000) 사이에 연결된다. 메모리 컨트롤러(1100)는 호스트(2000)와 메모리 장치(100)를 인터페이싱하도록 구성된다. 메모리 컨트롤러(1100)는 호스트(2000)의 제어에 따라 메모리 장치(100)에 기입 요청을 전송하거나 읽기 요청을 전송할 수 있다.
도 2는 도 1의 메모리 장치를 나타내는 블록도이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함한다. 다수의 메모리 블록들(BLK1~BLKz)은 워드라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 셀들을 포함한다. 실시 예로서, 다수의 메모리 셀들은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다. 상기 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있다. 실시 예에 따라, 상기 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 한편, 메모리 셀 어레이에 포함되는 복수의 메모리 셀들은 복수의 메모리 셀들 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 1비트의 데이터를 저장하는 싱글-레벨 셀(single-level cell; SLC)일 수 있다. 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 2비트의 데이터를 저장하는 멀티-레벨 셀(multi-level cell; MLC)일 수 있다. 또다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 3비트의 데이터를 저장하는 트리플-레벨 셀(triple-level cell)일 수 있다. 또다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 4비트의 데이터를 저장하는 쿼드-레벨 셀(quad-level cell)일 수 있다. 실시 예에 따라, 메모리 셀 어레이(110)는 5비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함할 수 있다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)는 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다. 어드레스 디코더(120)는 워드라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스를 수신한다.
어드레스 디코더(120)는 수신된 어드레스 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다. 또한 어드레스 디코더(120)는 읽기 동작 중 읽기 전압 인가 동작 시 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 읽기 전압(Vread)를 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다. 또한 프로그램 검증 동작 시에는 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 검증 전압을 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다.
어드레스 디코더(120)는 수신된 어드레스 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스를 읽기 및 쓰기 회로(130)에 전송한다.
메모리 장치(100)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행된다. 읽기 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 다수의 페이지 버퍼들(PB1~PBm)을 포함한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 읽기 동작시에는 “읽기 회로(read circuit)”로 동작하고, 기입 동작시에는 “쓰기 회로(write circuit)”로 동작할 수 있다. 다수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 다수의 페이지 버퍼들(PB1~PBm)은 읽기 동작 및 프로그램 검증 동작 시 메모리 셀들의 문턱 전압을 센싱하기 위하여 메모리 셀들과 연결된 비트라인들에 센싱 전류를 계속적으로 공급하면서 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것 센싱 노드를 통해 감지하여 센싱 데이터로 래치한다. 읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작한다.
읽기 및 쓰기 회로(130)는 읽기 동작시 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후 메모리 장치(100)의 입출력 버퍼(미도시)로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들) 이외에도 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)에 연결된다. 제어 로직(140)은 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 명령어(CMD) 및 제어 신호(CTRL)를 수신한다. 제어 로직(140)은 제어 신호(CTRL)에 응답하여 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 또한 제어 로직(140)은 다수의 페이지 버퍼들(PB1~PBm)의 센싱 노드 프리차지 전위 레벨을 조절하기 위한 제어신호를 출력한다. 제어 로직(140)은 메모리 셀 어레이(110)의 읽기 동작(read operation)을 수행하도록 읽기 및 쓰기 회로(130)를 제어할 수 있다.
전압 생성부(150)는 제어 로직(140)에서 출력되는 제어 신호에 응답하여 읽기 동작시 리드 전압(Vread) 및 패스 전압(Vpass)을 생성한다. 전압 생성부(150)는 다양한 전압 레벨들을 갖는 복수의 전압들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(140)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 전압 생성부(150)는 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행하는 "주변 회로"로서 기능할 수 있다. 주변 회로는 제어 로직(140)의 제어에 기초하여, 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행한다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 4 및 도 5를 참조하여 더 상세히 설명된다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 4를 참조하면 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 4에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 4에서, 제 1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 4에서, 제 1 열의 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제 1 행의 셀 스트링들(CS11~CS1m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 5를 참조하면 메모리 블록(BLKb)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제 1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 5의 메모리 블록(BLKb)은 도 4의 메모리 블록(BLKa)과 유사한 등가 회로를 갖는다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKb)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKb)의 크기는 감소하는 반면 메모리 블록(BLKb)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKb)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 6은 도 2의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 6을 참조하면, 메모리 블록(BKLc)은 복수의 셀 스트링들(CS1~CSm)을 포함한다. 복수의 셀 스트링들(CS1~CSm)은 복수의 비트 라인들(BL1~BLm)에 각각 연결될 수 있다. 복수의 셀 스트링들(CS1~CSm)각각은 적어도 하나 이상의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 및 적어도 하나 이상의 드레인 선택 트랜지스터(DST)를 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다.
동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 드레인 선택 라인(DSL)이 선택됨으로써 셀 스트링들(CS1~CSm)이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 셀 스트링들(CS1~CSm) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
도 3 내지 도 5에 도시된 바와 같이, 메모리 장치(100)의 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 또한, 도 6에 도시된 바와 같이, 메모리 장치(100)의 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수도 있다.
도 7은 도 1의 메모리 시스템(1000)의 보다 상세한 구성을 보여주는 블록도이다.
도 7을 참조하면, 메모리 시스템(1000)은 메모리 장치(100) 및 메모리 컨트롤러(1100)를 포함한다. 메모리 컨트롤러(1100)는 호스트(Host) 및 메모리 장치(100)에 연결된다. 메모리 컨트롤러(1100)는 호스트(Host)로부터의 요청에 응답하여, 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 메모리 컨트롤러(1100)는 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(1100)는 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다.
메모리 컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 롬(1150, Read-Only Memory)을 포함한다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 메모리 컨트롤러(1100)의 제반 동작을 제어한다. 또한 메모리 컨트롤러(1100)는 쓰기 동작시 호스트(Host)로부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(1130)는 호스트(Host) 및 메모리 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 메모리 컨트롤러(1100)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
메모리 컨트롤러(1100)는 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 보다 상세하게, 메모리 시스템(1000)이 턴-온되면, 롬(1150)에 저장되어 있는 롬 코드가 램(1110)에 로딩된다. 프로세싱 유닛(1120)는 램(1110)에 로딩된 상기 롬 코드를 실행하여, 메모리 장치(100)에 저장된 펌웨어 데이터(FW Data, 200)를 판독하도록 메모리 장치(100)를 제어한다.
메모리 장치(100)에 의해 판독된 펌웨어 데이터(200)는 메모리 컨트롤러(1100)로 전달된다. 펌웨어 데이터(200)는 펌웨어 코드를 포함할 수 있다. 상기 펌웨어 코드는 램(1110)에 로딩될 수 있다. 펌웨어 코드가 램(1110)에 로딩되면, 프로세싱 유닛(1120)은 로딩된 펌웨어 코드를 실행한다. 펌웨어 코드가 프로세싱 유닛(1120)에 의해 실행됨에 따라, 메모리 시스템(1000)의 초기 구동이 완료된다.
다른 실시 예에서, 프로세싱 유닛(1120)은 롬 코드를 실행하여, 메모리 장치(100)에 저장된 부트로더 코드(bood loader code, 미도시)를 판독할 수 있다. 상기 부트로더 코드는 펌웨어 데이터(200)와는 별도로 저장될 수 있다. 판독된 부트로더 코드는 램(1110)에 로딩된다. 프로세싱 유닛(1120)은 로딩된 부트로더 코드를 실행하여, 메모리 장치(100)에 저장된 펌웨어 데이터(FW Data, 200)를 판독하도록 메모리 장치(100)를 제어한다.
본 발명의 일 실시 예에 따른 메모리 시스템에 의하면, 메모리 장치(100)는 호스트 타입 정보를 포함하는 펌웨어 데이터를 저장한다. 한편, 메모리 컨트롤러는 상기 호스트 타입 정보에 기초하여 상기 펌웨어 데이터에 저장된 펌웨어 코드를 실행한다. 이에 따라, 펌웨어 데이터의 관리 비용을 절감할 수 있다.
메모리 컨트롤러(1100) 및 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 메모리 컨트롤러(1100) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(1100) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
메모리 컨트롤러(1100) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 메모리 장치(100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi-Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 8a 및 도 8b는 통상적인 메모리 시스템의 동작 방법을 설명하기 위한 블록도이다.
도 8a를 참조하면, 메모리 컨트롤러(1100)는 호스트 A와 통신한다. 한편, 메모리 컨트롤러(1100)는 호스트 A에 적합한 동작을 수행하기 위해, 호스트 A에 대응하는 펌웨어 코드를 실행하여야 한다. 이에 따라, 메모리 장치(100)에는 호스트 A에 대응하는 펌웨어 데이터 A(210)가 저장된다. 펌웨어 데이터 A(210)는 호스트 A에 대응하는 펌웨어 데이터이다.
한편, 도 8b를 참조하면, 메모리 컨트롤러(1100)는 호스트 B와 통신한다. 한편, 메모리 컨트롤러(1100)는 호스트 B에 적합한 동작을 수행하기 위해, 호스트 B에 대응하는 펌웨어 코드를 실행하여야 한다. 이에 따라, 메모리 장치(100)에는 호스트 B에 대응하는 펌웨어 데이터 B(220)가 저장된다. 펌웨어 데이터 B(220)는 호스트 B에 대응하는 펌웨어 데이터이다.
도 8a 및 도 8b에 도시된 바와 같이, 호스트의 타입이 달라지는 경우 이에 대응하여 메모리 컨트롤러(1100)가 실행해야 할 펌웨어 코드 또한 달라질 수 있다. 예를 들어, 호스트의 종류에 따라 특별하게 요구되는 기능이 펌웨어 코드에 의해 구현될 수 있다. 이에 따라, 메모리 장치(100)는 연결되는 호스트(Host A, Host B)에 따라 서로 다른 펌웨어 데이터(210, 220)를 저장하여야 한다. 이는 펌웨어 데이터(210, 220)를 호스트마다 따로 생성, 관리하여야 함을 의미한다. 이는 펌웨어 데이터의 관리 비용을 상승시킨다.
본 발명의 일 실시 예에 따른 메모리 시스템 및 메모리 컨트롤러의 동작 방법에 의하면, 호스트의 타입과 상관없이 공통적인 펌웨어 데이터를 메모리 장치에 저장하되, 호스트 타입 정보에 기초하여 펌웨어 데이터에 포함된 펌웨어 코드를 선택적으로 실행하도록 한다. 이에 따라, 펌웨어 데이터를 호스트마다 따로 생성, 관리할 필요가 없으며, 펌웨어 데이터의 관리 비용을 절감할 수 있다.
도 9는 본 발명의 일 실시 예에 따른 메모리 시스템에 적용되는 펌웨어 데이터의 일 예를 나타내는 도면이다.
도 9를 참조하면, 펌웨어 데이터(230)는 공통 코드(231), 제1 코드(233), 제2 코드(235) 및 호스트 타입 정보(237)를 포함한다. 공통 코드(231)는 호스트의 종류와 상관없이 공통적으로 실행되는 펌웨어 코드일 수 있다. 제1 코드(233)는 메모리 컨트롤러(1100)가 호스트 A와 연결된 경우에 실행되는 펌웨어 코드일 수 있다. 한편, 제2 코드(235)는 메모리 컨트롤러(1100)가 호스트 B와 연결된 경우에 실행되는 펌웨어 코드일 수 있다. 즉, 공통 코드(231), 제1 코드(233) 및 제2 코드(235)는 펌웨어 데이터(230)에 포함되는 펌웨어 코드를 구성한다. 펌웨어 데이터(230)는 상기 펌웨어 코드와 호스트 타입 정보(237)를 포함한다.
호스트 타입 정보(237)는 메모리 컨트롤러(1100)가 어느 종류의 호스트에 연결될 것인지를 나타내는 정보일 수 있다. 예를 들어, 호스트 타입 정보(237)는 메모리 시스템(1000)이 출하될 때 결정될 수 있다. 호스트의 종류는 메모리 시스템(1000)을 적용하는 고객에 따라 달라질 수 있다. 예를 들어, 메모리 시스템(1000)을 호스트 A에 대응하는 고객에 납품하게 되는 경우, 호스트 A를 나타내는 표시가 호스트 타입 정보(237)에 포함될 수 있다. 다른 예에서, 메모리 시스템(1000)을 호스트 B에 대응하는 고객에 납품하게 되는 경우, 호스트 B를 나타내는 표시가 호스트 타입 정보(237)에 포함될 수 있다. 고객에 따라, 메모리 시스템(1000)에 요구되는 제원이 달라질 수 있으며, 따라서 메모리 컨트롤러(1100)에 의해 실행되는 펌웨어 코드 또한 달라질 수 있다.
이에 따라, 메모리 시스템(1000)의 메모리 장치에 저장되는 펌웨어 데이터(230)는 호스트가 달라지더라도 동일한 펌웨어 코드(231, 233, 235)를 포함하되, 호스트의 종류에 따라 서로 다른 호스트 타입 정보(237)를 포함한다. 결과적으로, 호스트 타입 정보(237)만을 변경함으로써, 메모리 컨트롤러(1100)에서 실행되는 펌웨어 코드를 변경할 수 있다. 이에 따라 펌웨어 코드 또는 펌웨어 데이터의 관리 비용이 절감된다.
도 10a 및 도 10b는 본 발명의 일 실시 예에 따른 메모리 시스템 및 메모리 컨트롤러의 동작 방법을 설명하기 위한 도면이다.
도 10a 및 도 10b를 참조하면, 메모리 시스템(1000)은 메모리 컨트롤러(1100) 및 메모리 장치(100)를 포함한다. 메모리 장치(100)는 펌웨어 데이터(230)를 저장한다. 펌웨어 데이터(230)는 도 9에 도시된 펌웨어 데이터(230)일 수 있다. 도시의 편의를 위해, 펌웨어 데이터(230)의 구성 중 호스트 타입 정보(237)만을 보다 구체적으로 도시하였다.
도 10a를 참조하면, 메모리 시스템(1000)이 호스트 A에 연결된다. 이는 메모리 시스템(1000)이 호스트 A에 대응하는 고객에 납품됨을 의미한다. 따라서 메모리 시스템(1000)이 출하되기 전에, 펌웨어 데이터(230) 중 호스트 타입 정보(237)가 호스트 A를 나타내는 정보를 포함할 수 있다.
메모리 시스템(1000)의 기동 시에, 메모리 컨트롤러(1100)는 메모리 장치(100)로부터 펌웨어 데이터(230)를 수신한다. 한편, 메모리 컨트롤러(1100)는 수신한 펌웨어 데이터(230)에 포함된 호스트 타입 정보(237)를 식별한다. 이에 따라, 메모리 컨트롤러(1100)는 펌웨어 데이터(230)에 포함된 펌웨어 코드 중 호스트 A에 대응하는 펌웨어 코드를 실행할 수 있다. 예를 들어, 메모리 컨트롤러(1100)는 도 9에 도시된 공통 코드(231) 및 제1 코드(233)를 실행할 수 있다. 이 경우, 제2 코드(235)는 호스트 B에 대응하는 펌웨어 코드로서, 도 10a에 도시된 메모리 컨트롤러(1100)에 의해 실행되지 않는다. 즉, 도 9의 펌웨어 데이터(230) 중 공통 코드(231) 및 제1 코드(233)가 호스트 A에 연결된 메모리 컨트롤러(1100)에 의해 실행되는 펌웨어 코드가 된다.
한편, 도 10b를 참조하면, 메모리 시스템(1000)이 호스트 B에 연결된다. 이는 메모리 시스템(1000)이 호스트 B에 대응하는 고객에 납품됨을 의미한다. 따라서 메모리 시스템(1000)이 출하되기 전에, 펌웨어 데이터(230) 중 호스트 타입 정보(237)가 호스트 B를 나타내는 정보를 포함할 수 있다.
메모리 시스템(1000)의 기동 시에, 메모리 컨트롤러(1100)는 메모리 장치(100)로부터 펌웨어 데이터(230)를 수신한다. 한편, 메모리 컨트롤러(1100)는 수신한 펌웨어 데이터(230)에 포함된 호스트 타입 정보(237)를 식별한다. 이에 따라, 메모리 컨트롤러(1100)는 펌웨어 데이터(230)에 포함된 펌웨어 코드 중 호스트 B에 대응하는 펌웨어 코드를 실행할 수 있다. 예를 들어, 메모리 컨트롤러(1100)는 도 9에 도시된 공통 코드(231) 및 제2 코드(235)를 실행할 수 있다. 이 경우, 제1 코드(233)는 호스트 A에 대응하는 펌웨어 코드로서, 도 10b에 도시된 메모리 컨트롤러(1100)에 의해 실행되지 않는다. 즉, 도 9의 펌웨어 데이터(230) 중 공통 코드(231) 및 제2 코드(235)가 호스트 B에 연결된 메모리 컨트롤러(1100)에 의해 실행되는 펌웨어 코드가 된다.
도 11는 본 발명의 일 실시 예에 따른 메모리 시스템에 적용되는 펌웨어 데이터의 다른 예를 나타내는 도면이다.
도 11을 참조하면, N개의 호스트 타입에 대응하는 펌웨어 코드를 포함하는 펌웨어 데이터(250)가 도시되어 있다. 즉, 펌웨어 데이터(250)는 공통 코드(251), 제1 내지 제N 코드(253, 255, ... , 257) 및 호스트 타입 정보(259)를 포함한다. 공통 코드(251)는 N개 타입의 호스트에 연결된 메모리 컨트롤러들에 의해 공통적으로 실행될 수 있는 펌웨어 코드이다. 제1 내지 제N 코드(253, 255, ... , 257)는 제1 내지 제N 타입의 호스트와 연결된 메모리 컨트롤러들에 의해 각각 선택적으로 실행될 수 있는 펌웨어 코드이다. 도 9와 도 11을 비교하면, 도 9의 펌웨어 데이터(230)는 두 가지 타입의 호스트(Host A, Host B)에 대응하는 펌웨어 코드를 포함하나, 도 11의 펌웨어 데이터(250)는 N 개 타입의 호스트에 대응하는 펌웨어 코드를 포함하는 것을 알 수 있다.
도 12는 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작 방법을 나타내는 순서도이다.
도 12를 참조하면, 본 발명의 일 실시 예에 따른 메모리 컨트롤러(1100)의 동작 방법은 메모리 장치(100)로부터 펌웨어 데이터(230)를 수신하는 단계(S110), 펌웨어 데이터(230)에 포함된 호스트 타입 정보(237)를 식별하는 단계(S130) 및 식별된 호스트 타입 정보(237)에 기초하여, 펌웨어 데이터(230)에 포함된 적어도 하나의 코드(233, 235)를 선택적으로 실행하는 단계(S150)를 포함한다.
먼저, 도 12의 단계(S110)는 메모리 시스템(1000)의 기동 시에 수행된다. 전술한 바와 같이, 메모리 시스템(1000)이 기동 될 때 도 7의 롬(1150)에 저장된 롬 코드를 프로세싱 유닛(1120)이 실행하고, 이에 따라 메모리 장치(100)에 저장된 펌웨어 데이터(230)가 판독되어 메모리 컨트롤러(1100)로 전달된다.
단계(S130)에서, 메모리 컨트롤러(1100)는 수신된 펌웨어 데이터(230)에 포함된 호스트 타입 정보(237)를 식별한다. 이에 따라, 메모리 컨트롤러(1100)가 호스트 A에 연결되는지, 또는 호스트 B에 연결되는지 판별될 수 있다.
단계(S150)에서, 메모리 컨트롤러(1100)는 식별된 호스트 타입 정보(237)에 기초하여, 도 9의 제1 코드(233) 및 제2 코드(235) 중 어느 하나를 선택적으로 실행한다. 한편, 메모리 컨트롤러(1100)는 식별된 호스트 타입 정보(237)와는 무관하게, 도 9의 공통 코드(231)를 실행한다. 결국, 호스트 타입 정보(237)가 호스트 A를 가리키는 경우, 단계(S150)에서 메모리 컨트롤러(1100)는 공통 코드(231) 및 제1 코드(233)를 실행한다. 한편, 호스트 타입 정보(237)가 호스트 B를 가리키는 경우, 단계(S150)에서 메모리 컨트롤러(1100)는 공통 코드(231) 및 제2 코드(235)를 실행한다.
도 13는 본 발명의 일 실시 예에 따른 메모리 시스템에 적용되는 펌웨어 데이터의 또 다른 예를 나타내는 도면이다.
도 13을 참조하면, N개의 호스트 타입에 대응하는 펌웨어 코드를 포함하는 펌웨어 데이터(270)가 도시되어 있다. 즉, 펌웨어 데이터(270)는 공통 코드(271), 제1 내지 제N 코드(273, 275, ... , 277)를 포함한다. 도 9 및 도 11에 도시된 펌웨어 데이터(230, 250)와는 달리, 도 13에 도시된 펌웨어 데이터(270)는 호스트 타입 정보를 포함하지 않는다. 즉, 호스트 타입 정보는 메모리 장치(100)에 저장되지 않고, 메모리 시스템(1000)의 외부로부터 전달될 수 있다.
도 14a 및 도 14b는 본 발명의 다른 실시 예에 따른 메모리 시스템 및 메모리 컨트롤러의 동작 방법을 설명하기 위한 도면이다.
도 14a 및 도 14b를 참조하면, 메모리 시스템(1000)은 메모리 컨트롤러(1100) 및 메모리 장치(100)를 포함한다. 메모리 장치(100)는 펌웨어 데이터(270)를 저장한다. 펌웨어 데이터(270)는 도 13에 도시된 펌웨어 데이터(270)일 수 있다. 도 13을 통해 전술한 바와 같이, 펌웨어 데이터(270)는 호스트 타입 정보를 포함하지 않는다.
도 14a를 참조하면, 메모리 시스템(1000)이 호스트 A에 연결된다. 한편, 메모리 시스템(1000)의 기동 시에, 메모리 시스템(1000)은 호스트 A와 통신할 수 있다. 이 단계에서, 호스트 A는 메모리 컨트롤러(1100)에 호스트 타입 정보(301)를 전달할 수 있다. 호스트 타입 정보(301)는 메모리 컨트롤러(1100)에 호스트 A가 연결되었음을 나타내는 정보를 포함할 수 있다.
메모리 컨트롤러(1100)는 또한 메모리 장치(100)로부터 펌웨어 데이터(270)를 수신한다. 한편, 메모리 컨트롤러(1100)는 호스트 A로부터 수신한 호스트 타입 정보(301)에 기초하여, 펌웨어 데이터(270)에 포함된 펌웨어 코드 중 호스트 A에 대응하는 펌웨어 코드를 실행할 수 있다. 예를 들어, 메모리 컨트롤러(1100)는 도 13에 도시된 공통 코드(271) 및 제1 코드(273)를 실행할 수 있다. 이 경우, 제2 내지 제N 코드(275~277)는 도 14a에 도시된 메모리 컨트롤러(1100)에 의해 실행되지 않는다. 즉, 도 13의 펌웨어 데이터(270) 중 공통 코드(271) 및 제1 코드(273)가 호스트 A에 연결된 메모리 컨트롤러(1100)에 의해 실행되는 펌웨어 코드가 된다.
도 14b를 참조하면, 메모리 시스템(1000)이 호스트 B에 연결된다. 한편, 메모리 시스템(1000)의 기동 시에, 메모리 시스템(1000)은 호스트 B와 통신할 수 있다. 이 단계에서, 호스트 B는 메모리 컨트롤러(1100)에 호스트 타입 정보(303)를 전달할 수 있다. 호스트 타입 정보(303)는 메모리 컨트롤러(1100)에 호스트 B가 연결되었음을 나타내는 정보를 포함할 수 있다.
메모리 컨트롤러(1100)는 또한 메모리 장치(100)로부터 펌웨어 데이터(270)를 수신한다. 한편, 메모리 컨트롤러(1100)는 호스트 A로부터 수신한 호스트 타입 정보(303)에 기초하여, 펌웨어 데이터(270)에 포함된 펌웨어 코드 중 호스트 B에 대응하는 펌웨어 코드를 실행할 수 있다. 예를 들어, 메모리 컨트롤러(1100)는 도 13에 도시된 공통 코드(271) 및 제2 코드(275)를 실행할 수 있다. 이 경우, 제1 내지 제N 코드(273~277) 중 제2 코드(275)를 제외한 나머지 코드는 도 14a에 도시된 메모리 컨트롤러(1100)에 의해 실행되지 않는다. 즉, 도 13의 펌웨어 데이터(270) 중 공통 코드(271) 및 제2 코드(275)가 호스트 B에 연결된 메모리 컨트롤러(1100)에 의해 실행되는 펌웨어 코드가 된다.
도 15는 본 발명의 다른 실시 예에 따른 메모리 컨트롤러의 동작 방법을 나타내는 순서도이다.
도 15를 참조하면, 본 발명의 일 실시 예에 따른 메모리 컨트롤러(1100)의 동작 방법은 호스트로부터 호스트 타입 정보(301, 303)를 수신하는 단계(S210), 메모리 장치(100)로부터 펌웨어 데이터(270)를 수신하는 단계(S230) 및 호스트 타입 정보(301, 303)에 기초하여, 펌웨어 데이터(270)에 포함된 적어도 하나의 코드(273~277)를 선택적으로 실행하는 단계(S250)를 포함한다.
먼저, 도 15의 단계(S210)는 메모리 시스템(1000)의 기동 시에 수행된다. 전술한 바와 같이, 메모리 시스템(1000)이 기동 될 때 호스트로부터 호스트 타입 정보(301, 303)를 수신할 수 있다. 수신된 호스트 타입 정보(301, 303)는 메모리 컨트롤러(1100) 내에 임시 저장될 수 있다. 이에 따라, 메모리 컨트롤러(1100)가 호스트 A에 연결되는지, 또는 호스트 B에 연결되는지 판별될 수 있다.
한편, 단계(S230)에서 메모리 장치(100)에 저장된 펌웨어 데이터(270)가 판독되어 메모리 컨트롤러(1100)로 전달된다. 단계(S230)에서 수신되는 펌웨어 데이터(270)는 호스트 타입 정보를 포함하지 않을 수 있다.
단계(S250)에서, 메모리 컨트롤러(1100)는 수신된 호스트 타입 정보(301, 303)에 기초하여, 도 13의 제1 내지 제N 코드(273~277) 중 어느 하나를 선택적으로 실행한다. 한편, 메모리 컨트롤러(1100)는 수신된 호스트 타입 정보(301, 303)와는 무관하게, 도 13의 공통 코드(271)를 실행한다. 결국, 호스트 타입 정보(301)가 호스트 A를 가리키는 경우, 단계(S250)에서 메모리 컨트롤러(1100)는 공통 코드(271) 및 제1 코드(273)를 실행한다. 한편, 호스트 타입 정보(303)가 호스트 B를 가리키는 경우, 단계(S250)에서 메모리 컨트롤러(1100)는 공통 코드(271) 및 제2 코드(275)를 실행한다.
상술한 바와 같이, 본 발명의 실시 예들에 따른 메모리 시스템(1000) 및 메모리 컨트롤러(1100)의 동작 방법에 의하면, 메모리 장치(100)는 호스트의 종류와 무관하게 동일한 펌웨어 코드들을 포함하는 펌웨어 데이터(230, 250, 270)를 저장한다. 한편, 호스트 타입 정보(237, 259, 301, 303)에 기초하여, 메모리 컨트롤러(1100)는 펌웨어 코드들 중 호스트 타입에 대응하는 코드를 실행한다. 한편, 호스트 타입 정보와는 무관하게, 메모리 컨트롤러(1100) 펌웨어 코드들 중 공통 코드(231, 251, 271)를 실행한다. 실시 예에 따라 호스트 타입 정보는 펌웨어 데이터(230, 250)에 포함될 수도 있고, 또는 호스트로부터 수신될 수도 있다. 이에 따라, 펌웨어 데이터를 호스트의 종류마다 따로 생성, 관리할 필요가 없으며, 펌웨어 데이터의 관리 비용을 절감할 수 있다.
도 16은 도 7에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 16을 참조하면, 메모리 시스템(Memory System; 30000)은 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant) 또는 무선 통신 장치로 구현될 수 있다.
메모리 시스템(30000)은 메모리 장치(100)와 상기 메모리 장치(100)의 동작을 제어할 수 있는 메모리 컨트롤러(1100)를 포함할 수 있다. 메모리 컨트롤러(1100)는 호스트(2000)의 제어에 따라 메모리 장치(100)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 리드(read) 동작 등을 제어할 수 있다.
메모리 장치(100)에 프로그램된 데이터는 메모리 컨트롤러(1100)의 제어에 따라 디스플레이(Display; 3200)를 통하여 출력될 수 있다.
무선 송수신기(RADIO TRANSCEIVER; 3300)는 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는 안테나(ANT)를 통하여 수신된 무선 신호를 호스트에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 호스트는 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 메모리 컨트롤러(1100) 또는 디스플레이(3200)로 전송할 수 있다. 메모리 컨트롤러(1100)는 호스트(2000)에 의하여 처리(process)된 신호를 메모리 장치(100)에 전송할 수 있다. 또한, 무선 송수신기(3300)는 호스트로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는 호스트의 동작을 제어하기 위한 제어 신호 또는 호스트에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 호스트는 메모리 컨트롤러(1100)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
도 17은 도 7에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 17을 참조하면, 메모리 시스템(Memory System; 40000)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(40000)은 메모리 장치(100)와 상기 메모리 장치(100)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(1100)를 포함할 수 있다.
호스트는 입력 장치(Input Device; 4200)를 통하여 입력된 데이터에 따라 메모리 장치(100)에 저장된 데이터를 디스플레이(Display; 4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
호스트는 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(1100)의 동작을 제어할 수 있다.
도 18은 도 7에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 18을 참조하면, 메모리 시스템(Memory System; 50000)은 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿 PC로 구현될 수 있다.
메모리 시스템(50000)은 메모리 장치(100)와 상기 메모리 장치(100)의 데이터 처리 동작, 예컨대 프로그램 동작, 소거 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(1100)를 포함할 수 있다.
메모리 시스템(50000)의 이미지 센서(Image Sensor; 5200)는 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 호스트로 전송될 수 있다. 호스트의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(Display; 5300)를 통하여 출력되거나 메모리 컨트롤러(1100)를 통하여 메모리 장치(100)에 저장될 수 있다. 또한, 메모리 장치(100)에 저장된 데이터는 호스트의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.
도 19는 도 7에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 19를 참조하면, 메모리 시스템(Memory System)은 호스트(2000) 및 메모리 카드(Memory Card; 70000)를 포함할 수 있다.
메모리 카드(70000)는 스마트 카드(smart card)로 구현될 수 있다. 메모리 카드(70000)는 메모리 장치(100), 메모리 컨트롤러(1100) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.
메모리 컨트롤러(1100)는 메모리 장치(100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다. 또한, 카드 인터페이스(7100)는 호스트(HOST; 2000)의 프로토콜에 따라 호스트(2000)와 메모리 컨트롤러(1100) 사이에서 데이터 교환을 인터페이스 할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스(7100)는 호스트(2000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방법을 의미할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100: 메모리 장치 110: 메모리 셀 어레이
120: 어드레스 디코더 130: 읽기 및 쓰기 회로
140: 제어 로직 150: 전압 생성부
200: 펌웨어 데이터 1000: 메모리 시스템
1100: 메모리 컨트롤러 1110: 램
1120: 프로세싱 유닛 1130: 호스트 인터페이스
1140: 메모리 인터페이스 1150: 롬
2000: 호스트

Claims (11)

  1. 복수의 메모리 셀들을 포함하고, 펌웨어 데이터를 저장하도록 구성되는 메모리 장치; 및
    상기 메모리 장치의 동작을 제어하는 메모리 컨트롤러를 포함하는 메모리 시스템으로서,
    상기 펌웨어 데이터는 펌웨어 코드를 포함하고,
    상기 메모리 컨트롤러는 호스트 타입 정보에 기초하여 상기 펌웨어 코드를 실행하도록 구성되는, 메모리 시스템.
  2. 제1 항에 있어서,
    상기 펌웨어 코드는 공통 코드, 제1 코드 및 제2 코드를 포함하고,
    상기 메모리 컨트롤러는 상기 호스트 타입 정보에 기초하여 상기 제1 코드 및 상기 제2 코드 중 어느 하나를 선택적으로 실행하도록 구성되는 것을 특징으로 하는, 메모리 시스템.
  3. 제2 항에 있어서, 상기 펌웨어 데이터는 상기 호스트 타입 정보를 더 포함하고, 상기 메모리 컨트롤러는 상기 펌웨어 데이터에 포함된 상기 호스트 타입 정보에 기초하여 상기 제1 코드 및 상기 제2 코드 중 어느 하나를 선택적으로 실행하도록 구성되는 것을 특징으로 하는, 메모리 시스템.
  4. 제2 항에 있어서, 상기 메모리 컨트롤러는 호스트로부터 상기 호스트 타입 정보를 수신하고, 상기 호스트로부터 수신된 상기 호스트 타입 정보에 기초하여 상기 제1 코드 및 상기 제2 코드 중 어느 하나를 선택적으로 실행하도록 구성되는 것을 특징으로 하는, 메모리 시스템.
  5. 제2 항에 있어서, 상기 메모리 컨트롤러는 상기 호스트 타입 정보와는 무관하게 상기 공통 코드를 실행하는 것을 특징으로 하는, 메모리 시스템.
  6. 메모리 장치의 동작을 제어하는 메모리 컨트롤러의 동작 방법으로서,
    상기 메모리 장치로부터 펌웨어 데이터를 수신하는 단계;
    상기 펌웨어 데이터에 포함된 호스트 타입 정보를 식별하는 단계; 및
    상기 식별된 호스트 타입 정보에 기초하여, 상기 펌웨어 데이터에 포함된 적어도 하나의 코드를 선택적으로 실행하는 단계를 포함하는, 메모리 컨트롤러의 동작 방법.
  7. 제6 항에 있어서, 상기 펌웨어 데이터는 공통 코드, 제1 코드 및 제2 코드를 포함하고,
    상기 식별된 호스트 타입 정보에 기초하여, 상기 펌웨어 데이터에 포함된 적어도 하나의 코드를 선택적으로 실행하는 단계에서는, 상기 호스트 타입 정보에 기초하여 상기 제1 코드 및 상기 제2 코드 중 어느 하나를 선택적으로 실행하는 것을 특징으로 하는, 메모리 컨트롤러의 동작 방법.
  8. 제7 항에 있어서, 상기 식별된 호스트 타입 정보에 기초하여, 상기 펌웨어 데이터에 포함된 적어도 하나의 코드를 선택적으로 실행하는 단계에서는, 상기 호스트 타입 정보와는 무관하게 상기 공통 코드를 실행하는 것을 특징으로 하는, 메모리 컨트롤러의 동작 방법.
  9. 메모리 장치의 동작을 제어하는 메모리 컨트롤러의 동작 방법으로서,
    호스트로부터 호스트 타입 정보를 수신하는 단계;
    상기 메모리 장치로부터 펌웨어 데이터를 수신하는 단계; 및
    상기 호스트 타입 정보에 기초하여, 상기 펌웨어 데이터에 포함된 적어도 하나의 코드를 선택적으로 실행하는 단계를 포함하는, 메모리 컨트롤러의 동작 방법.
  10. 제9 항에 있어서, 상기 펌웨어 데이터는 공통 코드, 제1 코드 및 제2 코드를 포함하고,
    상기 식별된 호스트 타입 정보에 기초하여, 상기 펌웨어 데이터에 포함된 적어도 하나의 코드를 선택적으로 실행하는 단계에서는, 상기 호스트 타입 정보에 기초하여 상기 제1 코드 및 상기 제2 코드 중 어느 하나를 선택적으로 실행하는 것을 특징으로 하는, 메모리 컨트롤러의 동작 방법.
  11. 제10 항에 있어서, 상기 식별된 호스트 타입 정보에 기초하여, 상기 펌웨어 데이터에 포함된 적어도 하나의 코드를 선택적으로 실행하는 단계에서는, 상기 호스트 타입 정보와는 무관하게 상기 공통 코드를 실행하는 것을 특징으로 하는, 메모리 컨트롤러의 동작 방법.
KR1020180042291A 2018-04-11 2018-04-11 메모리 시스템 및 메모리 컨트롤러의 동작 방법 KR20190118862A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020180042291A KR20190118862A (ko) 2018-04-11 2018-04-11 메모리 시스템 및 메모리 컨트롤러의 동작 방법
US16/178,225 US20190317681A1 (en) 2018-04-11 2018-11-01 Memory system and method of operating memory controller
CN201811412821.0A CN110362514A (zh) 2018-04-11 2018-11-23 存储器系统以及操作存储器控制器的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180042291A KR20190118862A (ko) 2018-04-11 2018-04-11 메모리 시스템 및 메모리 컨트롤러의 동작 방법

Publications (1)

Publication Number Publication Date
KR20190118862A true KR20190118862A (ko) 2019-10-21

Family

ID=68160281

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180042291A KR20190118862A (ko) 2018-04-11 2018-04-11 메모리 시스템 및 메모리 컨트롤러의 동작 방법

Country Status (3)

Country Link
US (1) US20190317681A1 (ko)
KR (1) KR20190118862A (ko)
CN (1) CN110362514A (ko)

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7617391B2 (en) * 2005-12-15 2009-11-10 Lsi Logic Corporation Method and apparatus for dynamically selecting one of multiple firmware images for booting an I/O controller
US20110041005A1 (en) * 2009-08-11 2011-02-17 Selinger Robert D Controller and Method for Providing Read Status and Spare Block Management Information in a Flash Memory System
US8484474B2 (en) * 2010-07-01 2013-07-09 Rockwell Automation Technologies, Inc. Methods for firmware signature
US20140059278A1 (en) * 2011-11-14 2014-02-27 Lsi Corporation Storage device firmware and manufacturing software
US9582216B2 (en) * 2011-12-28 2017-02-28 Intel Corporation Method and device to distribute code and data stores between volatile memory and non-volatile memory
GB2586549B (en) * 2013-09-13 2021-05-26 Vodafone Ip Licensing Ltd Communicating with a machine to machine device
KR20160006343A (ko) * 2014-07-08 2016-01-19 에스케이하이닉스 주식회사 반도체 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법
KR102261815B1 (ko) * 2014-10-30 2021-06-07 삼성전자주식회사 펌웨어 업데이트 시간을 줄일 수 있는 데이터 저장 장치, 및 이를 포함하는 데이터 처리 시스템
US9836417B2 (en) * 2015-04-20 2017-12-05 Western Digital Technologies, Inc. Bridge configuration in computing devices
GB2539455A (en) * 2015-06-16 2016-12-21 Nordic Semiconductor Asa Memory watch unit
KR102400384B1 (ko) * 2015-06-26 2022-05-23 삼성전자 주식회사 외장 메모리를 구비하는 전자장치 및 그 동작 방법
CN106354524B (zh) * 2015-07-17 2021-01-01 恩智浦美国有限公司 实时更新固件的系统和方法
KR20170046862A (ko) * 2015-10-21 2017-05-04 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
US10628149B2 (en) * 2018-02-05 2020-04-21 Vmware, Inc. Enterprise firmware management
TWI647615B (zh) * 2018-03-29 2019-01-11 緯創資通股份有限公司 使用多嵌入式控制器韌體的韌體系統的開機方法

Also Published As

Publication number Publication date
CN110362514A (zh) 2019-10-22
US20190317681A1 (en) 2019-10-17

Similar Documents

Publication Publication Date Title
CN110400588B (zh) 存储器装置以及该存储器装置的操作方法
US9251910B2 (en) Semiconductor memory device and operating method thereof
KR102409799B1 (ko) 메모리 시스템 및 그것의 동작 방법
KR102452994B1 (ko) 반도체 메모리 장치 및 그 동작 방법
US9030878B2 (en) Semiconductor memory device including a plurality of cell strings, memory system including the same, and control method thereof
US20200201571A1 (en) Memory system and operating method thereof
US9396799B2 (en) Semiconductor memory device improving threshold voltage of unselected memory block and method of operating the same
KR20200021821A (ko) 메모리 컨트롤러 및 그 동작 방법
US20190096485A1 (en) Controller, semiconductor memory device, and memory system having the same
US20190332323A1 (en) Memory controller, memory system, and operating method thereof
US20190272880A1 (en) Semiconductor memory device and operating method thereof
TW202038225A (zh) 記憶體裝置及其操作方法
KR20190102596A (ko) 반도체 메모리 장치 및 그 동작 방법
KR20200048737A (ko) 저장 장치 및 그 동작 방법
KR102616813B1 (ko) 반도체 메모리 장치 및 그 동작 방법
KR20190111608A (ko) 반도체 메모리 장치 및 그 동작 방법
US10998056B1 (en) Memory system and operating method thereof
US11056177B2 (en) Controller, memory system including the same, and method of operating the memory system
US20200160918A1 (en) Memory system and method of operating the same
KR102409798B1 (ko) 메모리 시스템 및 그것의 동작 방법
US20210375378A1 (en) Memory device and method of operating the same
KR20190102588A (ko) 반도체 메모리 장치 및 그 동작 방법
KR20200021819A (ko) 메모리 컨트롤러, 저장 장치 및 그 동작 방법
US20220083253A1 (en) Semiconductor memory device, controller, and memory system having semiconductor memory device and controller
CN114078532A (zh) 半导体存储器装置及其操作方法