KR20200048737A - 저장 장치 및 그 동작 방법 - Google Patents

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Abstract

본 기술은 전자 장치에 관한 것으로 향상된 동작 속도를 갖는 저장 장치는 메모리 블록에 연결된 복수의 워드라인들에 각각 연결되는 복수의 메모리 셀들을 포함하는 메모리 장치 및 상기 복수의 워드라인들 중 선택된 워드라인에 연결된 메모리 셀들인 선택된 메모리 셀들 중 메인영역에 포함된 메모리 셀들에 데이터를 저장하고, 스페어영역에 포함된 메모리 셀들에 상기 선택된 워드라인의 위치를 나타내는 디텍트 데이터를 저장하는 메모리 컨트롤러를 포함한다.

Description

저장 장치 및 그 동작 방법{STORAGE DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 저장 장치 및 그 동작 방법에 관한 것이다.
저장 장치는 컴퓨터, 스마트폰, 스마트패드 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 저장 장치는 데이터를 저장하는 장치에 따라, 하드 디스크 드라이브(HDD, Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치와 솔리드 스테이트 드라이브(SSD, Solid State Drive), 메모리 카드 등과 같이 반도체 메모리, 특히 불휘발성 메모리에 데이터를 저장하는 장치를 포함한다.
저장 장치는 데이터가 저장되는 메모리 장치와 메모리 장치에 데이터를 저장하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리와 불휘발성 메모리로 구분될 수 있다. 여기서 불휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등을 포함한다.
본 발명의 실시 예는 향상된 동작 속도를 갖는 저장 장치 및 그 동작 방법을 제공한다.
본 발명의 실시 예에 따른 저장 장치는, 메모리 블록에 연결된 복수의 워드라인들에 각각 연결되는 복수의 메모리 셀들을 포함하는 메모리 장치 및 상기 복수의 워드라인들 중 선택된 워드라인에 연결된 상기 복수의 메모리 셀들인 선택된 메모리 셀들 중 메인영역에 포함된 메모리 셀들에 데이터를 저장하고, 스페어영역에 포함된 메모리 셀들에 상기 선택된 워드라인의 위치를 나타내는 디텍트 데이터를 저장하는 메모리 컨트롤러를 포함한다.
본 발명의 실시 예에 따른 저장 장치의 동작방법은, 메모리 장치에 포함된 복수의 메모리 블록들 중 어느 하나의 메모리 블록에 연결된 복수의 워드라인들에 각각 연결되는 복수의 메모리 셀들을 프로그램 하는 단계, 상기 복수의 워드라인들 중 선택된 워드라인에 연결된 상기 복수의 메모리 셀들인 선택된 메모리 셀들 중 메인영역에 포함된 메모리 셀들에 데이터를 저장하는 단계 및 상기 선택된 메모리 셀들 중 스페어영역에 포함된 메모리 셀들에 상기 선택된 워드라인의 위치를 나타내는 디텍트 데이터를 저장하는 디텍트 데이터 저장 단계를 포함한다.
본 기술에 따르면, 향상된 동작 속도를 갖는 저장 장치 및 그 동작 방법이 제공된다.
도 1은 저장 장치를 설명하기 위한 블록도이다.
도 2는 도 1의 쓰기 동작 제어부의 구조를 설명하기 위한 도면이다.
도 3은 도 1의 마지막 페이지 관리부의 구조를 설명하기 위한 도면이다.
도 4는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 5는 도 4의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 6은 도 5의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 7은 도 5의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 8은 본 발명의 실시 예에 따른 디텍트 데이터를 프로그램 하고, 디텍트 데이터를 이용하여, 마지막으로 프로그램된 페이지를 검출하는 방법을 설명하기 위한 도면이다.
도 9는 도 8을 참조하여 설명된 실시 예를 적용한 메모리 블록의 예를 설명하기 위한 도면이다.
도 10은 본 발명의 다른 실시 예에 따른 디텍트 데이터를 프로그램 하고, 디텍트 데이터를 이용하여, 마지막으로 프로그램된 페이지를 검출하는 방법을 설명하기 위한 도면이다.
도 11은 도 10을 참조하여 설명된 실시 예를 적용한 메모리 블록의 예를 설명하기 위한 도면이다.
도 12는 본 발명의 다른 실시 예에 따른 디텍트 데이터를 프로그램 하고, 디텍트 데이터를 이용하여, 마지막으로 프로그램된 페이지를 검출하는 방법을 설명하기 위한 도면이다.
도 13은 본 발명의 다른 실시 예에 따른 디텍트 데이터를 프로그램 하고, 디텍트 데이터를 이용하여, 마지막으로 프로그램된 페이지를 검출하는 방법을 설명하기 위한 도면이다.
도 14는 본 발명의 일 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 도면이다.
도 15는 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 16은 본 발명의 일 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 도면이다.
도 17은 본 발명의 다른 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 도면이다.
도 18은 도 1의 메모리 컨트롤러의 다른 실시 예를 설명하기 위한 도면이다.
도 19는 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 20은 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 21은 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
실시 예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 저장 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 저장 장치(50)는 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있다.
저장 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같이 호스트(300)의 제어에 따라 데이터를 저장하는 장치일 수 있다.
저장 장치(50)는 호스트(300)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
저장 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 컨트롤러(200)는 저장 장치(50)의 전반적인 동작을 제어할 수 있다.
저장 장치(50)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware, FW)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치인 경우, 메모리 컨트롤러(200)는 호스트(300)와 메모리 장치(100)간의 통신을 제어하기 위한 플래시 변환 레이어(Flash Translation Layer, FTL)와 같은 펌웨어를 실행할 수 있다.
메모리 컨트롤러(200)는 쓰기 동작 제어부(210)를 포함할 수 있다.
쓰기 동작 제어부(210)는 호스트(300)로부터 쓰기 요청을 제공받을 수 있다. 쓰기 동작 제어부(210)는 제공받은 쓰기 요청에 따라, 데이터를 저장하기 위한 프로그램 커맨드를 메모리 장치(100)에 제공할 수 있다. 쓰기 동작 제어부(210)는 쓰기 요청에 따라 데이터를 저장할 워드라인을 결정할 수 있다. 데이터를 저장할 워드라인이 결정되면, 쓰기 동작 제어부(210)는 해당 워드라인의 위치를 나타내는 디텍트 데이터를 생성할 수 있다. 디텍트 데이터가 생성되면, 쓰기 동작 제어부(210)는 데이터 및 디텍트 데이터를 프로그램 하기 위한 프로그램 커맨드를 생성할 수 있다. 쓰기 동작 제어부(210)는 프로그램 커맨드를 메모리 장치(100)에 제공할 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다. 메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다. 메모리 블록은 데이터를 지우는 단위일 수 있다. 실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
실시 예에서, 메모리 장치(100)는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 본 발명은 전하 저장 층이 전도성 부유 게이트(floating gate; FG)로 구성된 플래시 메모리 장치는 물론, 전하 저장 층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 적용될 수 있다.
실시 예에서, 메모리 장치(100)에 포함된 각각의 메모리 셀들은 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC)로 구성될 수 있다. 또는 메모리 장치(100)에 포함된 각각의 메모리 셀들은 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 쓰기 동작 (프로그램 동작), 리드 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 리드 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 따라, 설정된 동작 전압으로 프로그램 동작 또는 소거 동작을 수행할 수 있다.
메모리 장치(100)는 워드라인 전압 제어부(126) 및 비트라인 전압 제어부(127)를 포함할 수 있다.
워드라인 전압 제어부(126)는 리드 동작 시, 메모리 블록에 연결된 워드라인들에 인가되는 리드 전압을 제어할 수 있다. 구체적으로, 워드라인 전압 제어부(126)는 메모리 블록에 포함된 복수의 페이지들을 동시에 리드하는 경우, 메모리 블록에 연결된 모든 워드라인들에 동일한 레벨의 리드전압을 인가할 수 있다.
본 발명의 다양한 실시 예에 따르면, 하나의 메모리 블록에 연결된 복수의 워드라인들 중 적어도 둘 이상의 워드라인들에 연결된 메모리 셀들을 동시에 리드할 수 있다. 구체적으로, 메모리 블록은 적어도 둘 이상의 워드라인 그룹들로 구분될 수 있고, 각 워드라인 그룹은 적어도 하나 이상의 워드라인들에 연결될 수 있다. 워드라인들을 그룹별로 리드하는 경우에, 워드라인 전압 제어부(126)는 동일한 레벨의 리드 전압 또는 서로 다른 레벨의 리드 전압을 워드라인 그룹별로 인가할 수 있다.
비트라인 전압 제어부(127)는 비트라인에 인가되는 비트라인 전압을 제어할 수 있다.
구체적으로, 비트라인 전압부(127)는 선택된 워드라인에 연결된 메모리 셀들 중 데이터가 저장되는 메모리 셀들이 연결된 비트라인들에 프로그램 허용전압을 인가할 수 있다. 실시 예에서, 프로그램 허용전압은 접지전압(0V)일 수 있다. 비트라인 전압부(127)는 선택된 워드라인에 연결된 메모리 셀들 중 데이터가 저장되는 메모리 셀들을 제외한 메모리 셀들이 연결된 비트라인들에 프로그램 금지전압을 인가할 수 있다. 비트라인 전압 제어부(127)는 선택된 워드라인에 연결된 메모리 셀들 중 프로그램 검증동작을 패스한 메모리 셀들이 연결된 비트라인들에 프로그램 금지전압을 인가할 수 있다.
비트라인 전압 제어부(127)는 메모리 셀들의 상태를 검출하는 기준 전압 또는 기준 전류를 제어할 수 있다. 실시 예에서, 메모리 셀들의 상태는 프로그램 상태 또는 소거 상태 중 어느 하나일 수 있다.
구체적으로 마지막으로 프로그램된 페이지를 검출하기 위한 리드 동작 시 각각의 비트라인에 인가되는 비트라인 전압은, 선택된 워드라인에 연결된 메모리 셀들을 리드 할 때와 다른 기준 전압일 수 있다. 또, 각각의 비트라인에 연결된 프로그램된 메모리 셀들의 개수에 따라, 비트라인에 인가되는 비트라인 전압은 상이할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터 데이터와 논리 어드레스(Logical Address, LA)를 입력 받고, 논리 어드레스(LA)를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 어드레스(Physical Address, PA)로 변환할 수 있다. 또한 메모리 컨트롤러(200)은 논리 어드레스(LA)와 물리 어드레스(PA) 간의 맵핑(mapping) 관계를 구성하는 맵핑 정보를 버퍼 메모리에 저장할 수 있다.
메모리 컨트롤러(200)는 호스트(300)의 요청(request)에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(200)는 프로그램 커맨드, 물리 어드레스(Physical Address, PA) 및 데이터를 메모리 장치(100)에 제공할 수 있다. 리드 동작 시, 메모리 컨트롤러(200)는 리드 커맨드 및 물리 어드레스(PA)를 메모리 장치(100)에 제공할 수 있다. 소거 동작 시, 메모리 컨트롤러(200)는 소거 커맨드 및 물리 어드레스(PA)를 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터의 요청 없이, 자체적으로 프로그램 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(100)에 전송할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling)을 위한 프로그램 동작, 가비지 컬렉션(garbage collection)을 위한 프로그램 동작과 같은 배경(background) 동작들을 수행하기 위해 커맨드, 어드레스 및 데이터를 메모리 장치(100)로 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 마지막 페이지 관리부(220)를 포함할 수 있다. 마지막 페이지 관리부(220)는 서든 파워 오프(Sudden Power Off, SPO) 발생 시, 프로그램 동작을 수행 중이었던 메모리 블록에서 마지막으로 프로그램된 페이지인 마지막 페이지를 검출할 수 있다. 즉, 서든 파워 오프(SPO) 발생 시, 메모리 장치(100)에 포함된 복수의 메모리 블록들 중 프로그램 동작을 수행 중이었던 메모리 블록에서 마지막으로 프로그램된 페이지인 마지막 페이지를 검출할 수 있다.
구체적으로, 메모리 장치(100)가 프로그램 동작을 수행 중에, 서든 파워 오프(SPO)가 발생하면, 메모리 장치(100)는 수행 중인 프로그램 동작을 완료하지 못할 수 있다. 이 경우 마지막 페이지의 검출이 필요할 수 있다. 마지막으로 프로그램된 페이지가 프로그램 동작을 완료하지 못한 경우, 새로운 페이지에 프로그램 동작이 다시 수행될 수 있다.
종래에는 마지막 페이지를 찾기 위해, 메모리 장치(100)는 복수의 워드라인들을 처음부터 마지막 워드라인까지 순차적으로 리드하였다. 리드 동작 수행 중에, 메모리 장치(100)가 소거 된 페이지를 리드하면, 소거된 페이지를 리드 하기 전에 리드 된 페이지를 마지막 페이지로 취급하였다.
그러나 이러한 방법은, 워드라인들을 리드하는 횟수가 많아져 많은 시간이 소모되고, 리드 디스터번스를 야기할 수 있다.
본 발명의 실시 예에 따르면, 메모리 장치(100)는 프로그램 동작이 수행된 워드라인의 위치를 나타내는 데이터인 디텍트 데이터를 저장할 수 있다. 메모리 컨트롤러(200)는 서든 파워 오프(SPO)가 발생한 경우, 디텍트 데이터를 리드하여 마지막 페이지를 식별할 수 있다.
구체적으로, 마지막 페이지 관리부(220)는 데이터를 메모리 장치(100)에 저장할 때, 데이터가 저장되는 워드라인에 따라 디텍트 데이터를 생성할 수 있다. 마지막 페이지 관리부(220)는 저장할 데이터와 디텍트 데이터를 함께 메모리 장치(100)에 저장할 수 있다. 실시 예에서, 저장할 데이터는 메모리 셀 어레이(미도시) 메인영역에 저장되고, 디텍트 데이터는 스페어영역에 저장될 수 있다.
서든 파워 오프(SPO)가 발생하면, 마지막 페이지 관리부(220)는 메모리 장치(100)에 마지막 페이지 리드 커맨드를 제공할 수 있다. 메모리 장치(100)는 마지막 페이지 리드 커맨드에 응답하여, 선택된 메모리 블록에 포함된 복수의 페이지들에 대한 리드 동작을 수행할 수 있다.
실시 예에서, 메모리 장치(100)는 선택된 메모리 블록의 스페어영역에 저장된 디텍트 데이터를 리드하여 마지막 페이지 데이터를 획득할 수 있다. 메모리 장치(100)는 획득된 마지막 페이지 데이터를 마지막 페이지 관리부(220)에 제공할 수 있다. 구체적으로, 메모리 장치(100)는 마지막 페이지 리드 커맨드에 응답하여, 메모리 장치(100)에 포함된 복수의 메모리 블록들 중 마지막으로 프로그램 동작이 수행된 메모리 블록의 디텍트 데이터를 마지막 페이지 데이터로 메모리 컨트롤러(200)에 제공할 수 있다.
마지막 페이지 관리부(220)는 메모리 장치(100)로부터 제공받은 마지막 페이지 데이터를 이용하여 마지막으로 프로그램된 페이지를 검출할 수 있다.
실시 예에서, 메모리 컨트롤러(200)가 적어도 둘 이상의 메모리 장치(100)들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해 메모리 장치(100)들을 인터리빙 방식에 따라 제어할 수 있다.
호스트(300)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 저장 장치(50)와 통신할 수 있다.
도 2는 도 1의 쓰기 동작 제어부의 구조를 설명하기 위한 도면이다.
도 2를 참조하면, 쓰기 동작 제어부(210)는 호스트 인터페이스(211), 커맨드 생성부(212) 및 맵핑 정보 저장부(213)를 포함할 수 있다.
호스트 인터페이스(211)는 도 1을 참조하여 설명된 호스트(300)로부터 쓰기 요청을 수신할 수 있다. 쓰기 요청은 메모리 장치(100)에 데이터를 저장하기 위한 요청일 수 있다. 호스트 인터페이스(211)는 호스트(300)로부터 수신된 쓰기 요청을 커맨트 생성부(212)에 제공할 수 있다.
커맨드 생성부(212)는 호스트 인터페이스(211)로부터 수신된 쓰기 요청에 따라 프로그램 커맨드를 생성할 수 있다.
구체적으로, 커맨드 생성부(212)는 쓰기 요청에 따라 데이터를 저장할 워드라인을 결정할 있다. 커맨드 생성부(212)는 데이터를 저장할 워드라인을 결정하기 위해, 맵핑 정보 저장부(213)로부터 맵핑 정보를 제공받을 수 있다. 커맨드 생성부(212)는 맵핑 정보에 따라 쓰기 요청을 수행할 어드레스를 생성할 수 있다.
커맨드 생성부(212)는 데이터를 저장할 워드라인에 결정되면, 프로그램 동작이 수행되는 워드라인의 위치를 나타내기 위한 디텍트 데이터를 생성할 수 있다. 커맨드 생성부(212)는 호스트로부터 제공받은 쓰기 요청 데이터 및 디텍트 데이터를 메모리 장치(100)에 저장하기 위한 프로그램 커맨드를 생성할 수 있다. 생성된 프로그램 커맨드는 메모리 장치(100)에 제공될 수 있다.
맵핑 정보 저장부(213)는 커맨드 생성부(212)에 맵핑 정보를 제공할 수 있다. 맵핑 정보는 호스트(300)로 제공 받은 논리 어드레스(Logical Address, LA)를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 어드레스(Physical Address, PA)로 변환한 정보를 포함할 수 있다. 커맨드 생성부(212)에 제공되는 맵핑 정보에 따라, 호스트(300)로부터 수신된 쓰기 요청에 대한 데이터를 저장할 워드라인이 결정될 수 있다.
도 3은 도 1의 마지막 페이지 관리부의 구조를 설명하기 위한 도면이다.
도 3을 참조하면, 마지막 페이지 관리부(220)는 서든 파워 오프 감지부(221), 프로그램 히스토리 저장부(222), 마지막 페이지 리드 제어부(223) 및 마지막 페이지 판단부(224)를 포함할 수 있다.
서든 파워 오프 감지부(221)는 메모리 장치에 서든 파워 오프(SPO)가 발생했는지 여부를 감지할 수 있다. 서든 파워 오프(SPO)가 발생하는 경우, 리커버리(Recovery)를 위해 서든 파워 오프(SPO)가 발생했을 때, 동작 중이었던 메모리 블록의 정보가 필요할 수 있다.
서든 파워 오프 감지부(221)는 도 1을 참조하여 설명된 저장 장치(50)에 공급되는 전압 레벨을 모니터링 할 수 있다. 서든 파워 오프 감지부(221)는 공급되는 전압의 레벨이 일정 수준 이하로 강하하면, 서든 파워 오프(SPO)가 발생한 것으로 결정할 수 있다. 서든 파워 오프(SPO) 발생시, 감지 정보를 프로그램 히스토리 저장부(222)에 제공할 수 있다.
프로그램 히스토리 저장부(222)는 마지막으로 프로그램 동작이 수행된 메모리 블록에 관한 정보인 메모리 블록 정보를 마지막 페이지 리드 제어부(223)에 제공할 수 있다. 구체적으로, 프로그램 히스토리 저장부(222)는 메모리 장치(100)에 포함된 복수의 메모리 블록들 중 서든 파워 오프(SPO) 발생 전 마지막으로 프로그램 동작이 수행 된 메모리 블록에 관한 정보인 메모리 블록 정보를 마지막 페이지 리드 제어부(223)에 제공할 수 있다.
실시 예에서, 프로그램 히스토리 저장부(222)는 맵핑 정보를 포함할 수 있다. 맵핑 정보는 논리 어드레스(LA)와 물리 어드레스(PA) 간의 맵핑(mapping) 관계에 관한 정보일 수 있다. 프로그램 히스토리 저장부(222)는 맵핑 정보를 통해 서든 파워 오프(SPO) 발생 전, 마지막으로 프로그램 동작이 수행된 메모리 블록 정보를 생성할 수 있다.
마지막 페이지 리드 제어부(223)는 마지막으로 프로그램된 페이지인 마지막 페이지를 검출하기 위한 동작을 수행할 수 있다.
예를 들어, 마지막 페이지 리드 제어부(223)는 메모리 장치(100)에 마지막 페이지 리드 커맨드를 제공할 수 있다. 마지막 페이지 리드 커맨드는 마지막 페이지를 검출하기 위한 커맨드일 수 있다. 마지막 페이지 리드 커맨드를 제공받은 메모리 장치(100)는 메모리 블록 정보를 이용하여, 해당 메모리 블록에 대한 리드 동작을 수행할 수 있다.
메모리 장치(100)는 해당 메모리 블록에 연결된 전체 워드라인들 또는 전체 워드라인들을 그룹으로 나누어 리드 동작을 수행할 수 있다. 또 메모리 장치(100)는 각각의 리드 동작 시, 동일한 레벨의 리드 전압 또는 서로 다른 레벨의 리드 전압을 워드라인들에 인가할 수 있다. 메모리 장치(100)는 해당 메모리 블록의 워드라인들을 리드 한 결과인 마지막 페이지 데이터를 마지막 페이지 리드 제어부(223)에 제공할 수 있다. 마지막 페이지 데이터는 마지막 페이지를 검출하기 위한 데이터일 수 있다.
마지막 페이지 판단부(224)는 마지막 페이지 리드 제어부(223)로부터 마지막 페이지 데이터를 제공받을 수 있다. 마지막 페이지 판단부(224)는 마지막 페이지 데이터를 이용하여 서든 파워 오프(SPO)가 발생한 메모리 블록에서 마지막으로 프로그램된 페이지를 검출할 수 있다. 마지막 페이지 판단부(224)가 마지막으로 프로그램된 페이지를 검출하면, 메모리 장치(100)는 해당 페이지에 저장될 데이터를 다른 페이지에 다시 프로그램 할 수 있다.
도 4는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 4를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직(125)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 어드레스 디코더(121)에 연결되고, 비트 라인들(BL1~BLm)을 통해 읽기 및 쓰기 회로(123)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성(nonvolatile) 메모리 셀들이다.
메모리 셀 어레이(110)에 포함된 복수의 메모리 셀들은 그 용도에 따라 복수의 블록들로 구분되어 사용될 수 있다. 반도체 메모리 장치(100)를 제어하기 위해서 필요한 다양한 설정 정보들인 시스템 정보은 복수의 블록들에 저장될 수 있다.
제 1 내지 제 z 메모리 블록들(BLK1~BLKz) 각각은 복수의 셀 스트링들을 포함한다. 제 1 내지 제 m 셀 스트링들은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)에 연결된다. 제 1 내지 제 m 셀 스트링들 각각은 드레인 선택 트랜지스터, 직렬 연결된 복수의 메모리 셀들 및 소스 선택 트랜지스터를 포함한다. 드레인 선택 트랜지스터(DST)는 드레인 선택 라인(DSL)에 연결된다. 제 1 내지 제 n 메모리 셀들은 각각 제 1 내지 제 n 워드 라인들에 연결된다. 소스 선택 트랜지스터(SST)는 소스 선택 라인(SSL)에 연결된다. 드레인 선택 트랜지스터(DST)의 드레인 측은 해당 비트 라인에 연결된다. 제 1 내지 제 m 셀 스트링들의 드레인 선택 트랜지스터들은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)에 연결된다. 소스 선택 트랜지스터(SST)의 소스 측은 공통 소스 라인(CSL)에 연결된다. 실시 예로서, 공통 소스 라인(CSL)은 제 1 내지 제 z 메모리 블록들(BLK1~BLKz)에 공통 연결될 수 있다. 드레인 선택 라인(DSL1), 제 1 내지 제 n 워드 라인들(WL1~WLn), 및 소스 선택 라인(SSL1)은 행 라인들(RL)에 포함된다. 드레인 선택 라인(DSL), 제 1 내지 제 n 워드 라인들(WL1~WLn), 및 소스 선택 라인(SSL)은 어드레스 디코더(121)에 의해 제어된다. 공통 소스 라인(CSL)은 제어 로직(125)에 의해 제어된다. 제 1 내지 제 m 비트 라인들(BL1~BLm)은 읽기 및 쓰기 회로(123)에 의해 제어된다.
주변 회로(120)는 어드레스 디코더(121), 전압 발생기(122), 읽기 및 쓰기 회로(123), 데이터 입출력 회로(124) 및 제어 로직(125)을 포함한다.
어드레스 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(121)는 제어 로직(125)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(121)는 제어 로직(125)을 통해 어드레스(ADDR)를 수신한다.
실시 예로서, 반도체 메모리 장치(100)의 프로그램 동작 및 읽기 동작은 페이지 단위로 수행된다.
프로그램 및 읽기 동작 시에, 제어 로직(125)이 수신한 어드레스(ADDR)는 블록 어드레스 및 행 어드레스를 포함할 것이다. 어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 하나의 메모리 블록을 선택한다.
어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 행 어드레스에 따라 전압 발생기(122)로부터 제공받은 전압들을 행 라인들(RL)에 인가하여 선택된 메모리 블록의 하나의 워드 라인을 선택한다.
소거 동작 시에 어드레스(ADDR)는 블록 어드레스를 포함한다. 어드레스 디코더(121)은 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택한다. 소거 동작은 하나의 메모리 블록 전체 또는 일부에 대해서 수행될 수 있다.
부분 소거 동작 시에 어드레스(ADDR)은 블록 및 행 어드레스들을 포함할 것이다. 어드레스 디코더(121)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 하나의 메모리 블록을 선택한다.
어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 행 어드레스들을 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 행 어드레스들에 따라 전압 발생기(122)로부터 제공받은 전압들을 행 라인들(RL)들에 인가하여 선택된 메모리 블록의 적어도 하나의 워드 라인을 선택한다.
실시 예로서, 어드레스 디코더(121)은 블록 디코더, 워드라인 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
전압 발생기(122)는 반도체 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 전압 발생기(122)는 제어 로직(125)의 제어에 응답하여 동작한다.
실시 예로서, 전압 발생기(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 발생기(122)에서 생성된 내부 전원 전압은 반도체 메모리 장치(100)의 동작 전압으로서 사용된다.
실시 예로서, 전압 발생기(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다. 예를 들면, 전압 발생기(122)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(125)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다. 생성된 복수의 전압들은 어드레스 디코더(121)에 의해 선택된 워드 라인들에 인가된다.
프로그램 동작 시에, 전압 발생기(122)는 고전압의 프로그램 펄스 및 프로그램 펄스보다 낮은 패스 펄스를 생성할 것이다. 읽기 동작 시에, 전압 발생기(122)는 리드 전압 및 리드 전압보다 높은 패스 전압을 생성할 것이다. 소거 동작 시에, 전압 발생기(122)는 소거 전압을 생성할 것이다.
읽기 및 쓰기 회로(123)는 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)을 포함한다. 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 제어 로직(125)의 제어에 응답하여 동작한다.
제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124)와 데이터를 통신한다. 프로그램 시에, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124) 및 데이터 라인들(DL)을 통해 저장될 데이터(DATA)를 수신한다.
프로그램 동작 시, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 워드 라인에 프로그램 펄스가 인가될 때, 저장될 데이터(DATA)를 데이터 입출력 회로(124)를 통해 수신한 데이터(DATA)를 비트 라인들(BL1~BLm)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램 된다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트 라인과 연결된 메모리 셀은 상승된 문턱 전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트 라인과 연결된 메모리 셀의 문턱 전압은 유지될 것이다. 프로그램 검증 동작 시에, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 메모리 셀들로부터 비트 라인들(BL1~BLm)을 통해 페이지 데이터를 읽는다.
읽기 동작 시, 읽기 및 쓰기 회로(123)는 선택된 페이지의 메모리 셀들로부터 비트 라인들(BL)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 데이터 입출력 회로(124)로 출력한다. 소거 동작 시에, 읽기 및 쓰기 회로(123)는 비트 라인들(BL)을 플로팅(floating) 시킬 수 있다.
실시 예로서, 읽기 및 쓰기 회로(123)는 열 선택 회로를 포함할 수 있다.
데이터 입출력 회로(124)는 데이터 라인들(DL)을 통해 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)에 연결된다. 데이터 입출력 회로(124)는 제어 로직(125)의 제어에 응답하여 동작한다. 프로그램 시에, 데이터 입출력 회로(124)는 외부 컨트롤러(미도시)로부터 저장될 데이터(DATA)를 수신한다.
제어 로직(125)은 어드레스 디코더(121), 전압 발생기(122), 읽기 및 쓰기 회로(123) 및 데이터 입출력 회로(124)에 연결된다. 제어 로직(125)은 반도체 메모리 장치(100)의 전반적인 동작을 제어할 수 있다. 제어 로직(125)은 외부 컨트롤러로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신한다. 제어 로직(125)은 커맨드(CMD)에 응답하여 어드레스 디코더(121), 전압 발생기(122), 읽기 및 쓰기 회로(123) 및 데이터 입출력 회로(124)를 제어하도록 구성된다.
실시 예에서, 제어 로직(125)은 워드라인 전압 제어부(126) 및 비트라인 전압 제어부(127)를 포함할 수 있다.
워드라인 전압 제어부(126)는 마지막으로 프로그램된 페이지를 검출하기 위한 리드 전압을 제어할 수 있다.
구체적으로, 리드 동작 시, 마지막으로 프로그램된 페이지를 검출하기 위해, 메모리 블록에 포함된 복수의 페이지들 전체 또는 메모리 블록에 연결된 복수의 워드라인들 중 적어도 둘 이상의 워드라인에 연결된 메모리 셀들을 동시에 리드할 수 있다.
메모리 장치(100)가 메모리 블록에 포함된 복수의 페이지들 전체를 동시에 리드하는 경우, 워드라인 전압 제어부(126)는 모든 워드라인들에 동일한 레벨의 리드 전압을 인가할 수 있다. 메모리 장치(100)가 메모리 블록에 연결된 복수의 워드라인들 중 적어도 둘 이상의 워드라인에 연결된 메모리 셀들을 동시에 리드하는 경우, 워드라인 전압 제어부(126)는 전체 워드라인들에 동일한 레벨의 리드 전압을 인가하거나, 적어도 둘 이상의 워드라인들에 동일한 레벨의 리드 전압을 인가할 수 있다. 워드라인 전압 제어부(126)가 결정하는 리드 전압의 레벨은 메모리 블록에 연결된 워드라인의 개수 및 비트라인의 개수에 따라 결정될 수 있다.
비트라인 전압 제어부(127)는, 리드 동작 시, 각각의 비트라인에 인가되는 비트라인 전압을 제어할 수 있다.
구체적으로, 복수의 워드라인들 중 선택된 워드라인에 연결된 메모리 셀들에 대한 리드 동작 또는 마지막으로 프로그램된 페이지를 검출하기 위해, 복수의 워드라인들 전체에 연결된 메모리 셀들에 대한 리드 동작이 수행될 수 있다. 각각의 리드 동작 시, 리드 동작이 수행되는 메모리 셀들의 개수가 다르기 때문에, 리드 동작에 사용되는 기준 전압 또는 기준 전류는 상이할 수 있다. 따라서 비트라인 전압 제어부(127)는 마지막으로 프로그램된 페이지를 검출하기 위한 리드 동작 시, 선택된 워드라인에 연결된 메모리 셀들을 리드 할 때와 다른 비트라인 전압을 비트라인에 인가할 수 있다.
도 5는 도 4의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 5를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 6 및 도 7을 참조하여 더 상세히 설명된다.
도 6은 도 5의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 6을 참조하면, 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 6에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 6에서, 제 1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 4에서, 제 1 열의 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제 1 행의 셀 스트링들(CS11~CS1m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써, 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 7은 도 5의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 7을 참조하면 메모리 블록(BLKb)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제 1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 7의 메모리 블록(BLKb)은 도 6의 메모리 블록(BLKa)과 유사한 등가 회로를 갖는다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKb)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKb)의 크기는 감소하는 반면 메모리 블록(BLKb)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKb)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 8은 본 발명의 실시 예에 따른 디텍트 데이터를 프로그램 하고, 디텍트 데이터를 이용하여, 마지막으로 프로그램된 페이지를 검출하는 방법을 설명하기 위한 도면이다.
도 8을 참조하면, 도 8은 도 4의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록 및 읽기 및 쓰기 회로(123)에 포함된 페이지 버퍼들(Page Buffer)을 나타낸다. 4개의 워드라인(WL0~WL3) 및 8개의 비트라인들(BL0~BL7)이 메모리 블록에 연결될 수 있다. 메모리 블록에서, 워드라인과 비트라인이 교차하는 지점에 메모리 셀이 존재할 수 있다. 하나의 워드라인에 연결된 복수의 메모리 셀들은 하나의 페이지를 구성할 수 있다.
도 8에서는, 워드라인의 개수가 4개, 비트라인의 개수가 8개지만, 더 많은 수의 워드라인 및 비트라인들이 메모리 블록에 연결될 수 있다.
메모리 블록에 포함된 셀들은 메인영역에 포함된 메모리 셀들 및 스페어영역에 포함된 메모리 셀들로 구분될 수 있다.
구체적으로, 메인영역에 포함된 메모리 셀들은 호스트(300)의 쓰기 요청에 대응하는 데이터를 저장하기 위한 메모리 셀들일 수 있다. 메인영역에서 음영으로 처리된 부분은 동일한 페이지에 포함된 메모리 셀들 중 적어도 하나가 프로그램 되었음을 나타낼 수 있다.
스페어영역에 포함된 셀들은 디텍트 데이터를 저장하기 위한 메모리 셀들일 수 있다. 디텍트 데이터는 프로그램 된 페이지의 위치를 나타내기 위한 데이터일 수 있다. 스페어영역에 포함된 메모리 셀들은, 메인영역에 포함된 메모리 셀들이 프로그램 될 때, 동시에 프로그램 될 수 있다.
실시 예에서, 복수의 메모리 셀들은 제0 워드라인(WL0)에 연결된 메모리 셀들부터 제3 워드라인(WL3)에 연결된 메모리 셀들까지 순차적으로 프로그램 될 수 있다. 각 워드라인에 연결된 메모리 셀들이 순차적으로 프로그램 될 때, 스페어영역에 포함된 메모리 셀들은 최외각 비트라인인 제0 비트라인(BL0)에 연결된 메모리 셀부터 순차적으로 프로그램 될 수 있다. 즉, 각 워드라인에 연결된 메모리 셀들이 순차적으로 프로그램 될 때, 제0 워드라인(WL0) 및 제0 비트라인(BL0), 제1 워드라인(WL1) 및 제1 비트라인(BL1), 제3 워드라인(WL3) 및 제3 비트라인(BL3)에 각각 연결된 메모리 셀이 순차적으로 프로그램 될 수 있다.
실시 예에서, 제0 워드라인(WL0)에 연결된 메모리 셀들이 프로그램 될 수 있다. 제0 워드라인(WL0)에 연결된 메모리 셀들을 포함하는 제0 페이지(Page0)가 프로그램 되었음을 나타내기 위해, 디텍트 데이터가 스페어영역에 저장될 수 있다. 디텍트 데이터를 저장하기 위해, 제0 워드라인(WL0)에 연결된 메모리 셀들 중 스페어영역의 메모리 셀들이 프로그램 될 수 있다. 스페어영역의 메모리 셀들 중 제0 워드라인(WL0)에 대응되는 적어도 어느 하나의 비트라인에 연결된 메모리 셀이 프로그램 될 수 있다.
구체적으로, 제0 페이지(Page0)의 위치를 나타내는 메모리 셀은 제0 워드라인(WL0) 및 제0 비트라인(BL0)에 연결된 메모리 셀일 수 있다. 따라서 제0 페이지(Page0)의 메인영역의 메모리 셀들이 프로그램 될 때, 제0 워드라인(WL0) 및 제0 비트라인(BL0)에 연결된 메모리 셀이 동시에 프로그램 될 수 있다. 제0 워드라인(WL0) 및 제0 비트라인(BL0)에 연결된 메모리 셀이 프로그램 되면, 후술하는 리드 동작 시, 프로그램 동작이 수행된 제0 페이지(Page0)의 위치가 검출될 수 있다.
실시 예에서, 제1 워드라인(WL1)에 연결된 메모리 셀들이 프로그램 될 수 있다. 제1 워드라인(WL1)에 연결된 메모리 셀들을 포함하는 제1 페이지(Page1)가 프로그램 되었음을 나타내기 위한 디텍트 데이터가 스페어영역에 저장될 수 있다. 디텍트 데이터를 저장하기 위해, 제1 워드라인(WL1)에 연결된 메모리 셀들 중 스페어영역의 메모리 셀들이 프로그램 될 수 있다. 스페어영역의 메모리 셀들 중 제1 워드라인(WL1)에 대응되는 적어도 어느 하나의 비트라인에 연결된 메모리 셀이 프로그램 될 수 있다.
구체적으로, 제1 페이지(Page1)의 위치를 나타내는 메모리 셀은 제1 워드라인(WL1) 및 제1 비트라인(BL1)에 연결된 메모리 셀일 수 있다. 따라서 제1 페이지(Page1)의 메인영역의 메모리 셀들이 프로그램 될 때, 제1 워드라인(WL1) 및 제1 비트라인(BL1)에 연결된 메모리 셀이 동시에 프로그램 될 수 있다.
메모리 장치(100)는 프로그램 동작을 수행한 후, 마지막으로 프로그램된 페이지(Last Programed Page)를 검출하기 위한 마지막 페이지 리드 동작을 수행할 수 있다.
실시 예에서, 메모리 장치(100)는 마지막 페이지 리드 동작 시, 메모리 블록에 포함된 복수의 페이지들을 동시에 리드할 수 있다. 구체적으로, 메모리 장치(100)는 마지막 페이지 리드 커맨드에 응답하여, 메모리 장치(100)에 포함된 복수의 메모리 블록들 중 마지막으로 프로그램 동작이 수행된 메모리 블록에 포함된 복수의 페이지들을 동시에 리드할 수 있다. 또, 메모리 장치(100)는 복수의 페이지들을 동시에 리드 한 데이터를 마지막 페이지에 관한 정보로 메모리 컨트롤러(200)에 제공할 수 있다.
복수의 페이지들을 동시에 리드하기 위해, 메모리 블록에 연결된 모든 워드라인들에 동일한 레벨의 리드 전압(Vread)이 인가될 수 있다. 구체적으로, 메모리 장치(100)는 마지막 페이지 리드 커맨드에 응답하여, 복수의 메모리 블록들 중 마지막으로 프로그램 동작이 수행 된 메모리 블록에 연결된 복수의 워드라인들에 동일한 리드 전압을 동시에 인가하여 마지막 페이지에 관한 정보를 리드할 수 있다.
리드 전압은 소거 상태와 프로그램 상태를 구분하는 리드 전압일 수 있다.
메모리 장치(100)는 비트라인을 통해, 메인영역에 저장된 데이터뿐만 아니라, 프로그램된 페이지의 위치를 나타내는 디텍트 데이터를 리드할 수 있다. 구체적으로, 메모리 장치(100)는 마지막 페이지 리드 커맨드에 응답하여, 메모리 장치(100)에 포함된 복수의 메모리 블록들 중 마지막으로 프로그램 동작이 수행된 메모리 블록의 디텍트 데이터를 마지막 페이지 데이터로 메모리 컨트롤러(200)에 제공할 수 있다.
실시 예에서, 하나의 비트라인에 연결된 복수의 메모리 셀들은 AND 연산으로 리드 되고, 리드된 데이터는 페이지 버퍼(Page Buffer)에 저장될 수 있다. 페이지 버퍼(Page Buffer)에 저장된 데이터들 중 음영으로 처리된 부분, 즉 메인영역에 저장된 데이터는 프로그램 된 데이터일 수 있다. 페이지 버퍼(Page Buffer)에 저장된 데이터 중 스페어영역에 저장된 데이터는 마지막 페이지 데이터일 수 있다. 스페어영역의 하나의 비트라인에 연결된 복수의 메모리 셀들 중 적어도 어느 하나가 프로그램된 경우, 해당 비트라인을 통해 리드된 데이터는 “0”일 수 있다.
마지막 페이지 데이터에 비트 플립이 발생할 수 있다. 비트 플립이 발생함에 따라, 데이터 비트가 0에서 1 또는 1에서 0으로 변경될 수 있다. 비트 플립은 메모리 셀이 낮은 레벨로 프로그램 될 때 발생할 수 있다. 비트 플립에 의해 마지막 페이지 데이터가 변경되면, 프로그램된 페이지의 위치를 검출할 수 없다. 따라서, 제0 페이지(Page0)의 위치를 나타내기 위해, 제1 워드라인(WL1) 및 제0 비트라인(BL0)에 연결된 메모리 셀(Programed Cell 10)이 추가적으로 프로그램 될 수 있다.
페이지 버퍼(Page Buffer)에 저장된 마지막 페이지 데이터는 “1100”일 수 있다. 마지막 페이지 데이터를 통해, 제0 페이지(Page0) 및 제1 페이지(Page1)가 프로그램 되었음을 알 수 있다. 따라서, 마지막으로 프로그램된 페이지(Last Programed Page)는 제1 페이지(Page1)일 수 있다.
도 9는 도 8을 참조하여 설명된 실시 예를 적용한 메모리 블록의 예를 설명하기 위한 도면이다.
도 9를 참조하면, 도 9에서는, 워드라인의 개수가 32개(WL0~WL31), 비트라인의 개수가 N개(BL0~BLN)지만, 더 많은 수의 워드라인 및 비트라인들이 메모리 블록에 연결될 수 있다. 메모리 블록에서, 워드라인과 비트라인이 교차하는 지점에 메모리 셀이 존재할 수 있다. 하나의 워드라인에 연결된 복수의 메모리 셀들은 하나의 페이지를 구성할 수 있다. 즉 제0 워드라인(WL0)에 연결된 메모리 셀들은 제0 페이지(Page0), 제1 워드라인(WL1)에 연결된 메모리 셀들은 제1 페이지(Page1), 제2 워드라인(WL2)에 연결된 메모리 셀들은 제2 페이지(Page2), 제3 워드라인(WL3)에 연결된 메모리 셀들은 제3 페이지(Page3)를 각각 구성한다.
실시 예에서, 제0 페이지 내지 제4 페이지(Page0~Page4)에 포함된 메모리 셀들이 프로그램될 수 있다. 메인영역에서 음영으로 처리된 부분은 동일한 페이지에 포함된 메모리 셀들 중 적어도 하나가 프로그램 되었음을 나타낼 수 있다. 제0 페이지 내지 제4 페이지(Page0~Page4)에 포함된 메모리 셀들 중 메인영역에 포함된 메모리 셀들이 프로그램 되었음을 나타내기 위해, 스페어영역에 포함된 메모리 셀들에 디텍트 데이터가 저장될 수 있다. 디텍트 데이터는 프로그램된 페이지의 위치를 나타내는 데이터로, 스페어영역의 메모리 셀들 중 각 워드라인에 대응되는 적어도 어느 하나의 비트라인에 연결된 메모리 셀이 프로그램 될 수 있다.
구체적으로, 제0 워드라인(WL0)은 제0 비트라인(BL0), 제1 워드라인(WL1)은 제1 비트라인(BL1), 제2 워드라인(WL2)은 제2 비트라인(BL2), 제3 워드라인(WL3)은 제3 비트라인 (BL3), 제4 워드라인(WL4)은 제4 비트라인(BL4)에 대응될 수 있다. 즉, 각각의 워드라인은 최외각 비트라인인 제0 비트라인(BL0)부터 제3 비트라인(BL3)까지 순차적으로 대응될 수 있다.
따라서, 제0 워드라인 내지 제4 워드라인(WL0~WL4)에 연결된 메모리 셀들이 프로그램 될 때, 각 워드라인 및 워드라인에 대응되는 비트라인에 연결된 메모리 셀에 디텍트 데이터가 동시에 저장될 수 있다. 디텍트 데이터가 저장되면, 후술하는 리드 동작 시, 마지막 페이지 판단부(224)는 제0 페이지 내지 제4 페이지(Page0~Page4)가 프로그램 되었음을 검출할 수 있다.
각 페이지가 프로그램 되었음을 나타내기 위해, 추가적으로 디텍트 데이터가 저장될 수 있다. 이는 마지막 페이지 데이터에 비트 플립이 발생하는 것을 대비하기 위함이다.
구체적으로, 제0 페이지(Page0)의 위치를 나타내기 위해 제1 워드라인 내지 제4 워드라인(WL1~WL4) 및 제0 비트라인(BL0)에 연결된 메모리 셀들이 프로그램 될 수 있다. 제1 페이지(Page1)의 위치를 나타내기 위해 제2 워드라인 내지 제4 워드라인(WL2~WL4) 및 제1 비트라인(BL1)에 연결된 메모리 셀들이 프로그램 될 수 있다. 제2 페이지(Page2)의 위치를 나타내기 위해 제3 워드라인 내지 제4 워드라인(WL3~WL4) 및 제2 비트라인(BL2)에 연결된 메모리 셀들이 프로그램 될 수 있다. 제3 페이지(Page3)의 위치를 나타내기 위해 제4 워드라인 및 제3 비트라인(BL3)에 연결된 메모리 셀들이 프로그램 될 수 있다.
메모리 장치(100)는 프로그램 동작을 수행한 후, 마지막으로 프로그램된 페이지(Last Programed Page)를 검출하기 위한 마지막 페이지 리드 동작을 수행할 수 있다.
실시 예에서, 마지막 페이지 리드 동작 시, 메모리 블록에 포함된 복수의 페이지들을 동시에 리드할 수 있다. 복수의 페이지들을 동시에 리드하기 위해, 메모리 블록에 연결된 모든 워드라인들(WL0~WL31)에 동일한 리드 전압(Vread)이 인가될 수 있다.
메모리 장치는(100) 리드 동작에 따라, 메인영역에 저장된 데이터뿐만 아니라, 프로그램된 페이지의 위치를 나타내는 디텍트 데이터를 리드할 수 있다.
실시 예에서, 하나의 비트라인에 연결된 복수의 메모리 셀들은 AND 연산으로 리드 되고, 리드된 데이터는 페이지 버퍼(Page Buffer)에 저장될 수 있다. 페이지 버퍼(Page Buffer)에 저장된 데이터들 중 음영으로 처리된 부분, 즉 메인영역에 저장된 데이터는 프로그램 된 데이터일 수 있다. 페이지 버퍼(Page Buffer)에 저장된 데이터 중 스페어영역에 저장된 데이터는 마지막 페이지 데이터일 수 있다. 스페어영역의 하나의 비트라인에 연결된 복수의 메모리 셀들 중 적어도 어느 하나가 프로그램된 경우, 해당 비트라인을 통해 리드된 데이터는 “0”일 수 있다.
페이지 버퍼(Page Buffer)에 저장된 마지막 페이지 데이터는 “11100000”일 수 있다. 마지막 페이지 데이터를 통해, 제0 페이지 내지 제4 페이지(Page0~Page4)가 프로그램 되었음을 알 수 있다. 따라서, 마지막으로 프로그램된 페이지(Last Programed Page)는 제4 페이지(Page4)일 수 있다.
도 10은 본 발명의 다른 실시 예에 따른 디텍트 데이터를 프로그램 하고, 디텍트 데이터를 이용하여, 마지막으로 프로그램된 페이지를 검출하는 방법을 설명하기 위한 도면이다.
도 10을 참조하면, 도 10에서는, 워드라인의 개수가 4개(WL0~WL3), 비트라인의 개수가 8개(BL0~BL7)지만, 더 많은 수의 워드라인 및 비트라인들이 메모리 블록에 연결될 수 있다. 메모리 블록에서, 워드라인과 비트라인이 교차하는 지점에 메모리 셀이 존재할 수 있다. 하나의 워드라인에 연결된 복수의 메모리 셀들은 하나의 페이지를 구성할 수 있다.
도 10는 “Unprogramed Cell 10”을 제외하고는 도 8과 동일하므로, 이하에서는 “Unprogramed Cell 10”에 대해서만 설명한다.
제1 워드라인(WL1)에 연결된 메모리 셀들로 구성된 제1 페이지(Page1)가 프로그램 되었음을 나타내기 위해, 디텍트 데이터가 스페어영역에 저장될 수 있다. 디텍트 데이터를 저장하기 위해, 제1 워드라인(WL1) 및 제0 비트라인(BL0)에 연결된 메모리 셀이 추가적으로 프로그램 될 수 있다. 이는 마지막 페이지 데이터에 비트 플립이 발생하는 것을 대비하기 위함이다. 그러나, 제1 워드라인(WL1) 및 제0 비트라인(BL0)에 연결된 메모리 셀이 추가적으로 프로그램 되면, 프로그램 디스터번스 현상 및 메모리 셀들간 간섭현상에 의해 메모리 셀들이 목표 프로그램 상태로 프로그램 되지 않을 수 있다.
따라서, 각 페이지가 프로그램 되었음을 나타내기 위해, 각 워드라인에 대응되는 비트라인에 연결된 메모리 셀만 프로그램 할 수 있다.
각 페이지가 순차적으로 프로그램 될 때, 스페어영역에 포함된 메모리 셀들은 최외각 비트라인인 제0 비트라인(BL0)에 연결된 메모리 셀부터 순차적으로 프로그램 될 수 있다. 구체적으로, 제0 페이지(Page0)가 프로그램 되었음을 나타내기 위해, 제0 워드라인(WL0) 및 제0 비트라인(BL0)에 연결된 메모리 셀이 프로그램 될 수 있다. 제1 페이지(Page1)가 프로그램 되었음을 나타내기 위해, 제1 워드라인(WL1) 및 제1 비트라인(BL1)에 연결된 메모리 셀이 프로그램 될 수 있다.
메모리 장치(100)는 메모리 블록에 포함된 복수의 페이지들을 동시에 리드하여, 프로그램된 페이지의 위치를 나타내는 디텍트 데이터를 리드할 수 있다. 구체적으로, 하나의 비트라인에 연결된 복수의 메모리 셀들은 AND 연산으로 리드 되고, 리드된 데이터는 페이지 버퍼(Page Buffer)에 저장될 수 있다. 페이지 버퍼(Page Buffer)에 저장된 데이터는 마지막 페이지 데이터일 수 있다. 하나의 비트라인에 연결된 복수의 메모리 셀들 중 적어도 어느 하나가 프로그램 된 경우, 해당 비트라인을 통해 리드된 데이터는 “0”일 수 있다.
제1 워드라인(WL1) 및 제0 비트라인(BL0)에 연결된 메모리 셀인 Unprogramed Cell 10이 프로그램 되지 않더라도, 페이지 버퍼(Page Buffer)에 저장된 마지막 페이지 데이터는 “1100”일 수 있다. 마지막 페이지 데이터를 통해, 제0 페이지(Page0) 및 제1 페이지(Page1)가 프로그램 되었음을 알 수 있다. 따라서, 마지막으로 프로그램된 페이지(Last Programed Page)는 제1 페이지(Page1)일 수 있다.
도 11은 도 10을 참조하여 설명된 실시 예를 적용한 메모리 블록의 예를 설명하기 위한 도면이다.
도 11을 참조하면, 도 11에서는, 워드라인의 개수가 32개(WL0~WL31), 비트라인의 개수가 N개(BL0~BLN)지만, 더 많은 수의 워드라인 및 비트라인들이 메모리 블록에 연결될 수 있다. 메모리 블록에서, 워드라인과 비트라인이 교차하는 지점에 메모리 셀이 존재할 수 있다. 하나의 워드라인에 연결된 복수의 메모리 셀들은 하나의 페이지를 구성할 수 있다. 즉 제0 워드라인(WL0)에 연결된 메모리 셀들은 제0 페이지(Page0), 제1 워드라인(WL1)에 연결된 메모리 셀들은 제1 페이지(Page1), 제2 워드라인(WL2)에 연결된 메모리 셀들은 제2 페이지(Page2), 제3 워드라인(WL3)에 연결된 메모리 셀들은 제3 페이지(Page3)를 각각 구성한다.
도 11은, 프로그램된 페이지의 위치를 나타내기 위한 디텍트 데이터가 저장된 메모리 셀들의 개수를 제외하고는 도 9와 동일하므로, 이하에서는 디텍트 데이터를 저장하는 방법에 대해서만 설명한다.
디텍트 데이터는 각 페이지의 위치를 나타내는 데이터로, 스페어영역의 메모리 셀들 중 각 워드라인에 대응되는 적어도 어느 하나의 비트라인에 연결된 메모리 셀이 프로그램 될 수 있다. 디텍트 데이터를 리드한 데이터인 마지막 페이지 데이터에 비트 플립이 발생하는 것을 방지하기 위해, 추가적으로 스페어영역의 메모리 셀들이 프로그램 될 수 있다. 그러나, 추가적으로 메모리 셀들을 프로그램 하는 경우, 프로그램 디스터번스 현상 및 메모리 셀들간 간섭현상에 의해 메모리 셀들이 목표 프로그램 상태로 프로그램 되지 않을 수 있다.
따라서, 각 페이지가 프로그램 되었음을 나타내기 위해, 각 워드라인에 대응되는 비트라인에 연결된 메모리 셀만 프로그램 할 수 있다. 구체적으로, 제0 페이지(Page0)가 프로그램 되었음을 나타내기 위해, 제0 워드라인(WL0) 및 제0 비트라인(BL0)에 연결된 메모리 셀이 프로그램 될 수 있다. 제1 페이지(Page1)가 프로그램 되었음을 나타내기 위해, 제1 워드라인(WL1) 및 제1 비트라인(BL1)에 연결된 메모리 셀이 프로그램 될 수 있다. 제2 페이지(Page2)가 프로그램 되었음을 나타내기 위해, 제2 워드라인(WL2) 및 제2 비트라인(BL2)에 연결된 메모리 셀만 프로그램 될 수 있다. 제3 페이지(Page3)가 프로그램 되었음을 나타내기 위해, 제3 워드라인(WL3) 및 제3 비트라인(BL3)에 연결된 메모리 셀만 프로그램 될 수 있다. 제4 페이지(Page4)가 프로그램 되었음을 나타내기 위해, 제4 워드라인(WL4) 및 제4 비트라인(BL4)에 연결된 메모리 셀만 프로그램 될 수 있다.
마지막 페이지 리드 동작 시, 각 워드라인에 대응되는 비트라인에 연결된 메모리 셀만 프로그램 하더라도 마지막 페이지 데이터는 동일 할 수 있다. 즉, 페이지 버퍼(Page Buffer)에 저장된 마지막 페이지 데이터는 “11100000”일 수 있다. 마지막 페이지 데이터를 통해 제0 페이지 내지 제4 페이지(Page0~Page4)가 프로그램 되었음을 알 수 있다. 따라서 마지막으로 프로그램된 페이지(Last Programed Page)는 제4 페이지(Page4)일 수 있다.
도 12는 본 발명의 다른 실시 예에 따른 디텍트 데이터를 프로그램 하고, 디텍트 데이터를 이용하여, 마지막으로 프로그램된 페이지를 검출하는 방법을 설명하기 위한 도면이다.
도 12를 참조하면, 도 12에서, 워드라인의 개수가 4개(WL0~WL3), 비트라인의 개수가 6개(BL0~BL5)지만, 더 많은 수의 워드라인 및 비트라인들이 메모리 블록에 연결될 수 있다. 메모리 블록에서, 워드라인과 비트라인이 교차하는 지점에 메모리 셀이 존재할 수 있다. 하나의 워드라인에 연결된 복수의 메모리 셀들은 하나의 페이지를 구성할 수 있다.
실시 예에서, 복수의 워드라인들 중 제0 워드라인 내지 제2 워드라인(WL0~WL2)에 연결된 메모리 셀들에 프로그램 동작이 수행될 수 있다. 제0 워드라인 내지 제2 워드라인(WL0~WL2)에 연결된 메모리 셀들은 각각 제0 페이지 내지 제2 페이지(Page0~Page2)를 구성할 수 있다. 메인영역에서 음영으로 처리된 부분은 동일한 페이지에 포함된 메모리 셀들 중 적어도 하나가 프로그램 되었음을 나타낼 수 있다.
실시 예에서, 각 워드라인에 연결된 메모리 셀들을 포함하는 각각의 페이지가 프로그램 되었음을 나타내기 위한 디텍트 데이터가 스페어영역에 저장될 수 있다. 디텍트 데이터는 프로그램된 페이지의 위치를 나타낼 수 있다. 디텍트 데이터를 저장하기 위해, 스페어영역의 메모리 셀들이 프로그램 될 수 있다. 스페어영역의 메모리 셀들 중 워드라인에 대응되는 적어도 어느 하나의 비트라인에 연결된 메모리 셀이 프로그램 될 수 있다.
구체적으로, 메모리 블록에 연결된 전체 워드라인들의 개수가 스페어영역에 포함된 비트라인의 개수 보다 적을 수 있다. 따라서 워드라인의 번호가 짝수인 워드라인들은 제0 비트라인(BL0)에 대응되고, 워드라인의 번호가 홀수인 워드라인들은 제1 비트라인(BL1)에 대응되는 것으로 가정한다.
디텍트 데이터를 저장하기 위해, 제0 워드라인(WL0) 및 제0 비트라인(BL0)에 연결된 메모리 셀, 제1 워드라인(WL1) 및 제1 비트라인(BL1)에 연결된 메모리 셀, 제2 워드라인(WL2) 및 제0 비트라인(BL0)에 각각 연결된 메모리 셀에 디텍트 데이터가 저장될 수 있다.
메모리 장치(100)는 마지막으로 프로그램된 페이지(Last Programed Page)를 검출하기 위한 마지막 페이지 리드 동작을 수행할 수 있다.
실시 예에서, 메모리 장치(100)는 마지막 페이지 리드 동작 시, 메모리 블록에 포함된 복수의 페이지들을 동시에 리드할 수 있다. 구체적으로, 메모리 장치(100)는 마지막 페이지 리드 커맨드에 응답하여, 메모리 장치(100)에 포함된 복수의 메모리 블록들 중 마지막으로 프로그램 동작이 수행된 메모리 블록에 포함된 복수의 페이지들을 동시에 리드할 수 있다. 또, 메모리 장치(100)는 복수의 페이지들을 동시에 리드 한 데이터를 마지막 페이지에 관한 정보로 메모리 컨트롤러(200)에 제공할 수 있다.
실시 예에서, 메모리 블록에 연결된 전체 워드라인들의 개수가 스페어영역에 포함된 비트라인의 개수 보다 적을 수 있다. 메모리 블록에 연결된 전체 워드라인들의 개수가 적은 경우, 마지막 페이지 리드 동작이 수행되더라도, 마지막으로 프로그램된 페이지(Last Programed Page)의 검출이 불가능할 수 있다. 따라서 메모리 블록에 포함된 복수의 페이지들을 그룹으로 나눌 수 있다. 각 그룹 별로 마지막 페이지 리드 동작이 수행될 수 있다. 구체적으로 복수의 페이지들 중 적어도 둘 이상의 페이지들을 동시에 리드할 수 있다.
복수의 페이지들을 동시에 리드하기 위해, 메모리 블록에 연결된 일부 워드라인들에 동일한 레벨의 리드 전압(Vread)이 인가될 수 있다. 구체적으로, 메모리 장치(100)는 마지막 페이지 리드 커맨드에 응답하여, 복수의 메모리 블록들 중 마지막으로 프로그램 동작이 수행 된 메모리 블록에 연결된 복수의 워드라인들 중 일부 워드라인들에 동일한 리드 전압을 동시에 인가하여 마지막 페이지에 관한 정보를 리드할 수 있다.
실시 예에서, 메모리 블록에 포함된 복수의 페이지들을 제1 그룹(Group1) 및 제2 그룹(Group2)로 나눌 수 있다. 리드 동작이 수행될 수 있다. 제1 그룹(Group1)에는 제0 페이지(Page0) 및 제1 페이지(Page1)가 포함되고, 제2 그룹(Group2)에는 제2 페이지(Page2) 및 제3 페이지(Page3)가 포함될 수 있다. 제1 그룹(Group1) 및 제2 그룹(Group2)에 포함된 페이지들에 대한 리드 동작이 수행되면, 페이지 버퍼(Page Buffer)에 마지막 페이지 데이터가 저장될 수 있다. 마지막 페이지 데이터를 통해, 마지막으로 프로그램된 페이지(Last Programed Page)가 검출될 수 있다.
제1 그룹(Group1) 및 제2 그룹(Group2) 중 제1 그룹(Group1)에 대한 리드 동작이 먼저 수행될 수 있다. 제0 워드라인(WL0) 및 제1 워드라인(WL1)에는 Vread 전압이 인가되고, 제2 워드라인(WL2) 및 제3 워드라인(WL3)에는 Vpass 전압이 인가될 수 있다. 제0 워드라인(WL0) 및 제1 워드라인(WL1)에 연결된 메모리 셀들을 동시에 리드 하여 제0 워드라인(WL0) 및 제1 워드라인(WL1)에 연결된 메모리 셀들이 프로그램 되었는지 여부가 검출될 수 있다.
구체적으로, 제0 비트라인(BL0)에 연결된 메모리 셀들 중 제0 워드라인(WL0)에 연결된 메모리 셀이 프로그램 되었기 때문에 AND 연산을 통해 제0 비트라인(BL0)을 리드한 결과는 “0”일 수 있다. 제1 비트라인(BL1)에 연결된 메모리 셀들 중 제1 워드라인(WL1)에 연결된 메모리 셀이 프로그램 되었기 때문에 AND 연산을 을 통해 제1 비트라인(BL1)을 리드한 결과는 “0”일 수 있다.
따라서, 페이지 버퍼(Page Buffer)에 저장된 마지막 페이지 데이터는 “00”일 수 있다. 마지막 페이지 데이터가 “00”이므로, 제0 페이지(Page0) 및 제1 페이지(Page1)를 리드한 결과로는 마지막으로 프로그램된 페이지(Last Programed Page)가 검출될 수 없다.
제1 그룹(Group1)에 대한 리드 동작이 수행된 이후, 제2 그룹(Group2)에 대한 리드 동작이 수행될 수 있다. 제0 워드라인(WL0) 및 제1 워드라인(WL1)에는 Vpass 전압이 인가되고, 제2 워드라인(WL2) 및 제3 워드라인(WL3)에는 Vread 전압이 인가될 수 있다. 제2 워드라인(WL2) 및 제3 워드라인(WL3)에 연결된 메모리 셀들을 동시에 리드 하여 제2 워드라인(WL2) 및 제3 워드라인(WL3)에 연결된 메모리 셀들이 프로그램 되었는지 여부가 검출될 수 있다.
구체적으로, 제0 비트라인(BL0)에 연결된 메모리 셀들 중 제2 워드라인(WL2)에 연결된 메모리 셀이 프로그램 되었기 때문에 AND 연산을 통해 제0 비트라인(BL0)을 리드한 결과는 “0”일 수 있다. 제1 비트라인(BL1)에 연결된 메모리 셀들 중 제2 워드라인(WL2) 및 제3 워드라인(WL3)에 연결된 메모리 셀은 프로그램 되지 않았기 때문에 제1 비트라인(BL1)을 리드한 결과는 “1”일 수 있다.
따라서, 페이지 버퍼(Page Buffer)에 저장된 마지막 페이지 데이터는 “10”일 수 있다. 마지막 페이지 데이터가 “10”이므로, 마지막으로 프로그램된 페이지(Last Programed Page)는 제2 페이지(Page2)일 수 있다.
도 13은 본 발명의 다른 실시 예에 따른 디텍트 데이터를 프로그램 하고, 디텍트 데이터를 이용하여, 마지막으로 프로그램된 페이지를 검출하는 방법을 설명하기 위한 도면이다.
도 13을 참조하면, 도 13에서, 워드라인의 개수가 4개(WL0~WL3), 비트라인의 개수가 6개(BL0~BL5)지만, 더 많은 수의 워드라인 및 비트라인들이 메모리 블록에 연결될 수 있다. 메모리 블록에서, 워드라인과 비트라인이 교차하는 지점에 메모리 셀이 존재할 수 있다. 하나의 워드라인에 연결된 복수의 메모리 셀들은 하나의 페이지를 구성할 수 있다.
실시 예에서, 각 워드라인에 연결된 메모리 셀들을 포함하는 각각의 페이지가 프로그램 되었음을 나타내기 위한 디텍트 데이터가 스페어영역에 저장될 수 있다. 구체적으로, 메인영역에서 음영으로 처리된 부분은 동일한 페이지에 포함된 메모리 셀들 중 적어도 하나가 프로그램 되었음을 나타낼 수 있다. 디텍트 데이터는 프로그램된 페이지의 위치를 나타낼 수 있다.
메모리 블록에 연결된 전체 워드라인들의 개수가 스페어영역에 포함된 비트라인의 개수 보다 적을 수 있다. 따라서 워드라인의 번호가 짝수인 워드라인들은 제0 비트라인(BL0)에 대응되고, 워드라인의 번호가 홀수인 워드라인들은 제1 비트라인(BL1)에 대응되는 것으로 가정한다.
디텍트 데이터를 저장하기 위해, 스페어영역의 메모리 셀들은 그룹별로 프로그램 될 수 있다. 스페어영역의 메모리 셀들은 하나의 목표 프로그램 상태로 프로그램 될 수도 있지만, 그룹 별로 각각 서로 다른 목표 프로그램 상태로 프로그램 될 수 있다. 따라서, 스페어영역의 메모리 셀들 중 제1 그룹(Group1) 및 제2 그룹(Group2)에 포함된 메모리 셀들의 목표 프로그램 상태는 다를 수 있다. 제1 그룹(Group1)에 포함된 메모리 셀들은 제2 프로그램 상태(P2), 제2 그룹(Group2)에 포함된 메모리 셀들은 제5 프로그램 상태(P5)를 목표 프로그램 상태로 하는 것으로 가정한다.
제0 페이지 내지 제2 페이지(Page0~Page2)가 프로그램 되었음을 나타내기 위해, 스페어영역에 디텍트 데이터가 저장될 수 있다. 따라서 스페어영역의 메모리 셀들이 프로그램 될 수 있다.
구체적으로, 제1 그룹(Group1)에 포함된 메모리 셀들 중 제0 워드라인(WL0) 및 제0 비트라인(BL0)에 연결된 메모리 셀, 제1 워드라인(WL1) 및 제1 비트라인(BL1)에 연결된 메모리 셀이 각각 제2 프로그램 상태(P2)로 프로그램 될 수 있다. 또, 제2 그룹(Group2)에 포함된 메모리 셀들 중 제2 워드라인(WL2) 및 제 제0 비트라인(BL0)에 연결된 메모리 셀이 제5 프로그램 상태(P5)로 프로그램 될 수 있다.
그룹별로 메모리 셀에 디텍트 데이터를 저장한 후, 마지막으로 프로그램 된 페이지를 찾기 위한 마지막 페이지 리드 동작이 수행될 수 있다. 그룹별로 스페어영역의 메모리 셀들이 프로그램 되면, 메모리 장치(100)는 복수의 페이지들을 그룹별로 리드 할 필요가 없다. 따라서 메모리 블록에 연결된 전체 워드라인들에 대해 서로 다른 레벨의 리드 전압을 인가함으로써, 마지막으로 프로그램된 페이지(Last Programed Page)가 검출될 수 있다.
실시 예에서, 메모리 장치(100)는 마지막 페이지 리드 동작 시, 메모리 블록에 포함된 복수의 페이지들을 동시에 리드할 수 있다. 구체적으로, 메모리 장치(100)는 마지막 페이지 리드 커맨드에 응답하여, 메모리 장치(100)에 포함된 복수의 메모리 블록들 중 마지막으로 프로그램 동작이 수행된 메모리 블록에 포함된 복수의 페이지들을 동시에 리드할 수 있다. 또, 메모리 장치(100)는 복수의 페이지들을 동시에 리드 한 데이터를 마지막 페이지에 관한 정보로 메모리 컨트롤러(200)에 제공할 수 있다.
실시 예에서, 마지막으로 프로그램된 페이지(Last Programed Page)를 검출하기 위해, 메모리 블록에 연결된 전체 워드라인들에 동일한 레벨의 리드 전압이 인가될 수 있다. 구체적으로, 메모리 장치(100)는 마지막 페이지 리드 커맨드에 응답하여, 복수의 메모리 블록들 중 마지막으로 프로그램 동작이 수행 된 메모리 블록에 연결된 복수의 워드라인들에 동일한 리드 전압을 동시에 인가하여 마지막 페이지에 관한 정보를 리드할 수 있다.
메모리 블록에 연결된 전체 워드라인들에 리드 전압을 인가하여 마지막으로 프로그램된 페이지(Last Programed Page)의 검출이 불가능하면, 다른 레벨의 리드 전압 레벨이 전체 워드라인들에 인가될 수 있다.
제0 페이지(Page0) 및 제1 페이지(Page1)가 프로그램 되었는지 검출하기 위한 리드 전압의 레벨은 소거 상태와 제2 프로그램 상태(P2)를 구분하는 제1 리드전압(R1)일 수 있다. 제1 리드 전압(R1)이 메모리 블록에 연결된 전체 워드라인들에 인가될 수 있다.
제1 리드 전압(R1)으로 메모리 블록에 포함된 모든 복수의 페이지들 리드하는 경우, 페이지 버퍼에 저장된 마지막 페이지 데이터는 “00”일 수 있다. 마지막 페이지 데이터를 통해, 제0 페이지(Page0) 및 제1 페이지(Page1)가 프로그램 되었음을 알 수 있다. 따라서, 제1 리드 전압(R1)을 이용하여 수행한 리드 동작으로는 마지막으로 프로그램된 페이지(Last Programed Page)가 검출될 수 없다.
다음으로, 제2 페이지(Page2) 및 제3 페이지(Page3)가 프로그램 되었는지 검출하기 위한 리드 전압의 레벨은 제2 프로그램 상태(P2)와 제5 프로그램 상태(P5) 구분하는 제3 리드 전압(R3)일 수 있다.
제3 리드 전압(R3)으로 메모리 블록에 포함된 모든 복수의 페이지들 리드하는 경우, 페이지 버퍼(Page Buffer)에 저장된 마지막 페이지 데이터는 “10”일 수 있다. 마지막 페이지 데이터를 통해, 제2 페이지(Page2)가 프로그램 되었음을 알 수 있다. 따라서, 마지막으로 프로그램된 페이지(Last Programed Page)는 제2 페이지(Page2)일 수 있다.
도 14는 본 발명의 일 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 도면이다.
도 14을 참조하면, S1401 단계에서, 호스트 인터페이스(211)는 호스트(300)로부터 쓰기 요청을 수신할 수 있다. 쓰기 요청은 메모리 장치(100)에 데이터를 저장하기 위한 요청일 수 있다.
S1403 단계에서, 커맨드 생성부(212)는 호스트 인터페이스(211)로부터 수신한 쓰기 요청을 수행할 워드라인을 결정할 수 있다. 커맨드 생성부(212)는 쓰기 요청 및 맵핑 정보 저장부(213)로부터 수신한 맵핑 정보에 따라 데이터를 저장할 워드라인을 결정할 수 있다.
S1405 단계에서, 커맨드 생성부(212)는 결정된 워드라인에 대응되는 디텍트 데이터를 생성할 수 있다. 디텍트 데이터는 프로그램 동작이 수행되는 워드라인의 위치를 나타내기 위한 데이터일 수 있다.
S1407 단계에서, 커맨드 생성부(212)는 데이터 및 디텍트 데이터를 저장하기 위한 프로그램 커맨드를 메모리 장치(100)에 제공할 수 있다. 데이터는 호스트(300)로부터 수신된 쓰기 요청에 대응되는 데이터일 수 있다. 커맨드 생성부(212)가 제공하는 프로그램 커맨드에 따라 데이터 및 디텍트 데이터가 메모리 장치(100)에 저장될 수 있다.
도 15는 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 15를 참조하면, S1501 단계에서, 서든 파워 오프 감지부(221)는 서든 파워 오프(SPO)가 발생했음을 감지할 수 있다. 서든 파워 오프(SPO)에 대한 리커버리(Recovery)를 위해, 서든 파워 오프 감지부(221)는 감지 정보를 프로그램 히스토리 저장부(222)에 제공할 수 있다.
S1503 단계에서, 프로그램 히스토리 저장부(222)에 저장된 맵핑 정보를 이용하여, 서든 파워 오프(SPO) 발생 전, 마지막으로 프로그램이 수행된 메모리 블록을 결정할 수 있다. 프로그램 히스토리 저장부(222)는 프로그램 동작을 수행하기 위해 생성된 맵핑 정보를 포함할 수 있다. 따라서, 맵핑 정보를 통해, 서든 파워 오프(SPO) 발생 전 마지막으로 프로그램 동작을 수행한 메모리 블록을 결정할 수 있다. 프로그램 히스토리 저장부(222)는 해당 메모리 블록 정보를 마지막 페이지 리드 제어부(223)에 제공할 수 있다.
S1505 단계에서, 마지막 페이지 리드 제어부(223)는 메모리 장치(100)에 마지막 페이지 리드 커맨드를 제공할 수 있다. 메모리 장치(100)는 마지막 페이지 리드 커맨드에 응답하여, 마지막 페이지 리드 동작을 수행할 수 있다. 마지막 페이지 리드 동작 시, 메모리 장치(100)는 메모리 블록에 포함된 모든 페이지들을 동시에 리드 하거나, 일부 페이지들을 동시에 리드할 수 있다.
S1507 단계에서, 마지막 페이지 리드 제어부(223)는 마지막 페이지 리드 동작을 수행한 결과인 마지막 페이지 데이터를 메모리 장치(100)로부터 획득할 수 있다. 마지막 페이지 리드 제어부(223)는 획득한 마지막 페이지 데이터를 마지막 페이지 판단부(224)에 제공할 수 있다.
S1509 단계에서, 마지막 페이지 판단부(224)는 마지막 페이지 데이터를 통해, 마지막으로 프로그램된 페이지의 위치를 검출할 수 있다. 마지막 페이지 판단부(224)는 마지막 페이지 데이터를 이용하여, 서든 파워 오프(SPO)가 발생한 메모리 블록에서 마지막으로 프로그램된 페이지를 검출할 수 있다.
도 16은 본 발명의 일 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 도면이다.
도 16을 참조하면, S1601 단계에서, 메모리 장치(100)는 마지막 페이지 리드 제어부(223)로부터 마지막 페이지 리드 커맨드를 수신할 수 있다. 메모리 장치(100)는 마지막 페이지 리드 커맨드에 응답하여, 마지막으로 프로그램된 페이지를 검출하기 위한 마지막 페이지 리드 동작을 수행할 수 있다.
S1603 단계에서, 메모리 장치(100)는 서든 파워 오프(SPO) 발생 시, 마지막으로 프로그램 동작을 수행한 메모리 블록 정보를 이용하여, 메모리 블록에 포함된 모든 페이지들을 동시에 리드할 수 있다. 메모리 블록에 포함된 모든 페이지들을 리드 하기 위해, 메모리 장치(100)는 메모리 블록에 연결된 모든 워드라인들에 동일한 레벨의 리드 전압 또는 서로 다른 레벨의 리드 전압을 인가할 수 있다.
S1605 단계에서, 메모리 장치(100)는 프로그램된 페이지의 위치를 나타내는 디텍트 데이터를 리드한 결과인 마지막 페이지 데이터를 획득할 수 있다. 마지막 페이지 데이터는 페이지 버퍼에 저장될 수 있다. 메모리 장치(100)는 페이지 버퍼에 저장된 마지막 페이지 데이터를 이용하여 마지막으로 프로그램된 페이지를 검출할 수 있다.
도 17은 본 발명의 다른 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 도면이다.
도 17을 참조하면, S1701 단계에서, 메모리 장치(100)는 마지막 페이지 리드 제어부(223)로부터 마지막 페이지 리드 커맨드를 수신할 수 있다. 메모리 장치(100)는 마지막 페이지 리드 커맨드에 응답하여, 마지막으로 프로그램된 페이지를 검출하기 위한 마지막 프로그램 리드 동작을 수행할 수 있다.
S1703 단계에서, 메모리 블록에 연결된 전체 워드라인의 개수와 스페어영역에 포함된 비트라인의 개수를 비교할 수 있다. 메모리 블록에 연결된 전체 워드라인의 개수와 비트라인의 개수를 비교하여, 마지막 프로그램 리드 동작이 결정될 수 있다.
S1705 단계에서, 메모리 블록에 연결된 전체 워드라인의 개수가 스페어영역에 포함된 비트라인의 개수보다 많은지 판단할 수 있다. 전체 워드라인의 개수가 비트라인의 개수보다 많은 경우, S1707 단계로 진행한다. 전체 워드라인의 개수가 비트라인의 개수보다 적은 경우, S1709 단계로 진행한다.
S1707 단계에서, 메모리 블록에 연결된 전체 워드라인의 개수가 비트라인의 개수보다 많기 때문에, 메모리 장치(100)는 메모리 블록에 포함된 복수의 페이지들을 그룹으로 나누어 리드 할 수 있다. 복수의 페이지들을 그룹으로 나누어 리드하는 경우, 각 그룹의 워드라인들에는 동일한 레벨의 리드 전압 및 패스 전압이 인가될 수 있다.
S1709 단계에서, 메모리 블록에 연결된 전체 워드라인의 개수가 비트라인의 개수보다 적기 때문에 메모리 블록에 포함된 모든 페이지들을 동시에 리드할 수 있다. 따라서 메모리 블록에 연결된 전체 워드라인들에 동일한 리드 전압이 동시에 인가될 수 있다.
도 18은 도 1의 메모리 컨트롤러의 다른 실시 예를 설명하기 위한 도면이다.
메모리 컨트롤러(1000)는 호스트(Host) 및 메모리 장치에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 메모리 컨트롤러(1000)는 메모리 장치를 액세스하도록 구성된다. 예를 들면, 메모리 컨트롤러(1000)는 메모리 장치의 쓰기, 읽기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
도 18을 참조하면, 메모리 컨트롤러(1000)는 프로세서부(Processor; 1010), 메모리 버퍼부(Memory Buffer; 1020), 에러 정정부(ECC; 1030), 호스트 인터페이스(Host Interface; 1040), 버퍼 제어부(Buffer Control Circuit; 1050), 메모리 인터페이스(Memory Interface; 1060) 그리고 버스(Bus; 1070)를 포함할 수 있다.
버스(1070)는 메모리 컨트롤러(1000)의 구성 요소들 사이에 채널(channel)을 제공하도록 구성될 수 있다.
프로세서부(1010)는 메모리 컨트롤러(1000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서부(1010)는 호스트 인터페이스(1040)를 통해 외부의 호스트와 통신하고, 메모리 인터페이스(1060)를 통해 메모리 장치와 통신할 수 있다. 또한 프로세서부(1010)는 버퍼 제어부(1050)를 통해 메모리 버퍼부(1020)와 통신할 수 있다. 프로세서부(1010)는 메모리 버퍼부(1020)를 동작 메모리, 캐시 메모리(cache memory) 또는 버퍼 메모리(buffer memory)로 사용하여 저장 장치의 동작을 제어할 수 있다.
프로세서부(1010)는 플래시 변환 계층(FTL)의 기능을 수행할 수 있다. 프로세서부(1010)는 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 어드레스(Logical address, LA)를 물리 어드레스(Physical address, PA)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 어드레스(LA)를 입력 받아, 물리 어드레스(PA)로 변환시킬 수 있다. 플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.
프로세서부(1010)는 호스트(Host)로부터 수신된 데이터를 랜더마이즈하도록 구성된다. 예를 들면, 프로세서부(1010)는 랜더마이징 시드(seed)를 이용하여 호스트(Host)로부터 수신된 데이터를 랜더마이즈할 것이다. 랜더마이즈된 데이터는 저장될 데이터로서 메모리 장치에 제공되어 메모리 셀 어레이에 프로그램된다.
프로세서부(1010)는 리드 동작 시 메모리 장치로부터 수신된 데이터를 디랜더마이즈하도록 구성된다. 예를 들면, 프로세서부(1010)는 디랜더마이징 시드를 이용하여 메모리 장치로부터 수신된 데이터를 디랜더마이즈할 것이다. 디랜더마이즈된 데이터는 호스트(Host)로 출력될 것이다.
실시 예로서, 프로세서부(1010)는 소프트웨어(software) 또는 펌웨어(firmware)를 구동함으로써 랜더마이즈 및 디랜더마이즈를 수행할 수 있다.
메모리 버퍼부(1020)는 프로세서부(1010)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. 메모리 버퍼부(1020)는 프로세서부(1010)가 실행하는 코드들 및 커맨드들을 저장할 수 있다. 메모리 버퍼부(1020)는 프로세서부(1010)에 의해 처리되는 데이터를 저장할 수 있다. 메모리 버퍼부(1020)는 SRAM(Static RAM), 또는 DRAM(Dynamic RAM)을 포함할 수 있다.
에러 정정부(1030)는 에러 정정을 수행할 수 있다. 에러 정정부(1030)는 메모리 인터페이스(1060)를 통해 메모리 장치에 기입될 데이터에 기반하여 에러 정정 인코딩(ECC encoding)을 수행할 수 있다. 에러 정정 인코딩 된 데이터는 메모리 인터페이스(1060)를 통해 메모리 장치로 전달될 수 있다. 에러 정정부(1030)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 수신되는 데이터에 대해 에러 정정 디코딩(ECC decoding)을 수행할 수 있다. 예시적으로, 에러 정정부(1030)는 메모리 인터페이스(1060)의 구성 요소로서 메모리 인터페이스(1060)에 포함될 수 있다.
호스트 인터페이스(1040)는 프로세서부(1010)의 제어에 따라, 외부의 호스트와 통신하도록 구성된다. 호스트 인터페이스(1040)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
버퍼 제어부(1050)는 프로세서부(1010)의 제어에 따라, 메모리 버퍼부(1020)를 제어하도록 구성된다.
메모리 인터페이스(1060)는 프로세서부(1010)의 제어에 따라, 메모리 장치와 통신하도록 구성된다. 메모리 인터페이스(1060)는 채널을 통해 커맨드, 어드레스 및 데이터를 메모리 장치와 통신할 수 있다.
예시적으로, 메모리 컨트롤러(1000)는 메모리 버퍼부(1020) 및 버퍼 제어부(1050)를 포함하지 않을 수 있다.
예시적으로, 프로세서부(1010)는 코드들을 이용하여 메모리 컨트롤러(1000)의 동작을 제어할 수 있다. 프로세서부(1010)는 메모리 컨트롤러(1000)의 내부에 제공되는 불휘발성 메모리 장치(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서부(1010)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 코드들을 로드(load)할 수 있다.
예시적으로, 메모리 컨트롤러(1000)의 버스(1070)는 제어 버스(control bus) 및 데이터 버스(data bus)로 구분될 수 있다. 데이터 버스는 메모리 컨트롤러(1000) 내에서 데이터를 전송하고, 제어 버스는 메모리 컨트롤러(1000) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(1040), 버퍼 제어부(1050), 에러 정정부(1030) 및 메모리 인터페이스(1060)에 연결될 수 있다. 제어 버스는 호스트 인터페이스(1040), 프로세서부(1010), 버퍼 제어부(1050), 메모리 버퍼부(1020) 및 메모리 인터페이스(1060)에 연결될 수 있다.
도 19는 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 19를 참조하면, 메모리 카드 시스템(2000)은 메모리 컨트롤러(2100), 메모리 장치(2200), 및 커넥터(2300)를 포함한다.
메모리 컨트롤러(2100)는 메모리 장치(2200)와 연결된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(2100)는 메모리 장치(2200)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 메모리 장치(2200)는 도 4를 참조하여 설명된 메모리 장치(100)와 동일하게 구현될 수 있다.
예시적으로, 메모리 컨트롤러(2100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
메모리 컨트롤러(2100)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2100)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
예시적으로, 메모리 장치(2200)는 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 불휘발성 메모리 소자들로 구현될 수 있다.
메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 20은 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 20을 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호(SIG)를 주고 받고, 전원 커넥터(3002)를 통해 전원(PWR)을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.
실시 예에서, SSD 컨트롤러(3210)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)의 기능을 수행할 수 있다.
SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호(SIG)는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호(SIG)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 불휘발성 메모리들을 포함할 수 있다.
도 21은 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
도 21을 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.
애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR3 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 불휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.
스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 불휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.
예시적으로, 스토리지 모듈(4400)은 복수의 불휘발성 메모리 장치들을 포함할 수 있고, 복수의 불휘발성 메모리 장치들은 도 3 내지 도 6를 참조하여 설명된 메모리 장치와 동일하게 동작할 수 있다. 스토리지 모듈(4400)은 도 1을 참조하여 설명된 저장 장치(50)와 동일하게 동작할 수 있다.
사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 실시 예들에서, 모든 단계는 선택적으로 수행의 대상이 되거나 생략의 대상이 될 수 있다. 또한 각 실시 예에서 단계들은 반드시 순서대로 일어날 필요는 없으며, 뒤바뀔 수 있다. 한편, 본 명세서와 도면에 개시된 본 명세서의 실시 예들은 본 명세서의 기술 내용을 쉽게 설명하고 본 명세서의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 명세서의 범위를 한정하고자 하는 것은 아니다. 즉 본 명세서의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
한편, 본 명세서와 도면에는 본 발명의 바람직한 실시 예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
50: 저장 장치
100: 메모리 장치
126: 워드라인 전압 제어부
127: 비트라인 전압 제어부
200: 메모리 컨트롤러
210: 쓰기 동작 제어부
220: 마지막 페이지 관리부
300: 호스트

Claims (20)

  1. 메모리 블록에 연결된 복수의 워드라인들에 각각 연결되는 복수의 메모리 셀들을 포함하는 메모리 장치; 및
    상기 복수의 워드라인들 중 선택된 워드라인에 연결된 상기 복수의 메모리 셀들인 선택된 메모리 셀들 중 메인영역에 포함된 메모리 셀들에 데이터를 저장하고, 스페어영역에 포함된 메모리 셀들에 상기 선택된 워드라인의 위치를 나타내는 디텍트 데이터를 저장하는 메모리 컨트롤러;를 포함하는 저장 장치.
  2. 제 1항에 있어서, 상기 디텍트 데이터는,
    상기 스페어영역에 포함된 메모리 셀들 중 상기 선택된 워드라인에 대응되는 적어도 하나 이상의 비트라인에 연결된 메모리 셀들에 저장되는 저장 장치.
  3. 제 1항에 있어서, 상기 디텍트 데이터는,
    상기 스페어영역에 포함된 메모리 셀들 중 최외각 비트라인에 연결된 메모리 셀부터 마지막 비트라인에 연결된 메모리 셀까지 순차적으로 저장되는 저장 장치.
  4. 제 1항에 있어서, 상기 스페어영역에 포함된 메모리 셀들은,
    적어도 둘 이상의 그룹들로 구분되고,
    상기 디텍트 데이터는,
    상기 적어도 둘 이상의 그룹들 중 어느 하나의 그룹에 저장되는 저장 장치.
  5. 제 1항에 있어서, 상기 메모리 컨트롤러는,
    서든 파워 오프를 감지하여 감지 정보를 생성하는 서든 파워 오프 감지부;
    상기 감지 정보에 따라, 상기 메모리 장치에 포함된 복수의 메모리 블록들 중 상기 서든 파워 오프 발생 전 마지막으로 프로그램 동작이 수행 된 메모리 블록에 관한 정보인 메모리 블록 정보를 제공하는 프로그램 히스토리 저장부; 및
    상기 복수의 메모리 블록들 중 상기 마지막으로 프로그램 동작이 수행된 메모리 블록에 포함된 복수의 페이지들 중 마지막으로 프로그램 동작이 수행된 페이지인 마지막 페이지에 관한 정보를 요청하는 마지막 페이지 리드 커맨드를 상기 메모리 장치에 제공하는 마지막 페이지 리드 제어부를 포함하는 저장 장치.
  6. 제 5항에 있어서, 상기 메모리 장치는,
    상기 마지막 페이지 리드 커맨드에 응답하여, 상기 복수의 메모리 블록들 중 상기 마지막으로 프로그램 동작이 수행된 메모리 블록의 상기 디텍트 데이터를 마지막 페이지 데이터로 상기 메모리 컨트롤러에 제공하는 저장 장치.
  7. 제 5항에 있어서, 상기 메모리 장치는,
    상기 마지막 페이지 리드 커맨드에 응답하여, 상기 복수의 메모리 블록들 중 상기 마지막으로 프로그램 동작이 수행된 메모리 블록에 포함된 복수의 페이지들을 동시에 리드 한 데이터를 상기 마지막 페이지에 관한 정보로 상기 메모리 컨트롤러에 제공하는 저장 장치.
  8. 제 5항에 있어서, 상기 메모리 장치는,
    상기 마지막 페이지 리드 커맨드에 응답하여, 상기 복수의 메모리 블록들 중 상기 마지막으로 프로그램 동작이 수행 된 메모리 블록에 연결된 상기 복수의 워드라인들에 동일한 리드 전압을 동시에 인가하여 상기 마지막 페이지에 관한 정보를 리드하는 저장 장치.
  9. 제 5항에 있어서, 상기 메모리 장치는,
    상기 마지막 페이지 리드 커맨드에 응답하여, 상기 복수의 메모리 블록들 중 상기 마지막으로 프로그램 동작이 수행 된 메모리 블록에 연결된 상기 복수의 워드라인들 중 일부 워드라인들에 동일한 리드 전압을 동시에 인가하여 상기 마지막 페이지에 관한 정보를 리드하는 저장 장치.
  10. 제 6항에 있어서, 상기 메모리 컨트롤러는,
    상기 마지막 페이지 데이터를 이용하여 상기 마지막 페이지를 검출하는 마지막 페이지 판단부를 포함하는 저장 장치.
  11. 메모리 장치에 포함된 복수의 메모리 블록들 중 어느 하나의 메모리 블록에 연결된 복수의 워드라인들에 각각 연결되는 복수의 메모리 셀들을 프로그램 하는 단계;
    상기 복수의 워드라인들 중 선택된 워드라인에 연결된 상기 복수의 메모리 셀들인 선택된 메모리 셀들 중 메인영역에 포함된 메모리 셀들에 데이터를 저장하는 단계; 및
    상기 선택된 메모리 셀들 중 스페어영역에 포함된 메모리 셀들에 상기 선택된 워드라인의 위치를 나타내는 디텍트 데이터를 저장하는 디텍트 데이터 저장 단계;를 포함하는 저장 장치의 동작 방법.
  12. 제 11항에 있어서, 상기 디텍트 데이터 저장 단계는,
    상기 디텍트 데이터를 상기 스페어영역에 포함된 메모리 셀들 중 상기 선택된 워드라인에 대응되는 적어도 하나 이상의 비트라인에 연결된 메모리 셀들에 저장하는 단계인 저장 장치의 동작 방법.
  13. 제 11항에 있어서, 상기 디텍트 데이터 저장 단계는,
    상기 디텍트 데이터를 상기 스페어영역에 포함된 메모리 셀들 중 최외각 비트라인에 연결된 메모리 셀부터 마지막 비트라인에 연결된 메모리 셀까지 순차적으로 저장하는 단계인 저장 장치의 동작 방법.
  14. 제 11항에 있어서, 상기 디텍트 데이터 저장 단계는,
    상기 스페어영역에 포함된 메모리 셀들 적어도 둘 이상의 그룹들로 구분하는 단계; 및
    상기 적어도 둘 이상의 그룹들 중 어느 하나의 그룹에 상기 디텍트 데이터를 저장하는 단계를 더 포함하는 저장 장치의 동작 방법.
  15. 제 11항에 있어서, 상기 저장 장치의 동작 방법은,
    서든 파워 오프를 감지하여 감지 정보를 생성하는 단계;
    상기 감지 정보에 따라, 상기 메모리 장치에 포함된 복수의 메모리 블록들 중 상기 서든 파워 오프 발생 전 마지막으로 프로그램 동작이 수행 된 메모리 블록에 관한 정보인 메모리 블록 정보를 생성하는 단계; 및
    상기 복수의 메모리 블록들 중 마지막으로 프로그램 동작이 수행 된 메모리 블록에 포함된 복수의 페이지들 중 마지막으로 프로그램 동작이 수행된 페이지인 마지막 페이지에 관한 정보를 요청하는 마지막 페이지 리드 커맨드를 상기 메모리 장치에 제공하는 단계를 더 포함하는 저장 장치의 동작 방법.
  16. 제 15항에 있어서, 상기 저장 장치의 동작 방법은,
    상기 마지막 페이지 리드 커맨드에 따른 마지막 페이지 리드 동작을 수행하는 단계; 및
    상기 마지막 페이지 리드 커맨드에 응답하여, 상기 복수의 메모리 블록들 중 상기 마지막으로 프로그램 동작이 수행된 메모리 블록의 상기 디텍트 데이터에 관한 마지막 페이지 데이터를 생성 및 제공하는 단계를 더 포함하는 저장 장치의 동작 방법.
  17. 제 15항에 있어서, 상기 저장 장치의 동작 방법은,
    상기 마지막 페이지 리드 커맨드에 응답하여, 상기 복수의 메모리 블록들 중 상기 마지막으로 프로그램 동작이 수행된 메모리 블록에 포함된 복수의 페이지들을 동시에 리드 한 데이터를 상기 마지막 페이지에 관한 정보로 제공하는 단계를 더 포함하는 저장 장치의 동작 방법.
  18. 제 15항에 있어서, 저장 장치의 동작 방법은,
    상기 마지막 페이지 리드 커맨드에 응답하여, 상기 복수의 메모리 블록들 중 상기 마지막으로 프로그램 동작이 수행 된 메모리 블록에 연결된 상기 복수의 워드라인들에 동일한 리드 전압을 동시에 인가하여 상기 마지막 페이지에 관한 정보를 리드하는 단계를 더 포함하는 저장 장치의 동작 방법.
  19. 제 15항에 있어서, 저장 장치의 동작 방법은,
    상기 마지막 페이지 리드 커맨드에 응답하여, 상기 복수의 메모리 블록들 중 상기 마지막으로 프로그램 동작이 수행 된 메모리 블록에 연결된 상기 복수의 워드라인들 중 일부 워드라인들에 동일한 리드 전압을 동시에 인가하여 상기 마지막 페이지에 관한 정보를 리드하는 단계를 더 포함하는 저장 장치의 동작 방법.
  20. 제 15항에 있어서, 상기 저장 장치의 동작 방법은,
    상기 마지막 페이지 데이터를 이용하여 상기 마지막 페이지를 검출하는 단계를 더 포함하는 저장 장치의 동작 방법.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10832753B2 (en) * 2017-07-31 2020-11-10 General Electric Company Components including structures having decoupled load paths
KR20200089547A (ko) * 2019-01-17 2020-07-27 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법
KR20210099936A (ko) * 2020-02-05 2021-08-13 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
US20230335199A1 (en) * 2022-04-19 2023-10-19 Micron Technology, Inc. Identifying a most recently programmed page during memory device initialization

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060005603A (ko) * 2004-07-13 2006-01-18 삼성전자주식회사 불 휘발성 메모리 장치 및 그것의 프로그램 방법
KR20170084467A (ko) * 2016-01-12 2017-07-20 에스케이하이닉스 주식회사 메모리 시스템 및 그 동작 방법
KR20170130788A (ko) * 2016-05-19 2017-11-29 삼성전자주식회사 리프레쉬 리드 동작을 수행하는 불휘발성 메모리 장치를 제어하는 메모리 콘트롤러의 동작 방법
KR20180001303A (ko) * 2016-06-27 2018-01-04 에스케이하이닉스 주식회사 메모리 시스템 및 그 동작 방법
KR20180023190A (ko) * 2016-08-25 2018-03-07 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090098020A (ko) * 2008-03-13 2009-09-17 주식회사 하이닉스반도체 비휘발성 메모리 소자 및 상기 비휘발성 메모리 소자의프로그램 방법
KR101686590B1 (ko) * 2010-09-20 2016-12-14 삼성전자주식회사 플래시 메모리 시스템 및 그것의 워드 라인 인터리빙 방법
CN102682848B (zh) * 2011-03-16 2016-12-07 三星电子株式会社 存储器装置、存储器卡、固态驱动器、系统及其操作方法
KR101979392B1 (ko) * 2012-05-17 2019-05-16 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법
KR20170004698A (ko) * 2015-07-03 2017-01-11 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
KR20170006976A (ko) 2015-07-10 2017-01-18 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
KR102514521B1 (ko) 2016-03-23 2023-03-29 삼성전자주식회사 페이지 버퍼를 포함하는 불휘발성 메모리 장치 및 그것의 프로그램 검증 방법
KR102653389B1 (ko) * 2016-06-30 2024-04-03 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
KR102617411B1 (ko) * 2018-08-31 2023-12-26 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060005603A (ko) * 2004-07-13 2006-01-18 삼성전자주식회사 불 휘발성 메모리 장치 및 그것의 프로그램 방법
KR20170084467A (ko) * 2016-01-12 2017-07-20 에스케이하이닉스 주식회사 메모리 시스템 및 그 동작 방법
KR20170130788A (ko) * 2016-05-19 2017-11-29 삼성전자주식회사 리프레쉬 리드 동작을 수행하는 불휘발성 메모리 장치를 제어하는 메모리 콘트롤러의 동작 방법
KR20180001303A (ko) * 2016-06-27 2018-01-04 에스케이하이닉스 주식회사 메모리 시스템 및 그 동작 방법
KR20180023190A (ko) * 2016-08-25 2018-03-07 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법

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