KR20170004698A - 반도체 장치 및 이의 동작 방법 - Google Patents

반도체 장치 및 이의 동작 방법 Download PDF

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KR20170004698A
KR20170004698A KR1020150095405A KR20150095405A KR20170004698A KR 20170004698 A KR20170004698 A KR 20170004698A KR 1020150095405 A KR1020150095405 A KR 1020150095405A KR 20150095405 A KR20150095405 A KR 20150095405A KR 20170004698 A KR20170004698 A KR 20170004698A
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Abstract

본 기술은 프로그램된 페이지들과 프로그램되지 않은 페이지들이 포함된 메모리 블록; 상기 메모리 블록의 리드 동작을 수행하도록 구성된 주변 회로; 및 상기 리드 동작 수행시, 상기 페이지들 중 선택된 페이지에 연결된 워드 라인에 리드 전압이 인가되고, 상기 프로그램된 페이지들에 연결된 워드 라인들에 제1 패스 전압이 인가되고, 상기 프로그램되지 않은 워드 라인들에는 상기 제1 패스 전압보다 낮은 제2 패스 전압이 인가되도록 상기 주변 회로를 제어하는 제어 회로를 포함하는 반도체 장치 및 이의 동작 방법을 포함한다.

Description

반도체 장치 및 이의 동작 방법{Semiconductor device and operating method thereof}
본 발명은 반도체 장치 및 이의 동작 방법에 관한 것으로, 보다 구체적으로는 반도체 장치의 리드 동작에 관한 것이다.
반도체 장치는 데이터가 저장되는 메모리 셀 어레이와, 메모리 셀 어레이의 프로그램, 리드 및 소거 동작을 수행하도록 구성된 주변회로와, 주변회로를 제어하는 제어회로를 포함한다.
메모리 셀 어레이는 다수의 메모리 블록들을 포함한다. 메모리 블록들은 메모리 셀들이 포함된 다수의 스트링들을 포함한다. 예를 들면, 스트링들 각각은 소오스 셀렉트 트랜지스터, 메모리 셀들 및 드레인 셀렉트 트랜지스터를 포함할 수 있다. 서로 다른 스트링들에 포함된 소오스 셀렉트 트랜지스터들의 게이트들은 소오스 셀렉트 라인에 연결되고, 메모리 셀들의 게이트들은 워드 라인들에 연결되며, 드레인 셀렉트 트랜지스터들의 게이트들은 드레인 셀렉트 라인에 연결될 수 있다.
서로 다른 스트링들에 포함된 메모리 셀들 중, 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 페이지(page)라 하며, 반도체 장치의 프로그램 동작과 리드 동작은 페이지 단위로 수행된다.
본 발명의 실시예는 리드 동작의 신뢰도를 개선할 수 있는 반도체 장치 및 이의 동작 방법을 제공한다.
본 발명의 실시예에 따른 반도체 장치는, 프로그램된 페이지들과 프로그램되지 않은 페이지들이 포함된 메모리 블록; 상기 메모리 블록의 리드 동작을 수행하도록 구성된 주변 회로; 및 상기 리드 동작 수행시, 상기 페이지들 중 선택된 페이지에 연결된 워드 라인에 리드 전압이 인가되고, 상기 프로그램된 페이지들에 연결된 워드 라인들에 제1 패스 전압이 인가되고, 상기 프로그램되지 않은 워드 라인들에는 상기 제1 패스 전압보다 낮은 제2 패스 전압이 인가되도록 상기 주변 회로를 제어하는 제어 회로를 포함한다.
본 발명의 실시예에 따른 반도체 장치의 동작 방법은, 선택된 메모리 블록의 제1 페이지 그룹에 연결된 워드 라인들에 제1 패스 전압을 인가하는 단계; 상기 선택된 메모리 블록의 제2 페이지 그룹에 연결된 워드 라인들에 상기 제1 패스 전압보다 낮은 제2 패스 전압을 인가하는 단계; 및 상기 선택된 메모리 블록의 제3 페이지 그룹에 연결된 워드 라인에 리드 전압을 인가하여 상기 제3 페이지 그룹에 포함된 메모리 셀들을 리드하는 단계를 포함한다.
본 발명의 실시예에 따른 반도체 장치의 동작 방법은, 프로그램 동작시, 선택된 메모리 블록에 포함된 페이지들 중 프로그램된 페이지들의 어드레스를 저장하는 단계; 및 리드 동작시, 상기 페이지들 중 선택된 페이지에 연결된 워드 라인에는 리드 전압을 인가하고, 나머지 비선택된 페이지들에 연결된 워드 라인들에는 제1 패스 전압을 인가하되, 상기 어드레스에 따라 상기 비선택된 페이지들 중 상기 프로그램된 페이지들에 연결된 워드 라인들에는 상기 제1 패스 전압보다 낮은 제2 패스 전압을 인가하는 단계를 포함한다.
본 기술은 프로그램 동작이 완료되지 않은 메모리 블록의 리드 동작의 신뢰도를 개선할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 개략적으로 설명하기 위한 도면이다.
도 2는 2차원 반도체 장치의 스트링을 설명하기 위한 단면도이다.
도 3은 3차원 반도체 장치의 스트링을 설명하기 위한 사시도이다.
도 4는 도 1의 전압 생성 회로와 제어 회로를 구체적으로 설명하기 위한 도면이다.
도 5는 본 발명의 실시예에 따른 메모리 블록을 구체적으로 설명하기 위한 도면이다.
도 6 내지 도 9는 본 발명의 실시예에 따른 리드 동작을 설명하기 위한 도면이다.
도 10은 본 발명의 실시예에 따른 반도체 장치를 포함하는 솔리드 스테이트 드라이브를 설명하기 위한 블록도이다.
도 11은 본 발명의 실시예에 따른 반도체 장치를 포함하는 메모리 시스템을 설명하기 위한 블록도이다.
도 12는 본 발명의 실시 예에 따른 반도체 장치를 포함하는 컴퓨팅 시스템의 개략적인 구성을 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 개략적으로 설명하기 위한 도면이다.
도 1을 참조하면, 반도체 장치(1000)는 데이터가 저장되는 메모리 셀 어레이(110), 메모리 셀 어레이(110)의 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성된 주변회로(120) 및 주변회로(120)를 제어하도록 구성된 제어회로(130)를 포함한다.
메모리 셀 어레이(110)는 서로 동일하게 구성된 다수의 메모리 블록들을 포함한다. 각각의 메모리 블록들은 다수의 스트링들(strings)을 포함한다. 다수의 스트링들은 데이터가 저장되는 다수의 메모리 셀들을 포함하며, 기판에 수평하게 배열된 2차원 구조 또는 수직으로 배열된 3차원 구조로 형성될 수 있다. 메모리 셀들은 1 비트의 데이터가 저장될 수 있는 싱글 레벨 셀들(single level cells; SLC)로 이루어지거나, 2 비트 이상의 데이터가 저장될 수 있는 멀티 레벨 셀들(multi level cells; MLC), 트리플 레벨 셀들(triple level cell; TLC) 또는 쿼드러플 레벨 셀들(quadruple level cell; QLC)로 이루어질 수 있다. 예를 들면, 멀티 레벨 셀들(MLC)은 하나의 메모리 셀에 2 비트의 데이터가 저장되는 셀이고, 트리플 레벨 셀들(TLC)은 하나의 메모리 셀에 3 비트의 데이터가 저장되는 셀이고, 쿼드러플 레벨 셀들(QLC)은 하나의 메모리 셀에 4 비트의 데이터가 저장되는 셀이다. 서로 다른 스트링들에 포함된 메모리 셀들 중, 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 페이지(page)라 한다.
주변회로(120)는 전압 생성 회로(121), 로우 디코더(122), 페이지 버퍼(123), 컬럼 디코더(124) 및 입출력 회로(125)를 포함한다.
전압 생성 회로(121)는 동작 신호 및 페이지 어드레스(PADD)에 응답하여 다양한 레벨의 동작 전압들을 생성한다. 리드 동작을 예로 들면, 전압 생성 회로(121)는 리드 동작 신호(OP_R) 및 페이지 어드레스(PADD)에 응답하여 리드 전압, 제1 패스 전압, 제2 패스 전압, 드레인 턴온 전압 및 소오스 턴온 전압 등의 다양한 레벨의 동작 전압들을 생성하고, 생성된 동작 전압들을 글로벌 워드 라인들(GWL), 글로벌 드레인 셀렉트 라인들(GDSL) 및 글로벌 소오스 셀렉트 라인들(GSSL)에 전달한다. 페이지 어드레스(PADD)는 리드 동작시 선택된 페이지(selected page)의 어드레스와, 선택된 메모리 블록(selected memory block)의 페이지들 중 프로그램 동작이 완료된 페이지들의 어드레스를 포함할 수 있다. 리드 전압, 제1 패스 전압 및 제2 패스 전압은 글로벌 워드 라인들(GWL)에 인가될 수 있고, 드레인 턴온 전압은 글로벌 드레인 셀렉트 라인들(GDSL)에 인가될 수 있고, 소오스 턴온 전압은 글로벌 소오스 셀렉트 라인들(GSSL)에 인가될 수 있다.
로우 디코더(122)는 글로벌 워드 라인들(GWL), 글로벌 드레인 셀렉트 라인들(GDSL) 및 글로벌 소오스 셀렉트 라인들(GSSL)을 통해 전압 생성 회로(121)에 연결되고, 워드 라인들(WL), 드레인 셀렉트 라인들(DSL) 및 소오스 셀렉트 라인들(SSL)을 통해 메모리 셀 어레이(110)에 연결된다. 로우 디코더(122)는 로우 어드레스(RADD)에 응답하여 전압 생성 회로(121)에서 생성된 동작 전압들을 메모리 셀 어레이(110)에 포함된 선택된 메모리 블록에 전달한다. 예를 들면, 로우 디코더(122)는 글로벌 워드 라인들(GWL)에 인가된 전압들을 워드 라인들(WL)에 전달하고, 글로벌 드레인 셀렉트 라인들(GDSL)에 인가된 전압들을 드레인 셀렉트 라인들(DSL)에 전달하고, 글로벌 소오스 셀렉트 라인들(GSSL)에 인가된 전압들을 소오스 셀렉트 라인들(SSL)에 전달한다.
페이지 버퍼(123)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결되며, 페이지 버퍼 제어 신호(PBSIGNALS)에 응답하여 비트 라인들(BL)을 프리차지하거나, 프로그램 및 리드 동작시 선택된 메모리 블록과 데이터를 주고 받거나, 전달받은 데이터를 임시로 저장한다.
컬럼 디코더(124)는 컬럼 어드레스(CADD)에 응답하여 페이지 버퍼(23)와 데이터(DATA)를 주고받거나, 입출력 회로(125)와 데이터(DATA)를 주고받는다.
입출력 회로(125)는 외부로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 제어 회로(130)에 전달하고, 외부로부터 전달받은 데이터(DATA)를 컬럼 디코더(124)에 전송하고, 컬럼 디코더(124)로부터 전달받은 데이터(DATA)를 외부로 출력하거나 제어 회로(130)에 전달한다.
제어 회로(130)는 커맨드(CMD) 및 어드레스(ADD)에 응답하여 주변 회로(120)를 제어한다. 프로그램 동작 시, 제어 회로(130)는 프로그램 동작이 완료된 페이지들의 어드레스(페이지 어드레스)를 저장한다. 리드 동작 시, 제어 회로(130)는 선택된 워드 라인에 리드 전압이 인가되도록 하고, 비선택된 워드 라인들에 제1 패스 전압 및 제2 패스 전압이 인가되도록 주변 회로(120)를 제어한다.
상술한 리드 동작은 2차원 반도체 장치와 3차원 반도체 장치에 적용될 수 있는데, 각각의 반도체 장치를 구체적으로 설명하면 다음과 같다.
도 2는 2차원 반도체 장치의 스트링을 설명하기 위한 단면도이다.
도 2를 참조하면, 일 실시예에 따른 2차원 반도체 장치는 기판(SUB) 상에 수평하게(Y 방향) 형성된 스트링(string)들을 포함한다. 각각의 스트링은 소오스 셀렉트 트랜지스터, 메모리 셀들 및 드레인 셀렉트 트랜지스터를 포함할 수 있다. 소오스 셀렉트 트랜지스터, 메모리 셀들 및 드레인 셀렉트 트랜지스터 사이의 기판(SUB)에는 접합영역(JT)이 형성된다.
소오스 셀렉트 트랜지스터, 메모리 셀들 및 드레인 셀렉트 트랜지스터는 기판 상에 순차적으로 적층된(Z 방향) 터널 절연막들(Tox), 플로팅 게이트들(GF), 유전체막들(DL) 및 컨트롤 게이트들(GC)을 포함할 수 있다. 터널 절연막들(Tox)은 산화막으로 형성될 수 있다. 플로팅 게이트들(GF) 및 컨트롤 게이트들(GC)은 도프트 폴리 실리콘막으로 형성될 수 있다. 유전체막들(DL)은 산화막, 질화막 및 산화막의 적층구조로 형성되거나 고유전체(high-k)막으로 형성될 수 있다. 소오스 셀렉트 트랜지스터들의 컨트롤 게이트들(GC)에는 소오스 셀렉트 라인들(SSL)이 연결되고, 메모리 셀들의 컨트롤 게이트들(GC)에는 워드 라인들(WL)이 연결되고, 드레인 셀렉트 트랜지스터들의 컨트롤 게이트들(GC)에는 드레인 셀렉트 라인들(DSL)이 연결된다. 소오스 셀렉트 라인들(SSL)에 연결된 소오스 셀렉트 트랜지스터들과 드레인 셀렉트 라인들(DSL)에 연결된 드레인 셀렉트 트랜지스터들에서는 유전체막들(DL)의 일부가 제거되어 플로팅 게이트들(GF)과 컨트롤 게이트들(GC)이 서로 접할 수 있다. 워드 라인들(WL)에 연결된 메모리 셀들에서는 유전체막들(DL)에 의해 플로팅 게이트들(GF)과 컨트롤 게이트들(GC)이 서로 격리될 수 있다.
도 3은 3차원 반도체 장치의 스트링을 설명하기 위한 사시도이다.
도 3을 참조하면, 일 실시예에 따른 3차원 반도체 장치는 기판(미도시) 상에 수직 방향(Z 방향)으로 형성된 다수의 스트링들을 포함한다. 스트링들은 비트 라인들(BL)과 공통 소오스 라인(CSL) 사이에 수직하게 배열된 구조로 형성될 수 있다. 이러한 구조를 BiCS(Bit Cost Scalable)라고 부르기도 한다. 예를 들면, 공통 소오스 라인(CSL)이 기판의 상부에 수평하게 형성된 경우, BiCS 구조를 갖는 스트링들은 공통 소오스 라인(CSL)의 상부에 수직한 방향으로 형성될 수 있다. 더욱 구체적으로 설명하면, 스트링들은, 제1 방향(X 방향)으로 연장되고 제2 방향(Y 방향)으로 배열되며 서로 이격되어 적층된(Z 방향) 소오스 라인들(SSL), 워드 라인들(WL) 및 드레인 셀렉트 라인들(DSL)과, 소오스 라인들(SSL), 워드 라인들(WL) 및 드레인 셀렉트 라인들(DSL)을 수직으로 관통하여 공통 소오스 라인(CSL)에 접하는 수직 채널막들(CH)을 포함한다. 비트 라인들(BL)은 드레인 셀렉트 라인들(DSL)의 상부로 돌출된 수직 채널막들(CH)의 상부에 접하고, 제2 방향(Y 방향)으로 연장되며 제1 방향(X 방향)으로 서로 이격되어 배열된다. 비트 라인들(BL)과 수직 채널막들(CH) 사이에 콘택 플러그(CT)가 더 형성될 수도 있다.
도 2 및 도 3에 도시된 2차원 또는 3차원 반도체 장치는 일 예일 뿐이며, 반도체 장치에 따라 다르게 구성될 수 있다.
도 4는 도 1의 전압 생성 회로와 제어 회로를 구체적으로 설명하기 위한 도면이다.
도 4를 참조하면, 전압 생성 회로(121)는 전압 생성부(121a)와 전압 전달부(121b)를 포함할 수 있고, 제어 회로(130)는 커맨드 변환부(130a)와 어드레스 저장부(130b)를 포함할 수 있다.
커맨드 변환부(130a)는 외부로부터 커맨드(CMD)를 수신받고, 동작 신호로 변환하여 출력한다. 예를 들면, 리드 동작시, 커맨드 변환부(130a)는 커맨드(CMD)에 응답하여 리드 동작 신호(OP_R)를 출력한다.
어드레스 저장부(130b)는 프로그램 동작시 외부로부터 어드레스(ADD)를 수신받고, 프로그램 동작이 완료된 페이지들의 페이지 어드레스(PADD)를 저장하고, 리드 동작시 선택된 메모리 블록의 페이지 어드레스(PADD)를 전압 생성 회로(121)에 출력한다. 예를 들면, 어드레스 저장부(130b)는 프로그램 동작이 수행된 메모리 블록에서 프로그램 동작이 완료된 페이지들의 페이지 어드레스를 저장할 수 있다.또한 어드레스 저장부(130b)는 리드 동작시 리드 동작이 수행될 선택된 페이지의 어드레스로 저장할 수 있다.
전압 생성부(121a)는 리드 동작 신호(OP_R)에 응답하여 리드 동작에 필요한 리드 전압(Vread), 제1 패스 전압(Vpass1), 제2 패스 전압(Vpass2), 드레인 턴온 전압(VDSL) 및 소오스 턴온 전압(VSSL) 등을 생성하고, 생성된 전압들(Vread, Vpass, Vpass2, VDSL 및 VSSL 등)을 전압 전달부(121b)에 공급한다. 제1 패스 전압(Vpass1)은 프로그램된 페이지들의 비선택된 워드 라인들에 인가되는 전압으로써, 프로그램된 메모리 셀들의 상태를 고려하여 설정될 수 있다. 제2 패스 전압(Vpass2)은 프로그램되지 않은 페이지들의 비선택된 워드 라인들에 인가되는 전압으로써, 제1 패스 전압(Vpass1)보다 낮은 양전압으로 설정될 수 있다.
전압 전달부(121b)는 페이지 어드레스(PADD)에 응답하여 리드 전압(Vread), 제1 패스 전압(Vpass1) 및 제2 패스 전압(Vpass2)을 글로벌 워드 라인들(GWL)에 인가하고, 드레인 턴온 전압(VDSL)을 글로벌 드레인 셀렉트 라인들(GDSL)에 인가하고, 소오스 턴온 전압(VSSL)을 글로벌 소오스 셀렉트 라인들(GSSL)에 인가한다.
글로벌 워드 라인들(GWL)은 제1 글로벌 워드 라인 그룹, 제2 글로벌 워드 라인 그룹 및 제3 글로벌 워드 라인 그룹으로 구분될 수 있다. 제1 글로벌 워드 라인 그룹과 제2 글로벌 워드 라인 그룹은 글로벌 워드 라인들(GWL) 중에서 선택된 글로벌 워드 라인을 제외한 나머지 비선택된 글로벌 워드 라인들을 포함한다. 제3 글로벌 워드 라인 그룹은 선택된 글로벌 워드 라인을 포함한다.
제1 글로벌 워드 라인 그룹에 포함된 비선택된 글로벌 워드 라인들은, 선택된 메모리 블록에서 프로그램 동작이 완료된 페이지들에 연결된 워드 라인들(제1 워드 라인 그룹)에 대응된다. 제2 글로벌 워드 라인 그룹에 포함된 비선택된 글로벌 워드 라인들은, 선택된 메모리 블록에서 프로그램 동작이 수행되지 않은 페이지들에 연결된 워드 라인들(제2 워드 라인 그룹)에 대응된다. 제3 글로벌 워드 라인 그룹에 포함된 선택된 글로벌 워드 라인은, 선택된 메모리 블록에서 리드 동작이 수행될 페이지에 연결된 워드 라인(제3 워드 라인 그룹)에 대응된다.
도 5는 본 발명의 실시예에 따른 메모리 블록을 구체적으로 설명하기 위한 도면으로써, 상술한 2차원 반도체 장치에 포함되는 메모리 블록이 실시예로 도시되었다.
도 5를 참조하면, 메모리 블록은 소오스 라인(SL)과 비트 라인들(BL0~BLk) 사이에 연결된 다수의 스트링들(ST)을 포함한다. 스트링들(ST)은 소오스 라인(SL)과 비트 라인들(BL0~BLk) 사이에서 서로 직렬로 연결된 소오스 셀렉트 트랜지스터들(SST), 메모리 셀들(F0~F5) 및 드레인 셀렉트 트랜지스터들(DST)를 포함할 수 있다. 소오스 셀렉트 트랜지스터들(SST)의 소오스들(sources)은 소오스 라인(SL)에 연결되고, 드레인 셀렉트 트랜지스터들(DST)의 드레인들(drains)은 비트 라인들(BL0~BLk)에 연결된다. 메모리 셀들(F0~F5)은 설명의 편의를 위하여 여섯 개만 도시되었으며, 반도체 장치에 따라 메모리 블록에는 더 많은 메모리 셀들이 포함된다.
서로 다른 스트링들(ST)에 포함된 소오스 셀렉트 트랜지스터들(SST)의 게이트들은 소오스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(F0~F5)의 게이트들은 워드 라인들(WL0~WL5)에 연결되고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인(DSL)에 연결된다. 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 페이지(PG)라 한다.
반도체 장치의 프로그램 동작은 소오스 셀렉트 트랜지스터들(SST)에 인접한 메모리 셀들(F0)부터 드레인 셀렉트 트랜지스터들(DST)에 인접한 메모리 셀들(F5)의 순서로 수행될 수 있다. 일반적으로는 선택된 메모리 블록의 프로그램 동작은 선택된 메모리 블록의 모든 페이지들의 프로그램 동작이 완료될 때까지 수행된다. 하지만, 사용자에 의해 또는 외부의 특정 요인으로 인해 일부 페이지들만 프로그램 동작이 완료되고, 나머지 페이지들은 프로그램 동작이 수행되지 않을 수 있다. 모든 페이지들에 프로그램 동작이 완료된 메모리 블록을 클로즈 블록(close block)이라 하고, 일부 페이지들만 프로그램 동작이 완료된 메모리 블록을 오픈 블록(open block)이라 한다.
오픈 블록은 프로그램된 페이지들과 프로그램되지 않은 페이지들을 포함하고 있으므로, 프로그램 동작 이후에 수행되는 리드 동작시, 비선택된 워드 라인들에 동일한 패스 전압이 인가되면, 메모리 셀들의 문턱전압 차이로 인해 리드 디스터브(read disturb)가 증가할 수 있다. 따라서, 본 발명의 실시예에서는, 선택된 메모리 블록의 리드 동작시, 프로그램된 페이지들에 연결된 비선택된 워드 라인들에는 제1 패스 전압이 인가되고, 나머지 프로그램되지 않은 페이지들에 연결된 비선택된 워드 라인들에는 제1 패스 전압보다 낮은 제2 패스 전압이 인가된다.
리드 동작을 구체적으로 설명하면 다음과 같다.
도 6 내지 도 9는 본 발명의 실시예에 따른 리드 동작을 설명하기 위한 도면이다.
도 6을 참조하면, 선택된 메모리 블록에 포함된 제0 내지 제5 페이지들 중에서, 제0 내지 제2 페이지들이 프로그램된 페이지 그룹(GR_P)에 포함되고, 나머지 제3 내지 제5 페이지들이 프로그램되지 않은 페이지 그룹(GR_E)에 포함된다고 가정한다.
제0 워드 라인(WL0)이 선택된 워드 라인인 경우, 리드 동작은 다음과 같이 수행된다.
비트 라인들(BL0~BLk)을 프리차지하기 위해 비트 라인들(BL0~BLk)에 양전압이 인가된다. 비트 라인들(BL0~BLk)이 모두 프리차지되면, 선택된 제0 워드 라인(WL0)에 리드 전압(Vread)이 인가되고, 프로그램된 페이지 그룹(GR_P)에 연결된 제1 및 제2 워드 라인들(WL1 및 WL2)에는 제1 패스 전압(Vpass1)이 인가되고, 프로그램되지 않은 페이지 그룹(GR_E)에 연결된 제3 내지 제5 워드 라인들(WL3~WL5)에는 제1 패스 전압(Vpass1)보다 낮은 제2 패스 전압(Vpass2)이 인가된다. 소오스 셀렉트 라인(SSL)에는 소오스 턴온 전압(VSSL)이 인가하고, 드레인 셀렉트 라인(DSL)에는 드레인 턴온 전압(VDSL)이 인가된다. 소오스 턴온 전압(VSSL)과 드레인 턴온 전압(VDSL)은 소오스 셀렉트 트랜지스터들(SST)과 드레인 셀렉트 트랜지스터들(DST)이턴온될 수 있는 전압으로 설정될 수 있다. 일정 시간이 지난 후에, 비트 라인들(BL0~BLk)의 전압을 센싱한 후, 제0 페이지의 리드 동작이 종료된다.
도 7을 참조하면, 제2 워드 라인(WL2)이 선택된 워드 라인인 경우, 리드 동작은 다음과 같이 수행된다.
비트 라인들(BL0~BLk)을 프리차지하기 위해 비트 라인들(BL0~BLk)에 양전압을 인가한다. 비트 라인들(BL0~BLk)이 모두 프리차지되면, 선택된 제2 워드 라인(WL2)에 리드 전압(Vread)이 인가되고, 프로그램된 페이지 그룹(GR_P)에 연결된 제0 및 제1 워드 라인들(WL0 및 WL1)에는 제1 패스 전압(Vpass1)이 인가되고, 프로그램되지 않은 페이지 그룹(GR_E)에 연결된 제3 내지 제5 워드 라인들(WL3~WL5)에는 제1 패스 전압(Vpass1)보다 낮은 제2 패스 전압(Vpass2)이 인가된다. 소오스 셀렉트 라인(SSL)에는 소오스 턴온 전압(VSSL)이 인가되고, 드레인 셀렉트 라인(DSL)에는 드레인 턴온 전압(VDSL)이 인가된다. 일정 시간이 지난 후에, 비트 라인들(BL0~BLk)의 전압을 센싱한 후, 제2 페이지의 리드 동작이 종료된다.
상술한 바와 같이, 리드 동작 이전에 프로그램 동작이 수행된 메모리 블록이 오픈 블록이면, 선택된 페이지의 리드 동작시, 프로그램된 페이지 그룹(GR_P)에 연결된 비선택된 워드 라인들에는 제1 패스 전압(Vpass1)이 인가되고, 프로그램되지 않은 페이지 그룹(GR_E)에 연결된 비선택된 워드 라인들에는 제1 패스 전압(Vpass1)보다 낮은 제2 패스 전압(Vpass2)이 인가된다. 프로그램되지 않은 비선택된 워드 라인들에 레벨이 낮은 제2 패스 전압(Vpass2)이 인가되면, 프로그램되지 않은 메모리 셀들의 채널 저항이 프로그램된 메모리 셀들의 채널 저항수준으로 높아진다. 따라서, 선택된 메모리 블록에 포함된 스트링들의 채널 전류가 낮아지므로, 메모리 셀들의 문턱전압 분포가 가변하는 것을 방지할 수 있다. 또한 프로그램되지 않은 메모리 셀들에 연결된 비선택된 워드 라인들에 낮은 레벨을 갖는 제2 패스 전압(Vpass2)을 인가함으로써, 리드 디스터브(read disturb)를 감소할 수 있다. 이에 따라, 반도체 장치의 리드 동작의 신뢰도를 개선할 수 있다.
오픈 블록의 리드 동작은 프로그램된 페이지들에 대하여 수행되지만, 프로그램되지 않은 페이지들에 대하여 리드 동작이 수행될 수도 있다. 이러한 경우는 도 8 및 도 9와 같이 리드 동작이 수행될 수 있다.
도 8을 참조하면, 제3 워드 라인(WL3)이 선택된 워드 라인인 경우, 리드 동작은 다음과 같이 수행된다.
비트 라인들(BL0~BLk)을 프리차지하기 위해 비트 라인들(BL0~BLk)에 양전압을 인가한다. 비트 라인들(BL0~BLk)이 모두 프리차지되면, 선택된 제3 워드 라인(WL3)에 리드 전압(Vread)이 인가되고, 프로그램된 페이지 그룹(GR_P)에 연결된 제0 내지 제2 워드 라인들(WL0~WL2)에는 제1 패스 전압(Vpass1)이 인가되고, 프로그램되지 않은 페이지 그룹(GR_E)에 연결된 제4 및 제5 워드 라인들(WL4 및 WL5)에는 제1 패스 전압(Vpass1)보다 낮은 제2 패스 전압(Vpass2)이 인가된다. 소오스 셀렉트 라인(SSL)에는 소오스 턴온 전압(VSSL)이 인가되고, 드레인 셀렉트 라인(DSL)에는 드레인 턴온 전압(VDSL)이 인가된다. 일정 시간이 지난 후에, 비트 라인들(BL0~BLk)의 전압을 센싱한 후, 제3 페이지의 리드 동작이 종료된다.
도 9를 참조하면, 제5 워드 라인(WL5)이 선택된 워드 라인인 경우, 리드 동작은 다음과 같이 수행된다.
비트 라인들(BL0~BLk)을 프리차지하기 위해 비트 라인들(BL0~BLk)에 양전압을 인가한다. 비트 라인들(BL0~BLk)이 모두 프리차지되면, 선택된 제5 워드 라인(WL5)에 리드 전압(Vread)이 인가되고, 프로그램된 페이지 그룹(GR_P)에 연결된 제0 내지 제2 워드 라인들(WL0~WL2)에는 제1 패스 전압(Vpass1)이 인가되고, 프로그램되지 않은 페이지 그룹(GR_E)에 연결된 제3 및 제4 워드 라인들(WL3 및 WL4)에는 제1 패스 전압(Vpass1)보다 낮은 제2 패스 전압(Vpass2)이 인가된다. 소오스 셀렉트 라인(SSL)에는 소오스 턴온 전압(VSSL)이 인가되고, 드레인 셀렉트 라인(DSL)에는 드레인 턴온 전압(VDSL)이 인가된다. 일정 시간이 지난 후에, 비트 라인들(BL0~BLk)의 전압을 센싱한 후, 제2 페이지의 리드 동작이 종료된다.
도 6 내지 도 9에서는 2차원 반도체 장치의 리드 동작이 설명되었으나, 도 3과 같은 메모리 블록을 포함하는 3차원 반도체 장치의 리드 동작도 상술한 방법으로 수행될 수 있다.
또한, 도 6 내지 도 9에서는 프로그램된 페이지 그룹(GR_P)과 프로그램되지 않은 페이지 그룹(GR_E)에 포함된 페이지들이 순차적으로 인접해 있으나, 프로그램된 페이지들과 프로그램되지 않은 페이지들이 순서에 관계없이 서로 인접할 수도 있다.
도 10는 본 발명의 실시예에 따른 반도체 장치를 포함하는 솔리드 스테이트 드라이브를 설명하기 위한 블록도이다.
도 10를 참조하면, 드라이브 장치(2000)는 호스트(2100; Host)와 SSD(2200)를 포함한다. SSD(2200)는 SSD 제어부(2210; SSD Controller), 버퍼 메모리(2220; Buffer Memory) 및 반도체 장치(1000)를 포함한다.
SSD 제어부(2210)는 호스트(2100)와 SSD(2200)와의 물리적 연결을 제공한다. 즉, SSD 제어부(2210)는 호스트(2100)의 버스 포맷(Bus Format)에 대응하여 SSD(2200)와의 인터페이싱을 제공한다. 특히, SSD 제어부(2210)는 호스트(2100)로부터 제공되는 명령어를 디코딩한다. 디코딩된 결과에 따라, SSD 제어부(2210)는 반도체 장치(1000)를 액세스한다. 호스트(2100)의 버스 포맷(Bus format)으로 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA, PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI) 등이 포함될 수 있다.
버퍼 메모리(2220)에는 호스트(2100)로부터 제공되는 프로그램 데이터 또는 반도체 장치(1000)로부터 리드된 데이터가 임시적으로 저장된다. 호스트(2100)의 리드 요청시 반도체 장치(1000)에 존재하는 데이터가 캐시되어 있는 경우, 버퍼 메모리(2220)는 캐시된 데이터를 직접 호스트(2100)로 제공하는 캐시 기능을 지원한다. 일반적으로, 호스트(2100)의 버스 포맷(예를 들면, SATA 또는 SAS)에 의한 데이터 전송 속도는 SSD(2200)의 메모리 채널의 전송 속도보다 빠르다. 즉, 호스트(2100)의 인터페이스 속도가 SSD(2200)의 메모리 채널의 전송 속도보다 빠른 경우, 대용량의 버퍼 메모리(2220)를 제공함으로써 속도 차이로 발생하는 퍼포먼스 저하를 최소화할 수 있다. 버퍼 메모리(2220)는 대용량의 보조 기억 장치로 사용되는 SSD(2200)에서 충분한 버퍼링을 제공하기 위해 동기식 DRAM(Synchronous DRAM)으로 제공될 수 있다.
반도체 장치(1000)는 SSD(2200)의 저장 매체로서 제공된다. 예를 들면, 반도체 장치(1000)는 도 1에서 상술한 바와 같이 대용량의 저장 능력을 가지는 불휘발성 메모리 장치로 제공될 수 있으며, 불휘발성 메모리 중에서도 낸드 플래시 메모리(NAND-type Flash memory)로 제공될 수 있다.
도 11은 본 발명의 실시예에 따른 반도체 장치를 포함하는 메모리 시스템을 설명하기 위한 블록도이다.
도 11을 참조하면, 본 발명에 따른 메모리 시스템(3000)은 메모리 제어부(3100)와 반도체 장치(1000)를 포함할 수 있다.
반도체 장치(1000)는 도 1과 실질적으로 동일하게 구성될 수 있으므로, 반도체 장치(1000)에 대한 구체적인 설명은 생략한다.
메모리 제어부(3100)는 반도체 장치(1000)를 제어하도록 구성될 수 있다. SRAM(3110)은 CPU(3120)의 워킹 메모리로 사용될 수 있다. 호스트 인터페이스(3130; Host I/F)는 메모리 시스템(3000)과 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 메모리 제어부(3100)에 구비된 에러 정정 회로(3140; ECC)는 반도체 장치(1000)로부터 리드된 데이터에 포함되어 있는 에러를 검출 및 정정할 수 있다. 반도체 인터페이스(3150; Semiconductor I/F)는 반도체 장치(1000)와 인터페이싱 할 수 있다. CPU(3120)는 메모리 제어부(3100)의 데이터 교환을 위한 제어동작을 수행할 수 있다. 또한, 도 11에는 도시되지 않았지만, 메모리 시스템(3000)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있다.
본 발명에 따른 메모리 시스템(3000)은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), 디지털 카메라(digital camera), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 장치들 중 하나에 적용될 수 있다.
도 12은 본 발명의 실시 예에 따른 반도체 장치를 포함하는 컴퓨팅 시스템의 개략적인 구성을 설명하기 위한 도면이다.
도 12을 참조하면, 본 발명에 따른 컴퓨팅 시스템(4000)은 버스(4300)에 전기적으로 연결된 반도체 장치(1000), 메모리 제어부(4100), 모뎀(4200), 마이크로프로세서(4400) 및 사용자 인터페이스(4500)를 포함한다. 본 발명에 따른 컴퓨팅 시스템(4000)이 모바일 장치인 경우, 컴퓨팅 시스템(4000)의 동작 전압을 공급하기 위한 배터리(4600)가 추가적으로 제공될 수 있다. 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(4000)에는 응용 칩셋(application chip set), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 포함될 수 있다.
반도체 장치(1000)는 도 1과 실질적으로 동일하게 구성될 수 있으므로, 반도체 장치(1000)에 대한 구체적인 설명은 생략한다.
메모리 제어부(4100)와 반도체 장치(1000)는 SSD(Solid State Drive/Disk)를 구성할 수 있다.
본 발명에 따른 반도체 장치 및 메모리 제어부는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 반도체 장치 및 메모리 제어부는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP) 및 Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장 될 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
1000: 반도체 장치 110: 메모리 셀 어레이
120: 주변 회로 121: 전압 생성 회로
122: 로우 디코더 123: 페이지 버퍼
124: 컬럼 디코더 125: 입출력 회로
130: 제어 회로 121a: 전압 생성부
121b: 전압 전달부 130a: 커맨드 변환부
130b: 어드레스 저장부

Claims (17)

  1. 프로그램된 페이지들과 프로그램되지 않은 페이지들이 포함된 메모리 블록;
    상기 메모리 블록의 리드 동작을 수행하도록 구성된 주변 회로; 및
    상기 리드 동작 수행시, 상기 페이지들 중 선택된 페이지에 연결된 워드 라인에 리드 전압이 인가되고, 상기 프로그램된 페이지들에 연결된 워드 라인들에 제1 패스 전압이 인가되고, 상기 프로그램되지 않은 워드 라인들에는 상기 제1 패스 전압보다 낮은 제2 패스 전압이 인가되도록 상기 주변 회로를 제어하는 제어 회로를 포함하는 반도체 장치.
  2. 제1항에 있어서, 상기 주변 회로는,
    리드 동작 신호 및 페이지 어드레스에 응답하여, 상기 리드 전압, 상기 제1 패스 전압 및 상기 제2 패스 전압을 생성하고, 상기 생성된 전압들을 글로벌 워드라인들에 전달하는 전압 생성 회로;
    로우 어드레스에 따라, 상기 글로벌 워드 라인들을 통해 전달받은 상기 전압들을 상기 메모리 블록의 상기 워드 라인들에 전달하는 로우 디코더;
    페이지 버퍼 제어 신호에 응답하여, 상기 메모리 블록에 연결된 비트 라인들을 프리차지하거나, 상기 비트 라인들을 통해 데이터를 주고받는 페이지 버퍼;
    컬럼 어드레스에 따라, 상기 페이지 버퍼와 데이터를 주고받는 컬럼 디코더; 및
    외부로부터 커맨드 및 어드레스를 수신하고, 상기 입출력 회로와 데이터를 주고받는 입출력 회로를 포함하는 반도체 장치.
  3. 제2항에 있어서, 상기 전압 생성 회로는,
    상기 리드 동작 신호에 응답하여, 상기 리드 전압, 상기 제1 패스 전압 및 상기 제2 패스 전압을 생성하는 전압 생성부; 및
    상기 페이지 어드레스에 따라, 상기 리드 전압, 상기 제1 패스 전압 및 상기 제2 패스 전압을 상기 글로벌 워드 라인들에 전달하는 전압 전달부를 포함하는 반도체 장치.
  4. 제3항에 있어서, 상기 전압 생성부는,
    상기 제2 패스 전압을 상기 제1 패스 전압보다 낮은 양전압으로 생성하는 반도체 장치.
  5. 제3항에 있어서, 상기 전압 전달부는,
    상기 페이지 어드레스에 따라, 상기 글로벌 워드 라인들 중, 상기 선택된 페이지에 대응되는 글로벌 워드 라인에 상기 리드 전압을 전달하고, 상기 프로그램된 페이지들에 대응되는 글로벌 워드 라인들에 상기 제1 패스 전압을 전달하고, 상기 프로그램되지 않은 페이지들에 대응되는 글로벌 워드 라인들에 상기 제2 패스 전압을 전달하는 반도체 장치.
  6. 제1항에 있어서, 상기 제어 회로는,
    외부로부터 수신된 커맨드에 응답하여 상기 리드 동작 신호를 출력하는 커맨트 변환부; 및
    프로그램 동작시 상기 프로그램된 페이지들의 어드레스에 대응되는 상기 페이지 어드레스를 저장하고, 상기 리드 동작시 상기 페이지 어드레스를 출력하는 어드레스 저장부를 포함하는 반도체 장치.
  7. 제6항에 있어서,
    상기 어드레스 저장부는, 상기 리드 동작시, 상기 선택된 페이지에 대한 어드레스를 상기 페이지 어드레스와 함께 상기 전압 생성 회로에 전송하는 반도체 장치.
  8. 제1항에 있어서,
    상기 페이지들은 2차원 또는 3차원 구조로 형성된 다수의 스트링들에 포함되며, 동일한 워드 라인들에 연결된 메모리 셀들을 포함하는 반도체 장치.
  9. 제8항에 있어서,
    상기 2차원 구조로 형성된 스트링들은 기판과 수평하게 배열되며,
    소오스 라인과 비트 라인들 사이에서 서로 직렬로 연결된 소오스 셀렉트 트랜지스터들, 메모리 셀들 및 드레인 셀렉트 트랜지스터들을 포함하는 반도체 장치.
  10. 제8항에 있어서,
    상기 3차원 구조로 형성된 스트링들은 기판과 수직하게 배열되며,
    소오스 라인과 비트 라인들 사이에서 서로 직렬로 연결된 소오스 셀렉트 트랜지스터들, 메모리 셀들 및 드레인 셀렉트 트랜지스터들을 포함하는 반도체 장치.
  11. 선택된 메모리 블록의 제1 페이지 그룹에 연결된 워드 라인들에 제1 패스 전압을 인가하는 단계;
    상기 선택된 메모리 블록의 제2 페이지 그룹에 연결된 워드 라인들에 상기 제1 패스 전압보다 낮은 제2 패스 전압을 인가하는 단계; 및
    상기 선택된 메모리 블록의 제3 페이지 그룹에 연결된 워드 라인에 리드 전압을 인가하여 상기 제3 페이지 그룹에 포함된 메모리 셀들을 리드하는 단계를 포함하는 반도체 장치의 동작 방법.
  12. 제11항에 있어서,
    상기 제1 페이지 그룹은 프로그램된 페이지들로 구성된 반도체 장치의 동작 방법.
  13. 제11항에 있어서,
    상기 제2 페이지 그룹은 프로그램되지 않은 페이지들로 구성된 반도체 장치의 동작 방법.
  14. 제11항에 있어서,
    상기 제2 패스 전압은 양전압인 반도체 장치의 동작 방법.
  15. 제11항에 있어서,
    상기 제1 페이지 그룹에 연결된 워드 라인들에 상기 제1 패스 전압을 인가하는 단계 이전에,
    상기 선택된 메모리 블록에 연결된 비트 라인들에 양전압을 인가하여 프리차지하는 단계를 더 포함하는 반도체 장치의 동작 방법.
  16. 프로그램 동작시, 선택된 메모리 블록에 포함된 페이지들 중 프로그램된 페이지들의 어드레스를 저장하는 단계; 및
    리드 동작시, 상기 페이지들 중 선택된 페이지에 연결된 워드 라인에는 리드 전압을 인가하고, 나머지 비선택된 페이지들에 연결된 워드 라인들에는 제1 패스 전압을 인가하되, 상기 어드레스에 따라 상기 비선택된 페이지들 중 상기 프로그램된 페이지들에 연결된 워드 라인들에는 상기 제1 패스 전압보다 낮은 제2 패스 전압을 인가하는 단계를 포함하는 반도체 장치의 동작 방법.
  17. 제16항에 있어서,
    상기 제2 패스 전압은 양전압인 반도체 장치의 동작 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180110503A (ko) * 2017-03-29 2018-10-10 에스케이하이닉스 주식회사 전압 생성 회로를 포함하는 메모리 장치

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10381085B2 (en) * 2016-10-27 2019-08-13 Micron Technogy, Inc. Erasing memory cells
KR102351649B1 (ko) * 2017-06-07 2022-01-17 삼성전자주식회사 저장 장치 및 그것의 동작 방법
KR20190102596A (ko) * 2018-02-26 2019-09-04 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
KR102530500B1 (ko) * 2018-09-28 2023-05-09 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법
KR102645740B1 (ko) * 2018-10-30 2024-03-11 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법
CN111540393B (zh) * 2018-12-11 2023-09-08 爱思开海力士有限公司 用于基于字线分组的读取操作的存储器系统和方法
KR20200138894A (ko) * 2019-06-03 2020-12-11 에스케이하이닉스 주식회사 메모리 시스템, 메모리 컨트롤러 및 메모리 장치
CN114138170B (zh) * 2020-09-04 2024-02-27 兆易创新科技集团股份有限公司 非易失性存储器及其操作方法以及电子装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008010082A (ja) * 2006-06-29 2008-01-17 Nec Electronics Corp 不揮発性半導体記憶装置及びワード線駆動方法
KR100830575B1 (ko) * 2006-09-26 2008-05-21 삼성전자주식회사 플래시 메모리 장치 및 그것의 멀티-블록 소거 방법
KR100961196B1 (ko) 2007-06-29 2010-06-10 주식회사 하이닉스반도체 리드 디스터브가 억제되도록 하는 플래시 메모리소자의리드 방법
CN101339807B (zh) * 2007-07-02 2010-09-15 晶豪科技股份有限公司 非易失性半导体存储器的编程方法及其电路
KR20100016759A (ko) 2008-08-05 2010-02-16 주식회사 하이닉스반도체 플래시 메모리 장치의 동작 방법
KR101162000B1 (ko) * 2010-12-30 2012-07-03 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
WO2012148841A1 (en) * 2011-04-29 2012-11-01 Google Inc. Method and apparatus for detecting memory access faults
KR20130011058A (ko) * 2011-07-20 2013-01-30 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작방법
KR20130034919A (ko) * 2011-09-29 2013-04-08 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
KR20140020628A (ko) * 2012-08-10 2014-02-19 에스케이하이닉스 주식회사 반도체 메모리 장치
KR102003745B1 (ko) * 2013-03-05 2019-10-01 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180110503A (ko) * 2017-03-29 2018-10-10 에스케이하이닉스 주식회사 전압 생성 회로를 포함하는 메모리 장치

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