CN106328200A - 半导体器件及其操作方法 - Google Patents

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Abstract

公开了一种半导体器件及其操作方法。半导体器件包括具有编程页和未编程页的存储块；外围电路，配置为执行存储块的读取操作；以及控制电路，配置为控制外围电路使得读取被施加至耦接到用于读取操作的页之中的选定页的字线，第一通过电压被施加至耦接到未选定用于读取操作的页之中的编程页的字线，以及比第一通过电压低的第二通过电压被施加到耦接到未选定用于读取操作的页之中的未编程页的字线。

Description

半导体器件及其操作方法
相关申请的交叉引用
本申请要求2015年7月3日向韩国知识产权局提交的申请号为10-2015-0095405的韩国专利申请的优先权，其全部公开通过引用整体地并入本文。
技术领域
本公开总的来说涉及半导体器件及其操作方法，更具体地说，涉及半导体器件的读取操作。
背景技术
半导体存储器件是用于暂时或者永久地储存数据或者对数据编程供在计算机或者电子装置中使用的器件。半导体存储器件包括用于储存数据的存储单元阵列。
存储单元阵列可以包括多个存储块。例如，NAND闪速阵列被集合成一系列的存储块，并且构成存储块的存储单元以多个单元串方式布置。单元串中的每一串可以包括源极选择晶体管、存储单元以及漏极选择晶体管。通常，构成存储块的每一单元串共享字线、源极选择线以及漏极选择线。包括在不同串内的源极选择晶体管的栅极可以连接到源极选择线，包括在不同串内的存储单元的栅极可以连接到字线，以及包括在不同串内的漏极选择晶体管的栅极可以连接到漏极选择线。
在包括在不同单元串内的存储单元之中的连接到相同字线的一组存储单元可以称为页，并且编程和读取操作可以基于页来执行。
发明内容
本公开已经致力于提供能够提高读取操作和操作方法的可靠性的半导体器件。
本公开的实施例提供一种半导体器件，包括具有编程页和未编程页的存储块；外围电路，配置为执行存储块的读取操作；以及控制电路，配置为控制外围电路使得读取电压被施加到耦接到用于读取操作的页之中的选定页的字线，第一通过电压被施加到耦接到未选定用于读取操作的页之中的编程页的字线，比第一通过电压低的第二通过电压施加到耦接到未选定用于读取操作的页之中的未编程页的字线。
本公开的实施例提供一种操作半导体器件的方法，包括将第一通过电压施加到连接到选定存储块的第一页组的字线，将比第一通过电压低的第二通过电压施加到连接到选定存储块的第二页组的字线，以及通过将读取电压施加到连接到选定存储块的第三页组的字线来读取包括在第三页组内的存储单元。
本公开的实施例提供一种操作半导体器件的方法，包括在编程操作期间存储包括在选定存储块内的页之中的编程页的地址，以及在读取操作期间将读取电压施加到连接到页之中的选定页的字线并且将第一通过电压施加到连接到其余未选定页的字线，以这样的方式使得比第一通过电压低的第二通过电压根据该地址施加到连接到未选定页之中的编程页的字线。
根据本公开的示例性实施例，可以提高编程操作在其中未完成的存储块的读取操作的可靠性。
前述概要仅仅是说明性的并且不意在以任何方式限制。除了如上所述的说明性的方面、实施例以及特征之外，参考附图及其后的详细描述，进一步的方面、实施例以及特征将变得明显。
附图说明
通过参考附图详细描述其实施例述，本公开的上述和其它的特征和优点对于本领域技术人员变得更加明显，其中：
图1是用于示意性地描述根据本公开的示例性实施例的半导体器件的示意图；
图2是用于描述二维半导体器件的单元串的截面图；
图3是用于描述三维半导体器件的单元串的透视图；
图4是用于详细地描述图1的电压生成电路和控制电路的示意图；
图5是用于详细地描述根据本公开的示例性实施例的存储块的示意图；
图6至图9是用于描述根据本公开的示例性实施例的读取操作的示意图；
图10是用于描述根据本公开的示例性实施例的包括半导体器件的固态驱动器的框图；
图11是用于描述根据本公开的示例性实施例的包括半导体器件的存储系统的框图；以及
图12是用于描述根据本公开的示例性实施例的包括半导体器件的计算机系统的示意性配置的示意图。
具体实施方式
以下参考附图详细地描述本公开的示例性实施例。然而，本公开不限于以下所公开的实施例，而是可以实施彼此不同的各种形式。
图1是用于示意性地描述根据本公开的示例性实施例的半导体器件的示意图。
参考图1，半导体器件1000包括存储单元阵列110、用于在存储单元阵列110上执行编程、读取以及擦除操作的外围电路120以及用于控制外围电路120的控制电路130。
存储单元阵列110包括多个存储块。存储块中的每一个包括多个单元串，单元串中的每一个由多个存储单元形成。多个单元串可以以二维结构形成，在该二维结构中，多个存储单元水平地布置在衬底上。多个单元串可以以三维结构形成，在该三维结构中，多个存储单元垂直地布置在衬底上。与每一单元存储一位数据的单电平单元(single-level-cell,SLC)的闪速存储器不同，多电平单元(multi-level-cell,MLC)每一单元存储两位数据。同样地，三电平单元(triple-level-cell,TLC)的闪速存储器每一单元存储三位数据，四电平单元(quadruple-level-cell,QLC)的闪速存储器每一单元存储四位数据。包括在不同串内的存储单元之中的耦接到相同字线的一组存储单元称为页。
外围电路120包括电压生成电路121、行解码器122、页缓冲器123、列解码器124以及输入/输出电路125。
电压生成电路121生成各个电压作为操作电压。例如，电压生成电路121响应于读取操作信号OP_R和页地址PADD而生成例如读取电压、第一通过电压、第二通过电压、漏极接通电压以及源极接通电压的操作电压，并且将操作电压发送至全局字线GWL、全局漏极选择线GDSL以及全局源极选择线GSSL。页地址PADD可以包括在选定存储块的页之中为读取操作而选择的页的地址和其上已经完成编程操作的页的地址。读取电压、第一通过电压并且第二通过电压可以施加到全局字线GWL，漏极接通电压可以施加到全局漏极选择线GSL，以及源极接通电压可以施加到全局源极选择线GSSL。
行解码器122通过全局字线GWL、全局漏极选择线GSL以及全局源极选择线GSSL耦接到电压生成电路121。行解码器122通过字线WL、漏极选择线DSL以及源极选择线SSL还耦接到存储单元阵列110。行解码器122响应于行地址RADD而将通过电压生成电路121所生成的操作电压发送至包括在存储单元阵列110内的选定存储块。例如，行解码器122将施加到全局字线GWL的电压发送至字线WL，将施加到全局漏极选择线GDSL的电压发送至漏极选择线DSL，以及将施加到全局源极选择线GSSL的电压发送至源极选择线SSL。
页缓冲器123通过位线BL耦接到存储单元阵列110。页缓冲器123响应于页缓冲器控制信号PBSIGNALS而对位线预先充电，在编程操作期间向存储单元阵列110提供通过输入/输出电路125和列解码器124所接收的数据，以及在将数据输出至输入/输出电路125前暂时存储从存储单元阵列110读取的数据。
列解码器124响应于列地址CADD而将从输入/输出电路125接收到的数据DATA提供至页缓冲器123以及将从页缓冲器123接收到的数据DATA提供至输入/输出电路125。
输入/输出电路125发送从半导体器件1000外部接收到的命令CMD和地址ADD，将从半导体器件1000外部接收到的数据DATA发送至列解码器124，将从列解码器124接收到的数据DATA输出至外部，以及将命令CMD和地址ADD发送至控制电路130。
控制电路130响应于命令CMD以及地址ADD而控制外围电路120。在编程操作期间，控制电路130存储已经在其上完成编程操作的页的地址(例如，页地址)。在读取操作期间，控制电路130控制外围电路120，以便读取电压被施加到选定字线并且第一和第二通过电压被施加到未选定字线。
上述读取操作可以施加到二维半导体器件和三维半导体器件两者，并且以下将详细描述每一种半导体存储器件。
图2是用于描述二维半导体器件的单元串的截面图。
参考图2，根据示例性实施例的二维半导体器件包括水平(Y方向)布置在衬底SUB上的单元串。每一单元串可以包括源极选择晶体管、存储单元以及漏极选择晶体管。结区JT形成在源极选择晶体管、存储单元以及漏极选定晶体管之间的衬底SUB上。
源极选择晶体管、存储单元以及漏极选择晶体管可以包括依次层叠在衬底上的隧道绝缘层Tox、浮置栅GF、介质层DL以及控制栅GC。隧道绝缘层Tox可以由氧化层形成。浮置栅GF和控制栅GC可以由掺杂多晶硅层形成。介质层DL可以以氧化层、氮化物层以及氧化层的层叠结构或者高介电(high-k)层的层叠结构来形成。源极选择晶体管的控制栅GC耦接到源极选择线SSL，存储单元的控制栅GC耦接到字线WL，以及漏极选择晶体管的控制栅GC耦接到漏极选择线DSL。在耦接到源极选择线SSL的源极选择晶体管和耦接到漏极选择线DSL的漏极选择晶体管中介质层DL的一部分除去，以便浮置栅GF可以与控制栅GC接触。浮置栅GF和控制栅GC可以通过介质层DL彼此隔离。
图3是用于描述三维半导体器件的单元串的透视图。
参考图3，根据示例性实施例的三维半导体存储器件包括沿着垂直方向(Z方向)形成在衬底(未示出)上的多个单元串。单元串可以以垂直地布置在位线BL和共源极线CSL之间的结构来形成。在实施例中，三维半导体存储器件可以具有位成本可扩展(BiCS)结构。例如，根据实施例的三维半导体存储器件可以以共源极线CSL水平地形成在衬底上并且具有BiCS结构的单元串沿着垂直方向形成在共源极线CSL上的方式来形成。单元串包括垂直地层叠(Z方向)同时彼此隔开的源极选择线SSL、字线WL以及漏极选择线DSL，并且垂直地穿过源极选择线SSL、字线WL以及漏极选择线DSL的垂直通道层CH与共源极线CSL接触。沿着Y方向延伸的位线BL与垂直通道层CH的从漏极选择线DSL的上部伸出的上部接触。漏极选择线DSL沿着x方向延伸同时沿着Y方向彼此隔开。源极选择线SSL也沿着X方向延伸同时沿着Y方向彼此隔开。接触插头CT也可以进一步形成在位线BL和垂直通道层CH之间。
根据本发明的实施例的二维和三维半导体存储器件不限于图2和图3中示出的那些，因此该单元串可以根据半导体器件的类型而不同地配置。
图4是用于详细地描述图1的电压生成电路和控制电路的示意图。
参考图4，电压生成电路121可以包括电压生成单元121a和电压发送单元121b，控制电路130可以包括命令转换单元130a和地址储存单元130b。
命令转换单元130a接收命令CMD，将命令CMD转换为操作信号以及输出该操作信号。例如，在读取操作期间，命令转换单元130a响应于命令CMD而输出读取操作信号OP_R。
地址储存单元130b在编程操作期间接收地址ADD并且存储已经在其上完成编程操作的页的页地址PADD。在读取操作期间，地址储存单元130b向电压生成单元121提供为读取操作所选择的存储块的页地址PADD。例如，地址储存单元130b可以储存其中执行编程操作的存储块中的页之中的其上已经完成编程操作的页的页地址。此外，地址储存单元130b可以存储为读取操作选择的页的地址。
电压生成单元121a响应于读取操作信号OP_R而生成读取操作所需要的读取电压Vread、第一通过电压Vpass1、第二通过电压Vpass2、漏极接通电压VDSL以及源极接通电压VSSL，并且将所生成的电压Vread、Vpass、Vpass2、VDSL以及VSSL供给至电压发送单元121b。第一通过电压Vpass1是被施加到编程页的未选定字线并且基于编程存储单元的状态来设置的电压。第二通过电压Vpass2是被施加到未编程页的未选定字线并且设置为比第一通过电压Vpass1低的正电压的电压。
电压发送单元121b响应于页地址PADD而将读取电压Vread、第一通过电压Vpass1以及第二通过电压Vpass2施加至全局字线GWL，将漏极接通电压VDSL施加至全局漏极选择线GDSL和将源极接通电压VSSL施加至全局源极选择线GSSL。
在实施例中，全局字线GWL可以被分成第一全局字线组、第二全局字线组以及第三全局字线组。第一全局字线组和第二全局字线组包括全局字线GWL之中的除选定全局字线之外的所有其余未选定全局字线。第三全局字线组包括选定全局字线。
包括在第一全局字线组内的未选定全局字线对应于耦接到在选定存储块中的页之中的已经在其上完成编程操作的页的字线(以下称为第一字线组)。包括在第二全局字线组内的未选定全局字线对应于耦接到在选定存储块中的页之中的尚未在其上执行编程操作的页的字线(以下称为第二字线组)。包括在第三全局字线组内的未选定全局字线对应于耦接到在选定存储块中的页之中的为读取操作所选择的页的字线(以下称为第三字线组)。
图5是用于详细地描述根据本公开的示例性实施例的存储块的示意图，并且示出了包括在作为示例性实施例的上述二维半导体存储器件内的存储块。
参考图5，存储块包括耦接在源极线SL和位线BL0至BLk之间的多个单元串ST。单元串ST可以包括彼此串联地耦接在源极线SL和位线BL0至BLk之间的源极选择晶体管SST、存储单元F0至F5以及漏极选择晶体管DST。源极选择晶体管SST的源极耦接到源极线SL，漏极选择晶体管DST漏极耦接到位线BL0至BLk。为了公开起见，尽管选择了仅仅六个存储单元F0至F5作为构成单元串ST的存储单元，但是要理解的是，单元串ST可以具有更加存储单元。
包括在不同单元串ST内的源极选择晶体管SST的栅极耦接到源极选择线SSL，存储单元F0至F5的栅极耦接到字线WL0至WL5，以及漏极选择晶体管DST的栅极耦接到漏极选择线DSL。耦接到相同字线的一组存储单元称为页PG。
半导体器件的编程操作可以按照从靠近源极选择晶体管SST的存储单元F0到靠近漏极选择晶体管DST的存储单元F5的顺序来执行。通常，选定存储块的编程操作继续直至选定存储块的所有页的编程操作已经完成为止。然而，可以有这样的情形：仅仅在选定存储块的某些页上完成了编程操作。如果编程操作在存储块的所有页上已经完成，该存储块称为封闭块，并且如果存储块具有在其上尚未执行编程操作的一个或更多个页，该存储块称为开放块。
读取和编程操作包括按页施加高电压，并且因此存在在选定页上执行读取和编程操作的同时所施加的电压可以影响未选定页的阈值电压的可能性。例如，在读取操作在包括编程页和未编程页的开放块上执行时，通过电压被施加到未选定字线，并且这可能由于存储单元的阈值电压的差异而影响未选定页的阈值电压。在实施例中，在选定存储块的读取操作期间，第一通过电压被施加到耦接到编程页的未选定字线，比第一通过电压低的第二通过电压被施加到耦接到未编程页的未选定字线。
以下详细地描述该读取操作。
图6至图9是用于描述根据本公开的示例性实施例的读取操作的示意图。
参考图6，假设选定存储块包括第一至第六页，第一至第三页包括在编程页组GR_P内，第三至第五页包括在未编程页组GR_E内。
在第一字线WL0是选定字线时，如下所述执行该读取操作。
正电压被施加到位线BL0至BLk以便对位线BL0至BLk预充电。在所有位线BL0至BLk被预充电时，读取电压Vread被施加到选定第一字线WL0，第一通过电压Vpass1被施加到耦接到编程页组GR_P的第二和第三字线WL1和WL2，以及比第一通过电压Vpass1低的第二通过电压Vpass2被施加到耦接到未编程页组GR_E的第四至第六字线WL3至WL5。源极接通电压VSSL被施加到源极选择线SSL，漏极接通电压VDSL被施加到漏极选择线DSL。源极接通电压VSSL和漏极接通电压VDSL可以设置为允许源极选择晶体管SST和漏极选择晶体管DST接通的电压。在某一时间后，位线BL0至BLk的电压被感测，然后第一页的读取操作终止。
参考图7，在第三字线WL2是选定字线时，如下所述执行该读取操作。
正电压被施加到位线BL0至BLk以便对位线BL0至BLk预充电。在所有位线BL0至BLk被预充电时，读取电压Vread被施加到选定第三字线WL2，第一通过电压Vpass1被施加到耦接到编程页组GR_P的第一和第二字线WL0和WL1，比第一通过电压Vpass1低的第二通过电压Vpass2被施加到耦接到未编程页组GR_E的第四至第六字线WL3至WL5。源极接通电压VSSL被施加到源极选择线SSL，漏极接通电压VDSL被施加到漏极选择线DSL。在某一时间后，位线BL0至BLk的电压被感测，然后第三页的读取操作终止。
如上所述，如果该读取操作在其上已经执行了编程操作并且是开放块的存储块上执行，则在选定页的读取操作期间，第一通过电压Vpass1被施加到耦接到编程页组GR_P未选定字线并且比第一通过电压Vpass1低的第二通过电压Vpass2被施加到耦接到未编程页组GR_E的未选定字线。在具有低电平的第二通过电压Vpass2被施加到耦接到未编程存储单元的未选定字线时，未编程存储单元的沟道电阻增加到编程存储单元的沟道电阻的水平。因此，包括在选定存储块内的单元串的沟道电流降低，从而使存储单元的阈值电压分布的变化最小化。因此，可以提高半导体器件的读取操作的可靠性。
尽管在编程页上执行开放块的读取操作，但是该读取操作也可以在未编程页上执行。在这种情况下，可以如图8和图9所示执行该读取操作。
参考图8，在第三字线WL3是选定字线时，如下所述执行该读取操作。
正电压被施加到位线BL0至BLk以便对位线BL0至BLk预充电。在所有位线BL0和BLk被预充电时，读取电压Vread被施加到选定第四字线WL3，第一通过电压Vpass1被施加到耦接到编程页组GR_P的第一至第三字线WL0和WL2，比第一通过电压Vpass1低的第二通过电压Vpass2被施加到耦接到未编程页组GR_E的第五和第六字线WL4和WL5。源极接通电压VSSL被施加到源极选择线SSL，漏极接通电压VDSL被施加到漏极选择线DSL。在某一时间后，位线BL0至BLk的电压被感测，然后第三页的读取操作终止。
参考图9，在第五字线WL5是选定字线时，如下所述执行该读取操作。
正电压被施加到位线BL0至BLk以便对位线BL0至BLk预充电。在所有位线BL0和BLk被预充电时，读取电压Vread被施加到选定第五字线WL5，第一通过电压Vpass1被施加到耦接到编程页组GR_P的第一至第三字线WL0和WL2，比第一通过电压Vpass1低的第二通过电压Vpass2被施加到耦接到未编程页组GR_E的第四和第五字线WL3和WL4。源极接通电压VSSL被施加到源极选择线SSL，漏极接通电压VDSL被施加到漏极选择线DSL。在某一时间后，位线BL0至BLk的电压被感测，然后第二页的读取操作终止。
尽管已经参考图6至图9描述二维半导体器件的读取操作，但是可以通过上述方法来执行包括图3中示出的存储块的三维半导体器件的读取操作。
此外，在图6至图9中，尽管包括在编程页组GR_P和未编程页组GR_E内的页顺序地彼此靠近，但是编程页和未编程页也可以不考虑顺序而彼此靠近。
图10是用于描述根据本公开的示例性实施例的包括半导体器件的固态驱动器的框图。
参考图10，驱动装置2000包括主机2100和固态盘(SSD)2200。SSD 2200包括SSD控制器2210、缓冲存储器2220以及半导体器件1000。
SSD控制器2210连接主机2100和SSD 2200。也就是说，SSD控制器2210根据主机2100的总线形式提供SSD 2200和主机2100之间的接口。SSD控制器2210对从主机2100提供的命令进行解码。SSD控制器2210根据解码的结果访问半导体器件1000。主机2100的总线形式可以包括通用串行总线(USB)、小型计算机系统接口(SCSI)、PCI处理、ATA、并行ATA(PATA)、串行ATA(SATA)以及串行连接SCSI(SCSI)。
从主机2100提供的程序数据和从半导体器件1000读取的数据暂时存储在缓冲存储器2220中。在存在于半导体器件1000中的数据在从主机2100产生读取请求时被高速缓存时，缓冲存储器2200支持向主机2100直接提供所高速缓存的数据的高速缓存功能。通常，通过主机2100提供的总线形式(例如SATA或者SAS)的数据传输速度可以比SSD 2200的存储通道的传输速度更大。也就是说，如果在主机2100的接口处的数据传输速度比SSD 2200的存储通道的数据传输速度更快，则可以使由于通过提供大容量的缓冲存储器2220而导致的数据传输速度的差异而产生的性能降低最小化。缓冲存储器2220可以包括同步DRAM，以便用作具有大容量的辅助存储装置的SSD 2200提供足够的缓冲。
半导体器件1000作为SSD 2200的存储介质被提供。例如，半导体器件1000可以包括例如NAND类型闪速存储器的具有大数据存储容量的非易失性存储装置。
图11是用于描述根据本公开的示例性实施例的包括半导体器件的存储系统的框图。
参考图11，根据本公开的存储系统3000可以包括存储器控制器3100和半导体器件1000。
半导体器件1000可以具有基本上与图1配置相同的配置，以致半导体器件1000的详细描述将被省略。
存储器控制器3100可以对半导体器件1000执行读取和写入操作。SRAM 3110可以用作CPU 3120的工作存储器。主机接口3130可以包括耦接到存储系统3000的主机的数据交换协议。设置在存储器控制器3100中的错误校正电路(ECC)3140可以检测和校正包括在从半导体器件1000读取的数据内的错误。半导体接口3150可以与半导体器件1000交互。CPU 3120可以为存储器控制器3100的数据交换执行控制操作。此外，尽管在图11中未示出，存储系统3000还可以包括存储用于与主机交互的代码数据的ROM(未示出)。
根据本公开的实施例的存储系统3000可以应用于计算机、便携式终端、超可移动PC(UMPC)、工作站、网络书计算机、PDA、便携式计算机、网络平板PC、无线电话、移动电话、智能电话、数字相机、数字音频记录器、数字音频播放器、数字图像记录器、数字图像播放器、数字视频记录器、数字视频播放器、能够在无线环境中收发信息的装置以及配置本地网络的各种装置中的一种。
图12是用于描述根据本公开的示例性实施例的包括半导体器件的计算机系统的示意性配置的示意图。
参考图12，根据本公开的实施例的计算机系统4000包括半导体器件1000、电耦接到总线4300的存储器控制器4100、调制解调器4200、微处理器4400以及用户接口4500。在根据本公开的实施例的计算机系统4000是移动装置的情况下，可以进一步设置用于提供计算机系统4000的操作电压的电池4600。尽管在图中未示出，根据本公开的计算机系统4000可以进一步包括应用芯片组、相机图像处理器(CIS)、以及可移动DRAM等。
半导体器件1000可以具有与图1配置相同或者基本上相同的配置，以致半导体器件1000的详细描述将被省略。
存储器控制器4100和半导体器件1000可以构成SSD。
根据本公开的实施例的半导体器件和存储器控制器可以通过使用各种形式的组件来嵌入。例如，根据本公开的实施例的半导体器件和存储器控制器可以通过使用例如在组件上的组件(PoP)、球状网格阵列(BGAs)、芯片等级组件(CSPs)、塑性铅芯片载体(PLCC)、塑性双列直插式组件(PDIP)、窝伏尔组件中的片、晶片形式的片、单板上的芯片(COB)、双列直插式陶瓷组件(SSOP)、细小轮廓(TSOP)、细嵌块扁平组件(TQFP)、组件中的系统(SIP)、多芯片组件(MCP)、晶片级制造组件(WFP)以及晶片级处理层叠组件(WSP)的组件来嵌入。
如上所述，在附图和说明书中已经公开了该实施例。在本文中所使用的特定名词是为了说明起见，并不限制在权利要求中所限定的本公开的范围。因此，本领域技术人员将理解的是，在不脱离本公开的范围和精神的情况下可以进行各种变型和别的等效示例。因此，本公开的唯一技术保护范围将由所附权利要求的技术精神来限定。

Claims (17)

1.一种半导体器件，包括：
存储块，包括编程页和未编程页；
外围电路，配置为在存储块的读取操作期间提供读取电压、第一通过电压以及第二通过电压；以及
控制电路，配置为控制外围电路使得读取电压被施加至耦接到用于读取操作的页之中的选定页的字线，第一通过电压被施加至耦接到未选定用于读取操作的页之中的编程页的字线，以及比第一通过电压低的第二通过电压被施加到耦接到未选定用于读取操作的页之中的未编程页的字线。
2.如权利要求1所述的半导体器件，其中，外围电路包括：
电压生成电路，配置为生成读取电压、第一通过电压以及第二通过电压，并且响应于读取操作信号和页地址而将所生成的电压发送至全局字线；
行解码器，配置为根据行地址将通过全局字线所接收的电压发送至存储块的字线；
页缓冲器，配置为响应于页缓冲器控制信号而对耦接到存储块的位线预充电并且通过位线发送/接收数据；
列解码器，配置为根据列地址而用页缓冲器发送/接收数据；以及
输入/输出电路，配置为接收命令和地址，并且用输入/输出电路发送/接收数据。
3.如权利要求2所述的半导体器件，其中，电压生成电路包括：
电压生成单元，配置为响应于读取操作信号而生成读取电压、第一通过电压以及第二通过电压；以及
电压发送单元，配置为根据页地址而向全局字线发送读取电压、第一通过电压以及第二通过电压。
4.如权利要求3所述的半导体器件，其中，电压生成单元生成具有比第一通过电压低的正电压的第二通过电压。
5.如权利要求3所述的半导体器件，其中，电压发送单元根据页地址而将读取电压发送至与选定页对应的全局字线、将第一通过电压发送至与编程页对应的全局字线、以及将第二通过电压发送至与未编程页对应的全局字线。
6.如权利要求1所述的半导体器件，其中，控制电路包括：
命令转换单元，配置为响应于从半导体器件外部接收到的命令而输出读取操作信号；以及
地址储存单元，配置为储存与在编程操作期间已编程的存储单元的页地址对应的页地址，并且在读取操作期间输出页地址。
7.如权利要求6所述的半导体器件，其中，地址储存单元将选定页的地址与在读取操作期间的页地址一起发送至电压生成电路。
8.如权利要求1所述的半导体器件，其中，页被包括在以二维结构或者三维结构形成的多个单元串内，并且页包括耦接到相同字线的存储单元。
9.如权利要求所述8的半导体器件，其中，以二维结构形成的单元串相对于衬底水平地布置，并且包括彼此串联耦接在源极线和位线之间的源极选择晶体管、存储单元以及漏极选择晶体管。
10.如权利要求所述8的半导体器件，其中，以三维结构形成的单元串相对于衬底垂直地布置，并且包括彼此串联耦接在源极线和位线之间的源极选择晶体管、存储单元以及漏极选择晶体管。
11.一种操作半导体器件的方法，包括：
将第一通过电压施加至耦接到选定存储块的第一页组的字线；
将比第一通过电压低的第二通过电压施加至耦接到选定存储块的第二页组的字线；以及
通过将读取电压施加至耦接到选定存储块的第三页组的字线来读取包括在第三页组内的存储单元。
12.如权利要求11所述的方法，其中，所述第一页组由编程页形成。
13.如权利要求11所述的方法，其中，所述第二页组由未编程页形成。
14.如权利要求11所述的方法，其中，第二通过电压是正电压。
15.如权利要求11所述的方法，进一步包括：通过在将第一通过电压施加至耦接到第一页组的字线之前将正电压施加至耦接到选定存储块的位线来对位线预充电。
16.一种操作半导体器件的方法，包括：
在编程操作期间储存包括在选定存储块内的编程页的地址；以及
在读取操作期间将读取电压施加至耦接到选定页的字线并且将第一通过电压和第二通过电压施加至耦接到其余未选定页的字线，第一通过电压被施加至耦接到未编程页的字线，而比第一通过电压低的第二通过电压被施加至耦接到所述编程页的字线。
17.如权利要求16所述的方法，其中，第二通过电压是正电压。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109003641A (zh) * 2017-06-07 2018-12-14 三星电子株式会社 存储设备及其操作方法
CN110197693A (zh) * 2018-02-26 2019-09-03 爱思开海力士有限公司 半导体存储器装置和与操作半导体存储器装置有关的方法
CN110970074A (zh) * 2018-09-28 2020-04-07 爱思开海力士有限公司 存储器系统及其操作方法
CN111128280A (zh) * 2018-10-30 2020-05-08 爱思开海力士有限公司 存储装置及其操作方法
CN111540393A (zh) * 2018-12-11 2020-08-14 爱思开海力士有限公司 用于基于字线分组的读取操作的存储器系统和方法
CN112037837A (zh) * 2019-06-03 2020-12-04 爱思开海力士有限公司 存储器系统、存储器控制器和存储器设备
CN114138170A (zh) * 2020-09-04 2022-03-04 北京兆易创新科技股份有限公司 非易失性存储器及其操作方法以及电子装置

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10381085B2 (en) * 2016-10-27 2019-08-13 Micron Technogy, Inc. Erasing memory cells
KR102263175B1 (ko) * 2017-03-29 2021-06-10 에스케이하이닉스 주식회사 전압 생성 회로를 포함하는 메모리 장치

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101097782A (zh) * 2006-06-29 2008-01-02 恩益禧电子股份有限公司 非易失性半导体存储装置及其字线驱动方法
CN101339807A (zh) * 2007-07-02 2009-01-07 晶豪科技股份有限公司 非易失性半导体存储器的编程方法及其电路
CN102568595A (zh) * 2010-12-30 2012-07-11 海力士半导体有限公司 半导体存储器件及其操作方法
CN102890965A (zh) * 2011-07-20 2013-01-23 爱思开海力士有限公司 半导体器件及其操作方法
CN103035292A (zh) * 2011-09-29 2013-04-10 爱思开海力士有限公司 半导体器件及其操作方法
US20140258611A1 (en) * 2013-03-05 2014-09-11 SK Hynix Inc. Semiconductor device and method of operating the same

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100830575B1 (ko) * 2006-09-26 2008-05-21 삼성전자주식회사 플래시 메모리 장치 및 그것의 멀티-블록 소거 방법
KR100961196B1 (ko) 2007-06-29 2010-06-10 주식회사 하이닉스반도체 리드 디스터브가 억제되도록 하는 플래시 메모리소자의리드 방법
KR20100016759A (ko) 2008-08-05 2010-02-16 주식회사 하이닉스반도체 플래시 메모리 장치의 동작 방법
WO2012148841A1 (en) * 2011-04-29 2012-11-01 Google Inc. Method and apparatus for detecting memory access faults
KR20140020628A (ko) * 2012-08-10 2014-02-19 에스케이하이닉스 주식회사 반도체 메모리 장치

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101097782A (zh) * 2006-06-29 2008-01-02 恩益禧电子股份有限公司 非易失性半导体存储装置及其字线驱动方法
CN101339807A (zh) * 2007-07-02 2009-01-07 晶豪科技股份有限公司 非易失性半导体存储器的编程方法及其电路
CN102568595A (zh) * 2010-12-30 2012-07-11 海力士半导体有限公司 半导体存储器件及其操作方法
CN102890965A (zh) * 2011-07-20 2013-01-23 爱思开海力士有限公司 半导体器件及其操作方法
CN103035292A (zh) * 2011-09-29 2013-04-10 爱思开海力士有限公司 半导体器件及其操作方法
US20140258611A1 (en) * 2013-03-05 2014-09-11 SK Hynix Inc. Semiconductor device and method of operating the same

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109003641A (zh) * 2017-06-07 2018-12-14 三星电子株式会社 存储设备及其操作方法
CN110197693B (zh) * 2018-02-26 2023-04-28 爱思开海力士有限公司 半导体存储器装置和与操作半导体存储器装置有关的方法
CN110197693A (zh) * 2018-02-26 2019-09-03 爱思开海力士有限公司 半导体存储器装置和与操作半导体存储器装置有关的方法
CN110970074A (zh) * 2018-09-28 2020-04-07 爱思开海力士有限公司 存储器系统及其操作方法
CN110970074B (zh) * 2018-09-28 2023-09-22 爱思开海力士有限公司 存储器系统及其操作方法
CN111128280A (zh) * 2018-10-30 2020-05-08 爱思开海力士有限公司 存储装置及其操作方法
CN111128280B (zh) * 2018-10-30 2024-04-23 爱思开海力士有限公司 存储装置及其操作方法
CN111540393B (zh) * 2018-12-11 2023-09-08 爱思开海力士有限公司 用于基于字线分组的读取操作的存储器系统和方法
CN111540393A (zh) * 2018-12-11 2020-08-14 爱思开海力士有限公司 用于基于字线分组的读取操作的存储器系统和方法
CN112037837A (zh) * 2019-06-03 2020-12-04 爱思开海力士有限公司 存储器系统、存储器控制器和存储器设备
CN112037837B (zh) * 2019-06-03 2024-01-30 爱思开海力士有限公司 存储器系统、存储器控制器和存储器设备
CN114138170A (zh) * 2020-09-04 2022-03-04 北京兆易创新科技股份有限公司 非易失性存储器及其操作方法以及电子装置
CN114138170B (zh) * 2020-09-04 2024-02-27 兆易创新科技集团股份有限公司 非易失性存储器及其操作方法以及电子装置

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