CN111540393B - 用于基于字线分组的读取操作的存储器系统和方法 - Google Patents

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Abstract

本发明涉及一种存储器系统，该存储器系统包括存储器装置和控制器。控制器确定与读取命令对应的目标字线所属的目标字线组。控制器确定与目标字线组对应的参考电压。控制器控制存储器装置使用参考电压对联接到目标字线的目标页面执行读取操作。

Description

用于基于字线分组的读取操作的存储器系统和方法
相关申请的交叉引用
本申请要求于2018年12月11日提交的申请号为62/777,840的美国临时申请的权益，该美国临时申请的全部内容通过引用并入本文。
技术领域
本公开的实施例涉及一种存储器系统执行读取操作的方案。
背景技术
计算机环境范例已经转变成能够随时随地使用的普适计算系统。因此，诸如移动电话、数码相机和笔记本计算机的便携式电子装置的使用已迅速增加。这些便携式电子装置通常使用具有存储器装置的存储器系统，即数据存储装置。数据存储装置用作便携式电子装置的主存储器装置或辅助存储器装置。
使用存储器装置的存储器系统由于不具有活动部件而提供出色的稳定性、耐用性、高信息访问速度和低功耗。具有这种优点的存储器系统的示例包括通用串行总线(USB)存储器装置、具有各种接口的诸如通用闪存(UFS)的存储卡、以及固态驱动器(SSD)。存储器系统可以使用各种读取阈值来执行读取操作。
发明内容
本发明的方面包括基于字线组执行读取操作的存储器系统和方法。
在一个方面中，一种存储器系统包括存储器装置和控制器，存储器装置包括联接到多条字线的多个页面。控制器从主机装置接收读取命令。控制器确定多个字线组中与读取命令对应的目标字线所属的目标字线组。每个字线组包括多条字线中的选择字线。控制器确定多个参考电压中与目标字线组对应的参考电压。控制器控制存储器装置使用参考电压对多个页面中联接到目标字线的目标页面执行读取操作。
在另一个方面中，一种操作存储器系统的方法包括：从主机装置接收读取命令；确定多个字线组中与读取命令对应的目标字线所属的目标字线组，每个字线组包括联接到多个页面的多条字线中的选择字线；确定多个参考电压中与目标字线组对应的参考电压；以及控制存储器装置使用参考电压对多个页面中联接到目标字线的目标页面执行读取操作。
通过以下描述，本发明的其他方面将变得显而易见。
附图说明
图1是示出根据本发明的实施例的数据处理系统的框图。
图2是示出根据本发明的实施例的存储器系统的框图。
图3是示出根据本发明的实施例的存储器装置的存储块的电路图。
图4是示出存储器装置的不同类型单元的状态分布的示图。
图5A和图5B是分别示出当对全部页面施加相同的参考电压时全部字线的位错误数量和解码失败率的示图。
图6是示出根据本发明的实施例的存储器系统的示图。
图7是示出根据本发明的实施例的产生多个字线组的操作的示图。
图8是示出根据本发明的实施例的用于将多个字线组映射到多个参考电压的读取电平表的示图。
图9A和图9B是示出根据本发明的实施例的字线组的编程电压分布的示图。
图10是示出根据本发明的实施例的操作存储器系统的方法的流程图。
图11A和图11B是分别示出当对页面施加根据字线组的参考电压时不同字线的位错误数量和解码失败率的示图。
具体实施方式
下文参照附图更详细地描述各个实施例。然而，本发明可以以不同的形式实施，因此，本发明应不被解释为限于本文阐述的实施例。相反，这些实施例被提供使得本公开完整且全面，并且将本发明的范围充分地传达给本领域技术人员。此外，本文中对“实施例”、“另一实施例”等的参考不一定仅针对一个实施例，并且对任意这种短语的不同参考不一定针对相同的实施例。在整个公开中，本发明的附图和实施例中的相同的附图标记表示相同的元件。
本发明可以以包括例如以下的多种方式来实施：方法、装置、系统、实施为计算机可读存储介质上的计算机程序产品和/或处理器，例如适于执行存储在存储器上的指令和/或由存储器提供的指令的处理器，其中存储器联接到处理器。在本说明书中，这些实施例或本发明可以采用的任意其他形式可以被称为技术。通常，在本发明的范围内，可以改变所公开的方法的步骤顺序。除非另有说明，否则被描述为适于执行任务的诸如处理器或存储器的组件可以实施为被临时配置成在给定的时间执行任务的通用组件或被制造成执行该任务的特定组件。如本文所使用的，术语“处理器”等是指适于处理诸如计算机程序指令的数据的一个或多个装置、电路和/或处理内核。
下文提供本发明的实施例的详细描述以及示出本发明的方面的附图。结合这样的实施例描述了本发明，但是本发明不限于任意实施例。本发明的范围仅由权利要求限制。在权利要求的范围内，本发明包括许多替代方案、修改方案和等同方案。在下面的描述中阐述了许多具体细节，以便提供对本发明的透彻理解。这些细节仅作为示例被提供，可以根据权利要求来实践本发明，而不采用这些具体细节中的某些或全部。为了清楚起见，对与本发明有关的技术领域中已知的技术材料未进行详细描述，从而不会不必要地使本发明不清楚。
图1是示出根据本发明的实施例的数据处理系统2的框图。
参照图1，数据处理系统2可以包括主机装置5和存储器系统10。存储器系统10可以从主机装置5接收请求并且响应于所接收的请求而操作。例如，存储器系统10可以存储待由主机装置5访问的数据。
主机装置5可以利用各种电子装置中的任意一种实施。在各个实施例中，主机装置5可以包括诸如台式计算机、工作站、三维(3D)电视、智能电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、和/或数字视频记录器以及数字视频播放器的电子装置。在各个实施例中，主机装置5可以包括诸如移动电话、智能电话、电子书阅读器、MP3播放器、便携式多媒体播放器(PMP)和/或便携式游戏机的便携式电子装置。
存储器系统10可以利用诸如固态驱动器(SSD)和存储卡的各种存储装置中的任意一种实施。在各个实施例中，存储器系统10可以被设置为诸如以下的电子装置中的各种组件中的一种：计算机、超移动个人计算机(PC)(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板PC、无线电话、移动电话、智能电话、电子书阅读器、便携式多媒体播放器(PMP)、便携式游戏机、导航系统、黑盒、数码相机、数字多媒体广播(DMB)播放器、3维电视、智能电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、数据中心的存储装置、能够在无线环境下接收和传送信息的装置、射频识别(RFID)装置、家庭网络的各种电子装置中的一种、计算机网络的各种电子装置中的一种、远程信息处理网络的电子装置中的一种、或计算系统的各种组件中的一种。
存储器系统10可以包括存储器控制器100和半导体存储器装置200。存储器控制器100可以控制半导体存储器装置200的全部操作。
半导体存储器装置200可以在存储器控制器100的控制下执行一个或多个擦除操作、编程操作和读取操作。半导体存储器装置200可以通过输入/输出线接收命令CMD、地址ADDR和数据DATA。半导体存储器装置200可以通过电源线接收电力PWR，并通过控制线接收控制信号CTRL。根据存储器系统10的设计和配置，控制信号CTRL可以包括命令锁存使能信号、地址锁存使能信号、芯片使能信号、写入使能信号、读取使能信号以及其他操作信号。
存储器控制器100和半导体存储器装置200可以集成在例如固态驱动器(SSD)的单个半导体装置中。该SSD可以包括用于在其中存储数据的存储装置。当半导体存储器系统10用于SSD中时，与存储器系统10联接的主机装置(例如，图1的主机装置5)的操作速度可以显著提高。
存储器控制器100和半导体存储器装置200可以集成在例如存储卡的单个半导体装置中。例如，存储器控制器100和半导体存储器装置200可以被集成以配置个人计算机存储卡国际协会(PCMCIA)的个人计算机(PC)卡、紧凑型闪存(CF)卡、智能媒体(SM)卡、记忆棒、多媒体卡(MMC)、缩小尺寸的多媒体卡(RS-MMC)、微尺寸版本的MMC(MMCmicro)、安全数字(SD)卡、迷你安全数字(miniSD)卡、微型安全数字(microSD)卡、安全数字高容量(SDHC)和/或通用闪存(UFS)。
图2是示出根据本发明的实施例的存储器系统的框图。例如，图2的存储器系统可以描述图1所示的存储器系统10。
参照图2，存储器系统10可以包括存储器控制器100和半导体存储器装置200。存储器系统10可以响应于来自主机装置(例如，图1的主机装置5)的请求而操作，特别是存储待由主机装置访问的数据。
存储器装置200可以存储待由主机装置访问的数据。
存储器装置200可以利用诸如动态随机存取存储器(DRAM)和/或静态随机存取存储器(SRAM)的易失性存储器装置或者诸如只读存储器ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、铁电随机存取存储器(FRAM)、相变RAM(PRAM)、磁阻RAM(MRAM)和/或电阻RAM(RRAM)的非易失性存储器装置。
控制器100可以控制数据在存储器装置200中的存储。例如，控制器100可以响应于来自主机装置的请求来控制存储器装置200。控制器100可以将从存储器装置200读取的数据提供给主机装置，并且可以将主机装置提供的数据存储到存储器装置200中。
控制器100可以包括通过总线160联接的存储装置110、可以实施为诸如中央处理单元(CPU)的处理器的控制组件120、错误校正码(ECC)组件130、主机接口(I/F)140和存储器接口(I/F)150。
存储装置110可以用作存储器系统10和控制器100的工作存储器，并且存储用于驱动存储器系统10和控制器100的数据。当控制器100控制存储器装置200的操作时，存储装置110可以存储由控制器100和存储器装置200用于诸如读取操作、写入操作、编程操作和擦除操作的操作的数据。
存储装置110可以利用诸如静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)的易失性存储器实施。如上所述，存储装置110可以存储主机装置在存储器装置200中用于读取操作和写入操作的数据。为了存储数据，存储装置110可以包括程序存储器、数据存储器、写入缓冲器、读取缓冲器、映射缓冲器等。
控制组件120可以控制存储器系统10的一般操作，并且响应于来自主机装置的写入请求或读取请求，控制对存储器装置200的写入操作或读取操作。控制组件120可以驱动被称为闪存转换层(FTL)的固件，以控制存储器系统10的一般操作。例如，FTL可以执行诸如逻辑到物理(L2P)映射、损耗均衡、垃圾回收和/或坏块处理的操作。该L2P映射被称为逻辑块寻址(LBA)。
ECC组件130可以在读取操作期间检测并校正从存储器装置200读取的数据中的错误。当错误位的数量大于或等于可校正错误位的阈值数量时，ECC组件130可以不校正错误位，而是可以输出指示校正错误位失败的错误校正失败信号。
在各个实施例中，ECC组件130可以基于诸如以下的编码调制来执行错误校正操作：低密度奇偶校验(LDPC)码、博斯-查德胡里-霍昆格姆(Bose-Chaudhuri-Hocquenghem，BCH)码、turbo码、turbo乘积码(TPC)、里德-所罗门(Reed-Solomon，RS)码、卷积码、递归系统码(RSC)、网格编码调制(TCM)或分组编码调制(BCM)等。然而，错误校正不限于这些技术。因此，ECC组件130可以包括用于适当的错误校正操作的任意和所有电路、系统或装置。
主机接口140可以通过诸如以下的各种接口协议中的一种或多种与主机装置通信：通用串行总线(USB)、多媒体卡(MMC)、高速外围组件互连(PCI-e或PCIe)、小型计算机系统接口(SCSI)、串列SCSI(SAS)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、增强型小型磁盘接口(ESDI)以及电子集成驱动器(IDE)。
存储器接口150可以提供控制器100和存储器装置200之间的接口，以允许控制器100响应于来自主机装置的请求来控制存储器装置200。存储器接口150可以在控制组件120的控制下生成用于存储器装置200的控制信号并处理数据。当存储器装置200是诸如NAND闪速存储器的闪速存储器的情况下，存储器接口150可以在控制组件120的控制下生成用于存储器的控制信号并处理数据。
存储器装置200可以包括存储器单元阵列210、控制电路220、电压生成电路230、行解码器240、可以是页面缓冲器阵列形式的页面缓冲器250、列解码器260以及输入和输出(输入/输出)电路270。存储器单元阵列210可以包括可以存储数据的多个存储块211。电压生成电路230、行解码器240、页面缓冲器阵列250、列解码器260和输入/输出电路270可以形成存储器单元阵列210的外围电路。外围电路可以执行存储器单元阵列210的编程操作、读取操作或擦除操作。控制电路220可以控制外围电路。
电压生成电路230可以生成各种电平的操作电压。例如，在擦除操作中，电压生成电路230可以生成各种电平的诸如擦除电压和通过电压的操作电压。
行解码器240可以与电压生成电路230以及多个存储块211电通信。行解码器240可以响应于由控制电路220生成的行地址而在多个存储块211中选择至少一个存储块，并将电压生成电路230提供的操作电压传送到选择的存储块。
页面缓冲器250可以通过位线BL(图3所示)与存储器单元阵列210联接。响应于由控制电路220生成的页面缓冲器控制信号，页面缓冲器250可以利用正电压预充电位线BL，并在编程操作中向选择的存储块传送数据以及在读取操作中从选择的存储块接收数据，或者临时存储传送的数据。
列解码器260可以向页面缓冲器250传送数据以及从页面缓冲器250接收数据，或者向输入/输出电路270传送数据以及从输入/输出电路270接收数据。
输入/输出电路270可以通过输入/输出电路270将从外部装置(例如，图1的存储器控制器100)接收的命令和地址传送到控制电路220、将数据从外部装置传送到列解码器260、或将数据从列解码器260输出到外部装置。
控制电路220可以响应于命令和地址来控制外围电路。
图3是示出根据本发明的实施例的半导体存储器装置的存储块的电路图。例如，图3的存储块可以是图2所示的存储器单元阵列210的存储块211中的任意一个。
参照图3，示例性存储块211可以包括联接到行解码器240的多条字线WL0至WLn-1、漏极选择线DSL以及源极选择线SSL。这些线可以平行布置，并且多条字线在DSL和SSL之间。
示例性存储块211可以进一步包括分别联接到位线BL0至BLm-1的多个单元串221。每一列的单元串可以包括一个或多个漏极选择晶体管DST和一个或多个源极选择晶体管SST。在所示的实施例中，每个单元串具有一个DST和一个SST。在单元串中，多个存储器单元或存储器单元晶体管MC0至MCn-1可以串联联接在选择晶体管DST和SST之间。每个存储器单元可以形成为多层单元。例如，每个存储器单元可以形成为存储1位数据的单层单元(SLC)。每个存储器单元可以形成为存储2位数据的多层单元(MLC)。每个存储器单元可以形成为存储3位数据的三层单元(TLC)。每个存储器单元可以形成为存储4位数据的四层单元(QLC)。
每个单元串中的SST的源极可以联接到共源线CSL，并且每个DST的漏极可以联接到对应的位线。单元串中的SST的栅极可以联接到SSL，并且单元串中的DST的栅极可以联接到DSL。跨单元串的存储器单元的栅极可以联接到各自字线。即，存储器单元MC0的栅极联接到对应的字线WL0，存储器单元MC1的栅极联接到对应的字线WL1，等等。联接到特定字线的一组存储器单元可以被称为物理页面。因此，存储块211中的物理页面的数量可以对应于字线的数量。
页面缓冲器阵列250可以包括联接到位线BL0至BLm-1的多个页面缓冲器251。页面缓冲器251可以响应于页面缓冲器控制信号而操作。例如，在读取或验证操作期间，页面缓冲器251可以临时存储通过位线BL0至BLm-1接收的数据或者感测位线的电压或电流。
在一些实施例中，存储块211可以包括NAND型闪速存储器单元。然而，存储块211不限于这种单元类型，而是可以包括NOR型闪速存储器单元。存储器单元阵列210可以被实施为组合两种或更多种类型的存储器单元的混合闪速存储器，或者控制器被嵌入在存储器芯片内部的1-NAND闪速存储器。
诸如闪速存储器(例如，NAND闪速存储器)的存储器装置可以包括多个存储块(例如，数百至数千个存储块)。每个块通常可以包括多条字线(例如，数百条字线)。联接到每条字线的每个单元可以包括多个逻辑页面。存储器装置可以包括多个存储器单元，并且通过编程操作将单元调制为不同的状态或编程电压(PV)电平，每个单元存储多个位。
图4是示出存储器装置的不同类型单元的状态或编程电压(PV)电平分布的示图。
参照图4，每个存储器单元可以利用例如以下的特定类型的单元实施：存储1位数据的单层单元(SLC)、存储2位数据的多层单元(MLC)、存储3位数据的三层单元(TLC)、或存储4位数据的四层单元(QLC)。通常，特定存储器装置中的所有存储器单元都是相同类型的，但这不是必需的。
SLC可以包括两个状态P0和P1。P0可以指示擦除状态，并且P1可以指示编程状态。由于可以将SLC设置为两个不同的状态中的一个，因此每个SLC可以根据设置的编码方法编程或存储1个位。MLC可以包括四个状态P0、P1、P2和P3。在这些状态中，P0可以指示擦除状态，并且P1至P3可以指示编程状态。由于可以将MLC设置为四个不同的状态中的一个，因此每个MLC可以根据设置的编码方法来编程或存储两个位。TLC可以包括八个状态P0至P7。在这些状态中，P0可以指示擦除状态，并且P1至P7可以指示编程状态。由于可以将TLC设置为八个不同的状态中的一个，因此每个TLC可以根据设置的编码方法来编程或存储三个位。QLC可以包括16个状态P0至P15。在这些状态中，P0可以指示擦除状态，并且P1至P15可以指示编程状态。由于可以将QLC设置为十六个不同的状态中的一个，因此每个QLC可以根据设置的编码方法来编程或存储四个位。
因此，对于n位多层单元闪速存储器，可以基于单元的编程电压电平将单元调制为多个状态。SLC存储器、MLC存储器、TLC存储器和QLC存储器可以分别使用2个、4个、8个和16个可能的状态在每个单元中存储一个位、两个位、三个位和四个位。为了确定存储在单元中的位，可以利用位于相邻编程电压电平之间的参考电压来读取该单元。由于单元的编程电压有噪声，因此某些位可能被错误地读取。可能需要诸如BCH码和LDPC码的错误校正码来检测和校正单元的错误。当错误的数量很大时，发生解码失败，并且必须使用不同的参考电压再次读取相应的页面。换句话说，可以执行读取重试操作。读取重试操作可能增加读取操作的等待时间，并降低存储器系统的整体性能。因此，期望仔细选择用于第一读取操作的参考电压以减小解码失败率。然而，在常规的存储器系统中，对全部页面施加相同的参考电压。
图5A和图5B是分别示出当对TLC NAND闪速存储器的全部页面施加相同的参考电压时全部字线(WL)的位错误数量和解码失败率的示图。
在图5A和图5B的(a)中，观察到，在全部WL的前半部分(即，第一WL至中间WL)中的最高有效位(MSB)页面的位错误数量和解码失败率大于在WL的后半部分(即，中间WL至最后WL)中的MSB页面的位错误数量和解码失败率。在图5A和图5B的(b)中，观察到，在WL的后半部分中的最低有效位(LSB)页面的位错误数量和解码失败率大于在WL的前半部分中的LSB页面的位错误数量和解码失败率。换句话说，在WL的前半部分中的MSB页面和在WL的后半部分中的LSB页面明显比其他页面差。
各个实施例提供了一种基于分为两组或更多组的字线(WL)分组来选择用于第一读取尝试的参考电压的方案。该方案可以根据与待读取的目标页面联接的字线所属的WL组，对目标页面施加不同的参考电压。该方案可以减少从目标页面读取的数据中的错误位的数量，并降低解码失败率。
图6是示出根据本发明的实施例的存储器系统10的示图。
参照图6，存储器系统10可以包括控制组件120、存储器装置200和存储器600。图5的控制组件120、存储器装置200和存储器600可以被实施为图2所示的存储器系统10的组件。控制组件120和存储器600可以是图2中的控制器100的组件。可选地，存储器600可以是位于控制器100外部并联接到控制器100的组件。
控制组件120可以包括固件(FW)。存储器600可以包括读取电平表(RLT)610。如图2所示，存储器装置200可以包括多个存储块211和电压生成电路230。由于例如3D NAND闪速存储器的存储器装置200的物理布局，存储块211的全部WL可以表现不同。这导致不同WL中的单元的编程电压的不同分布。因此，在一些实施例中，如图7所示，全部WL可以基于其物理位置被分组为两个或更多个组，使得相同WL组中的单元具有相似的编程电压分布，并且如图9A和图9B所示，不同WL组中的单元具有显著不同的编程电压分布。在这种情况下，如图8所示，对于不同的WL组，使错误数量最小化的最佳参考电压可以不同。
图7是示出根据本发明的实施例的产生多个字线组的操作的示图。图7的操作可以由图6的控制组件120来执行。
参照图7，控制组件120可以将多条字线(WL)分组以产生多个字线(WL)组。通过示例而非限制的方式，n条字线WL0至WL(n-1)可以被划分以产生k个字线组GROUP0至GROUP(k-1)。字线WL0和WL1属于第一字线组GROUP0。字线WL2和WL3属于第二字线组GROUP1。字线WL4和WL5属于第三字线组GROUP2。字线WL(n-2)和WL(n-1)属于第k字线组GROUP(k-1)。虽然图7示出了一个字线组包括两条字线，但字线组中的字线的数量可以大于2。字线组中的字线的数量可以基于诸如如图5A和图5B所示的多条字线的位错误数量和解码失败率的错误特征来确定。
在一些实施例中，多条字线可以被分成3个字线组，包括第一字线组、第二字线组和第三字线组。第一字线组可以包括第一字线和第一字线的后续字线。第二字线组可以包括中间字线和中间字线的相邻字线。第三字线组可以包括最后字线和最后字线的先前字线。
图8是示出根据本发明的实施例的将多个字线组映射到多个最佳参考电压的操作的示图。图8的操作可以由图6的控制组件120来执行。
参照图8，多个字线组GROUP0至GROUP(k-1)可以被映射到多个最佳参考电压VREF0至VREF(k-1)。例如，第一字线组GROUP0可以被映射到第一最佳参考电压VREF0，第k字线组GROUP(k-1)可以被映射到第k最佳参考电压VREF(k-1)。
在执行图8的操作之前，控制组件120可以确定每个字线组的最佳参考电压，最佳参考电压使诸如位错误数量和解码失败率的错误的数量最小化。可以通过离线或在线搜索来确定每个字线组的最佳参考电压。
图9A示出了全部字线组的编程电压的组合分布。图9B示出了两个字线组的编程电压分布。在图9A和图9B中，横轴表示NAND单元编程电压，并且纵轴表示编程电压的概率。如图9A和图9B所示，搜索到，对于两个不同的字线组A、B，使错误数量最小化的最佳参考电压是不同的。
返回参照图6，控制组件120可以将多个字线组与多个参考电压之间的映射关系存储在读取电平表610中。
控制组件120可以从主机装置(例如，图1的主机装置)接收读取命令和与该读取命令相关联的逻辑地址。控制组件120可以将逻辑地址转换为物理地址，并在多个字线组中确定目标字线组。目标字线组可以是与物理地址对应的目标字线所属的字线组。
控制组件120可以在多个参考电压中确定与目标字线组对应的参考电压。控制组件120可以控制存储器装置200对多个页面中联接到目标字线的目标页面执行读取操作。换句话说，控制组件120可以向存储器装置200提供与所确定的参考电压和目标页面相关的信息。电压生成电路230可以接收该信息，并且响应于该信息生成参考电压。所生成的参考电压可以被提供给存储块211中的目标存储块中的目标页面。因此，可以使用参考电压对目标页面执行读取操作。
图10是示出根据本发明的实施例的操作存储器系统的方法1000的流程图。该方法1000可以由图6的控制组件120执行。
参照图10，方法1000可以包括步骤1010至1040。在步骤1010，控制组件120可以从主机装置接收读取命令。
在步骤1020，控制组件120可以确定多个字线组中与读取命令对应的目标字线所属的目标字线组。每个字线组可以包括与多个页面联接的多条字线中的选择字线。步骤1020可以包括将与读取命令对应的逻辑地址转换为物理地址，并且确定与该物理地址对应的目标字线所属的目标字线组。
控制组件120可以将用于多个字线组的多个参考电压存储在存储器600中。每个参考电压可以对应于每个字线组。
在步骤1030，控制组件120可以确定存储器600中的多个参考电压中与目标字线组对应的参考电压。
在步骤1040，控制组件120可以控制存储器装置200使用参考电压对多个页面中联接到目标字线的目标页面执行读取操作。对于步骤1040，控制器100可以向存储器装置200提供与参考电压相关的信息。电压生成电路230可以从控制器100接收该信息。电压生成电路230可以生成参考电压并且向目标字线提供参考电压。
图11A和图11B是分别示出根据本发明的实施例的不同字线的位错误数量和解码失败率的示图。
参照图11A和图11B，示出了当用于页面的参考电压取决于该页面的字线组时全部字线的位错误数量和平均解码失败率。与图5A和图5B相比，位错误数量和平均解码失败率均显著降低。
如上所述，根据实施例的控制器可以基于待读取的目标页面所属的字线组来施加最佳参考电压。实施例可以减少从目标页面读取的数据中的错误位的数量，并减少解码失败率。
尽管出于清楚和理解的目的已经相当详细地示出和描述了前述实施例，然而本发明不限于所提供的细节。如本领域技术人员根据前述公开内容将理解的，有许多替代方式用于实施本发明。因此，所公开的实施例是说明性的，而不是限制性的。本发明旨在涵盖落入权利要求的范围内的全部修改方案和替代方案。

Claims (12)

1.一种存储器系统，包括：
存储器装置，包括联接到多条字线的多个页面；以及
控制器，联接到所述存储器装置，所述控制器：
基于所述多条字线的解码失败率产生多个字线组；
从主机装置接收读取命令；
确定所述多个字线组中与所述读取命令对应的目标字线所属的目标字线组，每个字线组包括所述多条字线中的选择字线；
确定多个参考电压中与所述目标字线组对应的参考电压；并且
控制所述存储器装置使用所述参考电压对所述多个页面中联接到所述目标字线的目标页面执行读取操作。
2.根据权利要求1所述的存储器系统，其中所述控制器将与所述读取命令对应的逻辑地址转换为物理地址，并且确定具有所述物理地址的所述目标字线所属的所述目标字线组。
3.根据权利要求1所述的存储器系统，其中所述控制器包括存储器，所述存储器存储用于所述多个字线组的所述多个参考电压，每个参考电压对应于每个字线组。
4.根据权利要求1所述的存储器系统，其中产生多个字线组进一步基于所述多条字线的位错误数量。
5.根据权利要求4所述的存储器系统，其中所述多个字线组包括：第一字线组，包括第一字线；第二字线组，包括中间字线；以及第三字线组，包括最后字线。
6.根据权利要求1所述的存储器系统，其中所述控制器向所述存储器装置提供与所述参考电压相关的信息，并且
其中所述存储器装置包括电压生成电路，所述电压生成电路从所述控制器接收所述信息、生成所述参考电压并向所述目标字线提供所述参考电压。
7.一种操作存储器系统的方法，包括：
基于联接到多个页面的多条字线的解码失败率产生多个字线组；
从主机装置接收读取命令；
确定所述多个字线组中与所述读取命令对应的目标字线所属的目标字线组，每个字线组包括所述多条字线中的选择字线；
确定多个参考电压中与所述目标字线组对应的参考电压；以及
控制存储器装置使用所述参考电压对所述多个页面中联接到所述目标字线的目标页面执行读取操作。
8.根据权利要求7所述的方法，其中确定所述目标字线组包括：
将与所述读取命令对应的逻辑地址转换为物理地址；以及
确定与所述物理地址对应的所述目标字线所属的所述目标字线组。
9.根据权利要求7所述的方法，进一步包括：
将用于所述多个字线组的所述多个参考电压存储在存储器中，每个参考电压对应于每个字线组。
10.根据权利要求7所述的方法，其中产生多个字线组进一步基于所述多条字线的位错误数量。
11.根据权利要求10所述的方法，其中所述多个字线组包括：第一字线组，包括第一字线；第二字线组，包括中间字线；以及第三字线组，包括最后字线。
12.根据权利要求7所述的方法，其中控制所述存储器装置执行所述读取操作包括：
通过控制器向所述存储器装置提供与所述参考电压相关的信息；
通过所述存储器装置的电压生成电路从所述控制器接收所述信息；
通过所述电压生成电路生成所述参考电压；以及
通过所述电压生成电路向所述目标字线提供所述参考电压。
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