JP2018160295A - 半導体記憶装置 - Google Patents

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Abstract

【課題】読み出し時間の短縮を図る。【解決手段】半導体記憶装置は、第１ビット線ＢＬおよび第１ワード線ＷＬに電気的に接続される第１メモリセルＭＴと、第２ビット線ＢＬおよび前記第１ワード線に電気的に接続される第２メモリセルＭＴと、前記第１ワード線に電圧を印加する第１回路４２と、を具備する。前記第１回路は、前記第１メモリセルの読み出しにおいて、前記第１ワード線に第１電圧ＶＡを供給し、前記第２メモリセルの読み出しにおいて、前記第１ワード線に前記第１電圧よりも大きい第２電圧ＶＫ１を供給する。【選択図】 図７

Description

実施形態は、半導体記憶装置に関する。
半導体記憶装置としてＮＡＮＤ型フラッシュメモリが知られている。
米国特許出願公開第２０１４／０２４１０５７号明細書
読み出し時間の短縮を図る半導体記憶装置を提供する。
実施形態による半導体記憶装置は、第１ビット線および第１ワード線に電気的に接続される第１メモリセルと、第２ビット線および前記第１ワード線に電気的に接続される第２メモリセルと、前記第１ワード線に電圧を印加する第１回路と、を具備する。前記第１回路は、前記第１メモリセルの読み出しにおいて、前記第１ワード線に第１電圧を供給し、前記第２メモリセルの読み出しにおいて、前記第１ワード線に前記第１電圧よりも大きい第２電圧を供給する。
第１実施形態に係る半導体記憶装置を示す図。 第１実施形態に係る半導体記憶装置におけるメモリセルアレイを示す図。 第１実施形態に係る半導体記憶装置におけるブロックを示す回路図。 第１実施形態に係る半導体記憶装置におけるブロックを示す断面図。 第１実施形態に係る半導体記憶装置におけるメモリセルトランジスタの閾値分布を示すグラフ。 第１実施形態に係る半導体記憶装置におけるロウデコーダ、電圧生成回路、およびメモリセルアレイを示す図。 第１実施形態に係る半導体記憶装置における読み出し動作の各種電圧を示すタイミングチャート。 第１実施形態に係る半導体記憶装置における読み出し動作を示す図。 第１実施形態に係る半導体記憶装置における読み出し動作を示す図。 第１実施形態に係る半導体記憶装置におけるコマンドシーケンスの第１例を示す図。 第１実施形態に係る半導体記憶装置におけるコマンドシーケンスの第２例を示す図。 比較例に係る半導体記憶装置における読み出し動作の各種電圧を示すタイミングチャート。 第２実施形態に係る半導体記憶装置における読み出し動作の各種電圧を示すタイミングチャート。 第２実施形態に係る半導体記憶装置における読み出し動作を示す図。 第２実施形態に係る半導体記憶装置における読み出し動作を示す図。 第３実施形態に係る半導体記憶装置における読み出し動作の各種電圧を示すタイミングチャート。 第４実施形態に係る半導体記憶装置における読み出し動作の各種電圧を示すタイミングチャート。
本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。
＜第１実施形態＞
図１乃至図１２を用いて、第１実施形態に係る半導体記憶装置について説明する。以下では、半導体記憶装置として、メモリセルが半導体基板上に三次元に積層された三次元積層型ＮＡＮＤフラッシュメモリについて説明する。また、以下の説明において、「接続」は直接接続される場合だけではなく、任意の素子を介して接続される場合も含む。また、トランジスタの第１端子はソースまたはドレインの一方を示し、トランジスタの第２端子はソースまたはドレインの他方を示す。また、トランジスタの制御端子は、ゲートを示す。
［第１実施形態の構成例］
以下に図１乃至図６を用いて、第１実施形態における構成例について説明する。
図１に示すように、半導体記憶装置１００は、プレーン１０Ａ，１０Ｂ、入出力回路１４、ロジック制御回路１５、レディー／ビジー制御回路１６、レジスタ１７、シーケンサ１８、および電圧生成回路１９を含む。
入出力回路１４は、半導体記憶装置１００の外部（ホストまたはメモリコントローラ）から信号ＩＯ（ＩＯ０〜ＩＯ７）を送受信する。信号ＩＯは、コマンド、アドレス、およびデータ等を含む。入出力回路１４は、外部からのコマンドおよびアドレスをレジスタ１７に転送する。入出力回路１４は、外部からの書き込みデータをセンスアンプ１３（１３Ａ，１３Ｂ）に転送し、センスアンプ１３からの読み出しデータを外部に転送する。また、入出力回路１４は、読み出しデータとともに外部にデータストローブ信号ＤＱＳ，／ＤＱＳを送信する。読み出しデータは、信号ＤＱＳ，／ＤＱＳに同期して読み出される。
ロジック制御回路１５は、外部から各種制御信号を受信し、入出力回路１４およびシーケンサ１８を制御する。この制御信号としては、例えばチップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、ライトプロテクト信号／ＷＰ、およびデータストローブ信号ＤＱＳ，／ＤＱＳが使用される。信号／ＣＥは、半導体記憶装置１００（半導体チップ）をイネーブルにする。信号ＣＬＥ及びＡＬＥはそれぞれ、信号ＩＯがコマンドおよびアドレスであることを入出力回路１４に通知する。信号／ＷＥは、信号ＩＯの入力を入出力回路１４に指示する。信号／ＲＥは、信号ＩＯの出力を入出力回路１４に指示する。信号／ＷＰは、例えば電源のオンオフ時に半導体記憶装置１００を保護状態にする。信号ＤＱＳ，／ＤＱＳは、書き込みデータとともに受信される。書き込みデータは、信号ＤＱＳ，／ＤＱＳに同期して書き込まれる。
レディー／ビジー制御回路１６は、信号／ＲＢを外部に転送して半導体記憶装置１００の状態を外部に通知する。信号／ＲＢは、半導体記憶装置１００がレディー状態（外部からの命令を受け付ける状態）であるか、ビジー状態（外部からの命令を受け付けない状態）であるかを示す。
レジスタ１７は、コマンドおよびアドレスを保持する。レジスタ１７は、アドレスをロウデコーダ１２（１２Ａ，１２Ｂ）およびセンスアンプ１３（１３Ａ，１３Ｂ）に転送するとともに、コマンドをシーケンサ１８に転送する。また、レジスタ１７は、コマンドに基づいて実行されるシーケンスを制御するための各種テーブルを保持する。
シーケンサ１８は、コマンドを受信し、レジスタ１７の各種テーブルを参照する。そして、シーケンサ１８は、各種テーブルに示される情報に従って、半導体記憶装置１００の全体を制御する。
電圧生成回路１９は、各種ドライバを含む。電圧生成回路１９は、シーケンサ１８の制御に従って、データの書き込み、読み出し、および消去等の動作に必要な電圧を生成する。電圧生成回路１９は、生成した電圧をロウデコーダ１２およびセンスアンプ１３に供給する。
プレーン１０Ａは、メモリセルアレイ１１Ａ、ロウデコーダ１２Ａ、およびセンスアンプ１３Ａを含む。プレーン１０Ｂは、プレーン１０Ａと同様の構成を有し、メモリセルアレイ１１Ｂ、ロウデコーダ１２Ｂ、およびセンスアンプ１３Ｂを含む。以下では、プレーン１０Ｂの説明は省略し、プレーン１０Ａについて説明する。
ロウデコーダ１２Ａは、レジスタ１７からロウアドレスを受信し、ロウアドレスに基づいてメモリセルアレイ１１Ａ内のワード線ＷＬを選択する。そして、ロウデコーダ１２Ａは、選択されたワード線ＷＬに電圧生成回路１９からの電圧を供給する。
センスアンプ１３Ａは、ビット線ＢＬに電圧生成回路１９からの電圧を供給することで、メモリセルアレイ１１Ａ内のビット線ＢＬを介してメモリセルのデータを読み出したり、ビット線ＢＬを介してメモリセルアレイ１０内のメモリセルにデータを書き込んだりする。センスアンプ１３Ａは図示せぬデータラッチを含み、データラッチは書き込みデータおよび読み出しデータを一時的に記憶する。センスアンプ１３Ａは、レジスタ１７からカラムアドレスを受信し、カラムアドレスに基づいてデータラッチのデータを入出力回路１４に出力する。
図２に示すように、メモリセルアレイ１１Ａは、ロウおよびカラムに対応付けられた不揮発性のメモリセルトランジスタ（メモリセル）を含む複数のブロックＢＬＫ（ＢＬＫ０，ＢＬＫ１，ＢＬＫ２，…）を備える。ブロックＢＬＫは、例えば４つのストリングユニットＳＵ（ＳＵ０〜ＳＵ３）を含む。そして、ストリングユニットＳＵは、複数のＮＡＮＤストリング３５を含む。メモリセルアレイ１１Ａ内のブロック数およびブロック内のストリングユニット数は、任意である。
図３に示すように、ＮＡＮＤストリング３５は、ｎ個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴｎ−１）および選択トランジスタＳＴ１，ＳＴ２を含む。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。そして、メモリセルトランジスタＭＴは、選択トランジスタＳＴ１の第１端子と選択トランジスタＳＴ２の第１端子との間に直列接続される。
ストリングユニットＳＵ０〜ＳＵ３における選択トランジスタＳＴ１の制御端子は、セレクトゲート線ＳＧＤ０〜ＳＧＤ３に接続される。これに対し、ストリングユニットＳＵ０〜ＳＵ３における選択トランジスタＳＴ２の制御端子は、例えばセレクトゲート線ＳＧＳに共通に接続されるが、ストリングユニット毎に異なるセレクトゲート線ＳＧＳ０〜ＳＧＳ３に接続されてもよい。また、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０〜ＭＴｎ−１の制御端子は、ワード線ＷＬ０〜ＷＬｎ−１に共通に接続される。
また、メモリセルアレイ１１Ａ内において同一列にあるＮＡＮＤストリング３５の選択トランジスタＳＴ１の第２端子は、ビット線ＢＬ（ＢＬ０〜ＢＬｍ−１）のいずれかに共通接続される。すなわち、ビット線ＢＬは、複数のブロックＢＬＫ間でＮＡＮＤストリング３５を共通に接続する。さらに、複数の選択トランジスタＳＴ２の第２端子は、ソース線ＳＬに共通に接続される。
すなわち、ストリングユニットＳＵは、異なるビット線ＢＬに接続され、かつ同一のセレクトゲート線ＳＧＤに接続されたＮＡＮＤストリング３５の集合体である。また、ブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵの集合体である。そして、メモリセルアレイ１１Ａは、ビット線ＢＬを共通にする複数のブロックＢＬＫの集合体である。
ストリングユニットＳＵ内のいずれかのワード線ＷＬに接続されるメモリセルＭＴには、一括してデータの書き込みおよび読み出しが行われる。この単位をページと呼ぶ。
一方、データの消去は、ブロックＢＬＫ単位、またはブロックＢＬＫよりも小さい単位で行うことができる。消去方法に関しては、例えば“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE”という２０１１年９月１８日に出願された米国特許出願１３／２３５，３８９号に記載されている。また、“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE”という２０１０年１月２７日に出願された米国特許出願１２／６９４，６９０号に記載されている。さらに、“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND DATA ERASE METHOD THEREOF”という２０１２年５月３０日に出願された米国特許出願１３／４８３，６１０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
図４に示すように、ｐ型ウェル領域（半導体基板）２０上に、複数のＮＡＮＤストリング３５が設けられる。すなわち、ウェル領域２０上には、セレクトゲート線ＳＧＳとして機能する例えば４層の配線層２１、ワード線ＷＬ（ＷＬ０〜ＷＬｎ−１）として機能するｎ層の配線層２２、およびセレクトゲート線ＳＧＤとして機能する例えば４層の配線層２３が、順次積層される。積層された配線層間には、図示せぬ絶縁層が形成される。
そして、これらの配線層２１，２２，２３内を通過してウェル領域２０に達するピラー状の導電体２４が設けられる。導電体２４の側面には、ゲート絶縁層２５、電荷蓄積層（絶縁層または導電層）２６、およびブロック絶縁層２７が順次設けられる。導電体２４、ゲート絶縁層２５、電荷蓄積層２６、およびブロック絶縁層２７によって、メモリセルトランジスタＭＴ、および選択トランジスタＳＴ１，ＳＴ２が構成される。導電体２４は、ＮＡＮＤストリング３５の電流経路として機能し、各トランジスタのチャネルが形成される領域となる。そして、導電体２４の上端は、ビット線ＢＬとして機能する金属配線層２８に接続される。
ウェル領域２０の表面領域内には、ｎ＋型不純物拡散層２９が設けられる。拡散層２９上には、コンタクトプラグ３０が設けられる。コンタクトプラグ３０は、ソース線ＳＬとして機能する金属配線層３１に接続される。さらに、ウェル領域２０の表面領域内には、ｐ＋型不純物拡散層３２が設けられる。拡散層３２上には、コンタクトプラグ３３が設けられる。コンタクトプラグ３３は、ウェル配線ＣＰＷＥＬＬとして機能する金属配線層３４に接続される。ウェル配線ＣＰＷＥＬＬは、ウェル領域２０を介して導電体２４に電位を印加するための配線である。
以上の構成が、図４を記載した紙面の奥行き方向に複数配列されており、奥行き方向に並ぶ複数のＮＡＮＤストリング３５の集合によってストリングユニットＳＵが構成される。
さらに、メモリセルアレイ１１Ａの構成についてはその他の構成であっても良い。すなわち、メモリセルアレイ１１Ａの構成については、例えば、“三次元積層型不揮発性半導体メモリ(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層型不揮発性半導体メモリ(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法(NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME)”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号“半導体メモリ及びその製造方法(SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME)”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
図５では、メモリセルトランジスタＭＴが２ビット（４値）のデータを記憶する例を示している。
図５に示すように、メモリセルトランジスタＭＴの閾値電圧は、離散的な例えば４個の分布のいずれかに含まれる値を取る。この４個の分布を閾値の低い順に、Ｅｒレベル、Ａレベル、Ｂレベル、およびＣレベルと呼ぶ。
Ｅｒレベルは、例えばデータの消去状態に相当する。そして、Ｅｒレベルに含まれる閾値は、電圧ＶＦＹＡ未満であり、正または負の値を有する。
Ａ〜Ｃレベルは、電荷蓄積層に電荷が注入されてデータが書き込まれた状態に相当する。Ａ〜Ｃレベルの各分布に含まれる閾値は、例えば正の値を有する。Ａレベルに含まれる閾値は、ベリファイ電圧ＶＦＹＡ以上であり、かつベリファイ電圧ＶＦＹＢ未満である。Ｂレベルに含まれる閾値は、ベリファイ電圧ＶＦＹＢ以上であり、かつベリファイ電圧ＶＦＹＣ未満である。Ｃレベルに含まれる閾値は、ベリファイ電圧ＶＦＹＣ以上であり、かつ読み出しパス電圧ＶＲＥＡＤ未満である。ここで、ＶＦＹＡ＜ＶＦＹＢ＜ＶＦＹＣ＜ＶＲＥＡＤである。
また、読み出し電圧ＶＡはＥｒレベルとＡレベルとの間に、読み出し電圧ＶＢはＡレベルとＢレベルとの間に、読み出し電圧ＶＣはＢレベルとＣレベルとの間に設定される（ＶＡ＜ＶＦＹＡ、ＶＢ＜ＶＦＹＢ、ＶＣ＜ＶＦＹＣ）。読み出し電圧ＶＡ，ＶＢ，ＶＣが印加されたメモリセルトランジスタＭＴは、記憶しているデータに応じてオンまたはオフし、その閾値電圧が印加した読み出し電圧に対して高いか低いかを判定することができる。読み出しパス電圧ＶＲＥＡＤは最も高い閾値電圧分布（ここではＣレベル）の上限よりも高い電圧であり、読み出しパス電圧ＶＲＥＡＤが印加されたメモリセルトランジスタＭＴは記憶しているデータに関わらずオンする。
以上のように、各メモリセルトランジスタＭＴは、４個の閾値分布のいずれかを有することで、４種類の状態を取ることができる。これらの状態を、２進数表記で００〜１１に割り当てることで、各メモリセルトランジスタＭＴは２ビットのデータを保持することができる。
なお、以下の実施形態は、３ビット以上のデータを記憶可能なメモリセルトランジスタＭＴにも適用することができる。また、１ビットのデータを記憶可能なメモリセルトランジスタＭＴにも適用することができる。
図６では、特にロウデコーダ１２Ａおよび電圧生成回路１９について示している。
図６に示すように、ロウデコーダ１２Ａは、転送トランジスタ５１，５２（５２＿０〜５２＿ｎ−１），５３、およびブロックデコーダ５４を含む。
転送トランジスタ５１は、第１端子が配線ＳＧＳＤに電気的に接続され、第２端子がセレクトゲート線ＳＧＳに電気的に接続される。転送トランジスタ５２＿０〜５２＿ｎ−１は、第１端子がワード線ＷＬ０〜ｎ−１に電気的に接続され、第２端子がコントロールゲート線ＣＧ０〜ＣＧｎ−１に電気的に接続される。転送トランジスタ５１は、第１端子が配線ＳＧＤＤに電気的に接続され、第２端子がセレクトゲート線ＳＧＤに電気的に接続される。転送トランジスタ５１，５２，５３の制御端子には、ブロックデコーダ５４からの信号が供給される。
ブロックデコーダ５４は、ブロックアドレスをデコードする。そして、ブロックデコーダ５４は、ブロックアドレスのデコード結果に応じて、転送トランジスタ５１，５２，５３がオンまたはオフする信号（電圧）を転送トランジスタ５１，５２，５３の制御端子に供給する。より具体的には、ブロックデコーダ５４は、対応するブロックが選択された場合に転送トランジスタ５１，５２，５３がオンする電圧を供給する。一方、ブロックデコーダ５４は、対応するブロックが非選択の場合に転送トランジスタ５１，５２，５３がオフする電圧を供給する。ここで、トランジスタのオンとは、トランジスタが第１端子から第２端子に任意の電圧を転送する状態を示す。
電圧生成回路１９は、ＳＧＳドライバ４１、ＣＧドライバ４２（４２＿０〜４２＿ｎ−１）、およびＳＧＤドライバ４３を含む。
ＳＧＳドライバ４１は、諸動作においてセレクトゲート線ＳＧＳが必要な電圧を生成し、配線ＳＧＳＤに供給する。転送トランジスタ５１は、ブロックデコーダ５４の制御にしたがって、ＳＧＳドライバ４１からの電圧をセレクトゲート線ＳＧＳに転送する。
ＣＧドライバ４２＿０〜４２＿ｎ−１は、諸動作においてワード線ＷＬ０〜ｎ−１が必要な電圧を生成し、コントロールゲート線ＣＧ０〜ＣＧｎ−１に供給する。転送トランジスタ５２＿０〜５２＿ｎ−１は、ブロックデコーダ５４の制御にしたがって、ＣＧドライバ４２＿０〜４２＿ｎ−１からの電圧をワード線ＷＬ０〜ｎ−１に転送する。
ＳＧＤドライバ４３は、諸動作においてセレクトゲート線ＳＧＳが必要な電圧を生成し、配線ＳＧＤＤに供給する。転送トランジスタ５３は、ブロックデコーダ５４の制御にしたがって、ＳＧＤドライバ４３からの電圧をセレクトゲート線ＳＧＤに転送する。
［第１実施形態の読み出し動作］
以下に図７乃至図９を用いて、第１実施形態における読み出し動作について説明する。
図７では、読み出し動作における第１領域のカラム選択時および第２領域のカラム選択時の各種電圧のタイミングチャートを示している。また、図８では読み出し動作における第１領域のカラム選択時の図を示し、図９では読み出し動作における第２領域のカラム選択時の図を示している。
図７乃至図９に示すように、本例では、メモリセルアレイ１１Ａがカラム単位（ビット線ＢＬ単位）で２つの領域（第１領域および第２領域）に分けられ、それぞれの領域で読み出し動作が行われる。第１領域および第２領域は、電圧生成回路１９（ＣＧドライバ４２）からの距離に応じて設定される。より具体的には、第１領域はＣＧドライバ４２から近い領域であり、第２領域はＣＧドライバ４２から遠い領域である。ここでは、メモリセルアレイ１１Ａにビット線ＢＬ０〜ＢＬ１５が設けられ、第１領域はビット線ＢＬ０〜ＢＬ７を含み、第２領域はビット線ＢＬ８〜ＢＬ１５を含む例を示している。そして、第１領域のカラムが選択された場合と第２領域のカラムが選択された場合とで、選択ワード線ＷＬに供給される電圧が適宜制御される。
まず、図７および図８を用いて、読み出し動作において第１領域のカラム（ビット線ＢＬ０〜ＢＬ７）が選択された場合のタイミングチャートについて説明する。
なお、図７において、Ｓｅｌ．ＷＬは選択ワード線、Ｕｎｓｅｌ．ＷＬは非選択ワード線、Ｓｅｌ．ＢＬは選択ビット線、Ｕｎｓｅｌ．ＢＬは非選択ビット線を示している。また、選択ワード線ＷＬの実線は、選択ワード線ＷＬのＣＧドライバ４２から近い部分（例えば第１領域に位置する部分、以下第１部分と称す）の電圧波形を示している。これは、ＣＧドライバ４２が供給する電圧と実質的に同じである。一方、選択ワード線ＷＬの破線は、選択ワード線ＷＬのＣＧドライバ４２から遠い部分（例えば第２領域に位置する部分、以下第２部分と称す）の電圧波形を示している。これは、選択ワード線ＷＬのＣＧドライバ４２から遠い部分には、その距離に応じてＣＧドライバ４２からの電圧が遅延されて印加されるためである。ここでは、ワード線ＷＬ０が選択される例を示す。また、図７は、電圧ＶＡによる読み出しと電圧ＶＣによる読み出しが順に連続的に行われる例である。
図７および図８に示すように、まず、初期状態（時刻Ｔ１１以前）において、各種電圧は、電圧ＶＳＳである。
そして、時刻Ｔ１１において、ＣＧドライバ４２＿１〜４２＿ｎ−１は、非選択ワード線ＷＬ１〜ＷＬｎ−１に電圧ＶＲＥＡＤを供給する。これにより、非選択ワード線ＷＬ１〜ＷＬｎ−１に接続されるメモリセルトランジスタＭＴ１〜ＭＴｎ−１は、その閾値に関わらずオンする。
また、時刻Ｔ１１において、ＳＧＳドライバ４１はセレクトゲート線ＳＧＳに電圧ＶＳＧを供給し、ＳＧＤドライバ４３はセレクトゲート線ＳＧＤに電圧ＶＳＧを供給する。電圧ＶＳＧは、選択トランジスタＳＴ１，ＳＴ２をオンする電圧である。
また、時刻Ｔ１１において、選択ビット線ＢＬ０〜ＢＬ７に電圧ＶＢＬ（＜ＶＲＥＡＤ）が印加され、非選択ビット線ＢＬ８〜ＢＬ１５に電圧ＶＳＲＣ（＜ＶＢＬ）が印加される。
さらに、時刻Ｔ１１において、ＣＧドライバ４２＿０は、選択ワード線ＷＬ０に電圧ＶＡを供給する。これにより、選択ワード線ＷＬ０の第１部分には電圧ＶＡが印加される。これにより、選択ワード線ＷＬ０に接続され、かつ選択ビット線ＢＬ０〜ＢＬ７に接続される（第１領域に位置する）メモリセルトランジスタＭＴ０の電圧ＶＡによる読み出しが行われる。
このとき、選択ワード線ＷＬ０の第２部分には、電圧ＶＡよりも小さい電圧が印加される。言い換えると、選択ワード線ＷＬ０の第２部分は、遠距離による遅延のために読み出しに必要な電圧ＶＡに達していない（電圧ＶＡまで昇圧されていない）。しかし、選択ワード線ＷＬ０の第２部分が位置する第２領域のカラムは、非選択である。このため、選択ワード線ＷＬ０に接続され、かつ選択ビット線ＢＬ８〜ＢＬ１５に接続される（第２領域に位置する）メモリセルトランジスタＭＴ０の読み出しは、不要である。したがって、本例における読み出し動作に問題は生じない。
引き続き、時刻Ｔ１３において、ＣＧドライバ４２＿０は、選択ワード線ＷＬ０に電圧ＶＣを供給する。これにより、選択ワード線ＷＬ０の第１部分には電圧ＶＣが印加される。そして、選択ワード線ＷＬ０に接続され、かつ選択ビット線ＢＬ０〜ＢＬ７に接続される（第１領域に位置する）メモリセルトランジスタＭＴ０の電圧ＶＣによる読み出しが行われる。
このとき、選択ワード線ＷＬ０の第２部分には、電圧ＶＣよりも小さい電圧が印加される。言い換えると、選択ワード線ＷＬ０の第２部分は、遠距離による遅延のために読み出しに必要な電圧ＶＣに達していない（電圧ＶＣまで昇圧されていない）。しかし、電圧ＶＡによる読み出しのときと同様、本例における読み出し動作に問題は生じない。
その後、時刻Ｔ１５において、各種電圧が電圧ＶＳＳになる。これにより、各トランジスタがオフし、読み出し動作が終了する。
次に、図７および図９を用いて、読み出し動作において第２領域のカラム（ビット線ＢＬ８〜ＢＬ１５）が選択された場合のタイミングチャートについて説明する。
図７および図９に示すように、まず、初期状態（時刻Ｔ１１以前）において、各種電圧は、電圧ＶＳＳである。
そして、時刻Ｔ１１において、第１領域のカラムが選択された場合と同様、非選択ワード線ＷＬ１〜ＷＬｎ−１に電圧ＶＲＥＡＤが印加され、セレクトゲート線ＳＧＳに電圧ＶＳＧが印加され、セレクトゲート線ＳＧＤに電圧ＶＳＧが印加される。また、時刻Ｔ１１において、選択ビット線ＢＬ８〜ＢＬ１５に電圧ＶＢＬが印加され、非選択ビット線ＢＬ０〜ＢＬ７に電圧ＶＳＲＣが印加される。
さらに、時刻Ｔ１１において、ＣＧドライバ４２＿０は、選択ワード線ＷＬ０に電圧ＶＫ１を供給する。これにより、選択ワード線ＷＬ０の第１部分には電圧ＶＫ１が印加される。電圧ＶＫ１はＣＧドライバ４２＿０が一時的に供給する大きい電圧であり、ＶＫ１＞ＶＡである。この電圧ＶＫ１により、遅延することなく（ＶＡが供給された場合よりも速く）、選択ワード線ＷＬ０の第２部分に電圧ＶＡが印加される。
その後、時刻Ｔ１２において、ＣＧドライバ４２＿０は、選択ワード線ＷＬ０に電圧ＶＡを供給する。これにより、選択ワード線ＷＬ０の第１部分に、電圧ＶＡが印加される。そして、選択ワード線ＷＬ０に接続され、かつ選択ビット線ＢＬ８〜ＢＬ１５に接続される（第２領域に位置する）メモリセルトランジスタＭＴ０の電圧ＶＡによる読み出しが行われる。
このとき、選択ワード線ＷＬ０の第１部分には、電圧ＶＫ１が印加された後に電圧ＶＡが印加される。このため、選択ワード線ＷＬ０の第１部分は、読み出しに必要な電圧ＶＡに安定するまでに時間を要する。しかし、選択ワード線ＷＬ０の第１部分が位置する第１領域のカラムは、非選択である。このため、選択ワード線ＷＬ０に接続され、かつ選択ビット線ＢＬ０〜ＢＬ７に接続される（第１領域に位置する）メモリセルトランジスタＭＴ０の読み出しは、不要である。したがって、本例における読み出し動作に問題は生じない。
引き続き、時刻Ｔ１３において、ＣＧドライバ４２＿０は、選択ワード線ＷＬ０に電圧ＶＫ２を供給する。これにより、選択ワード線ＷＬ０の第１部分には電圧ＶＫ２が印加される。電圧ＶＫ２はＣＧドライバ４２＿０が一時的に供給する大きい電圧であり、ＶＫ２＞ＶＣである。この電圧ＶＫ２により、遅延することなく（ＶＣが供給された場合よりも速く）、選択ワード線ＷＬ０の第２部分に電圧ＶＣが印加される。
その後、時刻Ｔ１４において、ＣＧドライバ４２＿０は、選択ワード線ＷＬ０に電圧ＶＣを供給する。これにより、選択ワード線ＷＬ０の第１部分に、電圧ＶＣが印加される。そして、選択ワード線ＷＬ０に接続され、かつ選択ビット線ＢＬ８〜ＢＬ１５に接続される（第２領域に位置する）メモリセルトランジスタＭＴ０の電圧ＶＣによる読み出しが行われる。
このとき、選択ワード線ＷＬ０の第１部分には、電圧ＶＫ２が印加された後に電圧ＶＣが印加される。このため、選択ワード線ＷＬ０の第１部分は、読み出しに必要な電圧ＶＣに安定するまでに時間を要する。しかし、電圧ＶＡによる読み出しのときと同様、本例における読み出し動作に問題は生じない。
その後、時刻Ｔ１５において、各種電圧が電圧ＶＳＳになる。これにより、各トランジスタがオフし、読み出し動作が終了する。
なお、第１領域のカラムが選択された場合においても、時刻Ｔ１１，Ｔ１３においてそれぞれ、ＣＧドライバ４２＿０が選択ワード線ＷＬ０に一時的に大きい電圧ＶＫ１´，ＶＫ２´を供給してもよい。このとき、ＶＫ１´＜ＶＫ１、ＶＫ２´＜ＶＫ２である。
［第１実施形態のコマンドシーケンス］
上述した読み出し動作では、例えば８本のビット線ＢＬを読み出し単位に設定し、第１領域または第２領域の８本のビット線ＢＬが選択される。そして、第１領域が選択された場合、選択ワード線ＷＬに電圧ＶＡ，ＶＣが順に供給される。一方、第２領域が選択された場合、選択ワード線ＷＬに電圧ＶＫ１，ＶＡ，ＶＫ２，ＶＣが順に供給される。このような、特殊読み出しモードの設定、すなわち読み出し単位の設定および読み出し領域の選択は、受信されるコマンドに従う。
以下に、図１０および図１１を用いて、上記読み出し動作を実行するためのコマンドシーケンスについて説明する。なお、以下の説明において、コマンド、アドレス、およびデータは、外部（メモリコントローラ）で発行され、半導体記憶装置１００に受信される。また、コマンド、アドレス、およびデータは、各信号のアサートに同期して入力される。
図１０に示す第１例は、特殊コマンドシーケンスによる例である。
図１０に示すように、第１例では、まず、半導体記憶装置１００は、コマンドＣＭＤ１を受信する。コマンドＣＭＤ１は、特殊コマンドであり、特殊読み出しモードを命令するコマンドである。ここでは、コマンドＣＭＤ１は、読み出し単位を設定するコマンドである。より具体的には、コマンドＣＭＤ１は、８本のビット線ＢＬを読み出し単位として設定する。
次に、半導体記憶装置１００は、アドレスＡＤＤ１を受信する。アドレスＡＤＤ１は、コマンドＣＭＤ１に伴う特殊読み出しにおいてデータを読み出す領域を指定するものである。より具体的には、アドレスＡＤＤ１は、例えば、プレーン１０Ａおよび第１領域を指定する。
これらコマンドＣＭＤ１およびアドレスＡＤＤ１により、特殊読み出しモードが設定される。すなわち、本例における読み出し単位の設定および読み出し領域の選択が実行され、選択された読み出し領域に応じて選択ワード線ＷＬに供給される電圧が決定される。
次に、半導体記憶装置１００は、コマンド／アドレス（ＣＡ）セットを受信する。ＣＡセットは、通常、読み出しを実行するために必要なコマンドおよびアドレスのセットである。
より具体的には、まず、半導体記憶装置１００は、コマンドＣＭＤ２を受信する。コマンドＣＭＤ２は、読み出しにおけるアドレスの入力を命令するコマンドである。引き続き、半導体記憶装置１００は、例えば５サイクルに亘ってアドレスＡＤＤ（ＡＤＤ２〜ＡＤＤ６）を受信する。アドレスＡＤＤ２〜ＡＤＤ６は、データを読み出すアドレスを指定するものであり、例えばブロック、パーシャルブロック（ストリングユニット）、ロウ（ワード線）、およびカラム（ビット線）を指定する。より具体的には、例えば、ブロックＢＬＫ０、ストリングユニットＳＵ０、ワード線ＷＬ０、およびビット線ＢＬ０〜ＢＬ７が選択される。選択されるビット線ＢＬ０〜ＢＬ７の本数は、上述したコマンドＣＭＤ１による設定に基づく。その後、半導体記憶装置１００は、コマンドＣＭＤ３を受信する。コマンドＣＭＤ３は、読み出しの実行を命令するコマンドである。
そして、半導体記憶装置１００は、コマンドＣＭＤ３に応答して、ビジー状態（ＲＢ＝「Ｌ」レベル）となり、読み出しを開始する。ビジー状態である期間ｔ１において、読み出しが行われる。ここでは、８本のビット線ＢＬを読み出し単位とし、第１領域が読み出される。したがって、選択ワード線ＷＬに電圧ＶＡ，ＶＣが順に供給される。その後、半導体記憶装置１００は、レディー状態（ＲＢ＝「Ｈ」レベル）となり、読み出しを終了する。
図１１に示す第２例は、Set featureコマンドシーケンスによる例である。
図１１に示すように、第２例では、まず、半導体記憶装置１００は、コマンドＣＭＤ４を受信する。コマンドＣＭＤ４は、半導体記憶装置１００に対してパラメータの変更を命令するコマンドである。
次に、半導体記憶装置１００は、アドレスＡＤＤ７を受信する。アドレスＡＤＤ７は、変更したいパラメータに対応するアドレスを指定するものである。ここでは、変更したパラメータは、読み出しモードである。
次に、半導体記憶装置１００は、例えば４サイクルに亘ってデータＤＴ（ＤＴ１〜ＤＴ４）を受信する。データＤＴは、変更するパラメータに相当するデータである。ここでは、データＤＴは、例えば読み出し単位、読み出し領域、および選択ワード線ＷＬに供給される電圧等を含む。
これにより、半導体記憶装置１００は、ビジー状態となり、Set featureを開始する。ビジー状態である期間ｔ２において、Set featureが行われ、設定のパラメータが書き換えられる。
このように、コマンドＣＭＤ４、アドレスＡＤＤ７、およびデータＤＴによって、特殊読み出しモードが設定される。すなわち、本例における読み出し単位の設定および読み出し領域の選択が実行され、選択された読み出し領域に応じて選択ワード線ＷＬに供給される電圧が決定される。
Set featureが終了すると、半導体記憶装置１００は、特殊読み出しモードになる。したがって、半導体記憶装置１００は、コマンド／アドレス（ＣＡ）セットを受信すると、ビジー状態となり、読み出しを開始する。そして、ビジー状態である期間ｔ３において、図１０の期間ｔ１と同様の読み出しを行う。
［第１実施形態の効果］
図１２に示すように、比較例では、全カラム（ビット線ＢＬ０〜ＢＬ１５）が選択されて読み出し動作が行われる。そして、選択ワード線ＷＬには、電圧ＶＫ１，ＶＡ，ＶＫ２，ＶＣが順に供給される。すなわち、比較例では、時刻Ｔ２１〜Ｔ２５において、全ビット線ＢＬ０〜ＢＬ１５が選択され、選択ワード線ＷＬには上記第１実施形態における第２領域が選択された場合の電圧が供給される。
このとき、選択ワード線ＷＬに電圧ＶＫ１，ＶＫ２が供給されることで、選択ワード線ＷＬの第２部分（ＣＧドライバ４２から遠い部分）を速く電圧ＶＡ，ＶＣまで昇圧することができる。一方、選択ワード線ＷＬの第１部分（ＣＧドライバから近い部分）は電圧ＶＫ１，ＶＫ２まで昇圧されてしまうため、その後、電圧ＶＡ，ＶＣに降圧させて安定するまでに時間を要する。その結果、特に選択ワード線ＷＬの第１部分側のメモリセルトランジスタＭＴの読み出しに時間がかかってしまう。また、選択ワード線ＷＬの第１部分に一時的に大きな電圧がかかることで、第１部分側のメモリセルトランジスタＭＴがオンすることがある。これにより、ワード線ＷＬからビット線ＢＬにノイズが生じることがあり、ビット線ＢＬが安定するまでに時間を要し、さらに読み出しに時間がかかってしまう。
これに対し、第１実施形態では、メモリセルアレイ１１Ａがカラム（ビット線ＢＬ）単位で第１領域（ＣＧドライバ４２から近い領域）と第２領域（ＣＧドライバ４２から遠い領域）とに分けられ、それぞれの領域で読み出し動作が行われる。そして、第１領域のカラムが選択された場合と第２領域のカラムが選択された場合とで、選択ワード線ＷＬに供給される電圧が適宜制御される。これにより、選択ワード線ＷＬの第１部分または第２部分に対して読み出し電圧（ＶＡ，ＶＣ）を速く印加することができ、読み出し時間の短縮を図ることができる。
より具体的には、図７に示すように、第１領域のカラムが選択された場合、選択ワード線ＷＬに電圧ＶＡ，ＶＣが順に供給される。これにより、選択ワード線ＷＬの第１部分の電圧を速く電圧ＶＡ，ＶＣまで昇圧して安定させることができ、読み出し時間の短縮を図ることができる。一方、選択ワード線ＷＬの第２部分は、読み出しに必要な電圧ＶＡ，ＶＣに達さない。しかし、選択ワード線ＷＬの第２部分が位置する第２領域のカラムは非選択であるため、第２領域のメモリセルトランジスタＭＴの読み出しは不要である。したがって、本例における読み出し動作に問題は生じない。
また、図７に示すように、第２領域のカラムが選択された場合、選択ワード線ＷＬに電圧ＶＫ１，ＶＡ，ＶＫ２，ＶＣが順に供給される。これにより、選択ワード線ＷＬの第２部分の電圧を速く電圧ＶＡ，ＶＣまで昇圧して安定させることができ、読み出し時間の短縮を図ることができる。一方、選択ワード線ＷＬの第１部分は、読み出しに必要な電圧ＶＡ，ＶＣに安定するまでに時間を要する。しかし、選択ワード線ＷＬの第１部分が位置する第１領域のカラムは非選択であるため、第１領域のメモリセルトランジスタＭＴの読み出しは不要である。したがって、本例における読み出し動作に問題は生じない。
なお、第１実施形態における第２領域のカラムが選択された場合、電圧ＶＫ１，ＶＫ２を比較例よりも大きくすることも可能であり、これにより、選択ワード線ＷＬの第２部分の電圧をさらに速く電圧ＶＡ，ＶＣまで昇圧させることができる。
また、第１実施形態では、プレーン１０におけるメモリセルアレイ１１を第１領域と第２領域の２つの領域に分けたが、これに限らず、３つ以上の領域に分けてもよい。
また、第１実施形態では、半導体記憶装置として三次元積層型ＮＡＮＤフラッシュメモリについて説明したが、これに限らず、二次元に配列されたＮＡＮＤフラッシュメモリに適用することもできる。
＜第２実施形態＞
図１３乃至図１５を用いて、第２実施形態に係る半導体記憶装置について説明する。第２実施形態では、ビット線シールド方式の読み出しが行われる。ビット線シールド方式とは、例えば奇数カラムまたは偶数カラムを選択していずれかのカラムを読み出す方式である。以下に、第２実施形態について詳説する。
なお、第２実施形態では、主に上記第１実施形態と異なる点について説明し、同様の点については省略する。
［第２実施形態の読み出し動作］
以下に図１３乃至図１５を用いて、第２実施形態における読み出し動作について説明する。
図１３では、読み出し動作における第１領域の奇数カラム選択時および第２領域の奇数カラム選択時の各種電圧のタイミングチャートを示している。図１４では読み出し動作における第１領域の奇数カラム選択時の図を示し、図１５では読み出し動作における第２領域の奇数カラム選択時の図を示している。
図１３乃至図１５に示すように、本例では、メモリセルアレイ１１Ａがカラム単位（ビット線ＢＬ単位）で２つの領域（第１領域および第２領域）に分けられ、さらに奇数カラムおよび偶数カラムに分けられる。そして、第１領域のカラム（奇数カラムおよび偶数カラム）が選択された場合と第２領域のカラム（奇数カラムおよび偶数カラム）が選択された場合とで、選択ワード線ＷＬに供給される電圧が適宜制御される。
なお、それぞれの領域において偶数カラムが選択された場合の制御は奇数カラムが選択された場合の制御と同じであるため、以下では奇数カラムが選択された場合を説明する。
まず、図１３および図１４を用いて、読み出し動作において第１領域の奇数カラム（ビット線ＢＬ１，ＢＬ３，ＢＬ５，ＢＬ７）が選択された場合のタイミングチャートについて説明する。
図１３および図１４に示すように、時刻Ｔ３１〜Ｔ３５において、第１実施形態と同様、選択ワード線ＷＬ０に電圧ＶＡ，ＶＣが順に印加される。また、第１実施形態と同様、非選択ワード線ＷＬ１〜ＷＬｎ−１に電圧ＶＲＥＡＤが印加され、セレクトゲート線ＳＧＳに電圧ＶＳＧが印加され、セレクトゲート線ＳＧＤに電圧ＶＳＧが印加される。
一方、時刻Ｔ３１〜Ｔ３５において、第１実施形態と異なり、選択ビット線ＢＬ１，ＢＬ３，ＢＬ５，ＢＬ７に電圧ＶＢＬが印加され、非選択ビット線ＢＬ０，ＢＬ２，ＢＬ４，ＢＬ６，ＢＬ８〜ＢＬ１５に電圧ＶＳＲＣが印加される。
これにより、選択ワード線ＷＬ０に接続され、かつ選択ビット線ＢＬ１，ＢＬ３，ＢＬ５，ＢＬ７に接続されるメモリセルトランジスタＭＴ０の電圧ＶＡ，ＶＣによる読み出しが行われる。一方、選択ワード線ＷＬ０に接続され、かつ非選択ビット線ＢＬ０，ＢＬ２，ＢＬ４，ＢＬ６，ＢＬ８〜ＢＬ１５に接続されるメモリセルトランジスタＭＴ０の電圧ＶＡ，ＶＣによる読み出しは行われない。
このとき、第１領域における非選択ビット線ＢＬ０，ＢＬ２，ＢＬ４，ＢＬ６は、シールド線として機能する。すなわち、第１領域における非選択ビット線ＢＬ０，ＢＬ２，ＢＬ４，ＢＬ６は、第１領域における選択ビット線ＢＬ１，ＢＬ３，ＢＬ５，ＢＬ７の読み出し動作時のノイズを低減する。
次に、図１３および図１５を用いて、読み出し動作において第１領域の奇数カラム（ビット線ＢＬ９，ＢＬ１１，ＢＬ１３，ＢＬ１５）が選択された場合のタイミングチャートについて説明する。
図１３および図１５に示すように、時刻Ｔ３１〜Ｔ３５において、第１実施形態と同様、選択ワード線ＷＬ０に電圧ＶＫ１，ＶＡ，ＶＫ２，ＶＣが順に印加される。また、第１実施形態と同様、非選択ワード線ＷＬ１〜ＷＬｎ−１に電圧ＶＲＥＡＤが印加され、セレクトゲート線ＳＧＳに電圧ＶＳＧが印加され、セレクトゲート線ＳＧＤに電圧ＶＳＧが印加される。
一方、時刻Ｔ３１〜Ｔ３５において、第１実施形態と異なり、選択ビット線ＢＬ９，ＢＬ１１，ＢＬ１３，ＢＬ１５に電圧ＶＢＬが印加され、非選択ビット線ＢＬ０〜ＢＬ７，ＢＬ８，ＢＬ１０，ＢＬ１２，ＢＬ１４に電圧ＶＳＲＣが印加される。
これにより、選択ワード線ＷＬ０に接続され、かつ選択ビット線ＢＬ９，ＢＬ１１，ＢＬ１３，ＢＬ１５に接続されるメモリセルトランジスタＭＴ０の電圧ＶＡ，ＶＣによる読み出しが行われる。一方、選択ワード線ＷＬ０に接続され、かつ非選択ビット線ＢＬ０〜ＢＬ７，ＢＬ８，ＢＬ１０，ＢＬ１２，ＢＬ１４に接続されるメモリセルトランジスタＭＴ０の電圧ＶＡ，ＶＣによる読み出しは行われない。
このとき、第２領域における非選択ビット線ＢＬ８，ＢＬ１０，ＢＬ１２，ＢＬ１４は、シールド線として機能する。すなわち、第１領域における非選択ビット線ＢＬ９，ＢＬ１１，ＢＬ１３，ＢＬ１５は、第１領域における選択ビット線ＢＬ８，ＢＬ１０，ＢＬ１２，ＢＬ１４の読み出し動作時のノイズを低減する。
［第２実施形態の効果］
第２実施形態では、第１領域および第２領域がそれぞれ、さらに奇数カラムおよび偶数カラムに分けられる。これにより、選択ビット線ＢＬ（例えば奇数ビット線ＢＬ）に対して、非選択ビット線ＢＬ（例えば偶数ビット線ＢＬ）がシールド線として機能する。したがって、読み出し動作時における選択ビット線ＢＬへのノイズが低減され、選択ビット線ＢＬの電圧を速く安定させることができ、読み出し時間の短縮を図ることができる。
＜第３実施形態＞
図１６を用いて、第３実施形態に係る半導体記憶装置について説明する。第３実施形態では、読み出し動作の最初にリフレッシュ動作が行われる。そして、第３実施形態では、上記第１実施形態に示すような選択ワード線ＷＬの充電時だけでなく、リフレッシュ動作後の選択ワード線ＷＬの放電時において供給される電圧を適宜制御する。以下に、第３実施形態について詳説する。
なお、第３実施形態では、主に上記第１実施形態と異なる点について説明し、同様の点については省略する。
［第３実施形態の読み出し動作］
以下に図１６を用いて、第３実施形態における読み出し動作について説明する。
図１６では、読み出し動作における第１領域のカラム選択時および第２領域のカラム選択時の各種電圧のタイミングチャートを示している。
図１６に示すように、本例では、メモリセルアレイ１１Ａがカラム単位で２つの領域に分けられ、それぞれの領域で読み出し動作が行われる。このとき、読み出し動作の最初にリフレッシュ動作が行われる。リフレッシュ動作とは、三次元積層型ＮＡＮＤフラッシュメモリにおいて、諸動作の最初に導電体２４内に残留した電荷を除去する動作である。そして、第１領域のカラムが選択された場合と第２領域のカラムが選択された場合とで、選択ワード線ＷＬに供給される電圧が適宜制御される。
まず、図１６を用いて、読み出し動作において第１領域のカラム（ビット線ＢＬ０〜ＢＬ７）が選択された場合のタイミングチャートについて説明する。なお、図１６では、リフレッシュ動作が行われた後、電圧ＶＡによる読み出しと電圧ＶＣによる読み出しが順に連続的に行われる例である。
図１６に示すように、まず、初期状態（時刻Ｔ４１以前）において、各種電圧は、電圧ＶＳＳである。
そして、時刻Ｔ４１において、ＣＧドライバ４２＿１〜４２＿ｎ−１は、非選択ワード線ＷＬ１〜ＷＬｎ−１に電圧ＶＲＥＡＤを供給する。これにより、非選択ワード線ＷＬ１〜ＷＬｎ−１に接続されるメモリセルトランジスタＭＴ１〜ＭＴｎ−１は、その閾値に関わらずオンする。
また、時刻Ｔ４１において、ＣＧドライバ４２＿０は、非選択ワード線ＷＬ０に電圧ＶＲＥＡＤを供給する。これにより、非選択ワード線ＷＬ０に接続されるメモリセルトランジスタＭＴ０は、その閾値に関わらずオンする。
また、時刻Ｔ４１において、ＳＧＳドライバ４１はセレクトゲート線ＳＧＳに電圧ＶＳＧを供給し、ＳＧＤドライバ４３はセレクトゲート線ＳＧＤに電圧ＶＳＧを供給する。これにより、選択トランジスタＳＴ１，ＳＴ２は、オンする。
また、時刻Ｔ４１において、選択ビット線ＢＬ０〜ＢＬ７に電圧ＶＢＬが印加され、非選択ビット線ＢＬ８〜ＢＬ１５に電圧ＶＳＲＣが印加される。
これにより、リフレッシュ動作が行われる。すなわち、全メモリストリング３６にリフレッシュ電流が流れ、導電体２４（チャネル）内に残留した電荷が除去される。
次に、時刻Ｔ４２において、ＣＧドライバ４２＿０は、選択ワード線ＷＬ０に電圧ＶＡを供給する。これにより、選択ワード線ＷＬ０の第１部分には電圧ＶＡが印加される。そして、選択ワード線ＷＬ０に接続され、かつ選択ビット線ＢＬ０〜ＢＬ７に接続される（第１領域に位置する）メモリセルトランジスタＭＴ０の電圧ＶＡによる読み出しが行われる。
このとき、選択ワード線ＷＬ０の第２部分には、電圧ＶＡよりも大きい電圧が印加される。言い換えると、選択ワード線ＷＬ０の第２部分は、遠距離による遅延のために読み出しに必要な電圧ＶＡに達していない（電圧ＶＡまで降圧されていない）。しかし、選択ワード線ＷＬ０の第２部分が位置する第２領域のカラムは非選択であるため、本例における読み出し動作に問題は生じない。
引き続き、時刻Ｔ４４において、ＣＧドライバ４２＿０は、選択ワード線ＷＬ０に電圧ＶＣを供給する。これにより、選択ワード線ＷＬ０の第１部分には電圧ＶＣが印加される。そして、選択ワード線ＷＬ０に接続され、かつ選択ビット線ＢＬ０〜ＢＬ７に接続される（第１領域に位置する）メモリセルトランジスタＭＴ０の電圧ＶＣによる読み出しが行われる。
このとき、選択ワード線ＷＬ０の第２部分には、電圧ＶＣよりも小さい電圧が印加される。言い換えると、選択ワード線ＷＬ０の第２部分は、遠距離による遅延のために読み出しに必要な電圧ＶＣに達していない（電圧ＶＣまで昇圧されていない）。しかし、電圧ＶＡによる読み出しのときと同様、本例における読み出し動作に問題は生じない。
その後、時刻Ｔ４６において、各種電圧が電圧ＶＳＳになる。これにより、各トランジスタがオフし、読み出し動作が終了する。
次に、図１６を用いて、読み出し動作において第２領域のカラム（ビット線ＢＬ８〜ＢＬ１５）が選択された場合のタイミングチャートについて説明する。
図１６に示すように、まず、初期状態（時刻Ｔ４１以前）において、各種電圧は、電圧ＶＳＳである。
そして、時刻Ｔ４１〜Ｔ４２において、第１領域のカラムが選択された場合と同様、リフレッシュ動作が行われる。
次に、時刻Ｔ４２において、ＣＧドライバ４２＿０は、選択ワード線ＷＬ０に電圧ＶＫ３を供給する。これにより、選択ワード線ＷＬ０の第１部分には電圧ＶＫ３が印加される。電圧ＶＫ３はＣＧドライバ４２＿０が一時的に供給する小さい電圧であり、ＶＫ３＜ＶＡである。この電圧ＶＫ３により、遅延することなく（ＶＡが供給された場合よりも速く）、選択ワード線ＷＬ０の第２部分に電圧ＶＡが印加される。
その後、時刻Ｔ４３において、ＣＧドライバ４２＿０は、選択ワード線ＷＬ０に電圧ＶＡを供給する。これにより、選択ワード線ＷＬ０の第１部分に、電圧ＶＡが印加される。そして、選択ワード線ＷＬ０に接続され、かつ選択ビット線ＢＬ８〜ＢＬ１５に接続される（第２領域に位置する）メモリセルトランジスタＭＴ０の電圧ＶＡによる読み出しが行われる。
このとき、選択ワード線ＷＬ０の第１部分には、電圧ＶＫ３が印加された後に電圧ＶＡが印加される。このため、選択ワード線ＷＬ０の第１部分は、読み出しに必要な電圧ＶＡに安定するまでに時間を要する。しかし、選択ワード線ＷＬ０の第１部分が位置する第１領域のカラムは非選択であるため、本例における読み出し動作に問題は生じない。
引き続き、時刻Ｔ４４において、ＣＧドライバ４２＿０は、選択ワード線ＷＬ０に電圧ＶＫ２を供給する。これにより、選択ワード線ＷＬ０の第１部分には電圧ＶＫ２が印加される。この電圧ＶＫ２により、遅延することなく（ＶＣが供給された場合よりも速く）、選択ワード線ＷＬ０の第２部分に電圧ＶＣが印加される。
その後、時刻Ｔ４５において、ＣＧドライバ４２＿０は、選択ワード線ＷＬ０に電圧ＶＣを供給する。これにより、選択ワード線ＷＬ０の第１部分に、電圧ＶＣが印加される。そして、選択ワード線ＷＬ０に接続され、かつ選択ビット線ＢＬ８〜ＢＬ１５に接続される（第２領域に位置する）メモリセルトランジスタＭＴ０の電圧ＶＣによる読み出しが行われる。
このとき、選択ワード線ＷＬ０の第１部分には、電圧ＶＫ２が印加された後に電圧ＶＣが印加される。このため、選択ワード線ＷＬ０の第１部分は、読み出しに必要な電圧ＶＣに安定するまでに時間を要する。しかし、電圧ＶＡによる読み出しのときと同様、本例における読み出し動作に問題は生じない。
その後、時刻Ｔ４６において、各種電圧が電圧ＶＳＳになる。これにより、各トランジスタがオフし、読み出し動作が終了する。
［第３実施形態の効果］
第３実施形態では、読み出し動作の最初にリフレッシュ動作が行われる。そして、リフレッシュ動作後の選択ワード線ＷＬの放電時において、第１領域のカラムが選択された場合と第２領域のカラムが選択された場合とで選択ワード線ＷＬに供給される電圧が適宜制御される。これにより、リフレッシュ動作を行う場合であっても、選択ワード線ＷＬの第１部分または第２部分に対して読み出し電圧を速く印加することができ、読み出し時間の短縮を図ることができる。
＜第４実施形態＞
図１７を用いて、第４実施形態に係る半導体記憶装置について説明する。第４実施形態は、上記第３実施形態の変形例であり、リフレッシュ動作後に、電圧ＶＣによる読み出しおよび電圧ＶＡによる読み出しが順に行われる。すなわち、読み出しの順序が反対である。以下に、第４実施形態について詳説する。
なお、第４実施形態では、主に上記第３実施形態と異なる点について説明し、同様の点については省略する。
［第４実施形態の読み出し動作］
以下に図１７を用いて、第４実施形態における読み出し動作について説明する。
まず、図１７を用いて、読み出し動作において第１領域のカラム（ビット線ＢＬ０〜ＢＬ７）が選択された場合のタイミングチャートについて説明する。なお、図１７では、リフレッシュ動作が行われた後、電圧ＶＣによる読み出しおよび電圧ＶＡによる読み出しが順に連続的に行われる例である。
図１７に示すように、時刻Ｔ５１〜Ｔ５２において、第３実施形態と同様、リフレッシュ動作が行われる。
次に、時刻Ｔ５２において、ＣＧドライバ４２＿０は、選択ワード線ＷＬ０に電圧ＶＣを供給する。これにより、選択ワード線ＷＬ０の第１部分には電圧ＶＣが印加される。そして、選択ワード線ＷＬ０に接続され、かつ選択ビット線ＢＬ０〜ＢＬ７に接続される（第１領域に位置する）メモリセルトランジスタＭＴ０の電圧ＶＣによる読み出しが行われる。
このとき、選択ワード線ＷＬ０の第２部分には、電圧ＶＣよりも大きい電圧が印加される。言い換えると、選択ワード線ＷＬ０の第２部分は、遠距離による遅延のために読み出しに必要な電圧ＶＣに達していない（電圧ＶＣまで降圧されていない）。しかし、選択ワード線ＷＬ０の第２部分が位置する第２領域のカラムは非選択であるため、本例における読み出し動作に問題は生じない。
引き続き、時刻Ｔ５４において、ＣＧドライバ４２＿０は、選択ワード線ＷＬ０に電圧ＶＡを供給する。これにより、選択ワード線ＷＬ０の第１部分には電圧ＶＡが印加される。そして、選択ワード線ＷＬ０に接続され、かつ選択ビット線ＢＬ０〜ＢＬ７に接続される（第１領域に位置する）メモリセルトランジスタＭＴ０の電圧ＶＡによる読み出しが行われる。
このとき、選択ワード線ＷＬ０の第２部分には、電圧ＶＡよりも大きい電圧が印加される。言い換えると、選択ワード線ＷＬ０の第２部分は、遠距離による遅延のために読み出しに必要な電圧ＶＡに達していない（電圧ＶＡまで降圧されていない）。しかし、電圧ＶＣによる読み出しのときと同様、本例における読み出し動作に問題は生じない。
その後、時刻Ｔ５６において、各種電圧が電圧ＶＳＳになる。これにより、各トランジスタがオフし、読み出し動作が終了する。
次に、図１７を用いて、読み出し動作において第２領域のカラム（ビット線ＢＬ８〜ＢＬ１５）が選択された場合のタイミングチャートについて説明する。
図１７に示すように、時刻Ｔ５１〜Ｔ５２において、第１領域のカラムが選択された場合と同様、リフレッシュ動作が行われる。
次に、時刻Ｔ５２において、ＣＧドライバ４２＿０は、選択ワード線ＷＬ０に電圧ＶＫ４を供給する。これにより、選択ワード線ＷＬ０の第１部分には電圧ＶＫ４（＜ＶＣ）が印加される。この電圧ＶＫ４により、遅延することなく（ＶＣが供給された場合よりも速く）、選択ワード線ＷＬ０の第２部分に電圧ＶＣが印加される。
その後、時刻Ｔ５３において、ＣＧドライバ４２＿０は、選択ワード線ＷＬ０に電圧ＶＣを供給する。これにより、選択ワード線ＷＬ０の第１部分に、電圧ＶＣが印加される。そして、選択ワード線ＷＬ０に接続され、かつ選択ビット線ＢＬ８〜ＢＬ１５に接続される（第２領域に位置する）メモリセルトランジスタＭＴ０の電圧ＶＣによる読み出しが行われる。
このとき、選択ワード線ＷＬ０の第１部分には、電圧ＶＫ４が印加された後に電圧ＶＣが印加される。このため、選択ワード線ＷＬ０の第１部分は、読み出しに必要な電圧ＶＣに安定するまでに時間を要する。しかし、選択ワード線ＷＬ０の第１部分が位置する第１領域のカラムは非選択であるため、本例における読み出し動作に問題は生じない。
引き続き、時刻Ｔ５４において、ＣＧドライバ４２＿０は、選択ワード線ＷＬ０に電圧ＶＫ５（＜ＶＡ）を供給する。これにより、選択ワード線ＷＬ０の第１部分には電圧ＶＫ５が印加される。この電圧ＶＫ５により、遅延することなく（ＶＡが供給された場合よりも速く）、選択ワード線ＷＬ０の第２部分に電圧ＶＡが印加される。
その後、時刻Ｔ５５において、ＣＧドライバ４２＿０は、選択ワード線ＷＬ０に電圧ＶＡを供給する。これにより、選択ワード線ＷＬ０の第１部分に、電圧ＶＡが印加される。そして、選択ワード線ＷＬ０に接続され、かつ選択ビット線ＢＬ８〜ＢＬ１５に接続される（第２領域に位置する）メモリセルトランジスタＭＴ０の電圧ＶＡによる読み出しが行われる。
このとき、選択ワード線ＷＬ０の第１部分には、電圧ＶＫ５が印加された後に電圧ＶＡが印加される。このため、選択ワード線ＷＬ０の第１部分は、読み出しに必要な電圧ＶＡに安定するまでに時間を要する。しかし、電圧ＶＣによる読み出しのときと同様、本例における読み出し動作に問題は生じない。
その後、時刻Ｔ５６において、各種電圧が電圧ＶＳＳになる。これにより、各トランジスタがオフし、読み出し動作が終了する。
［第４実施形態の効果］
第４実施形態では、リフレッシュ動作後に電圧ＶＣによる読み出しおよび電圧ＶＡによる読み出しが順に行われる。すなわち、読み出し電圧を降圧させて読み出しが順に行われる。そして、リフレッシュ動作後の選択ワード線ＷＬの放電時、および電圧ＶＣによる読み出し後の放電時において、第１領域のカラムが選択された場合と第２領域のカラムが選択された場合とで選択ワード線ＷＬに供給される電圧が適宜制御される。これにより、リフレッシュ動作を行い、かつ読み出し電圧を降圧させて読み出しが行われる場合であっても、選択ワード線ＷＬの第１部分または第２部分に対して読み出し電圧を速く印加することができ、読み出し時間の短縮を図ることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を実行することができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
ＢＬ…ビット線、ＷＬ…ワード線、ＭＴ…メモリセルトランジスタ、４２…ＣＧドライバ。

Claims (16)

  1. 第１ビット線および第１ワード線に電気的に接続される第１メモリセルと、
    第２ビット線および前記第１ワード線に電気的に接続される第２メモリセルと、
    前記第１ワード線に電圧を印加する第１回路と、
    を具備し、
    前記第１回路は、
    前記第１メモリセルの読み出しにおいて、前記第１ワード線に第１電圧を供給し、
    前記第２メモリセルの読み出しにおいて、前記第１ワード線に前記第１電圧よりも大きい第２電圧を供給する
    半導体記憶装置。
  2. 前記第１回路から前記第１メモリセルまでの距離は、前記第１回路から前記第２メモリセルまでの距離より近い請求項１の半導体記憶装置。
  3. 前記第１回路は、前記第２メモリセルの読み出しにおいて、前記第１ワード線に前記第２電圧を供給した後に前記第１ワード線に前記第１電圧を供給する請求項１の半導体記憶装置。
  4. 前記第１回路は、
    前記第１メモリセルの読み出しにおいて、前記第１電圧を供給した後に前記第１電圧よりも大きい第３電圧を供給し、
    前記第２メモリセルの読み出しにおいて、前記第１電圧を供給した後に前記第３電圧よりも大きい第４電圧を供給する
    請求項３の半導体記憶装置。
  5. 前記第１回路は、前記第２メモリセルの読み出しにおいて、前記第１ワード線に前記第４電圧を供給した後に前記第１ワード線に前記第３電圧を供給する請求項４の半導体記憶装置。
  6. 前記第１ビット線に隣り合う第３ビット線および前記第１ワード線に電気的に接続される第３メモリセルをさらに具備し、
    前記第１回路は、
    前記第１メモリセルの読み出しにおいて、前記第１ビット線に第５電圧が印加され、前記第２ビット線および前記第３ビット線に前記第５電圧より小さい第６電圧が印加される
    請求項１の半導体記憶装置。
  7. 前記第２ビット線に隣り合う第４ビット線および前記第１ワード線に電気的に接続される第４メモリセルをさらに具備し、
    前記第１回路は、
    前記第２メモリセルの読み出しにおいて、前記第２ビット線に第５電圧が印加され、前記第１ビット線および前記第４ビット線に前記第５電圧より小さい第６電圧が印加される
    請求項１の半導体記憶装置。
  8. 第１ビット線および第１ワード線に電気的に接続される第１メモリセルと、
    第２ビット線および前記第１ワード線に電気的に接続される第２メモリセルと、
    前記第１ワード線に電圧を印加する第１回路と、
    を具備し、
    前記第１回路は、
    前記第１メモリセルの読み出しにおいて、前記第１ワード線に第１電圧を供給し、前記第１電圧を供給した後に前記第１電圧よりも小さい第２電圧を供給し、
    前記第２メモリセルの読み出しにおいて、前記第１ワード線に前記第１電圧を供給し、前記第１電圧を供給した後に前記第２電圧よりも小さい第３電圧を供給する
    半導体記憶装置。
  9. 前記第１回路から前記第１メモリセルまでの距離は、前記第１回路から前記第２メモリセルまでの距離より近い請求項８の半導体記憶装置。
  10. 前記第１回路は、前記第２メモリセルの読み出しにおいて、前記第１ワード線に前記第３電圧を供給した後に前記第１ワード線に前記第２電圧を供給する請求項８の半導体記憶装置。
  11. 前記第１回路は、
    前記第１メモリセルの読み出しにおいて、前記第２電圧を供給した後に前記第２電圧よりも大きい第４電圧を供給し、
    前記第２メモリセルの読み出しにおいて、前記第２電圧を供給した後に前記第４電圧よりも大きい第５電圧を供給する
    請求項１０の半導体記憶装置。
  12. 前記第１回路は、前記第２メモリセルの読み出しにおいて、前記第１ワード線に前記第５電圧を供給した後に前記第１ワード線に前記第４電圧を供給する請求項１１の半導体記憶装置。
  13. 前記第１回路は、
    前記第１メモリセルの読み出しにおいて、前記第２電圧を供給した後に前記第２電圧よりも小さい第６電圧を供給し、
    前記第２メモリセルの読み出しにおいて、前記第２電圧を供給した後に前記第６電圧よりも小さい第７電圧を供給する
    請求項１０の半導体記憶装置。
  14. 前記第１回路は、前記第２メモリセルの読み出しにおいて、前記第１ワード線に前記第７電圧を供給した後に前記第１ワード線に前記第６電圧を供給する請求項１３の半導体記憶装置。
  15. 前記第１ビット線に隣り合う第３ビット線および前記第１ワード線に電気的に接続される第３メモリセルをさらに具備し、
    前記第１回路は、
    前記第１メモリセルの読み出しにおいて、前記第１ビット線に第８電圧が印加され、前記第２ビット線および前記第３ビット線に前記第８電圧より小さい第９電圧が印加される
    請求項８の半導体記憶装置。
  16. 前記第２ビット線に隣り合う第４ビット線および前記第１ワード線に電気的に接続される第４メモリセルをさらに具備し、
    前記第１回路は、
    前記第２メモリセルの読み出しにおいて、前記第２ビット線に第８電圧が印加され、前記第１ビット線および前記第４ビット線に前記第８電圧より小さい第９電圧が印加される
    請求項８の半導体記憶装置。
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US15/695,470 US10255977B2 (en) 2017-03-22 2017-09-05 Semiconductor storage device
US16/283,239 US10872668B2 (en) 2017-03-22 2019-02-22 Semiconductor storage device
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US17/591,216 US11600328B2 (en) 2017-03-22 2022-02-02 Semiconductor storage device
US18/161,274 US11862248B2 (en) 2017-03-22 2023-01-30 Semiconductor storage device
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11205482B2 (en) 2019-05-28 2021-12-21 Kioxia Corporation Semiconductor storage device
US11810624B2 (en) 2021-01-26 2023-11-07 Kioxia Corporation Semiconductor memory device

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018160295A (ja) 2017-03-22 2018-10-11 東芝メモリ株式会社 半導体記憶装置
US10497447B2 (en) * 2017-06-29 2019-12-03 SK Hynix Inc. Memory device capable of supporting multiple read operations
KR20200010953A (ko) * 2018-07-23 2020-01-31 에스케이하이닉스 주식회사 저장장치 및 그 동작 방법
JP2020027674A (ja) * 2018-08-10 2020-02-20 キオクシア株式会社 半導体メモリ
CN111540393B (zh) * 2018-12-11 2023-09-08 爱思开海力士有限公司 用于基于字线分组的读取操作的存储器系统和方法
JP7159036B2 (ja) * 2018-12-25 2022-10-24 キオクシア株式会社 メモリデバイス
JP2021012752A (ja) * 2019-07-08 2021-02-04 キオクシア株式会社 半導体記憶装置
US11232835B2 (en) * 2019-07-14 2022-01-25 NEO Semiconductor, Inc. Methods and apparatus for reading NAND flash memory
US11562799B2 (en) * 2020-12-23 2023-01-24 Micron Technology, Inc. Memory devices for program verify operations

Family Cites Families (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3366216B2 (ja) * 1997-04-15 2003-01-14 日本電気株式会社 半導体記憶装置
JP2000285692A (ja) * 1999-04-01 2000-10-13 Sony Corp 不揮発性半導体記憶装置、並びにデータ書き込み方法およびデータ読み出し方法
US6307783B1 (en) * 2001-02-26 2001-10-23 Advanced Micro Devices, Inc. Descending staircase read technique for a multilevel cell NAND flash memory device
JP2003123482A (ja) * 2001-03-27 2003-04-25 Sony Corp 記憶データの読み出し方法および半導体記憶装置
JP3940570B2 (ja) * 2001-07-06 2007-07-04 株式会社東芝 半導体記憶装置
US6907497B2 (en) * 2001-12-20 2005-06-14 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
US6975542B2 (en) * 2003-05-08 2005-12-13 Micron Technology, Inc. NAND flash memory with improved read and verification threshold uniformity
KR100512181B1 (ko) * 2003-07-11 2005-09-05 삼성전자주식회사 멀티 레벨 셀을 갖는 플래시 메모리 장치와 그것의 독출방법 및 프로그램 방법
DE602004006408D1 (de) * 2004-07-21 2007-06-21 Sgs Thomson Microelectronics Speicherzugriff
US7218570B2 (en) 2004-12-17 2007-05-15 Sandisk 3D Llc Apparatus and method for memory operations using address-dependent conditions
US7251160B2 (en) 2005-03-16 2007-07-31 Sandisk Corporation Non-volatile memory and method with power-saving read and program-verify operations
US8139409B2 (en) * 2010-01-29 2012-03-20 Unity Semiconductor Corporation Access signal adjustment circuits and methods for memory cells in a cross-point array
KR100680455B1 (ko) * 2005-06-30 2007-02-08 주식회사 하이닉스반도체 Ｎａｎｄ형 플래쉬 메모리 소자, 그 제조 방법 및 그 구동방법
US7257040B2 (en) * 2005-09-27 2007-08-14 Macronix International Co., Ltd. Fast pre-charge circuit and method of providing same for memory devices
JP4928830B2 (ja) * 2006-05-18 2012-05-09 株式会社東芝 Ｎａｎｄ型フラッシュメモリ装置及びメモリデバイス
JP2010522951A (ja) * 2007-03-29 2010-07-08 サンディスク コーポレイション 不揮発性メモリおよびワード線沿いの電圧降下を補償する方法
ITRM20070273A1 (it) * 2007-05-16 2008-11-17 Micron Technology Inc Lettura di celle di memoria non volatile a livello mutiplo.
JP2009117003A (ja) * 2007-11-09 2009-05-28 Toshiba Corp 不揮発性メモリ装置のデータ読み出し方法
JP5142692B2 (ja) 2007-12-11 2013-02-13 株式会社東芝 不揮発性半導体記憶装置
JP2009238874A (ja) 2008-03-26 2009-10-15 Toshiba Corp 半導体メモリ及びその製造方法
JP5283960B2 (ja) 2008-04-23 2013-09-04 株式会社東芝 三次元積層不揮発性半導体メモリ
JP2009266944A (ja) 2008-04-23 2009-11-12 Toshiba Corp 三次元積層不揮発性半導体メモリ
JP2010199235A (ja) 2009-02-24 2010-09-09 Toshiba Corp 不揮発性半導体記憶装置
JP2012069205A (ja) 2010-09-22 2012-04-05 Toshiba Corp 不揮発性半導体記憶装置
JP2012252740A (ja) 2011-06-02 2012-12-20 Toshiba Corp 不揮発性半導体記憶装置
JP2013191264A (ja) * 2012-03-15 2013-09-26 Toshiba Corp 半導体記憶装置およびその駆動方法
US20140241057A1 (en) 2013-02-28 2014-08-28 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US9218890B2 (en) * 2013-06-03 2015-12-22 Sandisk Technologies Inc. Adaptive operation of three dimensional memory
KR20150073487A (ko) * 2013-12-23 2015-07-01 에스케이하이닉스 주식회사 반도체 메모리 장치
JP2015176624A (ja) * 2014-03-14 2015-10-05 株式会社東芝 半導体記憶装置
US9548398B2 (en) * 2014-07-28 2017-01-17 National Chiao Tung University NAND type variable resistance random access memory and methods
JP2016062623A (ja) * 2014-09-16 2016-04-25 株式会社東芝 半導体記憶装置
KR20160039960A (ko) * 2014-10-02 2016-04-12 에스케이하이닉스 주식회사 더미 메모리 셀을 포함하는 반도체 메모리 장치 및 그것의 프로그램 방법
JP6470146B2 (ja) * 2015-08-27 2019-02-13 東芝メモリ株式会社 半導体記憶装置
JP2017054562A (ja) * 2015-09-08 2017-03-16 株式会社東芝 半導体記憶装置
US9620176B2 (en) * 2015-09-10 2017-04-11 Ememory Technology Inc. One-time programmable memory array having small chip area
US9761320B1 (en) * 2016-12-19 2017-09-12 Sandisk Technologies Llc Reducing hot electron injection type of read disturb during read recovery phase in 3D memory
JP2018160295A (ja) 2017-03-22 2018-10-11 東芝メモリ株式会社 半導体記憶装置
US20190006020A1 (en) * 2017-06-30 2019-01-03 Sandisk Technologies Llc Word line leakage detection with common mode tracking
US10825513B2 (en) * 2018-06-26 2020-11-03 Sandisk Technologies Llc Parasitic noise control during sense operations
JP7163217B2 (ja) * 2019-02-26 2022-10-31 キオクシア株式会社 半導体記憶装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11205482B2 (en) 2019-05-28 2021-12-21 Kioxia Corporation Semiconductor storage device
US11810624B2 (en) 2021-01-26 2023-11-07 Kioxia Corporation Semiconductor memory device

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