KR100680455B1 - Ｎａｎｄ형 플래쉬 메모리 소자, 그 제조 방법 및 그 구동방법 - Google Patents

Ｎａｎｄ형 플래쉬 메모리 소자, 그 제조 방법 및 그 구동방법 Download PDF

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Abstract

본 발명은 NAND형 플래쉬 메모리 소자에 관한 것으로, 셀 게이트 사이가 매립되도록 셀 영역에 유전체막 및 도전층을 형성함으로써 고집적화에 따라 더욱 악화되는 플로팅 게이트간의 인터퍼런스 효과를 개선할 수 있고, 이를 통해 셀간의 프로그램 문턱 전압 분포를 개선할 수 있는 NAND형 플래쉬 메모리 소자, 그 제조 방법 및 구동 방법이 제시된다.
셀간 캐패시턴스, 인터퍼런스 효과, 유전체막, 도전층

Description

ＮＡＮＤ형 플래쉬 메모리 소자, 그 제조 방법 및 그 구동 방법{A NAND type flash memory device and Method of manufacturing and operating the same}
도 1(a) 내지 도 1(c)는 본 발명의 일 실시 예에 따른 NAND형 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
A : 셀 영역 B : 소오스 선택 트랜지스터 영역
C : 드레인 선택 트랜지스터 영역
101 : 반도체 기판 102 : 터널 산화막
103 : 제 1 도전층 104 : 제 1 유전체막
105 : 제 2 도전층 106 : 접합 영역
107 : 제 2 유전체막 108 : 제 3 도전층
109 : 소오스 110 ; 드레인
111 : 제 1 절연막 112 : 소오스 플러그
113 : 제 2 절연막 114 : 드레인 플러그
115 : 플러그
본 발명은 NAND형 플래쉬 메모리 소자에 관한 것으로, 특히 플로팅 게이트간의 커플링 캐패시턴스를 줄여 인터퍼런스 효과(interference effect)를 감소시킬 수 있는 NAND형 플래쉬 메모리 소자, 그 제조 방법 및 구동 방법에 관한 것이다.
NAND형 플래쉬 메모리 소자는 다수의 셀 블럭으로 구성되며, 하나의 셀 블럭은 데이터를 저장하기 위한 다수의 셀이 직렬 연결되어 하나의 스트링을 구성하는 다수의 셀 스트링, 셀 스트링과 드레인 및 셀 스트링과 소오스 사이에 각각 형성된 드레인 선택 트랜지스터 및 소오스 선택 트랜지스터로 구성된다. 여기서, NAND형 플래쉬 메모리 소자의 셀은 반도체 기판상의 소정 영역에 STI 공정으로 소자 분리막이 형성된 후 반도체 기판 상부의 소정 영역에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층된 게이트가 형성되고, 게이트 양측에 접합부가 형성되어 구성된다.
이러한 NAND형 플래쉬 메모리 소자는 디자인룰이 감소함에 따라 셀간의 간격이 감소하고, 이에 따라 인접 셀의 동작에 영향을 받아 셀의 상태가 변화되는 인터퍼런스 효과(interference effect)가 발생된다. 예컨데 프로그램시 프로그램 셀의 문턱 전압이 플로팅 게이트 인터퍼런스 효과에 의해 주변 셀의 문턱 전압에 영향을 받게 됨으로써 상승하게 된다. 따라서, 프로그램 셀의 문턱 전압 분포가 광범위하 게 변화하게 되고, 이로 인해 칩이 페일되는 현상이 발생하게 된다. 이러한 플로팅 게이트 인터퍼런스 효과는 플로팅 게이트 사이의 커플링 캐패시터에 비례하며, 이는 디자인룰이 감소함에 따라 더욱 심해지게 된다.
본 발명의 목적은 셀 게이트 사이가 매립되도록 유전체막 및 도전층을 형성함으로써 플로팅 게이트간의 캐패시턴스를 줄일 수 있어 셀간 인터퍼런스 효과를 감소시킬 수 있는 NAND형 플래쉬 메모리 소자, 그 제조 방법 및 구동 방법을 제공하는데 있다.
본 발명의 일 실시 예에 따른 NAND형 플래쉬 메모리 소자는 셀 영역, 소오스 선택 트랜지스터 영역, 드레인 선택 트랜지스터 영역등이 확정된 반도체 기판; 상기 셀 영역의 반도체 기판 상부의 소정 영역에 터널 산화막, 플로팅 게이트, 제 1 유전체막 및 콘트롤 게이트가 적층되어 형성된 다수의 셀 게이트; 상기 셀 게이트 사이의 상기 반도체 기판상에 형성된 저농도 불순물 영역; 상기 소오스 선택 트랜지스터 영역 및 드레인 선택 트랜지스터 영역의 반도체 기판 상부의 소정 영역에 형성된 선택 트랜지스터 게이트; 상기 소오스 선택 트랜지스터 게이트 사이의 반도체 기판상에 형성된 소오스 및 상기 드레인 선택 트랜지스터 게이트 사이의 반도체 기판상에 형성된 드레인; 및 상기 셀 게이트 사이가 매립되도록 상기 셀 영역에 형 성된 제 2 유전체막 및 도전층을 포함한다.
또한, 본 발명의 다른 실시 예에 따른 NAND형 플래쉬 메모리 소자의 제조 방법은 반도체 기판상에 셀 영역, 소오스 선택 트랜지스터 영역, 드레인 선택 트랜지스터 영역등을 확정하는 단계; 상기 셀 영역의 반도체 기판 상부의 소정 영역에 터널 산화막, 플로팅 게이트, 제 1 유전체막, 콘트롤 게이트가 적층된 다수의 스택 게이트를 형성하는 동시에 상기 소오스 및 드레인 선택 트랜지스터 영역의 반도체 기판에 게이트 산화막 및 게이트를 형성하는 단계; 이온 주입 공정을 실시하여 상기 셀 영역과 상기 소오스 및 드레인 선택 트랜지스터 영역의 상기 반도체 기판에 접합 영역, 소오스 및 드레인을 형성하는 단계; 전체 구조 상부에 제 2 유전체막 및 도전층을 형성한 후 상기 소오스 및 드레인 선택 트랜지스터의 상기 반도체 기판이 노출되도록 상기 도전층 및 제 2 유전체막을 전면 식각하는 단계; 상기 소오스 및 드레인 선택 트랜지스터 영역에 잔류하는 상기 도전층을 제거하는 단계; 전체 구조 상부에 제 1 절연막을 형성한 후 상기 소오스가 노출되도록 상기 제 1 절연막을 식각하고 소오스 플러그를 형성하는 단계; 전체 구조 상부에 제 2 절연막을 형성한 후 상기 드레인이 노출되도록 상기 제 1 및 제 2 절연막을 식각하고 드레인 플러그를 형성하는 단계; 및 상기 도전층이 노출되도록 상기 제 1 및 제 2 절연막의 소정 영역을 식각한 후 플러그를 형성하는 단계를 더 포함한다.
상기 셀 영역의 게이트 사이의 간격은 상기 소오스 및 드레인 선택 트랜지스터 영역의 게이트 사이의 간격보다 좁게 형성된다.
상기 전면 식각 공정에 의해 상기 셀 영역의 상기 게이트 사이는 상기 제 2 유전체막 및 도전층에 의해 매립된다.
한편, 본 발명의 또다른 실시 예에 따른 NAND형 플래쉬 메모리 소자의 구동 방법은 선택된 워드라인에 0V, 선택되지 않은 워드라인에 4.5V, 드레인 선택 트랜지스터 및 소오스 선택 트랜지스터에 각각 4.5를 인가하고, 선택된 비트라인에 1V, 선택되지 않은 비트라인에 0V, 소오스 라인에 0V, 벌크에 0V를 인가하며, 셀 게이트 사이에 형성된 도전층에 0V를 인가하여 선택된 블럭의 읽기(read) 동작을 수행하고, 선택된 워드라인에 ISPP(Increamental Step Pulse Programming) 방식의 프로그램 전압, 선택되지 않은 워드라인에 9.5V, 드레인 선택 트랜지스터 및 소오스 선택 트랜지스터에 각각 Vcc 및 0V를 인가하고, 선택된 비트라인에 0V, 선택되지 않은 비트라인에 Vcc, 소오스 라인에 Vcc, 벌크에 0V를 인가하며, 셀 게이트 사이에 형성된 도전층에 0V를 인가하여 선택된 블럭의 프로그램(program) 동작을 수행하며, 선택된 워드라인 및 선택되지 않은 워드라인에 각각 0V, 드레인 선택 트랜지스터, 소오스 선택 트랜지스터, 선택된 비트라인, 선택되지 않은 비트라인 및 소오스 라인을 각각 플로팅시키고, 벌크에 19V를 인가하며, 셀 게이트 사이에 형성된 도전층에 0V를 인가하여 선택된 블럭의 소거(erase) 동작을 수행한다.
이하, 첨부된 도면을 참조하여 본 발명의 일 실시 예를 상세히 설명하기로 한다.
도 1(a) 내지 도 1(c)는 본 발명의 일 실시 예에 따른 NAND형 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 1(a)를 참조하면, 웰 이온 주입 공정 및 소자 분리막 형성 공정에 의해 반도체 기판(101)에 셀 영역(A), 소오스 선택 트랜지스터 영역(B), 드레인 선택 트랜지스터 영역(C), 그리고 다수의 고전압 및 저전압 트랜지스터 영역이 확정된다. 셀 영역(A)의 반도체 기판(101) 상부에 터널 산화막(102), 제 1 도전층(103), 제 1 유전체막(104), 제 2 도전층(105)이 적층된 스택 게이트를 형성한다. 이때, 소오스 및 드레인 선택 트랜지스터 영역(B 및 C), 그리고 다수의 트랜지스터 영역에도 동일 물질이 적층되어 게이트 산화막 및 게이트가 형성된다. 그런데, 셀 영역(A)의 터널 산화막(102) 및 플로팅 게이트(103)는 소자 분리막 형성 공정과 별도의 공정으로 형성되거나 소자 분리막 형성 공정과 동시에 형성될 수도 있다. 즉, STI 공정을 이용하여 소자 분리막을 형성한 후 터널 산화막(102) 및 제 1 도전층(103)을 형성하고 패터닝하여 플로팅 게이트를 형성할 수도 있고, 자기정렬 플로팅 게이트 공정으로 소자 분리막과 플로팅 게이트를 동시에 형성할 수도 있다. 또한, 셀 영역(A)의 게이트는 16 또는 32개가 하나의 스트링을 구성하도록 형성되며, 소오스 및 드레인 선택 트랜지스터 영역(B 및 C)의 게이트 또는 고전압 및 저전압 트랜지스터 영역의 게이트에 비해 그 간격이 좁게 된다. 즉, 셀 영역(A)의 패턴 밀도는 소오스 및 드레인 선택 트랜지스터 영역(B 및 C) 및 다른 트랜지스터 영역의 패턴 밀도보다 조밀하게 형성된다. 이후 이온 주입 공정을 실시하여 셀 영역(A)과 소오스 및 드레인 선택 트랜지스터 영역(B)의 노출된 반도체 기판(101)에 접합 영역(106)을 형성한다.
도 1(b)를 참조하면, 전체 구조 상부에 ONO 구조의 제 2 유전체막(107)을 형성한 후 예컨데 폴리실리콘막등의 제 3 도전층(108)을 형성한다. 그리고, 제 3 도전층(108) 및 제 2 유전체막(107)을 전면 식각하여 소오스 및 드레인 선택 트랜지스터 영역(B 및 C)의 게이트 측벽에 스페이서를 형성한다. 이때, 셀 영역(A)의 게이트는 그 간격이 좁기 때문에 스페이서가 형성되지 않고, 게이트 사이가 제 2 유전체막(107) 및 제 3 도전층(108)으로 매립된다. 그리고, 소오스 및 드레인 선택 트랜지스터 영역(B 및 C)에 잔류하는 제 3 도전층(108)을 제거한다.
도 1(c)를 참조하면, 전체 구조 상부에 제 1 절연막(111)을 형성한 후 소오스 선택 트랜지스터 영역(B)의 접합 영역, 즉 소오스(109)가 노출되도록 제 1 절연막(111)을 식각하여 소오스 콘택홀을 형성한다. 소오스 콘택홀이 매립되도록 도전층을 형성한 후 연마하여 소오스 콘택 플러그(112)를 형성한다. 그리고, 전체 구조 상부에 제 2 절연막(113)을 형성한 후 드레인 선택 트랜지스터(C)의 접합 영역, 즉 드레인(110)이 노출되도록 제 2 절연막(113) 및 제 1 절연막(111)을 식각하여 드레인 콘택홀을 형성한다. 드레인 콘택홀이 매립되도록 도전층을 형성한 후 연마하여 드레인 콘택 플러그(114)를 형성한다. 또한, 제 2 절연막(113) 및 제 1 절연막(111)의 소정 영역을 식각하여 제 3 도전층(108)의 소정 영역을 노출시키는 콘택홀을 형성한 후 콘택홀이 매립되도록 도전층을 형성한 후 연마하여 플러그(115)를 형성한다.
한편, 현재 NAND형 플래쉬 메모리 셀의 플로팅 게이트 인터퍼런스 효과는 하기 [수학식 1]과 같이 유도될 수 있으며, 이는 주변 셀의 문턱 전압 변화와 [수학식 2]로 나타낸 인터퍼런스 커플링비에 비례한다. 현재의 NAND형 플래쉬 메모리 셀의 인터퍼런스 커플링비는 대략 0.1 수준으로 ΔVfg는 0.6V 수준이다.
Figure 112005035432602-pat00001
Figure 112005035432602-pat00002
여기서, CTUN은 터널 산화막의 캐패시턴스, CONO는 유전체막의 캐패시턴스, CFGX는 콘트롤 게이트를 공유하는 플로팅 게이트 사이의 캐패시턴스, CFXY는 콘트롤 게이트를 공유하지 않는 인접 플로팅 게이트 사이의 캐패시턴스, CFGCG는 플로팅 게이트와 콘트롤 게이트간의 캐패시턴스이다.
그런데, NAND형 플래쉬 메모리 소자의 셀 게이트 사이에 유전체막 및 도전층을 형성함으로써 인터퍼런스 커플링비는 0.01 수준으로 기대되어 일반적인 구조보다 1/10 수준으로 감소한다. 따라서, 이러한 구조로 NAND형 플래쉬 메모리 셀을 형성할 경우 셀간 인터퍼런스 효과는 0.06V 수준으로 감소시킬 수 있다.
또한, [표 1]은 본 발명에 따른 NAND형 플래쉬 메모리 소자의 구동 방법에 따른 바이어스 인가 조건을 나타낸 것이다. 즉, 선택된 블럭의 읽기(read) 동작을 위해서는 선택된 워드라인에 0V, 선택되지 않은 워드라인에 4.5V, 드레인 선택 트랜지스터 및 소오스 선택 트랜지스터에 각각 4.5를 인가하고, 선택된 비트라인에 1V, 선택되지 않은 비트라인에 0V, 소오스 라인에 0V, 벌크에 0V를 인가하며, 셀 게이트 사이에 형성된 도전층에 0V를 인가한다. 또한, 선택된 블럭의 프로그램(program) 동작을 위해서는 선택된 워드라인에 ISPP(Increamental Step Pulse Programming) 방식의 프로그램 전압, 선택되지 않은 워드라인에 9.5V, 드레인 선택 트랜지스터 및 소오스 선택 트랜지스터에 각각 Vcc 및 0V를 인가하고, 선택된 비트라인에 0V, 선택되지 않은 비트라인에 Vcc, 소오스 라인에 Vcc, 벌크에 0V를 인가하며, 셀 게이트 사이에 형성된 도전층에 0V를 인가한다. 그리고, 선택된 블럭의 소거(erase) 동작을 위해서는 선택된 워드라인 및 선택되지 않은 워드라인에 각각 0V, 드레인 선택 트랜지스터, 소오스 선택 트랜지스터, 선택된 비트라인, 선택되지 않은 비트라인 및 소오스 라인을 각각 플로팅시키고, 벌크에 19V를 인가하며, 셀 게이트 사이에 형성된 도전층에 0V를 인가한다.
Unit[V] Select Block Unselect Block
Read Program Erase Read Program Erase
sel W/L 0 ISPP 0 float float float
pass W/L 4.5 9.5 0 float float float
DSL 4.5 Vcc float 0 0 float
SSL 4.5 0 float 0 0 float
sel B/L 1 0 float 1 0 float
unsel B/L 0 Vcc float 0 Vcc float
S/L 0 Vcc float 0 Vcc float
bulk 0 0 19 0 0 19
제3 도전층 0 0 0 0 0 0
상술한 바와 같이 본 발명에 의하면 셀 게이트 사이에 유전체막 및 도전층을 형성하여 셀 게이트 사이가 매립되도록 함으로써 고집적화에 따라 더욱 악화되는 플로팅 게이트간의 인터퍼런스 효과를 개선할 수 있고, 이를 통해 셀간의 프로그램 문턱 전압 분포를 개선할 수 있다. 또한, 종래의 셀은 ISPP(Increamental Step Pulse Programming) 방식의 프로그램 적용시 1.5V 수준의 분포를 가지고 있으나, 본 발명의 구조를 적용함으로써 0.9V 수준까지 분포 개선이 가능하며, 이로 인해 오버 프로그램 페일을 제어할 수 있다. 그리고, 소오스 및 드레인 선택 트랜지스터에 인접한 셀 게이트의 프로그램 문턱 전압 저하 효과가 18.5V의 전압을 인가하여 프로그램할 때 약 0.3V 수준인데, 이는 셀 게이트 사이에 도전층이 형성되도록 함으로써 프로그램 문턱 전압 분포를 개선할 수 있음을 나타낸다.

Claims (5)

  1. 셀 영역, 소오스 선택 트랜지스터 영역, 드레인 선택 트랜지스터 영역등이 확정된 반도체 기판;
    상기 셀 영역의 반도체 기판 상부의 소정 영역에 터널 산화막, 플로팅 게이트, 제 1 유전체막 및 콘트롤 게이트가 적층되어 형성된 다수의 셀 게이트;
    상기 셀 게이트 사이의 상기 반도체 기판상에 형성된 접합 영역;
    상기 소오스 선택 트랜지스터 영역 및 드레인 선택 트랜지스터 영역의 반도체 기판 상부의 소정 영역에 형성된 선택 트랜지스터 게이트;
    상기 소오스 선택 트랜지스터 게이트 사이의 반도체 기판상에 형성된 소오스 및 상기 드레인 선택 트랜지스터 게이트 사이의 반도체 기판상에 형성된 드레인; 및
    상기 셀 게이트 사이가 매립되도록 상기 셀 영역에 형성된 제 2 유전체막 및 도전층을 포함하는 NAND형 플래쉬 메모리 소자.
  2. 반도체 기판상에 셀 영역, 소오스 선택 트랜지스터 영역, 드레인 선택 트랜지스터 영역등을 확정하는 단계;
    상기 셀 영역의 반도체 기판 상부의 소정 영역에 터널 산화막, 플로팅 게이트, 제 1 유전체막, 콘트롤 게이트가 적층된 다수의 스택 게이트를 형성하는 동시 에 상기 소오스 및 드레인 선택 트랜지스터 영역의 반도체 기판에 게이트 산화막 및 게이트를 형성하는 단계;
    이온 주입 공정을 실시하여 상기 셀 영역과 상기 소오스 및 드레인 선택 트랜지스터 영역의 상기 반도체 기판에 접합 영역, 소오스 및 드레인을 형성하는 단계;
    전체 구조 상부에 제 2 유전체막 및 도전층을 형성한 후 상기 소오스 및 드레인 선택 트랜지스터의 상기 반도체 기판이 노출되도록 상기 도전층 및 제 2 유전체막을 전면 식각하는 단계;
    상기 소오스 및 드레인 선택 트랜지스터 영역에 잔류하는 상기 도전층을 제거하는 단계;
    전체 구조 상부에 제 1 절연막을 형성한 후 상기 소오스가 노출되도록 상기 제 1 절연막을 식각하고 소오스 플러그를 형성하는 단계;
    전체 구조 상부에 제 2 절연막을 형성한 후 상기 드레인이 노출되도록 상기 제 1 및 제 2 절연막을 식각하고 드레인 플러그를 형성하는 단계; 및
    상기 도전층이 노출되도록 상기 제 1 및 제 2 절연막의 소정 영역을 식각한 후 플러그를 형성하는 단계를 포함하는 NAND형 플래쉬 메모리 소자의 제조 방법.
  3. 제 1 항에 있어서, 상기 셀 영역의 게이트 사이의 간격은 상기 소오스 및 드레인 선택 트랜지스터 영역의 게이트 사이의 간격보다 좁은 NAND형 플래쉬 메모리 소자의 제조 방법.
  4. 제 2 항에 있어서, 상기 전면 식각 공정에 의해 상기 셀 영역의 상기 게이트 사이는 상기 제 2 유전체막 및 도전층에 의해 매립되는 NAND형 플래쉬 메모리 소자의 제조 방법.
  5. 선택된 워드라인에 0V, 선택되지 않은 워드라인에 4.5V, 드레인 선택 트랜지스터 및 소오스 선택 트랜지스터에 각각 4.5를 인가하고, 선택된 비트라인에 1V, 선택되지 않은 비트라인에 0V, 소오스 라인에 0V, 벌크에 0V를 인가하며, 셀 게이트 사이에 형성된 도전층에 0V를 인가하여 선택된 블럭의 읽기(read) 동작을 수행하고,
    선택된 워드라인에 ISPP(Increamental Step Pulse Programming) 방식의 프로그램 전압, 선택되지 않은 워드라인에 9.5V, 드레인 선택 트랜지스터 및 소오스 선택 트랜지스터에 각각 Vcc 및 0V를 인가하고, 선택된 비트라인에 0V, 선택되지 않은 비트라인에 Vcc, 소오스 라인에 Vcc, 벌크에 0V를 인가하며, 셀 게이트 사이에 형성된 도전층에 0V를 인가하여 선택된 블럭의 프로그램(program) 동작을 수행하며,
    선택된 워드라인 및 선택되지 않은 워드라인에 각각 0V, 드레인 선택 트랜지 스터, 소오스 선택 트랜지스터, 선택된 비트라인, 선택되지 않은 비트라인 및 소오스 라인을 각각 플로팅시키고, 벌크에 19V를 인가하며, 셀 게이트 사이에 형성된 도전층에 0V를 인가하여 선택된 블럭의 소거(erase) 동작을 수행하는 NAND형 플래쉬 메모리 소자의 구동 방법.
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