JP2009015978A - 半導体記憶装置及びメモリシステム - Google Patents

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Abstract

【課題】信頼性の高いデータ記録を可能とする半導体記憶装置及びメモリシステムを提供すること。
【解決手段】電荷蓄積層と制御ゲートとを含む積層ゲートを備え、Ｍビット（≠２ｉ、ｉは自然数であり、Ｍは３以上の自然数）のデータを保持可能なメモリセルトランジスタＭＴと、前記メモリセルトランジスタＭＴがマトリクス状に配置されたメモリブロックＢＬＫと、同一行に位置する前記メモリセルトランジスタＭＴの制御ゲートを接続するワード線ＷＬとを具備し、前記メモリブロックＢＬＫ内の前記メモリセルトランジスタＭＴのデータは一括して消去されることで、前記メモリブロックＢＬＫが前記データの消去単位となり、前記メモリブロックＢＬＫ内の保持可能なデータサイズは、Ｌビット（＝２ｋ、ｋは自然数）である。
【選択図】図７

Description

この発明は、半導体記憶装置及びメモリシステムに関する。例えば、電荷蓄積層と制御ゲートとを備えたメモリセルを有する半導体記憶装置に関する。
従来、多値（multi-level）ＮＡＮＤ型フラッシュメモリが知られている。多値ＮＡＮＤ型フラッシュメモリとは、各メモリセルにつき２ビット以上のデータを保持可能とさせたＮＡＮＤ型フラッシュメモリである。例えば４値（4 levels）ＮＡＮＤ型フラッシュメモリでは、１つのメモリセルが２ビットのデータを保持し、８値（8 levels）ＮＡＮＤ型フラッシュメモリでは３ビットのデータを保持する（例えば特許文献１参照）。
ＮＡＮＤ型フラッシュメモリにおいて、あるメモリブロックについてのワード線が例えば６４本、ビット線が３２Ｋ本であったとすると、２値ＮＡＮＤ型フラッシュメモリの容量は２５６ＫＢであり、４値ＮＡＮＤ型フラッシュメモリの容量では５１２ＫＢ、８値ＮＡＮＤ型フラッシュメモリでは７６８ＫＢとなる。なお、メモリブロックとはメモリセルの集合であって、同一メモリブロック内におけるメモリセルのデータは一括して消去される。
またＮＡＮＤ型フラッシュメモリでは、例えば動画を記録する際等に、サイズが有る程度大きく、且つ論理アドレスが連続した論理空間を確保し、この論理空間に動画を記録する手法が用いられている。この論理空間は、Allocation Unit（ＡＵ）と呼ばれている。そしてこのＡＵのサイズは、２の冪乗の値とされるのが一般的である。
すると、例えば８値ＮＡＮＤ型フラッシュメモリのような多値ＮＡＮＤ型フラッシュメモリでは、そのメモリ容量が２の冪乗で表記出来ない場合が生じる。従って、８値ＮＡＮＤ型フラッシュメモリでは、ＡＵのサイズはメモリブロックのサイズの整数倍に一致しない。その結果、多値ＮＡＮＤ型フラッシュメモリにおいてデータのコピー動作が必要となり、動画の記録を中断せざるを得ない場合が生じるという問題があった。
米国特許第５，８４７，９９９号明細書
この発明は、信頼性の高いデータ記録を可能とする半導体記憶装置及びメモリシステムを提供する。
この発明の一態様に係る半導体記憶装置は、各々が電荷蓄積層と制御ゲートとを含む積層ゲートを備え、且つＭビット（≠２ｉ、ｉは自然数であり、Ｍは３以上の自然数）のデータを保持可能な、複数のメモリセルトランジスタと、複数の前記メモリセルトランジスタがマトリクス状に配置されたメモリブロックと、前記メモリブロック内において、同一行に位置する前記メモリセルトランジスタの制御ゲートを共通接続するワード線とを具備し、前記メモリブロック内に含まれる前記メモリセルトランジスタのデータが一括して消去されることで、前記メモリブロックが前記データの消去単位となり、前記メモリブロックの保持可能なデータサイズはＬビット（＝２ｋ、ｋは自然数）である。
また、この発明の一態様に係るメモリシステムは、データを保持可能な半導体記憶装置と、外部から第１データを受信して、該第１データを前記半導体記憶装置に書き込むメモリコントローラとを具備するメモリシステムであって、前記半導体記憶装置は、各々が電荷蓄積層と制御ゲートとを含む積層ゲートを備え、且つＭビット（Ｍは２以上の自然数）のデータを保持可能な、複数のメモリセルトランジスタと、複数の前記メモリセルトランジスタがマトリクス状に配置されたメモリブロックと、前記メモリブロック内において、同一行に位置する前記メモリセルトランジスタの制御ゲートを共通接続するワード線とを備え、前記メモリコントローラは、外部から前記第１データを受け取るインタフェースと、前記第１データを前記半導体記憶装置へ書き込み、且つ前記メモリブロックに関する情報である第２データを生成して前記半導体記憶装置へ書き込むプロセッサとを備え、前記メモリブロック内に含まれる前記メモリセルトランジスタのデータが一括して消去されることで、前記メモリブロックが前記データの消去単位となり、前記ワード線は第１ワード線と第２ワード線とを含み、前記メモリブロックは、第１メモリ領域と第２メモリ領域とを含み、前記第１メモリ領域は、前記第１ワード線に接続された前記メモリセルトランジスタの前記Ｍビット、または前記第１ワード線に接続された前記メモリセルトランジスタの前記Ｍビットと、前記第２ワード線に接続された前記メモリセルトランジスタの前記Ｍビットのうちのｊビット（ｊは自然数でｊ＜Ｍ）とによって形成され、保持可能なデータサイズがＬビット（＝２ｋ、ｋは自然数）であるメモリ空間であり、前記第２メモリ領域は、前記第２ワード線に接続された前記メモリセルトランジスタの前記Ｍビット、または（Ｍ−ｊ）ビットによって形成されるメモリ空間であり、前記プロセッサは、前記第１データを前記第１メモリ領域に書き込み、前記第２データを前記第２メモリ領域に書き込む。
本発明によれば、信頼性の高いデータ記録を可能とする半導体記憶装置及びメモリシステムを提供出来る。
以下、この発明の実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
［第１の実施形態］
この発明の第１の実施形態に係る半導体記憶装置及びメモリシステムについて、図１を用いて説明する。図１は、本実施形態に係るメモリシステムのブロック図である。
図示するようにメモリシステムは、メモリカード１及びホスト機器２を備えている。ホスト機器２は、バスインタフェース１４を介して接続されるメモリカード１に対しアクセスを行うためのハードウェアおよびソフトウェアを備えている。メモリカード１は、ホスト機器２に接続された時に電源供給を受けて動作し、ホスト機器２からのアクセスに応じた処理を行う。
メモリカード１は、ホスト機器２とバスインタフェース１４を介して情報の授受を行う。メモリカード１は、８値ＮＡＮＤ型フラッシュメモリチップ（単にＮＡＮＤ型フラッシュメモリ、またはフラッシュメモリと呼ぶことがある）１１、フラッシュメモリチップ１１を制御するカードコントローラ１２、および複数の信号ピン（第１ピン乃至第９ピン）１３を備えている。
複数の信号ピン１３は、カードコントローラ１２と電気的に接続されている。複数の信号ピン１３における第１ピン乃至第９ピンに対する信号の割り当ては、例えば図２に示すようになっている。図２は、第１ピン乃至第９ピンと、それらに割り当てられた信号とを示す表である。
データ０乃至データ３は、第７ピン、第８ピン、第９ピン、および第１ピンにそれぞれ割り当てられている。第１ピンは、また、カード検出信号に対しても割り当てられている。さらに、第２ピンはコマンドに割り当てられ、第３ピンおよび第６ピンは接地電位Ｖssに、第４ピンは電源電位Ｖddに、第５ピンはクロック信号に割り当てられている。
また、メモリカード１は、ホスト機器２に設けられたスロットに対して挿抜可能なように形成されている。ホスト機器２に設けられたホストコントローラ（図示せず）は、これら第１ピン乃至第９ピンを介してメモリカード１内のカードコントローラ１２と各種信号およびデータを通信する。例えば、メモリカード１にデータが書き込まれる際には、ホストコントローラは、書き込みコマンドを、第２ピンを介してカードコントローラ１２にシリアルな信号として送出する。このとき、カードコントローラ１２は、第５ピンに供給されているクロック信号に応答して、第２ピンに与えられる書き込みコマンドを取り込む。
ここで、前述したように、書き込みコマンドは、第２ピンのみを利用してカードコントローラ１２にシリアルに入力される。コマンドの入力に割り当てられている第２ピンは、図２に示すように、データ３用の第１ピンと接地電位Ｖss用の第３ピンとの間に配置されている。複数の信号ピン１３とそれに対するバスインタフェース１４は、ホスト機器２内のホストコントローラとメモリカード１とが通信するのに使用される。
これに対し、フラッシュメモリ１１とカードコントローラ１２との間の通信は、ＮＡＮＤ型フラッシュメモリ用のインタフェースによって行われる。したがって、ここでは図示しないが、フラッシュメモリ１１とカードコントローラ１２とは例えば８ビットの入出力（Ｉ／Ｏ）線により接続されている。
例えば、カードコントローラ１２がフラッシュメモリ１１にデータを書き込む際には、カードコントローラ１２は、これらＩ／Ｏ線を介してデータ入力コマンド８０Ｈ、カラムアドレス、ページアドレス、データ、およびプログラムコマンド１０Ｈをフラッシュメモリ１１に順次入力する。ここで、コマンド８０Ｈの“Ｈ”は１６進数を示すものであり、実際には“１０００００００”という８ビットの信号が、８ビットのＩ／Ｏ線にパラレルに与えられる。つまり、このＮＡＮＤ型フラッシュメモリ用のインタフェースでは、複数ビットのコマンドがパラレルに与えられる。
また、ＮＡＮＤ型フラッシュメモリ用のインタフェースでは、フラッシュメモリ１１に対するコマンドとデータが同じＩ／Ｏ線を共用して通信されている。このように、ホスト機器２内のホストコントローラとメモリカード１とが通信するインタフェースと、フラッシュメモリ１１とカードコントローラ１２とが通信するインタフェースとは異なる。
次に、図１に示すメモリカード１の備えるカードコントローラの内部構成について図３を用いて説明する。図３はカードコントローラ１２のブロック図である。
カードコントローラ１２は、フラッシュメモリ１１内部の物理状態（例えば、何処の物理ブロックアドレスに、何番目の論理セクタアドレスデータが含まれているか、あるいは、何処のブロックが消去状態であるか）を管理する。カードコントローラ１２は、ホストインタフェースモジュール２１、ＭＰＵ（Micro processing unit）２２、フラッシュコントローラ２３、ＲＯＭ（Read-only memory）２４、ＲＡＭ（Random access memory）２５、およびバッファ２６を有する。
ホストインタフェースモジュール２１は、カードコントローラ１２とホスト機器２との間のインタフェース処理を行う。
ＭＰＵ２２は、メモリカード１全体の動作を制御する。ＭＰＵ２２は、例えばメモリカード１が電源供給を受けたときに、ＲＯＭ２４に格納されているファームウェア（制御プログラム）をＲＡＭ２５上に読み出して所定の処理を実行することにより、各種のテーブルをＲＡＭ２５上に作成する。またＭＰＵ２２は、ホスト機器２から書き込みコマンド、読み出しコマンド、消去コマンドを受け取り、フラッシュメモリ１１に対して所定の処理を実行したり、バッファ２６を通じたデータ転送処理を制御したりする。
ＲＯＭ２４は、ＭＰＵ２２により制御される制御プログラムなどを格納する。ＲＡＭ２５は、ＭＰＵ２２の作業エリアとして使用され、制御プログラムや各種のテーブル（表）を記憶する。フラッシュコントローラ２３は、カードコントローラ１２とフラッシュメモリ１１との間のインタフェース処理を行う。
バッファ２６は、ホスト機器２から送られてくるデータをフラッシュメモリ１１へ書き込む際に、一定量のデータ（例えば、１ページ分）を一時的に記憶したり、フラッシュメモリ１１から読み出されるデータをホスト機器２へ送り出す際に、一定量のデータを一時的に記憶したりする。
次に、ＮＡＮＤ型フラッシュメモリ１１の内部構成について簡単に説明する。図４はＮＡＮＤ型フラッシュメモリ１１のブロック図である。図示するようにＮＡＮＤ型フラッシュメモリ１１は、メモリセルアレイ３０、ロウデコーダ３１、及びページバッファ３２を備えている。
メモリセルアレイ３０は、複数のメモリブロックＢＬＫ０〜ＢＬＫｍ（ｍは２以上の自然数）を含んでいる。なお以下ではメモリブロックＢＬＫ０〜ＢＬＫｍを区別しない場合には、単純にメモリブロックＢＬＫと呼ぶ。メモリブロックＢＬＫの各々は、データを保持するメモリセルの集合である。データの消去はメモリブロックＢＬＫ単位で行われる。すなわち、同一メモリブロックＢＬＫ内のデータは一括して消去される。
ロウデコーダ３１は、カードコントローラ１２から与えられるロウアドレス信号に従って、メモリセルアレイ３０中におけるいずれかのメモリブロックＢＬＫのロウ方向を選択する。
ページバッファ３２は、メモリセルアレイ１１へのデータ入出力を行い、データを一時的に保持する。ページバッファ３２とメモリセルアレイ１１との間のデータの入出力は、複数のデータ単位で行われる。すなわち、複数のメモリセルに対して、一括してデータの書き込みが行われる。以下、このデータ単位をページと呼ぶ。
次に、上記メモリセルアレイ１１に含まれるメモリブロックＢＬＫの構成について図５を用いて説明する。図５は、メモリブロックＢＬＫの回路図である。
図示するように、メモリブロックＢＬＫは、大まかには第１領域４０及び第２領域４１を備えている。第１領域４０及び第２領域４１は共にデータを保持可能とされ、第２領域は冗長部として使用される。例えば第２領域は、ＥＣＣデータ保持用として用いられる。
まず第１領域４０について説明する。第１領域４０は、例えば３２Ｋ（Ｋは１０２４）個のＮＡＮＤセル４２を備えている。ＮＡＮＤセル４２の各々は、例えば４３個のメモリセルトランジスタＭＴ０〜ＭＴ４２と、選択トランジスタＳＴ１、ＳＴ２とを備えている。以下、メモリセルトランジスタＭＴ０〜ＭＴ４２をそれぞれ区別しない場合には、単純にメモリセルトランジスタＭＴと呼ぶ。メモリセルトランジスタＭＴ０〜ＭＴ４２は、選択トランジスタＳＴ２のドレインと選択トランジスタＳＴ１のソースとの間に、その電流経路が直列接続されている。メモリセルトランジスタＭＴの各々は、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えばフローティングゲート）と、電荷蓄積層上にゲート間絶縁膜を介在して形成された制御ゲートとを有する積層ゲートを備えている。
選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続され、選択トランジスタＳＴ１のドレインは、３２Ｋ本のビット線ＢＬ０〜ＢＬ３２７６７のいずれかに接続されている。ビット線ＢＬ０〜ＢＬ３２７６７は、複数のメモリブロックＢＬＫ間でＮＡＮＤセル４２を共通接続する。以下、ビット線ＢＬ０〜ＢＬ３２７６７を区別しない場合には、単純にビット線ＢＬと呼ぶ。また、同一メモリブロックＢＬＫ内のメモリセルトランジスタＭＴ０〜ＭＴ４２の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ４２に接続されている。また選択トランジスタＳＴ１、ＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに接続されている。
上記構成において、いずれかのワード線ＷＬに接続された３２Ｋ個のメモリセルトランジスタＭＴには、一括してデータが書き込まれる。
次に、第２領域４１について説明する。第２領域も第１領域４０と同様に複数個（（α＋１）個、αは自然数）のＮＡＮＤセル４２を備えている。そして、各ＮＡＮＤセル４２内における選択トランジスタＳＴ１のドレインはビット線ＢＬ３２７６８〜ＢＬ３２７６８＋αのいずれかに接続される。また選択トランジスタＳＴ２のソースはソース線ＳＬに接続される。更に、メモリセルトランジスタＭＴ０〜ＭＴ４２の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ４２に接続され、選択トランジスタＳＴ１、ＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに接続されている。
上記構成において、いずれかのワード線ＷＬに接続された（α＋１）個のメモリセルトランジスタＭＴには、一括してデータが書き込まれる。
なお、以下では説明の簡単化のために、冗長部である第２領域４１についての説明は省略する。そして、メモリブロックＢＬＫに対する書き込み動作は、第１領域４０内の３２Ｋ個のメモリセルトランジスタＭＴ単位で行われるものとして説明を行う。
上記ＮＡＮＤセル４２に含まれるメモリセルトランジスタＭＴの各々は、“１１１”、“１１０”、“１０１”、“１００”、“０１１”、“０１０”、“００１”、及び“０００”の８値（３ビット）のデータを保持可能とされている。図６はメモリセルトランジスタＭＴの閾値電圧を示すグラフであり、８値のうちの各データを保持する際の閾値電圧分布を示している。
図示するように、メモリセルトランジスタＭＴの閾値電圧は、“１１１”、“１１０”、“１０１”、“１００”、“０１１”、“０１０”、“００１”、及び“０００”の順番で高くなっていく。すなわち、“１１１”データを保持するメモリセルトランジスタＭＴの閾値電圧Ｖthは、Ｖth＜Ｖth０とされ、“１１０”データを保持するメモリセルトランジスタＭＴの閾値電圧Ｖthは、Ｖth０＜Ｖth＜Ｖth１とされ、“１０１”データを保持するメモリセルトランジスタＭＴの閾値電圧Ｖthは、Ｖth１＜Ｖth＜Ｖth２とされ、“１００”データを保持するメモリセルトランジスタＭＴの閾値電圧Ｖthは、Ｖth２＜Ｖth＜Ｖth３とされ、“０１１”データを保持するメモリセルトランジスタＭＴの閾値電圧Ｖthは、Ｖth３＜Ｖth＜Ｖth４とされ、“０１０”データを保持するメモリセルトランジスタＭＴの閾値電圧Ｖthは、Ｖth４＜Ｖth＜Ｖth５とされ、“００１”データを保持するメモリセルトランジスタＭＴの閾値電圧Ｖthは、Ｖth５＜Ｖth＜Ｖth６とされ、“０００”データを保持するメモリセルトランジスタＭＴの閾値電圧Ｖthは、Ｖth６＜Ｖthとされる。
なお、図６では“１１１”、“１１０”、“１０１”、“１００”、“０１１”、“０１０”、“００１”、及び“０００”の順番で閾値電圧が高くなっていく場合について示しているが、これは一例に過ぎず、各データとその閾値電圧との対応関係は、適宜設定可能である。
図７は、上記メモリブロックＢＬＫのブロック図であり、ページを基準にしてメモリブロックＢＬＫを示したものである。
前述の通り、各メモリセルトランジスタＭＴは３ビットのデータを保持可能である。そして、データはビット毎に書き込まれる。つまり、１回の書き込み動作においては、あるワード線ＷＬに接続された３２Ｋ個のメモリセルトランジスタＭＴに対して、３ビットのうちのいずれかのビットについて、一括して書き込まれる。従って、８値（３ビット）ＮＡＮＤ型フラッシュメモリにおいては、各ワード線ＷＬに対して３ページが割り当てられる。
すると、本実施形態の場合には、各ブロックＢＬＫには４３本のワード線ＷＬ０〜ＷＬ４２が含まれるため、１つのメモリブロックＢＬＫは（４３ＷＬ×３ビット）＝１２９ページを有している。以下、１２９ページの各々をページＰＧ０〜ページＰＧ１２８と呼ぶ。例えば、ワード線ＷＬｋ（ｋは０〜４２）に接続されたメモリセルトランジスタＭＴが保持する３ビットデータの各々は、ページＰＧ（ｋ×３）〜ＰＧ（ｋ×３＋２）にそれぞれ対応する。すなわち、ワード線ＷＬ０に接続されたメモリセルトランジスタＭＴの保持する３ビットの各々は、それぞれページＰＧ０〜ＰＧ２に対応する。またワード線ＷＬ１に接続されたメモリセルトランジスタＭＴが保持する３ビットデータの各々は、それぞれページＰＧ３〜ＰＧ５に対応する。そして、ワード線ＷＬ４２に接続されたメモリセルトランジスタＭＴが保持する３ビットの各々は、それぞれページＰＧ１２６〜ＰＧ１２８に対応する。
本実施形態では、この１２９ページのうち１２８ページのみが実際にデータ保持用として使用され、１ページはデータ保持用として使用されない。図７の例であると、ページＰＧ０〜ＰＧ１２７がデータ保持用として使用され、ページＰＧ１２８は使用されない。つまり、カードコントローラ１２はページＰＧ１２８に対して論理アドレスを割り当てず、その結果、ページＰＧ１２８がロウデコーダ３１によって選択されることは無い。従って、１ページのデータサイズは３２Ｋビット＝４Ｋバイトであるので、各メモリブロックＢＬＫのデータサイズは（４Ｋ×１２８ページ）＝５１２Ｋバイトとなる。
上記のように、この発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリであると、以下の（１）の効果が得られる。
（１）ＮＡＮＤ型フラッシュメモリにおいて、信頼性の高いデータ記録を可能とする。
本実施形態に係る構成であると、８値ＮＡＮＤ型フラッシュメモリにおいて、１つのメモリブロックＢＬＫの保持可能なデータサイズが５１２Ｋバイト、すなわち２の冪乗のサイズとされている。そのため、データ保持信頼性を向上出来る。本効果について、以下詳細に説明する。
８値ＮＡＮＤ型フラッシュメモリでは、前述の通り１つのメモリセルトランジスタＭＴが３ビットのデータを保持する。また、１つのメモリブロックＢＬＫに含まれるワード線の本数は２の冪乗で表記出来る値にされることが通常である。すると、ページサイズが３２Ｋビット、ワード線本数が６４本であったとすると、メモリブロックＢＬＫのデータサイズは７６８Ｋバイトとなる。
また、ＮＡＮＤ型フラッシュメモリを使用した制御システムでは、１つ乃至複数のメモリブロックＢＬＫ単位で、論理アドレスと物理アドレスとの対応が図られるのが通常である。この単位は論理ブロックと呼ばれる。論理アドレスとは、外部からＮＡＮＤ型フラッシュメモリへアクセスされる際に使用されるアドレスであり、物理アドレスとは各メモリブロックＢＬＫに割り当てられた固有のアドレスである。
すると、メモリブロックＢＬＫのデータサイズが７６８Ｋバイトである８値ＮＡＮＤ型フラッシュメモリの論理アドレスと物理アドレスとの対応関係は、図８に示す通りになる。図８は、論理アドレス空間と各メモリブロックＢＬＫとの対応関係を示す概念図であり、１つのメモリブロックＢＬＫを最小単位として取り扱う場合について示している。
１つのメモリブロックＢＬＫが最小単位として扱われる場合、論理ブロックサイズは７６８Ｋバイトとなる。図８の例であると、論理アドレス空間において論理アドレス“０ｘ００００００００”〜“０ｘ０００ＢＦＦＦＦ”の領域Ａ０（論理ブロックＬＢＬＫ０）は、メモリブロックＢＬＫ３に対応する。また、論理アドレス“０ｘ０００Ｃ００００”〜“０ｘ００１７ＦＦＦＦ”の領域Ａ１（論理ブロックＬＢＬＫ１）は、メモリブロックＢＬＫ０に対応する。更に、論理アドレス“０ｘ００１８００００”〜“０ｘ００２３ＦＦＦＦ”の領域Ａ２（論理ブロックＬＢＬＫ２）は、メモリブロックＢＬＫ（ｍ−１）に対応する。なお、アドレスの先頭に付した“０ｘ”とは、当該アドレスが１６進数で表記されていることを示す。
また、ＮＡＮＤ型フラッシュメモリを使用したストレージシステムには、概ねＦＡＴ（file allocation table）ファイルシステムが用いられる。ファイルシステムとは、メモリに記録されているファイル（データ）を管理する方式のことである。ＦＡＴファイルシステムでは、ＮＡＮＤ型フラッシュメモリにおけるファイルやフォルダなどのディレクトリ情報の作成方法、ファイルやフォルダなどの移動方法や削除方法、データの記録方式、管理領域の場所や利用方法などが定められる。ＦＡＴファイルシステムを使用したストレージシステムでは、不要となったファイルデータは実際には消去されず、ＦＡＴをクリアする。そして、新たなファイルを書き込む際には、ＮＡＮＤ型フラッシュメモリに上書きされる。またＮＡＮＤ制御システムでは、書き込まれているデータが有効なのか無効なのかの判断（ＦＡＴを覗き見ての判断）は、一般的に行われない。このＦＡＴファイルシステムは、ＮＡＮＤ型フラッシュメモリに動画を記録するデジタルビデオカメラや携帯電話等にも広く使用されている。
しかしながら、ＮＡＮＤ型フラッシュメモリでは、データの消去はメモリブロックＢＬＫ単位でしか出来ない。従って、動画が不連続のアドレスに書き込まれた場合には、その間の部分のデータにつきコピー動作が必要となる。このコピー動作は、ホスト機器からのデータ（動画データ）の転送動作を待たせることになる。この際、ホスト機器におけるバッファでこの待ち時間を吸収出来ない場合、つまり待ち時間中に発生する動画データのデータサイズがバッファの容量を超える場合には、ホスト機器は動画の記録を中断せざるを得ない。
そこでホスト機器では、上記コピー動作が発生しないように、有効データの存在しない、ある程度大きな論理空間を確保し、当該論理空間にシーケンシャルに動画を記録するよう、ＮＡＮＤ型フラッシュメモリを制御する手法がとられる。この論理空間は、一般的にAllocation Unit（ＡＵ）と呼ばれている。そしてＡＵのサイズは、従来の２値または４値ＮＡＮＤ型フラッシュメモリにおいて、物理アドレスと論理アドレスとの対応関係の観点から、２の冪乗の値とされるのが通常である。
しかしながら、各メモリセルトランジスタＭＴの保持するデータのビット数が２の冪乗の値でないようなＮＡＮＤ型フラッシュメモリの場合、例えば８値ＮＡＮＤ型フラッシュメモリの場合には、上記ＡＵを用いてもコピー動作が必要となる場合がある。この場合について図９を用いて説明する。図９は、論理アドレス空間と、８値ＮＡＮＤ型フラッシュメモリの各メモリブロックＢＬＫとの対応関係を示す概念図であり、１つのＡＵのサイズが４Ｍバイト、メモリブロックＢＬＫのサイズが７６８Ｋバイトの場合について示している。また、図９ではＮＡＮＤ型フラッシュメモリのメモリブロックＢＬＫを、アドレスが連続する論理ブロック単位で示している。
図示するように、例えばＡＵ０は論理アドレス“０ｘ００００００００”〜“０ｘ００３ＦＦＦＦＦ”の論理アドレス空間であり、ＡＵ１は論理アドレス“０ｘ００４０００００”〜“０ｘ００７ＦＦＦＦＦ”の論理アドレス空間であり、ＡＵ２は論理アドレス“０ｘ００８０００００”〜“０ｘ００ＢＦＦＦＦＦ”の論理アドレス空間であり、ＡＵ３は論理アドレス“０ｘ００Ｃ０００００”〜“０ｘ００ＦＦＦＦＦＦ”の論理アドレス空間である。またＡＵ０、ＡＵ２は有効データを保持しており（Used）、ＡＵ１、ＡＵ３は有効データを保持していない（Clean）。従って、動画データはＡＵ１の“０ｘ００４０００００”から“０ｘ００７ＦＦＦＦＦ”に対応する論理ブロックＬＢＬＫに対して連続して記録され、引き続きＡＵ３の“０ｘ００Ｃ０００００”から“０ｘ００ＦＦＦＦＦＦ”に対応する論理ブロックＬＢＬＫに対して連続して記録される。
すると、ＡＵ０の先頭論理アドレスが論理ブロックＬＢＬＫ０の先頭ページに対応していると仮定すると、ＡＵ１の先頭論理アドレスは論理ブロックＬＢＬＫ５の途中のページに対応し、ＡＵ１の最終論理アドレスは論理ブロックＬＢＬＫ１０の途中のページに対応する。またＡＵ３の先頭論理アドレスは論理ブロックＬＢＬＫ１６の先頭ページに対応するが、ＡＵ３の最終論理アドレスは論理ブロックＬＢＬＫ２１の途中のページに対応する。このように、各ＡＵの先頭論理アドレスまたは／及び最終論理アドレスが論理ブロックＬＢＬＫの先頭ページに対応しない理由は、各ＡＵのサイズが２の冪乗となる値（例えば４Ｋバイト）であるのに対して、論理ブロックのサイズは２の冪乗とならない値（例えば７６８Ｋバイト）だからである。
その結果、論理ブロックＬＢＬＫ５、ＬＢＬＫ１０、ＬＢＬＫ２１に動画を記録する際には、既に当該論理ブロックＬＢＬＫには有効データが保持されているため、コピー動作が必要となる。図９では、コピー動作が必要となる領域を斜線で示している。コピー動作が必要となる結果、例えＡＵを確保したとしても、動画を継続して記録することは非常に困難である。
上記の問題に対して、論理ブロックのサイズを例えばメモリブロックＢＬＫの１／３とする手法が考え得る。この場合、論理ブロックＬＢＬＫのサイズは７６８Ｋ／３＝２５６Ｋバイトとなり、２の冪乗で表記出来る値となる。従って、ＡＵのサイズは論理ブロックＬＢＬＫのサイズの整数倍となり、上記問題を回避出来る。しかし、メモリブロックＢＬＫ、すなわちデータの消去単位は７６８Ｋバイトで変わらない。従って、この場合でもコピー動作が必要となる。この様子について図１０を用いて説明する。図１０は４つのメモリブロックＢＬＫ１〜ＢＬＫ４のブロック図であり、時刻ｔ１〜ｔ３の間における各メモリブロックの使用状況を示している。図１０では、論理ブロックとなる単位領域がメモリブロックの１／３のサイズであり、そのうちの８単位に論理アドレスが割り当てられる場合について示している。
図示するように、時刻ｔ１において、論理ブロックＬＢＬＫ１〜ＬＢＬＫ８にデータＤ１〜Ｄ８が保持され、メモリブロックＢＬＫ３の一部領域及びメモリブロックＢＬＫ４は消去状態であったとする。この状態で、時刻ｔ２においてデータＤ２が更新されたとする。すると、更新されたデータＤ２は、メモリブロックＢＬＫ４の消去状態の領域に書き込まれ、この領域が以後論理ブロックＬＢＬＫ２となる。他方、更新前のデータＤ２が保持される論理ブロックＬＢＬＫ２は未使用状態とされる。更に時刻ｔ３において、データＤ６、Ｄ７、Ｄ１が更新される。図示するように、更新されたデータＤ６、Ｄ７、Ｄ１は、メモリブロックＢＬＫ４に書き込まれ、以後、それぞれの領域が論理ブロックＬＢＬＫ６、ＬＢＬＫ７、ＬＢＬＫ１となる。そして、更新前のデータＤ６、Ｄ７、Ｄ１が保持される領域は未使用状態となる。
以上の結果、時刻ｔ３の時点で消去済みのメモリブロックが無くなってしまう。つまり、データの書き込みアクセスがランダムに行われると、各メモリブロックＢＬＫ内における有効データが少なくなると共に、消去済みのメモリブロックＢＬＫ数も減少する。消去済みメモリブロックＢＬＫが無くなれば、以後、データの更新が出来なくなる。そこで、消去済みメモリブロックＢＬＫが無くなることを防止するために、ガベージコレクション（garbage collection）と呼ばれる方法が用いられる。
ガベージコレクションとは、有効データの少なくなった幾つかのメモリブロックＢＬＫ内の有効データを、別の消去済みメモリブロックＢＬＫにコピーし、元もメモリブロックＢＬＫを消去して、これを消去済みメモリブロックＢＬＫとして使用する方法である。しかし、ガベージコレクションもまた、内部コピー動作である。従って、このコピー動作は、ホスト機器による動画記録を妨げる原因となる。
この点、本実施形態に係る構成であると、データのコピー動作が不要となり、上記問題を解決出来る。この点につき、図１１を用いて説明する。図１１は、本実施形態に係る８値ＮＡＮＤ型フラッシュメモリにおける、論理アドレス空間とメモリブロックＢＬＫとの対応関係を示す概念図であり、図９の場合と同様に１つのＡＵのサイズが４Ｍバイトである場合について示している。
図示するように、本実施形態に係る８値ＮＡＮＤ型フラッシュメモリにおいては、１つのメモリブロックＢＬＫのサイズは５１２Ｋバイトであり、２の冪乗で表記可能な値である。従って、各ＡＵのサイズは、メモリブロックＢＬＫの整数倍となる。例えばＡＵのサイズが４Ｍバイトである場合には、そのサイズは８個のメモリブロックＢＬＫに等しい。すなわち、いずれのＡＵにおいても、その先頭論理アドレスはいずれかの論理ブロックＬＢＬＫの先頭ページに対応し、最終論理アドレスはいずれかの論理ブロックＬＢＬＫの最終ページに対応する。
図１１に示すように、ＡＵ０の先頭論理アドレス“０ｘ００００００００”は論理ブロックＬＢＬＫ０の先頭ページに対応し、最終論理アドレス“０ｘ００３ＦＦＦＦＦ”は論理ブロックＬＢＬＫ７の最終ページに対応する。また、ＡＵ１の先頭論理アドレス“０ｘ００４０００００”は論理ブロックＬＢＬＫ８の先頭ページに対応し、最終論理アドレス“０ｘ００７ＦＦＦＦＦ”は論理ブロックＬＢＬＫ１５の最終ページに対応する。更に、ＡＵ２の先頭論理アドレス“０ｘ００８０００００”は論理ブロックＬＢＬＫ１６の先頭ページに対応し、最終論理アドレス“０ｘ００ＢＦＦＦＦＦ”は論理ブロックＬＢＬＫ２３の最終ページに対応する。更に、ＡＵ３の先頭論理アドレス“０ｘ００Ｃ０００００”は論理ブロックＬＢＬＫ２４の先頭ページに対応し、最終論理アドレス“０ｘ００ＦＦＦＦＦＦ”は論理ブロックＬＢＬＫ３１の最終ページに対応する。
従って、ＡＵ単位で連続して動画を記録する場合において、コピー動作が不要となる。そのため、動画の記録時にホスト機器に待ち時間が発生しない。また、図１０で説明したようなガベージコレクションも不要となる。よって、データサイズの大きな動画であっても、中断することなく記録することが出来、ＮＡＮＤ型フラッシュメモリのデータ保持信頼性を向上出来る。
上記のように８値ＮＡＮＤ型フラッシュメモリのメモリブロックＢＬＫのサイズを２の冪乗となる値とするために、本実施形態ではワード線ＷＬの本数を２の冪乗ではない４３本とし、且つ、そのうちのいずれか１つのページ（ページＰＧ１２８）を使用しないこととしている。これは、換言すればいずれか１本のワード線ＷＬに接続されたメモリセルトランジスタＭＴに、“００”、“０１”、“１０”、“１１”の４値（２ビット）データを保持させていると言うことが出来る。この点につき、図１２を用いて説明する。図１２はメモリブロックＢＬＫの回路図である。
例えばワード線ＷＬ０〜ＷＬ４２の順にページＰＧ０〜ＰＧ１２８が割り当てられていると仮定すると、図１２に示すように、ワード線ＷＬ０〜ＷＬ４１に接続されたメモリセルトランジスタＭＴは８値（３ビット）データを保持する。これに対してワード線ＷＬ４２に接続されたメモリセルトランジスタＭＴは４値（２ビット）データを保持する。これにより、１つのメモリブロックＢＬＫのサイズは５１２Ｋバイトとされる。
但し、上記実施形態はメモリブロックＢＬＫのサイズが２の冪乗となれば十分であり、ワード線ＷＬの本数等については適宜選択可能である。図１３は、本実施形態の第１変形例に係る８値ＮＡＮＤ型フラッシュメモリの備えるメモリブロックＢＬＫの回路図である。
図示するように、ワード線ＷＬの本数は４４本とされる。そして、ワード線ＷＬ１〜ＷＬ４２に接続されたメモリセルトランジスタＭＴは８値データを保持し、ワード線ＷＬ０、ＷＬ４３に接続されたメモリセルトランジスタＭＴは“０”、“１”の２値（１ビット）データを保持する。本構成によっても、１つのメモリブロックＢＬＫに含まれるページ数は、（４２ＷＬ×３ビット＋２ＷＬ×１ビット）＝１２８ページとなる。従って、メモリブロックＢＬＫのサイズは５１２Ｋバイトとなり、上記実施形態と同様の効果が得られる。
また、本構成とすることでＮＡＮＤ型フラッシュメモリのデータ保持特性を向上出来る。ＮＡＮＤセル内の先頭ワード線（図１３ではワード線ＷＬ０）及び終端ワード線（図１３ではワード線ＷＬ４３）は、製造上の問題から、他のワード線（図１３ではワード線ＷＬ１〜ＷＬ４２）に比べて信頼性が低下する場合がある。そこで、信頼性の低いワード線ＷＬ０、ＷＬ４３に接続されたメモリセルトランジスタＭＴに対しては、多値データでは無く２値データを保持させることで、ＮＡＮＤ型フラッシュメモリの保持特性を向上出来る。
更に第１の実施形態は、図１４のように変形することも可能である。図１４は、第１の実施形態の第２変形例に係る８値ＮＡＮＤ型フラッシュメモリの備えるメモリブロックＢＬＫの回路図である。
図示するように、ワード線ＷＬの本数は４４本とされる。そして、ワード線ＷＬ２〜ＷＬ４１に接続されたメモリセルトランジスタＭＴは８値データを保持し、ワード線ＷＬ０、ＷＬ１、ＷＬ４２、ＷＬ４３に接続されたメモリセルトランジスタＭＴは４値（２ビット）データを保持する。本構成によっても、１つのメモリブロックＢＬＫに含まれるページ数は、（４０ＷＬ×３ビット＋４ＷＬ×２ビット）＝１２８ページとなる。従って、メモリブロックＢＬＫのサイズは５１２Ｋバイトとなり、上記実施形態と同様の効果が得られる。更に、ＮＡＮＤセル内において端部のワード線ＷＬ０、ＷＬ１、ＷＬ４２、ＷＬ４３に接続されたメモリセルトランジスタＭＴに、その他のメモリセルトランジスタＭＴが保持するデータ（３ビット）よりもビット数の小さいデータ（２ビット）を保持させることで、ＮＡＮＤ型フラッシュメモリのデータ保持特性を向上出来る。
また、上記実施形態及びその変形例では、ビット線ＢＬが３２Ｋ本である場合について説明した。しかし、例えば６４Ｋ本であっても良い。この場合には、各メモリブロックＢＬＫのサイズは１０２４ＫＢとなる。勿論、ビット線ＢＬの本数は３２Ｋ本や６４Ｋ本である場合に限られず、適宜選択出来るが、２の冪乗で表記される値とすることが望ましい。
［第２の実施形態］
次に、この発明の第２の実施形態に係る半導体記憶装置及びメモリシステムについて説明する。本実施形態は、上記第１の実施形態において使用されなかったページを、システム管理情報等の格納ページとして使用するものである。メモリシステムの構成や、カードコントローラ１２及びＮＡＮＤ型フラッシュメモリ１１の構成は、上記第１の実施形態で説明した図１〜図６の通りであるので、説明は省略する。図１５は、本実施形態に係る８値ＮＡＮＤ型フラッシュメモリ１１の備えるメモリブロックＢＬＫのブロック図であり、ページを基準にしてメモリブロックＢＬＫを示したものである。図１５ではメモリブロックＢＬＫ０のみを示しているが、その他のメモリブロックＢＬＫ１〜ＢＬＫｍについても同様である。
図示するように、第１の実施形態と同様に各メモリセルトランジスタＭＴは３ビットのデータを保持可能であるので、各メモリブロックＢＬＫは（４３ＷＬ×３ビット）＝１２９ページを有している。このうち、ページＰＧ０〜ＰＧ１２７はユーザデータ領域として使用される。つまり、ユーザが使用可能な領域のサイズは５１２Ｋバイトである。更に、上記第１の実施形態では使用されなかったページＰＧ１２８を、システム管理情報の格納ページとして使用する。このページＰＧ１２８は、カードコントローラ１２からはアクセス可能であるが、ホスト機器２からはアクセス出来ないようにされる。従って、メモリカード１外部から見た１個のメモリブロックＢＬＫのサイズは５１２Ｋバイトである。
次に、データ書き込み時におけるカードコントローラ１２の動作について、図１６を用いて説明する。図１６はカードコントローラ１２の動作を示すフローチャートである。
図示するように、カードコントローラ１２のＭＰＵ２２は、書き込みデータがシステム管理情報であるか否かを確認する（ステップＳ１０）。システム管理情報とは、例えば消去ブロック内のセクタ（所定のサイズの領域であり、例えば５１２バイト）毎の属性等である。この属性は、具体的には書き込みプロテクト情報（上書き禁止のデータか否か）や、セキュリティガードの解除キー（key）、またはメモリセルアレイ中におけるカラム方向のパリティ情報等である。これらの情報は、ユーザデータとしてホスト機器２からメモリカード１に与えられる情報では無く、カードコントローラ１２内においてＭＰＵ２２が生成してＲＡＭ２５に保持された情報であったり、またはＲＯＭ２４に保持される情報であったりする。従って、ステップＳ１０の確認処理は、書き込みデータがホスト機器２から与えられたデータであるか否かによって判断することが出来る。
書き込みデータがシステム管理情報である場合には（ステップＳ１１、ＹＥＳ）、ＭＰＵ２２はページアドレスとしてページＰＧ１２８を指定する（ステップＳ１２）。そして、ＮＡＮＤ型フラッシュメモリ１１においてシステム管理情報がページＰＧ１２８に書き込まれる（ステップＳ１３）。
他方、書き込みデータがシステム管理情報でない場合には（ステップＳ１１、ＮＯ）、ＭＰＵ２２はページアドレスとしてページＰＧ０〜ＰＧ１２７のいずれかを指定する（ステップＳ１４）。そして、ＮＡＮＤ型フラッシュメモリ１１においてデータがページＰＧ０〜ＰＧ１２７のいずれかに書き込まれる（ステップＳ１３）。
すなわち本実施形態は、換言すれば、メモリブロックＢＬＫは、ページＰＧ０〜ＰＧ１２７によって形成される第１メモリ領域と、ページＰＧ１２８によって形成される第２メモリ領域とを含む。そして、第１メモリ領域は、ワード線ＷＬ０〜ＷＬ４１に接続されたメモリセルトランジスタＭＴの保持する３ビットと、ワード線ＷＬ４２に接続されたメモリセルトランジスタＭＴの２ビットとによって形成されるメモリ空間（５１２Ｋバイト）である。また第２メモリ領域は、ワード線ＷＬ４２に接続されたメモリセルトランジスタＭＴの残りの１ビットによって形成されるメモリ空間（４Ｋバイト）である。そしてＭＰＵ２２は、ホスト機器２から与えられたデータについては第１メモリ領域に書き込み、自身により作成したデータについては第２メモリ領域に書き込む。
以上のように、この発明の第２の実施形態に係るＮＡＮＤ型フラッシュメモリであると、上記第１の実施形態で説明した（１）の効果に加えて下記（２）の効果が得られる。
（２）ＮＡＮＤ型フラッシュメモリの冗長部を縮小することで、冗長ページを持つことによるメモリセルアレイの面積デメリットを削減出来る。
第１の実施形態で説明した通り、８値ＮＡＮＤ型フラッシュメモリにおいてワード線ＷＬの本数を４３本、ビット線ＢＬの本数を３２Ｋ本、メモリブロックＢＬＫのサイズを５１２ＫＢとすると、ページＰＧ１２８が剰余ページとなる。本実施形態では、この剰余ページをシステム管理情報保持用として使用する。
従来、システム管理情報は、ページ毎に設けられた冗長部に書き込まれる。この冗長部とは、例えば図５で説明した第２領域である。しかし、本実施形態であると、剰余ページにシステム管理情報を書き込んでいるため、第２領域のサイズを縮小出来る。その結果、メモリセルアレイ３０の占有面積を削減出来る。勿論、ページＰＧ０〜ＰＧ１２８のうち、剰余ページとされるページは必ずしもページＰＧ１２８には限らず、ページＰＦ０〜ＰＧ１２８のうちのいずれかのページであれば良い。
なお本実施形態は、上記第１の実施形態の第１、第２変形例の場合にも適用可能である。例えば図１３の場合には、ワード線ＷＬ４３に接続されたメモリセルトランジスタＭＴに対して、２値では無く例えば４値のデータを保持させる。すると、１つのメモリブロックＢＬＫに含まれるページ数は（４２ＷＬ×３ビット＋１ＷＬ×１ビット＋１ＷＬ×２ビット）＝１２９ページとなり、１ページの剰余ページが発生する。
また図１４の場合には、例えばワード線ＷＬ４２に接続されたメモリセルトランジスタＭＴに対して、４値では無く８値のデータを保持させる。すると、１つのメモリブロックＢＬＫに含まれるページ数は（４１ＷＬ×３ビット＋３ＷＬ×２ビット）＝１２９ページとなり、１ページの剰余ページが発生する。
［第３の実施形態］
次に、この発明の第３の実施形態に係る半導体記憶装置及びメモリシステムについて説明する。本実施形態は、上記第２の実施形態と同様、第１の実施形態において使用されなかったページの使い方に関するもので、本実施形態では消去回数保持用として使用するものである。メモリシステムの構成や、カードコントローラ１２及びＮＡＮＤ型フラッシュメモリ１１の構成は、上記第１の実施形態で説明した図１〜図６の通りであるので、説明は省略する。図１７は、本実施形態に係る８値ＮＡＮＤ型フラッシュメモリ１１の備えるメモリブロックＢＬＫのブロック図であり、ページを基準にしてメモリブロックＢＬＫを示したものである。図１７ではメモリブロックＢＬＫ０のみを示しているが、その他のメモリブロックＢＬＫ１〜ＢＬＫｍについても同様である。
図示するように、第１の実施形態と同様に各メモリセルトランジスタＭＴは３ビットのデータを保持可能であるので、各メモリブロックＢＬＫは（４３ＷＬ×３ビット）＝１２９ページを有している。このうち、ページＰＧ１〜ＰＧ１２８はユーザデータ領域として使用される。つまり、ユーザが使用可能な領域のサイズは５１２Ｋバイトである。更に、冗長ページとしてのページＰＧ０を、各メモリブロックＢＬＫの消去回数の格納ページとして使用する。このページＰＧ０は、カードコントローラ１２からはアクセス可能であるが、ホスト機器２からはアクセス出来ないようにされる。従って、メモリカード１外部から見た１個のメモリブロックＢＬＫのサイズは５１２Ｋバイトである。この点は、上記第２の実施形態と同様である。
次に、データ消去時におけるカードコントローラ１２の動作について、図１８を用いて説明する。図１８はカードコントローラ１２の動作を示すフローチャートである。なお、図１８の動作はＮＡＮＤ型フラッシュメモリ１１内に設けられた図示せぬ制御回路が行っても良い。
図示するように、カードコントローラ１２のＭＰＵ２２が消去コマンドを発生する（ステップＳ２０）。次にＭＰＵ２２は、消去対象のメモリブロックＢＬＫのページＰＧ０にアクセスし、ページＰＧ０に記録されている消去回数を読み出す（ステップＳ２１）。そしてＭＰＵ２２は、読み出した消去回数を示す値が全ビット“１”であるか否かを判定する（ステップＳ２２）。例えば消去回数の示す値が３２ビットデータである場合には、そのデータが“０ｘＦＦＦＦ”であるか否かを判定する。この判定処理は、読み出した消去回数が信頼出来る値か否かを判断するために行う。
全ビットが“１”であった場合（ステップＳ２３、ＹＥＳ）、ＭＰＵ２２は当該データが信頼出来ない値であると判断する（ステップＳ２４）。全ビットが“１”であるということは、消去回数を保持するメモリセルトランジスタＭＴが消去状態であるということである。従って、何らかの要因により、それまで保持されていたデータが消去されてしまったと考えることが出来る。従ってＭＰＵ２２は、読み出した消去回数をリセットして保持する（ステップＳ２５）。すなわち、ＭＰＵ２２は消去回数を“１回”とする。そして、ＮＡＮＤ型フラッシュメモリにおいて、当該メモリブロックＢＬＫの消去動作が行われる（ステップＳ２６）。この消去動作によって、メモリブロックＢＬＫ内のメモリセルトランジスタＭＴが保持するデータは、全て一括して消去される。その後、カードコントローラ１２によって、当該メモリブロックＢＬＫの剰余ページＰＧ０に、ステップＳ２５で保持された消去回数（“１回”）が書き込まれる。
ステップＳ２２においていずれかのビットが“０”であった場合（ステップＳ２３、ＮＯ）、ＭＰＵ２２は当該データが信頼出来る値であると判断する（ステップＳ２８）。そこでＭＰＵ２２は、読み出した消去回数をインクリメントして保持する（ステップＳ２９）。そして、データの消去が行われ（ステップＳ２６）、ページＰＧ０に、ステップＳ２９でインクリメントされた値が新たな消去回数として書き込まれる。
なお、図１７及び図１８では剰余ページに消去回数のみを書き込む場合について示しているが、図１８のステップＳ２７において、消去回数のみならず、消去動作に関する詳細なステータスを書き込んでも良い。
すなわち本実施形態は、換言すれば、上記第２の実施形態と同様に、メモリブロックＢＬＫは第１メモリ領域と第２メモリ領域とを含む。そしてＭＰＵ２２は、第１メモリ領域にユーザデータを書き込み、第２メモリ領域に消去回数及びステータスを書き込む。
以上のように、この発明の第３の実施形態に係るＮＡＮＤ型フラッシュメモリであると、上記第１の実施形態で説明した（１）の効果に加えて下記（３）乃至（５）の効果が得られる。特に、ＮＡＮＤ型フラッシュメモリ１１が消去回数及びステータスをメモリセルアレイ３０に自動的に書き込む機能を有する場合には（３）〜（５）の効果が得られ、当該機能をカードコントローラ１２が有する場合には（４）、（５）の効果が得られる。
（３）ＮＡＮＤ型フラッシュメモリの不良解析効率を向上出来る。
ＮＡＮＤ型フラッシュメモリでは、書き込み／消去サイクル（以下、Ｗ／Ｅサイクルと呼ぶことがある）を繰り返すと、メモリセルトランジスタＭＴの特性が悪化する。この様子につき、図１９を用いて説明する。図１９は、メモリセルトランジスタＭＴの閾値分布を示すグラフであり、Ｗ／Ｅサイクルを繰り返すにつれて閾値分布が変化する様子を示しており、一例として“１０１”、“１００”、“０１１”データの閾値電圧を示している。
図示するように、通常のメモリセルトランジスタＭＴの閾値電圧の分布幅がΔＶ１であったとする。Ｗ／Ｅサイクルを繰り返すと、その分布幅はΔＶ１からΔＶ２へと広がる。更にＷ／Ｅサイクルを繰り返して消耗されると、閾値電圧の分布は低電圧側へと広がり、その分布幅はΔＶ３へと広がる。
このように、ある一定以上に閾値電圧の分布幅が大きくなると、もはや半導体メモリとしての使用には耐えられなくなる。そこで、そのようなメモリセルトランジスタＭＴが発生した場合には、当該メモリブロックＢＬＫを不良とみなして、以後、使用不可とされる。このようなメモリブロックを、以下では不良ブロックと呼ぶ。
一般にＮＡＮＤ型フラッシュメモリでは、データの書き換え回数保証値が決められている。つまり、書き換え回数保証値よりも少ない消去回数で不良ブロックが発生してはならず、不良ブロックが発生した場合には、そのメモリブロックが書き換え回数保証値を満たしているか否か等を検証する必要がある。
この点、本実施形態に係る構成であると、当該メモリブロックＢＬＫについて為された消去動作の回数やステータスが、剰余ページに書き込まれている。従って、不良ブロックが発生した際には、剰余ページ内のデータを読み出すことで、当該ブロックが保証範囲外の使用により不良となったのかどうか等の判別を行うことが出来る。すなわち、剰余ページＰＧ０を、故障したＮＡＮＤ型フラッシュメモリの不良解析に役立てることができ、不良解析効率を向上出来る。
（４）ＮＡＮＤ型フラッシュメモリの動作信頼性を向上出来る。
本実施形態に係る構成であると、剰余ページに書き込んだ消去回数及びステータスに応じて、書き込み条件や読み出し条件を設定することで、ＮＡＮＤ型フラッシュメモリの動作信頼性を向上出来る。本効果について、以下詳細に説明する。
図２０は、データの書き込み時における書き込み電圧Ｖpgmの時間変化を示すグラフである。図示するようにＮＡＮＤ型フラッシュメモリでは、ワード線ＷＬに印加する書き込み電圧Ｖpgmを少しずつ上昇させながら書き込み動作を行い、その度にベリファイを行う。この際の書き込み電圧Ｖpgmの変化量をΔＶpgmと呼ぶことにする。書き込み動作時には、例えばこの電圧ΔＶpgmを、剰余ページ内のデータに応じて変化させる。
以下、書き込み動作時及び読み出し動作時におけるＮＡＮＤ型フラッシュメモリ内の動作について、図２１を用いて説明する。図２１は、ＮＡＮＤ型フラッシュメモリ１１内の図示せぬ制御回路の動作を示すフローチャートである。
図示するように制御回路は、カードコントローラ１２から書き込みアクセスまたは読み出しアクセスを受信すると（ステップＳ３０）、アクセス対象のメモリブロックＢＬＫの剰余ページＰＧ０から、消去回数を読み出す（ステップＳ３１）。この際、同時にステータスを読み出しても良い。そして制御回路は、読み出した消去回数が、予め定められた一定値を超えているか否かを判定する（ステップＳ３２）。この一定値は、製造段階でＮＡＮＤ型フラッシュメモリのＲＯＭ等に書き込まれた値であっても良いし、または使用時に更新可能なデータであっても良く、メモリブロックＢＬＫが一定以上消耗しているか否かの基準となる値である。
読み出した消去回数が一定値を超えている場合（ステップＳ３３、ＹＥＳ）、制御回路は当該メモリブロックＢＬＫが一定以上消耗していると判断する。そこで、書き込みアクセスがなされている場合には（ステップＳ３４、ＹＥＳ）、制御回路は電圧ΔＶpgmを、メモリブロックＢＬＫが消耗していない場合に比べて小さくする（ステップＳ３５）。また読み出しアクセスがなされている場合には（ステップＳ３４、ＮＯ）、制御回路は読み出し閾値を、メモリブロックＢＬＫが消耗していない場合に比べて低く設定する（ステップＳ３６）。そして制御回路は、ステップＳ３５またはＳ３６における設定値を用いて、データの書き込みまたは読み出しを行う。
一般的に、Ｗ／Ｅサイクルが繰り返されたメモリセルトランジスタＭＴでは、書き込み時には電荷蓄積層に電荷が溜まりやすくなる。また、データ保持特性が悪化し、時間とともに電荷が抜けやすくなる。そこで本実施形態に係る方法であると、消耗したメモリセルトランジスタＭＴにデータを書き込む際には、ΔＶpgmを小さくすることで、データの閾値分布の幅が広がることを抑制出来る。またデータを読み出す際には、電荷が抜けることを考慮して読み出し閾値を低めに設定することで、誤読み出しの発生を抑制出来る。以上の結果、ＮＡＮＤ型フラッシュメモリの動作信頼性を向上出来る。
なお、上記機能を制御回路が有していない場合には、同様の機能をカードコントローラ１２に持たせても良い。すなわち、ＮＡＮＤ型フラッシュメモリ１１に対して書き込みアクセスを行う際には、カードコントローラ１２は予め剰余ページ内のデータを読み出し、消去回数やステータスに応じてΔＶpgmを変更するパラメータ変更コマンドをＮＡＮＤ型フラッシュメモリ１１に対して発行する。読み出し時も同様に、カードコントローラ１２は予め剰余ページ内のデータを読み出し、読み出し閾値を下げる変更コマンドを発行する。または、ＥＣＣ訂正が不能であった場合の再読み出しの際の閾値を下げる変更コマンドを発行する。これにより、消耗したメモリセルトランジスタＭＴの救済を図ることが可能となる。
（５）ＮＡＮＤ型フラッシュメモリの寿命延ばすことが出来る。
本実施形態に係る構成であると、剰余ページに書き込んだ消去回数を参照することにより、メモリセルアレイ３０内のメモリブロックＢＬＫ０〜ＢＬＫｍの消去回数を均一に出来る。これは、消去回数の多いメモリブロックＢＬＫの使用頻度を減らし、消去回数の少ないメモリブロックＢＬＫを優先的に使用することで実現出来る。これにより、不良ブロックの発生を抑え、ＮＡＮＤ型フラッシュメモリ１１の寿命を延ばすことが出来る。本方法の詳細について、以下説明する。
まずカードコントローラ１２は、メモリブロックＢＬＫをその消去回数に応じて例えば３つのカテゴリに分類する。カテゴリ１は予め定めた一定値よりも消去回数の少ないメモリブロックＢＬＫが属し、カテゴリ１に属するメモリブロックＢＬＫはシステムデータ（例えばＦＡＴファイルシステム等）保持用として用いられる。カテゴリ２は、カテゴリ１よりも消去回数の多いメモリブロックＢＬＫが属し、通常のデータ保持用として用いられる。カテゴリ３はカテゴリ２よりも更に消去回数の多いメモリブロックＢＬＫが属し、通常使用されない隔離ブロックとして使用される。そしてカードコントローラ１２は、いずれのメモリブロックＢＬＫがどのカテゴリに属するかを、例えばＲＡＭ２５に保持する。
またカードコントローラ１２は、各カテゴリに属するメモリブロックＢＬＫ数に応じて、各カテゴリ間の消去回数の閾値を制御する。これにより、いずれかのカテゴリに属するメモリブロックＢＬＫのみが突出して増加することを防止する。本方法について、図２２を用いて説明する。図２２は、カードコントローラ１２によって行われる各カテゴリ間の消去回数閾値の制御方法のフローチャートである。
図示するように、まず各カテゴリ間の閾値を第１の閾値に設定する（ステップＳ４０）。この第１の閾値によって、カテゴリ１〜３に属するメモリブロック数が決まる。そしてカテゴリ１に属するメモリブロック数を確認する（ステップＳ４１）。カテゴリ１に属するメモリブロック数が予め定めた一定値よりも少ない場合には（ステップＳ４２、ＹＥＳ）、カテゴリ１の基準を緩める（ステップＳ４３）。その結果得られる閾値を第２の閾値と呼ぶことにする。次にカードコントローラ１２は、第２の閾値下におけるカテゴリ３のメモリブロック数を確認する（ステップＳ４４）。ステップＳ４１において少なくないと判定された場合（ステップＳ４２、ＮＯ）にも、ステップＳ４４に進む。カテゴリ３に属するメモリブロック数が予め定めた一定値よりも多い場合には（ステップＳ４５、ＹＥＳ）、カテゴリ３の基準を厳しくする（ステップＳ４６）。その結果得られる閾値を第３の閾値と呼ぶことにする。以下、Ｗ／Ｅサイクルを行う度に、ステップＳ４１以降の処理を繰り返し、カテゴリ１、カテゴリ３の基準を設定し直す。
以上の具体例を、図２３及び図２４を用いて説明する。図２３は、各カテゴリとそれに属するメモリブロック数とを示すテーブルの模式図であり、Ｗ／Ｅを繰り返す度に各カテゴリに属するメモリブロックが変化する様子を示す。また図２４は、カテゴリ間の閾値と、その閾値における消去回数との関係を示すグラフである。
まず時刻ｔ１において、カードコントローラ１２は第１の閾値を設定する。第１の閾値とは、図２４に示すように以下のような条件である。すなわち、消去回数がＮ１回未満のメモリブロックＢＬＫがカテゴリ１に属し、Ｎ１回以上Ｎ３回未満のメモリブロックＢＬＫがカテゴリ２に属し、Ｎ３回以上のメモリブロックＢＬＫがカテゴリ３に属する。すると、図２３に示すようにカテゴリ１〜３に属するメモリブロックＢＬＫは、それぞれ５個、５０個、０個であったとする。そしてこれらの数は最適な値であったとする。
その後Ｗ／Ｅサイクルを繰り返した結果、図２３に示すように時刻ｔ２では、カテゴリ１〜３に属するメモリブロックＢＬＫは、それぞれ３個、５２個、０個であったとする。すなわち、カテゴリ１に属するメモリブロック数が少なくなりすぎ、システム情報を記録するにはメモリブロック数が不足した状態である（図２２におけるステップＳ４２、ＹＥＳ）。
そこでカードコントローラ１２は、カテゴリ１〜２間の閾値を変更する（図２２におけるステップＳ４３）。すなわち、図２４に示すように、カテゴリ１〜２間の閾値を、Ｎ２（＞Ｎ１）に変更する。その結果、時刻ｔ３において各カテゴリ１〜３に属するメモリブロック数は、図２３に示すように、５個、５０個、０個となる。すなわち、消去回数がＮ１回以上で且つＮ２回未満であった２個のメモリブロックＢＬＫが、カテゴリ２からカテゴリ１に属するようになる。
その後、更にＷ／Ｅサイクルを繰り返した結果、図２３に示すように時刻ｔ４では、カテゴリ１〜３に属するメモリブロックＢＬＫは、それぞれ５個、２０個、３０個であったとする。すなわち、カテゴリ２に属するメモリブロックＢＬＫに対する消去回数が増加した結果、カテゴリ２に属するメモリブロック数が少なくなりすぎている（図２２におけるステップＳ４５、ＹＥＳ）。
そこでカードコントローラ１２は、カテゴリ２〜３間の閾値を変更する（図２２におけるステップＳ４６）。すなわち、図２４に示すように、カテゴリ２〜３間の閾値を、Ｎ４（＞Ｎ３）に変更する。その結果、各カテゴリ１〜３に属するメモリブロック数は、図２３に示すように、５個、５０個、０個となる。すなわち、消去回数がＮ３回以上で且つＮ４回未満であった３０個のメモリブロックＢＬＫが、カテゴリ２からカテゴリ１に属するようになる。
上記のような方法により、システムデータを保持すべきメモリブロックＢＬＫ、通常のデータを保持すべきメモリブロックＢＬＫ、及び隔離ブロックＢＬＫの数を常時最適な値として、いずれかのメモリブロックＢＬＫのみが消耗することを防止できる。
なお本実施形態も、上記第１の実施形態の第１、第２変形例の場合に適用可能である。図１３及び図１４において、剰余ページに対して消去回数及びステータスを書き込めば良い。なお、本実施形態ではページＰＧ０を剰余ページとして取り扱い、ページＰＧ０に消去回数及びステータスを書き込む場合について説明した。しかし、第２の実施形態と同様に、ページＰＧ１２８を剰余ページとして取り扱い、ページＰＧ１２８に消去回数及びステータスを書き込んでも良いし、またはその他のページに書き込んでも良い。しかし、消去回数及びステータスの書き込みは、ページＰＧ０に対して行われることが好ましい。なぜなら、ＮＡＮＤ型フラッシュメモリが自動的に消去回数を書き込む場合には、ページＰＧ０〜ＰＧ１２７へのコントローラによる書き込みの完了を待たなくてはならず、消去回数の情報消失のリスクを低減する観点からは、消去直後に消去回数及びステータスが書き込み可能であることが望ましいからである。
［第４の実施形態］
次に、この発明の第４の実施形態に係る半導体記憶装置及びメモリシステムについて説明する。本実施形態は、上記第２、第３の実施形態と同様、第１の実施形態において使用されなかったページの使い方に関するもので、本実施形態ではページサイズ未満のデータ保持用として使用するものである。メモリシステムの構成や、カードコントローラ１２及びＮＡＮＤ型フラッシュメモリ１１の構成は、上記第１の実施形態で説明した図１〜図６の通りであるので、説明は省略する。図２５は、本実施形態に係る８値ＮＡＮＤ型フラッシュメモリ１１の備えるメモリブロックＢＬＫのブロック図であり、ページを基準にしてメモリブロックＢＬＫを示したものである。図２５ではメモリブロックＢＬＫ０のみを示しているが、その他のメモリブロックＢＬＫ１〜ＢＬＫｍについても同様である。
図示するように、第１の実施形態と同様に各メモリセルトランジスタＭＴは３ビットのデータを保持可能であるので、各ブロックＢＬＫは（４３ＷＬ×３ビット）＝１２９ページを有している。このうち、ページＰＧ０〜ＰＧ１２７はユーザデータ領域として使用される。つまり、ユーザが使用可能な領域のサイズは５１２Ｋバイトである。更に、上記第１の実施形態では使用されなかったページＰＧ１２８を、データサイズがページサイズ（４Ｋバイト）未満であって、且つ当該メモリブロックＢＬＫ内のいずれかのページの更新データの格納ページとして使用する。このページＰＧ１２８は、書き込みがなされるまでは、カードコントローラ１２からはアクセス可能であるが、ホスト機器２からはアクセス出来ないようにされる。逆に、書き込みがなされた後は、ホスト機器２からもアクセス可能とされるが、ページ１２８内の更新元データが保持されるページはアクセス禁止とされる。従って、ページＰＧ１２８に対してアクセスがされる前もされた後も、ユーザが使用可能な領域のサイズは５１２Ｋバイトで変わらない。これは、カードコントローラ１２が、更新元データが保持されるページの論理アドレスを廃し、ページＰＧ１２８に論理アドレスを新たに割り当てることで可能である。
次に、データ書き込み時におけるカードコントローラ１２の動作について、図２６を用いて説明する。図２６はカードコントローラ１２の動作を示すフローチャートである。
図示するように、カードコントローラ１２のＭＰＵ２２は、いずれかのメモリブロックＢＬＫに対する上書きデータのデータサイズが、ページサイズ（４Ｋバイト）未満であるか否かを確認する（ステップＳ５０）。上書きデータのデータサイズがページサイズ未満である場合には（ステップＳ５１、ＹＥＳ）、ＭＰＵ２２はページアドレスとしてページＰＧ１２８を指定する（ステップＳ５２）。他方、上書きデータのデータサイズがページサイズである場合には、ＭＰＵ２２はページアドレスとしてページＰＧ０〜ＰＧ１２７のいずれかを指定する（ステップＳ５３）。そして、ＮＡＮＤ型フラッシュメモリ１１において上書きデータが、ステップＳ５２またはステップＳ５３で指定されたページに書き込まれる（ステップＳ５４）。
すなわち本実施形態は、換言すれば、上記第２の実施形態と同様に、メモリブロックＢＬＫは第１メモリ領域と第２メモリ領域とを含む。そしてＭＰＵ２２は、第１領域内に保持されるデータの更新データを第２メモリ領域に書き込む。
以上のように、この発明の第４の実施形態に係るＮＡＮＤ型フラッシュメモリであると、上記第１の実施形態で説明した（１）の効果に加えて下記（６）の効果が得られる。
（６）コピー動作の発生を抑制し、ＮＡＮＤ型フラッシュメモリの書き込み速度を向上出来る。
ＮＡＮＤ型フラッシュメモリで一般的に、データの上書きは行うことが出来ない。これは、ＮＡＮＤ型フラッシュメモリでは、セレクトゲート線ＳＧＳに近いメモリセルトランジスタＭＴから順にデータを書いていくからである。従って、いずれかのページにデータの更新があった場合には、それが例えページサイズに満たない小さいデータであったとしても、コピー動作が必要となる。この様子につき図２７を用いて説明する。図２７は２つのメモリブロックＢＬＫ０、ＢＬＫ１のブロック図である。
図示するように、例えばメモリブロックＢＬＫ０内のページＰＧ３のデータが更新される場合を考える。するとこの場合、メモリブロックＢＬＫ０のページＰＧ３にデータを上書きすることは出来ないため、別の消去済みメモリブロックＢＬＫ１を用意する。そして、メモリブロックＢＬＫ０のページＰＧ０〜ＰＧ２のデータをメモリブロックＢＬＫ１にコピーし、次に更新データをメモリブロックＢＬＫ１に書き込み、最後にメモリブロックＢＬＫ０のページＰＧ４〜ＰＧ１２７のデータをメモリブロックＢＬＫ１にコピーする。このように、データサイズの小さいデータの更新であっても、非常に大きなデータのコピー動作が必要となり、その結果、書き込み動作が遅くなるという問題がある。
しかし本実施形態であると、上記コピー動作が不要となる。この様子につき図２８を用いて説明する。図２８はメモリブロックＢＬＫ０のブロック図である。
図示するように、メモリブロックＢＬＫ０には、剰余ページとしてページＰＧ１２８が用意されている。そこで、ページＰＧ３のデータが更新される場合には、更新データをページ１２８に書き込む。以後、ページＰＧ３のデータは無効データとなり、外部からはアクセス禁止とされる。
以上のように、コピー動作が不要になることから、ＮＡＮＤ型フラッシュメモリの書き込み動作を格段に高速化出来る。なお上記実施形態では、更新データがページサイズ未満である場合を例に説明したが、上書きデータであれば特にページサイズ未満である場合に限られない。なぜなら、ページサイズの上書きデータであっても、コピー動作が必要となる同様の問題が生じるからであり、上記実施形態と同様の効果が得られる。この場合、カードコントローラ１２は更新データのデータサイズにかかわらず、更新データを剰余ページ書き込む。勿論、本実施形態も、上記第１の実施形態の第１、第２変形例の場合に適用可能である。また、ページＰＧ０〜ＰＧ１２８のうち、剰余ページとされるページは必ずしもページＰＧ１２８には限らず、ページＰＦ０〜ＰＧ１２８のうちのいずれかのページであれば良い。
［第５の実施形態］
次に、この発明の第５の実施形態に係る半導体記憶装置及びメモリシステムについて説明する。本実施形態は、上記第２乃至第４の実施形態を、４値ＮＡＮＤ型フラッシュメモリに適用したものである。メモリシステム、カードコントローラ１２及びＮＡＮＤ型フラッシュメモリ１１の構成は、上記第１の実施形態で説明した図１〜図４の通りであるので、説明は省略する。図２９は、本実施形態に係る４値ＮＡＮＤ型フラッシュメモリ１１の備えるメモリブロックＢＬＫの回路図である。
図示するように、本実施形態に係るメモリブロックＢＬＫは、上記第１の実施形態において説明した図５の構成において、ワード線ＷＬの本数を３３本に変更し、且つメモリセルトランジスタＭＴに４値のデータ、つまり２ビットデータを保持させるように変更したものである。
図３０はメモリセルトランジスタＭＴの閾値電圧を示すグラフであり、４値のうちの各データを保持する際の閾値電圧分布を示している。図示するように、メモリセルトランジスタＭＴの閾値電圧は、“１１”、“１０”、“０１”、“００”の順番で高くなっていく。勿論、これは一例に過ぎず、各データとその閾値電圧との対応関係は、適宜設定可能である。
図３１は、上記メモリブロックＢＬＫのブロック図であり、ページを基準にしてメモリブロックＢＬＫを示したものである。図３１ではメモリブロックＢＬＫ０のみを示しているが、その他のメモリブロックＢＬＫ１〜ＢＬＫｍについても同様である。
図示するように、各メモリセルトランジスタＭＴは２ビットのデータを保持可能であるので、各ブロックＢＬＫは（３３ＷＬ×２ビット）＝６６ページを有している。このうち、ページＰＧ０〜ＰＧ６３がユーザデータ領域として使用され、ページＰＧ６４、ＰＧ６５は冗長ページとして使用される。従って、ユーザが使用可能な領域のサイズは、２５６Ｋバイトであり、その値は２の冪乗で表記可能な値である。そして、冗長ページＰＧ６４、ＰＧ６５が、上記第２乃至第４の実施形態で説明した剰余ページとして取り扱われる。すなわち冗長ページＰＧ６４、ＰＧ６５は、システム管理情報保持用として使用されたり、消去回数やステータス保持用として使用されたり、または上書きデータ保持用として使用される。
すなわち本実施形態は、換言すれば、メモリブロックＢＬＫは、ページＰＧ０〜ＰＧ６３によって形成される第１メモリ領域と、ページＰＧ６４、ＰＧ６５によって形成される第２メモリ領域とを含む。そして、第１メモリ領域は、ワード線ＷＬ０〜ＷＬ３１に接続されたメモリセルトランジスタＭＴの保持する２ビットによって形成されるメモリ空間（２５６Ｋバイト）である。また第２メモリ領域は、ワード線ＷＬ３２に接続されたメモリセルトランジスタＭＴの２ビットによって形成されるメモリ空間（８Ｋバイト）である。そしてＭＰＵ２２は、ページＰＧ６４、６５を剰余ページとして取り扱う。勿論、剰余ページとして取り扱われるページはページＰＧ６４、６５に限らず、ページＰＧ０〜ＰＧ６５のうちのいずれか２ページであれば良い。
以上のように、上記第２乃至第４の実施形態は、８値ＮＡＮＤ型フラッシュメモリのみならず、４値ＮＡＮＤ型フラッシュメモリにも適用出来る。また本実施形態では４値ＮＡＮＤ型フラッシュメモリを例に説明したが、例えば２値、１６値等の２ｉ（ｉは自然数）ビットデータを保持するＮＡＮＤ型フラッシュメモリにも適用出来る。
上記のように、この発明の第１乃至第５の実施形態に係るメモリシステム及びＮＡＮＤ型フラッシュメモリであると、データ保持信頼性を向上出来る。第１の実施形態に係るＮＡＮＤ型フラッシュメモリであると、８値ＮＡＮＤ型フラッシュメモリにおいて、ワード線の本数を調整しつつ、いずれかのページを使用禁止とすることで、メモリブロックＢＬＫの容量を２の冪乗となる値に設定している。
すなわち、第１の実施形態に係る８値ＮＡＮＤ型フラッシュメモリは、各々が、電荷蓄積層と制御ゲートとを含む積層ゲートを備えた複数のメモリセルトランジスタＭＴと、複数の前記メモリセルトランジスタＭＴがマトリクス状に配置されたメモリブロックＢＬＫと、前記メモリブロックＢＬＫ内において、同一行に位置する前記メモリセルトランジスタＭＴの制御ゲートに共通接続されたワード線ＷＬ０〜ＷＬ４２とを具備する。そして、前記メモリブロックＢＬＫ内に含まれる前記メモリセルトランジスタＭＴのデータは一括して消去されることで、前記メモリブロックＢＬＫが前記データの消去単位となる。更にいずれかの前記メモリセルトランジスタＭＴは、３ビットのデータを保持可能であり、前記メモリブロックＢＬＫ内に含まれる前記メモリセルトランジスタＭＴによって保持可能なデータサイズは、５１２Ｋバイトである。
但し、第１の実施形態では８値ＮＡＮＤ型フラッシュメモリの場合を例に挙げて説明したが、この場合に限定されるものでは無く、各メモリセルトランジスタがＭ（≠２ｉ、ｉは自然数であり、Ｍは３以上の自然数）のデータを保持し、且つメモリブロックのサイズがＬビット（＝２ｋ、ｋは自然数）であれば良い。
また第２乃至第４の実施形態においては、ワード線の本数を調整することで剰余ページを設け、この剰余ページをシステム管理情報や消去回数、またはページの更新データ保持用として用いている。
すなわち、第２、第３の実施形態に係るメモリシステムは、データを保持可能な半導体記憶装置（８値ＮＡＮＤ型フラッシュメモリ１１）と、外部から第１データを受信して、該第１データを前記半導体記憶装置に書き込むメモリコントローラ１２とを具備するメモリシステムである。そして、８値ＮＡＮＤ型フラッシュメモリ１１は、各々が電荷蓄積層と制御ゲートとを含む積層ゲートを備え、且つ３ビットのデータを保持可能な、複数のメモリセルトランジスタＭＴと、複数の前記メモリセルトランジスタＭＴがマトリクス状に配置されたメモリブロックＢＬＫと、前記メモリブロックＢＬＫ内において、同一行に位置する前記メモリセルトランジスタＭＴの制御ゲートを共通接続するワード線ＷＬ０〜ＷＬ４２とを備える。また前記メモリコントローラ１２は、外部から前記第１データを受け取るインタフェース２１と、前記第１データを前記８値ＮＡＮＤ型フラッシュメモリ１１へ書き込み、且つ前記メモリブロックＢＬＫに関する情報である第２データを生成して前記半導体記憶装置へ書き込むプロセッサ（ＭＰＵ２２）とを備える。そして、前記メモリブロックＢＬＫ内に含まれる前記メモリセルトランジスタＭＴのデータは一括して消去されることで、前記メモリブロックＢＬＫが前記データの消去単位となる。更に、前記ワード線ＷＬ０〜ＷＬ４２は第１ワード線ＷＬ０〜ＷＬ４１と第２ワード線ＷＬ４２とを含み、前記メモリブロックＢＬＫは、第１メモリ領域（ページＰＧ０〜ＰＧ１２７）と第２メモリ領域（ページＰＧ１２８）とを含む。前記第１メモリ領域（ページＰＧ０〜ＰＧ１２７）は、前記第１ワード線ＷＬ０〜ＷＬ４１に接続された前記メモリセルトランジスタＭＴの前記３ビットと、前記第２ワード線ＷＬ４２に接続された前記メモリセルトランジスタの前記３ビットのうちの２ビット（ｊ＝２＜３）とによって形成され、保持可能なデータのトータルサイズが５１２Ｋバイト（＝２ｉ、ｉは自然数）であるメモリ空間である。前記第２メモリ領域（ページＰＧ１２８）は、前記第２ワード線ＷＬ１２８に接続された前記メモリセルトランジスタの（３−２）＝１ビットによって形成されるメモリ空間である。前記ＭＰＵ２２は、前記第１データを前記第１メモリ領域（ページＰＧ０〜ＰＧ１２７）に書き込み、前記第２データを前記第２メモリ領域（ページＰＧ１２８）に書き込む。
更に第４の実施形態では、上記第２、第３の実施形態に係る構成において、前記ＭＰＵ２２は、前記第１メモリ領域（ページＰＧ０〜ＰＧ１２７）内に保持されるデータの更新データを外部から受信した際、前記更新データを前記第２メモリ領域（ページＰＧ１２８）に書き込む。
なお第５の実施形態で説明したように、４値ＮＡＮＤ型フラッシュメモリ１１の場合には、前記第１メモリ領域（ページＰＧ０〜ＰＧ６３）は、第１ワード線ＷＬ０〜ＷＬ３１に接続された前記メモリセルトランジスタＭＴの２ビットによって形成され、保持可能なデータのトータルサイズが２５６Ｋバイト（＝２ｉ、ｉは自然数）であるメモリ空間である。前記第２メモリ領域（ページＰＧ６４、ＰＧ６５）は、前記第２ワード線ＷＬ３２に接続された前記メモリセルトランジスタＭＴの２ビットによって形成されるメモリ空間である。
また、剰余ページが複数ある場合には、上記第２乃至第４の実施形態を組み合わせることも可能である。つまり、ある剰余ページにはシステム管理情報を格納し、別の剰余ページには消去回数を格納し、また別の剰余ページには更新データを格納することも出来る。
更に、ワード線本数、ビット線本数、及び各メモリセルトランジスタＭＴが保持可能なビット数は、上記実施形態で説明した場合に限らず、適宜選択可能である。また、上記実施形態ではメモリカードの場合を例に挙げて説明したが、勿論、メモリカードの場合に限定されるものでは無い。
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
この発明の第１の実施形態に係るメモリシステムのブロック図。 この発明の第１の実施形態に係るメモリカードにおける信号ピンに対する信号割り当てを示す図。 この発明の第１の実施形態に係るメモリカードの備えるカードコントローラのブロック図。 この発明の第１の実施形態に係るフラッシュメモリのブロック図。 この発明の第１の実施形態に係るフラッシュメモリの回路図。 この発明の第１の実施形態に係るフラッシュメモリの備えるメモリセルトランジスタの閾値分布を示すグラフ。 この発明の第１の実施形態に係るフラッシュメモリの備えるメモリブロックのブロック図。 この発明の第１の実施形態に係るフラッシュメモリのメモリ空間とメモリブロックの概念図。 フラッシュメモリのメモリ空間とメモリブロックの概念図。 フラッシュメモリの備えるメモリブロックのブロック図。 この発明の第１の実施形態に係るフラッシュメモリのメモリ空間とメモリブロックの概念図。 この発明の第１の実施形態に係るフラッシュメモリの回路図。 この発明の第１の実施形態の第１変形例に係るフラッシュメモリの回路図。 この発明の第１の実施形態の第２変形例に係るフラッシュメモリの回路図。 この発明の第２の実施形態に係るフラッシュメモリの備えるメモリブロックのブロック図。 この発明の第２の実施形態に係るカードコントローラのデータ書き込み方法を示すフローチャート。 この発明の第３の実施形態に係るフラッシュメモリの備えるメモリブロックのブロック図。 この発明の第３の実施形態に係るカードコントローラのデータ消去方法を示すフローチャート。 フラッシュメモリの備えるメモリセルトランジスタの閾値分布を示すグラフであり、消耗により閾値分布幅が広くなっていく様子を示す図。 フラッシュメモリの書き込み電圧の変化を示すグラフ。 この発明の第３の実施形態に係るフラッシュメモリまたはカードコントローラの、データ書き込み方法及び読み出し方法のフローチャート。 この発明の第３の実施形態に係るフラッシュメモリまたはカードコントローラの、消去回数均一化方法のフローチャート。 この発明の第３の実施形態に係るフラッシュメモリまたはカードコントローラの、消去回数均一化方法の模式図であり、各カテゴリに属するメモリブロック数の時間変化を示す図。 この発明の第３の実施形態に係るフラッシュメモリまたはカードコントローラの、消去回数均一化におけるカテゴリ間の閾値と消去回数との関係を示すグラフ。 この発明の第４の実施形態に係るフラッシュメモリの備えるメモリブロックのブロック図。 この発明の第４の実施形態に係るカードコントローラのデータ書き込み方法を示すフローチャート。 フラッシュメモリの備えるメモリブロックのブロック図であり、データ更新時に発生するコピー動作を示す図。 この発明の第４の実施形態に係るフラッシュメモリの備えるメモリブロックのブロック図であり、データ更新時にコピー動作が不要である様子を示す図。 この発明の第５の実施形態に係るフラッシュメモリの回路図。 この発明の第５の実施形態に係るフラッシュメモリの備えるメモリセルトランジスタの閾値分布を示すグラフ。 この発明の第５の実施形態に係るフラッシュメモリの備えるメモリブロックのブロック図。
符号の説明
１…メモリカード、２…ホスト機器、１１…ＮＡＮＤ型フラッシュメモリ、１２…カードコントローラ、１３…信号ピン、２１…ホストインタフェースモジュール、２２…ＭＰＵ、２３…フラッシュコントローラ、２４…ＲＯＭ、２５…ＲＡＭ、２６…バッファ、３０…メモリセルアレイ、３１…ロウデコーダ、３２…ページバッファ、４０…第１領域、４１…第２領域、４２…ＮＡＮＤセル

Claims (5)

  1. 各々が電荷蓄積層と制御ゲートとを含む積層ゲートを備え、且つＭビット（≠２ｉ、ｉは自然数であり、Ｍは３以上の自然数）のデータを保持可能な、複数のメモリセルトランジスタと、
    複数の前記メモリセルトランジスタがマトリクス状に配置されたメモリブロックと、
    前記メモリブロック内において、同一行に位置する前記メモリセルトランジスタの制御ゲートを共通接続するワード線と
    を具備し、前記メモリブロック内に含まれる前記メモリセルトランジスタのデータが一括して消去されることで、前記メモリブロックが前記データの消去単位となり、
    前記メモリブロックの保持可能なデータサイズはＬビット（＝２ｋ、ｋは自然数）である
    ことを特徴とする半導体記憶装置。
  2. 第１選択トランジスタと、第２選択トランジスタと、前記第１選択トランジスタのソースと前記第２選択トランジスタのドレインとの間に電流経路が直列接続され、各々が電荷蓄積層と制御ゲートとを含む積層ゲートを備えた複数のメモリセルトランジスタとを備えたメモリセルユニットと、
    複数の前記メモリセルユニットを含むメモリブロックと、
    前記第１選択トランジスタのゲートに接続された第１セレクトゲート線と、
    前記第２選択トランジスタのゲートに接続された第２セレクトゲート線と、
    前記メモリセルユニット内の各々の前記メモリセルトランジスタの前記制御ゲートをそれぞれ共通接続する複数のワード線と
    を具備し、前記メモリブロック内に含まれる前記メモリセルトランジスタのデータが一括して消去されることで、前記メモリブロックが前記データの消去単位となり、
    前記第１セレクトゲート線に隣接する前記ワード線、及び前記第２セレクトゲート線に隣接する前記ワード線に接続された前記メモリセルトランジスタは、Ｍビット（Ｍは自然数）のデータを保持可能であり、前記第１、第２セレクトゲート線に隣接しない前記ワード線に接続された前記メモリセルトランジスタは、Ｎビット（≠２ｉ、ｉは自然数であり、Ｎ＞Ｍ）のデータを保持可能であり、
    前記メモリブロックの保持可能なデータサイズはＬビット（＝２ｋ、ｋは自然数）である
    ことを特徴とする半導体記憶装置。
  3. データを保持可能な半導体記憶装置と、外部から第１データを受信して、該第１データを前記半導体記憶装置に書き込むメモリコントローラとを具備するメモリシステムであって、前記半導体記憶装置は、
    各々が電荷蓄積層と制御ゲートとを含む積層ゲートを備え、且つＭビット（Ｍは２以上の自然数）のデータを保持可能な、複数のメモリセルトランジスタと、
    複数の前記メモリセルトランジスタがマトリクス状に配置されたメモリブロックと、
    前記メモリブロック内において、同一行に位置する前記メモリセルトランジスタの制御ゲートを共通接続するワード線と
    を備え、前記メモリコントローラは、
    外部から前記第１データを受け取るインタフェースと、
    前記第１データを前記半導体記憶装置へ書き込み、且つ前記メモリブロックに関する情報である第２データを生成して前記半導体記憶装置へ書き込むプロセッサと
    を備え、前記メモリブロック内に含まれる前記メモリセルトランジスタのデータが一括して消去されることで、前記メモリブロックが前記データの消去単位となり、
    前記ワード線は第１ワード線と第２ワード線とを含み、
    前記メモリブロックは、第１メモリ領域と第２メモリ領域とを含み、
    前記第１メモリ領域は、前記第１ワード線に接続された前記メモリセルトランジスタの前記Ｍビット、または前記第１ワード線に接続された前記メモリセルトランジスタの前記Ｍビットと、前記第２ワード線に接続された前記メモリセルトランジスタの前記Ｍビットのうちのｊビット（ｊは自然数でｊ＜Ｍ）とによって形成され、保持可能なデータサイズがＬビット（＝２ｋ、ｋは自然数）であるメモリ空間であり、
    前記第２メモリ領域は、前記第２ワード線に接続された前記メモリセルトランジスタの前記Ｍビット、または（Ｍ−ｊ）ビットによって形成されるメモリ空間であり、
    前記プロセッサは、前記第１データを前記第１メモリ領域に書き込み、前記第２データを前記第２メモリ領域に書き込む
    ことを特徴とするメモリシステム。
  4. 前記第２データは、前記メモリブロックに関するシステム管理情報、または前記メモリブロックについてなされたデータの消去動作の回数である
    ことを特徴とする請求項３記載のメモリシステム。
  5. データを保持可能な半導体記憶装置と、外部からデータを受信して、該データを前記半導体記憶装置に書き込むメモリコントローラとを具備するメモリシステムであって、前記半導体記憶装置は、
    各々が電荷蓄積層と制御ゲートとを含む積層ゲートを備え、且つＭビット（Ｍは２以上の自然数）のデータを保持可能な、複数のメモリセルトランジスタと、
    複数の前記メモリセルトランジスタがマトリクス状に配置されたメモリブロックと、
    前記メモリブロック内において、同一行に位置する前記メモリセルトランジスタの制御ゲートを共通接続するワード線と
    を備え、前記メモリコントローラは、
    外部から前記データを受け取るインタフェースと、
    前記データを前記半導体記憶装置へ書き込むプロセッサと
    を備え、前記メモリブロック内に含まれる前記メモリセルトランジスタのデータが一括して消去されることで、前記メモリブロックが前記データの消去単位となり、
    前記ワード線は第１ワード線と第２ワード線とを含み、
    前記メモリブロックは、第１メモリ領域と第２メモリ領域とを含み、
    前記第１メモリ領域は、前記第１ワード線に接続された前記メモリセルトランジスタの前記Ｍビット、または前記第１ワード線に接続された前記メモリセルトランジスタの前記Ｍビットと、前記第２ワード線に接続された前記メモリセルトランジスタの前記Ｍビットのうちのｊビット（ｊは自然数でｊ＜Ｍ）とによって形成され、保持可能なデータサイズがＬビット（＝２ｋ、ｋは自然数）であるメモリ空間であり、
    前記第２メモリ領域は、前記第２ワード線に接続された前記メモリセルトランジスタの前記Ｍビット、または（Ｍ−ｊ）ビットによって形成されるメモリ空間であり、
    前記プロセッサは、前記第１メモリ領域内に保持されるデータの更新データを前記外部から受信した際、前記更新データを前記第２メモリ領域に書き込む
    ことを特徴とするメモリシステム。
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