JP2005235260A - Ｎａｎｄ型フラッシュメモリ - Google Patents

Abstract

【課題】ＮＡＮＤ列の端部のメモリセルの書き込み特性を中央部のメモリセルと同等にすること、及びビット線プリチャージ時間を短縮すること。
【解決手段】各々のメモリセル列が複数の不揮発性メモリセルの第１の導通路を直列接続してなり、そのメモリ列が行列状に配列されたメモリセルアレイと、夫々が第２の導通路を有し、前記第１の導通路の一端に、第２の導通路の一端が夫々接続された複数の第１の選択トラジスタと、第２の導通路の他端に接続される複数のビット線と、夫々が第３の導通路を有し、第１の導通路の他端に、第３の導通路の一端が接続された複数の第２の選択トラジスタと、第３の導通路の他端に接続されるソース線とを具備し、前記メモリ列の内少なくとも１つの不揮発性メモリセルは、外部データ記憶機能以外の機能を有する。
【選択図】 図１

Description

本発明は不揮発性半導体記憶装置、特にＮＡＮＤ型フラッシュメモリに関し、特にメモリのコア部の構成及びその制御回路に関する。

近年、大容量化に適したＥＥＰＲＯＭとして、ＮＡＮＤ型セル構造を有するＥＥＰＲＯＭ（ＮＡＮＤ型フラッシュメモリ）が、デジタルカメラや携帯電話等のデジタル機器に多用されている。

ＮＡＮＤ型フラッシュメモリには、用途の拡大に伴い各種の改良が試みられている。例えば、特許文献１においては、ノイズやワード線遅延に基づく誤動作を防止するために、隣接するビット線を対にして、一方が選択状態になるときに、他方が非選択状態になるように駆動する。このとき、非選択のビット線はダミービット線として使用され、差動アンプによりビット線対よりデータセンスが行なわれる。ビット線とソース線の間にメモリセルに比べてオン抵抗の大きいダミーセルを接続し、非選択のビット線に接続されたダミーセルがオンするように構成する。そして、”０”データと“１”データが読み出されるときの選択ビット線の電圧変化に対して、ダミービット線がそれらの中間電位を示すように、メモリセルとダミーセルが設計される。

また、特許文献２においては、ビット線のプリチャージ時間の短縮を図るために、２つのプリチャージ部を有し、一方のプリチャージ部はデータラインの電圧変化に従って可変される電流をデータラインに供給し、他方のプリチャージ部はデータラインの電圧変化に関係なく、一定の電流をデータラインに供給するプリチャージ方法を提供している。

ここで、ＮＡＮＤ型フラッシュメモリの特性を再確認するために、図９にＮＡＮＤ型フラッシュメモリの書き込み時のバイアス条件を示す。この方式では、チャネルを接地電位に固定し、ワード線であるコントロールゲートに高電位（以下、ＶＰＧＭと称する）を印加することでチャネル全面から電子を引き抜き、フローティングゲートに電子を蓄積させる。フローティングゲートに蓄積されている電荷量に応じて、メモリセルトランジスタの閾値が変動する。

２値ＮＡＮＤにおいては、図１０に示すように、フローティングゲートに電子が蓄積されている状態と蓄積されていない状態の２状態を識別して１ビットを記憶する。また、多値ＮＡＮＤにおいては、図１１に示すように、フローティングゲートに蓄積されている電荷の量によって変わるメモリトランジスタの閾値をいくつかの状態として識別する。フローティングゲートに蓄積させる電荷量は、書き込み時のコントロールゲートに印加する電圧やその印加時間などによって制御される。

図１２にＮＡＮＤ型フラッシュメモリの基本単位であるＮＡＮＤ列の構成を示す。ＮＡＮＤ列はその片側がビット線に接続されており、他端はソース線に接続されている。また、ＮＡＮＤ列の両端にはＮＡＮＤ列を選択するためのセレクトゲート（選択トランジスタ）が備えられている。書き込み動作時において、書き込み対象となるメモリセルは、ＮＡＮＤ列（メモリセル連結体）を構成する複数のメモリセルの内のただ１つ（以下、選択セルと称する）で、このメモリセルのコントロールゲートにはＶＰＧＭが印加される。

一方、選択セル以外のメモリセル（以下、非選択セルと称する）のコントロールゲートには、図１３に示すように、誤書込みを防止するための電圧（以下、ＶＰＡＳＳと称する）が印加される。

ＮＡＮＤ列の中央部のメモリセルが選択セルの場合にはその両隣も通常のメモリセルであるので、図１４に示すように対称的なバイアス関係になるのに対し、ＮＡＮＤ列の端部のセルが選択セルの場合、一方がセレクトゲートであるため、図１５（ａ），（ｂ）に示すようにバイアスのかかり方が特殊になる。この結果としてメモリセルへの書込み特性がセレクトゲート隣のメモリセルとそれ以外のメモリセルとで変わってくる。

閾値分布の広がりがそれほど気にならない２値動作においては、この特性の違いはさほど問題にはならないが、４値、８値、１６値と多値化が進むと、閾値分布幅をより狭く制御する必要があるため、メモリセルの書込み特性の均一化が望まれる。

セレクトゲートの隣のメモリセルのようなＮＡＮＤ列端部のメモリセルとＮＡＮＤ列中央部のメモリセルで書き込み特性が変わってくると、例えば選択セルがどの場所にあるかに応じてメモリセルのコントロールゲートに印加電圧を個別に制御する必要が生じ、これを実現するために複雑な制御回路が必要となる。

また、現在でも閾値分布幅をより狭くするために書き込み電圧を段階的に上げて行くステップアップ書込みなどが用いられているが、メモリセルの書込み特性のばらつきが大きいと、閾値分布幅を狭めるためにステップアップ書込みにより多くの時間を費やすことになり、パフォーマンスの低下を招く。

また、書込み時において、選択セルの状態を変えたくない（フローティングゲートに電荷を注入したくない）場合は、ワード線をＶＰＧＭやＶＰＡＳＳに充電する前に、予めＮＡＮＤ列のチャネルを充電しておく。

このとき、ソース線側のセレクトゲートのゲート電位はＶＳＳとなっており、セレクトゲートはカットオフ状態になっているが、セレクトゲートに隣接するメモリセルにＶＰＧＭやＶＰＡＳＳを印加すると、図１５に示すように、セレクトゲートとそれに隣接するメモリセルのコントロールゲートの容量カップリングによってセレクトゲートのゲート電位がＶＳＳから浮いてしまう。この結果、セレクトゲートが導通してチャネルに充電されていた電荷が抜けてしまう現象が起こる。これにより、状態を変えたくない選択セルのフローティングゲートに電荷が注入される「誤書き込み」が起こってしまう。

一方、ＮＡＮＤ型フラッシュメモリにおいては、大容量化が進むにつれて、１セルアレイのサイズもそのまま大きくなる傾向があり、ワード線長、ビット線長は増大する一方である。これはコスト削減のため、チップサイズを極力小さくするようアレイ分割を極力避けるためである。

さらに、ワード線長、ビット線長が増大すると寄生の容量、抵抗は増大し、チップのパフォーマンスにとって不利であり、何らかの対策が必要になってくる。例えば、ビット線長が増大すると、プリチャージ時間の増大、セル電流によってビット線に微小電位差がつくまでの時間の増大、ビット線を元の状態に戻す（リカバリー）時間の増大といった問題が出てくる。

ここでＮＡＮＤ型フラッシュメモリの読み出し動作について、図１７〜１９を用いてより具体的に説明する。図１７に従来のＮＡＮＤ型フラッシュメモリの読み出し動作時における波形図を示す。また、読み出し時のプリチャージ動作に関係する回路構成を図１８に、動作波形を図１９に示す。選択ビット線１０１をＢＬＥ，非選択ビット線１０２をＢＬＯとすると、選択ビット線ＢＬＥは、セレクトゲート１０３のゲート電圧ＢＬＳＥがＨになるので、ＶＰＲＥ転送回路からの電圧ＶＰＲＥにプリチャージされる。一方非選択ビット線ＢＬＯは、セレクトゲート１０４のゲート電圧ＢＩＡＳＯがＨになるので、ビット線シールド電位であるＶＳＳになる。

上記構成のＮＡＮＤ型フラッシュメモリは、読み出し時に、選択ビット線１０１を先ずプリチャージ電位（ＶＰＲＥ）にプリチャージしておく。プリチャージ終了後、ビット線側セレクトゲートＳＧＤを開くことで、選択ワード線に繋がるセルに書き込まれていた閾値（信号）に応じて、セルから電荷をビット線１０１に放電し、その微小電位差分をセンスアンプ（ＳＥＮＳＥ ＡＭＰ）で増幅する。センス終了後、ビット線１０１を元の電位に復帰させる。

一方、選択ビット線１０１の両隣のビット線は非選択のビット線１０２となっている。非選択のビット線１０２は固定電位（例えばＶＳＳ）にして、シールド線として用いることで、カップリングによるノイズを削減する方法が取られる。即ち、選択ビット線１０１と非選択ビット線１０２が交互に並ぶ配置をとっていて、それを違うページに割り付けている。仮にそれを偶奇で区別して、夫々ＥＶＥＮのページとＯＤＤのページと呼ぶことにする。

ビット線プリチャージ時間を高速にするには、今ＶＳＳにしている非選択のビット線１０２も同時にプリチャージ電位（ＶＰＲＥ）にプリチャージすればよい。実効的な隣接間の配線容量が無くなり、ビット線全体を駆動するのに必要な配線容量が減るため、プリチャージ時間は減る。

ただしその場合、従来のＮＡＮＤ列の構造では、シールドの役割を果たしている非選択のビット線１０２に繋がるセルの閾値が負のセル（“１”データ）の時、セレクトゲート１０４を開くと、そのビット線１０２からソース線ＳＲＣへ電流が流れて電位が下がってしまい、シールド線の役割が果たせないという問題があった。
特開平１０−１９９２８０ 特開２００２−２３７１９４

本発明は上記事情に鑑みて為されたもので、その課題の第１は、ＮＡＮＤ列の端部のメモリセルの書き込み特性を、中央部のメモリセルのそれと同等にすることにより、メモリセルの書き込み特性の均一化を図ることにある。

また、本発明の課題の第２は、ＮＡＮＤ型フラッシュメモリの読み出しやベリファイ時の、ビット線プリチャージ動作において、そのプリチャージ時間を短縮する方法を提供することにある。

上記課題を解決するために、本発明のＮＡＮＤ型フラッシュメモリの第１は、各々のメモリセル列が複数の不揮発性メモリセルの第１の導通路を直列接続してなり、複数の前記メモリ列が行列状に配列されたメモリセルアレイと、夫々が第２の導通路を有し、直列接続された前記第１の導通路の一端に、前記第２の導通路の一端が夫々接続された複数の第１の選択トランジスタと、前記複数の第１の選択トランジスタの前記第２の導通路の他端に夫々接続される複数のビット線と、夫々が第３の導通路を有し、直列接続された前記第１の導通路の他端に、前記第３の導通路の一端が接続された複数の第２の選択トランジスタと、前記複数の第２の選択トランジスタの前記第３の導通路の他端に接続されるソース線とを具備し、前記メモリ列の内少なくとも１つの不揮発性メモリセルは、前記不揮発性メモリセルの外部データ記憶機能以外の機能を有することを特徴とする。

また、本発明のＮＡＮＤ型フラッシュメモリの第２は、ソース・ドレイン間に第１の導通路を有し、前記第１の導通路の一端がビット線またはソース線に接続された選択トランジスタと、第２の導通路を有し、前記選択トランジスタの前記第１の導通路の他端に、前記第２の導通路の一端が接続された少なくとも１つのダミーゲートと、電気的消去・書き込み可能な複数の不揮発性メモリセルの第３の導通路が直列に接続され、直列に接続された前記第３の導通路の一端が前記ダミーゲートの前記第２の導通路の他端に接続された外部データ記憶用の不揮発性メモリ連結体と、前記ダミーゲートの制御ゲートの電位を制御するダミーゲート駆動回路と、前記外部データ記憶用のビットデータの書き込みあるいは読み出し、消去のために、前記複数の不揮発性メモリセルの各制御ゲートを選択的に駆動する外部データ記憶用セル駆動回路とを具備することを特徴とする。

また、本発明のＮＡＮＤ型フラッシュメモリの第３は、メモリセルが複数個直列接続されたメモリ列が、複数個行列状に配列されたメモリセルアレイと、前記複数のメモリ列の各々の両端に、各々の導通路の一端が接続された第１及び第２の選択トランジスタと、各々が前記第１の選択トランジスタの前記導通路の他端に接続される複数のビット線とを具備し、前記メモリ列の内少なくとも１つのメモリセルに、そのメモリセルが繋がるビット線が偶数列か奇数列かの情報が書き込まれていることを特徴とする。

通常、セレクトゲートに隣接するメモリセルは、セレクトゲートが隣にあるため、メモリセルに挟まれている他のメモリセルと、書き込み動作時においてメモリセルにかかるバイアス関係が異なる。このため、メモリセルの書き込み特性は、セレクトゲートの隣にあるメモリセルと、両隣がメモリセルであるメモリセルでは異なったものになる。より多値化が進むと、メモリセルの閾値分布制御を厳しくする必要があるため、例えばセレクトゲートの隣のメモリセルに対しては、書き込み特性を考えた特別な書き込み電圧制御が必要になる。

上記のような制御はパフォーマンスの低下や回路の複雑さを増す要因になるが、セレクトゲート近傍にダミーセルを設けることで、書き込み電圧のシンプルな制御と、メインのメモリセルの書き込み特性の均一化を図ることが可能となる。メモリ回路の配線幅／配線間隔の微細化が進みつつある中で、特に９０ｎｍ以下の世代においては、また多値メモリにおいては特に有効となる。

また、セレクトゲートの隣のメモリセルのコントロールゲートを充電する際に、コントロールゲートとセレクトゲートの容量カップリングにより、セレクトゲートの電圧が浮いてしまうことがある。例えばダミーゲートを設け、ダミーゲートのコントロールゲート電圧を適切に制御することにより、セレクトゲートへのカップリングの影響を最小限に抑えることが可能になる。

上記のようにダミーゲートを配置することにより、通常のメモリセルの書き込み特性を均一化でき、その書き込みパフォーマンスの向上及び制御回路の単純化を図ることができる。さらに、多値ＮＡＮＤにおいて、ダミーゲートを通常のメモリセルより少ない状態を記録するメモリセルとして用いることで、上記の効果に加えて付加的な情報を保持させることができる。

また、本発明では、ＮＡＮＤ列のセレクトゲート隣の端部セルに、予めそのＮＡＮＤ列が繋がるビット線が、例えば、ＥＶＥＮページかＯＤＤページかの情報を書き込んでおき、ワード線制御でＯＮ，ＯＦＦできるようにする。このことで、シールドの役割を果たしている非選択ビット線をＶＰＲＥに充電して、セレクトゲートを開いても、そのビット線からソース線へ電流が流れなくでき、カップリングによる選択ビット線へのノイズは抑制される。

上記の方法では、読み出しやベリファイ動作でビット線をプリチャージするとき、従来は選択ビット線はＶＰＲＥ，非選択ビット線はＶＳＳに設定していたのを、選択ビット線、非選択ビット線とも同時にＶＰＲＥにプリチャージする。即ち、非選択ビット線をＶＰＲＥにプリチャージした場合に生じる電流リークパスをカットオフできるようにしているので、ビット線容量の大部分占める隣接カップリング容量が無くなり、プリチャージ時間と電流消費を減らすことができる。

以下、図面を参照しつつ、本発明の実施の形態を説明する。

（第１の実施形態）
図１は、本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリの１ＮＡＮＤ列（メモリセル連結体）の構成を示す回路図、図２はワード線電圧制御回路（ワード線駆動回路）の構成を示すブロック図である。より詳細には第１の実施形態のＮＡＮＤ型フラッシュメモリは４値ＮＡＮＤ型フラッシュメモリで、１本のＮＡＮＤ列は、ビット線側セレクトゲート（選択トランジスタ）、３４個のメモリセル、ソース線側セレクトゲートからなる構成を有し、ビット線側セレクトゲートの隣のメモリセルと、ソース線側セレクトゲートの隣のメモリセルをダミーセル（ダミーゲート）として扱う。２つのダミーセルの間にある３２個のメモリセルは４値セルとして扱う。

上記のダミーセル（ダミーゲート）には情報を記憶させないため、書き込み・読み出し時において、ダミーセルは常に非選択セルとして扱われる。ダミーセルを挿入することによって、端部のメモリセルも両隣のセルに挟まれた構造になるので、ダミーセルに挟まれた３２個のメモリセルには、均一なバイアス条件で書き込み動作を行なうことが可能となる。

図２において、ブロック選択アドレスＢＬＫ＜０：９＞により、３２本のワード線と２本のダミーワード線からなるただ１つのブロックがブロック選択回路４により選択される。選択されたブロックのワード線に繋がるトランスファーゲート５のゲートには高電圧（例えば２７Ｖ）が印加され、非選択のワード線に繋がるトランスファーゲートのゲートには、ブロック選択回路４により０Ｖが印加される。

選択ワード線電圧、非選択ワード線電圧は、夫々選択ワード線電圧発生回路２と非選択ワード線電圧発生回路１によって発生され、非選択ワード線／選択ワード線選択回路３により非選択ワード線電圧、選択ワード線電圧のいずれかがワード線電圧となる。どのワード線が選択ワード線になるかは、ワード線選択アドレスＣＧＡ＜０：４＞によって決まる。

また、２本のダミーワード線は常に非選択として扱われるため、非選択ワード線／選択ワード線選択回路３を介さずに非選択ワード線電圧が直接ダミーワード線に印加されるようになっている。

上記のような構成により、ダミーワード線は常に非選択になり、ダミーワード線に挟まれた３２個のメモリセルは通常の動作が可能であり、かつメモリセルの書き込み特性の均一性を向上させることができる。

なお、図１においては、ダミーセルをビット線側とソース線側の両方に設けたが、どちらか一方に設けるようにしても良い。例えば、”１”書き込み時には、ビット線にプリチャージ電圧が与えられてセルのチャネルは充電される。セルのチャネルが充分に充電された後に選択／非選択ワード線に選択／非選択ワード線電圧が与えられてチャネル電位がブーストされる。このとき、ビット線側セレクトゲート及びソース線側セレクトゲートはカットオフ状態になっていることが望まれるが、ワード線立ち上げ時にセレクトゲートが受けるカップリングノイズが大きいと、セレクトゲートがオンしてしまい、チャネルからビット線／ソース線に電荷が抜けてしまう。このときの電位関係は、ビット線が２．５Ｖにプリチャージされており、ビット線側セレクトゲートには１．２Ｖが印加されるのが一般的である。一方、ソース線は１．４Ｖ程度に充電されソース線側セレクトゲートにはには０Ｖが印加されている。

上記バイアス関係から判るように、ソース線側よりビット線側のセレクトゲートがオンし易い状態にあるので、カップリングノイズ耐性はビット線側の方が低い。このため、ビット線側セレクトゲートの隣にのみ、ダミーセルを設けても、誤書込み防止の効果をあげることができる。

また、上記のようにソース線を１．４Ｖ程度まで充電しているが、これはソース線側セレクトゲートを完全にカットオフさせるためのもので、ソース線側にダミーゲートを設けてソース線電圧が０Ｖでもカットオフできるようになれば、ソース線を充電する必要が無くなり、消費電流を抑制することができる。従って、ソース側のみにダミーセルを設けても一定の効果がある。

以上のように、ダミーセルは、ビット線側、ソース線側いずれか一方に設けても独自のの効果をあげることができる。第１の実施形態では、このダミーセルの制御ゲートには、非選択のゲート電圧が与えられる。また、第１の実施形態では、ダミーセルに４値型のメモリセルを用いているが、８値等の４値以上のメモリセルを用いてもよい。さらに、ダミーセルは必ずしもメモリセルである必要はなく、制御ゲートにより導通が制御できるダミーゲートであればよい。

（第２の実施形態）
図３は、本発明の第２の実施形態に係るＮＡＮＤ型フラッシュメモリの１ＮＡＮＤ列の構成を示す回路図である。より詳細には、第２の実施形態のＮＡＮＤ型フラッシュメモリは４値ＮＡＮＤ型フラッシュメモリで、１本のＮＡＮＤ列は、ビット線側セレクトゲート（選択トランジスタ）、３６個のメモリセル、ソース線側セレクトゲートで構成される。ビット線側セレクトゲートの隣の２つのメモリセルと、ソース線側セレクトゲートの隣の２つの計４個のメモリセルをダミーセル（ダミーゲート）として扱い、残りの３２個のメモリセルは４値セルとして扱う。セレクトゲートの隣にダミーセルが２個あるため、４値セルに対する書き込み動作時のバイアス条件を第１の実施形態よりもより均一にすることが可能となる。

ワード線電圧制御回路は、第１の実施形態の図２の回路をそのまま転用することができる。なお、第２の実施形態でも、ダミーセルに４値型のメモリセルを用いているが、８値等の４値以上のメモリセルを用いてもよい。さらに、ダミーセルは必ずしもメモリセルである必要はなく、制御ゲートにより導通が制御できるダミーゲートであればよい。また、ダミーセルは、ビット線側、ソース線側いずれか一方に設けても一定の効果をあげることができる。このとき、このダミーセルの制御ゲートには、非選択のゲート電圧が与えられる。

（第３の実施形態）
第３の実施形態のＮＡＮＤ列の構成は、第２の実施形態と同じであるが、セレクトゲートに隣接するダミーセルのコントロールゲート充電電圧を、通常の非選択ワード線電圧（例えば１４Ｖ）よりも低くする（例えば、２．５Ｖ）。これにより、コントロールゲート充電時にセレクトゲートに与えるカップリングノイズの影響を小さく抑えることができる。

図４は、上記の動作が可能なワード線電圧制御回路（ワード線駆動回路）の回路図である。図２のワード線電圧制御回路と異なるところは、第１のダミーワード線電圧発生回路６、第２のダミーワード線電圧発生回路７、第１のダミーワード線電圧選択回路８、第２のダミーワード線電圧選択回路９が加わったことである。ダミーワード線電圧発生回路を２つ有しているので、ビット線側ダミーゲートとソース線側ダミーゲートを異なる電圧で駆動することも可能である。

なお、第３の実施形態でも、ダミーセルは４値型のメモリセルの代わりに、８値など４値以上のメモリセルを用いてもよく、またメモリセルに限らず制御ゲートにより導通が制御できるダミーゲートであればよい。また、ダミーセルは、ビット線側、ソース線側いずれか一方に設けても一定の効果をあげることができる。

（第４の実施形態）
図５は、本発明の第４の実施形態に係るＮＡＮＤ型フラッシュメモリの１ＮＡＮＤ列の構成を示す回路図である。より詳細には、第４のＮＡＮＤ型フラッシュメモリは４値ＮＡＮＤフラッシュメモリで、１本のＮＡＮＤ列は、ビット線側セレクトゲート（選択トランジスタ）、３４個のメモリセル、ソース線側セレクトゲートで構成される。ビット線側セレクトゲートの隣の２つのメモリセルと、ソース線側セレクトゲートの隣の２つの計４個のメモリセルを２値セルとして扱い、残りの３０個のメモリセルは４値セルとして扱う。なお、この３０個のメモリセルは４値以上のメモリセルであってもよい。

４値セルに対する書き込み動作時のバイアス均一性は第２の実施形態と等しく、またセレクトゲートの隣の２個のセルを、閾値分布幅の広がりをさほど気にしない２値セルとして扱っているため、第２の実施形態に比べて集積度を上げることができる。

上記の場合のワード線電圧制御回路は、図４に示した回路を修正することにより、容易に達成される。すなわち、第１のダミーワード線電圧発生回路６、第２のダミーワード線電圧発生回路７、第１のダミーワード線電圧選択回路８、第２のダミーワード線電圧選択回路９を、夫々２本のダミーセルを駆動できるように構成し、ダミーセルを２値動作させるようにすればよい。

（第５の実施形態）
第５の実施形態のＮＡＮＤ列の構成は、第１の実施形態と同じで、ブロック単位でデータを読み書きするような場合、ダミーセルを２値セルとして扱い、ＮＡＮＤ列に全てのデータを書き終わった際に、そのパリティを２値セルに書き込む。パリティはビット線側あるいはソース線側どちらか一方の２値セルに書かれ、他方には、例えばＮＡＮＤ列が消去状態にあるか書き込み状態にあるかを示すフラグを書き込んでおく。その場合のワード線電圧制御回路も、図４のワード線電圧制御回路を上記のパリティあるいはフラッグの書き込みが可能なように構成すれば容易に実現することができる。

第５の実施形態においても、４値セルに対する書き込み動作時のバイアス均一性は第１の実施形態と同等であり、またセレクトゲートの隣の２個のセルを、閾値分布幅の広がりをさほど気にしない２値セルとして扱っているため、第１の実施形態に比べて集積度を上げることができる。

次に、プリチャージ時間の短縮を図った実施形態を第６の実施形態として説明する。

（第６の実施形態）
図６は、第６の実施形態に係るＮＡＮＤ型フラッシュメモリの隣接するＮＡＮＤ列の構成を示す回路図、図７はその制御電圧の波形図であり、図８は読み出し動作時の電圧印加の状態を説明するための図である。従来の３２個のセルと２個のセレクトゲートからなるＮＡＮＤ列の構成に、更にセレクトゲート隣に２個の新しいセルが追加されている。このセルにＮＡＮＤ列が繋がるビット線ＢＬの偶奇に応じて情報を書き込んでおく。

図６が従来技術（図１８）と異なるところは、ＢＬｓｈｉｅｌｄ電位転送回路が無くなり、選択ビット線ＢＬＥ１０１，非選択ビット線ＢＬＯ１０２共、オンとなった選択ゲート１０５，１０４を介して、ＶＰＲＥ転送回路より、プリチャージ電圧に充電される。この時の、ゲート制御電圧ＢＩＡＳＯ，ＢＩＡＳＥ，プリチャージ電圧ＶＰＲＥの電圧変化を図７に示す。

図８に示した例では、ＢＬ（ＥＶＥＮ）のドレイン側セレクトゲートＳＧＤ隣のセル１１１には“１”データ、ソース側セレクトゲートＳＧＳ隣のセル１１２には“０”データを、ＢＬ（ＯＤＤ）のＳＧＤ側のセル１１３には“０”、ＳＧＳ側のセル１１４には、“１”データを書き込んでおく。即ち、セル１１１，１１２，１１３，１１４には、そのセルが繋がるビット線が遇数列か奇数列かの情報を書き込んでおく。また、ＳＤＳ側のセル１１１，１１３の制御ゲートにはワード線ＷＬ＿ＥＶＥＮ，ＳＧＳ側のセル１１２，１１４にはワード線ＷＬ＿ＯＤＤが接続される。

換言すれば、１メモリセル内の２つメモリセル１１１と１１２、あるいはメモリセル１１１３と１１４には相補のデータを書き込んでおく。また、同一のワード線に接続し、隣接するビット線に含まれるメモリセル１１１と１１３、あるいはメモリセル１１２と１１４にも、相補のデータを書き込んでおく。

読み出し動作において、ＥＶＥＮページ読み出し時ＷＬ＿ＥＶＥＮはＶＳＳ，ＷＬ＿ＯＤＤはＶＲＥＡＤの電位とする。一方、ＯＤＤページ読み出し時ＷＬ＿ＯＤＤはＶＳＳ，ＷＬ＿ＥＶＥＮはＶＲＥＡＤの電位とする。

以上の構成及び動作条件の設定により、例えばＥＶＥＮページ読み出し時、非選択のＯＤＤ側のビット線ＢＬ１０２に着目すると、ＷＬ＿ＥＶＥＮはＶＳＳでそれに繋がるセル１１３には“０”データが書き込まれている。よってセル１１３はカットオフされ、予めＶＰＲＥにプリチャージされたビット線１０２からソース線ＣＥＬＳＲＣ側に電流が抜けることはない。

同様に、ＯＤＤページ読み出し時、非選択のＥＶＥＮ側のＢＬ１０１に着目すると、ＷＬ＿ＯＤＤはＶＳＳで、それに繋がるセル１１２には“０”データが書き込まれているので、セル１１２はカットオフされ、予めＶＰＲＥにプリチャージされたビット線ＢＬ１０１からソース線ＣＥＬＳＲＣ側に電流が抜けることはない。

以上、本実施形態ではＮＡＮＤ列のセレクトゲート隣の端部セルに予め、そのＮＡＮＤ列が繋がるビット線ＢＬが、ＥＶＥＮページかＯＤＤページかの情報を書き込んでおき、ワード線ＷＬの制御でそのセルをＯＮ，ＯＦＦできるようにしている。

このことで、シールドの役割を果たしている非選択ビット線ＢＬをＶＰＲＥに充電して、セレクトゲートを開いても、非選択ビット線ＢＬからソース線ＣＥＬＳＲＣへの電流をカットオフでき、カップリングによる選択ビット線ＢＬへのノイズは無くなる。

なお、上記の実施形態では、カットオフ用のセルとしてセレクトゲートの隣の端部セルを仮定したが、実際には端部セルでなくてもよく、ＮＡＮＤ列の中央部に設けても良い。またＮＡＮＤ列長は３２個でなく、６４個、１２８個でもよく、またその方が上記の新たな２個のセルが増えた影響は少ない。

第１の実施形態のＮＡＮＤ列の構成を示す回路図。 第１の実施形態のワード線電圧制御回路の回路図。 第２及び第３の実施形態のＮＡＮＤ列の構成を示す回路図。 第３の実施形態のワード線電圧制御回路の回路図。 第４の実施形態のＮＡＮＤ列の構成を示す回路図。 第５の実施形態のビット線プリチャージ方法を説明する回路図。 第５の実施形態のビット線セレクトゲート電圧及びビット線プリチャージ電圧の立ち上がり時の電圧変化を示す図。 第５の実施形態のビット線プリチャージ時の動作を説明するための図。 不揮発性メモリの書込み動作を説明する図。 ２値メモリセルの閾値分布を示す図。 ４値メモリセルの閾値分布を示す図。 従来のＮＡＮＤ列の構成を示す回路図。 ＮＡＮＤ型フラッシュメモリの読み出し方法を説明するための図。 ＮＡＮＤ列中央部の選択セルの隣接セルの状態を示す図。 ＮＡＮＤ列の（ａ）ソース線側端部、及び（ｂ）ビット線側端部の選択セルの隣接セルの状態を示す図。 図１５（ａ）の端部において、セレクトゲートに発生する不具合を説明する図。 従来のＮＡＮＤ型フラッシュメモリのビット線プリチャージ方法を説明する図。 従来のＮＡＮＤ型フラッシュメモリのビット線シールド方法を説明する図。 従来のＮＡＮＤ型フラッシュメモリのビット線セレクトゲート電圧及びビット線プリチャージ電圧の立ち上がり時の電圧変化を示す図。

符号の説明

１…非選択ワード線電圧発生回路
２…選択ワード線電圧発生回路
３…選択ワード線／非選択ワード線選択回路
４…ブロック選択回路
５…ＮＡＮＤ列
６…ダミーワード線電圧発生回路１
７…ダミーワード線電圧発生回路２
８…ダミーワード線電圧選択回路１
９…ダミーワード線電圧選択回路２
１０１…奇数列ビット線
１０２…偶数列ビット線
１０３〜１０５…ビット線セレクトゲート
１１１〜１１４…ＮＡＮＤ列セレクトゲート

Claims (5)

1. 各々のメモリセル列が複数の不揮発性メモリセルの第１の導通路を直列接続してなり、複数の前記メモリ列が行列状に配列されたメモリセルアレイと、
   夫々が第２の導通路を有し、直列接続された前記第１の導通路の一端に、前記第２の導通路の一端が夫々接続された複数の第１の選択トランジスタと、
   前記複数の第１の選択トランジスタの前記第２の導通路の他端に夫々接続される複数のビット線と、
   夫々が第３の導通路を有し、直列接続された前記第１の導通路の他端に、前記第３の導通路の一端が接続された複数の第２の選択トランジスタと、
   前記複数の第２の選択トランジスタの前記第３の導通路の他端に接続されるソース線と、
   を具備し、前記メモリ列の内少なくとも１つの不揮発性メモリセルは、前記不揮発性メモリセルの外部データ記憶機能以外の機能を有することを特徴とするＮＡＮＤ型フラッシュメモリ。
2. ソース・ドレイン間に第１の導通路を有し、前記第１の導通路の一端がビット線またはソース線に接続された選択トランジスタと、
   第２の導通路を有し、前記選択トランジスタの前記第１の導通路の他端に、前記第２の導通路の一端が接続された少なくとも１つのダミーゲートと、
   電気的消去・書き込み可能な複数の不揮発性メモリセルの第３の導通路が直列に接続され、直列に接続された前記第３の導通路の一端が前記ダミーゲートの前記第２の導通路の他端に接続された外部データ記憶用の不揮発性メモリ連結体と、
   前記ダミーゲートの制御ゲートの電位を制御するダミーゲート駆動回路と、
   前記外部データ記憶用のビットデータの書き込みあるいは読み出し、消去のために、前記複数の不揮発性メモリセルの各制御ゲートを選択的に駆動する外部データ記憶用セル駆動回路と、
   を具備することを特徴とするＮＡＮＤ型フラッシュメモリ。
3. 前記不揮発性メモリ連結体を形成する前記不揮発性メモリセルは、４値以上のメモリセルであることを特徴とする請求項２に記載のＮＡＮＤ型フラッシュメモリ。
4. メモリセルが複数個直列接続されたメモリー列が、複数個行列状に配列されたメモリセルアレイと、
   前記複数のメモリ列の各々の両端に、各々の導通路の一端が接続された第１及び第２の選択トランジスタと、
   各々が前記第１の選択トランジスタの前記導通路の他端に接続される複数のビット線と、
   を具備し、前記メモリ列の内少なくとも１つのメモリセルに、そのメモリセルが繋がるビット線が偶数列か奇数列かの情報が書き込まれていることを特徴とするＮＡＮＤ型フラッシュメモリ。
5. 偶奇情報の保持には１メモリ列の内の２つのメモリセルを用いることを特徴とする請求項４に記載のＮＡＮＤ型フラッシュメモリ。

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