JPH11353884A - 不揮発性半導体メモリセルにおけるデータ書き換え方法並びにデータ書き換え及び読み出し方法 - Google Patents
不揮発性半導体メモリセルにおけるデータ書き換え方法並びにデータ書き換え及び読み出し方法Info
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- JPH11353884A JPH11353884A JP15960998A JP15960998A JPH11353884A JP H11353884 A JPH11353884 A JP H11353884A JP 15960998 A JP15960998 A JP 15960998A JP 15960998 A JP15960998 A JP 15960998A JP H11353884 A JPH11353884 A JP H11353884A
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Abstract
(57)【要約】
【課題】１つのブロック内におけるメモリ素子の閾値電
圧間にばらつきが生じ難い、不揮発性半導体メモリセル
におけるデータ書き換え方法を提供する。 【解決手段】電気的書き換えが可能な複数のメモリ素子
から構成されたブロックを複数有する不揮発性半導体メ
モリセルにおける各ブロック毎のデータ書き換え方法に
おいては、（イ）ブロック内のメモリ素子の全てに対し
て、データ追加書き込みを行い、（ロ）次いで、ブロッ
ク内のメモリ素子の全てに対して、データ消去を行い、
（ハ）その後、ブロック内の各メモリ素子に対して、デ
ータ書き込みを行う。
圧間にばらつきが生じ難い、不揮発性半導体メモリセル
におけるデータ書き換え方法を提供する。 【解決手段】電気的書き換えが可能な複数のメモリ素子
から構成されたブロックを複数有する不揮発性半導体メ
モリセルにおける各ブロック毎のデータ書き換え方法に
おいては、（イ）ブロック内のメモリ素子の全てに対し
て、データ追加書き込みを行い、（ロ）次いで、ブロッ
ク内のメモリ素子の全てに対して、データ消去を行い、
（ハ）その後、ブロック内の各メモリ素子に対して、デ
ータ書き込みを行う。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体メ
モリセルにおけるデータ書き換え方法、並びに不揮発性
半導体メモリセルにおけるデータ書き換え及び読み出し
方法に関し、より詳しくは、３値以上の多値データを記
憶し得る不揮発性半導体メモリセルにおけるデータ書き
換え方法並びにデータ書き換え及び読み出し方法に関す
る。
モリセルにおけるデータ書き換え方法、並びに不揮発性
半導体メモリセルにおけるデータ書き換え及び読み出し
方法に関し、より詳しくは、３値以上の多値データを記
憶し得る不揮発性半導体メモリセルにおけるデータ書き
換え方法並びにデータ書き換え及び読み出し方法に関す
る。
【０００２】
【従来の技術】近年、浮遊ゲート電極及び制御ゲート電
極を有し、電気的書き換えが可能なメモリセル（以下、
単にメモリセルと略称する）の開発が鋭意、進められて
いる。このメモリセルは、形式によって、１つのメモリ
素子から構成され、あるいは、複数のメモリ素子から構
成されている。そして、メモリセルにおいて、大容量、
低コストを実現するための技術として、１つのメモリ素
子に２ビットあるいはそれ以上の、即ち、３値以上の多
値データを記憶する多値化の技術が着目されている。メ
モリ素子に適用される多値化の具体的な方法は、ＮＯＲ
型不揮発性半導体メモリセル（以下、ＮＯＲ型メモリセ
ルと呼ぶ）、ＮＡＮＤ型不揮発性半導体メモリセル（以
下、ＮＡＮＤ型メモリセルと呼ぶ）等の方式の違いによ
り、データ書き換え方法及びデータ読み出し方法等にお
いても各種の方法が提案されている。通常、メモリセル
は複数のブロックから構成され、各ブロックは複数のメ
モリ素子から構成されており、データの書き込み、読み
出しはブロック単位で行われる。
極を有し、電気的書き換えが可能なメモリセル（以下、
単にメモリセルと略称する）の開発が鋭意、進められて
いる。このメモリセルは、形式によって、１つのメモリ
素子から構成され、あるいは、複数のメモリ素子から構
成されている。そして、メモリセルにおいて、大容量、
低コストを実現するための技術として、１つのメモリ素
子に２ビットあるいはそれ以上の、即ち、３値以上の多
値データを記憶する多値化の技術が着目されている。メ
モリ素子に適用される多値化の具体的な方法は、ＮＯＲ
型不揮発性半導体メモリセル（以下、ＮＯＲ型メモリセ
ルと呼ぶ）、ＮＡＮＤ型不揮発性半導体メモリセル（以
下、ＮＡＮＤ型メモリセルと呼ぶ）等の方式の違いによ
り、データ書き換え方法及びデータ読み出し方法等にお
いても各種の方法が提案されている。通常、メモリセル
は複数のブロックから構成され、各ブロックは複数のメ
モリ素子から構成されており、データの書き込み、読み
出しはブロック単位で行われる。
【０００３】メモリ素子への多値データの記憶において
は、メモリ素子の閾値電圧を多値データに応じて変化さ
せる。４値をメモリ素子に記憶させたときのメモリ素子
の閾値電圧Ｖthの分布の一例を、図８に模式的に示す。
この例においては、データ（０，０）を記憶したメモリ
素子の閾値電圧Ｖthは２．８〜３．４ボルトに分布し、
データ（０，１）を記憶したメモリ素子の閾値電圧Ｖth
は１．６〜２．０ボルトに分布し、データ（１，０）を
記憶したメモリ素子の閾値電圧Ｖthは０．４〜０．８ボ
ルトに分布し、データ（１，１）を記憶したメモリ素子
の閾値電圧Ｖthは−２．０ボルト以下に分布している。
尚、データ（０，０）を記憶したメモリ素子の閾値電圧
Ｖthの下限値をＲ00ボルト、平均値をＶth-00ボルト、
データ（０，１）を記憶したメモリ素子の閾値電圧Ｖth
の下限値をＲ01ボルト、平均値をＶth-01ボルト、デー
タ（１，０）を記憶したメモリ素子の閾値電圧Ｖthの下
限値をＲ10ボルト、平均値をＶth-10ボルト、データ
（１，１）を記憶したメモリ素子の閾値電圧Ｖthの上限
値をＲ11ボルトとする。
は、メモリ素子の閾値電圧を多値データに応じて変化さ
せる。４値をメモリ素子に記憶させたときのメモリ素子
の閾値電圧Ｖthの分布の一例を、図８に模式的に示す。
この例においては、データ（０，０）を記憶したメモリ
素子の閾値電圧Ｖthは２．８〜３．４ボルトに分布し、
データ（０，１）を記憶したメモリ素子の閾値電圧Ｖth
は１．６〜２．０ボルトに分布し、データ（１，０）を
記憶したメモリ素子の閾値電圧Ｖthは０．４〜０．８ボ
ルトに分布し、データ（１，１）を記憶したメモリ素子
の閾値電圧Ｖthは−２．０ボルト以下に分布している。
尚、データ（０，０）を記憶したメモリ素子の閾値電圧
Ｖthの下限値をＲ00ボルト、平均値をＶth-00ボルト、
データ（０，１）を記憶したメモリ素子の閾値電圧Ｖth
の下限値をＲ01ボルト、平均値をＶth-01ボルト、デー
タ（１，０）を記憶したメモリ素子の閾値電圧Ｖthの下
限値をＲ10ボルト、平均値をＶth-10ボルト、データ
（１，１）を記憶したメモリ素子の閾値電圧Ｖthの上限
値をＲ11ボルトとする。
【０００４】メモリ素子に書き込まれたデータを読み出
す場合、閾値電圧Ｖthのばらつきによる誤データ読み出
しを防ぐために、読み出し時のメモリ素子の閾値電圧Ｖ
th判定レベルは、書き込み時の閾値判定レベルに閾値電
圧のばらつきに対するマージンを加えたレベルとしてい
る。例えば、図８に示した例において、データ（１，
０）をメモリ素子に書き込む場合には、ワード線電位を
Ｒ10ボルトに設定することによって書き込みベリファイ
動作を実行する。一方、データ（１，０）をメモリ素子
から読み出す場合には、ワード線電位を（Ｒ10−０．
４）ボルトに設定する。これによって、メモリ素子の閾
値電圧Ｖthに最大０．４ボルトのばらつきが生じた場合
であっても誤データ読み出しの発生を防止することがで
きる。
す場合、閾値電圧Ｖthのばらつきによる誤データ読み出
しを防ぐために、読み出し時のメモリ素子の閾値電圧Ｖ
th判定レベルは、書き込み時の閾値判定レベルに閾値電
圧のばらつきに対するマージンを加えたレベルとしてい
る。例えば、図８に示した例において、データ（１，
０）をメモリ素子に書き込む場合には、ワード線電位を
Ｒ10ボルトに設定することによって書き込みベリファイ
動作を実行する。一方、データ（１，０）をメモリ素子
から読み出す場合には、ワード線電位を（Ｒ10−０．
４）ボルトに設定する。これによって、メモリ素子の閾
値電圧Ｖthに最大０．４ボルトのばらつきが生じた場合
であっても誤データ読み出しの発生を防止することがで
きる。
【０００５】
【発明が解決しようとする課題】上述の多値データの書
き込み及び読み出し方法は、メモリ素子の閾値電圧のば
らつきを考慮して、実質的に、或るデータに対応したメ
モリ素子の平均閾値電圧と、データ読み出し時のワード
線電位との間の電位差を大きく設定する必要があり、メ
モリ素子の閾値電圧Ｖthを多値データに対応する閾値電
圧とする多値記憶動作において、メモリ素子に書き込め
るデータ（ビット）が制限される原因となっている。
き込み及び読み出し方法は、メモリ素子の閾値電圧のば
らつきを考慮して、実質的に、或るデータに対応したメ
モリ素子の平均閾値電圧と、データ読み出し時のワード
線電位との間の電位差を大きく設定する必要があり、メ
モリ素子の閾値電圧Ｖthを多値データに対応する閾値電
圧とする多値記憶動作において、メモリ素子に書き込め
るデータ（ビット）が制限される原因となっている。
【０００６】また、メモリ素子の閾値電圧Ｖthは、メモ
リ素子のデータ書き換え回数と相関があることが、例え
ば、文献 "THE EFFECTS OF WRITE/ERASE CYCLE ON DATA
LOSS IN EEPROMs", D.A. Baglee & M.C. Smayling, IE
DM 85, pp624-626 に開示されている。この文献の Fig.
5 によれば、メモリ素子のデータ書き換え回数が１万
回の場合のメモリ素子の閾値電圧ＶT(t)は、初期の閾値
電圧ＶT(0)の約９０％に低下する。
リ素子のデータ書き換え回数と相関があることが、例え
ば、文献 "THE EFFECTS OF WRITE/ERASE CYCLE ON DATA
LOSS IN EEPROMs", D.A. Baglee & M.C. Smayling, IE
DM 85, pp624-626 に開示されている。この文献の Fig.
5 によれば、メモリ素子のデータ書き換え回数が１万
回の場合のメモリ素子の閾値電圧ＶT(t)は、初期の閾値
電圧ＶT(0)の約９０％に低下する。
【０００７】このようなメモリ素子のデータ書き換え回
数に起因したメモリ素子の閾値電圧の変動に対処するた
めの方法として、読み出し時のワード線電位をメモリ素
子のデータ書き換え回数に応じて変化させ、閾値電圧の
変動を実質的にキャンセルする方法が考えられる。しか
しながら、一般に、各ブロックの書き換え回数は等しく
なく、極端な例では、或るブロックは１回しか書き換え
られていないにも拘わらず、別のブロックは１０6回も
書き換えられるといった場合もあり得る。従って、読み
出し時のワード線電位をメモリ素子のデータ書き換え回
数に応じて変化させるためには、各ブロック毎に書き換
え回数に応じて読み出し時のワード線電位を変化させる
必要があり、現実的ではない。
数に起因したメモリ素子の閾値電圧の変動に対処するた
めの方法として、読み出し時のワード線電位をメモリ素
子のデータ書き換え回数に応じて変化させ、閾値電圧の
変動を実質的にキャンセルする方法が考えられる。しか
しながら、一般に、各ブロックの書き換え回数は等しく
なく、極端な例では、或るブロックは１回しか書き換え
られていないにも拘わらず、別のブロックは１０6回も
書き換えられるといった場合もあり得る。従って、読み
出し時のワード線電位をメモリ素子のデータ書き換え回
数に応じて変化させるためには、各ブロック毎に書き換
え回数に応じて読み出し時のワード線電位を変化させる
必要があり、現実的ではない。
【０００８】また、各ブロック内においてもメモリ素子
の書き換え回数に相違が生じる結果、即ち、メモリ素子
毎に注入／放出される電子の総量にばらつきが生じる結
果、１つのブロック内におけるメモリ素子の閾値電圧間
にもばらつきが生じ得る。
の書き換え回数に相違が生じる結果、即ち、メモリ素子
毎に注入／放出される電子の総量にばらつきが生じる結
果、１つのブロック内におけるメモリ素子の閾値電圧間
にもばらつきが生じ得る。
【０００９】従って、本発明の第１の目的は、１つのブ
ロック内におけるメモリ素子の閾値電圧間にばらつきが
生じ難い、不揮発性半導体メモリセルにおけるデータ書
き換え方法を提供することにある。更に、本発明の第２
の目的は、１つのブロック内におけるメモリ素子の閾値
電圧間に変動が生じ難く、しかも、各ブロックにおける
メモリ素子の閾値電圧にばらつきが生じ難い、不揮発性
半導体メモリセルにおけるデータ書き換え及び読み出し
方法を提供することにある。
ロック内におけるメモリ素子の閾値電圧間にばらつきが
生じ難い、不揮発性半導体メモリセルにおけるデータ書
き換え方法を提供することにある。更に、本発明の第２
の目的は、１つのブロック内におけるメモリ素子の閾値
電圧間に変動が生じ難く、しかも、各ブロックにおける
メモリ素子の閾値電圧にばらつきが生じ難い、不揮発性
半導体メモリセルにおけるデータ書き換え及び読み出し
方法を提供することにある。
【００１０】
【課題を解決するための手段】上記の第１の目的は、電
気的書き換えが可能な複数のメモリ素子から構成された
ブロックを複数有する不揮発性半導体メモリセルにおけ
る各ブロック毎のデータ書き換え方法であって、（イ）
ブロック内のメモリ素子の全てに対して、データ追加書
き込みを行い、（ロ）次いで、ブロック内のメモリ素子
の全てに対して、データ消去を行い、（ハ）その後、ブ
ロック内の各メモリ素子に対して、データ書き込みを行
うことを特徴とする本発明の不揮発性半導体メモリセル
におけるデータ書き換え方法によって達成することがで
きる。
気的書き換えが可能な複数のメモリ素子から構成された
ブロックを複数有する不揮発性半導体メモリセルにおけ
る各ブロック毎のデータ書き換え方法であって、（イ）
ブロック内のメモリ素子の全てに対して、データ追加書
き込みを行い、（ロ）次いで、ブロック内のメモリ素子
の全てに対して、データ消去を行い、（ハ）その後、ブ
ロック内の各メモリ素子に対して、データ書き込みを行
うことを特徴とする本発明の不揮発性半導体メモリセル
におけるデータ書き換え方法によって達成することがで
きる。
【００１１】本発明の不揮発性半導体メモリセルにおけ
るデータ書き換え方法においては、各メモリ素子は３値
以上の多値データを記憶し、工程（イ）におけるデータ
追加書き込みにおいては、各メモリ素子の閾値電圧を、
消去レベルの閾値電圧から最も離れた閾値電圧とし、工
程（ロ）におけるデータ消去においては、各メモリ素子
の閾値電圧を消去レベルの閾値電圧とし、工程（ハ）に
おける各メモリ素子に対するデータ書き込みにおいて
は、各メモリ素子の閾値電圧を、記憶すべきデータに対
応した閾値電圧とすることが好ましい。
るデータ書き換え方法においては、各メモリ素子は３値
以上の多値データを記憶し、工程（イ）におけるデータ
追加書き込みにおいては、各メモリ素子の閾値電圧を、
消去レベルの閾値電圧から最も離れた閾値電圧とし、工
程（ロ）におけるデータ消去においては、各メモリ素子
の閾値電圧を消去レベルの閾値電圧とし、工程（ハ）に
おける各メモリ素子に対するデータ書き込みにおいて
は、各メモリ素子の閾値電圧を、記憶すべきデータに対
応した閾値電圧とすることが好ましい。
【００１２】上記の第２の目的は、電気的書き換えが可
能な複数のメモリ素子から構成されたブロックを複数有
する不揮発性半導体メモリセルにおけるデータ書き換え
及び読み出し方法であって、各ブロック毎に参照メモリ
素子が備えられ、データ書き換えにおいては、（イ）ブ
ロック内のメモリ素子の全て及び参照メモリ素子に対し
て、データ追加書き込みを行い、（ロ）次いで、ブロッ
ク内のメモリ素子の全て及び参照メモリ素子に対して、
データ消去を行い、（ハ）その後、ブロック内の各メモ
リ素子に対して、データ書き込みを行い、併せて、該ブ
ロックにおける参照メモリ素子に対して、参照データ書
き込みを行い、データ読み出しにおいては、ブロック毎
に、参照メモリ素子に書き込まれた参照データの読み出
しに必要なワード線参照読み出し電位を求め、該ワード
線参照読み出し電位に基づき、該ブロック内の各メモリ
素子に記憶されたデータの読み出しを行うことを特徴と
する本発明の不揮発性半導体メモリセルにおけるデータ
書き換え及び読み出し方法によって達成することができ
る。
能な複数のメモリ素子から構成されたブロックを複数有
する不揮発性半導体メモリセルにおけるデータ書き換え
及び読み出し方法であって、各ブロック毎に参照メモリ
素子が備えられ、データ書き換えにおいては、（イ）ブ
ロック内のメモリ素子の全て及び参照メモリ素子に対し
て、データ追加書き込みを行い、（ロ）次いで、ブロッ
ク内のメモリ素子の全て及び参照メモリ素子に対して、
データ消去を行い、（ハ）その後、ブロック内の各メモ
リ素子に対して、データ書き込みを行い、併せて、該ブ
ロックにおける参照メモリ素子に対して、参照データ書
き込みを行い、データ読み出しにおいては、ブロック毎
に、参照メモリ素子に書き込まれた参照データの読み出
しに必要なワード線参照読み出し電位を求め、該ワード
線参照読み出し電位に基づき、該ブロック内の各メモリ
素子に記憶されたデータの読み出しを行うことを特徴と
する本発明の不揮発性半導体メモリセルにおけるデータ
書き換え及び読み出し方法によって達成することができ
る。
【００１３】本発明の不揮発性半導体メモリセルにおけ
るデータ書き換え及び読み出し方法においては、各メモ
リ素子は３値以上の多値データを記憶し、多値データの
レベル数の整数倍の数の参照メモリ素子が各ブロック毎
に備えられ、工程（イ）におけるデータ追加書き込みに
おいては、各メモリ素子及び参照メモリ素子の閾値電圧
を、消去レベルの閾値電圧から最も離れた閾値電圧と
し、工程（ロ）におけるデータ消去においては、各メモ
リ素子及び参照メモリ素子の閾値電圧を消去レベルの閾
値電圧とし、工程（ハ）における各メモリ素子に対する
データ書き込みにおいては、各メモリ素子の閾値電圧
を、記憶すべきデータに対応した閾値電圧とし、併せ
て、参照メモリ素子のそれぞれの閾値電圧を、多値デー
タに対応した閾値電圧とすることが好ましい。
るデータ書き換え及び読み出し方法においては、各メモ
リ素子は３値以上の多値データを記憶し、多値データの
レベル数の整数倍の数の参照メモリ素子が各ブロック毎
に備えられ、工程（イ）におけるデータ追加書き込みに
おいては、各メモリ素子及び参照メモリ素子の閾値電圧
を、消去レベルの閾値電圧から最も離れた閾値電圧と
し、工程（ロ）におけるデータ消去においては、各メモ
リ素子及び参照メモリ素子の閾値電圧を消去レベルの閾
値電圧とし、工程（ハ）における各メモリ素子に対する
データ書き込みにおいては、各メモリ素子の閾値電圧
を、記憶すべきデータに対応した閾値電圧とし、併せ
て、参照メモリ素子のそれぞれの閾値電圧を、多値デー
タに対応した閾値電圧とすることが好ましい。
【００１４】本発明の不揮発性半導体メモリセルにおけ
るデータ書き換え方法あるいはデータ書き換え及び読み
出し方法においては、不揮発性半導体メモリセルをＮＡ
ＮＤ型とすることができ、この場合、上記工程（イ）に
おけるデータ追加書き込みにおいて、各メモリ素子毎に
ベリファイ動作を行うことが好ましい。
るデータ書き換え方法あるいはデータ書き換え及び読み
出し方法においては、不揮発性半導体メモリセルをＮＡ
ＮＤ型とすることができ、この場合、上記工程（イ）に
おけるデータ追加書き込みにおいて、各メモリ素子毎に
ベリファイ動作を行うことが好ましい。
【００１５】本発明の不揮発性半導体メモリセルにおけ
るデータ書き換え方法においては、上記の工程（イ）、
工程（ロ）及び工程（ハ）を経るので、１つのブロック
内の全てのメモリ素子は、同じ書き換え履歴を有するこ
とになり、１つのブロック内におけるメモリ素子の閾値
電圧間にばらつきが生じることを抑制し得る。また、本
発明の不揮発性半導体メモリセルにおけるデータ書き換
え及び読み出し方法においては、データ書き換えにおい
て、上記の工程（イ）、工程（ロ）及び工程（ハ）を経
るので、１つのブロック内の全てのメモリ素子は、同じ
書き換え履歴を有することになり、１つのブロック内に
おけるメモリ素子の閾値電圧間にばらつきが生じること
を抑制し得る。しかも、書き換え回数に応じたメモリ素
子の閾値電圧の変動を参照メモリ素子によって評価する
ことができるので、ブロック内の各メモリ素子に記憶さ
れたデータの読み出しを行うときのワード線電位を容易
に且つ確実に設定することができる。
るデータ書き換え方法においては、上記の工程（イ）、
工程（ロ）及び工程（ハ）を経るので、１つのブロック
内の全てのメモリ素子は、同じ書き換え履歴を有するこ
とになり、１つのブロック内におけるメモリ素子の閾値
電圧間にばらつきが生じることを抑制し得る。また、本
発明の不揮発性半導体メモリセルにおけるデータ書き換
え及び読み出し方法においては、データ書き換えにおい
て、上記の工程（イ）、工程（ロ）及び工程（ハ）を経
るので、１つのブロック内の全てのメモリ素子は、同じ
書き換え履歴を有することになり、１つのブロック内に
おけるメモリ素子の閾値電圧間にばらつきが生じること
を抑制し得る。しかも、書き換え回数に応じたメモリ素
子の閾値電圧の変動を参照メモリ素子によって評価する
ことができるので、ブロック内の各メモリ素子に記憶さ
れたデータの読み出しを行うときのワード線電位を容易
に且つ確実に設定することができる。
【００１６】
【発明の実施の形態】以下、図面を参照して、発明の実
施の形態（以下、実施の形態と略称する）に基づき本発
明を説明する。
施の形態（以下、実施の形態と略称する）に基づき本発
明を説明する。
【００１７】（実施の形態１）実施の形態１は、本発明
の不揮発性半導体メモリセルにおけるデータ書き換え方
法に関する。実施の形態１においては、不揮発性半導体
メモリセルをＮＡＮＤ型メモリセルとする。ＮＡＮＤ型
メモリセルは複数（Ｋ個）のブロックを有し、各ブロッ
クは複数の電気的書き換えが可能な複数のメモリ素子か
ら構成されている。また、各メモリ素子は４値以上の多
値データを記憶するものとする。
の不揮発性半導体メモリセルにおけるデータ書き換え方
法に関する。実施の形態１においては、不揮発性半導体
メモリセルをＮＡＮＤ型メモリセルとする。ＮＡＮＤ型
メモリセルは複数（Ｋ個）のブロックを有し、各ブロッ
クは複数の電気的書き換えが可能な複数のメモリ素子か
ら構成されている。また、各メモリ素子は４値以上の多
値データを記憶するものとする。
【００１８】セル・アレイ構造を図２に示し、模式的な
一部断面図を図３に示すように、従来のＮＡＮＤストリ
ングは複数のメモリ素子Ｍ0〜Ｍ7から構成され、ＮＡＮ
Ｄストリングを構成する各メモリ素子Ｍ0〜Ｍ7は、ｐ型
半導体基板１０に形成されたｐ型ウエル１１内に形成さ
れており、ソース／ドレイン領域１３、チャネル形成領
域１４、浮遊ゲート電極（フローティングゲート電極と
も呼ばれる）１５及び制御ゲート電極（コントロールゲ
ート電極とも呼ばれる）１７を有する。浮遊ゲート電極
１５の下にはトンネル絶縁膜１２が形成されている。ま
た、浮遊ゲート電極１５と制御ゲート電極１７の間には
層間絶縁膜１６が形成されている。更には、制御ゲート
電極１７の上方には、層間絶縁層１８を介してビット線
１９が形成されている。そして、ＮＡＮＤストリングに
おいては、メモリ素子の一方のソース／ドレイン領域
を、隣接するメモリ素子の他方のソース／ドレイン領域
と共有化させることによって、複数のメモリ素子が直列
接続されている。ＮＡＮＤストリングの一端に位置する
メモリ素子は、第１の選択トランジスタＤＳＧを介して
ビット線１９に接続されており、ＮＡＮＤストリングの
他端に位置するメモリ素子は、第２の選択トランジスタ
ＳＳＧを介して共通ソース線２０に接続されている。
尚、複数のＮＡＮＤストリングが列方向に配設され、制
御ゲート電極は、行方向に配設されたワード線に接続さ
れている。
一部断面図を図３に示すように、従来のＮＡＮＤストリ
ングは複数のメモリ素子Ｍ0〜Ｍ7から構成され、ＮＡＮ
Ｄストリングを構成する各メモリ素子Ｍ0〜Ｍ7は、ｐ型
半導体基板１０に形成されたｐ型ウエル１１内に形成さ
れており、ソース／ドレイン領域１３、チャネル形成領
域１４、浮遊ゲート電極（フローティングゲート電極と
も呼ばれる）１５及び制御ゲート電極（コントロールゲ
ート電極とも呼ばれる）１７を有する。浮遊ゲート電極
１５の下にはトンネル絶縁膜１２が形成されている。ま
た、浮遊ゲート電極１５と制御ゲート電極１７の間には
層間絶縁膜１６が形成されている。更には、制御ゲート
電極１７の上方には、層間絶縁層１８を介してビット線
１９が形成されている。そして、ＮＡＮＤストリングに
おいては、メモリ素子の一方のソース／ドレイン領域
を、隣接するメモリ素子の他方のソース／ドレイン領域
と共有化させることによって、複数のメモリ素子が直列
接続されている。ＮＡＮＤストリングの一端に位置する
メモリ素子は、第１の選択トランジスタＤＳＧを介して
ビット線１９に接続されており、ＮＡＮＤストリングの
他端に位置するメモリ素子は、第２の選択トランジスタ
ＳＳＧを介して共通ソース線２０に接続されている。
尚、複数のＮＡＮＤストリングが列方向に配設され、制
御ゲート電極は、行方向に配設されたワード線に接続さ
れている。
【００１９】ＮＡＮＤ型メモリセルにおけるメモリ素子
への従来のデータ書き込みの概要を、以下、説明する。
への従来のデータ書き込みの概要を、以下、説明する。
【００２０】ＮＡＮＤストリングにおいて、データは、
ビット線１９から最も離れた位置に位置するメモリ素子
Ｍ7から順に書き込まれる。プログラム・サイクルにお
いては、データを書き込むべきメモリ素子（以下、便宜
上、選択メモリ素子と呼ぶ）の制御ゲート電極１７に高
電位（例えば約２０ボルト）を印加する。かかるメモリ
素子以外のメモリ素子（以下、便宜上、非選択メモリ素
子と呼ぶ）の制御ゲート電極には中間電位（例えば約１
０ボルト）を印加する。一方、ビット線１９に、例えば
０ボルトを印加する。そして、第１の選択トランジスタ
ＤＳＧを導通させ、第２の選択トランジスタＳＳＧを非
導通状態とすると、ビット線１９の電位はメモリ素子の
ソース／ドレイン領域１３へと転送される。そして、選
択メモリ素子においては、制御ゲート電極１７とチャネ
ル形成領域１４との間の電位差に基づき、ファウラー・
ノルドハイム（Fowler-Nordheim）・トンネル現象によ
り、チャネル形成領域１４から浮遊ゲート電極１７への
電子の注入が生じる。その結果、選択メモリ素子の閾値
電圧が当初の負から正方向にシフトし、データが選択メ
モリ素子に書き込まれる。一方、非選択メモリ素子にお
いては、制御ゲート電極１７とチャネル形成領域１４と
の間には大きな電位差が生ぜず、チャネル形成領域１４
から浮遊ゲート電極１７への電子の注入は生じない。そ
の結果、非選択メモリ素子の閾値電圧は当初の値から変
化せず、当初のデータが非選択メモリ素子に保持され
る。多値データをメモリ素子に記憶させる場合には、ビ
ット線１９に電圧（例えば０ボルト）をパルス状に印加
することで、メモリ素子の閾値電圧Ｖthを所望の値まで
上昇させればよい。各メモリ素子の閾値電圧Ｖthの分布
の一例は、図８に示したとおりである。
ビット線１９から最も離れた位置に位置するメモリ素子
Ｍ7から順に書き込まれる。プログラム・サイクルにお
いては、データを書き込むべきメモリ素子（以下、便宜
上、選択メモリ素子と呼ぶ）の制御ゲート電極１７に高
電位（例えば約２０ボルト）を印加する。かかるメモリ
素子以外のメモリ素子（以下、便宜上、非選択メモリ素
子と呼ぶ）の制御ゲート電極には中間電位（例えば約１
０ボルト）を印加する。一方、ビット線１９に、例えば
０ボルトを印加する。そして、第１の選択トランジスタ
ＤＳＧを導通させ、第２の選択トランジスタＳＳＧを非
導通状態とすると、ビット線１９の電位はメモリ素子の
ソース／ドレイン領域１３へと転送される。そして、選
択メモリ素子においては、制御ゲート電極１７とチャネ
ル形成領域１４との間の電位差に基づき、ファウラー・
ノルドハイム（Fowler-Nordheim）・トンネル現象によ
り、チャネル形成領域１４から浮遊ゲート電極１７への
電子の注入が生じる。その結果、選択メモリ素子の閾値
電圧が当初の負から正方向にシフトし、データが選択メ
モリ素子に書き込まれる。一方、非選択メモリ素子にお
いては、制御ゲート電極１７とチャネル形成領域１４と
の間には大きな電位差が生ぜず、チャネル形成領域１４
から浮遊ゲート電極１７への電子の注入は生じない。そ
の結果、非選択メモリ素子の閾値電圧は当初の値から変
化せず、当初のデータが非選択メモリ素子に保持され
る。多値データをメモリ素子に記憶させる場合には、ビ
ット線１９に電圧（例えば０ボルト）をパルス状に印加
することで、メモリ素子の閾値電圧Ｖthを所望の値まで
上昇させればよい。各メモリ素子の閾値電圧Ｖthの分布
の一例は、図８に示したとおりである。
【００２１】ベリファイ・サイクルにおいては、データ
読み出しと同様に、メモリ素子Ｍ0〜Ｍ7の閾値電圧Ｖth
が所望の値となっているか否かを評価する。具体的に
は、ビット線１９の電位ＶBLを所定の電位とし、ワード
線（更には制御ゲート電極１７）に電位を印加する。例
えば、データ（１，０）を記憶すべきメモリ素子におい
てＲ10ボルトの電位をワード線に印加したとき、かかる
メモリ素子がオフ状態になった場合には、書き込みを完
了する。一方、オン状態のままの場合には、再びプログ
ラム・サイクルを実行する。また、データ（０，１）を
記憶すべきメモリ素子においてＲ01ボルトの電位をワー
ド線に印加したとき、かかるメモリ素子がオフ状態にな
った場合には、書き込みを完了する。一方、オン状態の
ままの場合には、再びプログラム・サイクルを実行す
る。更には、データ（０，０）を記憶すべきメモリ素子
においてＲ00ボルトの電位をワード線に印加したとき、
かかるメモリ素子がオフ状態になった場合には、書き込
みを完了する。一方、オン状態のままの場合には、再び
プログラム・サイクルを実行する。このように、プログ
ラム・サイクル及びベリファイ・サイクルを繰り返し行
うことによって、メモリ素子の閾値電圧Ｖthの値はビッ
ト線１９に印加される電圧パルスの回数が増加するに従
い、上昇し、最終的に所望の値となる。
読み出しと同様に、メモリ素子Ｍ0〜Ｍ7の閾値電圧Ｖth
が所望の値となっているか否かを評価する。具体的に
は、ビット線１９の電位ＶBLを所定の電位とし、ワード
線（更には制御ゲート電極１７）に電位を印加する。例
えば、データ（１，０）を記憶すべきメモリ素子におい
てＲ10ボルトの電位をワード線に印加したとき、かかる
メモリ素子がオフ状態になった場合には、書き込みを完
了する。一方、オン状態のままの場合には、再びプログ
ラム・サイクルを実行する。また、データ（０，１）を
記憶すべきメモリ素子においてＲ01ボルトの電位をワー
ド線に印加したとき、かかるメモリ素子がオフ状態にな
った場合には、書き込みを完了する。一方、オン状態の
ままの場合には、再びプログラム・サイクルを実行す
る。更には、データ（０，０）を記憶すべきメモリ素子
においてＲ00ボルトの電位をワード線に印加したとき、
かかるメモリ素子がオフ状態になった場合には、書き込
みを完了する。一方、オン状態のままの場合には、再び
プログラム・サイクルを実行する。このように、プログ
ラム・サイクル及びベリファイ・サイクルを繰り返し行
うことによって、メモリ素子の閾値電圧Ｖthの値はビッ
ト線１９に印加される電圧パルスの回数が増加するに従
い、上昇し、最終的に所望の値となる。
【００２２】実施の形態１のＮＡＮＤ型メモリセルにお
けるデータ書き換え方法を、以下、図１のフローチャー
トを参照して説明するが、データ書き換えを行うべきメ
モリ素子は第Ｎ番目のブロック（但し、Ｎは１〜Ｋのい
ずれか）に属しているものとする。
けるデータ書き換え方法を、以下、図１のフローチャー
トを参照して説明するが、データ書き換えを行うべきメ
モリ素子は第Ｎ番目のブロック（但し、Ｎは１〜Ｋのい
ずれか）に属しているものとする。
【００２３】［工程−１００］先ず、第Ｎ番目のブロッ
ク内のメモリ素子の全てに対して、データ追加書き込み
を行う。具体的には、各メモリ素子の閾値電圧Ｖthを、
消去レベルの閾値電圧Ｖth-11から最も離れた閾値電圧
Ｖth-00とする。この場合、各メモリ素子毎にプラグラ
ム・サイクル及びベリファイ動作（ベリファイ・サイク
ル）を実行する。即ち、先ず、プログラム・サイクルに
おいて、例えば、或るメモリ素子にデータ（１，１），
（１，０）若しくは（０，１）が記憶されている場合、
かかる或るメモリ素子を選択メモリ素子として、この或
るメモリ素子の制御ゲート電極１７に高電位（例えば約
２０ボルト）を印加し、ビット線１９に０ボルトを印加
する。これによって、或るメモリ素子においては、制御
ゲート電極１７とチャネル形成領域１４との間の電位差
に基づき、ファウラー・ノルドハイム・トンネル現象に
より、チャネル形成領域１４から浮遊ゲート電極１７へ
の電子の注入が生じる。その結果、選択メモリ素子の閾
値電圧が正方向にシフトし、データが選択メモリ素子に
書き込まれる。
ク内のメモリ素子の全てに対して、データ追加書き込み
を行う。具体的には、各メモリ素子の閾値電圧Ｖthを、
消去レベルの閾値電圧Ｖth-11から最も離れた閾値電圧
Ｖth-00とする。この場合、各メモリ素子毎にプラグラ
ム・サイクル及びベリファイ動作（ベリファイ・サイク
ル）を実行する。即ち、先ず、プログラム・サイクルに
おいて、例えば、或るメモリ素子にデータ（１，１），
（１，０）若しくは（０，１）が記憶されている場合、
かかる或るメモリ素子を選択メモリ素子として、この或
るメモリ素子の制御ゲート電極１７に高電位（例えば約
２０ボルト）を印加し、ビット線１９に０ボルトを印加
する。これによって、或るメモリ素子においては、制御
ゲート電極１７とチャネル形成領域１４との間の電位差
に基づき、ファウラー・ノルドハイム・トンネル現象に
より、チャネル形成領域１４から浮遊ゲート電極１７へ
の電子の注入が生じる。その結果、選択メモリ素子の閾
値電圧が正方向にシフトし、データが選択メモリ素子に
書き込まれる。
【００２４】次いで、ベリファイ・サイクルを実行す
る。即ち、データ読み出しと同様に、この或るメモリ素
子の閾値電圧Ｖthが所望の値Ｖth-00となっているか否
かを評価する。具体的には、ビット線１９の電位ＶBLを
所定の電位とし、次いで、ワード線（更には、制御ゲー
ト電極１７）の電位をＲ00ボルトにする。そして、この
或るメモリ素子がオフ状態になった場合には、書き込み
を完了する。一方、オン状態のままの場合には、再びプ
ログラム・サイクルを実行する。このように、プログラ
ム・サイクル及びベリファイ・サイクルを繰り返し行う
ことによって、メモリ素子の閾値電圧Ｖthの値はビット
線１９に印加される電圧パルスの回数が増加するに従
い、上昇し、如何なるデータが記憶されていたとして
も、最終的にＶth -00となる。
る。即ち、データ読み出しと同様に、この或るメモリ素
子の閾値電圧Ｖthが所望の値Ｖth-00となっているか否
かを評価する。具体的には、ビット線１９の電位ＶBLを
所定の電位とし、次いで、ワード線（更には、制御ゲー
ト電極１７）の電位をＲ00ボルトにする。そして、この
或るメモリ素子がオフ状態になった場合には、書き込み
を完了する。一方、オン状態のままの場合には、再びプ
ログラム・サイクルを実行する。このように、プログラ
ム・サイクル及びベリファイ・サイクルを繰り返し行う
ことによって、メモリ素子の閾値電圧Ｖthの値はビット
線１９に印加される電圧パルスの回数が増加するに従
い、上昇し、如何なるデータが記憶されていたとして
も、最終的にＶth -00となる。
【００２５】［工程−１１０］次いで、第Ｎ番目のブロ
ック内のメモリ素子の全てに対して、データ消去を行
う。具体的には、ビット線１９をフローティング状態と
し、ワード線に０ボルトを印加し、ｐ型ウエル１１に２
０ボルトを印加する。これによって、浮遊ゲート電極１
７からチャネル形成領域１４への電子の放出が生じる結
果、全てのメモリ素子の閾値電圧は消去レベルの閾値電
圧Ｖth-11となる。
ック内のメモリ素子の全てに対して、データ消去を行
う。具体的には、ビット線１９をフローティング状態と
し、ワード線に０ボルトを印加し、ｐ型ウエル１１に２
０ボルトを印加する。これによって、浮遊ゲート電極１
７からチャネル形成領域１４への電子の放出が生じる結
果、全てのメモリ素子の閾値電圧は消去レベルの閾値電
圧Ｖth-11となる。
【００２６】［工程−１２０］その後、第Ｎ番目のブロ
ック内の各メモリ素子に対して、データ書き込みを行
う。具体的には、各メモリ素子の閾値電圧Ｖthを、記憶
すべきデータに対応した閾値電圧（Ｖth-10，Ｖth-01，
Ｖth-00）とする。即ち、各メモリ素子毎にプラグラム
・サイクル及びベリファイ・サイクルを実行する。具体
的には、先ず、プログラム・サイクルにおいて、或るメ
モリ素子を選択メモリ素子として、この或るメモリ素子
の制御ゲート電極１７に高電位（例えば約２０ボルト）
を印加し、ビット線１９に０ボルトを印加する。これに
よって、或るメモリ素子において、チャネル形成領域１
４から浮遊ゲート電極１７への電子の注入が生じる。そ
の結果、選択メモリ素子の閾値電圧が正方向にシフト
し、データが選択メモリ素子に書き込まれる。
ック内の各メモリ素子に対して、データ書き込みを行
う。具体的には、各メモリ素子の閾値電圧Ｖthを、記憶
すべきデータに対応した閾値電圧（Ｖth-10，Ｖth-01，
Ｖth-00）とする。即ち、各メモリ素子毎にプラグラム
・サイクル及びベリファイ・サイクルを実行する。具体
的には、先ず、プログラム・サイクルにおいて、或るメ
モリ素子を選択メモリ素子として、この或るメモリ素子
の制御ゲート電極１７に高電位（例えば約２０ボルト）
を印加し、ビット線１９に０ボルトを印加する。これに
よって、或るメモリ素子において、チャネル形成領域１
４から浮遊ゲート電極１７への電子の注入が生じる。そ
の結果、選択メモリ素子の閾値電圧が正方向にシフト
し、データが選択メモリ素子に書き込まれる。
【００２７】次いで、ベリファイ・サイクルを実行す
る。即ち、データ読み出しと同様に、この或るメモリ素
子の閾値電圧Ｖthが所望の値となっているか否かを評価
する。例えば、或るメモリ素子にデータ（０，１）を記
憶させたい場合、ビット線１９の電位ＶBLを所定の電位
とし、次いで、ワード線（更には、制御ゲート電極１
７）の電位をＲ01ボルトにする。そして、この或るメモ
リ素子がオフ状態になった場合には、書き込みを完了す
る。一方、オン状態のままの場合には、再びプログラム
・サイクルを実行する。
る。即ち、データ読み出しと同様に、この或るメモリ素
子の閾値電圧Ｖthが所望の値となっているか否かを評価
する。例えば、或るメモリ素子にデータ（０，１）を記
憶させたい場合、ビット線１９の電位ＶBLを所定の電位
とし、次いで、ワード線（更には、制御ゲート電極１
７）の電位をＲ01ボルトにする。そして、この或るメモ
リ素子がオフ状態になった場合には、書き込みを完了す
る。一方、オン状態のままの場合には、再びプログラム
・サイクルを実行する。
【００２８】以上の［工程−１００］〜［工程−１２
０］を必要に応じて他のブロックにおいても実行する。
０］を必要に応じて他のブロックにおいても実行する。
【００２９】（実施の形態２）実施の形態２は、本発明
の不揮発性半導体メモリセルにおけるデータ書き換え及
び読み出し方法に関する。実施の形態２においても、不
揮発性半導体メモリセルをＮＡＮＤ型メモリセルとす
る。ＮＡＮＤ型メモリセルは複数（Ｋ個）のブロックを
有し、各ブロックは複数の電気的書き換えが可能な複数
のメモリ素子から構成されている。更には、実施の形態
２のＮＡＮＤ型メモリセルには、各ブロック毎に参照メ
モリ素子が備えられている。また、各メモリ素子は４値
以上の多値データを記憶するものとする。
の不揮発性半導体メモリセルにおけるデータ書き換え及
び読み出し方法に関する。実施の形態２においても、不
揮発性半導体メモリセルをＮＡＮＤ型メモリセルとす
る。ＮＡＮＤ型メモリセルは複数（Ｋ個）のブロックを
有し、各ブロックは複数の電気的書き換えが可能な複数
のメモリ素子から構成されている。更には、実施の形態
２のＮＡＮＤ型メモリセルには、各ブロック毎に参照メ
モリ素子が備えられている。また、各メモリ素子は４値
以上の多値データを記憶するものとする。
【００３０】実施の形態２のセル・アレイ構造を図２及
び図６に示す。尚、図２は、従来と同様のメモリ素子の
領域におけるセル・アレイ構造を示し、図６は、メモリ
素子及び参照メモリ素子の領域におけるセル・アレイ構
造を示す。参照メモリ素子もＮＡＮＤストリングから構
成されている。参照メモリ素子を構成するＮＡＮＤスト
リングの数は、多値データのレベル数の整数倍の数（図
６に示した例では４つ）である。参照メモリ素子をＮＡ
ＮＤストリングから構成することによって、参照メモリ
素子の閾値電圧の平均化を図ることができる。メモリ素
子を構成するＮＡＮＤストリング、及び参照メモリ素子
を構成するＮＡＮＤストリングの構造は、図３に模式的
な一部断面図を示したと同様である。尚、メモリ素子を
構成する複数のＮＡＮＤストリング、及び参照メモリ素
子を構成するＮＡＮＤストリングが列方向に配設されて
おり、制御ゲート電極は、行方向に配設されたワード線
に接続されている。
び図６に示す。尚、図２は、従来と同様のメモリ素子の
領域におけるセル・アレイ構造を示し、図６は、メモリ
素子及び参照メモリ素子の領域におけるセル・アレイ構
造を示す。参照メモリ素子もＮＡＮＤストリングから構
成されている。参照メモリ素子を構成するＮＡＮＤスト
リングの数は、多値データのレベル数の整数倍の数（図
６に示した例では４つ）である。参照メモリ素子をＮＡ
ＮＤストリングから構成することによって、参照メモリ
素子の閾値電圧の平均化を図ることができる。メモリ素
子を構成するＮＡＮＤストリング、及び参照メモリ素子
を構成するＮＡＮＤストリングの構造は、図３に模式的
な一部断面図を示したと同様である。尚、メモリ素子を
構成する複数のＮＡＮＤストリング、及び参照メモリ素
子を構成するＮＡＮＤストリングが列方向に配設されて
おり、制御ゲート電極は、行方向に配設されたワード線
に接続されている。
【００３１】実施の形態２の不揮発性半導体メモリセル
の構成概念図を、図７に示す。ＮＡＮＤ型メモリセル
は、複数（Ｋ個）のブロックから構成され、各メモリ素
子及び参照メモリ素子の制御ゲート電極を接続するｎ本
のワード線はロウ回路に接続されている。また、各ＮＡ
ＮＤストリングに接続されたｍ本のビット線はカラム回
路に接続されている。ロウ回路及びカラム回路によっ
て、各メモリ素子へのアクセス、各メモリ素子へのデー
タ書き込み、データ読み出し、データ消去が制御され
る。ブロックは、消去ブロック単位に対応している。各
ブロックには、参照メモリ素子を構成する複数（実施の
形態２においては４つ）のＮＡＮＤストリングが設けら
れ、これらのＮＡＮＤストリングに接続されたビット線
はリファレンスデータ制御回路に接続されている。ロウ
回路及びリファレンスデータ制御回路によって、各参照
メモリ素子へのアクセス、各参照メモリ素子へのデータ
書き込み、データ読み出し、データ消去が制御される。
更には、リファレンスデータ制御回路においては、参照
メモリ素子の閾値電圧の変動が検出され、かかる検出結
果に基づき、制御回路の働きによって、各メモリ素子に
おけるデータ読み出し時、動的なワード線電位制御が行
われる。ロウ回路、カラム回路及びリファレンスデータ
制御回路の動作は、制御回路によって制御される。
の構成概念図を、図７に示す。ＮＡＮＤ型メモリセル
は、複数（Ｋ個）のブロックから構成され、各メモリ素
子及び参照メモリ素子の制御ゲート電極を接続するｎ本
のワード線はロウ回路に接続されている。また、各ＮＡ
ＮＤストリングに接続されたｍ本のビット線はカラム回
路に接続されている。ロウ回路及びカラム回路によっ
て、各メモリ素子へのアクセス、各メモリ素子へのデー
タ書き込み、データ読み出し、データ消去が制御され
る。ブロックは、消去ブロック単位に対応している。各
ブロックには、参照メモリ素子を構成する複数（実施の
形態２においては４つ）のＮＡＮＤストリングが設けら
れ、これらのＮＡＮＤストリングに接続されたビット線
はリファレンスデータ制御回路に接続されている。ロウ
回路及びリファレンスデータ制御回路によって、各参照
メモリ素子へのアクセス、各参照メモリ素子へのデータ
書き込み、データ読み出し、データ消去が制御される。
更には、リファレンスデータ制御回路においては、参照
メモリ素子の閾値電圧の変動が検出され、かかる検出結
果に基づき、制御回路の働きによって、各メモリ素子に
おけるデータ読み出し時、動的なワード線電位制御が行
われる。ロウ回路、カラム回路及びリファレンスデータ
制御回路の動作は、制御回路によって制御される。
【００３２】実施の形態２のＮＡＮＤ型メモリセルにお
けるデータ書き換え及び読み出し方法を、以下、図４及
び図５のフローチャートを参照して説明するが、データ
書き換え及び読み出しを行うべきメモリ素子は第Ｎ番目
のブロック（但し、Ｎは１〜Ｋのいずれか）に属してい
るものとする。
けるデータ書き換え及び読み出し方法を、以下、図４及
び図５のフローチャートを参照して説明するが、データ
書き換え及び読み出しを行うべきメモリ素子は第Ｎ番目
のブロック（但し、Ｎは１〜Ｋのいずれか）に属してい
るものとする。
【００３３】［工程−２００］先ず、第Ｎ番目のブロッ
ク内のメモリ素子の全てに対して、並びに、参照メモリ
素子の全てに対して、データ追加書き込みを行う。具体
的には、各メモリ素子及び参照メモリ素子の閾値電圧Ｖ
thを、消去レベルの閾値電圧Ｖth-11から最も離れた閾
値電圧Ｖth-00とする。この場合、各メモリ素子及び参
照メモリ素子毎にプラグラム・サイクル及びベリファイ
動作（ベリファイ・サイクル）を実行する。具体的に
は、実施の形態１の［工程−１００］と同様の工程を実
行すればよい。
ク内のメモリ素子の全てに対して、並びに、参照メモリ
素子の全てに対して、データ追加書き込みを行う。具体
的には、各メモリ素子及び参照メモリ素子の閾値電圧Ｖ
thを、消去レベルの閾値電圧Ｖth-11から最も離れた閾
値電圧Ｖth-00とする。この場合、各メモリ素子及び参
照メモリ素子毎にプラグラム・サイクル及びベリファイ
動作（ベリファイ・サイクル）を実行する。具体的に
は、実施の形態１の［工程−１００］と同様の工程を実
行すればよい。
【００３４】［工程−２１０］次いで、第Ｎ番目のブロ
ック内のメモリ素子の全て、並びに参照メモリ素子の全
てに対して、データ消去を行う。具体的には、ビット線
１９をフローティング状態とし、ワード線に０ボルトを
印加し、ｐ型ウエル１１に２０ボルトを印加する。これ
によって、浮遊ゲート電極１７からチャネル形成領域１
４への電子の放出が生じる結果、全てのメモリ素子及び
参照メモリ素子の閾値電圧は消去レベルの閾値電圧Ｖ
th-11となる。
ック内のメモリ素子の全て、並びに参照メモリ素子の全
てに対して、データ消去を行う。具体的には、ビット線
１９をフローティング状態とし、ワード線に０ボルトを
印加し、ｐ型ウエル１１に２０ボルトを印加する。これ
によって、浮遊ゲート電極１７からチャネル形成領域１
４への電子の放出が生じる結果、全てのメモリ素子及び
参照メモリ素子の閾値電圧は消去レベルの閾値電圧Ｖ
th-11となる。
【００３５】［工程−２２０］その後、第Ｎ番目のブロ
ック内の各メモリ素子に対して、データ書き込みを行
う。併せて、第Ｎ番目のブロックにおける参照メモリ素
子に対して、参照データ書き込みを行う。各メモリ素子
に対するデータ書き込みは、実施の形態１の［工程−１
２０］と同様とすればよい。一方、参照メモリ素子に対
する参照データ書き込みに関しては、参照メモリ素子の
それぞれの閾値電圧を、多値データに対応した閾値電圧
とする。即ち、図６に示したセル・アレイ構造における
参照メモリ素子ＲＥＦ1-0〜ＲＥＦ1-7には参照データ
（０，０）を書き込み、参照メモリ素子ＲＥＦ2-0〜Ｒ
ＥＦ2-7には参照データ（０，１）を書き込み、参照メ
モリ素子ＲＥＦ3-0〜ＲＥＦ3-7には参照データ（１，
０）を書き込み、参照メモリ素子ＲＥＦ4-0〜ＲＥＦ4-7
には参照データ（１，１）を書き込めばよい。即ち、参
照メモリ素子ＲＥＦ1-0〜ＲＥＦ1-7の閾値電圧をＶ
th-00とし、参照メモリ素子ＲＥＦ2-0〜ＲＥＦ2-7の閾
値電圧をＶth-01とし、参照メモリ素子ＲＥＦ3-0〜ＲＥ
Ｆ3- 7の閾値電圧をＶth-10とし、参照メモリ素子ＲＥＦ
4-0〜ＲＥＦ4-7の閾値電圧をＶth-11のままとすればよ
い。具体的な参照メモリ素子に対する参照データ書き込
みは、実施の形態１の［工程−１２０］と同様とすれば
よい。
ック内の各メモリ素子に対して、データ書き込みを行
う。併せて、第Ｎ番目のブロックにおける参照メモリ素
子に対して、参照データ書き込みを行う。各メモリ素子
に対するデータ書き込みは、実施の形態１の［工程−１
２０］と同様とすればよい。一方、参照メモリ素子に対
する参照データ書き込みに関しては、参照メモリ素子の
それぞれの閾値電圧を、多値データに対応した閾値電圧
とする。即ち、図６に示したセル・アレイ構造における
参照メモリ素子ＲＥＦ1-0〜ＲＥＦ1-7には参照データ
（０，０）を書き込み、参照メモリ素子ＲＥＦ2-0〜Ｒ
ＥＦ2-7には参照データ（０，１）を書き込み、参照メ
モリ素子ＲＥＦ3-0〜ＲＥＦ3-7には参照データ（１，
０）を書き込み、参照メモリ素子ＲＥＦ4-0〜ＲＥＦ4-7
には参照データ（１，１）を書き込めばよい。即ち、参
照メモリ素子ＲＥＦ1-0〜ＲＥＦ1-7の閾値電圧をＶ
th-00とし、参照メモリ素子ＲＥＦ2-0〜ＲＥＦ2-7の閾
値電圧をＶth-01とし、参照メモリ素子ＲＥＦ3-0〜ＲＥ
Ｆ3- 7の閾値電圧をＶth-10とし、参照メモリ素子ＲＥＦ
4-0〜ＲＥＦ4-7の閾値電圧をＶth-11のままとすればよ
い。具体的な参照メモリ素子に対する参照データ書き込
みは、実施の形態１の［工程−１２０］と同様とすれば
よい。
【００３６】以上の［工程−２００］〜［工程−２２
０］を必要に応じて他のブロックにおいても実行する。
０］を必要に応じて他のブロックにおいても実行する。
【００３７】［工程−２３０］データ読み出しにおいて
は、第Ｎ番目のブロックにおいて、参照メモリ素子に書
き込まれた参照データの読み出しに必要なワード線参照
読み出し電位を求める。例えば、参照メモリ素子ＲＥＦ
3-0〜ＲＥＦ3-7に書き込まれた参照データ（０，１）を
読み出す場合、ワード線電位ＶWLをＲ01ボルトよりも十
分に低い値（ワード線参照読み出し電位初期値）から高
い値へと段階的に変化させ、各ワード線電位ＶWLにおい
て参照メモリ素子のオン・オフ状態を調べる。即ち、参
照メモリ素子に書き込まれたデータと参照メモリ素子か
ら読み出されたデータとが一致するかを調べる。そし
て、参照メモリ素子がオフ状態に保たれるときの最高ワ
ード線電位ＶWL-01-maxを求める。この最高ワード線電
位ＶWL-01-maxがワード線参照読み出し電位である。次
いで、こうして求められたワード線参照読み出し電位に
基づき、第Ｎ番目のブロック内の各メモリ素子に記憶さ
れたデータ（０，１）の読み出しを行う。データ（１，
０）、データ（０，０）の読み出しも同様の方法にて行
えばよい。
は、第Ｎ番目のブロックにおいて、参照メモリ素子に書
き込まれた参照データの読み出しに必要なワード線参照
読み出し電位を求める。例えば、参照メモリ素子ＲＥＦ
3-0〜ＲＥＦ3-7に書き込まれた参照データ（０，１）を
読み出す場合、ワード線電位ＶWLをＲ01ボルトよりも十
分に低い値（ワード線参照読み出し電位初期値）から高
い値へと段階的に変化させ、各ワード線電位ＶWLにおい
て参照メモリ素子のオン・オフ状態を調べる。即ち、参
照メモリ素子に書き込まれたデータと参照メモリ素子か
ら読み出されたデータとが一致するかを調べる。そし
て、参照メモリ素子がオフ状態に保たれるときの最高ワ
ード線電位ＶWL-01-maxを求める。この最高ワード線電
位ＶWL-01-maxがワード線参照読み出し電位である。次
いで、こうして求められたワード線参照読み出し電位に
基づき、第Ｎ番目のブロック内の各メモリ素子に記憶さ
れたデータ（０，１）の読み出しを行う。データ（１，
０）、データ（０，０）の読み出しも同様の方法にて行
えばよい。
【００３８】以上、本発明を、発明の実施の形態に基づ
き説明したが、本発明はこれらに限定されるものではな
い。発明の実施の形態においては、専らＮＡＮＤ型メモ
リセルに基づき本発明を説明したが、本発明の不揮発性
半導体メモリセルにおけるデータ書き換え方法、並びに
データ書き換え及び読み出し方法はＮＯＲ型メモリセル
に対しても適用することができる。各発明の実施の形態
においては、第Ｎ番目のブロック内のメモリ素子の全て
（及び、参照メモリ素子の全て）に対してデータ追加書
き込みを行う際、ベリファイ動作を実行したが、メモリ
素子の全て（及び、参照メモリ素子の全て）の閾値電圧
が消去レベルの閾値電圧から最も離れた閾値電圧となる
ように、例えばＮＡＮＤ型メモリセルにおいて、メモリ
素子の全て（及び、参照メモリ素子の全て）に対して一
定量の電子を浮遊ゲート電極に注入してもよい。
き説明したが、本発明はこれらに限定されるものではな
い。発明の実施の形態においては、専らＮＡＮＤ型メモ
リセルに基づき本発明を説明したが、本発明の不揮発性
半導体メモリセルにおけるデータ書き換え方法、並びに
データ書き換え及び読み出し方法はＮＯＲ型メモリセル
に対しても適用することができる。各発明の実施の形態
においては、第Ｎ番目のブロック内のメモリ素子の全て
（及び、参照メモリ素子の全て）に対してデータ追加書
き込みを行う際、ベリファイ動作を実行したが、メモリ
素子の全て（及び、参照メモリ素子の全て）の閾値電圧
が消去レベルの閾値電圧から最も離れた閾値電圧となる
ように、例えばＮＡＮＤ型メモリセルにおいて、メモリ
素子の全て（及び、参照メモリ素子の全て）に対して一
定量の電子を浮遊ゲート電極に注入してもよい。
【００３９】
【発明の効果】以上のように、本発明の不揮発性半導体
メモリセルにおけるデータ書き換え方法においては、ブ
ロック内の各メモリ素子の書き換え回数、より具体的に
は、トンネル絶縁膜１２に対して生じる総通過電荷量等
のストレスをほぼ均一にすることができる。その結果、
ストレスに起因したトンネル絶縁膜での電荷捕獲、リー
ク電流の増加等のメモリ素子の閾値電圧ばらつき原因の
発生量を均一化することができ、ブロック内のメモリ素
子の閾値電圧のばらつきを少なくすることができる。そ
れ故、メモリ素子に書き込まれたデータを読み出す場
合、閾値電圧Ｖthのばらつきによる誤データ読み出しを
防ぐために、読み出し時のメモリ素子の閾値電圧Ｖth判
定レベルは、書き込み時の閾値判定レベルに閾値電圧の
ばらつきに対するマージンを加えたレベルとしている
が、かかるマージンを小さくすることができる結果、メ
モリ素子に書き込めるデータ（ビット）が制限されると
いった問題を解消することができる。
メモリセルにおけるデータ書き換え方法においては、ブ
ロック内の各メモリ素子の書き換え回数、より具体的に
は、トンネル絶縁膜１２に対して生じる総通過電荷量等
のストレスをほぼ均一にすることができる。その結果、
ストレスに起因したトンネル絶縁膜での電荷捕獲、リー
ク電流の増加等のメモリ素子の閾値電圧ばらつき原因の
発生量を均一化することができ、ブロック内のメモリ素
子の閾値電圧のばらつきを少なくすることができる。そ
れ故、メモリ素子に書き込まれたデータを読み出す場
合、閾値電圧Ｖthのばらつきによる誤データ読み出しを
防ぐために、読み出し時のメモリ素子の閾値電圧Ｖth判
定レベルは、書き込み時の閾値判定レベルに閾値電圧の
ばらつきに対するマージンを加えたレベルとしている
が、かかるマージンを小さくすることができる結果、メ
モリ素子に書き込めるデータ（ビット）が制限されると
いった問題を解消することができる。
【００４０】また、本発明の不揮発性半導体メモリセル
におけるデータ書き換え及び読み出し方法においては、
ブロック内の各メモリ素子及び参照メモリ素子の書き換
え回数、より具体的には、トンネル絶縁膜１２に対して
生じる総通過電荷量等のストレスをほぼ均一にすること
ができる。その結果、ストレスに起因したトンネル絶縁
膜での電荷捕獲、リーク電流の増加等のメモリ素子及び
参照メモリ素子の閾値電圧ばらつき原因の発生量を均一
化することができ、ブロック内のメモリ素子及び参照メ
モリ素子の閾値電圧のばらつきを少なくすることができ
る。
におけるデータ書き換え及び読み出し方法においては、
ブロック内の各メモリ素子及び参照メモリ素子の書き換
え回数、より具体的には、トンネル絶縁膜１２に対して
生じる総通過電荷量等のストレスをほぼ均一にすること
ができる。その結果、ストレスに起因したトンネル絶縁
膜での電荷捕獲、リーク電流の増加等のメモリ素子及び
参照メモリ素子の閾値電圧ばらつき原因の発生量を均一
化することができ、ブロック内のメモリ素子及び参照メ
モリ素子の閾値電圧のばらつきを少なくすることができ
る。
【００４１】しかも、参照メモリ素子におけるデータ読
み出し時のワード線電位（ワード線参照読み出し電位）
を求め、かかるワード線参照読み出し電位に基づきメモ
リ素子の読み出しを行うので、メモリ素子のデータ書き
換え回数に起因したメモリ素子の閾値電圧の変動を実質
的にキャンセルすることができる。加えて、各ブロック
毎に参照メモリ素子におけるデータ読み出し時のワード
線電位（ワード線参照読み出し電位）を求めるので、各
ブロックの書き換え回数が等しくなくとも、各ブロック
毎に書き換え回数に応じて読み出し時のワード線電位を
動的に確実に変化させることができる。
み出し時のワード線電位（ワード線参照読み出し電位）
を求め、かかるワード線参照読み出し電位に基づきメモ
リ素子の読み出しを行うので、メモリ素子のデータ書き
換え回数に起因したメモリ素子の閾値電圧の変動を実質
的にキャンセルすることができる。加えて、各ブロック
毎に参照メモリ素子におけるデータ読み出し時のワード
線電位（ワード線参照読み出し電位）を求めるので、各
ブロックの書き換え回数が等しくなくとも、各ブロック
毎に書き換え回数に応じて読み出し時のワード線電位を
動的に確実に変化させることができる。
【図１】発明の実施の形態１の不揮発性半導体メモリセ
ルにおけるデータ書き換え方法のフローチャートであ
る。
ルにおけるデータ書き換え方法のフローチャートであ
る。
【図２】ＮＡＮＤ型メモリセルのセル・アレイ構造を示
す図である。
す図である。
【図３】ＮＡＮＤ型メモリセルを構成するメモリ素子の
模式的な一部断面図である。
模式的な一部断面図である。
【図４】発明の実施の形態２の不揮発性半導体メモリセ
ルにおけるデータ書き換え及び読み出し方法のフローチ
ャートである。
ルにおけるデータ書き換え及び読み出し方法のフローチ
ャートである。
【図５】発明の実施の形態２の不揮発性半導体メモリセ
ルにおけるデータ書き換え及び読み出し方法のフローチ
ャートである。
ルにおけるデータ書き換え及び読み出し方法のフローチ
ャートである。
【図６】参照メモリ素子から構成されたＮＡＮＤストリ
ングを含むＮＡＮＤ型メモリセルのセル・アレイ構造を
示す図である。
ングを含むＮＡＮＤ型メモリセルのセル・アレイ構造を
示す図である。
【図７】発明の実施の形態２の不揮発性半導体メモリセ
ルの構成概念図である。
ルの構成概念図である。
【図８】４値をメモリ素子に記憶させたときのメモリ素
子の閾値電圧Ｖthの分布の一例を示す図である。
子の閾値電圧Ｖthの分布の一例を示す図である。
Ｍ0〜Ｍ7・・・メモリ素子、ＤＳＧ・・・第１の選択ト
ランジスタ、ＳＳＧ・・・第２の選択トランジスタ、１
０・・・ｐ型半導体基板、１１・・・ｐ型ウエル、１２
・・・トンネル絶縁膜、１３・・・ソース／ドレイン領
域、１４・・・チャネル形成領域、１５・・・浮遊ゲー
ト電極、１６・・・層間絶縁膜、１７・・・制御ゲート
電極、１８・・・層間絶縁層、１９・・・ビット線、２
０・・・共通ソース線
ランジスタ、ＳＳＧ・・・第２の選択トランジスタ、１
０・・・ｐ型半導体基板、１１・・・ｐ型ウエル、１２
・・・トンネル絶縁膜、１３・・・ソース／ドレイン領
域、１４・・・チャネル形成領域、１５・・・浮遊ゲー
ト電極、１６・・・層間絶縁膜、１７・・・制御ゲート
電極、１８・・・層間絶縁層、１９・・・ビット線、２
０・・・共通ソース線
Claims (8)
- 【請求項１】電気的書き換えが可能な複数のメモリ素子
から構成されたブロックを複数有する不揮発性半導体メ
モリセルにおける各ブロック毎のデータ書き換え方法で
あって、 （イ）ブロック内のメモリ素子の全てに対して、データ
追加書き込みを行い、 （ロ）次いで、ブロック内のメモリ素子の全てに対し
て、データ消去を行い、 （ハ）その後、ブロック内の各メモリ素子に対して、デ
ータ書き込みを行うことを特徴とする不揮発性半導体メ
モリセルにおけるデータ書き換え方法。 - 【請求項２】各メモリ素子は３値以上の多値データを記
憶し、 工程（イ）におけるデータ追加書き込みにおいては、各
メモリ素子の閾値電圧を、消去レベルの閾値電圧から最
も離れた閾値電圧とし、 工程（ロ）におけるデータ消去においては、各メモリ素
子の閾値電圧を消去レベルの閾値電圧とし、 工程（ハ）における各メモリ素子に対するデータ書き込
みにおいては、各メモリ素子の閾値電圧を、記憶すべき
データに対応した閾値電圧とすることを特徴とする請求
項１に記載の不揮発性半導体メモリセルにおけるデータ
書き換え方法。 - 【請求項３】不揮発性半導体メモリセルはＮＡＮＤ型で
あることを特徴とする請求項２に記載の不揮発性半導体
メモリセルにおけるデータ書き換え方法。 - 【請求項４】工程（イ）におけるデータ追加書き込みに
おいて、各メモリ素子毎にベリファイ動作を行うことを
特徴とする請求項３に記載の不揮発性半導体メモリセル
におけるデータ書き換え方法。 - 【請求項５】電気的書き換えが可能な複数のメモリ素子
から構成されたブロックを複数有する不揮発性半導体メ
モリセルにおけるデータ書き換え及び読み出し方法であ
って、 各ブロック毎に参照メモリ素子が備えられ、 データ書き換えにおいては、 （イ）ブロック内のメモリ素子の全て及び参照メモリ素
子に対して、データ追加書き込みを行い、 （ロ）次いで、ブロック内のメモリ素子の全て及び参照
メモリ素子に対して、データ消去を行い、 （ハ）その後、ブロック内の各メモリ素子に対して、デ
ータ書き込みを行い、併せて、該ブロックにおける参照
メモリ素子に対して、参照データ書き込みを行い、 データ読み出しにおいては、ブロック毎に、参照メモリ
素子に書き込まれた参照データの読み出しに必要なワー
ド線参照読み出し電位を求め、該ワード線参照読み出し
電位に基づき、該ブロック内の各メモリ素子に記憶され
たデータの読み出しを行うことを特徴とする不揮発性半
導体メモリセルにおけるデータ書き換え及び読み出し方
法。 - 【請求項６】各メモリ素子は３値以上の多値データを記
憶し、 多値データのレベル数の整数倍の数の参照メモリ素子が
各ブロック毎に備えられ、 工程（イ）におけるデータ追加書き込みにおいては、各
メモリ素子及び参照メモリ素子の閾値電圧を、消去レベ
ルの閾値電圧から最も離れた閾値電圧とし、 工程（ロ）におけるデータ消去においては、各メモリ素
子及び参照メモリ素子の閾値電圧を消去レベルの閾値電
圧とし、 工程（ハ）における各メモリ素子に対するデータ書き込
みにおいては、各メモリ素子の閾値電圧を、記憶すべき
データに対応した閾値電圧とし、併せて、参照メモリ素
子のそれぞれの閾値電圧を、多値データに対応した閾値
電圧とすることを特徴とする請求項５に記載の不揮発性
半導体メモリセルにおけるデータ書き換え及び読み出し
方法。 - 【請求項７】不揮発性半導体メモリセルはＮＡＮＤ型で
あることを特徴とする請求項６に記載の不揮発性半導体
メモリセルにおけるデータ書き換え及び読み出し方法。 - 【請求項８】工程（イ）におけるデータ追加書き込みに
おいて、各メモリ素子毎にベリファイ動作を行うことを
特徴とする請求項７に記載の不揮発性半導体メモリセル
におけるデータ書き換え及び読み出し方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15960998A JPH11353884A (ja) | 1998-06-08 | 1998-06-08 | 不揮発性半導体メモリセルにおけるデータ書き換え方法並びにデータ書き換え及び読み出し方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15960998A JPH11353884A (ja) | 1998-06-08 | 1998-06-08 | 不揮発性半導体メモリセルにおけるデータ書き換え方法並びにデータ書き換え及び読み出し方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11353884A true JPH11353884A (ja) | 1999-12-24 |
Family
ID=15697461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15960998A Pending JPH11353884A (ja) | 1998-06-08 | 1998-06-08 | 不揮発性半導体メモリセルにおけるデータ書き換え方法並びにデータ書き換え及び読み出し方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11353884A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7263000B2 (en) | 2002-09-30 | 2007-08-28 | Kabushiki Kaisha Toshiba | NAND type memory with dummy cells adjacent to select transistors being biased at different voltage during data erase |
| US7630261B2 (en) | 2004-02-17 | 2009-12-08 | Kabushiki Kaisha Toshiba | Nand-structured flash memory |
| JP2011070768A (ja) * | 2011-01-12 | 2011-04-07 | Renesas Electronics Corp | 不揮発性半導体記憶装置の書込方法 |
-
1998
- 1998-06-08 JP JP15960998A patent/JPH11353884A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7263000B2 (en) | 2002-09-30 | 2007-08-28 | Kabushiki Kaisha Toshiba | NAND type memory with dummy cells adjacent to select transistors being biased at different voltage during data erase |
| US7692969B2 (en) | 2002-09-30 | 2010-04-06 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device including plural memory cells and a dummy cell coupled to an end of a memory cell |
| US7898867B2 (en) | 2002-09-30 | 2011-03-01 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device including plural memory cells and a dummy cell coupled to an end of a memory cell |
| US8274834B2 (en) | 2002-09-30 | 2012-09-25 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device including plural memory cells and a dummy cell coupled to an end of a memory cell |
| US8482984B2 (en) | 2002-09-30 | 2013-07-09 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device including plural memory cells and a dummy cell coupled to an end of a memory cell |
| US8879326B2 (en) | 2002-09-30 | 2014-11-04 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device including plural memory cells and a dummy cell coupled to an end of a memory cell |
| US7630261B2 (en) | 2004-02-17 | 2009-12-08 | Kabushiki Kaisha Toshiba | Nand-structured flash memory |
| JP2011070768A (ja) * | 2011-01-12 | 2011-04-07 | Renesas Electronics Corp | 不揮発性半導体記憶装置の書込方法 |
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