JPH1145986A - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置

Info

Publication number
JPH1145986A
JPH1145986A JP20171297A JP20171297A JPH1145986A JP H1145986 A JPH1145986 A JP H1145986A JP 20171297 A JP20171297 A JP 20171297A JP 20171297 A JP20171297 A JP 20171297A JP H1145986 A JPH1145986 A JP H1145986A
Authority
JP
Japan
Prior art keywords
conductivity type
region
type impurity
impurity region
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP20171297A
Other languages
English (en)
Inventor
Takeshi Ogishi
毅 大岸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP20171297A priority Critical patent/JPH1145986A/ja
Priority to KR1019980030123A priority patent/KR19990014206A/ko
Publication of JPH1145986A publication Critical patent/JPH1145986A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

(57)【要約】 【課題】動作速度の低下や消費電流の増大を防止でき、
しかも多値データのしきい値電圧の分布幅および分布間
の幅を広くとることができ、書き込み制御を容易にし、
ディスターブ／リテンション特性を改善することができ
る不揮発性半導体記憶装置を提供する。 【解決手段】周辺回路領域ＰＣのｐ型不純物領域１４を
ｎ型の不純物領域１５内に形成する。これにより、少な
くとも読み出し動作時には、基板電圧制御回路により半
導体基板に負電圧を印加しても、ｐ型不純物領域１４が
同時に負にバイアスされてしまうことがなく、動作速度
の低下や消費電流の増大などの不利益が生じることがな
い。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電気的に書き換え
可能な不揮発性メモリ、たとえばフラッシュＥＥＰＲＯ
Ｍ(Electrically Erasable Programmable Read Only Me
mory) 等の不揮発性半導体記憶装置に関するものであ
る。
【０００２】
【従来の技術】たとえばＮＡＮＤ型フラッシュＥＥＰＲ
ＯＭは、一般的に、ｎ型半導体基板にセルアレイ領域用
の第１のｐウェルおよび周辺回路領域用の第２のｐウェ
ルが形成され、第１のｐウェルにはゲート絶縁膜、フロ
ーティングゲート、層間絶縁膜、およびコントロールゲ
ートを積層したメモリセルが構成され、第２のｐウェル
には周辺回路のＮＭＯＳトランジスタが形成されるとと
もに、この第２のｐウェルにＰＭＯＳトランジスタ用の
ｎウェルが形成される。
【０００３】このような構造を有するＮＡＮＤ型フラッ
シュＥＥＰＲＯＭにおいて、消去動作を行う場合には、
ｎ型基板とｐウェルにたとえば２０Ｖ程度の高電圧を印
加し、コントロールゲートに０Ｖを印加すると、フロー
ティングゲートから基板へトンネル電流が流れ、電子が
抜ける。これにより、メモリセルのしきい値電圧Ｖthが
正から負へシフトする。
【０００４】書き込みを動作を行う場合には、ｎ型基
板、ｐウェルおよびソース・ドレイン拡散層を０Ｖに設
定し、コントロールゲートに高電圧（たとえば２０Ｖ）
を印加するとトンネル電流が流れ、フローティングゲー
トに電子が注入される。これにより、メモリセルのしき
い値電圧Ｖthが負から正へシフトする。
【０００５】読み出し動作を行う場合には、ドレイン拡
散層（ビット線）に５Ｖ、ソース拡散層（ソース線）に
０Ｖを印加し、選択されたメモリトランジスタのコント
ロールゲートに０Ｖを、非選択メモリトランジスタのコ
ントロールゲートに５Ｖを与える。非選択メモリトラン
ジスタは、データのいかんにかかわらずオン状態である
必要がある。このため、メモリセルのしきい値電圧Ｖth
は所定の電圧、たとえば３．５Ｖ以下に制御される。選
択されたメモリトランジスタのコントロールゲートに０
Ｖが印加されることにより、データが「１」であればし
きい値電圧Ｖthが負であるため、オン状態（デプレッシ
ョン状態）になりセル電流が流れる。一方、データが
「０」であれば、しきい値電圧Ｖthは正であるため、オ
フ状態（エンハンスメント状態）となりセル電流が流れ
ない。このように、データが「１」であるか「０」であ
るかはビット線からソース線に複数個のセルを通してセ
ル電流が流れるか否かで決まる。
【０００６】ところで、上述した構造のフラッシュＥＥ
ＰＲＯＭでは、セル消去の際、セルアレイが存在する第
１のｐウェルに２０Ｖを印加するときに、ｎ型基板に同
時に高電圧がかかることから、ｎ型基板上には直接トラ
ンジスタを形成することができない。また、周辺回路の
トランジスタが第２のウェルおよび第２のｐウェル内に
形成されたｎウェル上に形成されることから、いわゆる
バルク抵抗が増加し、その結果、メモリ素子のラッチア
ップおよび他の電気特性が低下する。
【０００７】そこで、セルアレイおよびその周辺回路領
域で使用されるバルクを独立して制御できる不揮発性半
導体記憶装置が提案されている。
【０００８】図１１は、この不揮発性半導体記憶装置の
デバイス構造を示す簡略断面図である。この不揮発性半
導体記憶装置は、セルアレイ領域ＣＡおよび周辺回路領
域ＰＣに分けられたｐ型（第１導電型）半導体基板１
と、セルアレイ領域ＣＡの半導体基板の表面部分に形成
されたｐ型不純物領域（ｐウェル）２と、それを包むよ
うに形成されたｎ型（第２導電型）不純物領域（ｎウェ
ル）３と、周辺回路領域ＰＣの半導体基板１の表面部分
に形成されたｐウェル４と、周辺回路領域ＰＣの半導体
基板の表面部分のｎウェル３の形成領域を除く領域に形
成されたｎウェル５とを有している。
【０００９】セルアレイ領域ＣＡのｐウェル２の表面部
分には、ｎ型のソース領域およびドレイン領域と、ｐウ
ェル２上にゲート絶縁膜を介して形成されたフローティ
ングゲートＦＧとフローティングゲートＦＧ上に層間絶
縁膜を介して形成されたコントロールゲートＣＧとから
構成されたメモリセルＭＴ１，ＭＴ２が設けられてい
る。
【００１０】周辺回路領域ＰＣの半導体基板１の表面部
分には、ｎ型のソース領域およびドレイン領域と半導体
基板１上にゲート絶縁膜を介して形成されたゲート電極
とで構成された高耐圧のｎチャネルＭＯＳ（ＮＭＯＳ）
トランジスタ６が設けられている。また、ｐウェル４の
表面部には、ｎ型ソース領域およびドレイン領域と、ｐ
ウェル４上にゲート絶縁膜を介して形成されたゲート電
極とで構成されたＮＭＯＳトランジスタ７が設けられて
いる。さらに、ｎウェル５の表面部には、ｐ型のソース
領域およびドレイン領域と、ｎウェル５上にゲート絶縁
膜を介して形成されたゲート電極とで構成されたｐチャ
ネルＭＯＳ（ＰＭＯＳ）トランジスタ８が設けられてい
る。
【００１１】この不揮発性半導体記憶装置によれば、高
電圧で動作する周辺回路領域ＰＣのＮＭＯＳトランジス
タ６はｐ型半導体基板１に直接形成されることから、高
電圧に対する耐性が向上し、ラッチアップおよび他の電
気特性が低下するという不利益が解消される。
【００１２】
【発明が解決しようとする課題】ところで、ＥＰＲＯ
Ｍ、フラッシュメモリ等の半導体不揮発性記憶装置にお
いては、１個のメモリセルトランジスタに「０」、
「１」の２つの値をとるデータを記録する２値型のメモ
リセル構造が通常である。しかし、最近の不揮発性半導
体記憶装置の大容量化の要望に伴い、１個のメモリセル
トランジスタに少なくとも３値以上のデータを記録す
る、いわゆる、多値型の不揮発性半導体記憶装置が提案
されている（たとえば、「Ａ Ｍｕｌｔｉ−Ｌｅｖｅｌ
３２Ｍｂ Ｆｌａｓｈ Ｍｅｍｏｒｙ」’９５ ＩＳ
ＳＣＣ ｐ１３２〜 参照）。
【００１３】図１２はＮＡＮＤ型フラッシュメモリにお
いて、１個のメモリトランジスタに２ビットからなり４
値をとるデータを記録する場合の、しきい値電圧Ｖｔｈ
レベルとデータ内容（分布）との関係を示す図である。
【００１４】図１２において、縦軸はメモリトランジス
タのしきい値電圧Ｖｔｈを、横軸はメモリトランジスタ
のしきい値分布頻度をそれぞれ表している。また、１個
のメモリトランジスタに記録するデータを構成する２ビ
ットデータの内容は、〔Ｄ２，Ｄ１〕で表され、〔Ｄ
２，Ｄ１〕＝〔１，１〕，〔１，０〕，〔０，１〕，
〔０，０〕の４状態が存在する。すなわち、データ
「０」、データ「１」、データ「２」、データ「３」の
４状態が存在する。そして、しきい値電圧の分布（多値
データの分布）は４値の場合、図１２に示すように、正
側に３個、負側に１個となっている。
【００１５】また、図１３はＮＯＲ型フラッシュメモリ
において、１個のメモリトランジスタに２ビットからな
り４値をとるデータを記録する場合の、しきい値電圧Ｖ
ｔｈレベルとデータ内容（分布）との関係を示す図であ
る。
【００１６】図１３において、縦軸はメモリトランジス
タのしきい値電圧Ｖｔｈを、横軸はメモリトランジスタ
のしきい値分布頻度をそれぞれ表している。また、１個
のメモリトランジスタに記録するデータを構成する２ビ
ットデータの内容は、上述したＮＡＮＤ型と同様に〔Ｄ
２，Ｄ１〕で表され、〔Ｄ２，Ｄ１〕＝〔０，０〕，
〔０，１〕，〔１，０〕，〔１，１〕の４状態が存在す
る。そして、このＮＯＲ型では、しきい値電圧の分布
（多値データの分布）は、図１３に示すように、正側に
４個となっている。
【００１７】ＮＡＮＤ型やＤＩＮＯＲ(DIvided NOR) 型
等のフラッシュメモリにおいては、データの書き換えお
よび読み出しはページ単位で行われる。一般的なＮＡＮ
Ｄ型フラッシュメモリの場合、消去状態（データ
「３」）から第１のプログラム状態（データ「２」）、
第２のプログラム状態（データ「１」）、第３のプログ
ラム状態（データ「０」）にメモリセルトランジスタを
プログラムするためには、ワード線の電圧（ゲート電圧
ＶG ）を一定の電圧、たとえば−２０Ｖに設定した状態
で、書込データが〔１，０〕，〔０，１〕，〔０，０〕
のセルに対して書き込み、具体的にはたとえばビット線
電圧（ドレイン電圧ＶD）を０Ｖ（ゲート電圧ＶG ＝−
２０Ｖ）に設定して書き込みを行い、しきい値電圧Ｖｔ
ｈを分布１０に遷移させる。このとき書き込みデータが
〔１，１〕のセルには、ドレイン電圧ＶD ＝１０Ｖ（ゲ
ート電圧ＶG ＝−２０Ｖ）が加わるが、電界が不十分な
ため、しきい値電圧Ｖｔｈは遷移しない（分布１１のま
ま）。次に、書き込みデータが〔０，１〕，〔０，０〕
のセルに対して書き込みを行う。そして、最後に、書き
込みデータが〔０，０〕のセルに対して書き込みを行
い、多値書き込みを終了する。なお、書き込み動作は、
書き込みベリファイで行われる。
【００１８】読み出し時は、ＮＡＮＤ型の場合、たとえ
ば選択された被選択ワード線の電圧をＶWL00に設定して
読み出しを行い、次にＶWL01に設定して読み出しを行
い、最後に０Ｖに設定して読み出しを行う。この場合、
非選択のワード線の電圧は正側のＶpass（たとえば５
Ｖ）に設定される。そして、３回行った読み出しデータ
におけるハイレベルの個数をカウントし、そのカウント
値（２進数）をＩＯｎ＋１（Ｄ２）、ＩＯｎ（Ｄ１）の
データとする。
【００１９】ところで、ＮＡＮＤ型のフラッシュメモリ
の場合、読み出し時の最も低いワード線電圧は０Ｖであ
ることから、上述した多値構成を実現する場合、分布の
上限から０Ｖの間に２n −１個の分布を割り当てる必要
がある。そのため、分布１個の当たりの分布幅および分
布間の間隔は狭く、書き込み制御に高精度が要求される
とともに、ディスターブ(Disturb)/リテンション(Reten
tion) に弱いという不利益がある。
【００２０】この問題について、さらに具体的に説明す
る。たとえば４値の場合には、多値データとしきい値分
布の対応は図１２に示すように、分布「１０」のデータ
は下限を０．４Ｖに設定して０Ｖで判定している（たと
えば、1996 IEEE International Solid-State Circuits
Conference 、ISSCC96/SESSION 2/FLASH MEMORY/PAPER
TP 2.1:A 3.3V 128Mb Multi-Level NAND Flash Memory
For Mass Storage Applications.pp32-33、参照）。ま
た、ＮＡＮＤ型フラッシュメモリの制約からしきい値電
圧Ｖｔｈの上限はセル電流をより多くするため、非選択
のワード線電圧よりかなり低目に設定する必要がある。
さらに、読み出しディスターブからの制約により、非選
択のワード線電圧は、あまり高く設定できない。このた
め、０Ｖから３．２Ｖの間に３値の分布を配置する必要
があり、極めて精度の高いしきい値電圧Ｖｔｈの制御が
必要となる。また、ディスターブ／リテンションもきび
しくなってきている。
【００２１】また、ＮＯＲ型やＤＩＮＯＲ型フラッシュ
メモリの場合にも、しきい値電圧Ｖｔｈの分布は、図１
３に示すように、正側に４個となっており、非選択のワ
ード線電圧が０Ｖであることから、分布１個の当たりの
分布幅および分布間の間隔は狭く、書き込み制御に高精
度が要求されるとともに、ディスターブ／リテンション
に弱いという不利益がある。
【００２２】そこで、多値データのしきい値電圧の分布
幅および分布間の幅を広くとることができ、書き込み制
御を容易にし、ディスターブ／リテンション特性を改善
することができる不揮発性半導体記憶装置を実現するに
は、たとえばしきい値電圧の分布を負の電圧側に広げる
ことが考えられる。
【００２３】しきい値電圧の分布を負の電圧側に広げる
ために、コントロールゲートＣＧに負電圧を印加する必
要がある。この場合、図１１に示すデバイス構造におい
て、ロー回路(Row Circuit) 等に用いられる高耐圧ＮＭ
ＯＳトランジスタ６のソース・ドレイン拡散層に負電圧
を印加する必要が生じる。しかしながら、図１１に示す
デバイス構造においては、高耐圧ＮＭＯＳトランジスタ
６のソース・ドレイン拡散層に負電圧を印加すると、ｐ
型半導体基板１と順方向バイアスとなってしまう。これ
を解決するためには、ｐ型半導体基板１に負電圧を印加
すればよいが、図１１に示すデバイス構造では、ｐ型不
純物領域（ｐウェル）４も同時に負にバイアスされてし
まう。その結果、動作速度の低下や消費電流の増大など
の不利益が生じる。
【００２４】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、動作速度の低下や消費電流の増
大を防止でき、しかも多値データのしきい値電圧の分布
幅および分布間の幅を広くとることができ、書き込み制
御を容易にし、ディスターブ／リテンション特性を改善
することができる不揮発性半導体記憶装置を提供するこ
とにある。
【００２５】
【課題を解決するための手段】上記目的を達成するた
め、本発明の不揮発性半導体記憶装置は、セルアレイ領
域および周辺回路領域に分けられた第１導電型半導体基
板と、上記セルアレイ領域の半導体基板の表面部分に形
成された第１の第１導電型不純物領域と、上記第１の第
１導電型不純物領域を包むように形成された第１の第２
導電型不純物領域と、上記周辺回路領域の半導体基板の
表面部分に形成された第２の第１導電型不純物領域と、
上記第２の第１導電型不純物領域を包むように形成され
た第２の第２導電型不純物領域とを有する。
【００２６】また、本発明では、上記周辺回路領域の第
１導電型半導体基板の表面部分に形成された第２導電型
ソース領域およびドレイン領域と半導体基板上に形成さ
れたゲート電極とで形成された第１の第２導電型電界効
果トランジスタを有する。
【００２７】また、本発明では、上記第１の第１導電型
不純物領域の表面部には、第２導電型ソース領域および
ドレイン領域と、当該第１の第１導電型不純物領域上に
形成された電荷蓄積層と、当該電荷蓄積層上に形成され
たコントロールゲートとからなる少なくとも１つのメモ
リセルトランジスタが形成されている。
【００２８】また、本発明は、接続されたワード線およ
びビット線への印加電圧に応じて電荷蓄積部に蓄積され
た電荷量が変化し、その変化に応じてしきい値電圧が変
化するメモリセルトランジスタを有し、読み出し時に
は、しきい値電圧に応じて設定されるワード線電圧と蓄
積電荷量に基づくデータをビット線に出力する不揮発性
半導体記憶装置であって、セルアレイ領域および周辺回
路領域に分けられた第１導電型半導体基板と、上記セル
アレイ領域の半導体基板の表面部分に形成された第１の
第１導電型不純物領域と、上記第１の第１導電型不純物
領域を包むように形成された第１の第２導電型不純物領
域と、上記周辺回路領域の半導体基板の表面部分に形成
された第２の第１導電型不純物領域と、上記第２の第１
導電型不純物領域を包むように形成された第２の第２導
電型不純物領域と、上記周辺回路領域の第１導電型半導
体基板の表面部分に形成された第２導電型ソース領域お
よびドレイン領域と半導体基板上に形成されたゲート電
極とで形成された第１の第２導電型電界効果トランジス
タとを有し、上記第１の第１導電型不純物領域の表面部
に、第２導電型ソース領域およびドレイン領域と、当該
第１の第１導電型不純物領域上に形成された電荷蓄積層
と、当該電荷蓄積層上に形成されたコントロールゲート
とからなる少なくとも１つの上記メモリセルトランジス
タが形成されており、かつ、少なくとも読み出し動作時
に、上記半導体基板の電位を負の値に設定する基板電圧
制御回路を有する。
【００２９】また、本発明では、消去時に、上記メモリ
セル領域の第１の第１導電型不純物領域の電位を高電位
に設定し、書き込みおよび読み出し時には基準電位に設
定するウェル電圧制御回路を有する。
【００３０】また、本発明では、上記メモリセル領域は
メモリアレイがＮＡＮＤ構造を有し、 しきい値電圧に
基づく記憶データの分布のうち、最も低い電位領域に分
布する記憶データ分布と、次に低い電位領域に分布する
記憶データ分布の少なくとも一部が負の領域に分布して
いる。
【００３１】また、本発明では、上記メモリセル領域は
メモリアレイがＮＯＲ構造を有し、読み出し時に、非選
択のワード線に負電圧を印加する手段を有する。
【００３２】また、本発明は、接続されたワード線およ
びビット線への印加電圧に応じて電荷蓄積部に蓄積され
た電荷量が変化し、その変化に応じてしきい値電圧が変
化するメモリトランジスタを有し、上記メモリトランジ
スタのしきい値電圧に応じて１個のメモリトランジスタ
に３値以上の多値データを記録し、読み出し時には、し
きい値電圧に応じて設定されるワード線電圧と蓄積電荷
量に基づくデータをビット線に出力するＮＡＮＤ構造の
不揮発性半導体記憶装置であって、セルアレイ領域およ
び周辺回路領域に分けられた第１導電型半導体基板と、
上記セルアレイ領域の半導体基板の表面部分に形成され
た第１の第１導電型不純物領域と、上記第１の第１導電
型不純物領域を包むように形成された第１の第２導電型
不純物領域と、上記周辺回路領域の半導体基板の表面部
分に形成された第２の第１導電型不純物領域と、上記第
２の第１導電型不純物領域を包むように形成された第２
の第２導電型不純物領域と、上記周辺回路領域の第１導
電型半導体基板の表面部分に形成された第２導電型ソー
ス領域およびドレイン領域と半導体基板上に形成された
ゲート電極とで形成された第１の第２導電型電界効果ト
ランジスタとを有し、上記第１の第１導電型不純物領域
の表面部に、第２導電型ソース領域およびドレイン領域
と、当該第１の第１導電型不純物領域上に形成された電
荷蓄積層と、当該電荷蓄積層上に形成されたコントロー
ルゲートとからなる少なくとも１つの上記メモリセルト
ランジスタが形成されており、かつ、少なくとも読み出
し動作時に、上記半導体基板の電位を負の値に設定する
基板電圧制御回路を有し、読み出し時に設定されるワー
ド線電圧のうちの少なくとも一つが負電圧である。
【００３３】また、本発明は、接続されたワード線およ
びビット線への印加電圧に応じて電荷蓄積部に蓄積され
た電荷量が変化し、その変化に応じてしきい値電圧が変
化するメモリトランジスタを有し、上記メモリトランジ
スタのしきい値電圧に応じて１個のメモリトランジスタ
に３値以上の多値データを記録し、読み出し時には、し
きい値電圧に応じて設定されるワード線電圧と蓄積電荷
量に基づくデータをビット線に出力するＮＯＲ構造のメ
モリアレイを有する不揮発性半導体記憶装置であって、
セルアレイ領域および周辺回路領域に分けられた第１導
電型半導体基板と、上記セルアレイ領域の半導体基板の
表面部分に形成された第１の第１導電型不純物領域と、
上記第１の第１導電型不純物領域を包むように形成され
た第１の第２導電型不純物領域と、上記周辺回路領域の
半導体基板の表面部分に形成された第２の第１導電型不
純物領域と、上記第２の第１導電型不純物領域を包むよ
うに形成された第２の第２導電型不純物領域と、上記周
辺回路領域の第１導電型半導体基板の表面部分に形成さ
れた第２導電型ソース領域およびドレイン領域と半導体
基板上に形成されたゲート電極とで形成された第１の第
２導電型電界効果トランジスタとを有し、上記第１の第
１導電型不純物領域の表面部に、第２導電型ソース領域
およびドレイン領域と、当該第１の第１導電型不純物領
域上に形成された電荷蓄積層と、当該電荷蓄積層上に形
成されたコントロールゲートとからなる少なくとも１つ
の上記メモリセルトランジスタが形成されており、か
つ、少なくとも読み出し動作時に、上記半導体基板の電
位を負の値に設定する基板電圧制御回路と、読み出し時
に、非選択のワード線に負電圧を印加する手段とを有す
る。
【００３４】また、本発明では、しきい値電圧に基づく
多値データの分布のうち、最も低い電位領域に分布する
多値データ分布の少なくとも一部が負の領域に分布して
いる。
【００３５】本発明によれば、第２の第１導電型不純物
領域が第２の第２導電型不純物領域内に形成されている
ので、少なくとも読み出し動作時には、基板電圧制御回
路により半導体基板に負電圧を印加しても、第２の第１
導電型不純物領域が同時に負にバイアスされてしまうこ
とがなく、動作速度の低下や消費電流の増大などの不利
益が生じることがない。すなわち、読み出し時に設定さ
れるワード線電圧うち少なくとも１つを負電圧に設定で
き、メモリトセルランジスタのしきい値電圧分布幅、お
よびデータとデータの間隔を広く設定することが可能と
なる。その結果、書き込み制御が容易となり、ディスタ
ーブ／リテンション特性を改善することができる。
【００３６】また、本発明によれば、ＮＡＮＤ構造のメ
モリアレイを有する不揮発性半導体記憶装置では、読み
出し時に設定されるワード線電圧のうち少なくとも一つ
が負電圧に設定され、またＮＯＲ構造のメモリアレイを
有する不揮発性半導体記憶装置では、読み出し時に設定
されるワード線電圧のうち非選択のワード線電圧が負電
圧に設定される。これにより、メモリセルトランジスタ
のしきい値電圧分布幅、およびデータとデータの間隔を
広く設定することが可能となる。その結果、書き込み制
御が容易となり、ディスターブ／リテンション特性を改
善することができる。
【００３７】
【発明の実施の形態】図１は、本発明に係る不揮発性半
導体記憶装置のデバイス構造の一実施形態を示す簡略断
面図である。
【００３８】この不揮発性半導体記憶装置１０は、セル
アレイ領域ＣＡおよび周辺回路領域ＰＣに分けられたｐ
型（第１導電型）半導体基板１１と、セルアレイ領域Ｃ
Ａの半導体基板の表面部分に形成されたｐ型不純物領域
（ｐウェル）１２と、ｐウェル１２を包むように形成さ
れたｎ型（第２導電型）不純物領域（ｎウェル）１３
と、周辺回路領域ＰＣの半導体基板１１の表面部分に形
成されたｐウェル１４と、ｐウェル１４を包むように形
成されたｎウェル１５と、周辺回路領域ＰＣの半導体基
板１１の表面部分のｎウェル１３、ｐウェル１４の形成
領域を除く領域に形成されたｎウェル１６とを有してい
る。
【００３９】セルアレイ領域ＣＡのｐウェル１２の表面
部分には、ｎ型のソース領域およびドレイン領域と、ｐ
ウェル１２上にゲート絶縁膜を介して形成されたフロー
ティングゲートＦＧとフローティングゲートＦＧ上に層
間絶縁膜を介して形成されたコントロールゲートＣＧと
から構成されたメモリセルトランジスタＭＴが設けられ
ている。
【００４０】周辺回路領域ＰＣの半導体基板１１の表面
部分には、ｎ型のソース領域およびドレイン領域と半導
体基板１１上にゲート絶縁膜を介して形成されたゲート
電極とで構成された高耐圧のＮＭＯＳトランジスタ１７
が設けられている。また、ｐウェル１４の表面部には、
ｎ型ソース領域およびドレイン領域と、ｐウェル１４上
にゲート絶縁膜を介して形成されたゲート電極ＧＴとで
構成されたＮＭＯＳトランジスタ１８が設けられてい
る。さらに、ｎウェル１６の表面部には、ｐ型のソース
領域およびドレイン領域と、ｎウェル１６上にゲート絶
縁膜を介して形成されたゲート電極ＧＴとで構成された
ＰＭＯＳトランジスタ１９が設けられている。
【００４１】図１に示すｐ型不純物領域（Ｐウェル）１
２と、それを包むｎ型不純物領域（ｎウェル）１３と、
ｐ型不純物領域（Ｐウェル）１４と、それを包むｎ型不
純物領域（ｎウェル）１５とは同一の形成工程で作るこ
とも可能である。また、ｎ型不純物領域（ｎウェル）１
６とｎ型不純物領域１３、ｎ型不純物領域１５も同一の
形成工程で作ることも可能である。なお、具体的な形成
工程については、一般の方法と同様なためここでは省略
する。
【００４２】このようなデバイス構造を有する不揮発性
半導体記憶装置１０では、少なくとも読み出し動作時に
は、後述する基板電圧制御回路によりｐ型半導体基板１
１に負電圧が印加される。このとき、ｐウェル１４がｎ
ウェル１５内に形成されていることから、ｐウェル１４
が同時に負にバイアスされてしまうことがなく、動作速
度の低下や消費電流の増大などの不利益が生じることが
抑止されている。
【００４３】以下、図１に示すデバイス構造を有する不
揮発性半導体記憶装置１０の具体的な回路構成および機
能について順を追って説明する。
【００４４】図２は、図１の不揮発性半導体記憶装置１
０が適用されるフラッシュメモリのシステム構成図であ
る。このシステムにおいては、図１のセルアレイ領域Ｃ
Ａのｐウェル１２にメモリセルアレイＭＡが形成され、
周辺回路領域ＰＣにロー回路ＲＣおよびカラム回路ＣＣ
が形成されている。
【００４５】メモリセルアレイＭＡは、ｎ本のワード線
ＷＬとｍ本のビット線ＢＬで結線された、ｎ×ｍ個のセ
ル（図示せず）を有し、メモリストリングに対応したワ
ード線毎のｋブロックＢＬ１〜ＢＬｋを有している。各
ワード線ＷＬおよびビット線ＢＬは、セルへのデータ書
き込み／読み出し／消去を制御するローサーキットＲＣ
およびカラムサーキットＣＣに接続され、所望のアドレ
スのセルへのアクセスが制御される。
【００４６】また、本フラッシュメモリは、セルアレイ
領域ＣＡのｐウェル１２の電圧を制御するウェル電圧制
御回路２０と、ｐ型半導体基板１１の電圧を制御し、高
耐圧ＮＭＯＳトランジスタ１７の基板電圧を制御するた
めの基板電圧制御回路２１とを有している。
【００４７】本フラッシュメモリでは、図１に示す高耐
圧ＮＭＯＳトランジスタ１７は、たとえばワード線駆動
回路ＷＤＲＶに用いられ、ＮＭＯＳトランジスタ１８や
ＰＭＯＳトランジスタ１９は、ロー回路ＲＣやカラム回
路ＣＣ等に用いられる。
【００４８】図３は、本発明に係るフラッシュメモリの
メモリセルアレイおよびワード線駆動回路の要部の一例
を示す回路図である。図３において、メモリセルアレイ
ＭＡは、２列のＮＡＮＤ型メモリストリングＭＳＴＲ
１，ＭＳＴＲ２で構成されている。
【００４９】メモリストリングＭＳＴＲ１は、たとえば
フローティングゲートでの電荷の蓄積、放出によりデー
タの書き込み・消去が可能なｎ型のメモリセルトランジ
スタＭＴ１０〜ＭＴ１７が直列に接続され、各メモリセ
ルトランジスタＭＴ１０〜ＭＴ１７のコントロールゲー
トＣＧがそれぞれワード線ＷＬ１０〜ＷＬ１７に接続さ
れている。メモリセルトランジスタＭＴ１０のドレイン
はゲート電極が選択信号供給線ＤＳＧ１に接続されたＮ
ＭＯＳトランジスタからなる選択ゲートＤＳＴ１０を介
してビット線ＢＬ０に接続され、メモリセルトランジス
タＭＴ１７のソースはゲート電極が選択信号供給線ＳＳ
Ｇ１に接続されたＮＭＯＳトランジスタからなる選択ゲ
ートＳＳＴ１０を介して共通ソース線ＳＲＬに接続され
ている。
【００５０】メモリストリングＭＳＴＲ２は、たとえば
フローティングゲートでの電荷の蓄積、放出によりデー
タの書き込み・消去が可能なｎ型のメモリセルトランジ
スタＭＴ２０〜ＭＴ２７が直列に接続され、各メモリセ
ルトランジスタＭＴ２０〜ＭＴ２７のコントロールゲー
トＣＧがそれぞれメモリストリングＭＳＴＲ１と同様に
ワード線ＷＬ１０〜ＷＬ１７に接続されている。メモリ
セルトランジスタＭＴ２０のドレインはゲート電極が選
択信号供給線ＤＳＧ１に接続されたＮＭＯＳトランジス
タからなる選択ゲートＤＳＴ２０を介してビット線ＢＬ
１に接続され、メモリセルトランジスタＭＴ２７のソー
スはゲート電極が選択信号供給線ＳＳＧ１に接続された
ＮＭＯＳトランジスタからなる選択ゲートＳＳＴ２０を
介して共通ソース線ＳＲＬに接続されている。
【００５１】そして、メモリストリングＭＳＴＲ１，Ｍ
ＳＴＲ２の各メモリセルトランジスタＭＴ１０〜ＭＴ１
７、ＭＴ２０〜ＭＴ２７、選択ゲートＤＳＴ１０，ＤＳ
Ｔ２０，ＳＳＴ１０，ＳＳＴ２０はｐウェル１２内に形
成されており、このｐウェル１２がウェル電圧制御回路
２０に接続されている。また、選択ゲートＤＳＴ１０，
ＤＳＴ２０，ＳＳＴ１０，ＳＳＴ２０を構成するＮＭＯ
Ｓトランジスタのしいき値電圧は、たとえば１Ｖ程度に
設定される。
【００５２】また、各メモリセルトランジスタＭＴ１０
〜ＭＴ１７、ＭＴ２０〜ＭＴ２７には、ｎビットの多値
データ、たとえば２ビットからなり４値をとる多値デー
タが格納される。
【００５３】ワード線駆動回路ＷＤＲＶは、各選択信号
供給線ＤＳＧ１，ＳＳＧ１、ワード線ＷＬ０〜ＷＬ７に
対応して設けられた高耐圧ＮＭＯＳトランジスタ１７−
０〜１７−９により構成されている。
【００５４】選択信号供給線ＤＳＧ１がＮＭＯＳトラン
ジスタ１７−０を介して駆動電圧ＶＤＳＧの供給ライン
に接続され，選択信号供給線ＳＳＧ１がＮＭＯＳトラン
ジスタ１７−９を介して駆動電圧ＶＳＳＧの供給ライン
に接続されいる。ワード線ＷＬ０がＮＭＯＳトランジス
タ１７−１を介して駆動電圧ＶＣＧ０の供給ラインに接
続され、ワード線ＷＬ１がＮＭＯＳトランジスタ１７−
２を介して駆動電圧ＶＣＧ１の供給ラインに接続され、
ワード線ＷＬ２がＮＭＯＳトランジスタ１７−３を介し
て駆動電圧ＶＣＧ２の供給ラインに接続され、ワード線
ＷＬ３がＮＭＯＳトランジスタ１７−４を介して駆動電
圧ＶＣＧ３の供給ラインに接続され、ワード線ＷＬ４が
ＮＭＯＳトランジスタ１７−５を介して駆動電圧ＶＣＧ
４の供給ラインに接続され、ワード線ＷＬ５がＮＭＯＳ
トランジスタ１７−６を介して駆動電圧ＶＣＧ５の供給
ラインに接続され、ワード線ＷＬ６がＮＭＯＳトランジ
スタ１７−７を介して駆動電圧ＶＣＧ６の供給ラインに
接続され、ワード線ＷＬ７がＮＭＯＳトランジスタ１７
−８を介して駆動電圧ＶＣＧ７の供給ラインに接続され
ている。
【００５５】そして、高耐圧ＮＭＯＳトランジスタ１７
−０〜１７−９の基板、すなわち、ｐ型半導体基板１１
が基板電圧制御回路２１の制御信号Ｓ２１の出力ライン
に接続され、各ゲート電極はロー回路ＲＣの駆動信号Ｓ
ＲＣの出力ラインに共通に接続されている。ＮＡＮＤス
トリングの場合、読み出し動作時に基板電圧制御回路２
１によりｐ型半導体基板１１に負電圧、たとえば−１Ｖ
が印加され、消去および書き込み動作時には０Ｖが印加
される。
【００５６】図４は本発明に係るＮＡＮＤ型フラッシュ
メモリにおいて、１個のメモリトランジスタに２ビット
からなり４値をとるデータを記録する場合の、しきい値
電圧Ｖｔｈレベルとデータ内容との関係を示す図であ
る。
【００５７】図４において、縦軸はメモリトランジスタ
のしきい値電圧Ｖｔｈを、横軸はメモリトランジスタの
しきい値分布頻度をそれぞれ表している。また、１個の
メモリトランジスタに記録するデータを構成する２ビッ
トデータの内容は、〔Ｄ２，Ｄ１〕で表され、〔Ｄ２，
Ｄ１〕＝〔１，１〕，〔１，０〕，〔０，１〕，〔０，
０〕の４状態が存在する。すなわち、データ「０」、デ
ータ「１」、データ「２」、データ「３」の４状態が存
在する。そして、しきい値電圧Ｖｔｈの分布（多値デー
タの分布）は４値の場合、図４に示すように、正側に２
個、負側に２個となっている。ただし、分布「１０」は
０Ｖを挟んで正側から負側に跨がった状態とすることも
可能である（一部が負側に存在する）。
【００５８】次に、上記構成による消去、書き込み、読
み出し動作について、図４、図５および図６に関連付け
て説明する。なお、書き込みおよび読み出し動作は図３
におけるメモリセルトランジスタＭＴ１０に対して行う
場合を例に説明する。図５は本発明に係るＮＡＮＤ型フ
ラッシュメモリにおいて、読み出し、書き込み、消去動
作時の要部のバイアス条件を示す図、図６は読み出し動
作時の選択されたメモリセルトランジスタの状態とデー
タとの関係を示す図である。
【００５９】まず、消去動作について説明する。消去動
作時には、図５に示すように、ロー回路ＲＣによりワー
ド線駆動回路ＷＤＲＶの高耐圧ＮＭＯＳトランジスタ１
７−０〜１７−９が導通状態に制御され、選択信号供給
線ＤＳＧ１，ＳＳＧ１、ビット線ＢＬ０，ＢＬ１、ソー
ス線ＳＲＬがオープン状態に保持され、ワード線ＷＬ０
〜ＷＬ７の駆動電圧ＶＣＧ０〜ＶＣＧ７が０Ｖに設定さ
れる。そして、ウェル電圧制御回路２０によりｐウェル
１２に対して２０Ｖの高電圧が印加され、基板電圧制御
回路２１によりｐ型半導体基板１１、すなわち高耐圧Ｎ
ＭＯＳトランジスタ１７−０〜１７−９の基板に０Ｖが
印加される。これにより、メモリセルトランジスタＭＴ
１０〜ＭＴ１７，ＭＴ２０〜ＭＴ２７が一括して消去さ
れる。
【００６０】次に、メモリセルトランジスタＭＴ１０に
対する書き込み動作を説明する。この場合、書き込み対
象のメモリセルトランジスタＭＴ１０を含むメモリスト
リングＭＳＴＲ１が接続されたビット線ＢＬ０が０Ｖに
設定され、書き込みを禁止すべきメモリストリングＭＳ
ＴＲ２が接続されたビットＢＬ１が３Ｖに設定される。
また、ロー回路ＲＣによりワード線駆動回路ＷＤＲＶの
高耐圧ＮＭＯＳトランジスタ１７−０〜１７−９が導通
状態に制御され、選択信号供給線ＤＳＧ１の駆動電圧Ｖ
ＤＳＧが３Ｖ、選択信号供給線ＳＳＧ１の駆動電圧ＶＳ
ＳＧが０Ｖに設定される。これにより、ビット線側の選
択ゲートＤＳＴ１０が導通状態に保持され、ソース線側
の選択ゲートＳＳＴ１０，ＳＳＴ２０が非導通状態に保
持される。また、選択ゲートＤＳＴ２０はカットオフ状
態となる。そして、書き込み対象のメモリセルトランジ
スタＭＴ１０が接続されたワード線ＷＬ０の駆動電圧Ｖ
ＣＧ０が２０Ｖに設定され、他のワード線ＷＬ１〜ＷＬ
７の駆動電圧ＶＣＧ１〜ＶＣＧ７が中間の１０Ｖに設定
され、ウェル電圧制御回路２０によりｐウェル１２に対
して０Ｖが印加され、基板電圧制御回路２１によりｐ型
半導体基板１１、すなわち高耐圧ＮＭＯＳトランジスタ
１７−０〜１７−９の基板に０Ｖが印加される。これに
より、メモリセルトランジスタＭＴ１０のみに所望のデ
ータが書き込まれ、他のメモリセルトランジスタＭＴ１
１〜ＭＴ１７，ＭＴ２０〜ＭＴ２７への書き込みは行わ
れない。
【００６１】次に、メモリセルトランジスタＭＴ１０に
格納されたデータの読み出し動作について説明する。な
お、読み出し動作は、記録データが４値を対象にしてい
ることから、第１（１ｓｔ）、第２（２ｎｄ）、および
第３（３ｒｄ）の３回、順に行われる場合を例に説明す
る。
【００６２】第１回目は、読み出し対象のメモリセルト
ランジスタＭＴ１０を含むメモリストリングＭＳＴＲ１
が接続されたビット線ＢＬ０が３Ｖに設定され、ソース
線ＳＲＬが０Ｖに設定される。また、ロー回路ＲＣによ
りワード線駆動回路ＷＤＲＶの高耐圧ＮＭＯＳトランジ
スタ１７−０〜１７−９が導通状態に制御され、選択信
号供給線ＤＳＧ１，ＳＳＴ１の駆動電圧ＶＤＳＧ，ＶＳ
ＳＧが５Ｖに設定される。これにより、ビット線側の選
択ゲートＤＳＴ１０，ＤＳＴ２０、ソース線側の選択ゲ
ートＳＳＴ１０，ＳＳＴ２０が導通状態に保持される。
そして、読み出し対象のメモリセルトランジスタＭＴ１
０が接続されたワード線ＷＬ０の駆動電圧ＶＣＧ０が、
図４に示すように、負の分布に対応して−１Ｖに設定さ
れ、他のワード線ＷＬ１〜ＷＬ７の駆動電圧ＶＣＧ１〜
ＶＣＧ７が５Ｖに設定され、ウェル電圧制御回路２０に
よりｐウェル１２に対して０Ｖが印加され、基板電圧制
御回路２１によりｐ型半導体基板１１、すなわち高耐圧
ＮＭＯＳトランジスタ１７−０〜１７−９の基板に−１
Ｖが印加される。これにより、図６に示すように、メモ
リセルトランジスタＭＴ１０がオン状態の場合には、図
示しない読み出し系回路により読み出しデータは「１
１」であると判断される。一方、オフ状態の場合には、
第２回目の読み出し動作で判断される。
【００６３】第２回目は、読み出し対象のメモリセルト
ランジスタＭＴ１０を含むメモリストリングＭＳＴＲ１
が接続されたビット線ＢＬ０が３Ｖに設定され、ソース
線ＳＲＬが０Ｖに設定される。また、ロー回路ＲＣによ
りワード線駆動回路ＷＤＲＶの高耐圧ＮＭＯＳトランジ
スタ１７−０〜１７−９が導通状態に制御され、選択信
号供給線ＤＳＧ１，ＳＳＴ１の駆動電圧ＶＤＳＧ，ＶＳ
ＳＧが５Ｖに設定される。これにより、ビット線側の選
択ゲートＤＳＴ１０，ＤＳＴ２０、ソース線側の選択ゲ
ートＳＳＴ１０，ＳＳＴ２０が導通状態に保持される。
そして、読み出し対象のメモリセルトランジスタＭＴ１
０が接続されたワード線ＷＬ０の駆動電圧ＶＣＧ０が、
図４に示すように、中間分布に対応して０Ｖに設定さ
れ、他のワード線ＷＬ１〜ＷＬ７の駆動電圧ＶＣＧ１〜
ＶＣＧ７が５Ｖに設定され、ウェル電圧制御回路２０に
よりｐウェル１２に対して０Ｖが印加され、基板電圧制
御回路２１によりｐ型半導体基板１１、すなわち高耐圧
ＮＭＯＳトランジスタ１７−０〜１７−９の基板に−１
Ｖが印加される。これにより、図６に示すように、メモ
リセルトランジスタＭＴ１０がオン状態の場合には、図
示しない読み出し系回路により読み出しデータは「１
０」であると判断される。一方、オフ状態の場合には、
第３回目の読み出し動作で判断される。
【００６４】第３回目は、読み出し対象のメモリセルト
ランジスタＭＴ１０を含むメモリストリングＭＳＴＲ１
が接続されたビット線ＢＬ０が３Ｖに設定され、ソース
線ＳＲＬが０Ｖに設定される。また、ロー回路ＲＣによ
りワード線駆動回路ＷＤＲＶの高耐圧ＮＭＯＳトランジ
スタ１７−０〜１７−９が導通状態に制御され、選択信
号供給線ＤＳＧ１，ＳＳＴ１の駆動電圧ＶＤＳＧ，ＶＳ
ＳＧが５Ｖに設定される。これにより、ビット線側の選
択ゲートＤＳＴ１０，ＤＳＴ２０、ソース線側の選択ゲ
ートＳＳＴ１０，ＳＳＴ２０が導通状態に保持される。
そして、読み出し対象のメモリセルトランジスタＭＴ１
０が接続されたワード線ＷＬ０の駆動電圧ＶＣＧ０が、
図４に示すように、正側分布に対応して１Ｖに設定さ
れ、他のワード線ＷＬ１〜ＷＬ７の駆動電圧ＶＣＧ１〜
ＶＣＧ７が５Ｖに設定され、ウェル電圧制御回路２０に
よりｐウェル１２に対して０Ｖが印加され、基板電圧制
御回路２１によりｐ型半導体基板１１、すなわち高耐圧
ＮＭＯＳトランジスタ１７−０〜１７−９の基板に−１
Ｖが印加される。これにより、図６に示すように、メモ
リセルトランジスタＭＴ１０がオン状態の場合には、図
示しない読み出し系回路により読み出しデータは「０
１」であると判断される。一方、オフ状態の場合には、
読み出しデータは「００」であると判断される。
【００６５】このように、ＮＡＮＤ型ストリングでは、
メモリセルトランジスタのしきい値電圧Ｖthの検査を、
ワード線に負の電圧を印加した読み出し動作によって行
うことが可能である。そこで、図６に示されるような負
のＶｔｈ状態に対応するデータの読み出しが可能であ
る。また、消去時のメモリセルトランジスタのしきい値
電圧Ｖthの検査を、ワード線に負の電圧を印加した消去
ベリファイ動作によって行うことが可能であり、消去ベ
リファイ動作によって、十分な消去が行われていないと
判断される場合、追加消去を行うことによって、消去不
十分のためのストリング誤動作を防ぐことが可能とな
る。
【００６６】以上の説明では、メモリストリングがＮＡ
ＮＤ型ストリングの場合を例に説明したが、以下にメモ
リストリングが図７に示すようなＮＯＲ型ストリングの
場合の動作について、図８、図９および図１０に関連付
けて説明する。なお、図７に示すＮＯＲ型ストリング
は、いわゆるＡＮＤ型構造を有する。ただし、説明の簡
単化のために、各部符号は、図３と同様の符号を用いて
いる。
【００６７】図８は本発明に係るＮＯＲ型フラッシュメ
モリにおいて、１個のメモリトランジスタに２ビットか
らなり４値をとるデータを記録する場合の、しきい値電
圧Ｖｔｈレベルとデータ内容との関係を示す図である。
【００６８】図８において、縦軸はメモリトランジスタ
のしきい値電圧Ｖｔｈを、横軸はメモリトランジスタの
しきい値分布頻度をそれぞれ表している。また、１個の
メモリトランジスタに記録するデータを構成する２ビッ
トデータの内容は、〔Ｄ２，Ｄ１〕で表され、〔Ｄ２，
Ｄ１〕＝〔１，１〕，〔１，０〕，〔０，１〕，〔０，
０〕の４状態が存在する。すなわち、データ「０」、デ
ータ「１」、データ「２」、データ「３」の４状態が存
在する。そして、しきい値電圧Ｖｔｈの分布（多値デー
タの分布）は４値の場合、図８に示すように、正側に３
個、負側に１個となっている。そして、非選択のワード
線電圧として負電圧が与えられる。
【００６９】また、図９は本発明に係るＮＯＲ型フラッ
シュメモリにおいて、読み出し、書き込み、消去動作時
の要部のバイアス条件を示す図、図１０は読み出し動作
時の選択されたメモリセルトランジスタの状態とデータ
との関係を示す図である。
【００７０】まず、消去動作について説明する。消去は
上述したＮＡＮＤ型の場合と同様に行われる。すなわ
ち、消去動作時には、図９に示すように、ロー回路ＲＣ
によりワード線駆動回路ＷＤＲＶの高耐圧ＮＭＯＳトラ
ンジスタ１７−０〜１７−９が導通状態に制御され、選
択信号供給線ＤＳＧ１，ＳＳＧ１、ビット線ＢＬ０，Ｂ
Ｌ１がオープン状態、ソース線ＳＲＬとＰウェル１２が
−５Ｖに保持され、ワード線ＷＬ０〜ＷＬ７の駆動電圧
ＶＣＧ０〜ＶＣＧ７が１０Ｖに設定される。そして、基
板電圧制御回路２１によりｐ型半導体基板１１、すなわ
ち高耐圧ＮＭＯＳトランジスタ１７−０〜１７−９の基
板に０Ｖが印加される。これにより、メモリセルトラン
ジスタＭＴ１０〜ＭＴ１７，ＭＴ２０〜ＭＴ２７が一括
して消去される。
【００７１】次に、メモリセルトランジスタＭＴ１０に
対する書き込み動作を説明する。書き込みも上述したＮ
ＡＮＤ型の場合と同様に行われる。すなわち、書き込み
対象のメモリセルトランジスタＭＴ１０を含むメモリス
トリングＭＳＴＲ１が接続されたビット線ＢＬ０が５Ｖ
に設定され、書き込みを禁止すべきメモリストリングＭ
ＳＴＲ２が接続されたビットＢＬ１が０Ｖに設定され
る。また、ロー回路ＲＣによりワード線駆動回路ＷＤＲ
Ｖの高耐圧ＮＭＯＳトランジスタ１７−０〜１７−９が
導通状態に制御され、選択信号供給線ＤＳＧ１の駆動電
圧ＶＤＳＧが５Ｖ、選択信号供給線ＳＳＧ１の駆動電圧
ＶＳＳＧが０Ｖに設定される。これにより、ビット線側
の選択ゲートＤＳＴ１０が導通状態に保持され、ソース
線側の選択ゲートＳＳＴ１０，ＳＳＴ２０が非導通状態
に保持される。また、選択ゲートＤＳＴ２０はカットオ
フ状態となる。そして、書き込み対象のメモリセルトラ
ンジスタＭＴ１０が接続されたワード線ＷＬ０の駆動電
圧ＶＣＧ０が−１０Ｖに設定され、他のワード線ＷＬ１
〜ＷＬ７の駆動電圧ＶＣＧ１〜ＶＣＧ７が０Ｖ程度に設
定され、ウェル電圧制御回路２０によりｐウェル１２に
対して０Ｖが印加され、基板電圧制御回路２１によりｐ
型半導体基板１１、すなわち高耐圧ＮＭＯＳトランジス
タ１７−０〜１７−９の基板に−１０Ｖが印加される。
これにより、メモリセルトランジスタＭＴ１０のみに所
望のデータが書き込まれ、他のメモリセルトランジスタ
ＭＴ１１〜ＭＴ１７，ＭＴ２０〜ＭＴ２７への書き込み
は行われない。
【００７２】次に、メモリセルトランジスタＭＴ１０に
格納されたデータの読み出し動作について説明する。な
お、読み出し動作は、記録データが４値を対象にしてい
ることから、第１（１ｓｔ）、第２（２ｎｄ）、および
第３（３ｒｄ）の３回、順に行われる場合を例に説明す
る。
【００７３】第１回目は、読み出し対象のメモリセルト
ランジスタＭＴ１０を含むメモリストリングＭＳＴＲ１
が接続されたビット線ＢＬ０が３Ｖに設定され、ソース
線ＳＲＬが０Ｖに設定される。また、ロー回路ＲＣによ
りワード線駆動回路ＷＤＲＶの高耐圧ＮＭＯＳトランジ
スタ１７−０〜１７−９が導通状態に制御され、選択信
号供給線ＤＳＧ１，ＳＳＴ１の駆動電圧ＶＤＳＧ，ＶＳ
ＳＧが５Ｖに設定される。これにより、ビット線側の選
択ゲートＤＳＴ１０，ＤＳＴ２０、ソース線側の選択ゲ
ートＳＳＴ１０，ＳＳＴ２０が導通状態に保持される。
そして、読み出し対象のメモリセルトランジスタＭＴ１
０が接続されたワード線ＷＬ０の駆動電圧ＶＣＧ０が、
図８に示すように、０Ｖに設定され、他のワード線ＷＬ
１〜ＷＬ７の駆動電圧ＶＣＧ１〜ＶＣＧ７が負の電圧で
ある−１Ｖに設定され、ウェル電圧制御回路２０により
ｐウェル１２に対して０Ｖが印加され、基板電圧制御回
路２１によりｐ型半導体基板１１、すなわち高耐圧ＮＭ
ＯＳトランジスタ１７−０〜１７−９の基板に−１Ｖが
印加される。これにより、図１０に示すように、メモリ
セルトランジスタＭＴ１０がオン状態の場合には、図示
しない読み出し系回路により読み出しデータは「１１」
であると判断される。一方、オフ状態の場合には、第２
回目の読み出し動作で判断される。
【００７４】第２回目は、読み出し対象のメモリセルト
ランジスタＭＴ１０を含むメモリストリングＭＳＴＲ１
が接続されたビット線ＢＬ０が３Ｖに設定され、ソース
線ＳＲＬが０Ｖに設定される。また、ロー回路ＲＣによ
りワード線駆動回路ＷＤＲＶの高耐圧ＮＭＯＳトランジ
スタ１７−０〜１７−９が導通状態に制御され、選択信
号供給線ＤＳＧ１，ＳＳＴ１の駆動電圧ＶＤＳＧ，ＶＳ
ＳＧが５Ｖに設定される。これにより、ビット線側の選
択ゲートＤＳＴ１０，ＤＳＴ２０、ソース線側の選択ゲ
ートＳＳＴ１０，ＳＳＴ２０が導通状態に保持される。
そして、読み出し対象のメモリセルトランジスタＭＴ１
０が接続されたワード線ＷＬ０の駆動電圧ＶＣＧ０が、
図８に示すように、中間分布に対応して１Ｖに設定さ
れ、他のワード線ＷＬ１〜ＷＬ７の駆動電圧ＶＣＧ１〜
ＶＣＧ７が負の電圧である−１Ｖに設定され、ウェル電
圧制御回路２０によりｐウェル１２に対して０Ｖが印加
され、基板電圧制御回路２１によりｐ型半導体基板１
１、すなわち高耐圧ＮＭＯＳトランジスタ１７−０〜１
７−９の基板に−１Ｖが印加される。これにより、図１
０に示すように、メモリセルトランジスタＭＴ１０がオ
ン状態の場合には、図示しない読み出し系回路により読
み出しデータは「１０」であると判断される。一方、オ
フ状態の場合には、第３回目の読み出し動作で判断され
る。
【００７５】第３回目は、読み出し対象のメモリセルト
ランジスタＭＴ１０を含むメモリストリングＭＳＴＲ１
が接続されたビット線ＢＬ０が３Ｖに設定され、ソース
線ＳＲＬが０Ｖに設定される。また、ロー回路ＲＣによ
りワード線駆動回路ＷＤＲＶの高耐圧ＮＭＯＳトランジ
スタ１７−０〜１７−９が導通状態に制御され、選択信
号供給線ＤＳＧ１，ＳＳＴ１の駆動電圧ＶＤＳＧ，ＶＳ
ＳＧが５Ｖに設定される。これにより、ビット線側の選
択ゲートＤＳＴ１０，ＤＳＴ２０、ソース線側の選択ゲ
ートＳＳＴ１０，ＳＳＴ２０が導通状態に保持される。
そして、読み出し対象のメモリセルトランジスタＭＴ１
０が接続されたワード線ＷＬ０の駆動電圧ＶＣＧ０が、
図８に示すように、正側分布に対応して２Ｖに設定さ
れ、他のワード線ＷＬ１〜ＷＬ７の駆動電圧ＶＣＧ１〜
ＶＣＧ７が負の電圧である−１Ｖに設定され、ウェル電
圧制御回路２０によりｐウェル１２に対して０Ｖが印加
され、基板電圧制御回路２１によりｐ型半導体基板１
１、すなわち高耐圧ＮＭＯＳトランジスタ１７−０〜１
７−９の基板に−１Ｖが印加される。これにより、図１
０に示すように、メモリセルトランジスタＭＴ１０がオ
ン状態の場合には、図示しない読み出し系回路により読
み出しデータは「０１」であると判断される。一方、オ
フ状態の場合には、読み出しデータは「００」であると
判断される。
【００７６】このように、ＮＯＲ型ストリングでは、非
選択メモリセルのコントロールゲートに負の電圧を印加
するため、通常のＮＯＲ型ストリングでは誤動作の原因
となるようなメモリセルのＶｔｈを負電圧とするような
動作が可能である。
【００７７】以上説明したように、本実施形態によれ
ば、セルアレイ領域ＣＡおよび周辺回路領域ＰＣに分け
られたｐ型（第１導電型）半導体基板１１と、セルアレ
イ領域ＣＡの半導体基板の表面部分に形成されたｐ型不
純物領域（ｐウェル）１２と、ｐウェル１２を包むよう
に形成されたｎ型（第２導電型）不純物領域（ｎウェ
ル）１３と、周辺回路領域ＰＣの半導体基板１１の表面
部分に形成されたｐウェル１４と、ｐウェル１４を包む
ように形成されたｎウェル１５と、周辺回路領域ＰＣの
半導体基板の表面部分のｎウェル１３、ｐウェル１４の
形成領域を除く領域に形成されたｎウェル１６とを有
し、セルアレイ領域ＣＡのｐウェル１２の表面部分に
は、メモリセルＭＴが設けられ、周辺回路領域ＰＣの半
導体基板１１の表面部分には、高耐圧のＮＭＯＳトラン
ジスタ１７が設けられ、ｐウェル１４の表面部には、Ｎ
ＭＯＳトランジスタ１８が設けられ、ｎウェル１６の表
面部には、ＰＭＯＳトランジスタ１９が設けられている
ので、少なくとも読み出し動作時には、基板電圧制御回
路２１によりｐ型半導体基板１１に負電圧を印加して
も、ｐウェル１４が同時に負にバイアスされてしまうこ
とがなく、動作速度の低下や消費電流の増大などの不利
益が生じることがない。すなわち、読み出し時に設定さ
れるワード線電圧のうち少なくとも１つを負電圧に設定
でき、メモリトセルランジスタのしきい値電圧分布幅、
およびデータとデータの間隔を広く設定することが可能
となる。その結果、書き込み制御が容易となり、ディス
ターブ／リテンション特性を改善することができる。
【００７８】なお、上述した実施形態では、読み出し動
作においてしきい値電圧分布の負側から選択ワード線電
圧を設定する場合を例に説明したが、これに限定される
ものではなく、たとえば、中間の分布の電圧から設定し
て、さらに正側か負側を判断してから所定の電圧に設定
するように構成してもよい。
【００７９】
【発明の効果】以上説明したように、本発明によれば、
半導体基板に負電圧を印加しても動作速度の低下や消費
電流の増大などの不利益が生じることがない。そして、
ワード線電圧うち少なくとも１つを負電圧に設定でき、
メモリセルトランジスタのしきい値電圧分布幅、および
データとデータの間隔を広く設定することが可能とな
る。その結果、書き込み制御が容易となり、ディスター
ブ／リテンション特性を改善することができる。
【図面の簡単な説明】
【図１】本発明に係る不揮発性半導体記憶装置の一実施
形態を示す簡略断面図である。
【図２】本発明に係るフラッシュメモリのシステム構成
を示すブロック図である。
【図３】本発明に係るフラッシュメモリのメモリセルア
レイおよびワード線駆動回路の要部の一例を回路図であ
る。
【図４】本発明に係るＮＡＮＤ型フラッシュメモリにお
いて、１個のメモリトランジスタに２ビットからなり４
値をとるデータを記録する場合の、しきい値電圧Ｖｔｈ
レベルとデータ内容との関係を示す図である。
【図５】本発明に係るＮＡＮＤ型フラッシュメモリにお
いて、読み出し、書き込み、消去動作時の要部のバイア
ス条件を示す図である。
【図６】本発明に係るＮＡＮＤ型フラッシュメモリの読
み出し動作時の選択されたメモリセルトランジスタの状
態とデータとの関係を示す図である。
【図７】本発明に係るＮＯＲメモリストリングの一例を
示す等価回路図である。
【図８】本発明に係るＮＯＲ型フラッシュメモリにおい
て、１個のメモリトランジスタに２ビットからなり４値
をとるデータを記録する場合の、しきい値電圧Ｖｔｈレ
ベルとデータの分布との関係を示す図である。
【図９】本発明に係るＮＯＲ型フラッシュメモリにおい
て、読み出し、書き込み、消去動作時の要部のバイアス
条件を示す図である。
【図１０】本発明に係るＮＯＲ型フラッシュメモリの読
み出し動作時の選択されたメモリセルトランジスタの状
態とデータとの関係を示す図である。
【図１１】従来の不揮発性半導体記憶装置のデバイス構
造を示す簡略断面図である。
【図１２】従来のＮＡＮＤ型記憶装置において、１個の
メモリトランジスタに２ビットからなり４値をとるデー
タを記録する場合の、しきい値電圧Ｖｔｈレベルとデー
タの分布との関係を示す図である。
【図１３】従来のＮＯＲ型記憶装置において、１個のメ
モリトランジスタに２ビットからなり４値をとるデータ
を記録する場合の、しきい値電圧Ｖｔｈレベルとデータ
の分布との関係を示す図である。
【符号の説明】
１０…不揮発性半導体記憶装置、ＣＡ…セルアレイ領
域、ＰＣ…周辺回路領域、ＷＤＲＶ…ワード線駆動回
路、ＭＴ，ＭＴ１０〜ＭＴ１７，ＭＴ２０〜ＭＴ２７…
メモリセルトランジスタ、ＷＬ０〜ＷＬ７…ワード線、
ＢＬ０，ＢＬ１…ビット線、ＲＣ…ロー回路、ＣＣ…カ
ラム回路、１１…ｐ型（第１導電型）半導体基板、１２
…ｐ型不純物領域（ｐウェル）、１３…ｎ型（第２導電
型）不純物領域（ｎウェル）、１４…ｐウェル、１５…
ｎウェル、１６…ｎウェル、１７…高耐圧ＮＭＯＳトラ
ンジスタ、１８…ＮＭＯＳトランジスタ、１９…ＰＭＯ
Ｓトランジスタ、２０…ウェル電圧制御回路、２１…基
板電圧制御回路。

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 セルアレイ領域および周辺回路領域に分
    けられた第１導電型半導体基板と、 上記セルアレイ領域の半導体基板の表面部分に形成され
    た第１の第１導電型不純物領域と、 上記第１の第１導電型不純物領域を包むように形成され
    た第１の第２導電型不純物領域と、 上記周辺回路領域の半導体基板の表面部分に形成された
    第２の第１導電型不純物領域と、 上記第２の第１導電型不純物領域を包むように形成され
    た第２の第２導電型不純物領域とを有する不揮発性半導
    体記憶装置。
  2. 【請求項２】 上記周辺回路領域の第１導電型半導体基
    板の表面部分に形成された第２導電型ソース領域および
    ドレイン領域と半導体基板上に形成されたゲート電極と
    で形成された第１の第２導電型電界効果トランジスタを
    有する請求項１記載の不揮発性半導体記憶装置。
  3. 【請求項３】 上記第１の第１導電型不純物領域の表面
    部には、第２導電型ソース領域およびドレイン領域と、
    当該第１の第１導電型不純物領域上に形成された電荷蓄
    積層と、当該電荷蓄積層上に形成されたコントロールゲ
    ートとからなる少なくとも１つのメモリセルトランジス
    タが形成されている請求項１記載の不揮発性半導体記憶
    装置。
  4. 【請求項４】 上記第１の第１導電型不純物領域の表面
    部には、第２導電型ソース領域およびドレイン領域と、
    当該第１の第１導電型不純物領域上に形成された電荷蓄
    積層と、当該電荷蓄積層上に形成されたコントロールゲ
    ートとからなる少なくとも１つのメモリセルトランジス
    タが形成されている請求項２記載の不揮発性半導体記憶
    装置。
  5. 【請求項５】 上記周辺回路領域の第２の第１導電型不
    純物領域の表面部には、第２導電型ソース領域およびド
    レイン領域と、第２の第１導電型不純物領域上に形成さ
    れたゲート電極とで構成された第２の第２導電型電界効
    果トランジスタが形成されている請求項２記載の不揮発
    性半導体記憶装置。
  6. 【請求項６】 接続されたワード線およびビット線への
    印加電圧に応じて電荷蓄積部に蓄積された電荷量が変化
    し、その変化に応じてしきい値電圧が変化するメモリセ
    ルトランジスタを有し、読み出し時には、しきい値電圧
    に応じて設定されるワード線電圧と蓄積電荷量に基づく
    データをビット線に出力する不揮発性半導体記憶装置で
    あって、 セルアレイ領域および周辺回路領域に分けられた第１導
    電型半導体基板と、 上記セルアレイ領域の半導体基板の表面部分に形成され
    た第１の第１導電型不純物領域と、 上記第１の第１導電型不純物領域を包むように形成され
    た第１の第２導電型不純物領域と、 上記周辺回路領域の半導体基板の表面部分に形成された
    第２の第１導電型不純物領域と、 上記第２の第１導電型不純物領域を包むように形成され
    た第２の第２導電型不純物領域と、 上記周辺回路領域の第１導電型半導体基板の表面部分に
    形成された第２導電型ソース領域およびドレイン領域と
    半導体基板上に形成されたゲート電極とで形成された第
    １の第２導電型電界効果トランジスタとを有し、 上記第１の第１導電型不純物領域の表面部に、第２導電
    型ソース領域およびドレイン領域と、当該第１の第１導
    電型不純物領域上に形成された電荷蓄積層と、当該電荷
    蓄積層上に形成されたコントロールゲートとからなる少
    なくとも１つの上記メモリセルトランジスタが形成され
    ており、 かつ、少なくとも読み出し動作時に、上記半導体基板の
    電位を負の値に設定する基板電圧制御回路を有する不揮
    発性半導体記憶装置。
  7. 【請求項７】 消去時に、上記メモリセル領域の第１の
    第１導電型不純物領域の電位を高電位に設定し、書き込
    みおよび読み出し時には基準電位に設定するウェル電圧
    制御回路を有する請求項６記載の不揮発性半導体記憶装
    置。
  8. 【請求項８】 上記メモリセル領域はメモリアレイがＮ
    ＡＮＤ構造を有し、 しきい値電圧に基づく記憶データの分布のうち、最も低
    い電位領域に分布する記憶データ分布と、次に低い電位
    領域に分布する記憶データ分布の少なくとも一部が負の
    領域に分布している請求項６記載の不揮発性半導体記憶
    装置。
  9. 【請求項９】 上記メモリセル領域はメモリアレイがＮ
    ＯＲ構造を有し、 読み出し時に、非選択のワード線に負電圧を印加する手
    段を有する請求項６記載の不揮発性半導体記憶装置。
  10. 【請求項１０】 接続されたワード線およびビット線へ
    の印加電圧に応じて電荷蓄積部に蓄積された電荷量が変
    化し、その変化に応じてしきい値電圧が変化するメモリ
    トランジスタを有し、上記メモリトランジスタのしきい
    値電圧に応じて１個のメモリトランジスタに３値以上の
    多値データを記録し、読み出し時には、しきい値電圧に
    応じて設定されるワード線電圧と蓄積電荷量に基づくデ
    ータをビット線に出力するＮＡＮＤ構造の不揮発性半導
    体記憶装置であって、 セルアレイ領域および周辺回路領域に分けられた第１導
    電型半導体基板と、 上記セルアレイ領域の半導体基板の表面部分に形成され
    た第１の第１導電型不純物領域と、 上記第１の第１導電型不純物領域を包むように形成され
    た第１の第２導電型不純物領域と、 上記周辺回路領域の半導体基板の表面部分に形成された
    第２の第１導電型不純物領域と、 上記第２の第１導電型不純物領域を包むように形成され
    た第２の第２導電型不純物領域と、 上記周辺回路領域の第１導電型半導体基板の表面部分に
    形成された第２導電型ソース領域およびドレイン領域と
    半導体基板上に形成されたゲート電極とで形成された第
    １の第２導電型電界効果トランジスタとを有し、 上記第１の第１導電型不純物領域の表面部に、第２導電
    型ソース領域およびドレイン領域と、当該第１の第１導
    電型不純物領域上に形成された電荷蓄積層と、当該電荷
    蓄積層上に形成されたコントロールゲートとからなる少
    なくとも１つの上記メモリセルトランジスタが形成され
    ており、 かつ、少なくとも読み出し動作時に、上記半導体基板の
    電位を負の値に設定する基板電圧制御回路を有し、 読み出し時に設定されるワード線電圧のうちの少なくと
    も一つが負電圧である不揮発性半導体記憶装置。
  11. 【請求項１１】 しきい値電圧に基づく多値データの分
    布のうち、最も低い電位領域に分布する多値データ分布
    と、次に低い電位領域に分布する多値データ分布の少な
    くとも一部とが負の領域に分布している請求項１０記載
    の不揮発性半導体記憶装置。
  12. 【請求項１２】 接続されたワード線およびビット線へ
    の印加電圧に応じて電荷蓄積部に蓄積された電荷量が変
    化し、その変化に応じてしきい値電圧が変化するメモリ
    トランジスタを有し、上記メモリトランジスタのしきい
    値電圧に応じて１個のメモリトランジスタに３値以上の
    多値データを記録し、読み出し時には、しきい値電圧に
    応じて設定されるワード線電圧と蓄積電荷量に基づくデ
    ータをビット線に出力するＮＯＲ構造のメモリアレイを
    有する不揮発性半導体記憶装置であって、 セルアレイ領域および周辺回路領域に分けられた第１導
    電型半導体基板と、 上記セルアレイ領域の半導体基板の表面部分に形成され
    た第１の第１導電型不純物領域と、 上記第１の第１導電型不純物領域を包むように形成され
    た第１の第２導電型不純物領域と、 上記周辺回路領域の半導体基板の表面部分に形成された
    第２の第１導電型不純物領域と、 上記第２の第１導電型不純物領域を包むように形成され
    た第２の第２導電型不純物領域と、 上記周辺回路領域の第１導電型半導体基板の表面部分に
    形成された第２導電型ソース領域およびドレイン領域と
    半導体基板上に形成されたゲート電極とで形成された第
    １の第２導電型電界効果トランジスタとを有し、 上記第１の第１導電型不純物領域の表面部に、第２導電
    型ソース領域およびドレイン領域と、当該第１の第１導
    電型不純物領域上に形成された電荷蓄積層と、当該電荷
    蓄積層上に形成されたコントロールゲートとからなる少
    なくとも１つの上記メモリセルトランジスタが形成され
    ており、 かつ、少なくとも読み出し動作時に、上記半導体基板の
    電位を負の値に設定する基板電圧制御回路と、 読み出し時に、非選択のワード線に負電圧を印加する手
    段とを有する不揮発性半導体記憶装置。
  13. 【請求項１３】 しきい値電圧に基づく多値データの分
    布のうち、最も低い電位領域に分布する多値データ分布
    の少なくとも一部が負の領域に分布している請求項１２
    記載の不揮発性半導体記憶装置。
JP20171297A 1997-07-28 1997-07-28 不揮発性半導体記憶装置 Pending JPH1145986A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP20171297A JPH1145986A (ja) 1997-07-28 1997-07-28 不揮発性半導体記憶装置
KR1019980030123A KR19990014206A (ko) 1997-07-28 1998-07-27 불휘발성 반도체 기억장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP20171297A JPH1145986A (ja) 1997-07-28 1997-07-28 不揮発性半導体記憶装置

Publications (1)

Publication Number Publication Date
JPH1145986A true JPH1145986A (ja) 1999-02-16

Family

ID=16445688

Family Applications (1)

Application Number Title Priority Date Filing Date
JP20171297A Pending JPH1145986A (ja) 1997-07-28 1997-07-28 不揮発性半導体記憶装置

Country Status (2)

Country Link
JP (1) JPH1145986A (ja)
KR (1) KR19990014206A (ja)

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003338189A (ja) * 2002-05-17 2003-11-28 Hynix Semiconductor Inc Ｎａｎｄ型フラッシュメモリのワードラインデコーダ
JP2004056134A (ja) * 2002-07-18 2004-02-19 Hynix Semiconductor Inc フラッシュメモリセル及びその製造方法とフラッシュメモリセルのプログラム／消去／読出方法
JP2005243211A (ja) * 2004-02-25 2005-09-08 Hynix Semiconductor Inc Ｎａｎｄフラッシュメモリ素子の消去方法
JP2006164407A (ja) * 2004-12-08 2006-06-22 Toshiba Corp 不揮発性半導体記憶装置及びその駆動方法
JP2006172630A (ja) * 2004-12-16 2006-06-29 Toshiba Corp 半導体記憶装置
JP2007026523A (ja) * 2005-07-14 2007-02-01 Toshiba Corp 半導体記憶装置
JP2007172769A (ja) * 2005-12-23 2007-07-05 Toshiba Corp 半導体記憶装置
JP2008103003A (ja) * 2006-10-18 2008-05-01 Toshiba Corp Ｎａｎｄ型フラッシュメモリ
JP2009076680A (ja) * 2007-09-20 2009-04-09 Toshiba Corp 不揮発性半導体記憶装置及びその動作方法
US7525843B2 (en) 2006-12-30 2009-04-28 Sandisk Corporation Non-volatile storage with adaptive body bias
US7554853B2 (en) 2006-12-30 2009-06-30 Sandisk Corporation Non-volatile storage with bias based on selective word line
CN101517652A (zh) * 2006-09-13 2009-08-26 莫塞德技术公司 闪烁多电平阈值分布方案
US7583539B2 (en) 2006-12-30 2009-09-01 Sandisk Corporation Non-volatile storage with bias for temperature compensation
US7583535B2 (en) * 2006-12-30 2009-09-01 Sandisk Corporation Biasing non-volatile storage to compensate for temperature variations
US7751244B2 (en) 2006-12-30 2010-07-06 Sandisk Corporation Applying adaptive body bias to non-volatile storage based on number of programming cycles
JP2012053980A (ja) * 2011-12-13 2012-03-15 Toshiba Corp 半導体記憶装置
US9588883B2 (en) 2011-09-23 2017-03-07 Conversant Intellectual Property Management Inc. Flash memory system
US10572651B2 (en) 2016-02-16 2020-02-25 Samsung Electronics Co., Ltd. Key generating method and apparatus using characteristic of memory

Cited By (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003338189A (ja) * 2002-05-17 2003-11-28 Hynix Semiconductor Inc Ｎａｎｄ型フラッシュメモリのワードラインデコーダ
US7705395B2 (en) 2002-07-18 2010-04-27 Hynix Semiconductor Inc. Flash memory cell and method of manufacturing the same and programming/erasing reading method of flash memory cell
JP2004056134A (ja) * 2002-07-18 2004-02-19 Hynix Semiconductor Inc フラッシュメモリセル及びその製造方法とフラッシュメモリセルのプログラム／消去／読出方法
JP4593088B2 (ja) * 2002-07-18 2010-12-08 株式会社ハイニックスセミコンダクター フラッシュメモリセル及びその製造方法とフラッシュメモリセルのプログラム／消去／読出方法
JP2005243211A (ja) * 2004-02-25 2005-09-08 Hynix Semiconductor Inc Ｎａｎｄフラッシュメモリ素子の消去方法
JP2006164407A (ja) * 2004-12-08 2006-06-22 Toshiba Corp 不揮発性半導体記憶装置及びその駆動方法
JP2006172630A (ja) * 2004-12-16 2006-06-29 Toshiba Corp 半導体記憶装置
US8406056B2 (en) 2005-07-14 2013-03-26 Kabushiki Kaisha Toshiba Semiconductor memory device capable of increasing writing speed
US7933152B2 (en) 2005-07-14 2011-04-26 Kabushiki Kaisha Toshiba Semiconductor memory device capable of increasing writing speed
US8098524B2 (en) 2005-07-14 2012-01-17 Kabushiki Kaisha Toshiba Semiconductor memory device capable of increasing writing speed
JP2007026523A (ja) * 2005-07-14 2007-02-01 Toshiba Corp 半導体記憶装置
JP2007172769A (ja) * 2005-12-23 2007-07-05 Toshiba Corp 半導体記憶装置
US8711621B2 (en) 2006-09-13 2014-04-29 Mosaid Technologies Incorporated Flash multi-level threshold distribution scheme
JP2013257938A (ja) * 2006-09-13 2013-12-26 Mosaid Technologies Inc フラッシュのマルチレベル閾値分布方式
US8462551B2 (en) 2006-09-13 2013-06-11 Mosaid Technologies Incorporated Flash multi-level threshold distribution scheme
CN101517652A (zh) * 2006-09-13 2009-08-26 莫塞德技术公司 闪烁多电平阈值分布方案
JP2010503944A (ja) * 2006-09-13 2010-02-04 モサイド・テクノロジーズ・インコーポレーテッド フラッシュのマルチレベル閾値分布方式
JP2008103003A (ja) * 2006-10-18 2008-05-01 Toshiba Corp Ｎａｎｄ型フラッシュメモリ
US7751244B2 (en) 2006-12-30 2010-07-06 Sandisk Corporation Applying adaptive body bias to non-volatile storage based on number of programming cycles
US7525843B2 (en) 2006-12-30 2009-04-28 Sandisk Corporation Non-volatile storage with adaptive body bias
US7583535B2 (en) * 2006-12-30 2009-09-01 Sandisk Corporation Biasing non-volatile storage to compensate for temperature variations
USRE46498E1 (en) 2006-12-30 2017-08-01 Sandisk Technologies Llc Reducing energy consumption when applying body bias to substrate having sets of NAND strings
US8164957B2 (en) 2006-12-30 2012-04-24 Sandisk Technologies Inc. Reducing energy consumption when applying body bias to substrate having sets of nand strings
US7583539B2 (en) 2006-12-30 2009-09-01 Sandisk Corporation Non-volatile storage with bias for temperature compensation
US7554853B2 (en) 2006-12-30 2009-06-30 Sandisk Corporation Non-volatile storage with bias based on selective word line
US8000146B2 (en) 2006-12-30 2011-08-16 Sandisk Technologies Inc. Applying different body bias to different substrate portions for non-volatile storage
JP2009076680A (ja) * 2007-09-20 2009-04-09 Toshiba Corp 不揮発性半導体記憶装置及びその動作方法
US9588883B2 (en) 2011-09-23 2017-03-07 Conversant Intellectual Property Management Inc. Flash memory system
US10705736B2 (en) 2011-09-23 2020-07-07 Conversant Intellectual Property Management Inc. Flash memory system
JP2012053980A (ja) * 2011-12-13 2012-03-15 Toshiba Corp 半導体記憶装置
US10572651B2 (en) 2016-02-16 2020-02-25 Samsung Electronics Co., Ltd. Key generating method and apparatus using characteristic of memory
US10915621B2 (en) 2016-02-16 2021-02-09 Samsung Electronics Co., Ltd. Key generating method and apparatus using characteristic of memory

Also Published As

Publication number Publication date
KR19990014206A (ko) 1999-02-25

Similar Documents

Publication Publication Date Title
JP3653186B2 (ja) 不揮発性メモリ装置のプログラミング方法
US10381096B2 (en) Semiconductor memory device
US5621684A (en) Nonvolatile semiconductor member with different pass potential applied to the first two adjacent word
US6160739A (en) Non-volatile memories with improved endurance and extended lifetime
US6657894B2 (en) Apparatus and method for programming virtual ground nonvolatile memory cell array without disturbing adjacent cells
KR100366741B1 (ko) 불휘발성 반도체 기억 장치
US6392933B1 (en) EEPROM erasing method
US5790456A (en) Multiple bits-per-cell flash EEPROM memory cells with wide program and erase Vt window
US6380636B1 (en) Nonvolatile semiconductor memory device having an array structure suitable to high-density integrationization
JP4504405B2 (ja) 半導体記憶装置
KR100461486B1 (ko) 불휘발성 반도체 메모리 장치
US5894435A (en) Nonvolatile semiconductor memory device and method of reducing read disturbance
JPH1145986A (ja) 不揮発性半導体記憶装置
JPH10312694A (ja) 半導体不揮発性メモリおよびそのための電源回路
KR101017757B1 (ko) 공통 피웰을 이용하는 낸드 플래시 메모리 및 이의 동작방법
US6141255A (en) 1 transistor cell for EEPROM application
JPH113595A (ja) 不揮発性半導体記憶装置
CN107910033B (zh) 一种eeprom及其擦除、编程和读方法
JP3419969B2 (ja) 不揮発性半導体記憶装置
JPH1186571A (ja) 不揮発性半導体記憶装置およびそのデータ書き込み方法
JP5657063B2 (ja) 半導体記憶装置
JPH1186574A (ja) 不揮発性半導体記憶装置
CN113362873B (zh) 非易失性半导体存储装置及其驱动方法
US6778439B2 (en) Nonvolatile semiconductor memory device with MONOS type memory cell
US20240038304A1 (en) Memory device and operating method of the memory device