JPH113595A

JPH113595A - 不揮発性半導体記憶装置

Info

Publication number: JPH113595A
Application number: JP15627397A
Authority: JP
Inventors: Masanori Yoshimi; 正徳吉見; Shinichi Sato; 眞一里
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1997-06-13
Filing date: 1997-06-13
Publication date: 1999-01-06
Also published as: US6091632A

Abstract

(57)【要約】【課題】製造コストの増加をできるだけ抑えて、書き
込み時のドレインディスターブ耐性を改善した不揮発性
半導体記憶装置（フラッシュメモリ）を提供すること。【解決手段】各ブロックＢＫのメモリセルアレイを、
それぞれ、他のブロックのメモリセルアレイが形成され
るウエルとは分離された独立ウエル上に形成すると共
に、書き込み時において、非選択ブロックのウエルに
は、所定の書き込み時ウエル電圧と比較して、該非選択
ブロックに含まれるメモリセルトランジスタＭＴの閾値
が上昇する方向のバイアス電圧を印加すると共に、非選
択ブロックのメモリセルトランジスタの制御ゲート（ワ
ード線ＷＬ）には、当該メモリセルトランジスタのソー
ス・ドレイン間リーク電流が所定値以下となる範囲内に
おいて、当該メモリセルトランジスタのフローティング
ゲートの電位と、共通ビット線ＢＬを介して当該メモリ
セルトランジスタのドレインに印加される書き込み時ド
レイン電圧との差を小とする方向の電圧を印加する電圧
印加制御手段を設けて成る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置に係るものであり、特に、消去が所定のブロック
単位で行われる構成とした不揮発性半導体記憶装置（フ
ラッシュメモリ）に関するものである。

【０００２】

【従来の技術】まず、本発明に係る不揮発性半導体記憶
装置を構成するメモリセルトランジスタの構成について
説明する。図２は、該メモリセルトランジスタの構成を
示す断面図である。図に於いて、２１はＰ型Ｓｉ基板、
２２および２３は、それぞれ、Ｎ型不純物拡散層により
構成されるソース及びドレイン、２４はフローティング
ゲート、２５は制御ゲートである。

【０００３】次に、該メモリセルトランジスタに於け
る、消去、書き込み、及び読み出し動作について説明す
る。

【０００４】・消去動作＝初期値データ０書き込み動作メモリセルトランジスタのソース及び基板に所定の負電
圧（例えば、−９Ｖ）を印加し（ドレインはフローティ
ング状態）、また、制御ゲートに所定の正電圧（例え
ば、１０Ｖ）を印加して、フローティングゲートからソ
ースに向かう高電界を形成させ、ＦＮ電流により、フロ
ーティングゲートに電子を注入して、メモリセルトラン
ジスタのしきい値を所定値以上（例えば、３Ｖ以上）と
することによって行う。

【０００５】・データ１の書き込み動作メモリセルトランジスタのドレインに所定の正電圧（例
えば、５Ｖ）を印加し、基板を接地し（ソースはフロー
ティング状態）、また、制御ゲートに所定の負電圧（例
えば、−９Ｖ）を印加して、ドレインからフローティン
グゲートに向かう高電界を形成させ、ＦＮ電流により、
フローティングゲートからドレインに電子を引き抜い
て、メモリセルトランジスタのしきい値を所定値（例え
ば、１．５Ｖ）まで下げることによって行う。

【０００６】・データ０の書き込み動作データ０の書き込みの場合は、ドレインに印加する電圧
を接地電位とする。この場合は、フローティングゲート
とドレイン間の電界は低電界となり、ＦＮ電流は発生し
ない。したがって、フローティングゲートから電子は引
き抜かれず、しきい値は所定値以上（３Ｖ以上）に保た
れる（初期値データ０が維持される）。

【０００７】・読み出し動作メモリセルトランジスタの制御ゲートに所定の正電圧
（例えば、３Ｖ）を印加し、ドレインに所定の正電圧
（例えば、１Ｖ）を、また、ソース及び基板は接地し
て、このとき流れるドレイン電流を検出して読み出しを
行う。

【０００８】本発明に係る不揮発性半導体記憶装置は、
上記構成のメモリセルトランジスタが行列状に配置され
て成るメモリセルアレイ、同一行のメモリセルトランジ
スタの制御ゲートを共通接続して成るワード線、同一列
のメモリセルトランジスタのドレインを共通接続して成
るビット線、及び、全メモリセルトランジスタのソース
を共通接続して成る共通ソース線を含むブロックを複数
個有し、消去がブロック単位で行われる特徴であると共
に、各ブロックに於ける同一列のメモリトランジスタの
ドレインが共通接続されるビット線が上記複数のブロッ
クに亙って共通となっている構成を前提とするものであ
る。

【０００９】図３に、本発明の前提となる不揮発性半導
体記憶装置（フラッシュメモリ）の構成図を示す。

【００１０】図に於いて、ＢＫ１、ＢＫ２、…は、メモ
リセルアレイブロックであり、それぞれ、図２に示す構
成のメモリセルトランジスタＭＴが行列状に配置されて
成るメモリセルアレイ、同一行のメモリセルトランジス
タの制御ゲートを共通接続して成るワード線ＷＬ１１、
…、ＷＬ１８、ＷＬ２１、…、ＷＬ２８、同一列のメモ
リセルトランジスタのドレインが共通接続されて成り、
且つ、複数のブロックＢＫ１、ＢＫ２、…に亙って共通
となっているビット線ＢＬ１、ＢＬ２、…、ＢＬｎを含
む。また、メモリセルトランジスタのソースはすべて共
通接続されて共通ソース線ＳＬに接続されている。

【００１１】かかる不揮発性半導体記憶装置において、
消去動作はブロック単位で行われる。勿論、２以上のブ
ロックの同時消去も可能である。例えば、ブロックＢＫ
１の消去を行うときは、基板及び共通ソース線ＳＬに所
定の負電圧（例えば、−９Ｖ）を印加し、ブロックＢＫ
１の全ワード線ＷＬ１１、…、ＷＬ１８に所定の正電圧
（例えば、１０Ｖ）を印加する。なお、このとき、ビッ
ト線ＢＬは、すべて、フローティング状態としておく。
また、非消去ブロックＢＫ２、…のワード線は、すべ
て、フローティング状態又は所定の負電圧（例えば、−
９Ｖ）としておく。これにより、ブロックＢＫ１の全メ
モリセルトランジスタの消去が実行される。なお、他の
ブロック、例えば、ブロックＢＫ２の消去も同時実行す
るときは、該ブロックＢＫ２の全ワード線ＷＬ２１、
…、ＷＬ２８にも所定の正電圧を印加する。

【００１２】書き込み動作はワード線単位で行われる。
例えば、ブロックＢＫ１のワード線ＷＬ１１に接続され
るメモリセルトランジスタＭＴ１１１、１１２、１１
３、…、１１ｎに、それぞれ、データ１、０、１、…、
０を書き込むときは、基板を接地し、共通ソース線ＳＬ
をフローティング状態とし、選択ワード線ＷＬ１１に所
定の負電圧（例えば、−９Ｖ）を印加し（他の非選択ワ
ード線ＷＬ１２、…は、例えば接地電位としておく）、
各ビット線の印加電圧を、ＢＬ１＝５Ｖ、ＢＬ２＝０
Ｖ、ＢＬ３＝５Ｖ、…、ＢＬｎ＝０Ｖに設定する。これ
により、上記各データの各メモリセルトランジスタへの
書き込みが実行される。他のワード線に接続される各メ
モリセルトランジスタへのデータ書き込み時についても
同様である。

【００１３】読み出し動作は、基板と共通ソース線を接
地し、読み出すべきメモリセルトランジスタが接続され
るワード線に所定の正電圧（例えば、３Ｖ）を印加し、
また、読み出すべきメモリセルトランジスタが接続され
るビット線に所定電圧（例えば、１Ｖ）を印加して、ド
レイン電流を検出することにより行われる。

【００１４】ところで、フラッシュメモリによる磁気記
録媒体の置き換えを狙った外部記憶用途においては、磁
気記録媒体並の５１２バイト程度の消去単位を実現する
ことが重要である。上記図３に示すＮＯＲ型フラッシュ
メモリにおいて、消去単位を磁気記録媒体並の５１２バ
イト程度に小さくするには、ビット線の延長方向に沿っ
た方向に細かくブロック分割する必要がある。しかしな
がら、かかる構成とすることにより、同一ビット線上に
多数のブロックが並ぶため、書き込み時に、一つのメモ
リセルトランジスタが受けるドレインディスターブ累積
時間の最大値Ｔ（Ｔ＝単一セルの書き込み時間×（ブロ
ック数−１）×１ブロック内ワード線数×書き換え保証
回数（〜１０⁵回））は、ブロック数の増大に比例して
増大し、書き込み時に於ける非選択セルのドレインディ
スターブ耐性（同一ビット線につながる他のセルへの書
き込みによって受けるストレスの累積に対する耐性）
を、通常の、消去単位が大きいフラッシュメモリと比較
して大幅に改善する必要がある。十分なドレインディス
ターブ耐性を有していない場合は、ドレインディスター
ブによって、記憶データの破壊が生じることになるから
である。

【００１５】かかる技術的課題解決のための従来の一手
法として、各メモリセルアレイブロック間に選択ゲート
を設け、ビット線を階層構造とした、ＤＩＮＯＲ（Ｄｉ
ｖｉｄｅｄｂｉｔ−ｌｉｎｅＮＯＲ）型フラッシュ
メモリが、既に提案されている（Ｈ．ＯＮＯＤＡｅｔ
ａｌ，”ＡＮＯＶＥＬＣＥＬＬＳＴＲＵＣＴＵ
ＲＥＳＵＩＴＡＢＬＥＦＯＲＡ３ＶＯＰＥ
ＲＡＴＩＯＮ，ＳＥＣＴＯＲＥＲＡＳＥＦＬＡＳ
ＨＭＥＭＯＲＹ”，ＩＥＤＭ，１９９２）。

【００１６】上記ＤＩＮＯＲ型フラッシュメモリの構成
図を図４に示す。

【００１７】図３に示す通常のフラッシュメモリとの相
違点は、ビット線が、各ブロック毎に設けられる副ビッ
ト線ＢＬ１１、ＢＬ１２、…、ＢＬ１ｎ（ブロックＢＫ
１）、ＢＬ２１、ＢＬ２２、…、ＢＬ２ｎ（ブロックＢ
Ｋ２）、…と、全ブロックに共通に設けられる主ビット
線ＢＬｍ１、ＢＬｍ２、…、ＢＬｍｎとの階層構造にな
っている点と、各ブロックの各副ビット線ＢＬと、主ビ
ット線ＢＬｍとの間に、それぞれ、選択トランジスタＳ
Ｔ（ＳＴ１１、…、ＳＴ１ｎ、ＳＴ２１、…、ＳＴ２
ｎ、…）が挿入されている点である。例えば、ブロック
ＢＫ１の書き込み時に於いては、主ビット線ＢＬｍ１、
…、ＢＬｍｎと、ブロックＢＫ１の副ビット線ＢＬ１
１、…、ＢＬｎとの間の選択トランジスタＳＴ１１、
…、ＳＴ１ｎのゲートにのみ、オン電圧を印加し、それ
以外の選択トランジスタのゲートには、すべてオフ電圧
を印加する。また、基板は接地し、共通ソース線ＳＬは
フローティング状態として、選択ワード線に所定の負電
圧を印加すると共に、各主ビット線ＢＬｍに、それぞれ
所定の書き込み電圧を印加する。これにより、選択ブロ
ック中の選択ワード線上にある、メモリセルトランジス
タへの書き込みが実行される。

【００１８】図５に、図４に示すＤＩＮＯＲ型フラッシ
ュメモリに於けるビット線方向の断面図を示す。図に於
いて、５１はＰ型Ｓｉ基板、５２はＰ^-型ウエル、５３
はメモリセルトランジスタ（５３１は、ソース又はドレ
イン、５３２は、フローティングゲート［第１層ポリシ
リコン］、５３３は、制御ゲート［第２層ポリシリコ
ン］）、５４は選択トランジスタ（５４１はソース又は
ドレイン、５４２はゲート［第１層ポリシリコン］）、
５５は副ビット線（第３層ポリシリコン）、５６は主ビ
ット線（第１層メタル）、５７は第２層メタル配線（各
ブロックのワード線（副ワード線）を共通接続する主ワ
ード線を構成する）である。

【００１９】かかる構成によれば、あるブロックへの書
き込み時に、他のブロックの副ビット線、すなわち、メ
モリセルトランジスタのドレインには、書き込み電圧が
全く印加されないため、書き込み時に任意のセルが受け
るドレインディスターブを大幅に低減することが可能と
なる。図４及び図５に示す構造に即して具体的に言え
ば、同一ブロック内に設けられる同一副ビット線上の他
の７個のセルに対して書き込みを実行する時間のみとな
る。

【００２０】

【発明が解決しようとする課題】しかしながら、上記従
来のＤＩＮＯＲ型フラッシュメモリに於いては、以下に
示す問題点があった。すなわち、従来のＤＩＮＯＲ型フ
ラッシュメモリに於いては、各ブロック間に選択トラン
ジスタを設け、書き込み時に、選択ブロックのビット線
にのみ書き込み電圧が印加される構成としているので、
各メモリセルトランジスタが受けるドレインディスター
ブの累積時間を大幅に減少させることができるものであ
るが、選択トランジスタを別途設ける構成であるため、
フラッシュメモリのチップ面積が増大するほか、副ビッ
ト線として、第３層ポリシリコンを配線層に用いるた
め、製造プロセス工程数が増加し、チップコストが増大
するという問題点があった。

【００２１】本発明は、上記従来の問題点を解決すべく
なされたものであり、製造コストの増加をできるだけ抑
えて、書き込み時のドレインディスターブ耐性を改善し
た不揮発性半導体記憶装置（フラッシュメモリ）を提供
するものである。

【００２２】

【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、それぞれが、行列状に配置された複数のメ
モリセルトランジスタから成るメモリセルアレイを有す
る複数のブロックを含み、消去が上記ブロック単位で行
われる不揮発性半導体記憶装置であって、各ブロックに
於ける同一列のメモリトランジスタのドレインが共通接
続されるビット線が上記複数のブロックに亙って共通と
なっている不揮発性半導体記憶装置において、各ブロッ
クのメモリセルアレイを、それぞれ、他のブロックのメ
モリセルアレイが形成されるウエルとは分離された独立
ウエル上に形成する構成とすると共に、書き込み時にお
いて、書き込みセルが含まれる選択ブロックのウエルに
は、所定の書き込み時ウエル電圧を印加し、一方、非選
択ブロックのウエルには、上記所定の書き込み時ウエル
電圧と比較して、該非選択ブロックに含まれるメモリセ
ルトランジスタの閾値が上昇する方向のバイアス電圧を
印加すると共に、非選択ブロックのメモリセルトランジ
スタの制御ゲートには、当該メモリセルトランジスタの
ソース・ドレイン間リーク電流が所定値以下となる範囲
内において、当該メモリセルトランジスタのフローティ
ングゲートの電位と、共通ビット線を介して当該メモリ
セルトランジスタのドレインに印加される書き込み時ド
レイン電圧との差を小とする方向の電圧を印加する電圧
印加制御手段を設けて成ることを特徴とするものであ
る。

【００２３】また、上記メモリセルトランジスタが、Ｆ
Ｎ電流による、フローテイングゲートへの電子の注入及
びフローテイングゲートよりの電子の引き抜きにより、
消去及び書き込みが行われる構成のメモリセルトランジ
スタであることを特徴とするものである。

【００２４】更に、非選択ブロックのメモリセルトラン
ジスタのソース・ドレイン間リーク電流の値が、ウエル
及び制御ゲートを接地したときに、メモリセルトランジ
スタのソース・ドレイン間に流れるリーク電流の値以下
となるように、上記非選択ブロックのウエルに印加する
バイアス電圧及び非選択ブロックのメモリセルトランジ
スタの制御ゲートに印加する電圧の値を設定して成るこ
とを特徴とするものである。

【００２５】本発明の不揮発性半導体記憶装置において
は、まず、各メモリセルアレイブロックを、それぞれ、
独立のウエル（絶縁物又は／及びＰＮ接合により、他の
ウエルからは分離されたウエル）上に形成する。これに
より、書き込み時において、非選択ブロックのウエル電
位を、選択ブロックのウエル電位（通常、接地電位に設
定される）とは独立に制御することができ、該電位を、
非選択ブロックに含まれるメモリセルトランジスタの閾
値電圧が上昇する電圧（Ｎチャネルトランジスタの場合
であれば、負の電圧、例えば、−２Ｖ）に設定すること
ができる。ドレインディスターブを低減するためには、
書き込み時に、非選択ブロックのメモリセルトランジス
タの制御ゲートの電圧を調整して、容量結合により、フ
ローティングゲートの電位を制御し、該フローティング
ゲートの電位と、共通ビット線を介して非選択ブロック
のメモリセルトランジスタのドレインに印加される書き
込み時電圧との差をできるだけ小さくして、ドレイン−
フローティングゲート間の電界を緩和することが望まし
い。例えば、上記図２に示すメモリセルトランジスタの
場合であれば、２Ｖ程度の正電圧を印加すればよい。し
かしながら、単に、それだけの制御であれば、非選択ブ
ロックに含まれるメモリセルトランジスタ（特に、デー
タ１が書き込まれているトランジスタ）のソース・ドレ
イン間リーク電流が増加し、該リーク電流を生じたトラ
ンジスタ、及び共通ソース線を介して、高電位の書き込
み電圧（例えば、４Ｖ）が印加されるビット線から、低
電位の書き込み電圧（例えば、０Ｖ）が印加されるビッ
ト線への電流リークが発生して、高電位ビット線の電位
が上がらず、書き込みに時間がかかる、或いは書き込み
ができなくなるといった問題を生じる。この点に鑑み、
本発明においては、上記非選択ブロックのメモリセルト
ランジスタの制御ゲート電圧の制御と併せて、非選択ブ
ロックのウエル電位制御を行い（この制御のために、各
ブロックを、それぞれ、独立のウエル上に形成する構成
としている）、バックゲートバイアス効果により、非選
択ブロックのメモリセルトランジスタの閾値を上昇させ
て、リーク電流を生じにくくし、これにより、ドレイン
ディスターブの低減に対して、より望ましい制御ゲート
電圧の印加を可能としているものである。

【００２６】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して詳細に説明する。

【００２７】図１は、本発明の一実施形態であるフラッ
シュメモリの回路構成図である。本実施形態は、消去単
位である１ブロックの容量を５１２バイトとしている
が、本発明に於いては、消去単位を構成する１ブロック
の容量は、５１２バイトに限定されるものではなく、任
意の容量とすることができるものである。図１に示す通
り、回路図的には、上記図３に示す従来の通常のフラッ
シュメモリと同一の構成となっている。

【００２８】図に於いて、ＢＫ１、ＢＫ２、…、ＢＫ１
２８は、メモリセルアレイブロック（セクタ）であり、
それぞれ、上記図２に示す構成のメモリセルトランジス
タＭＴが行列状に配置されて成るメモリセルアレイ、同
一行のメモリセルトランジスタの制御ゲートを共通接続
して成るワード線ＷＬ１１、…、ＷＬ１４、ＷＬ２１、
…、ＷＬ２４、……、ＷＬ１２８４、同一列のメモリセ
ルトランジスタのドレインが共通接続されて成り、且
つ、複数のブロックＢＫ１、ＢＫ２、…、ＢＫ１２８に
亙って共通となっているビット線ＢＬ１、ＢＬ２、…、
ＢＬ１０２４を含む。また、メモリセルトランジスタの
ソースは、すべて共通接続されて共通ソース線ＳＬに接
続されている。各ブロックに含まれるメモリセルトラン
ジスタの総数は１０２４×４＝４０９６、すなわち、各
ブロックの容量は５１２バイト（４０９６ビット）とな
っている。なお、本発明に於ける、ビット線方向のブロ
ック数、並びに、各ブロックのメモリ容量、ワード線
数、及びビット線数は、上記本実施形態に於ける数値に
限定されるものではなく、任意の値とすることができる
ものである。

【００２９】本実施形態の特徴は、図１に於けるビット
線方向の断面図である図６に表れている。

【００３０】図に於いて、６１は、Ｐ型Ｓｉ基板、６２
は、Ｎ型ウエル（深いウエル）である。６３、…は、Ｎ
型ウエル６２上に形成されたＰ^-型ウエルであり、該各
Ｐ^-型ウエル上に、それぞれ、各メモリセルアレイブロ
ックのメモリセルトランジスタが形成されている。６
４、…は、各Ｐ^-型ウエル６３間を分離するために形成
されたＮ型ウエルである。６５は、メモリセルトランジ
スタであり、６５１は、そのソース又はドレイン、６５
２はフローティングゲート、６５３は制御ゲートであ
る。なお、図６に於いては、ビット線等は省略してい
る。図６に示すように、各ブロックのメモリセルアレイ
を、それぞれ、独立して設けられているウエル上に形成
している点が、本発明に於ける構造上の特徴点である。

【００３１】製造方法は、以下の通りである。

【００３２】Ｐ型Ｓｉ基板６１上に、エピタキシャル成
長又は不純物イオン注入等により、Ｎ型ウエル６２を形
成する。次いで、同様に、エピタキシャル成長又は不純
物イオン注入等により、全面にＰ^-型ウエル６３’を形
成する。しかる後、該Ｐ^-型ウエル６３’を、複数のＰ^-
型ウエル６３、…に分離するために、所定部分に、Ｎ型
不純物をイオン注入して、分離用のＮ型ウエル６４、…
を形成する。このＮ型ウエル６４による分離幅は、従来
技術の選択ゲートを設ける場合のブロック間間隔と同程
度以下にすることが可能であり、したがって、従来（Ｄ
ＩＮＯＲ型）と比較して、チップ面積の縮小を図ること
ができるものである。次いで、通常の製造工程により、
フローティングゲートを有するメモリセルトランジスタ
を形成する。その後も、従来と同様の工程により、ビッ
ト線等を形成して、最終的なフラッシュメモリの構造を
得る。ビット線が、単一層のポリシリコン等から成る構
成であるため、従来のＤＩＮＯＲ型フラッシュメモリに
於いて問題となった、製造工程数の増加もないものであ
る。

【００３３】Ｐ^-型ウエル６３と分離用Ｎ型ウエル６４
の形成については、以下の方法によってもよい。Ｎ型ウ
エル６２を形成した後、マスクを用いた、Ｐ型不純物の
選択的イオン注入によって、Ｐ^-型ウエル６３、…を形
成し、その後、更に、別のマスクを用いた、Ｎ型不純物
の選択的イオン注入によって、分離用Ｎ型ウエル６４、
…を形成する方法によってもよい。なお、このとき、Ｎ
型ウエル６２の不純物濃度が、分離用に充分な濃度であ
るときは、上記Ｎ型不純物の選択的イオン注入を行う必
要はない。

【００３４】本実施形態に於いて、書き込み時に１個の
セルが受けるドレインディスターブ累積時間の最大値
は、図３に示す従来のフラッシュメモリと同様で、単一
セルの書き込み時間×（ブロック数−１）×１ブロック
内ワード線数×書き換え保証回数であり、例えば、１ms
ec×１２７×４×１０⁵＝５．０８×１０⁴ｓｅｃとなる
が、各ドレインディスターブの大きさを小さくできるこ
とにより、ドレインディスターブ耐性の改善を図ってい
るものである。

【００３５】ドレインディスターブは、フローティング
ゲートとドレイン間の電界の大きさに比例して大きくな
るため、非選択ブロックのワード線に正の電圧（例え
ば、２Ｖ）を印加し、容量結合により、フローティング
ゲートの電位を上げることで、フローティングゲート−
ドレイン間の電界を小さくすることにより、ドレインデ
ィスターブを小さくすることができる。しかしながら、
フローティングゲートの電位を高くすれば、非選択ブロ
ックのメモリセルトランジスタのソース・ドレイン間に
リーク電流が生じ、高電位ビット線−低電位ビット線間
で、大きな電流が流れて、選択ブロックのメモリセルト
ランジスタのドレイン電圧が上がらず、その結果とし
て、選択ブロックに於ける書き込みに長時間を要する、
或いは、書き込みそのものができなくなるという問題を
生じる。そのため、本発明に於いては、更に、非選択ブ
ロックのウエルに所定の負電圧（例えば、−２Ｖ）を印
加することで、非選択ブロックのメモリセルトランジス
タの閾値を高くして、フローティングゲートの電位を高
くしても、メモリセルトランジスタのリーク電流を抑え
ることを可能としている。これにより、書き込み特性を
劣化させることなく、ドレインディスターブを改善する
ことが可能となるものである。なお、書き込みセルが含
まれる選択ブロックのウエルには、通常の書き込み時ウ
エル電圧である接地電位を印加する。

【００３６】非選択ブロックのＰ型ウエル６３へのバッ
クゲートバイアス値、及びワード線ＷＬへの正の電圧値
は、非選択ブロックのメモリセルトランジスタのリーク
電流値が、Ｐ型ウエル６３とワード線ＷＬを、それぞれ
接地したときに、メモリセルトランジスタのソース・ド
レイン間に流れるリーク電流値以下となるように設定す
る。

【００３７】図７に、そのフローティングゲートにコン
タクトをとった評価用メモリセルトランジスタにおい
て、ウエル電位（Ｖｓｂ）を、それぞれ、Ｖｓｂ＝０Ｖ
と、Ｖｓｂ＝−２Ｖとした場合の、Ｉｓｄ（ソース・ド
レイン電流）−Ｖｆｇ（フローティングゲート電位）特
性を示す。メモリセルトランジスタのＰウエルに負電圧
を印加することで、バックゲートバイアス効果により、
メモリセルトランジスタのＶｔ，ｆｇ（閾値）は上昇
し、メモリセルトランジスタのＩｓｄ−Ｖｆｇ特性は、
右方向にシフトする。これにより、メモリセルトランジ
スタ当たりのソース・ドレイン間のリーク電流の許容範
囲を満たすＶｆｇの上限値は、０．２５Ｖから０．８５
Ｖまで上昇する。メモリセルトランジスタに於いて、フ
ローティングゲートに電子が蓄積されていない状態（Ｑ
＝０）で、Ｖｓｂ＝−２Ｖ、書き込みドレイン電圧Ｖｄ
＝４．５Ｖを印加したとき、Ｖｆｇ≦０．８５Ｖを満た
すＶｃｇ（制御ゲート電位、すなわち、ワード線電位）
は、容量結合の下式より、Ｖｆｇ＝ＧＣＲ×Ｖｃｇ＋ＤＣＲ×Ｖｄ＋ＳＣＲ×Ｖｓ
＋ＳＢＣＲ×Ｖｓｂ但し、ＧＣＲ：ゲート・カップリング・レシオＤＣＲ：ドレイン・カップリング・レシオＳＣＲ：ソース・カップリング・レシオＳＢＣＲ：ウエル・カップリング・レシオ通常、各カップリング・レシオは、ＧＣＲ＝０．５９、
ＤＣＲ＝０．１１、ＳＣＲ＝０．１６、ＳＢＣＲ＝０．
１２程度の値に設定されるため、これらの値を用いて計
算すると、Ｖｃｇ≦１．０Ｖとなる。

【００３８】したがって、書き込み時に、非選択ブロッ
クのＰウエルにＶｓｂ＝−２Ｖ、非選択ブロックの各ワ
ード線にＶｃｇ＝１Ｖを印加すれば、メモリセルトラン
ジスタのソース・ドレイン間リーク電流を、リーク電流
の許容範囲に抑えて、書き込み特性を劣化させることな
く、ドレインディスターブ耐性を改善することができ
る。

【００３９】図８に、ウエル電位をＶｓｂ＝−２Ｖと
し、ワード線電位をＶｃｇ＝１Ｖとした場合と、従来
の、ウエル電位をＶｓｂ＝０Ｖ、ワード線電位をＶｃｇ
＝０Ｖとした場合の、メモリセルトランジスタのドレイ
ンディスターブにおけるドレイン電圧Ｖｄと素子寿命
（ＬｉｆｅＴｉｍｅ）との関係を示す。図に示すよう
に、Ｖｃｇ＝１Ｖを印加することで、フローティングゲ
ートの電位を高くすることができるため、ドレイン−フ
ローティングゲート間の電界を低くすることが可能とな
り、素子寿命は、１桁以上改善された。

【００４０】

【発明の効果】以上詳細に説明したように、本発明によ
れば、製造コストの増加を抑えて、ドレインディスター
ブ耐性の大幅改善を図ることができる極めて有用な不揮
発性半導体記憶装置を提供することができるものであ
る。

【００４１】なお、本発明と同様の目的を達成したもの
として、特開平８−１５３３９６号公報に示される不揮
発性半導体記憶装置があるが、該不揮発性半導体記憶装
置においては、全ブロックが共通の基板上に形成される
構成であるため、負電圧が、書き込みセルが含まれる選
択ブロックの基板にも印加され、これにより、書き込み
セルが含まれる選択ブロックのメモリセルトランジスタ
に於けるゲートディスターブが大きくなるという問題点
を生じる。本発明によれば、各ブロック毎にウエルが分
離されており、選択ブロックのウエルには通常の書き込
み時ウエル電圧を印加する構成としているので、書き込
みセルが含まれる選択ブロックのメモリセルトランジス
タに於けるゲートディスターブが増大するという問題点
を全く生じないものであり、ディスターブ耐性が更に改
善された不揮発性半導体記憶装置を得ることができるも
のである。

【図面の簡単な説明】

【図１】本発明の一実施形態であるフラッシュメモリの
回路構成図である。

【図２】本発明に係る不揮発性半導体記憶装置を構成す
るメモリセルトランジスタの構成を示す断面図である。

【図３】本発明の前提となる不揮発性半導体記憶装置の
回路構成図である。

【図４】従来のＤＩＮＯＲ型フラッシュメモリの回路構
成図である。

【図５】図４に示すＤＩＮＯＲ型フラッシュメモリに於
けるビット線方向の断面図である。

【図６】図１に示す本発明の一実施形態のフラッシュメ
モリに於けるビット線方向の断面図である。

【図７】フローティングゲートにコンタクトをとった評
価用メモリセルトランジスタにおいて、ウエル電位（Ｖ
ｓｂ）を、それぞれ、Ｖｓｂ＝０Ｖと、Ｖｓｂ＝−２Ｖ
とした場合の、Ｉｓｄ（ソース・ドレイン電流）−Ｖｆ
ｇ（フローティングゲート電位）特性を示す図である。

【図８】ウエル電位をＶｓｂ＝−２Ｖとし、ワード線電
位をＶｃｇ＝１Ｖとした場合と、従来の、ウエル電位を
Ｖｓｂ＝０Ｖ、ワード線電位をＶｃｇ＝０Ｖとした場合
の、メモリセルトランジスタのドレインディスターブに
おけるドレイン電圧Ｖｄと素子寿命（ＬｉｆｅＴｉｍ
ｅ）との関係を示す図である。

【符号の説明】

ＢＫ１、… メモリセルアレイブロックＭＴメモリセルトランジスタＷＬ１１、… ワード線ＢＬ１、… ビット線６３、… Ｐ^-型ウエル６４、… 分離用Ｎ型ウエル６５メモリセルトランジスタ６５１ソース／ドレイン６５２フローティングゲート６５３制御ゲート

Claims

【特許請求の範囲】

【請求項１】それぞれが、行列状に配置された複数の
メモリセルトランジスタから成るメモリセルアレイを有
する複数のブロックを含み、消去が上記ブロック単位で
行われる不揮発性半導体記憶装置であって、各ブロック
に於ける同一列のメモリトランジスタのドレインが共通
接続されるビット線が上記複数のブロックに亙って共通
となっている不揮発性半導体記憶装置において、各ブロックのメモリセルアレイを、それぞれ、他のブロ
ックのメモリセルアレイが形成されるウエルとは分離さ
れた独立ウエル上に形成する構成とすると共に、書き込み時において、書き込みセルが含まれる選択ブロ
ックのウエルには、所定の書き込み時ウエル電圧を印加
し、一方、非選択ブロックのウエルには、上記所定の書
き込み時ウエル電圧と比較して、該非選択ブロックに含
まれるメモリセルトランジスタの閾値が上昇する方向の
バイアス電圧を印加すると共に、非選択ブロックのメモ
リセルトランジスタの制御ゲートには、当該メモリセル
トランジスタのソース・ドレイン間リーク電流が所定値
以下となる範囲内において、当該メモリセルトランジス
タのフローティングゲートの電位と、共通ビット線を介
して当該メモリセルトランジスタのドレインに印加され
る書き込み時ドレイン電圧との差を小とする方向の電圧
を印加する電圧印加制御手段を設けて成ることを特徴と
する不揮発性半導体記憶装置。
【請求項２】上記メモリセルトランジスタが、ＦＮ電
流による、フローテイングゲートへの電子の注入及びフ
ローテイングゲートよりの電子の引き抜きにより、消去
及び書き込みが行われる構成のメモリセルトランジスタ
であることを特徴とする、請求項１に記載の不揮発性半
導体記憶装置。
【請求項３】非選択ブロックのメモリセルトランジス
タのソース・ドレイン間リーク電流の値が、ウエル及び
制御ゲートを接地したときに、メモリセルトランジスタ
のソース・ドレイン間に流れるリーク電流の値以下とな
るように、上記非選択ブロックのウエルに印加するバイ
アス電圧及び非選択ブロックのメモリセルトランジスタ
の制御ゲートに印加する電圧の値を設定して成ることを
特徴とする、請求項１又は２に記載の不揮発性半導体記
憶装置。