JP3570038B2 - 半導体不揮発性記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、電気的に書き換え可能な不揮発性メモリ、たとえばフラッシュＥＥＰＲＯＭなどの半導体不揮発性記憶装置に関するものである。
【０００２】
【従来の技術】
半導体記憶装置、たとえばＤＲＡＭ回路などで採用される、ビット線とこれと相補的レベルをとる反ビット線の対線配置として、いわゆる差動型（フリップ−フロップ型を含む）センス方式では、差動センスアンプのリファレンスレベルを生成するため、データを読み取る側と反対側の反ビット線には、ストレージセルに対応したダミーセルというリファレンス用セルが配置される。
【０００３】
ところで、従来、フラッシュＥＥＰＲＯＭ、特に、ビット線が主ビット線と副ビット線とに階層化され、メモリアレイ内が選択ゲートにより分割されたいわゆるＤＩＮＯＲ型、あるいはコンタクトレス型のものは、高速化などに有利でＤＲＡＭ回路などで採用されている、いわゆる折り返しビット線（Ｆｏｌｄｅｄ Ｂｉｔ Ｌｉｎｅ） 方式を採用することができなかった。
これは、たとえばＤＩＮＯＲ型の場合、図１４に示すように、互いに隣合う主ビット線ＢＬ，ＢＬＢでメモリセルのブロック１とブロック２、ブロック３とブロック４がビット線方向に対し同じ向きになっており、各メモリセルのゲートはそれぞれ共通のワード線ＷＬ１ａ〜ＷＬ４ａ，ＷＬ１ｂ〜ＷＬ４ｂに接続され、かつ選択ゲート５と選択ゲート６、および選択ゲート７と選択ゲート８を構成するＭＯＳトランジスタのゲートもそれぞれ共通の選択信号線ＳＧ１，ＳＧ２に接続されていることから、たとえばメモリセルブロック２のメモリセルＭ２を選択した場合、選択を所望しないメモリセルブロック１のメモリセルＭ１まで選択されてしまうためである。
【０００４】
このため、ＤＩＮＯＲ型、あるいはコンタクトレス型等のフラッシュＥＥＰＲＭには、センスアンプを中心にして対線となるデータ線を位置的に離し、各データ線にストレージセルとしてのメモリセルアレイ、ダミーセルをそれぞれ接続する開放型ビット線（Ｏｐｅｎ Ｂｉｔ Ｌｉｎｅ） 方式（たとえば、文献１：”Ａ Ｑｕｉｃｋ Ｉｎｔｅｌｌｉｇｅｎｔ Ｐｒｏｇｒａｍ Ａｒｃｈｉｔｅｃｔｕｒｅ ｆｏｒ ３Ｖ−ｏｎｌｙ ＮＡＮＤ−ＥＥＰＲＯＭＳ” ；Ｓｙｍｐｏ．ＶＬＳＩ Ｃｉｒ．ｐｐ２０−２１，１９９２ 参照）が採用されている。
【０００５】
【発明が解決しようとする課題】
しかしながら、上述した開放型ビット線方式では、対線配置といってもそれらが位置的に離れているため、対線間の電気的特性に不均衡が生じ易く、さらに周辺回路などの他の導体から対線に結合する雑音電圧を完全に等しくできないため、ノイズの影響が折り返しビット線方式に比べて大きく、センスアンプの高感度化が図り難く、高速化を図ることが困難であるという問題があった。
【０００６】
また、折り返しビット線方式にするために、分割ビット線構成とした、分割ビット線方式（文献２：”Ｈｉｇｈ Ｓｐｅｅｄ Ｐａｇｅ Ｍｏｄｅ Ｓｅｎｓｉｎｇ Ｓｃｈｅｍｅ ｆｏｒ ＥＰＲＯＭ’ｓ ａｎｄ Ｆｌａｓｈ ＥＥＰＲＯＭ’ｓ ｕｓｉｎｇ Ｄｉｖｉｄｅｄ Ｂｉｔ Ｌｉｎｅ Ａｒｃｈｉｔｅｃｔｕｒｅ”；Ｓｙｍｐｏ ＶＬＳＩ Ｃｉｒ．ｐｐ９７−９８，１９９０）が提案されている。
しかし、この分割ビット線方式では、せっかく開いたビット線と反ビット線とに電位差が分割ビット線を接続してセンスする必要上、半分の電位差に減じてしまう。
【０００７】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、折り返しビット線方式を採用でき、読み出し時間などの高速化を図れる半導体不揮発性記憶装置を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、本発明は、第１および第２のビット線をセンスアンプに対して並列接続してなる差動型センス方式を採用する半導体不揮発性記憶装置であって、第１および第２の選択ゲートと、上記第１の選択ゲートを介して上記第１のビット線に接続された少なくとも一つのメモリセルを備えた第１のメモリセルブロックと、上記第１のメモリセルブロックの備えるメモリセルと共通のワード線に接続されるととも、上記第２の選択ゲートを介して上記第２のビット線に接続された少なくとも一つのメモリセルを備えた第２のメモリセルブロックとを有し、上記第１の選択ゲートと上記第２の選択ゲートとは、それぞれ異なる選択信号線に接続され、それぞれ選択信号に応じて第１のメモリセルブロックと第１のビット線、および第２のメモリセルブロックと第２のビット線とを選択的に接続する。
【０００９】
また、本発明の半導体不揮発性記憶装置では、複数の第１の選択ゲートを介して第１のビット線にそれぞれ接続された複数の第１のメモリセルブロックおよび複数の第２の選択ゲートを介して第２のビット線にそれぞれ接続された複数の第２のメモリセルブロックがアレイ状に配置され、共通のワード線に接続された第１のメモリセルブロックおよび第２のメモリセルブロックを第１のビット線および第２のビット線にそれぞれ接続する第１の選択ゲートと第２の選択ゲートとがそれぞれメモリセルブロックを挟んでビット線方向に対し反対側に配置され、互いに隣合い、異なるワード線に接続された第１および第２のメモリセルブロックをそれぞれ第１のビット線および第２のビット線に接続する第１の選択ゲートおよび第２の選択ゲートとが共通の選択信号線に接続されている。
【００１０】
また、本発明の半導体不揮発性記憶装置では、所定動作時に、第１および第２のビット線のうちいずれか一方のビット線の電位を第１の電位に保持させ、他方のビット線の電位を第１の電位と差を持たせた第２の電位に所定時間設定する手段を有する
【００１１】
また、本発明の半導体不揮発性記憶装置では、上記第１および第２の選択ゲートは、それぞれメモリセルとビット線との間に、選択トランジスタが２段縦続接続され、２つの選択トランジスタのうちのいずれか一方がデプレッション型トランジスタにより構成されている。
そして、上記デプレッション型トランジスタは、チャネル領域に所定濃度の不純物を注入して構成され、あるいは上記デプレッション型トランジスタは、電荷蓄積層を有するトランジスタからなり、当該電荷蓄積層からプログラミングにより電荷を放出して構成されている。
【００１２】
また、本発明は、上記第１および第２のビット線は、１本の主ビット線と、メモリセルトランジスタが接続され、上記主ビット線に対して並列に配置された複数の副ビット線とを有し、上記第１および第２の選択ゲートは、上記主ビット線と各副ビット線との間に設けられ、各副ビット線を選択的に接続するそれぞれが２段に縦続接続された選択トランジスタからなり、上記２段の選択ゲートのいずれか一方の選択トランジスタが、電荷蓄積層を有するトランジスタからなり、当該電荷蓄積層からプログラミングにより電荷を放出して構成されている。
【００１３】
また、消去動作時に再プログラミングが行われる。
【００１４】
本発明の半導体不揮発性記憶装置によれば、共通のワード線に接続された複数のメモリセルのうち、一つのメモリセルを選択する場合でも、それぞれ異なる選択信号に応じて第１または第２のビット線に作動的（選択的）に接続されることから、選択を所望するメモリセルのみがアクセスされる。
【００１５】
また、本発明の半導体不揮発性記憶装置によれば、第１および第２のビット線は、たとえばプリチャージ時には、同電位に保持されるが、たとえば第１のメモリセルブロックのメモリセルから読み出しを行う場合には、第２のビット線が第１の電位に保持され、第１のビット線が、たとえば第１の電位より高い第２の電位に所定時間設定される。
そして、所定時間後に、センスアンプでデータが読み取られる。
【００１６】
本発明によれば、選択トランジスタが２段縦続接続されてなる選択ゲートにより、各ブロックとビット線との接続状態が制御される。
【００１７】
また、本発明によれば、選択ゲートのデプレッショントランジスタの安定なデプレッション状態を保持するために、通常の消去動作時に、デプレッション化用プログラミングが併せて行われる。
【００１８】
【発明の実施の形態】
第１実施形態
図１は、本発明に係る折り返しビット線方式を採用した半導体不揮発性記憶装置の第１の実施形態を示す回路図である。
図１において、１０ａ，１０ｂ，２０ａ，２０ｂはＤＩＮＯＲ型のメモリセルブロック、１１Ｓ，１２Ｓ，１３Ｓ，２１Ｓ，２２Ｓ，２３Ｓは選択ゲート、１０Ｄ，２０Ｄはダミーセルブロック、１１Ｄ，２１Ｄはダミーセル用選択ゲート、１１Ｐ，２１Ｐはプリチャージ用転送ゲート、３０はセンスアンプ、ＢＬは主ビット線、ＢＬＢは主反ビット線、ＷＬ１ａ〜ＷＬ４ａ，ＷＬ１ｂ〜ＷＬ４ｂはワード線、ＤＷＬ１〜ＤＷＬ４はダミーワード線、ＳＧ１，ＳＧ２，ＳＧ３は選択信号供給線、ＤＳＧ１，ＤＳＧ２はダミー選択信号供給線、ＰＲＣはプリチャージ制御線をそれぞれ示している。
【００１９】
このメモリアレイでは、共通のワード線に接続され、異なるビット線ＢＬおよび反ビット線ＢＬＢに接続されるメモリセルブロック１０ａと２０ａ、並びに１０ｂと２０ｂは、それぞれ異なる選択信号供給線に接続されているｎチャネルＭＯＳトランジスタからなる選択ゲート１１Ｓ、１２Ｓ、２２Ｓ、２３Ｓを介してビット線ＢＬまたは反ビット線ＢＬＢに接続されている。
【００２０】
具体的には、メモリセルブロック１０ａは選択ゲート１１Ｓを介してビット線ＢＬに接続され、これと共通のワード線ＷＬ１ａ〜ＷＬ４ａに接続されるメモリセルブロック２０ａは選択ゲート２２Ｓを介して反ビット線ＢＬＢに接続されている。同様に、メモリセルブロック１０ｂは選択ゲート１２Ｓを介してビット線ＢＬに接続され、これと共通のワード線ＷＬ１ｂ〜ＷＬ４ｂに接続されるメモリセルブロック２０ｂは選択ゲート２３Ｓを介して反ビット線ＢＬＢに接続されている。
そして、選択ゲート１１Ｓのゲートは図示しないメモリセルブロックを反ビット線ＢＬＢに作動的（選択的、以下同様）に接続する選択ゲート２１Ｓのトランジスタゲートと共に共通の選択信号供給線ＳＧ１に接続され、選択ゲート１２Ｓのトランジスタゲートはメモリセルブロック２０ａを反ビット線ＢＬＢに作動的に接続する選択ゲート２２Ｓのトランジスタゲートと共に共通の選択信号供給線ＳＧ２に接続され、選択ゲート２３Ｓのトランジスタゲートは図示しないメモリセルブロックをビット線ＢＬに作動的に接続する選択ゲート１３Ｓのトランジスタゲートと共に共通の選択信号供給線ＳＧ３に接続されている。
【００２１】
また、メモリセルブロック１０ａのメモリセルＭ１１ａのゲートはメモリセルブロック２０ａのメモリセルＭ２１ａのゲートと共に共通のワード線ＷＬ１ａに接続され、メモリセルＭ１２ａのゲートはメモリセルＭ２２ａのゲートと共に共通のワード線ＷＬ２ａに接続され、メモリセルＭ１３ａのゲートはメモリセルＭ２３ａのゲートと共に共通のワード線ＷＬ３ａに接続され、メモリセルＭ１４ａのゲートはメモリセルＭ２４ａのゲートと共に共通のワード線ＷＬ４ａに接続されている。
同様に、メモリセルブロック１０ｂのメモリセルＭ１１ｂのゲートはメモリセルブロック２０ｂのメモリセルＭ２１ｂのゲートと共に共通のワード線ＷＬ１ｂに接続され、メモリセルＭ１２ｂのゲートはメモリセルＭ２２ｂのゲートと共に共通のワード線ＷＬ２ｂに接続され、メモリセルＭ１３ｂのゲートはメモリセルＭ２３ｂのゲートと共に共通のワード線ＷＬ３ｂに接続され、メモリセルＭ１４ｂのゲートはメモリセルＭ２４ｂのゲートと共に共通のワード線ＷＬ４ｂに接続されている。
【００２２】
また、ダミーメモリセルブロック１０Ｄはダミー選択ゲート１１Ｄを介してビット線ＢＬに接続され、ダミーメモリセルブロック２０Ｄはダミー選択ゲート２１Ｄを介して反ビット線ＢＬＢに接続されている。
そして、ｎチャネルＭＯＳトランジスタからなるダミー選択ゲート１１Ｄおよび２１Ｄのゲートは、それぞれ異なるダミー選択信号供給線ＤＳＧ１，ＤＳＧ２に接続されている。
さらに、ダミーメモリセルブロック１０ＤのメモリセルＭ１１Ｄのゲートはダミーメモリセルブロック２０ＤのメモリセルＭ２１Ｄのゲートと共に共通のダミーワード線ＤＷＬ１に接続され、ダミーメモリセルＭ１２ＤのゲートはダミーメモリセルＭ２２Ｄのゲートと共に共通のダミーワード線ＤＷＬ２に接続され、ダミーメモリセルＭ１３ＤのゲートはダミーメモリセルＭ２３Ｄのゲートと共に共通のダミーワード線ＤＷＬ３に接続され、ダミーメモリセルＭ１４ＤのゲートはダミーメモリセルＭ２４Ｄのゲートと共に共通のワード線ＤＷＬ４に接続されている。
【００２３】
ビット線ＢＬおよび反ビット線ＢＬＢの一端側がセンスアンプ３０に接続され、他端側がｐチャネルＭＯＳトランジスタからなるプリチャージ用転送ゲート１１Ｐ，２１Ｐを介して共通のプリチャージ電圧供給線ＶＰＣに接続されている。プリチャージ用転送ゲート１１Ｐ，２１Ｐのゲートは共通のプリチャージ制御線ＰＲＣに接続されている。
【００２４】
センスアンプ３０は、２つのＣＭＯＳインバータ３１，３２の入力と出力とを交差接続したフリップフロップ型センスアンプにより構成されている。
そして、インバータ３１の出力ノードがｎチャネルＭＯＳトランジスタからなる転送ゲート３３を介してビット線ＢＬに接続され、インバータ３２の出力ノードが同じくｎチャネルＭＯＳトランジスタからなる転送ゲート３４を介して反ビット線ＢＬＢに接続されている。
【００２５】
次に、上記構成による動作を、図２を参照しつつ説明する。
なお、ダミーメモリセルは消去状態のセル（Ｖｔｈ≧８Ｖ、Ｉｄｓ＝０μＡ）と書き込み状態のセル（１Ｖ≦Ｖｔｈ≦２Ｖ、Ｉｄｓ＝８０μＡ程度）の中間の状態にあるものとする。また、プリチャージ電圧はＶＣＣ／２程度とする。ここで、メモリセルのＶｔｈはしきい値電圧、ＶＣＣは電源電圧をそれぞれ示している。
【００２６】
たとえば、ビット線ＢＬ側に接続されるメモリセルブロック１０ａのメモリセルＭ１１ａに記憶されたデータを読み出す場合、まず、プリチャージ制御線ＰＲＣが一定期間ローレベルに設定される。これにより、転送ゲート１１Ｐおよび２１Ｐが導通状態となり、ビット線ＢＬおよび反ビット線ＢＬＢがＶＣＣ／２程度にプリチャージされる。このとき、センスアンプ駆動用信号ＶＳＡＨ、ＶＳＡＬは共にＶＣＣ／２程度のレベルに保持される。
その後、ワード線ＷＬ１ａ、選択信号供給線ＳＧ１がハイレベルに設定され、ビット線ＢＬに接続されるメモリセルＭ１１ａが選択される。同時に、ダミー選択信号供給線ＤＳＧ２、ダミーワード線ＤＷＬ１、ＤＷＬ２がハイレベルに設定されて、反ビット線ＢＬＢに接続されるダミーセルＭ２１Ｄ，Ｍ２２Ｄが選択される。
これにより、メモリセルＭ１１ａのデータによりビット線ＢＬの電位は （１／２）ＶＣＣ程度のままであるか（消去状態でデータ”１”）、または反ビット線ＢＬＢよりも低い電位になる（書き込み状態でデータ”０”）。
一定期間後、信号Ｙ０およびＹ１がハイレベルに設定される。これに伴い、転送ゲート３３，３４が導通状態となりビット線ＢＬおよび反ビット線ＢＬＢがセンスアンプ３０と接続状態になる。
そして、センスアンプ駆動用信号ＶＳＡＨが電源電圧ＶＣＣレベルに、ＶＳＡＬが接地ＧＮＤレベルに設定されることにより、上述した読み出し動作によってビット線ＢＬおよび反ビット線ＢＬＢ間に生じた電位差が増幅される。
【００２７】
また、反ビット線ＢＬＢ側に接続されるメモリセルブロック２０ｂのメモリセルＭ２４ｂに記憶されたデータを読み出す場合、まず、プリチャージ制御線ＰＲＣが一定期間ローレベルに設定される。これにより、転送ゲート１１Ｐおよび２１Ｐが導通状態となり、ビット線ＢＬおよび反ビット線ＢＬＢがＶＣＣ／２程度にプリチャージされる。このとき、センスアンプ駆動用信号ＶＳＡＨ、ＶＳＡＬは共にＶＣＣ／２程度のレベルに保持される。
その後、ワード線ＷＬ４ｂ、選択信号供給線ＳＧ３がハイレベルに設定され、反ビット線ＢＬＢに接続されるメモリセルＭ２４ｂが選択される。同時に、ダミー選択信号供給線ＤＳＧ１、ダミーワード線ＤＷＬ１、ＤＷＬ２がハイレベルに設定されて、ビット線ＢＬに接続されるダミーセルＭ１１Ｄ，Ｍ１２Ｄが選択される。
これにより、メモリセルＭ２４ｂのデータにより反ビット線ＢＬＢの電位はＶＣＣ／２程度のままであるか（消去状態でデータ”１”）、または反ビット線ＢＬＢよりも低い電位になる（書き込み状態でデータ”０”）。
一定期間後、信号Ｙ０およびＹ１がハイレベルに設定される。これに伴い、転送ゲート３３，３４が導通状態となりビット線ＢＬおよび反ビット線ＢＬＢがセンスアンプ３０と接続状態になる。
そして、センスアンプ駆動用信号ＶＳＡＨが電源電圧ＶＣＣレベルに、ＶＳＡＬが接地ＧＮＤレベルに設定されることにより、上述した読み出し動作によってビット線ＢＬおよび反ビット線ＢＬＢ間に生じた電位差が増幅される。
【００２８】
以上説明したように、本第１の実施形態によれば、共通のワード線に接続され、異なるビット線ＢＬおよび反ビット線ＢＬＢに接続されるメモリセルブロック１０ａと２０ａ、並びに１０ｂと２０ｂは、それぞれ異なる選択信号供給線に接続されているｎチャネルＭＯＳトランジスタからなる選択ゲート１１Ｓ、１２Ｓ、２２Ｓ、２３Ｓを介してビット線ＢＬまたは反ビット線ＢＬＢに接続されていることから、フラッシュメモリなど半導体不揮発性記憶装置においても、折り返しビット線方式を採用できる。
その結果、レイアウトがし易く、また、種々のノイズも第１および第２のビット線に全く同様に働くことから、ノイズの影響を最低限に抑止できる。したがって、センスアンプの感度を上げることができ、高速化を図ることができる。
【００２９】
なお、本第１の実施形態においては、ダミーセルにメモリセルを２段直列にしたものを使用しているが、これに限定されるものではなく、たとえば消去状態と書き込み状態のＩｄｓの中間レベルになるようにしきい値電圧Ｖｔｈを調整したものでよい。
また、書き込みをＦＮ（Ｆｏｗｌｅｒ Ｎｏｒｄｈｅｉｍ） トンネルで行うフラッシュＥＥＰＲＯＭでは書き込み時に書き込みデータをラッチするデータラッチが必要である。電流センスアンプを用いた場合ではセンスアンプの他に書き込みデータのデータラッチが必要になるが、本発明では読み出しのセンスアンプと書き込みデータラッチを兼用することができ小面積のチップが実用可能である。
【００３０】
第２実施形態
図３は、本発明に係る半導体不揮発性記憶装置の第２の実施形態を示す回路図である。
本第２の実施形態が上述した第１の実施形態と異なる点は、選択ゲートを構成する選択トランジスタを２段とし、一方をデプレッション型トランジスタＤＴ、他方をエンハンスメント型トランジスタＥＴとすることにより、１本の主ビット線ＢＬおよび１本の主反ビット線ＢＬＢに対してそれぞれメモリセルブロックを２列接続したことにある。
【００３１】
具体的には、メモリセルブロック１０ａ１が選択ゲート１１Ｓ１、メモリセルブロック１０ａ２が選択ゲート１１Ｓ２、メモリセルブロック１０ｂ１が選択ゲート１２Ｓ１、メモリセルブロック１０ｂ２が選択ゲート１２Ｓ２を介してビット線ＢＬにそれぞれ接続されている。
同様に、メモリセルブロック２０ａ１が選択ゲート２２Ｓ１、メモリセルブロック２０ａ２が選択ゲート２２Ｓ２、メモリセルブロック２０ｂ１が選択ゲート２３Ｓ１、メモリセルブロック２０ｂ２が選択ゲート２３Ｓ２を介して反ビット線ＢＬＢにそれぞれ接続されている。
選択ゲート１１Ｓ１，１１Ｓ２と選択ゲート２１Ｓ１，２１Ｓ２は共通の選択信号供給線ＳＧ１Ａ，ＳＧ１Ｂに接続され、選択ゲート１２Ｓ１，１２Ｓ２と選択ゲート２２Ｓ１，２２Ｓ２は共通の選択信号供給線ＳＧ２Ａ，ＳＧ２Ｂに接続され、選択ゲート１３Ｓ１，１３Ｓ２と選択ゲート２３Ｓ１，２３Ｓ２は共通の選択信号供給線ＳＧ３Ａ，ＳＧ３Ｂに接続されている。
そして、ビット線ＢＬまたは反ビット線ＢＬＢに対して並列に接続された２つの選択ゲートのうち、一方のエンハンスメント型トランジスタＥＴと他方のデプレッション型トランジスタＤＴのゲートが共通の選択信号供給線に接続されている。
【００３２】
図４は、選択ゲートを構成する選択トランジスタを２段とし、一方をデプレッション型トランジスタＤＴ、他方をエンハンスメント型トランジスタＥＴとした半導体不揮発性記憶装置の実際の構造例を示す要部平面図、図５は図４中に示すＡ−Ａ線における簡略断面図である。なお、図５においては、図面の簡単化のためハッチングを省略して示している。
【００３３】
図４および図５に示す半導体不揮発性記憶装置は、二重ウェル構造、すなわち図５に示すように、ｐ型半導体基板１０１内にｎ型ウェル１０２が形成され、ｎ型ウェル１０２内にｐ型ウェル１０３が形成され、ｐ型ウェル１０３内にソースまたはドレン拡散層１０４，１０５，２０４，２０５，２０６が所定の位置に形成されている。
メモリセルトランジスタは、電荷蓄積層として第１ポリシリコン（１ＰＳ）層からなるフローティングゲート（ＦＧ）１０６を有し、選択ゲートの直列接続された選択トランジスタは通常のｎＭＯＳトランジスタにより構成されている。
そして、製造工程においてｎＭＯＳトランジスタのチャネル領域に所定濃度のｎ型不純物、たとえばリン（Ｐ）をイオン注入してデプレッション型トランジスタＤＴが構成されている。
【００３４】
また、図中、１０７Ｍはメモリセルトランジスタ用の第２ポリシリコン（２ＰＳ）層からなるコントロールゲート（ＣＧ）、１０７Ｓａ，１０７Ｓｂは選択ゲート用の第２ポリシリコン（２ＰＳ）層からなるコントロールゲート（ＣＧ）、１０８はたとえばＳｉＯ２ からなる層間絶縁膜、ＢＬは第１アルミニウム（１Ａｌ）配線層からなる主ビット線、ＳＢＬは第３ポリシリコン（３ＰＳ）層からなる副ビット線，１ＡＣは１Ａｌ用コンタクトをそれぞれ示している。なお、ゲート絶縁膜は省略してある。
【００３５】
本第２の実施形態における読み出し動作は、上述した第１の実施形態の動作と同様に行われる。
本第２の実施形態によれば、上述した第１の実施形態と同様にフラッシュメモリなど半導体不揮発性記憶装置においても、折り返しビット線方式を採用できる。
その結果、レイアウトがし易く、また、種々のノイズも第１および第２のビット線に全く同様に働くことから、ノイズの影響を最低限に抑止できる。したがって、センスアンプの感度を上げることができ、高速化を図ることができる。
【００３６】
第３実施形態
図６は、本発明に係る半導体不揮発性記憶装置の第３の実施形態を示す回路図である。
本第３の実施形態が上述した第１の実施形態と異なる点は、ダミーセルを用いることなくフラッシュメモリなど半導体不揮発性記憶装置においても、折り返しビット線方式を採用するため、ビット線ＢＬおよび反ビット線ＢＬＢのうちいずれか一方のビット線の電位をＶCC/2＋α（α＝０．０２〜０．２Ｖ程度）に保持させ、他方のビット線の電位ＶCC/2を所定時間設定するビット線電圧調整回４０を設けたことにある。
そして、プリチャージ用転送ゲート１１Ｐ，２１Ｐのゲートはそれぞれ異なるプリチャージ制御線ＰＲＣ０，ＰＲＣ１に接続されている。
プリチャージ電圧供給線ＶＰＣ１は転送ゲート１１Ｐに接続され、プリチャージ電圧供給線ＶＰＣ２は転送ゲート１２Ｐに接続されている。
【００３７】
ビット線電圧調整回路４０は、ＶＣＣ／２＋αの電圧を供給する電源回路４１と、ＶＣＣ／２の電圧を供給する電源回路４２と、電源回路４１の２出力端のうち一方の出力端をプリチャージ電圧供給線ＶＰＣ１に対しプリチャージ制御線ＰＲＣ２のレベルに応じて作動的に接続するｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＰ４１と、電源回路４２の２出力端のうち一方の出力端をプリチャージ電圧供給線ＶＰＣ２に対しプリチャージ制御線ＰＲＣ２のレベルに応じて作動的に接続するＰＭＯＳトランジスタＰ４２と、電源回路４１の２出力端のうち他方の出力端をプリチャージ電圧供給線ＶＰＣ２に対しプリチャージ制御線ＰＲＣ３のレベルに応じて作動的に接続するＰＭＯＳトランジスタＰ４３と、電源回路４２の２出力端のうち他方の出力端をプリチャージ電圧供給線ＶＰＣ１に対しプリチャージ制御線ＰＲＣ３のレベルに応じて作動的に接続するＰＭＯＳトランジスタＰ４３とから構成されている。
【００３８】
次に、図６の構成による動作を図７を参照しつつ説明する。
なお、ここでは、プリチャージ電圧供給線ＶＰＣ１の電圧をＶＣＣ／２＋α、プリチャージ電圧供給線ＶＰＣ２の電圧をＶＣＣ／２に調整する場合を例に説明する。
【００３９】
たとえば、ビット線ＢＬ側に接続されるメモリセルブロック１０ａのメモリセルＭ１１ａに記憶されたデータを読み出す場合、まず、プリチャージ制御線ＰＲＣ２がローレベル、プリチャージ制御線ＰＲＣ３がハイレベルに設定される。これにより、ＰＭＯＳトランジスタＰ４１およびＰ４２が導通状態となり、ＰＭＯＳトランジスタＰ４３およびＰ４４が非導通状態のままに保持される。その結果、電源回路４１からプリチャージ電圧供給線ＶＰＣ１に電圧ＶＣＣ／２＋αが供給され、電源回路４２からプリチャージ電圧供給線ＶＰＣ２に電圧ＶＣＣ／２が供給される。
【００４０】
次に、プリチャージ制御線ＰＲＣ０およびＰＲＣ１が一定期間ローレベルに設定される、これにより転送ゲート１１Ｐおよび２１Ｐが導通状態となり、ビット線ＢＬがＶＣＣ／２＋αに、反ビット線ＢＬＢがＶＣＣ／２にプリチャージされる。このとき、センスアンプ駆動用信号ＶＳＡＨ，ＶＳＡＬは共にＶＣＣ／２程度のレベルに保持される。
その後、ワード線ＷＬ１ａ、選択信号供給線ＳＧ１がハイレベルに設定されて、メモリセルＭ１１ａが選択される。
これにより、メモリセルＭ１１ａのデータによりビット線ＢＬの電位はＶＣＣ／２＋αのままであるか（消去状態でデータ”１”）、または反ビット線ＢＬＢよりも低い電位になる（書き込み状態でデータ”０”）。
【００４１】
一定期間後、信号Ｙ０およびＹ１がハイレベル設定される。これに伴い、転送ゲート３３，３４が導通状態となりビット線ＢＬおよび反ビット線ＢＬＢがセンスアンプ３０と接続状態になる。
そして、センスアンプ駆動用信号ＶＳＡＨが電源電圧ＶＣＣレベルに、ＶＳＡＬが接地ＧＮＤレベルに設定されることにより、上述した読み出し動作によってビット線ＢＬおよび反ビット線ＢＬＢ間に生じた電位差が増幅される。
【００４２】
また、反ビット線ＢＬＢに接続されるメモリセルブロック２０ｂのメモリセルＭ２４ｂに記憶されたデータを読み出す場合、まず、プリチャージ制御線ＰＲＣ２がハイレベル、プリチャージ制御線ＰＲＣ３がローレベルに設定される。これにより、ＰＭＯＳトランジスタＰ４１およびＰ４２が非導通状態に保持され、ＰＭＯＳトランジスタＰ４３およびＰ４４が導通状態となる。その結果、電源回路４１からプリチャージ電圧供給線ＶＰＣ２に電圧ＶＣＣ／２＋αが供給され、電源回路４２からプリチャージ電圧供給線ＶＰＣ１に電圧ＶＣＣ／２が供給される。
【００４３】
次に、プリチャージ制御線ＰＲＣ０およびＰＲＣ１が一定期間ローレベルに設定される、これにより転送ゲート１１Ｐおよび２１Ｐが導通状態となり、ビット線ＢＬがＶＣＣ／２に、反ビット線ＢＬＢがＶＣＣ／２＋αにプリチャージされる。このとき、センスアンプ駆動用信号ＶＳＡＨ，ＶＳＡＬは共にＶＣＣ／２程度のレベルに保持される。
その後、ワード線ＷＬ４ｂ、選択信号供給線ＳＧ３がハイレベルに設定されて、メモリセルＭ２４ｂが選択される。
これにより、メモリセルＭ２４ｂのデータにより反ビット線ＢＬＢの電位はＶＣＣ／２＋αのままであるか（消去状態でデータ”１”）、またはビット線ＢＬよりも低い電位になる（書き込み状態でデータ”０”）。
【００４４】
一定期間後、信号Ｙ０およびＹ１がハイレベルに設定される。これに伴い、転送ゲート３３，３４が導通状態となりビット線ＢＬおよび反ビット線ＢＬＢがセンスアンプ３０と接続状態になる。
そして、センスアンプ駆動用信号ＶＳＡＨが電源電圧ＶＣＣレベルに、ＶＳＡＬが接地ＧＮＤレベルに設定されることにより、上述した読み出し動作によってビット線ＢＬおよび反ビット線ＢＬＢ間に生じた電位差が増幅される。
【００４５】
本第３の実施形態によれば、１本のワード線に対し、ビット線ＢＬに接続されたメモリセルと反ビット線ＢＬＢに接続されたメモリセルが接続されていても、折り返しビット線方式を採用できる。
その結果、レイアウトがし易く、また、種々のノイズもビット線ＢＬ、反ビット線ＢＬＢに全く同様に働くことから、ノイズの影響を最低限に抑止できる。したがって、センスアンプの感度を上げることができ、高速化を図ることができる。
【００４６】
第４実施形態
図８は、本発明に係る半導体不揮発性記憶装置の第４の実施形態を示す回路図である。
本第４の実施形態が上述した第３の実施形態と異なる点は、第２の実施形態と同様に、選択ゲートを構成する選択トランジスタを２段とし、一方をデプレッション型トランジスタＤＴ、他方をエンハンスメント型トランジスタＥＴとするこより、１本の主ビット線ＢＬおよび１本の主反ビット線ＢＬＢに対してそれぞれメモリセルブロックを２列接続したことにある。
その他の構成は第３の実施形態と同様であり、第４の実施形態においても、上述した第３の実施形態の効果と同様の効果を得ることができる。
【００４７】
第５実施形態
図９および図１０は、本発明に係る半導体不揮発性記憶装置の第５の実施形態を示す図である。
本第５の実施形態は、選択ゲートを構成する選択トランジスタを２段とし、一方をデプレッション型トランジスタＤＴ、他方をエンハンスメント型トランジスタＥＴとした半導体不揮発性記憶装置の実際の他の構造例を示し、図９は要部平面図、図１０は図９中に示すＢ−Ｂ線における簡略断面図である。
【００４８】
本第５の実施形態が図４および図５に示す第２の実施形態と異なる点は、選択ゲートを構成する直列接続された２つの選択トランジスタを、通常のｎチャネルＭＯＳトランジスタで構成し、ｎＭＯＳトランジスタのチャネル領域に所定濃度のｎ型不純物をイオン注入してデプレッション型トランジスタＤＴを構成する代わりに、メモリセルトランジスタと同じく、フローティングゲートを有する不揮発性トランジスタにより構成し、出荷前にプログラミングにより一方の選択トランジスタのフローティングゲートから電荷を放出してデプレッション型トランジスタＤＴを構成したことにある。
【００４９】
なお、図１０においては、図面の簡単化のためハッチングを省略して示している。また、図９および図１０において、第２の実施形態を示す図４および図５と同一構成部分は同一符号をもって表している。
【００５０】
すなわち、図９および図１０に示す半導体不揮発性記憶装置は、二重ウェル構造、すなわち図１０に示すように、ｐ型半導体基板１０１内にｎ型ウェル１０２が形成され、ｎ型ウェル１０２内にｐ型ウェル１０３が形成され、ｐ型ウェル１０３内にドレイン拡散層またはソース拡散層１０４，１０５，２０４，２０５，２０６が所定の位置に形成されている。
そして、メモリセルトランジスタおよび選択トランジスタは、電荷蓄積層として第１ポリシリコン（１ＰＳ）層からなるフローティングゲート（ＦＧ）１０６Ｍ、１０６Ｓａ，１０６Ｓｂ、並びに第２ポリシリコン（２ＰＳ）層からなるコントロールゲート１０７Ｍ、１０７Ｓａ，１０７Ｓｂをそれぞれ備えている。
また、図中、１０８はたとえばＳｉＯ２ からなる層間絶縁膜、ＢＬは第１アルミニウム（１Ａｌ）配線層からなる主ビット線、ＳＢＬは第３ポリシリコン（３ＰＳ）層からなる副ビット線，１ＡＣは１Ａｌ用コンタクトをそれぞれ示している。なお、ゲート絶縁膜は省略してある。
【００５１】
次に、選択ゲートの選択トランジスタのデプレッション化のプログラミングについて図１１，図１２および図１３に関連付けながら説明する。なお、図１１および図１２はプログラミングの工程図、図１３はメモリセルの消去動作と選択ゲトのプログラミング時の各ノードへの印加電圧を示す図である。
【００５２】
まず、図１１（ａ）に示す初期状態にあるメモリセルに対して、消去動作を行う。消去動作は、図１１（ｂ）および図１３に示すように、ビット線をオープン（Ｏｐｅｎ）とし、ｐ型ウェル（ｐ−ｗｅｌｌ）にたとえば−６Ｖ、ワード線ＷＬ０ｎ〜３ｎに＋１２Ｖを印加してコントロールゲート１０７Ｍとチャネルとの間に高電界をかけ、ＦＮトンネリングによりフローティングゲート１０６Ｍに電子を注入することにより行う。
このとき、選択信号供給線ＳＧ０ｎ，ＳＧ１ｎは０Ｖに設定する。これにより、選択トランジスタで電界がＦＮトンネリングを起こすのに十分でないため、しきい値電圧Ｖｔｈは紫外線（ＵＶ）照射状態（Ｖｔｈ＝１Ｖ程度）を保持する。消去動作後のメモリセルは図１１（ｃ）に示すようになっている。
【００５３】
次に、選択ゲートに対するプログラミングを行う。
１つのセンスアンプには２本のビット線ＢＬが接続されており、選択ゲートのプログラミングはビット線ＢＬを切り換えて２回に分けて行う。
プログラムの対象となるビット線ＢＬ側にはラッチ（センスアンプ）より、たとえば＋５Ｖが供給され、他方のビット線には０Ｖが供給される。
【００５４】
コントロールゲート１０７Ｓｂ，１０７Ｓａが選択信号供給線ＳＧ１ｍ，ＳＧ０ｎに接続されている選択トランジスタＳＴ１ｍ，ＳＴ０ｎをプログラムする時のバイアス条件を図１１（ｄ）に示す。
ＳＧ１ｍ側の選択トランジスタＳＴ１ｍに着目すると、主ビット線ＢＬにに加えられた＋５Ｖは選択トランジスタＳＴ０ｍをそのまま素通りして選択トランジスタＳＴ１ｍのドレインに加わり、選択信号供給線ＳＧ１ｍに印加されている−１２Ｖとの電界により選択トランジスタＳＴ１ｍのフローティングゲート１０６Ｓｂの電子がドレイン２０４側へＦＮトンネリングにより放出され、これにより選択トランジスタＳＴ１ｍはデプレッション化する。
【００５５】
ＳＧ０ｎ側の選択トランジスタＳＴ０ｎも同様の電界がかかり、フローティングゲート１０６Ｓａの電子がドレイン２０５へＦＮトンネリングにより放出される。
【００５６】
なお、選択トランジスタＳＴ１ｍ，ＳＴ０ｎのデプレションの深さは深いほど好都合であるため、ベリファイ（Ｖｅｒｉｆｙ）制御は不要であり、しきい値電圧Ｖｔｈ制御のための回路構成も不要である。
また、ＦＮトンネリング現象を用いて選択トランジスタをプログラミングするため、ブロック単位でも、チップ単位でも同時にプログラム可能であり、消去単位に応じて選択ゲートのプログラミングが可能である。
【００５７】
このとき、隣のビット線は選択ゲートのプログラムを行わないため、いわゆるゲートディスターブ（Ｇａｔｅ Ｄｉｓｔｕｒｂ）がかかる。図１２（ｅ）は、この隣のビット線のバイアス条件を示している。
ここで選択トランジスタＳＴ０ｎのドレイン２０６、選択トランジスタＳＴ１ｍのドレイン２０４とフローティングゲート１０６Ｓａ，１０６Ｓｂとの間にそれぞれ電界がかかるが、これはメモリセル本体の”１”書込時のバイアス条件と同じであり、ＦＮトンネリングを引き起こすのに十分でないこと、およびこれらの選択トランジスタのフローティングゲートはＵＶ照射状態で安定な状態であることから、ディスターブに関する問題はないと考えられる。図１２（ｆ）は、選択ゲートのプログラム後の状態を示している。
【００５８】
次に、隣のビット線側の選択ゲートのプログラミングを行う。プログラム時のバイアス条件およびプログラム後の状態をそれぞれ図１２（ｇ），（ｈ）に示す。
以上により、折り返しビット線（Ｆｏｌｄｅｄ Ｂｉｔ Ｌｉｎｅ ）構成が実現される。
また、メモリセルへの書き込みおよび読み出し動作は、第２の実施形態の場合と同様に行うことができる。
【００５９】
本第５の実施形態によれば、ＤＩＮＯＲ型フラッシュＥＥＰＲＯＭにおいて、２段構成の選択ゲートの選択トランジスタをメモリセルトランジスタと同じく、フローティングゲートを有する不揮発性トランジスタにより構成し、たとえば出荷前にプログラミングにより一方の選択トランジスタのフローティングゲートに電荷を注入してデプレッション型トランジスタＤＴを構成するようにしたので、従来のプロセス技術を用いてデプレッション化用のイオン注入工程なしで、折り返しビット線構成が実現でき、製造工程の削減に伴い、コスト削減を図れる利点ある。
【００６０】
なお、選択ゲートのデプレッション型トランジスタＤＴの安定なデプレッショ状態を保持するために、通常の消去動作時に、上述したデプレッション化用プログラミングを併せて行うことが望ましい。
【００６１】
【発明の効果】
以上説明したように、本発明によれば、フラッシュメモリなど半導体不揮発性記憶装置においても、折り返しビット線方式を採用できる。
その結果、レイアウトがし易く、また、種々のノイズも第１および第２のビット線に全く同様に働くことから、ノイズの影響を最低限に抑止できる。したがって、センスアンプの感度を上げることができ、高速化を図ることができる。
【００６２】
また、２段構成の選択ゲートの選択トランジスタを、電荷蓄積層を有するトランジスタにより構成することにより、イオン注入工程なしで、折り返しビット線構成が実現でき、製造工程の削減に伴い、コスト削減を図れる利点ある。
【図面の簡単な説明】
【図１】本発明に係る折り返しビット線方式を採用した半導体不揮発性記憶装置の第１の実施形態を示す回路図である。
【図２】図１の回路の動作を説明するための図である。
【図３】本発明に係る半導体不揮発性記憶装置の第２の実施形態を示す回路図である。
【図４】本発明に係る半導体不揮発性記憶装置の第２の実施形態の要部平面図である。
【図５】図４のＡ−Ａ線における簡略断面図である。
【図６】本発明に係る半導体不揮発性記憶装置の第３の実施形態を示す回路図である。
【図７】図４の回路の動作を説明するための図である。
【図８】本発明に係る半導体不揮発性記憶装置の第４の実施形態を示す回路図である。
【図９】本発明に係る半導体不揮発性記憶装置の第５の実施形態の要部平面図である。
【図１０】図９のＢ−Ｂ線における簡略断面図である。
【図１１】選択ゲートの選択トランジスタのデプレッション化のプログラミングの説明図であって、（ａ）は初期状態を示す図、（ｂ）はメモリセルの消去動作を説明するための図、（ｃ）はメモリセルの消去状態を示す図、（ｄ）は選択トランジスタをデプレッション化するときのバイアス条件を示す図である。
【図１２】選択ゲートの選択トランジスタのデプレッション化のプログラミングの説明図であって、（ｅ）はプログラミングを行わないビット線側のバイアス条件を示す図、（ｆ）は選択トランジスタのプログラミング後の状態を示す図、（ｇ）は図１１とは異なる側の選択トランジスタに対するプログラミング時のバイアス条件を示す図、（ｈ）は（ｇ）のプログラミング後の状態を示す図である。
【図１３】メモリセルの消去動作と選択ゲートのプログラミング時の各ノードへの印加電圧を示す図である。
【図１４】従来の課題を説明するための図である。
【符号の説明】
１０ａ，１０ｂ，２０ａ，２０ｂ…ＤＩＮＯＲ型のメモリセルブロック
１１Ｓ，１２Ｓ，１３Ｓ，２１Ｓ，２２Ｓ，２３Ｓ，１１Ｓ１，１１Ｓ２，１２Ｓ１，１２Ｓ２，１３Ｓ１，１３Ｓ２，２１Ｓ１，２１Ｓ２，２２Ｓ１，２２Ｓ２，２３Ｓ１，２３Ｓ２…選択ゲート
１０Ｄ，２０…ダミーセルブロック
１１Ｄ，２１Ｄ，１１Ｄ１，１１Ｓ２，２１Ｄ１，２１Ｄ２…ダミーセル用選択ゲート
１１Ｐ，２１Ｐ…プリチャージ用転送ゲート
３０…センスアンプ
ＢＬ…主ビット線
ＢＬＢ…主反ビット線
ＳＢＬ…副ビット線
ＷＬ１ａ〜ＷＬ４ａ，ＷＬ１ｂ〜ＷＬ４ｂ…ワード線
ＤＷＬ１〜ＤＷＬ４…ダミーワード線
ＳＧ１，ＳＧ２，ＳＧ３，ＳＧ１Ａ，ＳＧ１Ｂ，ＳＧ２Ａ，ＳＧ２Ｂ，ＳＧ３Ａ，ＳＧ３Ｂ…選択信号供給線、
ＤＳＧ１，ＤＳＧ２，ＤＳＧ１Ａ，ＤＳＧ１Ｂ，ＤＳＧ２Ａ，ＤＳＧ２Ｂ…ダミー選択信号供給線
ＰＲＣ，ＰＲＣ０〜ＰＲＣ３…プリチャージ制御線
４０…ビット線電圧調整回路
４１，４２…電源回路
Ｐ４１〜Ｐ４４…ＰＭＯＳトランジスタ
１０１…ｐ型半導体基板
１０２…ｎ型ウェル
１０３…ｐ型ウェル
１０４，１０５，２０４，２０５，２０６…ドレインまたはソース拡散層
１０６，１０６Ｍ，１０６Ｓａ，１０６Ｓｂ…フローティングゲート（ＦＧ）
１０７Ｍ，１０７Ｓａ，１０７Ｓｂ…コントロールゲート（ＣＧ）
１０８…層間絶縁膜
【発明の属する技術分野】
本発明は、電気的に書き換え可能な不揮発性メモリ、たとえばフラッシュＥＥＰＲＯＭなどの半導体不揮発性記憶装置に関するものである。
【０００２】
【従来の技術】
半導体記憶装置、たとえばＤＲＡＭ回路などで採用される、ビット線とこれと相補的レベルをとる反ビット線の対線配置として、いわゆる差動型（フリップ−フロップ型を含む）センス方式では、差動センスアンプのリファレンスレベルを生成するため、データを読み取る側と反対側の反ビット線には、ストレージセルに対応したダミーセルというリファレンス用セルが配置される。
【０００３】
ところで、従来、フラッシュＥＥＰＲＯＭ、特に、ビット線が主ビット線と副ビット線とに階層化され、メモリアレイ内が選択ゲートにより分割されたいわゆるＤＩＮＯＲ型、あるいはコンタクトレス型のものは、高速化などに有利でＤＲＡＭ回路などで採用されている、いわゆる折り返しビット線（Ｆｏｌｄｅｄ Ｂｉｔ Ｌｉｎｅ） 方式を採用することができなかった。
これは、たとえばＤＩＮＯＲ型の場合、図１４に示すように、互いに隣合う主ビット線ＢＬ，ＢＬＢでメモリセルのブロック１とブロック２、ブロック３とブロック４がビット線方向に対し同じ向きになっており、各メモリセルのゲートはそれぞれ共通のワード線ＷＬ１ａ〜ＷＬ４ａ，ＷＬ１ｂ〜ＷＬ４ｂに接続され、かつ選択ゲート５と選択ゲート６、および選択ゲート７と選択ゲート８を構成するＭＯＳトランジスタのゲートもそれぞれ共通の選択信号線ＳＧ１，ＳＧ２に接続されていることから、たとえばメモリセルブロック２のメモリセルＭ２を選択した場合、選択を所望しないメモリセルブロック１のメモリセルＭ１まで選択されてしまうためである。
【０００４】
このため、ＤＩＮＯＲ型、あるいはコンタクトレス型等のフラッシュＥＥＰＲＭには、センスアンプを中心にして対線となるデータ線を位置的に離し、各データ線にストレージセルとしてのメモリセルアレイ、ダミーセルをそれぞれ接続する開放型ビット線（Ｏｐｅｎ Ｂｉｔ Ｌｉｎｅ） 方式（たとえば、文献１：”Ａ Ｑｕｉｃｋ Ｉｎｔｅｌｌｉｇｅｎｔ Ｐｒｏｇｒａｍ Ａｒｃｈｉｔｅｃｔｕｒｅ ｆｏｒ ３Ｖ−ｏｎｌｙ ＮＡＮＤ−ＥＥＰＲＯＭＳ” ；Ｓｙｍｐｏ．ＶＬＳＩ Ｃｉｒ．ｐｐ２０−２１，１９９２ 参照）が採用されている。
【０００５】
【発明が解決しようとする課題】
しかしながら、上述した開放型ビット線方式では、対線配置といってもそれらが位置的に離れているため、対線間の電気的特性に不均衡が生じ易く、さらに周辺回路などの他の導体から対線に結合する雑音電圧を完全に等しくできないため、ノイズの影響が折り返しビット線方式に比べて大きく、センスアンプの高感度化が図り難く、高速化を図ることが困難であるという問題があった。
【０００６】
また、折り返しビット線方式にするために、分割ビット線構成とした、分割ビット線方式（文献２：”Ｈｉｇｈ Ｓｐｅｅｄ Ｐａｇｅ Ｍｏｄｅ Ｓｅｎｓｉｎｇ Ｓｃｈｅｍｅ ｆｏｒ ＥＰＲＯＭ’ｓ ａｎｄ Ｆｌａｓｈ ＥＥＰＲＯＭ’ｓ ｕｓｉｎｇ Ｄｉｖｉｄｅｄ Ｂｉｔ Ｌｉｎｅ Ａｒｃｈｉｔｅｃｔｕｒｅ”；Ｓｙｍｐｏ ＶＬＳＩ Ｃｉｒ．ｐｐ９７−９８，１９９０）が提案されている。
しかし、この分割ビット線方式では、せっかく開いたビット線と反ビット線とに電位差が分割ビット線を接続してセンスする必要上、半分の電位差に減じてしまう。
【０００７】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、折り返しビット線方式を採用でき、読み出し時間などの高速化を図れる半導体不揮発性記憶装置を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、本発明は、第１および第２のビット線をセンスアンプに対して並列接続してなる差動型センス方式を採用する半導体不揮発性記憶装置であって、第１および第２の選択ゲートと、上記第１の選択ゲートを介して上記第１のビット線に接続された少なくとも一つのメモリセルを備えた第１のメモリセルブロックと、上記第１のメモリセルブロックの備えるメモリセルと共通のワード線に接続されるととも、上記第２の選択ゲートを介して上記第２のビット線に接続された少なくとも一つのメモリセルを備えた第２のメモリセルブロックとを有し、上記第１の選択ゲートと上記第２の選択ゲートとは、それぞれ異なる選択信号線に接続され、それぞれ選択信号に応じて第１のメモリセルブロックと第１のビット線、および第２のメモリセルブロックと第２のビット線とを選択的に接続する。
【０００９】
また、本発明の半導体不揮発性記憶装置では、複数の第１の選択ゲートを介して第１のビット線にそれぞれ接続された複数の第１のメモリセルブロックおよび複数の第２の選択ゲートを介して第２のビット線にそれぞれ接続された複数の第２のメモリセルブロックがアレイ状に配置され、共通のワード線に接続された第１のメモリセルブロックおよび第２のメモリセルブロックを第１のビット線および第２のビット線にそれぞれ接続する第１の選択ゲートと第２の選択ゲートとがそれぞれメモリセルブロックを挟んでビット線方向に対し反対側に配置され、互いに隣合い、異なるワード線に接続された第１および第２のメモリセルブロックをそれぞれ第１のビット線および第２のビット線に接続する第１の選択ゲートおよび第２の選択ゲートとが共通の選択信号線に接続されている。
【００１０】
また、本発明の半導体不揮発性記憶装置では、所定動作時に、第１および第２のビット線のうちいずれか一方のビット線の電位を第１の電位に保持させ、他方のビット線の電位を第１の電位と差を持たせた第２の電位に所定時間設定する手段を有する
【００１１】
また、本発明の半導体不揮発性記憶装置では、上記第１および第２の選択ゲートは、それぞれメモリセルとビット線との間に、選択トランジスタが２段縦続接続され、２つの選択トランジスタのうちのいずれか一方がデプレッション型トランジスタにより構成されている。
そして、上記デプレッション型トランジスタは、チャネル領域に所定濃度の不純物を注入して構成され、あるいは上記デプレッション型トランジスタは、電荷蓄積層を有するトランジスタからなり、当該電荷蓄積層からプログラミングにより電荷を放出して構成されている。
【００１２】
また、本発明は、上記第１および第２のビット線は、１本の主ビット線と、メモリセルトランジスタが接続され、上記主ビット線に対して並列に配置された複数の副ビット線とを有し、上記第１および第２の選択ゲートは、上記主ビット線と各副ビット線との間に設けられ、各副ビット線を選択的に接続するそれぞれが２段に縦続接続された選択トランジスタからなり、上記２段の選択ゲートのいずれか一方の選択トランジスタが、電荷蓄積層を有するトランジスタからなり、当該電荷蓄積層からプログラミングにより電荷を放出して構成されている。
【００１３】
また、消去動作時に再プログラミングが行われる。
【００１４】
本発明の半導体不揮発性記憶装置によれば、共通のワード線に接続された複数のメモリセルのうち、一つのメモリセルを選択する場合でも、それぞれ異なる選択信号に応じて第１または第２のビット線に作動的（選択的）に接続されることから、選択を所望するメモリセルのみがアクセスされる。
【００１５】
また、本発明の半導体不揮発性記憶装置によれば、第１および第２のビット線は、たとえばプリチャージ時には、同電位に保持されるが、たとえば第１のメモリセルブロックのメモリセルから読み出しを行う場合には、第２のビット線が第１の電位に保持され、第１のビット線が、たとえば第１の電位より高い第２の電位に所定時間設定される。
そして、所定時間後に、センスアンプでデータが読み取られる。
【００１６】
本発明によれば、選択トランジスタが２段縦続接続されてなる選択ゲートにより、各ブロックとビット線との接続状態が制御される。
【００１７】
また、本発明によれば、選択ゲートのデプレッショントランジスタの安定なデプレッション状態を保持するために、通常の消去動作時に、デプレッション化用プログラミングが併せて行われる。
【００１８】
【発明の実施の形態】
第１実施形態
図１は、本発明に係る折り返しビット線方式を採用した半導体不揮発性記憶装置の第１の実施形態を示す回路図である。
図１において、１０ａ，１０ｂ，２０ａ，２０ｂはＤＩＮＯＲ型のメモリセルブロック、１１Ｓ，１２Ｓ，１３Ｓ，２１Ｓ，２２Ｓ，２３Ｓは選択ゲート、１０Ｄ，２０Ｄはダミーセルブロック、１１Ｄ，２１Ｄはダミーセル用選択ゲート、１１Ｐ，２１Ｐはプリチャージ用転送ゲート、３０はセンスアンプ、ＢＬは主ビット線、ＢＬＢは主反ビット線、ＷＬ１ａ〜ＷＬ４ａ，ＷＬ１ｂ〜ＷＬ４ｂはワード線、ＤＷＬ１〜ＤＷＬ４はダミーワード線、ＳＧ１，ＳＧ２，ＳＧ３は選択信号供給線、ＤＳＧ１，ＤＳＧ２はダミー選択信号供給線、ＰＲＣはプリチャージ制御線をそれぞれ示している。
【００１９】
このメモリアレイでは、共通のワード線に接続され、異なるビット線ＢＬおよび反ビット線ＢＬＢに接続されるメモリセルブロック１０ａと２０ａ、並びに１０ｂと２０ｂは、それぞれ異なる選択信号供給線に接続されているｎチャネルＭＯＳトランジスタからなる選択ゲート１１Ｓ、１２Ｓ、２２Ｓ、２３Ｓを介してビット線ＢＬまたは反ビット線ＢＬＢに接続されている。
【００２０】
具体的には、メモリセルブロック１０ａは選択ゲート１１Ｓを介してビット線ＢＬに接続され、これと共通のワード線ＷＬ１ａ〜ＷＬ４ａに接続されるメモリセルブロック２０ａは選択ゲート２２Ｓを介して反ビット線ＢＬＢに接続されている。同様に、メモリセルブロック１０ｂは選択ゲート１２Ｓを介してビット線ＢＬに接続され、これと共通のワード線ＷＬ１ｂ〜ＷＬ４ｂに接続されるメモリセルブロック２０ｂは選択ゲート２３Ｓを介して反ビット線ＢＬＢに接続されている。
そして、選択ゲート１１Ｓのゲートは図示しないメモリセルブロックを反ビット線ＢＬＢに作動的（選択的、以下同様）に接続する選択ゲート２１Ｓのトランジスタゲートと共に共通の選択信号供給線ＳＧ１に接続され、選択ゲート１２Ｓのトランジスタゲートはメモリセルブロック２０ａを反ビット線ＢＬＢに作動的に接続する選択ゲート２２Ｓのトランジスタゲートと共に共通の選択信号供給線ＳＧ２に接続され、選択ゲート２３Ｓのトランジスタゲートは図示しないメモリセルブロックをビット線ＢＬに作動的に接続する選択ゲート１３Ｓのトランジスタゲートと共に共通の選択信号供給線ＳＧ３に接続されている。
【００２１】
また、メモリセルブロック１０ａのメモリセルＭ１１ａのゲートはメモリセルブロック２０ａのメモリセルＭ２１ａのゲートと共に共通のワード線ＷＬ１ａに接続され、メモリセルＭ１２ａのゲートはメモリセルＭ２２ａのゲートと共に共通のワード線ＷＬ２ａに接続され、メモリセルＭ１３ａのゲートはメモリセルＭ２３ａのゲートと共に共通のワード線ＷＬ３ａに接続され、メモリセルＭ１４ａのゲートはメモリセルＭ２４ａのゲートと共に共通のワード線ＷＬ４ａに接続されている。
同様に、メモリセルブロック１０ｂのメモリセルＭ１１ｂのゲートはメモリセルブロック２０ｂのメモリセルＭ２１ｂのゲートと共に共通のワード線ＷＬ１ｂに接続され、メモリセルＭ１２ｂのゲートはメモリセルＭ２２ｂのゲートと共に共通のワード線ＷＬ２ｂに接続され、メモリセルＭ１３ｂのゲートはメモリセルＭ２３ｂのゲートと共に共通のワード線ＷＬ３ｂに接続され、メモリセルＭ１４ｂのゲートはメモリセルＭ２４ｂのゲートと共に共通のワード線ＷＬ４ｂに接続されている。
【００２２】
また、ダミーメモリセルブロック１０Ｄはダミー選択ゲート１１Ｄを介してビット線ＢＬに接続され、ダミーメモリセルブロック２０Ｄはダミー選択ゲート２１Ｄを介して反ビット線ＢＬＢに接続されている。
そして、ｎチャネルＭＯＳトランジスタからなるダミー選択ゲート１１Ｄおよび２１Ｄのゲートは、それぞれ異なるダミー選択信号供給線ＤＳＧ１，ＤＳＧ２に接続されている。
さらに、ダミーメモリセルブロック１０ＤのメモリセルＭ１１Ｄのゲートはダミーメモリセルブロック２０ＤのメモリセルＭ２１Ｄのゲートと共に共通のダミーワード線ＤＷＬ１に接続され、ダミーメモリセルＭ１２ＤのゲートはダミーメモリセルＭ２２Ｄのゲートと共に共通のダミーワード線ＤＷＬ２に接続され、ダミーメモリセルＭ１３ＤのゲートはダミーメモリセルＭ２３Ｄのゲートと共に共通のダミーワード線ＤＷＬ３に接続され、ダミーメモリセルＭ１４ＤのゲートはダミーメモリセルＭ２４Ｄのゲートと共に共通のワード線ＤＷＬ４に接続されている。
【００２３】
ビット線ＢＬおよび反ビット線ＢＬＢの一端側がセンスアンプ３０に接続され、他端側がｐチャネルＭＯＳトランジスタからなるプリチャージ用転送ゲート１１Ｐ，２１Ｐを介して共通のプリチャージ電圧供給線ＶＰＣに接続されている。プリチャージ用転送ゲート１１Ｐ，２１Ｐのゲートは共通のプリチャージ制御線ＰＲＣに接続されている。
【００２４】
センスアンプ３０は、２つのＣＭＯＳインバータ３１，３２の入力と出力とを交差接続したフリップフロップ型センスアンプにより構成されている。
そして、インバータ３１の出力ノードがｎチャネルＭＯＳトランジスタからなる転送ゲート３３を介してビット線ＢＬに接続され、インバータ３２の出力ノードが同じくｎチャネルＭＯＳトランジスタからなる転送ゲート３４を介して反ビット線ＢＬＢに接続されている。
【００２５】
次に、上記構成による動作を、図２を参照しつつ説明する。
なお、ダミーメモリセルは消去状態のセル（Ｖｔｈ≧８Ｖ、Ｉｄｓ＝０μＡ）と書き込み状態のセル（１Ｖ≦Ｖｔｈ≦２Ｖ、Ｉｄｓ＝８０μＡ程度）の中間の状態にあるものとする。また、プリチャージ電圧はＶＣＣ／２程度とする。ここで、メモリセルのＶｔｈはしきい値電圧、ＶＣＣは電源電圧をそれぞれ示している。
【００２６】
たとえば、ビット線ＢＬ側に接続されるメモリセルブロック１０ａのメモリセルＭ１１ａに記憶されたデータを読み出す場合、まず、プリチャージ制御線ＰＲＣが一定期間ローレベルに設定される。これにより、転送ゲート１１Ｐおよび２１Ｐが導通状態となり、ビット線ＢＬおよび反ビット線ＢＬＢがＶＣＣ／２程度にプリチャージされる。このとき、センスアンプ駆動用信号ＶＳＡＨ、ＶＳＡＬは共にＶＣＣ／２程度のレベルに保持される。
その後、ワード線ＷＬ１ａ、選択信号供給線ＳＧ１がハイレベルに設定され、ビット線ＢＬに接続されるメモリセルＭ１１ａが選択される。同時に、ダミー選択信号供給線ＤＳＧ２、ダミーワード線ＤＷＬ１、ＤＷＬ２がハイレベルに設定されて、反ビット線ＢＬＢに接続されるダミーセルＭ２１Ｄ，Ｍ２２Ｄが選択される。
これにより、メモリセルＭ１１ａのデータによりビット線ＢＬの電位は （１／２）ＶＣＣ程度のままであるか（消去状態でデータ”１”）、または反ビット線ＢＬＢよりも低い電位になる（書き込み状態でデータ”０”）。
一定期間後、信号Ｙ０およびＹ１がハイレベルに設定される。これに伴い、転送ゲート３３，３４が導通状態となりビット線ＢＬおよび反ビット線ＢＬＢがセンスアンプ３０と接続状態になる。
そして、センスアンプ駆動用信号ＶＳＡＨが電源電圧ＶＣＣレベルに、ＶＳＡＬが接地ＧＮＤレベルに設定されることにより、上述した読み出し動作によってビット線ＢＬおよび反ビット線ＢＬＢ間に生じた電位差が増幅される。
【００２７】
また、反ビット線ＢＬＢ側に接続されるメモリセルブロック２０ｂのメモリセルＭ２４ｂに記憶されたデータを読み出す場合、まず、プリチャージ制御線ＰＲＣが一定期間ローレベルに設定される。これにより、転送ゲート１１Ｐおよび２１Ｐが導通状態となり、ビット線ＢＬおよび反ビット線ＢＬＢがＶＣＣ／２程度にプリチャージされる。このとき、センスアンプ駆動用信号ＶＳＡＨ、ＶＳＡＬは共にＶＣＣ／２程度のレベルに保持される。
その後、ワード線ＷＬ４ｂ、選択信号供給線ＳＧ３がハイレベルに設定され、反ビット線ＢＬＢに接続されるメモリセルＭ２４ｂが選択される。同時に、ダミー選択信号供給線ＤＳＧ１、ダミーワード線ＤＷＬ１、ＤＷＬ２がハイレベルに設定されて、ビット線ＢＬに接続されるダミーセルＭ１１Ｄ，Ｍ１２Ｄが選択される。
これにより、メモリセルＭ２４ｂのデータにより反ビット線ＢＬＢの電位はＶＣＣ／２程度のままであるか（消去状態でデータ”１”）、または反ビット線ＢＬＢよりも低い電位になる（書き込み状態でデータ”０”）。
一定期間後、信号Ｙ０およびＹ１がハイレベルに設定される。これに伴い、転送ゲート３３，３４が導通状態となりビット線ＢＬおよび反ビット線ＢＬＢがセンスアンプ３０と接続状態になる。
そして、センスアンプ駆動用信号ＶＳＡＨが電源電圧ＶＣＣレベルに、ＶＳＡＬが接地ＧＮＤレベルに設定されることにより、上述した読み出し動作によってビット線ＢＬおよび反ビット線ＢＬＢ間に生じた電位差が増幅される。
【００２８】
以上説明したように、本第１の実施形態によれば、共通のワード線に接続され、異なるビット線ＢＬおよび反ビット線ＢＬＢに接続されるメモリセルブロック１０ａと２０ａ、並びに１０ｂと２０ｂは、それぞれ異なる選択信号供給線に接続されているｎチャネルＭＯＳトランジスタからなる選択ゲート１１Ｓ、１２Ｓ、２２Ｓ、２３Ｓを介してビット線ＢＬまたは反ビット線ＢＬＢに接続されていることから、フラッシュメモリなど半導体不揮発性記憶装置においても、折り返しビット線方式を採用できる。
その結果、レイアウトがし易く、また、種々のノイズも第１および第２のビット線に全く同様に働くことから、ノイズの影響を最低限に抑止できる。したがって、センスアンプの感度を上げることができ、高速化を図ることができる。
【００２９】
なお、本第１の実施形態においては、ダミーセルにメモリセルを２段直列にしたものを使用しているが、これに限定されるものではなく、たとえば消去状態と書き込み状態のＩｄｓの中間レベルになるようにしきい値電圧Ｖｔｈを調整したものでよい。
また、書き込みをＦＮ（Ｆｏｗｌｅｒ Ｎｏｒｄｈｅｉｍ） トンネルで行うフラッシュＥＥＰＲＯＭでは書き込み時に書き込みデータをラッチするデータラッチが必要である。電流センスアンプを用いた場合ではセンスアンプの他に書き込みデータのデータラッチが必要になるが、本発明では読み出しのセンスアンプと書き込みデータラッチを兼用することができ小面積のチップが実用可能である。
【００３０】
第２実施形態
図３は、本発明に係る半導体不揮発性記憶装置の第２の実施形態を示す回路図である。
本第２の実施形態が上述した第１の実施形態と異なる点は、選択ゲートを構成する選択トランジスタを２段とし、一方をデプレッション型トランジスタＤＴ、他方をエンハンスメント型トランジスタＥＴとすることにより、１本の主ビット線ＢＬおよび１本の主反ビット線ＢＬＢに対してそれぞれメモリセルブロックを２列接続したことにある。
【００３１】
具体的には、メモリセルブロック１０ａ１が選択ゲート１１Ｓ１、メモリセルブロック１０ａ２が選択ゲート１１Ｓ２、メモリセルブロック１０ｂ１が選択ゲート１２Ｓ１、メモリセルブロック１０ｂ２が選択ゲート１２Ｓ２を介してビット線ＢＬにそれぞれ接続されている。
同様に、メモリセルブロック２０ａ１が選択ゲート２２Ｓ１、メモリセルブロック２０ａ２が選択ゲート２２Ｓ２、メモリセルブロック２０ｂ１が選択ゲート２３Ｓ１、メモリセルブロック２０ｂ２が選択ゲート２３Ｓ２を介して反ビット線ＢＬＢにそれぞれ接続されている。
選択ゲート１１Ｓ１，１１Ｓ２と選択ゲート２１Ｓ１，２１Ｓ２は共通の選択信号供給線ＳＧ１Ａ，ＳＧ１Ｂに接続され、選択ゲート１２Ｓ１，１２Ｓ２と選択ゲート２２Ｓ１，２２Ｓ２は共通の選択信号供給線ＳＧ２Ａ，ＳＧ２Ｂに接続され、選択ゲート１３Ｓ１，１３Ｓ２と選択ゲート２３Ｓ１，２３Ｓ２は共通の選択信号供給線ＳＧ３Ａ，ＳＧ３Ｂに接続されている。
そして、ビット線ＢＬまたは反ビット線ＢＬＢに対して並列に接続された２つの選択ゲートのうち、一方のエンハンスメント型トランジスタＥＴと他方のデプレッション型トランジスタＤＴのゲートが共通の選択信号供給線に接続されている。
【００３２】
図４は、選択ゲートを構成する選択トランジスタを２段とし、一方をデプレッション型トランジスタＤＴ、他方をエンハンスメント型トランジスタＥＴとした半導体不揮発性記憶装置の実際の構造例を示す要部平面図、図５は図４中に示すＡ−Ａ線における簡略断面図である。なお、図５においては、図面の簡単化のためハッチングを省略して示している。
【００３３】
図４および図５に示す半導体不揮発性記憶装置は、二重ウェル構造、すなわち図５に示すように、ｐ型半導体基板１０１内にｎ型ウェル１０２が形成され、ｎ型ウェル１０２内にｐ型ウェル１０３が形成され、ｐ型ウェル１０３内にソースまたはドレン拡散層１０４，１０５，２０４，２０５，２０６が所定の位置に形成されている。
メモリセルトランジスタは、電荷蓄積層として第１ポリシリコン（１ＰＳ）層からなるフローティングゲート（ＦＧ）１０６を有し、選択ゲートの直列接続された選択トランジスタは通常のｎＭＯＳトランジスタにより構成されている。
そして、製造工程においてｎＭＯＳトランジスタのチャネル領域に所定濃度のｎ型不純物、たとえばリン（Ｐ）をイオン注入してデプレッション型トランジスタＤＴが構成されている。
【００３４】
また、図中、１０７Ｍはメモリセルトランジスタ用の第２ポリシリコン（２ＰＳ）層からなるコントロールゲート（ＣＧ）、１０７Ｓａ，１０７Ｓｂは選択ゲート用の第２ポリシリコン（２ＰＳ）層からなるコントロールゲート（ＣＧ）、１０８はたとえばＳｉＯ２ からなる層間絶縁膜、ＢＬは第１アルミニウム（１Ａｌ）配線層からなる主ビット線、ＳＢＬは第３ポリシリコン（３ＰＳ）層からなる副ビット線，１ＡＣは１Ａｌ用コンタクトをそれぞれ示している。なお、ゲート絶縁膜は省略してある。
【００３５】
本第２の実施形態における読み出し動作は、上述した第１の実施形態の動作と同様に行われる。
本第２の実施形態によれば、上述した第１の実施形態と同様にフラッシュメモリなど半導体不揮発性記憶装置においても、折り返しビット線方式を採用できる。
その結果、レイアウトがし易く、また、種々のノイズも第１および第２のビット線に全く同様に働くことから、ノイズの影響を最低限に抑止できる。したがって、センスアンプの感度を上げることができ、高速化を図ることができる。
【００３６】
第３実施形態
図６は、本発明に係る半導体不揮発性記憶装置の第３の実施形態を示す回路図である。
本第３の実施形態が上述した第１の実施形態と異なる点は、ダミーセルを用いることなくフラッシュメモリなど半導体不揮発性記憶装置においても、折り返しビット線方式を採用するため、ビット線ＢＬおよび反ビット線ＢＬＢのうちいずれか一方のビット線の電位をＶCC/2＋α（α＝０．０２〜０．２Ｖ程度）に保持させ、他方のビット線の電位ＶCC/2を所定時間設定するビット線電圧調整回４０を設けたことにある。
そして、プリチャージ用転送ゲート１１Ｐ，２１Ｐのゲートはそれぞれ異なるプリチャージ制御線ＰＲＣ０，ＰＲＣ１に接続されている。
プリチャージ電圧供給線ＶＰＣ１は転送ゲート１１Ｐに接続され、プリチャージ電圧供給線ＶＰＣ２は転送ゲート１２Ｐに接続されている。
【００３７】
ビット線電圧調整回路４０は、ＶＣＣ／２＋αの電圧を供給する電源回路４１と、ＶＣＣ／２の電圧を供給する電源回路４２と、電源回路４１の２出力端のうち一方の出力端をプリチャージ電圧供給線ＶＰＣ１に対しプリチャージ制御線ＰＲＣ２のレベルに応じて作動的に接続するｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＰ４１と、電源回路４２の２出力端のうち一方の出力端をプリチャージ電圧供給線ＶＰＣ２に対しプリチャージ制御線ＰＲＣ２のレベルに応じて作動的に接続するＰＭＯＳトランジスタＰ４２と、電源回路４１の２出力端のうち他方の出力端をプリチャージ電圧供給線ＶＰＣ２に対しプリチャージ制御線ＰＲＣ３のレベルに応じて作動的に接続するＰＭＯＳトランジスタＰ４３と、電源回路４２の２出力端のうち他方の出力端をプリチャージ電圧供給線ＶＰＣ１に対しプリチャージ制御線ＰＲＣ３のレベルに応じて作動的に接続するＰＭＯＳトランジスタＰ４３とから構成されている。
【００３８】
次に、図６の構成による動作を図７を参照しつつ説明する。
なお、ここでは、プリチャージ電圧供給線ＶＰＣ１の電圧をＶＣＣ／２＋α、プリチャージ電圧供給線ＶＰＣ２の電圧をＶＣＣ／２に調整する場合を例に説明する。
【００３９】
たとえば、ビット線ＢＬ側に接続されるメモリセルブロック１０ａのメモリセルＭ１１ａに記憶されたデータを読み出す場合、まず、プリチャージ制御線ＰＲＣ２がローレベル、プリチャージ制御線ＰＲＣ３がハイレベルに設定される。これにより、ＰＭＯＳトランジスタＰ４１およびＰ４２が導通状態となり、ＰＭＯＳトランジスタＰ４３およびＰ４４が非導通状態のままに保持される。その結果、電源回路４１からプリチャージ電圧供給線ＶＰＣ１に電圧ＶＣＣ／２＋αが供給され、電源回路４２からプリチャージ電圧供給線ＶＰＣ２に電圧ＶＣＣ／２が供給される。
【００４０】
次に、プリチャージ制御線ＰＲＣ０およびＰＲＣ１が一定期間ローレベルに設定される、これにより転送ゲート１１Ｐおよび２１Ｐが導通状態となり、ビット線ＢＬがＶＣＣ／２＋αに、反ビット線ＢＬＢがＶＣＣ／２にプリチャージされる。このとき、センスアンプ駆動用信号ＶＳＡＨ，ＶＳＡＬは共にＶＣＣ／２程度のレベルに保持される。
その後、ワード線ＷＬ１ａ、選択信号供給線ＳＧ１がハイレベルに設定されて、メモリセルＭ１１ａが選択される。
これにより、メモリセルＭ１１ａのデータによりビット線ＢＬの電位はＶＣＣ／２＋αのままであるか（消去状態でデータ”１”）、または反ビット線ＢＬＢよりも低い電位になる（書き込み状態でデータ”０”）。
【００４１】
一定期間後、信号Ｙ０およびＹ１がハイレベル設定される。これに伴い、転送ゲート３３，３４が導通状態となりビット線ＢＬおよび反ビット線ＢＬＢがセンスアンプ３０と接続状態になる。
そして、センスアンプ駆動用信号ＶＳＡＨが電源電圧ＶＣＣレベルに、ＶＳＡＬが接地ＧＮＤレベルに設定されることにより、上述した読み出し動作によってビット線ＢＬおよび反ビット線ＢＬＢ間に生じた電位差が増幅される。
【００４２】
また、反ビット線ＢＬＢに接続されるメモリセルブロック２０ｂのメモリセルＭ２４ｂに記憶されたデータを読み出す場合、まず、プリチャージ制御線ＰＲＣ２がハイレベル、プリチャージ制御線ＰＲＣ３がローレベルに設定される。これにより、ＰＭＯＳトランジスタＰ４１およびＰ４２が非導通状態に保持され、ＰＭＯＳトランジスタＰ４３およびＰ４４が導通状態となる。その結果、電源回路４１からプリチャージ電圧供給線ＶＰＣ２に電圧ＶＣＣ／２＋αが供給され、電源回路４２からプリチャージ電圧供給線ＶＰＣ１に電圧ＶＣＣ／２が供給される。
【００４３】
次に、プリチャージ制御線ＰＲＣ０およびＰＲＣ１が一定期間ローレベルに設定される、これにより転送ゲート１１Ｐおよび２１Ｐが導通状態となり、ビット線ＢＬがＶＣＣ／２に、反ビット線ＢＬＢがＶＣＣ／２＋αにプリチャージされる。このとき、センスアンプ駆動用信号ＶＳＡＨ，ＶＳＡＬは共にＶＣＣ／２程度のレベルに保持される。
その後、ワード線ＷＬ４ｂ、選択信号供給線ＳＧ３がハイレベルに設定されて、メモリセルＭ２４ｂが選択される。
これにより、メモリセルＭ２４ｂのデータにより反ビット線ＢＬＢの電位はＶＣＣ／２＋αのままであるか（消去状態でデータ”１”）、またはビット線ＢＬよりも低い電位になる（書き込み状態でデータ”０”）。
【００４４】
一定期間後、信号Ｙ０およびＹ１がハイレベルに設定される。これに伴い、転送ゲート３３，３４が導通状態となりビット線ＢＬおよび反ビット線ＢＬＢがセンスアンプ３０と接続状態になる。
そして、センスアンプ駆動用信号ＶＳＡＨが電源電圧ＶＣＣレベルに、ＶＳＡＬが接地ＧＮＤレベルに設定されることにより、上述した読み出し動作によってビット線ＢＬおよび反ビット線ＢＬＢ間に生じた電位差が増幅される。
【００４５】
本第３の実施形態によれば、１本のワード線に対し、ビット線ＢＬに接続されたメモリセルと反ビット線ＢＬＢに接続されたメモリセルが接続されていても、折り返しビット線方式を採用できる。
その結果、レイアウトがし易く、また、種々のノイズもビット線ＢＬ、反ビット線ＢＬＢに全く同様に働くことから、ノイズの影響を最低限に抑止できる。したがって、センスアンプの感度を上げることができ、高速化を図ることができる。
【００４６】
第４実施形態
図８は、本発明に係る半導体不揮発性記憶装置の第４の実施形態を示す回路図である。
本第４の実施形態が上述した第３の実施形態と異なる点は、第２の実施形態と同様に、選択ゲートを構成する選択トランジスタを２段とし、一方をデプレッション型トランジスタＤＴ、他方をエンハンスメント型トランジスタＥＴとするこより、１本の主ビット線ＢＬおよび１本の主反ビット線ＢＬＢに対してそれぞれメモリセルブロックを２列接続したことにある。
その他の構成は第３の実施形態と同様であり、第４の実施形態においても、上述した第３の実施形態の効果と同様の効果を得ることができる。
【００４７】
第５実施形態
図９および図１０は、本発明に係る半導体不揮発性記憶装置の第５の実施形態を示す図である。
本第５の実施形態は、選択ゲートを構成する選択トランジスタを２段とし、一方をデプレッション型トランジスタＤＴ、他方をエンハンスメント型トランジスタＥＴとした半導体不揮発性記憶装置の実際の他の構造例を示し、図９は要部平面図、図１０は図９中に示すＢ−Ｂ線における簡略断面図である。
【００４８】
本第５の実施形態が図４および図５に示す第２の実施形態と異なる点は、選択ゲートを構成する直列接続された２つの選択トランジスタを、通常のｎチャネルＭＯＳトランジスタで構成し、ｎＭＯＳトランジスタのチャネル領域に所定濃度のｎ型不純物をイオン注入してデプレッション型トランジスタＤＴを構成する代わりに、メモリセルトランジスタと同じく、フローティングゲートを有する不揮発性トランジスタにより構成し、出荷前にプログラミングにより一方の選択トランジスタのフローティングゲートから電荷を放出してデプレッション型トランジスタＤＴを構成したことにある。
【００４９】
なお、図１０においては、図面の簡単化のためハッチングを省略して示している。また、図９および図１０において、第２の実施形態を示す図４および図５と同一構成部分は同一符号をもって表している。
【００５０】
すなわち、図９および図１０に示す半導体不揮発性記憶装置は、二重ウェル構造、すなわち図１０に示すように、ｐ型半導体基板１０１内にｎ型ウェル１０２が形成され、ｎ型ウェル１０２内にｐ型ウェル１０３が形成され、ｐ型ウェル１０３内にドレイン拡散層またはソース拡散層１０４，１０５，２０４，２０５，２０６が所定の位置に形成されている。
そして、メモリセルトランジスタおよび選択トランジスタは、電荷蓄積層として第１ポリシリコン（１ＰＳ）層からなるフローティングゲート（ＦＧ）１０６Ｍ、１０６Ｓａ，１０６Ｓｂ、並びに第２ポリシリコン（２ＰＳ）層からなるコントロールゲート１０７Ｍ、１０７Ｓａ，１０７Ｓｂをそれぞれ備えている。
また、図中、１０８はたとえばＳｉＯ２ からなる層間絶縁膜、ＢＬは第１アルミニウム（１Ａｌ）配線層からなる主ビット線、ＳＢＬは第３ポリシリコン（３ＰＳ）層からなる副ビット線，１ＡＣは１Ａｌ用コンタクトをそれぞれ示している。なお、ゲート絶縁膜は省略してある。
【００５１】
次に、選択ゲートの選択トランジスタのデプレッション化のプログラミングについて図１１，図１２および図１３に関連付けながら説明する。なお、図１１および図１２はプログラミングの工程図、図１３はメモリセルの消去動作と選択ゲトのプログラミング時の各ノードへの印加電圧を示す図である。
【００５２】
まず、図１１（ａ）に示す初期状態にあるメモリセルに対して、消去動作を行う。消去動作は、図１１（ｂ）および図１３に示すように、ビット線をオープン（Ｏｐｅｎ）とし、ｐ型ウェル（ｐ−ｗｅｌｌ）にたとえば−６Ｖ、ワード線ＷＬ０ｎ〜３ｎに＋１２Ｖを印加してコントロールゲート１０７Ｍとチャネルとの間に高電界をかけ、ＦＮトンネリングによりフローティングゲート１０６Ｍに電子を注入することにより行う。
このとき、選択信号供給線ＳＧ０ｎ，ＳＧ１ｎは０Ｖに設定する。これにより、選択トランジスタで電界がＦＮトンネリングを起こすのに十分でないため、しきい値電圧Ｖｔｈは紫外線（ＵＶ）照射状態（Ｖｔｈ＝１Ｖ程度）を保持する。消去動作後のメモリセルは図１１（ｃ）に示すようになっている。
【００５３】
次に、選択ゲートに対するプログラミングを行う。
１つのセンスアンプには２本のビット線ＢＬが接続されており、選択ゲートのプログラミングはビット線ＢＬを切り換えて２回に分けて行う。
プログラムの対象となるビット線ＢＬ側にはラッチ（センスアンプ）より、たとえば＋５Ｖが供給され、他方のビット線には０Ｖが供給される。
【００５４】
コントロールゲート１０７Ｓｂ，１０７Ｓａが選択信号供給線ＳＧ１ｍ，ＳＧ０ｎに接続されている選択トランジスタＳＴ１ｍ，ＳＴ０ｎをプログラムする時のバイアス条件を図１１（ｄ）に示す。
ＳＧ１ｍ側の選択トランジスタＳＴ１ｍに着目すると、主ビット線ＢＬにに加えられた＋５Ｖは選択トランジスタＳＴ０ｍをそのまま素通りして選択トランジスタＳＴ１ｍのドレインに加わり、選択信号供給線ＳＧ１ｍに印加されている−１２Ｖとの電界により選択トランジスタＳＴ１ｍのフローティングゲート１０６Ｓｂの電子がドレイン２０４側へＦＮトンネリングにより放出され、これにより選択トランジスタＳＴ１ｍはデプレッション化する。
【００５５】
ＳＧ０ｎ側の選択トランジスタＳＴ０ｎも同様の電界がかかり、フローティングゲート１０６Ｓａの電子がドレイン２０５へＦＮトンネリングにより放出される。
【００５６】
なお、選択トランジスタＳＴ１ｍ，ＳＴ０ｎのデプレションの深さは深いほど好都合であるため、ベリファイ（Ｖｅｒｉｆｙ）制御は不要であり、しきい値電圧Ｖｔｈ制御のための回路構成も不要である。
また、ＦＮトンネリング現象を用いて選択トランジスタをプログラミングするため、ブロック単位でも、チップ単位でも同時にプログラム可能であり、消去単位に応じて選択ゲートのプログラミングが可能である。
【００５７】
このとき、隣のビット線は選択ゲートのプログラムを行わないため、いわゆるゲートディスターブ（Ｇａｔｅ Ｄｉｓｔｕｒｂ）がかかる。図１２（ｅ）は、この隣のビット線のバイアス条件を示している。
ここで選択トランジスタＳＴ０ｎのドレイン２０６、選択トランジスタＳＴ１ｍのドレイン２０４とフローティングゲート１０６Ｓａ，１０６Ｓｂとの間にそれぞれ電界がかかるが、これはメモリセル本体の”１”書込時のバイアス条件と同じであり、ＦＮトンネリングを引き起こすのに十分でないこと、およびこれらの選択トランジスタのフローティングゲートはＵＶ照射状態で安定な状態であることから、ディスターブに関する問題はないと考えられる。図１２（ｆ）は、選択ゲートのプログラム後の状態を示している。
【００５８】
次に、隣のビット線側の選択ゲートのプログラミングを行う。プログラム時のバイアス条件およびプログラム後の状態をそれぞれ図１２（ｇ），（ｈ）に示す。
以上により、折り返しビット線（Ｆｏｌｄｅｄ Ｂｉｔ Ｌｉｎｅ ）構成が実現される。
また、メモリセルへの書き込みおよび読み出し動作は、第２の実施形態の場合と同様に行うことができる。
【００５９】
本第５の実施形態によれば、ＤＩＮＯＲ型フラッシュＥＥＰＲＯＭにおいて、２段構成の選択ゲートの選択トランジスタをメモリセルトランジスタと同じく、フローティングゲートを有する不揮発性トランジスタにより構成し、たとえば出荷前にプログラミングにより一方の選択トランジスタのフローティングゲートに電荷を注入してデプレッション型トランジスタＤＴを構成するようにしたので、従来のプロセス技術を用いてデプレッション化用のイオン注入工程なしで、折り返しビット線構成が実現でき、製造工程の削減に伴い、コスト削減を図れる利点ある。
【００６０】
なお、選択ゲートのデプレッション型トランジスタＤＴの安定なデプレッショ状態を保持するために、通常の消去動作時に、上述したデプレッション化用プログラミングを併せて行うことが望ましい。
【００６１】
【発明の効果】
以上説明したように、本発明によれば、フラッシュメモリなど半導体不揮発性記憶装置においても、折り返しビット線方式を採用できる。
その結果、レイアウトがし易く、また、種々のノイズも第１および第２のビット線に全く同様に働くことから、ノイズの影響を最低限に抑止できる。したがって、センスアンプの感度を上げることができ、高速化を図ることができる。
【００６２】
また、２段構成の選択ゲートの選択トランジスタを、電荷蓄積層を有するトランジスタにより構成することにより、イオン注入工程なしで、折り返しビット線構成が実現でき、製造工程の削減に伴い、コスト削減を図れる利点ある。
【図面の簡単な説明】
【図１】本発明に係る折り返しビット線方式を採用した半導体不揮発性記憶装置の第１の実施形態を示す回路図である。
【図２】図１の回路の動作を説明するための図である。
【図３】本発明に係る半導体不揮発性記憶装置の第２の実施形態を示す回路図である。
【図４】本発明に係る半導体不揮発性記憶装置の第２の実施形態の要部平面図である。
【図５】図４のＡ−Ａ線における簡略断面図である。
【図６】本発明に係る半導体不揮発性記憶装置の第３の実施形態を示す回路図である。
【図７】図４の回路の動作を説明するための図である。
【図８】本発明に係る半導体不揮発性記憶装置の第４の実施形態を示す回路図である。
【図９】本発明に係る半導体不揮発性記憶装置の第５の実施形態の要部平面図である。
【図１０】図９のＢ−Ｂ線における簡略断面図である。
【図１１】選択ゲートの選択トランジスタのデプレッション化のプログラミングの説明図であって、（ａ）は初期状態を示す図、（ｂ）はメモリセルの消去動作を説明するための図、（ｃ）はメモリセルの消去状態を示す図、（ｄ）は選択トランジスタをデプレッション化するときのバイアス条件を示す図である。
【図１２】選択ゲートの選択トランジスタのデプレッション化のプログラミングの説明図であって、（ｅ）はプログラミングを行わないビット線側のバイアス条件を示す図、（ｆ）は選択トランジスタのプログラミング後の状態を示す図、（ｇ）は図１１とは異なる側の選択トランジスタに対するプログラミング時のバイアス条件を示す図、（ｈ）は（ｇ）のプログラミング後の状態を示す図である。
【図１３】メモリセルの消去動作と選択ゲートのプログラミング時の各ノードへの印加電圧を示す図である。
【図１４】従来の課題を説明するための図である。
【符号の説明】
１０ａ，１０ｂ，２０ａ，２０ｂ…ＤＩＮＯＲ型のメモリセルブロック
１１Ｓ，１２Ｓ，１３Ｓ，２１Ｓ，２２Ｓ，２３Ｓ，１１Ｓ１，１１Ｓ２，１２Ｓ１，１２Ｓ２，１３Ｓ１，１３Ｓ２，２１Ｓ１，２１Ｓ２，２２Ｓ１，２２Ｓ２，２３Ｓ１，２３Ｓ２…選択ゲート
１０Ｄ，２０…ダミーセルブロック
１１Ｄ，２１Ｄ，１１Ｄ１，１１Ｓ２，２１Ｄ１，２１Ｄ２…ダミーセル用選択ゲート
１１Ｐ，２１Ｐ…プリチャージ用転送ゲート
３０…センスアンプ
ＢＬ…主ビット線
ＢＬＢ…主反ビット線
ＳＢＬ…副ビット線
ＷＬ１ａ〜ＷＬ４ａ，ＷＬ１ｂ〜ＷＬ４ｂ…ワード線
ＤＷＬ１〜ＤＷＬ４…ダミーワード線
ＳＧ１，ＳＧ２，ＳＧ３，ＳＧ１Ａ，ＳＧ１Ｂ，ＳＧ２Ａ，ＳＧ２Ｂ，ＳＧ３Ａ，ＳＧ３Ｂ…選択信号供給線、
ＤＳＧ１，ＤＳＧ２，ＤＳＧ１Ａ，ＤＳＧ１Ｂ，ＤＳＧ２Ａ，ＤＳＧ２Ｂ…ダミー選択信号供給線
ＰＲＣ，ＰＲＣ０〜ＰＲＣ３…プリチャージ制御線
４０…ビット線電圧調整回路
４１，４２…電源回路
Ｐ４１〜Ｐ４４…ＰＭＯＳトランジスタ
１０１…ｐ型半導体基板
１０２…ｎ型ウェル
１０３…ｐ型ウェル
１０４，１０５，２０４，２０５，２０６…ドレインまたはソース拡散層
１０６，１０６Ｍ，１０６Ｓａ，１０６Ｓｂ…フローティングゲート（ＦＧ）
１０７Ｍ，１０７Ｓａ，１０７Ｓｂ…コントロールゲート（ＣＧ）
１０８…層間絶縁膜
Claims (10)
- 第１および第２のビット線をセンスアンプに対して並列接続してなる差動型センス方式を採用する半導体不揮発性記憶装置であって、
第１および第２の選択ゲートと、
上記第１の選択ゲートを介して上記第１のビット線に接続された少なくとも一つのメモリセルを備えた第１のメモリセルブロックと、
上記第１のメモリセルブロックの備えるメモリセルと共通のワード線に接続されるとともに、上記第２の選択ゲートを介して上記第２のビット線に接続された少なくとも一つのメモリセルを備えた第２のメモリセルブロックとを有し、
上記第１の選択ゲートと上記第２の選択ゲートとは、それぞれ異なる選択信号線に接続され、それぞれ選択信号に応じて第１のメモリセルブロックと第１のビット線、および第２のメモリセルブロックと第２のビット線とを選択的に接続する
半導体不揮発性記憶装置。 - 複数の第１の選択ゲートを介して第１のビット線にそれぞれ接続された複数の第１のメモリセルブロックおよび複数の第２の選択ゲートを介して第２のビット線にそれぞれ接続された複数の第２のメモリセルブロックがアレイ状に配置され、
共通のワード線に接続された第１のメモリセルブロックおよび第２のメモリセルブロックを第１のビット線および第２のビット線にそれぞれ接続する第１の選択ゲートと第２の選択ゲートとがそれぞれメモリセルブロックを挟んでビット線方向に対し反対側に配置され、
互いに隣合い、異なるワード線に接続された第１および第２のメモリセルブロックをそれぞれ第１のビット線および第２のビット線に接続する第１の選択ゲートおよび第２の選択ゲートとが共通の選択信号線に接続されている
請求項１記載の半導体不揮発性記憶装置。 - 所定動作時に、第１および第２のビット線のうちいずれか一方のビット線の電位を第１の電位に保持させ、他方のビット線の電位を第１の電位と差を持たせた第２の電位に所定時間設定する手段を有する
請求項１記載の半導体不揮発性記憶装置。 - 上記第１および第２の選択ゲートは、選択トランジスタが２段縦続接続され、２つの選択トランジスタのうちのいずれか一方がデプレッション型トランジスタにより構成されている
請求項１記載の半導体不揮発性記憶装置。 - 上記デプレッション型トランジスタは、チャネル領域に所定濃度の不純物を注入して構成されている
請求項４記載の半導体不揮発性記憶装置。 - 上記デプレッション型トランジスタは、電荷蓄積層を有するトランジスタにより構成されている
請求項４記載の半導体不揮発性記憶装置。 - 上記デプレッション型トランジスタは、電荷蓄積層を有するトランジスタからなり、当該電荷蓄積層からプログラミングにより電荷を放出して構成されている
請求項４記載の半導体不揮発性記憶装置。 - 消去動作時に再プログラミングが行われる
請求項７記載の半導体不揮発性記憶装置。 - 上記第１および第２のビット線は、１本の主ビット線と、メモリセルトランジスタが接続され、上記主ビット線に対して並列に配置された複数の副ビット線とを有し、
上記第１および第２の選択ゲートは、上記主ビット線と各副ビット線との間に設けられ、各副ビット線を選択的に接続するそれぞれが２段に縦続接続された選択トランジスタからなり、
上記２段の選択ゲートのいずれか一方の選択トランジスタが、電荷蓄積層を有するトランジスタからなり、当該電荷蓄積層からプログラミングにより電荷を放出して構成されている
請求項１記載の半導体不揮発性記憶装置。 - 消去動作時に再プログラミングが行われる
請求項９記載の半導体不揮発性記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25787695A JP3570038B2 (ja) | 1994-11-21 | 1995-10-04 | 半導体不揮発性記憶装置 |
| US08/559,151 US5822248A (en) | 1994-11-21 | 1995-11-17 | Non-volatile semiconductor memory device using folded bit line architecture |
| KR1019950042289A KR960019315A (ko) | 1994-11-21 | 1995-11-20 | 불휘발성 반도체 메모리장치 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6-286740 | 1994-11-21 | ||
| JP28674094 | 1994-11-21 | ||
| JP25787695A JP3570038B2 (ja) | 1994-11-21 | 1995-10-04 | 半導体不揮発性記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08203291A JPH08203291A (ja) | 1996-08-09 |
| JP3570038B2 true JP3570038B2 (ja) | 2004-09-29 |
Family
ID=26543434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25787695A Expired - Fee Related JP3570038B2 (ja) | 1994-11-21 | 1995-10-04 | 半導体不揮発性記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5822248A (ja) |
| JP (1) | JP3570038B2 (ja) |
| KR (1) | KR960019315A (ja) |
Families Citing this family (38)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0851426A3 (en) * | 1996-12-27 | 1999-11-24 | STMicroelectronics S.r.l. | Memory block for realizing semiconductor memory devices and corresponding manufacturing process |
| JPH113595A (ja) * | 1997-06-13 | 1999-01-06 | Sharp Corp | 不揮発性半導体記憶装置 |
| JP3990485B2 (ja) | 1997-12-26 | 2007-10-10 | 株式会社ルネサステクノロジ | 半導体不揮発性記憶装置 |
| KR100260560B1 (ko) | 1998-03-18 | 2000-07-01 | 윤종용 | 실리콘-온 인슐레이터 구조를 이용한 반도체 메모리 장치 및 그제조 방법 |
| JP3173456B2 (ja) * | 1998-03-19 | 2001-06-04 | 日本電気株式会社 | 半導体記憶装置 |
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| JP3853981B2 (ja) | 1998-07-02 | 2006-12-06 | 株式会社東芝 | 半導体記憶装置の製造方法 |
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| JP4485369B2 (ja) | 2003-03-04 | 2010-06-23 | 富士通マイクロエレクトロニクス株式会社 | 不揮発性半導体記憶装置 |
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| US7719899B2 (en) | 2007-02-13 | 2010-05-18 | Micron Technology, Inc. | Circuits, systems and methods for driving high and low voltages on bit lines in non-volatile memory |
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| JP4907563B2 (ja) * | 2008-01-16 | 2012-03-28 | パナソニック株式会社 | 半導体記憶装置 |
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| US8130556B2 (en) * | 2008-10-30 | 2012-03-06 | Sandisk Technologies Inc. | Pair bit line programming to improve boost voltage clamping |
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| KR101800447B1 (ko) | 2011-03-23 | 2017-11-23 | 삼성전자주식회사 | 증폭 회로, 그것을 갖는 출력 회로, 비휘발성 메모리 장치, 메모리 시스템, 및 메모리 카드, 그리고 그것의 데이터 출력 방법 |
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Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07122080A (ja) * | 1993-08-31 | 1995-05-12 | Sony Corp | 半導体不揮発性記憶装置 |
| US5555521A (en) * | 1994-06-14 | 1996-09-10 | Sanyo Electric Co., Ltd | Method of operating the semiconductor memory storing analog data and analog data storing apparatus |
| JP3160160B2 (ja) * | 1994-09-28 | 2001-04-23 | シャープ株式会社 | 半導体記憶装置 |
-
1995
- 1995-10-04 JP JP25787695A patent/JP3570038B2/ja not_active Expired - Fee Related
- 1995-11-17 US US08/559,151 patent/US5822248A/en not_active Expired - Fee Related
- 1995-11-20 KR KR1019950042289A patent/KR960019315A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08203291A (ja) | 1996-08-09 |
| US5822248A (en) | 1998-10-13 |
| KR960019315A (ko) | 1996-06-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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| A131 | Notification of reasons for refusal |
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|
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090702 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100702 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100702 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110702 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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