JP4073525B2 - 不揮発性半導体記憶装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置に関し、より特定的には、低電源電圧において、メモリセルにデータの書込および消去を行ない、かつメモリセルからのデータの読出を行なう不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、不揮発性半導体記憶装置の１種であるフラッシュメモリは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）より安価に製造できるため、次世代を担うメモリデバイスとして期待されている。
【０００３】
図５９は、従来のＮＯＲ型フラッシュメモリのメモリセルアレイ５０００の構成を示す回路図である。メモリセルアレイ５０００は、複数のワード線ＷＬ、および複数のビット線ＢＬが配列される。図５９においては、ワード線ＷＬ１、ＷＬ２、ＷＬ３、…、およびビット線ＢＬ１、ＢＬ２、ＢＬ３を代表的に示す。ワード線ＷＬとビット線ＢＬとの各交点には、メモリセルＱＣが設けられる。メモリセルＱＣは、フローティングゲート型ＭＯＳトランジスタで構成される。
【０００４】
ここで、メモリセルを構成するメモリセルトランジスタの構造について説明する。
【０００５】
図６０は、不揮発性半導体記憶装置のメモリセルトランジスタの構造を説明するための断面模式図である。図６０に示すように、メモリセルトランジスタは、ｐ型半導体基板１の主表面上に形成されたｎ型ソース領域２およびｎ型ドレイン領域３と、このソース領域２とドレイン領域３とに挟まれたチャネル領域の上方にトンネル酸化膜４を介在して形成されたフローティングゲート電極５と、このフローティングゲート電極５の上方に絶縁膜６を介在して形成されたコントロールゲート電極７とを有している。各メモリセルトランジスタのソース領域２およびドレイン領域３は、フローティングゲート電極５およびコントロールゲート電極７の側壁に形成されたサイドウォール絶縁膜９をマスクとして、イオン注入により形成される。
【０００６】
図５９および図６０を参照して、各メモリセルにおいて、ソース領域２には、ソース線ＳＬが接続されている。ドレイン領域３には、ビット線ＢＬが接続されている。コントロールゲート電極７にはワード線ＷＬが接続されている。
【０００７】
ソースドレイン間の導電度（チャネルコンダクタンス）は、コントロールゲート電極７に印加される電位に応じて変化する。コントロールゲート電極７の電位を増加させることにより、ソースドレイン間に電流が流れ始めるコントロールゲート電極７の電位をしきい値と呼ぶ。しきい値は、フローティングゲート電極５に電子が蓄積されるにつれて増加する。
【０００８】
メモリセルトランジスタは、フローティングゲート電極５の帯電状態を変化させることにより、情報を記憶する。なお、フローティングゲート電極５は、外部から絶縁膜により電気的に遮断されているので、情報が不揮発的に記憶される構成となっている。
【０００９】
次に、ＮＯＲ型フラッシュメモリの読出動作、書込動作、および消去動作について簡単に説明する。
【００１０】
書込動作においては、チャネルホットエレクトロン注入により、フローティングゲート電極に電子を注入する。これにより、メモリセルトランジスタのしきい値Ｖｔｈが低いしきい値側から高いしきい値側へ変化する。
【００１１】
消去動作においては、ソースまたはドレインのゲートエッジにおけるＦＮ（ファウラーノルドハイム）トンネル現象により、フローティングゲート電極から電子を引抜く。これにより、しきい値Ｖｔｈが、高いしきい値側から低いしきい値側へと変化する。
【００１２】
読出動作においては、選択したビット線ＢＬに１Ｖ程度の電圧を印加し、選択したワード線ＷＬに外部電源電圧ＶＣＣを与え、選択したワード線ＷＬと、選択したビット線ＢＬとの交点に位置するメモリセルトランジスタのソースドレイン間に電流が流れるか否かによって情報を読出す。
【００１３】
図６１〜図６２は、ＮＯＲ型フラッシュメモリのしきい値電圧分布を示す図である。図６１に示すように、ＮＯＲ型フラッシュメモリにおいては、外部電源電圧ＶＣＣ（５Ｖ）よりもしきい値Ｖｔｈが高い状態を書込状態と称し、外部電源電圧ＶＣＣ（５Ｖ）よりもしきい値Ｖｔｈが低い状態を消去状態と称す。
【００１４】
ＮＯＲ型フラッシュメモリにおいては、１ビットごとに書込を行ない、全ビット一括または所定のブロックごとに含まれるビット一括で同時に消去を行なう。したがって、消去状態のしきい値分布は、書込状態のしきい値電圧分布よりも広がっている。
【００１５】
ところで、図６２に示すように、現行の３．３ボルトの外部電源電圧ＶＣＣを使用すると、しきい値電圧Ｖｔｈが１．５ボルト以下になる、いわゆる過消去セルが発生する。
【００１６】
図６３は、フラッシュメモリにおける過消去セルの問題を説明するための回路図である。図６３に示すように、ビット線ＢＬに接続されるメモリセルＱＣ１のデータを読出す場合であって、同一のビット線ＢＬに接続されるメモリセルＱＣ２、ＱＣ３、ＱＣ４、…が過消去セルであったとする。メモリセルＱＣ１のデータを読出すため、ビット線ＢＬに１Ｖ程度の電圧を印加する。さらにメモリセルＱＣ１に接続されるワード線ＷＬ１に外部電源電圧ＶＣＣを印加する。
【００１７】
この場合、メモリセルＱＣ２、ＱＣ３、ＱＣ４、…のそれぞれに接続されているワード線ＷＬ２、ＷＬ３、ＷＬ４、…の電位は、０Ｖであるにも関わらず、各過消去セルを介してビット線ＢＬにリーク電流ｉ０が流れる。この結果、選択状態のメモリセルＱＣ１が書込状態であるため、本来メモリセルＱＣ１を介して電流が流れないにも関わらず、外部からは消去状態と判断されてしまう。したがって、このような過消去セルの存在は、フラッシュメモリの動作上の致命的な欠陥となる。
【００１８】
次に、ビット線をセクタごとに分割したＤＩＮＯＲ（Divided Bit line NOR) 型フラッシュメモリについて説明する。
【００１９】
ＤＩＮＯＲ型フラッシュメモリの内容については、「不揮発性半導体記憶装置（特願平８−１１６２９７）」に開示されている。以下その内容について簡単に説明する。
【００２０】
図６４は、従来のＤＩＮＯＲ型フラッシュメモリのメモリアレイ６０００の構成を示す回路図である。
【００２１】
図６４に示すように、メモリセルアレイ６０００は、２つのメモリセルアレイブロックＢＬＫ０およびＢＬＫ１を含む。図６４では、１つのメモリセルアレイブロックＢＬＫ０またはＢＬＫ１に対して、各々４つのメモリセルトランジスタＭＣを代表的に示す。メモリセルアレイブロックＢＬＫ０は、副ビット線ＳＢＬ１に各々ドレインが接続するメモリセルトランジスタＭＣ１ａおよびＭＣ１ｂと、副ビット線ＳＢＬ２に各々ドレインが接続するメモリセルトランジスタＭＣ２ａおよびＭＣ２ｂと、主ビット線ＢＬ１と副ビット線ＳＢＬ１との接続を開閉する選択ゲートＳＧ１と、主ビット線ＢＬ２と副ビット線ＳＢＬ２との接続を開閉する選択ゲートＳＧ２とを含む。
【００２２】
メモリセルトランジスタＭＣ１ａおよびＭＣ２ａのコントロールゲート電極は、ともにワード線ＷＬ１に接続し、メモリセルトランジスタＭＣ１ｂおよびＭＣ２ｂのコントロールゲート電極はワード線ＷＬ２に接続している。
【００２３】
メモリセルアレイブロックＢＬＫ１も、同様に、副ビット線ＳＢＬ３と各々ドレインが接続するメモリセルトランジスタＭＣ３ａおよびＭＣ３ｂと、副ビット線ＳＢＬ４と各々ドレインが接続するメモリセルトランジスタＭＣ４ａおよびＭＣ４ｂとを含む。
【００２４】
メモリセルアレイブロックＢＬＫ１は、さらに、主ビット線ＢＬ１と副ビット線ＳＢＬ３との接続を開閉する選択ゲートＳＧ３と、主ビット線ＢＬ２と副ビット線ＳＢＬ４との接続を開閉する選択ゲートＳＧ４とを含む。
【００２５】
メモリセルトランジスタＭＣ３ａとＭＣ４ａのコントロールゲート電極はワード線ＷＬ３に接続し、メモリセルトランジスタＭＣ３ｂとＭＣ４ｂのコントロールゲート電極は、ワード線ＷＬ４に接続している。
【００２６】
ＤＩＮＯＲ型フラッシュメモリにおいては、メモリセルへの書込、消去、および読出動作は、対応する選択ゲートＳＧを開閉することにより対応するメモリセルアレイブロックを選択した後に行なわれる。なお、メモリセルＭＣは、フローティングゲート型ＭＯＳトランジスタで構成される。
【００２７】
次に、ＤＩＮＯＲ型フラッシュメモリの、消去動作、書込動作について説明する。
【００２８】
図６５は、外部電源電圧ＶＣＣが３．３Ｖの場合のＤＩＮＯＲ型フラッシュメモリのメモリセルのしきい値電圧分布を示す図である。
【００２９】
消去動作においては、チャネル全面におけるＦＮトンネル現象により、フローティングゲート電極の電子を一括して注入する。これにより、しきい値電圧Ｖｔｈが、低いしきい値電圧側から、高いしきい値電圧側へと変化する。
【００３０】
書込動作においては、ドレインエッジにおけるＦＮトンネル現象により電子を引抜く。すなわち、ＤＩＮＯＲ型フラッシュメモリにおいては、低しきい値分布側を、書込状態、高しきい値分布側を、消去状態とする。
【００３１】
さらに、ＤＩＮＯＲ型フラッシュメモリにおいては、１ビットごとに、パルス的な電圧を印加して電子を引抜き、さらにしきい値の検証を行なう動作（ベリファイ動作）を繰返し行なうことにより、低しきい値側の分布を狭帯化している。この結果、低しきい値側分布の最下限が、１．５Ｖ以上になり、３. ３Ｖの外部電源電圧ＶＣＣを用いた動作を実現している。
【００３２】
【発明が解決しようとする課題】
ところで、不揮発性半導体記憶装置においては、さらに低電圧動作、低消費電力動作、および高速読出動作が要求される傾向にある。
【００３３】
図６６は、外部電源電圧ＶＣＣが１．８Ｖの場合のＤＩＮＯＲ型フラッシュメモリのメモリセルのしきい値分布を示す図である。
【００３４】
図６６に示すように、外部電源電圧ＶＣＣが現行の３．３Ｖ以下（たとえば１．８ボルト）になると、低しきい値側の最下限が１．５Ｖ以下になり、いわゆる過書込セルが発生する。この結果、ＤＩＮＯＲ型フラッシュメモリの上記技術を持ったとしても、外部電源電圧ＶＣＣをそのまま用いた読出動作を実現することは困難になると考えられる。
【００３５】
この問題を解決するために、低電圧化した外部電源電圧ＶＣＣを、読出動作時に現行の電圧レベル（３. ３Ｖ）程度にまで昇圧し、この昇圧した電圧をワード線に印加する手段が考えられる。
【００３６】
しかし、この手段を適用すると、昇圧に要する時間で読出動作が遅くなる。また昇圧動作で消費電力が増大してしまう。さらに、３．３Ｖで動作する回路が増え、１．８Ｖへの低電圧化による消費電力低減の効果が減少するという問題がある。
【００３７】
さらに、ＤＩＮＯＲ型のメモリセル構成とした場合でも、一つの副ビット線に接続する非選択のメモリセル（たとえば、６３個）が全体として読み出し時のリーク電流を発生させる。
【００３８】
電源電圧が３．３Ｖの場合、図６５のように書込しきい値（Ｖｔｈ）分布の最下限は１．５Ｖである。しきい値Ｖｔｈが１．５Ｖ以下に書き込まれた場合は、コントロールゲート電圧Ｖｃｇ＝０Ｖが印加されている６３個の同一ビット線上の非選択セルのリーク電流の合計が読み出し電流Ｉｒｅａｄと同程度の大きさになり、正常な読出動作が行えなくなるため、過書込不良となる。
【００３９】
ここで、メモリセルのしきい値Ｖｔｈが１．５Ｖということは、コントロールゲート電圧Ｖｃｇ＝１．５Ｖをメモリセルに印加すると、読出電流Ｉｒｅａｄだけ電流が流れるということであり、そのときの電流―電圧特性は、図６７のようになる。
【００４０】
このときの、図６７の電流―電圧特性曲線のコントロールゲート電圧Ｖｃｇ＝０Ｖにおける電流値Ｉｌｅａｋが、上記非選択セルのリーク電流である。
【００４１】
ここで、電流―電圧特性の傾きを表す以下の式で表される特性値Ｇについて考えることにする。
【００４２】
Ｇ＝∂（ｌｏｇ Ｉ）／∂Ｖｃｇ
この特性値Ｇが大きくなるようなメモリセルが得られるならば、このようなメモリセルは、図６７中の点線で示す電流―電圧特性を有することになる（ただし、Ｖｃｇ＝０ＶにおけるＩｌｅａｋは同一であるものとする）。
【００４３】
もし、このような特性が得られたならば、書込Ｖｔｈ分布の下限を０．５Ｖとしても過書込不良が発生しないことになる。これは、非選択セルのリーク電流は、実線の特性を有するメモリセルでも点線の特性を有するメモリセルでも同じであるためである。
【００４４】
書込Ｖｔｈ分布の下限を下げられるなら、読出電圧の低減が可能となり、昇圧なしの高速読出動作を維持したまま、電源電圧Ｖｃｃの低電圧化が可能になる。
【００４５】
この特性値Ｇの増大のためには、メモリセルトランジスタの物理パラメータを変えることが考えられるが、劇的な改善は期待できない。
【００４６】
図６８は、コントロールゲート電圧Ｖｃｇとメモリセルトランジスタを流れるソース・ドレイン間電流Ｉとの関係を示す図である。
【００４７】
図６８に示すように、読出電流Ｉｒｅａｄの値を小さくすることができれば、読出電流値Ｉｒｅａｄにおける特性値Ｇの値を劇的に増大させることが可能である。
【００４８】
しかしながら、読出電流値の低減は一般には読出速度の低下につながるという問題点があった。
【００４９】
そこで、本発明は、上記のような問題点を解決するためになされたものであり、低電圧電源を用いた場合であっても、高速読出動作が可能な不揮発性半導体記憶装置を提供することである。
【００５０】
本発明の他の目的は、低電圧動作においても、過消去または過書込による誤動作を回避することが可能な不揮発性半導体記憶装置を提供することである。
【００５１】
さらに、本発明の他の目的は、低電圧動作が可能で、かつ低コストで製造可能な不揮発性半導体記憶装置を提供することである。
【００５２】
【課題を解決するための手段】
請求項１記載の不揮発性半導体記憶装置は、半導体基板上に形成される不揮発性半導体記憶装置であって、行列状に配置される複数のメモリセルを含むメモリセルアレイを備え、メモリセルアレイは、各々が第１複数個の行および第２複数個の列に配置された複数個のメモリセルを含む複数のブロックに分割され、複数のブロックにわたって、メモリセルの列に対応して設けられる複数の第１の主ビット線と、複数のブロックにわたって、メモリセルの列に対応して設けられる複数の第２の主ビット線と、複数のブロックにそれぞれにおいて、第２複数個の列にそれぞれ対応して設けられる副ビット線群と、複数のブロックにわたって、メモリセルの行にそれぞれ対応して設けられる複数のワード線と、副ビット線とワード線の交点にそれぞれ対応して設けられる複数のメモリセルとを備え、各メモリセルは、メモリセルトランジスタを含み、メモリセルトランジスタは、半導体基板の第１導電型の主表面に形成された第２導電型のソース領域および第２導電型のドレイン領域と、ソース領域とドレイン領域とに挟まれたチャネル領域と、チャネル領域上に酸化膜を介在して形成された電荷蓄積電極と、電荷蓄積電極の上方に絶縁膜を介在して形成された制御電極とを有し、メモリセルトランジスタのドレイン領域は、対応する副ビット線と結合し、制御電極は、対応するワード線により電位が制御され、対応するブロックごとに設けられ、不揮発性半導体記憶装置の読出動作において、選択されたメモリセルトランジスタのソース領域とドレイン領域との間を流れる電流を選択された副ビット線を介してベース電流として受けて増幅し、対応する第１の主ビット線に流れる電流を制御するように配置される、複数のバイポーラトランジスタと、不揮発性半導体記憶装置の書込動作において、副ビット線と対応する第２の主ビット線とを選択的に結合し、読出動作において、副ビット線と対応するバイポーラトランジスタのベースとを選択的に結合する接続手段と、読出動作において、外部からのアドレス信号に応じて、対応する副ビット線および主ビット線ならびにワード線を選択するメモリセル選択手段と、選択された第１の主ビット線を流れる電流値に応じて、選択されたメモリセルのデータを読み出すデータ読出手段と、書込動作において、メモリセルトランジスタの電荷蓄積電極に電子を注入し、または電子を引抜く書込手段とをさらに備える。
【００５３】
請求項２記載の不揮発性半導体記憶装置は、請求項１記載の不揮発性半導体記憶装置の構成において、メモリセル選択手段は、外部アドレス信号に応じて、対応するワード線を選択する行選択手段と、外部アドレス信号に応じて、対応する主ビット線および副ビット線を選択する列選択手段とを含み、接続手段は、列選択手段に制御されて、読出動作において副ビット線との対応するバイポーラトランジスタのベースとを選択的に接続する第１の内部接続手段と、列選択手段に制御されて、書込動作において副ビット線と第２の主ビット線とを選択的に接続する第２の内部接続手段とを含む。
【００５４】
請求項３記載の不揮発性半導体記憶装置は、請求項２記載の不揮発性半導体記憶装置の構成に加えて、メモリセルの行ごとにそれぞれ設けられる複数のセル選択線とをさらに備え、各メモリセルは、メモリセルトランジスタを介して副ビット線とバイポーラトランジスタのベースとの間を流れる電流の導通経路を選択的に開閉するセル選択トランジスタをさらに含み、行選択手段は、選択されたメモリセルに対応するセル選択線を活性化し、選択されたメモリセルのセル選択トランジスタを導通状態とする。
【００５５】
請求項４記載の不揮発性半導体記憶装置は、請求項３記載の不揮発性半導体記憶装置の構成において、接続手段は、副ビット線とバイポーラトランジスタのベースとを選択的に結合するＭＯＳトランジスタを含み、バイポーラトランジスタは、ＭＯＳトランジスタのソースおよびドレイン領域に対する不純物をドーピングする工程において、同時に不純物をドーピングされたベース層を有する。
請求項５記載の不揮発性半導体記憶装置は、請求項１記載の不揮発性半導体記憶装置の構成において、メモリセル選択手段は、外部アドレス信号に応じて、対応するワード線を選択する行選択手段と、外部アドレス信号に応じて、対応する主ビット線および副ビット線を選択する列選択手段とを含み、接続手段は、副ビット線群に共通に設けられるブロック配線と、列選択手段に制御されて、副ビット線とブロック配線とを選択的に接続する第１の内部接続手段と、列選択手段に制御されて、読出動作においてブロック配線と対応するバイポーラトランジスタのベースとを選択的に接続する第２の内部接続手段と、列選択手段に制御されて、書込動作においてブロック配線と第２の主ビット線とを選択的に結合する第３の内部接続手段とを含む。
【００５６】
請求項６記載の不揮発性半導体記憶装置は、請求項５記載の不揮発性半導体記憶装置の構成において、メモリセルの行ごとにそれぞれ設けられる複数のセル選択線とをさらに備え、各メモリセルは、メモリセルトランジスタを介して副ビット線とバイポーラトランジスタのベースとの間を流れる電流の導通経路を選択的に開閉するセル選択トランジスタをさらに含み、行選択手段は、選択されたメモリセルに対応するセル選択線を活性化し、選択されたメモリセルのセル選択トランジスタを導通状態とする。
【００５７】
請求項７記載の不揮発性半導体記憶装置は、請求項６記載の不揮発性半導体記憶装置の構成において、第２の内部接続手段は、ブロック配線とバイポーラトランジスタのベースとを選択的に結合するＭＯＳトランジスタを含み、バイポーラトランジスタは、ＭＯＳトランジスタのソースおよびドレイン領域に対する不純物をドーピングする工程において、同時に不純物をドーピングされたベース層を有する。
【００５８】
請求項８記載の不揮発性半導体記憶装置は、半導体基板上に形成される不揮発性半導体記憶装置であって、行列状に配置される複数のメモリセルを含むメモリセルアレイを備え、メモリセルアレイは、各々が第１および第２の列ならびに第１複数個の行に配置された複数個のメモリセルを含む複数のブロックに分割され、ブロックごとに設けられる複数の主ビット線と、ブロックごとに含まれる列に対応して設けられる第１および第２の副ビット線と、複数のブロックにわたって、メモリセルの行にそれぞれ対応して設けられる複数のワード線と、第１および第２の副ビット線とワード線の交点にそれぞれ対応して設けられる複数のメモリセルとを備え、各メモリセルは、メモリセルトランジスタを含み、メモリセルトランジスタは、半導体基板の第１導電型の主表面に形成された第２導電型のソース領域および第２導電型のドレイン領域と、ソース領域とドレイン領域とに挟まれたチャネル領域と、チャネル領域上に酸化膜を介在して形成された電荷蓄積電極と、電荷蓄積電極の上方に絶縁膜を介在して形成された制御電極とを有し、メモリセルトランジスタのドレイン領域は、対応する副ビット線と結合し、制御電極は、対応するワード線により電位が制御され、対応する第１および第２の副ビット線ごとに設けられ、読出動作において選択されたメモリセルトランジスタのソース領域とドレイン領域との間を流れる電流を、選択された第１または第２の副ビット線を介してベース電流として受けて増幅する、第１および第２のバイポーラトランジスタと、不揮発性半導体記憶装置の読出動作において、バイポーラトランジスタにより増幅された電流が対応する主ビット線に流れるように選択的に結合させ、不揮発性半導体記憶装置の書込動作において、選択された第１または第２の副ビット線に対応するバイポーラトランジスタのエミッタベース間を短絡させ、かつ選択された主ビット線と選択された第１または第２の副ビット線とを結合させる接続手段と、不揮発性半導体記憶装置の読出動作において、外部からのアドレス信号に応じて、対応する第１または第２の副ビット線および主ビット線ならびにワード線を選択するメモリセル選択手段と、選択された主ビット線を流れる電流値に応じて、選択されたメモリセルのデータを読み出すデータ読出手段と、書込動作において、メモリセルトランジスタの電荷蓄積電極に電子を注入し、または電子を引抜く書込手段とをさらに備える。
【００５９】
請求項９記載の不揮発性半導体記憶装置は、請求項８記載の不揮発性半導体記憶装置の構成において、第１および第２のバイポーラトランジスタは、第１および第２の副ビット線を挟んで対向する側にそれぞれ配置され、接続手段は、第１のバイポーラトランジスタに応じて、対応する主ビット線と第１の副ビット線間に直列に接続するように設けられ、メモリセル選択手段により制御される第１および第２のスイッチ手段と、第２のバイポーラトランジスタに応じて、対応する主ビット線と第２の副ビット線間に直列に接続するように設けられ、メモリセル選択手段により制御される第３および第４のスイッチ手段とを含み、第１および第３のスイッチ手段は、各々、対応する主ビット線と接続する一方端を有し、第２のスイッチ手段は、第１のバイポーラトランジスタのエミッタおよび第１のスイッチ手段の他方端と接続する一方端と、第１のバイポーラトランジスタのベースおよび第１の副ビット線と接続する他方端とを有し、第４のスイッチ手段は、第２のバイポーラトランジスタのエミッタおよび第３のスイッチ手段の他方端と接続する一方端と、第２のバイポーラトランジスタのベースおよび第２の副ビット線と接続する他方端とを有する。
【００６０】
請求項１０記載の不揮発性半導体記憶装置は、請求項９記載の不揮発性半導体記憶装置の構成において、メモリセルの行ごとにそれぞれ設けられる複数のセル選択線とをさらに備え、各メモリセルは、メモリセルトランジスタを介して副ビット線とバイポーラトランジスタのベースとの間を流れる電流の導通経路を選択的に開閉するセル選択トランジスタをさらに含み、行選択手段は、選択されたメモリセルに対応するセル選択線を活性化し、選択されたメモリセルのセル選択トランジスタを導通状態とする。
【００６１】
請求項１１記載の不揮発性半導体記憶装置は、請求項９記載の不揮発性半導体記憶装置の構成において、メモリセルトランジスタは、半導体基板の主表面に設けられる第１導電型のウェル内に形成され、第１導電型のウェルは、ブロックごとに複数のウェルブロックに分割され、各ウェルブロックに供給されるウェル電位を発生するウェル電位駆動手段と、各ウェルブロックあたり少なくとも２以上設けられ、ウェル電位発生手段から出力されるウェル電位を伝達する複数のウェル電位給電配線とをさらに備える。
【００６２】
請求項１２記載の不揮発性半導体記憶装置は、請求項８記載の不揮発性半導体記憶装置の構成において、第１および第２のバイポーラトランジスタは、第１および第２の副ビット線の一端側に配置され、接続手段は、第１のバイポーラトランジスタに応じて、対応する主ビット線と第１の副ビット線間に直列に接続するように設けられ、メモリセル選択手段により制御される第１、第２および第３のスイッチ手段と、第２のバイポーラトランジスタに応じて、対応する主ビット線と第２の副ビット線間に直列に接続するように設けられ、メモリセル選択手段により制御される第４、第５および第６のスイッチ手段とを含み、第１および第４のスイッチ手段は、各々、対応する主ビット線と接続する一方端を有し、第２のスイッチ手段は、第１のスイッチ手段の他方端と接続する一方端と、第１のバイポーラトランジスタのエミッタおよび第３のスイッチ手段の一方端と接続する他方端とを有し、第３のスイッチ手段は、第１のバイポーラトランジスタのベースおよび第１の副ビット線と接続する他方端とを有し、第５のスイッチ手段は、第４のスイッチ手段の他方端と接続する一方端と、第２のバイポーラトランジスタのエミッタおよび第６のスイッチ手段の一方端と接続する他方端とを有し、第６のスイッチ手段は、第２のバイポーラトランジスタのベースおよび第２の副ビット線と接続する他方端とを有する。
【００６３】
請求項１３記載の不揮発性半導体記憶装置は、請求項１２記載の不揮発性半導体記憶装置の構成において、第２、第３、第４および第６のスイッチ手段は、エンハンスメント型ＭＯＳトランジスタであり、第１および第５のスイッチ手段は、デプレッション型トランジスタである。
【００６４】
請求項１４記載の不揮発性半導体記憶装置は、請求項１３記載の不揮発性半導体記憶装置の構成において、メモリセルの行ごとにそれぞれ設けられる複数のセル選択線とをさらに備え、各メモリセルは、メモリセルトランジスタを介して副ビット線とバイポーラトランジスタのベースとの間を流れる電流の導通経路を選択的に開閉するセル選択トランジスタをさらに含み、行選択手段は、選択されたメモリセルに対応するセル選択線を活性化し、選択されたメモリセルのセル選択トランジスタを導通状態とする。
【００６５】
請求項１５記載の不揮発性半導体記憶装置は、請求項１２記載の不揮発性半導体記憶装置の構成において、第１ないし第６のスイッチ手段は、エンハンスメント型ＭＯＳトランジスタであり、第１および第５のスイッチ手段は、ソースドレイン間が短絡されている。
【００６６】
請求項１６記載の不揮発性半導体記憶装置は、請求項１５記載の不揮発性半導体記憶装置の構成に加えて、メモリセルの行ごとにそれぞれ設けられる複数のセル選択線とをさらに備え、各メモリセルは、メモリセルトランジスタを介して副ビット線とバイポーラトランジスタのベースとの間を流れる電 流の導通経路を選択的に開閉するセル選択トランジスタをさらに含み、行選択手段は、選択されたメモリセルに対応するセル選択線を活性化し、選択されたメモリセルのセル選択トランジスタを導通状態とする。
【００６７】
請求項１７記載の不揮発性半導体記憶装置は、半導体基板上に形成される不揮発性半導体記憶装置であって、行列状に配置される複数のメモリセルを含むメモリセルアレイを備え、メモリセルアレイは、各々が第１および第２の列ならびに第１複数個の行に配置された複数個のメモリセルを含む複数のブロックに分割され、少なくとも２つのブロックにわたって設けられる複数の主ビット線と、ブロックごとに含まれる列に対応して設けられる２つの副ビット線と、複数のブロックにわたって、メモリセルの行にそれぞれ対応して設けられる複数のワード線と、副ビット線とワード線の交点にそれぞれ対応して設けられる複数のメモリセルとを備え、各メモリセルは、メモリセルトランジスタを含み、メモリセルトランジスタは、半導体基板の第１導電型の主表面に形成された第２導電型のソース領域および第２導電型のドレイン領域と、ソース領域とドレイン領域とに挟まれたチャネル領域と、チャネル領域上に酸化膜を介在して形成された電荷蓄積電極と、電荷蓄積電極の上方に絶縁膜を介在して形成された制御電極とを有し、メモリセルトランジスタのドレイン領域は、対応する副ビット線と結合し、制御電極は、対応するワード線により電位が制御され、対応する第１のブロックの２つの副ビット線のうちの一方および対応する第２のブロックの２つの副ビット線のうちの一方の双方に対応して設けられ、読出動作において選択されたメモリセルトランジスタのソース領域とドレイン領域との間を流れる電流を、選択された副ビット線を介してベース電流として受けて増幅するように配置されたバイポーラトランジスタと、不揮発性半導体記憶装置の読出動作において、バイポーラトランジスタのベースと選択された副ビット線とを選択的に結合し、バイポーラトランジスタにより増幅された電流を対応する主ビット線に流れさせ、不揮発性半導体記憶装置の書込動作において、選択された副ビット線に対応するバイポーラトランジスタのエミッタベース間を短絡させ、かつ選択された主ビット線と選択された副ビット線とを結合させる接続手段と、不揮発性半導体記憶装置の読出動作において、外部からのアドレス信号に応じて、対応する副ビット線および主ビット線ならびにワード線を選択するメモリセル選択手段と、選択された主ビット線を流れる電流値に応じて、選択されたメモリセルのデータを読み出すデータ読出手段と、書込動作において、メモリセルトランジスタの電荷蓄積電極に電子を注入し、または電子を引抜く書込手段とをさらに備える。
【００６８】
請求項１８記載の不揮発性半導体記憶装置は、請求項１７記載の不揮発性半導体記憶装置の構成に加えて、メモリセルの行ごとにそれぞれ設けられる複数のセル選択線とをさらに備え、各メモリセルは、メモリセルトランジスタを介して副ビット線とバイポーラトランジスタのベースとの間を流れる電流の導通経路を選択的に開閉するセル選択トランジスタをさらに含み、行選択手段は、選択されたメモリセルに対応するセル選択線を活性化し、選択されたメモリセルのセル選択トランジスタを導通状態とする。
【００６９】
請求項１９記載の不揮発性半導体記憶装置は、半導体基板上に形成される不揮発性半導体記憶装置であって、行列状に配置される複数のメモリセルを含むメモリセルアレイを備え、メモリセルは、各々が第１および第２の列ならびに第１複数個の行に配置された複数個のメモリセルを含む複数のブロックに分割され、２つのブロックごとに設けられる複数の主ビット線と、ブロックごとに含まれる列に対応して設けられる第１および第２の副ビット線と、複数のブロックにわたって、メモリセルの行にそれぞれ対応して設けられる複数のワード線と、第１および第２の副ビット線とワード線の交点にそれぞれ対応して設けられる複数のメモリセルとを備え、各メモリセルは、メモリセルトランジスタを含み、メモリセルトランジスタは、半導体基板の第１導電型の主表面に形成された第２導電型のソース領域および第２導電型のドレイン領域と、ソース領域とドレイン領域とに挟まれたチャネル領域と、チャネル領域上に酸化膜を介在して形成された電荷蓄積電極と、電荷蓄積電極の上方に絶縁膜を介在して形成された制御電極とを有し、メモリセルトランジスタのドレイン領域は、対応する副ビット線と結合し、制御電極は、対応するワード線により電位が制御され、対応する２つのブロックごとに設けられ、読出動作において選択されたメモリセルトランジスタのソース領域とドレイン領域との間を流れる電流を、選択された２つのブロックのうちの第１または第２の副ビット線を介してベース電流として受けて増幅するバイポーラトランジスタと、不揮発性半導体記憶装置の読出動作において、バイポーラトランジスタにより増幅された電流が対応する主ビット線に流れるように選択的に結合させ、不揮発性半導体記憶装置の書込動作において、選択されたバイポーラトランジスタのエミッタベース間を短絡させ、かつ選択された主ビット線と選択されたブロックに含まれる第１または第２の副ビット線とを結合させる接続手段と、不揮発性半導体記憶装置の読出動作において、外部からのアドレス信号に応じて、対応するブロック中の第１または第２の副ビット線および主ビット線ならびにワード線を選択するメモリセル選択手段と、選択された主ビット線を流れる電流値に応じて、選択されたメモリセルのデータを読み出すデータ読出手段と、書込動作において、メモリセルトランジスタの電荷蓄積電極に電子を注入し、または電子を引抜く書込手段とをさらに備える。
【００７０】
請求項２０記載の不揮発性半導体記憶装置は、請求項１９記載の不揮発性半導体記憶装置の構成において、メモリセルの行ごとにそれぞれ設けられる複数のセル選択線とをさらに備え、各メモリセルは、メモリセルトランジスタを介して副ビット線とバイポーラトランジスタのベースとの間を流れる電流の導通経路を選択的に開閉するセル選択トランジスタをさらに含み、行選択手段は、選択されたメモリセルに対応するセル選択線を活性化し、選択されたメモリセルのセル選択トランジスタを導通状態とする。
【００７１】
【発明の実施の形態】
［実施の形態１］
図１は、本発明の実施の形態１の不揮発性半導体記憶装置１０００の構成を示す概略ブロック図である。
【００７２】
図１に示すように、不揮発性半導体記憶装置１０００は、アドレスバッファ１０２と、メモリセルアレイ１０４と、ＷＬデコーダ１０６と、Ｙデコーダ１０８と、ＳＧデコーダ１１４と、ソースデコーダ１１６とを含む。
【００７３】
アドレスバッファ１０２は、外部からのアドレス信号Ａ０〜Ａｉを受けて、対応する内部行アドレス信号Ａｘと対応する内部列アドレス信号Ａｙとを出力する。ＷＬデコーダ１０６は、アドレスバッファ１０２からの内部行アドレス信号Ａｘを受けて、対応するメモリセルアレイ１０４のワード線を選択する。Ｙデコーダ１０８は、アドレスバッファ１０２からの内部列アドレス信号Ａｉを受けて、メモリセルアレイ１０４の対応する主ビット線を選択する。
【００７４】
メモリセルアレイ１０４は、ＮＯＲ型メモリアレイであって、複数のメモリセルトランジスタＭＴを含む。メモリセルトランジスタＭＴは、フローティングゲート型トランジスタで構成される。
【００７５】
以下では、メモリセルトランジスタおよびセル選択トランジスタは、Ｐチャネル型ＭＯＳトランジスタであるものとして説明する。
【００７６】
図１では、説明の簡単のために、２行４列のメモリセルトランジスタを含むブロック、すなわち、メモリセルトランジスタＭＴ１１、ＭＴ１２、ＭＴ１３、ＭＴ１４ＭＴ２１、ＭＴ２２、ＭＴ２３およびＭＴ２４を代表的に示す。
【００７７】
ここで、上記メモリセルのブロックは、一般にはより多くのメモリセルを含み、このブロックが、たとえば、同一ウェル内に形成された消去動作時の消去単位に相当する構成とすることも可能である。
【００７８】
メモリセルトランジスタＭＴ１１〜ＭＴ１４の各コントロールゲート電極は、ともにワード線ＷＬ１に接続される。メモリセルトランジスタＭＴ２１〜ＭＴ２４の各コントロールゲート電極は、ともにワード線ＷＬ２に接続される。
【００７９】
メモリセルトランジスタＭＴ１１〜ＭＴ１４およびＭＴ２１〜ＭＴ２４の各ソース領域は、ソース線ＳＬに接続される。
【００８０】
メモリセルトランジスタＭＴ１１およびＭＴ２１のドレイン領域は、副ビット線ＳＢＬ１に接続される。メモリセルトランジスタＭＴ１２およびＭＴ２２のドレイン領域は、副ビット線ＳＢＬ２に接続される。メモリセルトランジスタＭＴ１３およびＭＴ２３のドレイン領域は、副ビット線ＳＢＬ３に接続される。メモリセルトランジスタＭＴ１４およびＭＴ２４のドレイン領域は、副ビット線ＳＢＬ４に接続される。
【００８１】
副ビット線ＳＢＬ１の一端は、選択ゲートトランジスタＰＳＧ１を介して、プログラム主ビット線ＰＭＢＬ１と接続する。副ビット線ＳＢＬ２の一端は、選択ゲートトランジスタＰＳＧ２を介して、プログラム主ビット線ＰＭＢＬ１と接続する。副ビット線ＳＢＬ３の一端は、選択ゲートトランジスタＰＳＧ３を介して、プログラム主ビット線ＰＭＢＬ１と接続する。副ビット線ＳＢＬ４の一端は、選択ゲートトランジスタＰＳＧ４を介して、プログラム主ビット線ＰＭＢＬ１と接続する。
【００８２】
ＭＯＳトランジスタである選択ゲートトランジスタＰＳＧ１〜ＰＳＧ４の各ゲート電極は、それぞれ選択線ＰＳＬ１〜ＰＳＬ４に接続される。
【００８３】
また、上記メモリセルのブロックに対応して、バイポーラトランジスタＢＴ１が設けられる。
【００８４】
バイポーラトランジスタＢＴ１のコレクタは接地電位を受ける。
副ビット線ＳＢＬ１の他端は、選択ゲートトランジスタＲＳＧ１を介して、バイポーラトランジスタＢＴ１のベースと接続する。副ビット線ＳＢＬ２の他端は、選択ゲートトランジスタＲＳＧ２を介して、バイポーラトランジスタＢＴ１のベースと接続する。副ビット線ＳＢＬ３の他端は、選択ゲートトランジスタＲＳＧ３を介して、バイポーラトランジスタＢＴ１のベースと接続する。副ビット線ＳＢＬ４の他端は、選択ゲートトランジスタＲＳＧ４を介して、バイポーラトランジスタＢＴ１のベースと接続する。
【００８５】
ＭＯＳトランジスタである選択ゲートトランジスタＲＳＧ１〜ＲＳＧ４の各ゲート電極は、それぞれ選択線ＲＳＬ１〜ＲＳＬ４に接続される。
【００８６】
バイポーラトランジスタＢＴ１のエミッタは、読出主ビット線ＲＳＬＧ１と接続する。
【００８７】
実際には、メモリセルアレイ１０４には、メモリセルブロックが複数個含まれ、各ブロックごとに、上記のような構成を有している。
【００８８】
ＷＬデコーダ１０６は、アドレスバッファ１０２から与えられる内部行アドレス信号Ａｘに応じて、対応するワード線ＷＬ１〜ＷＬ４のいずれかを選択する。
【００８９】
ＳＧデコーダ１１４は、書込および消去動作時において、アドレスバッファ１０２から与えられる内部列アドレス信号Ａｙに応じて、選択された列に対応する副ビット線がプログラム主ビット線ＰＭＢＬ１と接続するように選択線ＰＳＬ１〜ＰＳＬ４のいずれかを活性化させる。ＳＧデコーダ１１４は、読出動作において、選択された列に対応する副ビット線が読出主ビット線ＲＭＢＬ１と接続するように選択線ＲＳＬ１〜ＲＳＬ４のいずれかを活性化させる。
【００９０】
ソースデコーダ１１６は、書込、消去、読出動作に応じて、ソース線ＳＬの電位を調整する。
【００９１】
不揮発性半導体記憶装置１０００はさらに、高電圧発生回路１１０と、負電圧発生回路１１２と、ウェル電位発生回路１２０と、読出電圧発生回路１３２とを含む。
【００９２】
高電圧発生回路１１０は、外部電源電圧ＶＣＣを受けて、メモリセルへのデータ書込あるいは消去動作に必要な高電圧を発生する。負電圧発生回路１１２は、外部電源電圧Ｖｃｃを受けて、メモリセルアレイへの書込みあるいは消去動作において必要な負電圧を発生する。ウェル電位発生回路１２０は、高電圧発生回路１１０の出力を受けて、メモリセルトランジスタの形成される半導体基板表面のウェル電位を制御する。読出電圧発生回路１３２は、任意の読出電圧を生成する。
【００９３】
ＷＬデコーダ１０６は、高電圧発生回路１１０および負電圧発生回路１１２の出力を受けて、書込動作においては、選択されたワード線に所定の正電圧を、消去動作においては、選択されたワード線に負電圧を供給する。
【００９４】
不揮発性半導体記憶装置１０００はさらに、書込／消去制御回路１２２と、データ入出力バッファ１２４と、データドライバ１２６と、センスアンプ１２８と、書込回路１３０とを含む。
【００９５】
書込／消去制御回路１２２は、メモリセルへの書込動作および消去動作を制御する。データ入出力バッファ１２４は、外部からのデータを受けて内部回路に、あるいはメモリセルから読出されたデータを受けて外部に出力する。データドライバ１２６は、データ入出力バッファ１２４に入力された書込データを受けて、対応するビット線電位を駆動する。センスアンプ１２８は、データ読出時において、読出主ビット線ＲＭＢＬ１を介して、選択されたメモリセルの記憶情報に応じて、対応する読出データを出力する。書込回路１３０は、データドライバ１２６からの書込データを受けて保持し、負電圧発生回路１１２からの負電圧を対応するビット線に供給する。
【００９６】
データドライバ１２６は、プログラム主ビット線ＰＭＢＬ１に対して、列選択ゲートＰＳＬＧ１を介して接続し、センスアンプ１２８は、読出主ビット線ＲＭＢＬ２に対しては列選択ゲートＲＳＬＧ１を介して接続する。列選択ゲートＰＳＬＧ１およびＲＳＬＧ１のゲート電位は、Ｙデコーダ１０８により制御される。したがって、アドレスバッファ１０２からの内部列アドレス信号Ａｙに応じて、選択された主ビット線（以下、プログラム主ビット線と読出主ビット線を総称して、主ビット線と呼ぶ）とセンスアンプ１２８またはデータドライバ１２６とが接続される。
【００９７】
図２は、図１に示したメモリセルアレイ１０４の構成をより詳細に示す回路図である。
【００９８】
４本の副ビット線ＳＢＬ１〜ＳＢＬ４のそれぞれには、メモリセルトランジスタである複数個のフローティングゲート型トランジスタのドレインが接続している。
【００９９】
４本の副ビット線に接続するメモリセルトランジスタのうち、同一の行に属するメモリセルトランジスタのゲートは、共通に対応するワード線に接続する。
【０１００】
４本の副ビット線の一端は、それぞれ第１の切換回路２００により選択的にプログラム主ビット線と接続される。第１の切換回路は、選択線ＰＳＬ１〜ＰＳＬ４を介して、ＳＧデコーダ１１４により制御される。
【０１０１】
第１の切換回路２００は、対応する副ビット線ＳＢＬ１〜ＳＢＬ４とプログラム主ビット線ＰＭＢＬ１との間にそれぞれ接続される選択ゲートＰＳＧ１〜ＰＳＧ４を含む。
【０１０２】
選択ゲートＰＳＧ１〜ＰＳＧ４のゲートは、それぞれ対応する選択線ＰＳＬ１〜ＰＳＬ４と接続する。
【０１０３】
４本の副ビット線の他端は、それぞれ第２の切換回路２１０により選択的にバイポーラトランジスタのベースと接続される。第２の切換回路は、選択線ＲＳＬ１〜ＰＳＬ４を介して、ＳＧデコーダ１１４により制御される。
【０１０４】
第２の切換回路２１０は、対応する副ビット線ＳＢＬ１〜ＳＢＬ４と読出主ビット線ＲＭＢＬ１との間にそれぞれ接続される選択ゲートＲＳＧ１〜ＲＳＧ４を含む。
【０１０５】
選択ゲートＲＳＧ１〜ＲＳＧ４のゲートは、それぞれ対応する選択線ＲＳＬ１〜ＲＳＬ４と接続する。
［Ｐチャネルフローティングゲート型メモリセルの動作］
上述したとおり、図２に示した例では、メモリセルトランジスタはＰチャネル型のフローティングゲート型トランジスタである。
【０１０６】
そこで、以下では、まずＰチャネル型のフローティングゲート型トランジスタのメモリセルトランジスタへの書込および消去動作ならびにその特徴を簡単に説明しておくことにする。
【０１０７】
図３は、Ｐチャネルフローティングゲート型メモリセルの構造を示す断面図である。Ｐチャネルフローティングゲート型メモリセルは、ｎ型ウェル１の表面に、ｐ型のソース領域２およびｐ型のドレイン領域３が形成されている。なお、図３において、ソース領域２およびドレイン領域３とｎウェル１との境界に、それぞれｐｎ接合２ａ，３ａが形成されている。
【０１０８】
ソース領域２とドレイン領域３との間に挟まれたチャネル領域８の上方には、トンネル酸化膜４を介在して、フローティングゲート電極５が形成されている。このフローティングゲート電極５の上方には、絶縁膜６を介在してコントロールゲート電極７が形成されている。なお、絶縁膜６は、一般的には、酸化膜、窒化膜および酸化膜からなる３層の積層膜が用いられている。
【０１０９】
上記構造よりなる不揮発性半導体記憶装置の書込、消去および読出動作について説明する。
【０１１０】
まず書込時においては、図３および図６を参照して、コントロールゲート電極７に４〜１１Ｖ程度の正電位を印加し、ドレイン領域３に−３〜−１０Ｖ程度の負電位を印加し、ソース領域２を開放状態にし、ｎウェル１を接地電位とする。すなわち、従来のｎチャネル型ＭＯＳトランジスタを用いたＤＩＮＯＲ型フラッシュメモリセルの書込時と逆の極性の電位配置で電位を印加する。
【０１１１】
このときの、図３のＡで示す領域における書込動作の模式図を図４に示す。
ドレイン領域３において、バンド−バンド間トンネル電流が発生し、電子−正孔対９が生成される。そのうち電子９ａは、横方向電界により、チャネル８方向に加速され、高エネルギーを有するホットエレクトロンになる。このとき、コントロールゲート７には正電位が印加されているため、このホットエレクトロン９ａは容易にトンネル酸化膜４に注入され、フローティングゲート電極５に達することができる。この、バンド−バンド間トンネル電流誘起ホットエレクトロン注入により、フローティングゲート電極５への電子の注入を行ない、メモリセルの書込動作を行なっている。
【０１１２】
この書込動作により、メモリセルは、“Ｌｏｗ Ｖｔ”（Ｖｔｈが低い状態。ただし、ｐチャネル型トランジスタのため、負の符号で絶対値が小となる。）となる。
【０１１３】
次に、消去動作について、図５および図６を参照して説明する。消去動作においては、コントロールゲート電極７に−５〜−１２Ｖ程度の負電位を印加し、ソース領域２およびｎウェル１に５〜１２Ｖ程度の正電位を印加し、ドレイン領域を開放状態とする。つまり、ｎチャネル型ＭＯＳトランジスタを用いたＤＩＮＯＲ型フラッシュメモリセルの消去時と逆の極性の電位配置により、チャネル部８に正孔のチャネル層を形成する。上述した電位配置により、チャネル層とフローティングゲート電極５との間のトンネル酸化膜４に強電界が印加され、ＦＮトンネル現象により、フローティングゲート電極５から正孔のチャネル層へ電子が引き抜かれる。この消去動作により、メモリセルは、“Ｈｉｇｈ Ｖｔ”（Ｖｔｈが高い状態：ただし、ｐチャネル型トランジスタのため、負の符号で絶対値大となる。）となる。
【０１１４】
さらに、読出動作においては、図４に示すように、コントロールゲート電極７に、“Ｈｉｇｈ Ｖｔ”と“Ｌｏｗ Ｖｔ”のほぼ中間となる−１．５〜−５Ｖ程度の負電位を印加し、ソース領域２およびｎウェル１を接地電位とし、ドレイン領域３に−０．１〜−２Ｖ程度の負電位を印加する。
【０１１５】
この電位配置により、不揮発性半導体記憶装置に電流が流れるかどうかで、この不揮発性半導体記憶装置が“Ｌｏｗ Ｖｔ”かを判定する。
【０１１６】
このように、Ｐチャネルフローティングゲート型メモリセルにおいては、図６に示すような電位条件により行なうため、書込時においては、ドレイン領域３近傍においてバンド−バンド間トンネル電流により発生する電子−正孔対９のうち、正孔９ｂはドレイン領域３へと引っ張られ、さらに、ドレイン領域３においては、正孔の濃度が高いために正孔は散乱を起こしエネルギーが奪われ、高エネルギーを有するホットホールとなることがない。また、仮にホットホールが存在した場合においても、フローティングゲート５は正電位になっているため、ホットホールが注入されることはあり得ない。
【０１１７】
したがって、トンネル酸化膜４へのホットホール注入を起こすことがなく、従来のｎチャネルのＭＯＳ型メモリセルで大きな問題となっていた、トンネル酸化膜へのホットホール注入によるトンネル酸化膜の著しい劣化を防ぐことが可能となる。
【０１１８】
また、ホットホールのトンネル酸化膜への注入が起きないため、従来のｎチャネルのＭＯＳ型メモリセルにおいて、実効ゲート長さの確保についても、従来のような電界緩和層の形成が不要であるために、従来のｎチャネルのＭＯＳ型メモリセルの構造に比べ、より微細化が可能となり、すなわち高集積化が可能となる。
［不揮発性半導体記憶装置１０００の動作］
次に、実施の形態１における不揮発性半導体記憶装置１０００の動作について簡単に説明する。
【０１１９】
［プログラム動作］
メモリセルに対して、データを書込む場合には、アドレスバッファ１０２に選択されるべきメモリセルのアドレスを指定するアドレス信号Ａ０〜Ａｉが与えられる。一方、データ入出力バッファ１２４には、書込まれるべきデータが与えられ、これに応じて、データドライバ１２６が対応するビット線の電位レベルを駆動する。書込回路１３０は、プログラムビット線ＢＬ１を介して、データドライバ１２６から書込データを受取る。
【０１２０】
メモリセルトランジスタＭＴ１１にデータの書込を行う場合について説明する。まずメモリセルトランジスタＭＴ１１を含むセクタに対する消去動作が行なわれる。ここでセクタとは、たとえば、同一のウェル内に形成されるメモリセル群をいい、図２に示したメモリセルブロックに相当するものとする。
【０１２１】
以下では、メモリセルトランジスタＭＴ１１に注目して説明する。
書込／消去制御回路１２２に制御されて、プログラム主ビット線ＰＭＢＬ１はフローティング状態とされ、高電圧発生回路１１０および負電圧発生回路１１２は、それぞれ所定の高電圧および負電圧を発生する。これに応じて、ソースデコーダ１１６はソース線ＳＬを介してメモリセルトランジスタＭＴ１１のソース電位を所定の正電位（たとえば、８Ｖ）とする。一方、ウェル電位発生回路１２０も、メモリセルトランジスタのウェル電位をメモリセルトランジスタＭＴ１１のソース電位と同一の正電位（たとえば、８Ｖ）とする。
【０１２２】
ＳＧデコーダ１１４は、同一セクタ内の選択線ＰＳＬ１〜ＰＳＬ４に対して、所定の電位を供給し、副ビット線ＳＢＬ１〜ＳＢＬ４をプログラム主ビット線ＰＭＢＬ１から開放する。
【０１２３】
ＷＬデコーダ１０６は、書込／消去制御回路１２２に制御されて、負電圧発生回路１１２から出力される負電圧（たとえば、ー１０Ｖ）を、セクタ内のワード線に供給する。これにより、メモリセルトランジスタＱＣ１１のフローティングゲート電極から基板側に電子が注入され、これらメモリセルトランジスタＭＴ１１１のしきい値の絶対値が上昇する。セクタ内の他のメモリセルトランジスタについても同様である。
【０１２４】
次に、書込動作について説明する。書込回路１３０は、書込／消去制御回路１２２に制御されて、ビット線ＢＬ１の電位レベルを駆動する。ソースデコーダ１１６は、ソース線ＳＬ１をフローティング状態とする。ウェル電位駆動回路１２０は、書込／消去制御回路１２２に制御されて、ウェル電位を、たとえば０Ｖとする。
【０１２５】
ＳＧデコーダ１１４は、内部アドレス信号Ａｙに応答して、選択された列に対応するセル選択線ＰＳＬ１に対して、所定の電位を供給する。
【０１２６】
ＷＬデコーダ１０６は、書込／消去制御回路１２２に制御されて、高電圧発生回路１１０から与えられる電位（たとえば、８Ｖ）をワード線ＷＬ１に供給する。書込回路１３０も、書込／消去制御回路１２２に制御されて、プログラム主ビット線ＰＭＢＬ１のレベルを負電圧発生回路１１２から出力される負電圧に基づいて、所定の高電位（たとえば、ー５Ｖ）とする。
【０１２７】
この結果、メモリセルトランジスタＭＴ１１のフローティングゲート電極へ電子の注入が行なわれ、メモリセルトランジスタＭＴ１１のしきい値が変化することで、データの書込が行なわれる。
【０１２８】
ところで、従来のＮＯＲ型フラッシュメモリにおいては、１つのビット線ＢＬのメモリセルトランジスタに対してのみデータの書込を行なう場合にも、同一ビット線に接続される非選択状態のメモリセルトランジスタのドレインに高電圧が印加されてしまう。このため、同一ビット線上の非選択状態のメモリセルトランジスタのフローティングゲート中の電荷量が変化し、最悪の場合、書込まれているデータが変化してしまうという問題がある。
【０１２９】
しかし、実施の形態１におけるメモリセルアレイ１０４では、選択ゲートトランジスタを用いることにより、書換時に選択された副ビット線のみをプログラム主ビット線ＰＭＢＬ１と接続することができる。したがって、メモリセルトランジスタに対する書換動作が、他のメモリセルトランジスタのしきい値に与える影響を軽減することができる。
【０１３０】
［読出動作］
メモリセルから、データを読出す場合には、アドレスバッファ１０２に選択されるべきメモリセルのアドレスを指定するアドレス信号Ａ０〜Ａｉが与えられる。アドレスバッファ１０２から内部アドレス信号Ａｘが出力される。
【０１３１】
メモリセルトランジスタＭＴ１１が選択されるものとする。ＳＧデコーダ１１４は、内部アドレス信号Ａｙに応答して、読出選択された列に対応する選択線ＲＳＬ１に対して、所定の電位を供給することで副ビット線ＳＢＬ１とバイポーラトランジスタＢＴ１のベースとを接続する。
【０１３２】
ＷＬデコーダ１０６は、内部アドレス信号Ａｘに応答して、読出選択されたワード線ＷＬ１に所定の電位（たとえば、ー１．８Ｖ）を供給する。
【０１３３】
さらに、読出主ビット線ＲＭＢＬ１には、たとえば、ー１．８Ｖの電位が供給され、ソース線ＳＬには所定の電圧（たとえば、０Ｖ）が供給される。
【０１３４】
メモリセルトランジスタＭＴ１１が、上記ワード線の電位、すなわちコントロールゲートの電位で導通状態となっている場合、バイポーラトランジスタＢＴ１のベースは、読出主ビット線ＲＭＢＬ１の電位（ー１．８Ｖ）よりも正側の電位、たとえば、１．０Ｖにバイアスされる。
【０１３５】
したがって、バイポーラトランジスタのエミッタ・ベース間が順方向バイアスされ、メモリセルトランジスタＭＴ１１のチャネル電流が、ベース電流としてバイポーラトランジスタＢＴ１に流れる。
【０１３６】
これに応じて、読出主ビット線ＲＭＢＬ１には、このバイポーラトランジスタのエミッタ接地電流増幅率に対応して、ベース電流が増幅された電流が流れることになる。
【０１３７】
センスアンプ１２８は、列選択ゲートＲＳＬＧ１を介して読出主ビット線ＲＭＢＬ１の電位の変化を検知する。
【０１３８】
したがって、実施の形態１の不揮発性半導体記憶装置１０００では、メモリセルトランジスタを流れる電流は、副ビット線のみを充電すればよく、容量の大きな読出主ビット線の充電電流は、バイポーラトランジスタが供給する。
【０１３９】
このため、主ビット線の充電電流は、電源電圧を低下させた場合でも高速な読出動作を実現することが可能である。
【０１４０】
［実施の形態１のメモリセル構成の第１の変形例］
図７は、図２に示したメモリセルブロックの第１の変形例の構成を示す回路図である。図２に示した構成と異なる点は、メモリセルトランジスタＭＴのドレインと対応する副ビット線との間にセル選択トランジスタＭＳが接続される構成となっている点である。セル選択トランジスタＭＳのゲート電位はセル選択線ＭＳＬにより、ＳＧデコーダ１１４により制御されるものとする。
【０１４１】
すなわち、ＳＧデコーダ１１４は、外部からのアドレス信号に応じて、選択されたメモリセル中のセル選択トランジスタを、セル選択線を活性化することで導通状態とする。
【０１４２】
以下、１つのメモリセルトランジスタでメモリセルを構成するメモリセルを１トランジスタ型メモリセル、上述のようなメモリセルを２トランジスタ型メモリセルとそれぞれ称することにする。
【０１４３】
また、メモリセルトランジスタＭＴのドレイン領域と副ビット線ＳＢＬとの間にセル選択トランジスタＭＳを配置する接続をドレインセレクト型接続と称することにする。
【０１４４】
その他の点は、図２に示したメモリセルブロックの構成と同様であるので、同一部分には同一符号を付して、説明は繰り返さない。
【０１４５】
以上のような構成とすることによる効果は、以下のとおりである。
第１には、２トランジスタ型メモリセルでは、セル選択トランジスタを用いることにより、書込時に選択されたメモリセルトランジスタのみをビット線と接続することができる。したがって、１つのメモリセルトランジスタの書込動作は、他のメモリセルトランジスタのしきい値に影響を与えない。すなわち、ドレインディスターブの問題が生じることがない。
【０１４６】
第２には、以下に説明するような利点がある。
すなわち、読出動作時に、メモリセルトランジスタＭＴのコントロールゲート電極に印加する電圧を任意の電位とし、さらに、スタンバイ時には、読出動作時と同一の電圧をすべてのメモリセルトランジスタに印加することが可能となることである。
【０１４７】
図８は、２トランジスタ型メモリセルのメモリセル部におけるしきい値分布例を示す図である。図８に示すように、メモリセルトランジスタの低しきい値側の分布は、たとえば０ボルト以上でもよい。これに応じて、メモリセルトランジスタのコントロールゲート電極に印加する電圧（読出電圧）も任意に選択することができる。
これは、２トランジスタ型メモリセルにおいては、各メモリセルトランジスタごとにセル選択トランジスタが接続されているため、選択状態のメモリセルトランジスタと同一のビット線に接続された非選択状態のメモリセルトランジスタに対応するセル選択トランジスタをすべてオフ状態にすることで、非選択状態のメモリセルトランジスタからのリーク電流を阻止することができることによる。
【０１４８】
２トランジスタ型メモリセルのメモリセルトランジスタ部における読出電圧とスタンバイ時の電圧との関係について説明する。
【０１４９】
図９は、ドレインセレクト型接続の２トランジスタ型メモリセルに印加する各種電圧の電圧条件を示す図である。Ｖｃｇはメモリセルトランジスタのコントロールゲート電極に印加する電圧（読出電圧）を、Ｖｓはソース線と接続されるソース領域に印加する電圧を、Ｖｄは副ビット線と接続されるドレイン領域に印加する電圧を、Ｖｓｇはセル選択トランジスタのゲート電極に印加する電圧を示す。
【０１５０】
図９に示すように、スタンバイ時においては、読出動作と同一の電圧をメモリセルトランジスタのコントロールゲート電極に印加することが可能となる。これは、すべてのメモリセルトランジスタに対応するセル選択トランジスタをオフ状態にしておくことで、メモリセルトランジスタとビット線とを非接続状態にできるため、スタンバイ時と読出時との電圧調整を行なう必要がないからである。
【０１５１】
なお、外部電源電圧Ｖｃｃ以外の任意の電圧を読出電圧Ｖｃｇとして使用する場合は、図１に示す読出電圧発生回路１３２で読出電圧Ｖｃｇを生成し、ＷＬデコーダ１０６に供給する。
【０１５２】
すなわち、読出電圧Ｖｃｇを任意の電圧に設定することにより、書込速度または消去速度の調整が可能となる。
【０１５３】
また、書込後のセルトランジスタのしきい値のマージンが拡大することは、低電源電圧動作には有利である。
【０１５４】
さらに、読出電圧Ｖｃｇと同一の電圧においてスタンバイすることにより、読出動作時には、セル選択トランジスタのゲート電圧のみを所定の電圧に充電すればよい。したがって、読出電圧Ｖｃｇ（ワード線に印加する電圧）を変化することなく読出動作が可能となるため、ワード線にアルミ配線で杭打ちを施さなくとも高速読出動作が可能となる。
【０１５５】
［実施の形態１のメモリセル構成の第２の変形例］
図１０は、図２に示したメモリセルブロックの第２の変形例の構成を示す回路図である。図２に示した構成と異なる点は、メモリセルトランジスタＭＴのソースと対応するソース線との間にセル選択トランジスタＭＳが接続される構成となっている点である。セル選択トランジスタＭＳのゲート電位はセル選択線ＭＳＬにより、ＳＧデコーダ１１４により制御されるものとする。
【０１５６】
すなわち、ＳＧデコーダ１１４は、外部からのアドレス信号に応じて、選択されたメモリセル中のセル選択トランジスタを、セル選択線を活性化することで導通状態とする。
【０１５７】
また、メモリセルトランジスタＭＴのソース領域とソース線ＳＬとの間にセル選択トランジスタＭＳを配置する接続をソースセレクト型接続と称することにする。
【０１５８】
その他の点は、図２に示したメモリセルブロックの構成と同様であるので、同一部分には同一符号を付して、説明は繰り返さない。
【０１５９】
以上のような構成とすることにより、ドレインセレクト型の場合と同様に、読出電圧Ｖｃｇを任意の電圧に設定することにより、書込速度または消去速度の調整が可能となる。
【０１６０】
また、書込後のセルトランジスタのしきい値のマージンが拡大することは、低電源電圧動作には有利である。
【０１６１】
さらに、読出電圧Ｖｃｇと同一の電圧においてスタンバイすることにより、読出動作時には、セル選択トランジスタのゲート電圧のみを所定の電圧に充電すればよい。したがって、読出電圧Ｖｃｇ（ワード線に印加する電圧）を変化することなく読出動作が可能となるため、ワード線にアルミ配線で杭打ちを施さなくとも高速読出動作が可能となる。
【０１６２】
［実施の形態２］
以下では、図１および図２に示した不揮発性半導体記憶装置１０００の製造方法について、図１１〜図２２を用いて説明する。
【０１６３】
図１１〜図２２は、上記の構造を有する不揮発性半導体記憶装置１０００の製造方法における第１工程〜第１２工程を示す断面図である。
【０１６４】
まず、図１１を参照して、ｐ型シリコン基板２０１主表面に、３００Å程度の膜厚を有する下敷き酸化膜２０２を形成する。そして、この下敷き酸化膜２０２上に、ＣＶＤ（Chemical Vapor Deposition ）法を用いて、５００Å程度の膜厚の多結晶シリコン膜２０３を形成する。この多結晶シリコン膜２０３上に、ＣＶＤ法などを用いて、１０００Å程度のシリコン窒化膜２０４を形成する。そして、このシリコン窒化膜２０４上に、素子分離領域を露出するようにレジスト２０５を形成する。このレジスト２０５をマスクとして異方性エッチングを行なうことによって、素子分離領域上のシリコン窒化膜２０４および多結晶シリコン膜２０３をエッチングする。
【０１６５】
その後、レジスト２０５を除去し、シリコン窒化膜２０４をマスクとして用いて選択酸化を行なうことによって、図１２に示されるように、フィールド酸化膜２０６を形成する。そして、上記の多結晶シリコン膜２０３およびシリコン窒化膜２０４を除去する。
【０１６６】
次に、図１２に示されるように、メモリセルトランジスタ領域にリン（Ｐ）をイオン注入し、１０００℃程度の温度で不純物ドライブを行なうことで、ｎウェル２０７が形成される。
【０１６７】
そして、図１３を参照して、各メモリトランジスタ等のしきい値制御のための不純物注入を行なった後、下敷き酸化膜２０２を除去し後、熱酸化処理を施すことによって、ｐ型シリコン基板２０１上全面に１５０Å程度の膜厚のゲート酸化膜２１１を形成する。続いて、選択ゲートトランジスタ形成領域を覆うようにレジスト２１２を形成する。このレジスト２１２をマスクとして用いてエッチングを行なうことで、選択ゲートトランジスタ形成領域以外のゲート酸化膜２１１を除去する。
【０１６８】
図１４を参照して、上記レジスト２１２を除去し、再び熱酸化処理を施すことによって、ｐ型シリコン基板２０１上全面に１００Å程度の膜厚のゲート酸化膜２１３を形成する。これにより、選択ゲートトランジスタの形成領域には２５０Å程度の膜厚を有するゲート酸化膜が形成される。そして、このゲート酸化膜２１３上に、ＣＶＤ法などを用いて第１の多結晶シリコン膜２１４を１２００Å程度の膜厚に形成する。
【０１６９】
上記の第１の多結晶シリコン膜２１４上に、ＣＶＤ法などを用いて１００Å程度の膜厚の高温酸化膜を形成し、この高温酸化膜上にＣＶＤ法などを用いてシリコン窒化膜を１００Å程度の厚みに形成し、さらにこのシリコン窒化膜上にＣＶＤ法を用いて１５０Å程度の厚みの高温酸化膜を形成する。それにより、ＯＮＯ膜２１５が形成される。
【０１７０】
次に、上記のＯＮＯ膜２１５上に、ＣＶＤ法を用いて、不純物が導入された多結晶シリコン層を１２００Å程度の厚みに形成する。そして、この多結晶シリコン層上にスパッタリング法を用いて、タングステンシリサイド（ＷＳｉ）層を１２００Å程度の厚みに形成する。これらにより、コントロールゲート電極となる導電層２１６が形成される。
【０１７１】
この導電層２１６上にＣＶＤ法を用いて、２０００Å程度の膜厚を有するＴＥＯＳ膜２１７を形成する。
【０１７２】
次に、図１５を参照して、上記のＴＥＯＳ膜２１７上に、図１５において横方向に断続的にレジスト２１８ａを形成する。そして、このレジスト２１８ａをマスクとして用いて、ＴＥＯＳ膜２１７、導電膜２１６、ＯＮＯ膜２１５、第１の多結晶シリコン膜２１４をエッチングする。それにより、フローティングゲート電極２１９およびコントロールゲート電極２２０が形成される。
【０１７３】
次に、図１６を参照して、選択ゲートトランジスタ領域およびメモリセルトランジスタ領域に、ＣＶＤ法を用いて、２０００Å程度の膜厚を有する高温酸化膜を形成する。そして、この高温酸化膜を異方性エッチングすることによって、トランジスタのゲートの側壁にサイドウォール２２５を形成する。
【０１７４】
次に、図１７を参照して、このサイドウォール２２５およびレジストパターン２１８ｂをマスクとして用いてＢＦ₂ またはＢ注入を行ない、選択ゲートトランジスタ部に、濃度１Ｅ１７〜１Ｅ２０ｃｍ^-3であって、深さ０．１〜０．３μｍのｐ型不純物層を形成する。これにより、選択ゲートトランジスタおよびメモリセルトランジスタのソース領域２２４ａおよびドレイン領域２２３ａならびにソース領域２２４ｂおよびドレイン領域２２３ｂが形成される。同時に、バイポーラトランジスタのベース領域も形成される。
【０１７５】
なお、特に限定されないが、ソース領域２２４ａの不純物濃度を、ソース領域２２４ｂに比べて低くなるように設定することが、望ましい。
【０１７６】
これは、ソース領域２２４ａは、バイポーラトランジスタのベース領域としても機能するため、この領域の不純物濃度が高すぎるとエミッタの注入効率が低下してしまうからである。
【０１７７】
その後、図１８に示すように，上記レジスト２１８ｂを除去した後、メモリセルトランジスタおよび選択ゲートトランジスタ上に、ＣＶＤ法を用いてＴＥＯＳ膜などからなるシリコン酸化膜２２５を形成する。
【０１７８】
次に、メモリセルトランジスタのドレイン領域上ならびに選択ゲートトランジスタのソース領域中のベースコンタクト領域、選択ゲートトランジスタのソース領域中のベースコンタクト領域以外の領域およびドレイン領域上においてのみ開孔するレジストパターンを形成し、図１９に示すようなコンタクトホールを形成する。
【０１７９】
次に、図２０に示すように、選択ゲートトランジスタのソース領域中のベースコンタクト領域以外の領域のみ開孔するレジストパターン２１８ｃを形成し、このレジストマスクおよび絶縁膜２２５をマスクとして、砒素（Ａｓ）または、リン（Ｐ）をイオン注入し、ｎ型不純物濃度１Ｅ１９〜１Ｅ２１ｃｍ^-3の濃度で、深さ０．０５〜０．２μｍのエミッタ領域を形成する。
【０１８０】
次に、図２１に示すように、図２０とは反転したレジストパターン２１８ｄでＢＦ₂ 注入またＢ注入を行い、コンタクトのためのＰ⁺ 領域２８０を形成する。
【０１８１】
すなわち、レジスト２１８ｄ除去後においては、選択ゲートトランジスタのＰ型ソース領域に取囲まれるようにして、Ｎ＋型エミッタ領域２８２が形成されることになる。
【０１８２】
選択ゲートトランジスタのソース領域の表面側にＮ型不純物のイオン注入が完了した後、アニールを行なって、不純物の活性化を行なうと、選択ゲートトランジスタのソース領域の半導体表面側にバイポーラトランジスタのエミッタ領域２８２およびベースコンタクト層２８０が形成されることになる。
【０１８３】
次に、図２２を参照して、シリコン酸化膜２２５上に、スパッタリング法などを用いて、５０００Å程度の膜厚を有する第１層アルミニウム合金層を形成する。
【０１８４】
そして、この第１層アルミ合金層上に所定形状のレジスト（図示せず）を堆積し、このレジストをマスクとして第１層アルミニウム合金層をパターニングすることによって、ビット線２３３が形成される。
【０１８５】
その後、上記第１層アルミ合金層をパターニングに用いたレジストを除去し、このビット線上に層間絶縁層（図示せず）を形成する。
【０１８６】
さらに、第２層アルミ合金層、層間絶縁膜および第３層アルミ合金層を形成することで、図２３に示すような断面構造を有する不揮発性半導体記憶装置１０００が形成される。実際には、さらにパッシベーション膜の形成工程がこの後、引き続いて行なわれる。
【０１８７】
図２３においては、第３層アルミ合金層により主ビット線が形成されている。以上のようなプロセスにより、メモリセル面積の増大を抑制しつつ、メモリセルブロックごとに選択ゲートトランジスタとソース領域を共有するバイポーラトランジスタを形成することが可能となる。
【０１８８】
［ウェル構造］
図２４は、実施の形態１の不揮発性半導体記憶装置１０００が形成されるウェルの構造を示す断面図である。図２４に示した構成においては、周辺回路のＮチャネルトランジスタが形成されるウェルは、Ｐ型基板の表面側に形成されたＮウェル中にさらに、Ｐ型ウェルが形成される構成となっている。
【０１８９】
したがって、周辺回路を構成するＣＭＯＳトランジスタは、いわゆるトリプルウェル型のウェルに形成されることになる。
【０１９０】
このようなウェル構成とすることで、周辺回路のラッチアップに対する耐性等が向上する。
【０１９１】
図２５は、Ｎ型基板に、図１に示した不揮発性半導体記憶装置１０００を形成する場合の他のウェル構成を示す断面図である。
【０１９２】
図２５においては、メモリセルアレイが形成される領域は、Ｎ型基板表面に形成されたＰウェル内に、さらに形成されたＮ型ウェルの領域である。
【０１９３】
したがって、この場合は、メモリセルトランジスタが形成されるＮ型ウェルを、消去ブロック毎にウェル分割する構成とすることが可能である。
【０１９４】
さらに、周辺回路を構成するＣＭＯＳ回路の、Ｐチャネルトランジスタは、Ｎ型基板の表面に形成されたＮウェル領域内に形成される。周辺回路のＣＭＯＳ回路のＮチャネルＭＯＳトランジスタは、Ｎ型基板の表面に形成されたＰ型ウェル領域内に形成される。
【０１９５】
以上説明したような図２４〜図２５のようなウェル構成を用いることで、Ｐ型基板に対しても、Ｎ型基板に対しても、図１に示したような不揮発性半導体記憶装置１０００を形成することが可能である。
【０１９６】
特に、Ｐ型基板を用いた場合は、Ｐチャネルメモリセルを形成する際に、消去ブロック毎にＰチャネルメモリセルトランジスタが形成されるウェルを分割することが容易であるという利点が存在する。
【０１９７】
［実施の形態３］
図２６は、本発明の実施の形態３の不揮発性半導体記憶装置のメモリセルブロック３０４の構成を示す回路図であり、実施の形態１の図２と対比される図である。
【０１９８】
実施の形態１のメモリセルブロック１０４の構成と異なる点は、プログラム主ビット線ＰＭＢＬ１と、副ビット線ＳＢＬ１〜ＳＢＬ４をそれぞれ選択的に接続し、または、読出主ビット線ＲＭＢＬ１と、副ビット線ＳＢＬ１〜ＳＢＬ４を選択的に接続する構成である。
【０１９９】
すなわち、図２６に示したメモリセルブロック３０４においては、主ビット線と副ビット線との接続は切替回路３２０により行なわれる。
【０２００】
切替回路３２０は、メモリセルブロック内に含まれる副ビット線ＳＢＬ１〜ＳＢＬ４にわたって共通に設けられる内部ブロック配線ＬＢＮと、内部ブロック配線ＬＢＮと副ビット線ＳＢＬ１との間に設けられる選択ゲートトランジスタＳＧ１と、内部ブロック配線ＬＢＮと副ビット線ＳＢＬ２との間に設けられる選択ゲートトランジスタＳＧ２と、内部ブロック配線ＬＢＮと副ビット線ＳＢＬ３との間に設けられる選択ゲートトランジスタＳＧ３と、内部ブロック配線ＬＢＮと副ビット線ＳＢＬ４との間に設けられる選択ゲートトランジスタＳＧ４とを含む。
【０２０１】
選択ゲートトランジスタＳＧ１〜ＳＧ４のゲート電位は、それぞれ選択線ＳＬ１〜ＳＬ４を介して、ＳＧデコーダ１１４により制御される。
【０２０２】
切替回路３２０は、さらに、内部ブロック配線ＬＢＮと、プログラム主ビット線ＢＭＢＬ１との間に設けられるプログラム選択ゲートトランジスタＰＳＧ０と、内部ブロック配線ＬＢＮと、読出主ビット線ＲＭＢＬ１との間に設けられる読出選択ゲートトランジスタＲＳＧ０とを含む。
【０２０３】
プログラム選択ゲートトランジスタのゲートおよび読出選択ゲートトランジスタＲＳＧ０のゲートは、それぞれプログラム選択線ＰＳＬ０および読出選択線ＲＳＬ０とを介して、ＳＧデコーダ１１４により制御されている。
【０２０４】
その他の点は、図１および図２に示した実施の形態１の構成と同様であるので、同一部分には同一符号を付して説明は繰返さない。
【０２０５】
すなわち、実施の形態３のメモリセルブロック３０４においては、プログラム動作においては、ＳＧデコーダ１１４が、プログラム選択ゲートＰＳＧ０を導通状態とし、かつ、外部から与えられたアドレス信号に応じて、選択された列に対応する選択ゲートトランジスタＳＧ１〜ＳＧ４のいずれかを導通状態とする。
【０２０６】
一方、読出動作においては、ＳＧデコーダ１１４は、読出選択ゲートトランジスタＳＧ０を導通状態とするとともに、選択された列に対応する選択ゲートトランジスタＳＧ１〜ＳＧ４のいずれかを導通状態とする。
【０２０７】
以上の構成により、実施の形態１において、図２に示したメモリセルブロックと同様にして、プログラム動作および読出動作を行なうことが可能となる。
【０２０８】
しかも、実施の形態２のメモリセルブロックの構成においては、ＳＧデコーダ１１４が制御しなければならない選択線の本数は、８本から６本に減少しており、高集積化に有利であるという特徴を有する。
【０２０９】
［実施の形態３の変形例］
実施の形態３のメモリセルブロック３０４においても、メモリセルトランジスタを、それぞれドレインセレクト型の２トランジスタ型のメモリセルとしたり、あるいはソースセレクト型の２トランジスタ型メモリセルとすることも可能である。
【０２１０】
図２７は、図２６に示したメモリセルブロックの構成において、メモリセルトランジスタをソースセレクト型の２トランジスタ型メモリセルとした場合を示し、図２８は、ドレインセレクト型の２トランジスタメモリセルとした場合の構成をそれぞれ示す。
【０２１１】
図２７および図２８に示した構成によっても、実施の形態１において説明したのと同様に、ドレインディスターブが抑制されたり、読出動作の高速化を図ることが可能となる。
【０２１２】
［実施の形態４］
図２９および図３０は、実施の形態４のメモリセルブロックにおける、読出動作およびプログラム動作の際の、動作を説明するための概念図である。
【０２１３】
図２９は、実施の形態４のメモリセルアレイブロックにおけるバイポーラトランジスタの電位配置の例を示す概念図である。
【０２１４】
実施の形態４においてはメインビット線とサブビット線の間には、ゲートトランジスタＴＧ１およびＴＧ２が直列に配置される。
【０２１５】
バイポーラトランジスタのベースは、これら直列に配置されるゲートトランジスタＴＧ１およびＴＧ２の副ビット線側に接続される。バイポーラトランジスタのエミッタは、２つのゲートトランジスタＴＧ１およびＴＧ２の接続ノードと接続する。
【０２１６】
バイポーラトランジスタのコレクタは接地電位を受けている。
図２９を参照して、読出動作においては、バイポーラトランジスタのエミッタベース間に接続されているゲートトランジスタＴＧ２は遮断状態とされる。
【０２１７】
この結果、ゲートトランジスタＴＧ１が導通状態となると、主ビット線とバイポーラトランジスタのエミッタとが接続する。
【０２１８】
一方、バイポーラトランジスタのベースは、副ビット線側と接続している。
したがって、たとえば、読出動作において、主ビット線の電位レベルを−１．８Ｖとした場合、バイポーラトランジスタのエミッタはやはり−１．８Ｖにバイアスされる。このとき、バイポーラトランジスタのベースはバイポーラトランジスタの立上がり電圧分だけ高い、たとえば−１．０Ｖとなっている。
【０２１９】
この結果、副ビット線側からベースに流れ込んだベース電流をバイポーラトランジスタが増幅して、主ビット線に電流を供給する。
【０２２０】
つまり、実施の形態１におけるのと同様にして、副ビット線を流れる選択されたメモリセルからのチャネル電流をベース電流として、バイポーラトランジスタが、主ビット線に流れる電流を増幅することになる。
【０２２１】
図３０は、プログラム動作における電位配置の例を示す。
プログラム動作においては、ゲートトランジスタＴＧ１およびＴＧ２の双方が導通状態とされる。
【０２２２】
したがって、バイポーラトランジスタのベースエミッタ間は短絡され、バイポーラトランジスタは増幅動作を行なわない。
【０２２３】
プログラム動作においては、主ビット線の電位レベルは、たとえば−６Ｖに保持される。この結果、Ｎチャネル型ＭＯＳトランジスタで構成されるゲートトランジスタＴＧ１およびＴＧ２を介して、副ビット線も−６Ｖにバイアスされることになる。
【０２２４】
つまり、プログラム動作時においては、バイポーラトランジスタのｐｎ接合部に大きな電位差を生じさせることなく、主ビット線から副ビット線へプログラム時に必要とされる負電位を伝達することが可能である。
【０２２５】
図３１は、実施の形態４の不揮発性半導体記憶装置のメモリブロック４０４の構成を示す回路図である。
【０２２６】
実施の形態４の不揮発性半導体記憶装置の構成は、以下に述べる点を除いて実施の形態１の不揮発性半導体記憶装置１０００の構成と同様である。
【０２２７】
メモリセルブロック４０４においては、１本の副ビット線につき、１つのバイポーラトランジスタが配置されている。
【０２２８】
しかも、このバイポーラトランジスタは、副ビット線の両側に、副ビット線について交互に配置される構成となっている。
【０２２９】
つまり、副ビット線ＳＢＬ１に対応するバイポーラトランジスタＢＴ１は、副ビット線の一方端側に設けられるのに対し、副ビット線ＳＢＬ２に対応して設けられるバイポーラトランジスタＢＴ２は、バイポーラトランジスタＢＴ１とは反対側に設けられる構成となっている。
【０２３０】
メモリセルは１トランジスタ型のメモリセルである。
図２９および図３０で説明したのと同様にして、主ビット線ＭＢＬと、ノードＮ１との間にゲートトランジスタＴＧ１が設けられ、ノードＮ１とバイポーラトランジスタのベースとの間にゲートトランジスタＴＧ２が設けられる。バイポーラトランジスタのベースは対応する副ビット線ＳＢＬ１と接続している。副ビット線ＳＢＬ２についても同様の構成である。
【０２３１】
したがって、図２９および図３０で説明したとおり、読出動作時においては、副ビット線を流れる電流をバイポーラトランジスタが増幅した電流が主ビット線ＭＢＬに流れる。プログラム動作においては、バイポーラトランジスタの動作は停止され、主ビット線の電位レベルが選択された副ビット線に伝達される。
【０２３２】
実施の形態４のメモリセルブロックにおいては、メモリセルブロック当たり主ビット線は１本配置される構成となっている。
【０２３３】
図３２は、図３１に示したメモリセルブロック４０４に対する読出動作を説明するためのタイミングチャートである。
【０２３４】
時刻ｔ０のスタンバイ状態において、メインビット線ＭＢＬの電位レベル、ゲートトランジスタＴＧ１およびＴＧ２のゲート電位、ワード線の電位レベル、およびソース線およびＮ型ウェルの電位レベルは、すべて０Ｖであるものとする。
【０２３５】
時刻ｔ１において、主ビット線の電位レベルが−１．８Ｖに変化する。
続いて、時刻ｔ２において、第１のゲートトランジスタＴＧ１のゲート電位レベルが−２．５Ｖに立下がる。これにより、主ビット線とバイポーラトランジスタＢＴ１のエミッタとが接続される。
【０２３６】
ここで、第１のゲートトランジスタＴＧ１のゲート電位レベルが−２．５Ｖとされるのは、ゲートトランジスタＴＧ１がＰチャネル型トランジスタであるため、このトランジスタによる電位上昇の影響が生じないようにするために、そのゲート電位レベルを主ビット線の電位レベルより、さらに負側にバイアスする必要があるためである。
【０２３７】
続いて、時刻ｔ３において選択されたワード線の電位レベルが−１．８Ｖに立下がる。これにより、選択されたメモリセルを介して、その記憶するデータに応じて、ソース線からバイポーラトランジスタのベースにベース電流が供給される。これに応じて、センスアンプ１２８は、主ビット線を流れるバイポーラトランジスタのエミッタ電流に基づく電位変化を検知する。
【０２３８】
時刻ｔ４において、ワード線の電位レベルが０Ｖに復帰する。時刻ｔ５において、第１のゲートトランジスタＴＧ１のゲート電位レベルが０Ｖに復帰し、時刻ｔ６において主ビット線の電位レベルが０Ｖに復帰する。これにより、読出動作が終了する。
【０２３９】
図３３は、図３１に示したメモリセルブロック４０４に対する書込動作を説明するためのタイミングチャートである。
【０２４０】
時刻ｔ０におけるスタンバイ状態から、時刻ｔ１において、第２のゲートトランジスタＴＧ２のゲート電位レベルが−７Ｖに立下がる。これに応じて、バイポーラトランジスタのエミッタベース間が短絡される。
【０２４１】
時刻ｔ２において、主ビット線の電位レベルが−６Ｖに設定される。
続いて、時刻ｔ２において、第１のゲートトランジスタＴＧ１の電位レベルも−７Ｖに立下がる。これに応じて、主ビット線の電位レベルが、選択された副ビット線に伝達される。
【０２４２】
ここで、第１のゲートトランジスタＴＧ１の電位レベルが主ビット線の電位レベルより負側にバイアスされているのは、やはり、このトランジスタでの電圧上昇の影響を避けるためである。
【０２４３】
時刻ｔ４において、選択されたワード線の電位レベルが１０Ｖに立上がる。
このとき、ソース線は開放状態であり、Ｎ型ウェルの電位レベルは０Ｖである。
【０２４４】
ワード線の電位レベルが正の高電圧となるのに応じて、メモリセルトランジスタのフローティングゲート中に電子が注入され書込動作が開始される。
【０２４５】
なお、図３３においては、書込時間中ワード線の電位レベルが１０Ｖで一定となるように示されているが、これは、説明の簡単のためであって、実際には書込期間中において、ワード線の電位レベルはパルス的に印加される。さらに、複数回のパルス的なワード線の電位レベルの立上がりの後に、実際にはベリファイ動作等も行なわれる。
【０２４６】
時刻ｔ５において、ワード線の電位レベルが０Ｖに立下がる。
時刻ｔ６において、第１のゲートトランジスタＴＧ１の電位レベルが０Ｖに上昇する。これに応じて、主ビット線と副ビット線とは分離される。
【０２４７】
時刻ｔ７において、主ビット線の電位レベルが０Ｖに復帰する。
時刻ｔ８において、第２のゲートトランジスタＴＧ２の電位レベルが０Ｖに復帰する。これに応じて、書込動作が終了する。
【０２４８】
なお、第２のゲートトランジスタＴＧ２の電位レベルが、他の配線の電位レベルの変化に先駆けて−７Ｖとなり、他の配線の電位レベル変化が終了した後に０Ｖに復帰するのは、この第２のゲートトランジスタＴＧ２が導通状態となることで、バイポーラトランジスタが保護されているためである。
【０２４９】
図３４は、図３１に示したメモリセルブロック４０４に対する消去動作を説明するためのタイミングチャートである。
【０２５０】
時刻ｔ０においては、メインビット線は開放状態に、第１および第２のゲートトランジスタＴＧ１およびＴＧ２のゲート電位レベルは０Ｖに、ワード線の電位レベル、ソース線およびＮ型ウェルの電位レベルもすべて０Ｖであるものとする。
【０２５１】
時刻ｔ１において、ワード線の電位レベルのみが−１８Ｖに立下がる。
これに応じて、フローティングゲート中の電子が基板側に注入され、書込まれたデータの消去が行なわれる。
【０２５２】
時刻ｔ２において、ワード線の電位レベルが０Ｖに復帰して消去動作が完了する。
【０２５３】
なお、メモリセルブロック４０４が分割されたウェルのうちの１つに配置されている場合は、このメモリセルブロック４０４が存在するウェル電位のみを制御することで、ワード線に印加する負電位の絶対値をより小さな値とすることも可能である。
【０２５４】
以上の動作により、図３１に示したメモリセルブロック４０４に対する読出動作、書込動作および消去動作が行なわれることになる。
【０２５５】
図３５は、図１に示したメモリセルアレイの構成において、ウェル電位駆動回路１２０からウェルに電位を供給する配線の構成を示す概略ブロック図である。
【０２５６】
図３５に示したメモリセルアレイは、消去動作を行なう際の同一の消去ブロック１内に存在しているものとする。
【０２５７】
すなわち、たとえば消去ブロックごとにウェル分割を行なっている場合においては、その同一ウェル内に存在するメモリセルアレイを示しているものとする。
【０２５８】
図３５に示した例においては、ウェル電位駆動回路１２０からウェル電位が供給される配線がこの同一の消去ブロック内に少なくとも２本以上存在することを示している。
【０２５９】
ウェル電位供給配線は、Ｎウェルに接地電位または正の高電圧を供給する配線を示し、給電点ＰｖｓでＮウェルとコンタクトしている。
【０２６０】
メモリセルトランジスタのソース領域にエミッタ領域を有するバイポーラトランジスタはこのウェル領域をコレクタ領域としているため、ウェル電位供給配線により供給される電位レベルがこのバイポーラトランジスタの動作に大きな影響を与える。
【０２６１】
すなわち、たとえば消去ブロック中にウェル電位の供給配線が１本しかない場合、このウェル電位供給配線がウェル表面とコンタクトする位置から遠い位置に存在するバイポーラトランジスタにおいては、コレクタ抵抗が実効的に増大してしまう。
【０２６２】
したがって、バイポーラトランジスタの飽和特性が劣化し、正常な読出動作等が困難となる可能性がある。
【０２６３】
したがって、図３５に示したように、ウェル電位供給配線を消去ブロックに複数本配置することで、このようなバイポーラトランジスタの飽和現象を低減することが可能となる。
【０２６４】
［実施の形態４の変形例］
図３６は、図３１に示したメモリセルブロック４０４の構成の変形例を示す回路図である。
【０２６５】
図３１に示したメモリセルブロックの構成と異なる点は、メモリセルトランジスタがソースセレクト型の２トランジスタ型となっている点である。
【０２６６】
すなわち、各メモリセルに対しては、ワード線ＷＬの他にセル選択線ＳＧも配置される。
【０２６７】
図３６に示した例では、選択されたメモリセルに対応するセル選択線ＳＧが活性状態となることで、対応するメモリセルのセル選択トランジスタが導通状態となる。
【０２６８】
その他の点は、図３１に示したメモリセルブロック４０４の構成と同様であるのでその説明は繰返さない。
【０２６９】
図３６に示した構成においても、実施の形態１の変形例で説明したのと同様の効果が奏される。
【０２７０】
さらに、メモリセルとして、ドレインセレクト型の２トランジスタ型とすることも可能である。
【０２７１】
この場合も、実施の形態１の変形例で説明したのと同様の効果が奏される。
［実施の形態５］
図３７は、本発明の実施の形態５の不揮発性半導体記憶装置におけるメモリセルブロック５０４の構成を示す回路図である。
【０２７２】
実施の形態４のメモリセルブロック４０４と異なる点は以下のとおりである。実施の形態４のメモリセルブロック４０４においては、副ビット線毎にバイポーラトランジスタが配置され、このバイポーラトランジスタは、それぞれ独立にベースエミッタ間を短絡する動作を行なわせることが可能な構成となっていた。
【０２７３】
しかしながら、１つのメモリセルブロックに含まれるメモリセルに対しては、そのメモリセルブロックに対して主ビット線が１本のみ配置される構成となっているため、書込動作および消去動作と読出動作とが同時に行なわれるということがない。したがって、１つのメモリセルブロック中に含まれるバイポーラトランジスタのエミッタベース間の短絡する動作は、同時に行なわれる構成とすることが可能である。
【０２７４】
図３７においては、実施の形態４のメモリセルブロック４０４と異なり、各副ビット線ＳＢＬ１およびＳＢＬ２に対応して設けられるバイポーラトランジスタＢＴ１およびＢＴ２のエミッタベース間の短絡動作は、選択線ＳＬ２により共通に制御される第２のゲートトランジスタＴＧ２により行なわれる構成となっている。
【０２７５】
選択線ＳＬ２は、ＳＧデコーダ１１４により制御される。
さらに、実施の形態５のメモリセルブロック５０４においては、バイポーラトランジスタのベースと、対応する主ビット線との間には、バイポーラトランジスタのエミッタベース間を短絡するための第２のゲートトランジスタＴＧ２と直列に、さらにゲートトランジスタＴＧ１ａおよびＴＧ１ｂが接続される構成となっている。
【０２７６】
ゲートトランジスタＴＧ１ａのゲート電位は、選択線ＳＬ１ａを介して、ＳＧデコーダ１１４により制御される。
【０２７７】
ゲートトランジスタＴＧ１ｂのゲート電位は、選択線ＳＬ１ｂを介して、ＳＧデコーダ１１４により制御される。
【０２７８】
副ビット線ＳＢＬ１に対応するゲートトランジスタＴＧ１ａはデプレッション型トランジスタであり、副ビット線ＳＢＬ１に対応するゲートトランジスタＴＧ１ｂはエンハンスメント型トランジスタである。
【０２７９】
これに対して、副ビット線ＳＢＬ２に対応するゲートトランジスタＴＧ１ａはエンハンスメント型トランジスタであり、副ビット線ＳＢＬ２に対応するゲートトランジスタＴＧ１ｂはデプレッション型トランジスタである。
【０２８０】
副ビット線ＳＢＬ１および副ビット線ＳＢＬ２に対応するゲートトランジスタＴＧ１ａとＴＧ１ｂが互いに異なる動作モードを有するトランジスタ（エンハンスメント型とデプレッション型）となっていることで、以下に説明するように、このゲートトランジスタＴＧ１ａおよびＴＧ１ｂを形成するための平面パターンを簡略化することが可能である。
【０２８１】
図３８は、図３７に示した回路図の構成のうち、ゲートトランジスタＴＧ１ａ、ＴＧ１ｂおよびＴＧ２に関わる部分の平面パターンを示す図である。
【０２８２】
図３８においては、ビット線ＳＢＬ１およびＳＢＬ２は第１層目のアルミ合金配線で形成されているものとする。ゲートトランジスタＴＧ２のソース領域と、ビット線ＳＢＬ１およびＳＢＬ２がそれぞれコンタクトするためのコンタクトホールＣＨ１１およびＣＨ１２の部分に、バイポーラトランジスタのエミッタが形成されている。
【０２８３】
ゲートトランジスタＴＧ２のＰ型ソース領域が、バイポーラトランジスタのベース領域をも兼ねる構成となっているので、このゲートトランジスタＴＧ２が導通状態となると、ビット線は、ゲートトランジスタＴＧ２のチャネルを介して、バイポーラトランジスタのベースと接続することになる。すなわち、バイポーラトランジスタのエミッタとベースとが短絡される。
【０２８４】
ゲートトランジスタＴＧ１ｂおよびＴＧ１ａは、分離領域ＲＩにより囲まれた活性領域Ｒａ１１ａ，Ｒａ１１ｂ，Ｒａ１２ａおよびＲａ１２ｂの領域に形成される。トランジスタのしきい値電圧を調整するための不純物注入の際に、これらの領域について、それぞれエンハンスメント型およびデプレッション型となるように、調整された不純物量がイオン注入されることになる。
【０２８５】
したがって、たとえば活性領域Ｒａ１１ａはデプレッション型に、活性領域Ｒａ１１ｂはエンハンスメント型となるように不純物濃度が調整されている。この領域上に、副ビット線ＳＢＬ１に対応するゲートトランジスタのゲート電極ＰＬ１ａおよびＰＬ１ｂが形成されることで、図３７に示したような回路構成が平面パターンとして実現される。
【０２８６】
図３８に示したような構成とすることで、配線によるショートを行なう必要がないため、ゲートトランジスタＴＧ１の拡散層領域にコンタクトを形成する必要がなく、これらのゲートトランジスタをより小さな面積中に形成することが可能である。
【０２８７】
図３８に示した例においては、トランジスタＴＧ１ａのドレイン領域は、１層目のアルミ合金配線を介して、３層目のアルミ合金配線、すなわち、主ビット線と接続している。
【０２８８】
［実施の形態５の変形例］
図３９は、実施の形態５の変形例を示す回路図である。
【０２８９】
図３７に示した実施の形態５の回路構成と異なる点は、メモリセルがソースセレクト型の２トランジスタ型のメモリセルとなっている点である。
【０２９０】
この場合も実施の形態１と同様にして、メモリセルをドレインセレクト型の２トランジスタ型メモリセルとすることも可能である。
【０２９１】
ソースセレクト型またはドレインセレクト型のいずれの場合においても、実施の形態１において説明したのと同様の効果を奏する。
【０２９２】
［実施の形態６］
図４０は、本発明の実施の形態６の不揮発性半導体記憶装置のメモリセルブロック６０４の構成を示す回路図である。
【０２９３】
実施の形態５のメモリセルブロック５０４の構成と異なる点は、以下のとおりである。
【０２９４】
すなわち、実施の形態６においては、実施の形態５において、デプレッション型トランジスタが用いられていたゲートトランジスタが、そのソースおよびドレイン間を配線により短絡されたトランジスタとなっている点が異なる。
【０２９５】
その他の点は、図３７に示した実施の形態５の構成と同様であるので、同一部分には同一符号を付してその説明は繰返さない。
【０２９６】
図４０のような構成をすることの利点を、その平面パターンに基づいて以下説明する。
【０２９７】
図４１は、図４０に示した回路図を実現するための平面パターンを示す図である。
【０２９８】
図４１においては、ゲートトランジスタＴＧ１ａおよびＴＧ１ｂが形成される活性領域は、分離領域ＲＩに囲まれた、均一な不純物濃度を有する領域である。
【０２９９】
図４１においては、たとえば、副ビット線ＳＢＬ１は、ゲートトランジスタＴＧ１ｂのソース領域とコンタクトホールＣＨ３１を介して接続し、ゲートトランジスタＴＧ１ｂのドレイン領域は、第１層目のアルミ合金配線である配線Ｌａ１を介して、主ビット線ＭＢＬ１と接続している。したがって、副ビット線ＳＢＬ１については、図４０に示すような回路構成となっている。副ビット線ＳＢＬ１と、ゲートトランジスタＴＧ２のソース領域とが接続するコンタクトホールＣＨ１１の領域が、バイポーラトランジスタのエミッタ領域となっている点は、図３８の構成と同様である。
【０３００】
副ビット線ＳＢＬ２については、ビット線ＳＢＬ２は、コンタクトホールＣＨ３２を介して、ゲートトランジスタＴＧ１ａのソースと接続している。したがって、ゲートトランジスタＴＧ１ａが導通状態となると、副ビット線ＳＢＬ２は、ゲートトランジスタＴＧ１ａを介して、配線Ｌａ１と接続し、ひいては、主ビット線ＭＢＬと接続することになる。
【０３０１】
したがって、図４０に示したような回路構成が、この平面パターンにより実現されている。図４１に示すような平面パターンとすることで、以下のような利点がある。
【０３０２】
すなわち、ゲートトランジスタＴＧ１ａおよびＴＧ１ｂのゲート幅を、副ビット線の２ピッチ分の幅とすることが可能なことである。
【０３０３】
このため、これらゲートトランジスタＴＧ１ａおよびＴＧ１ｂのオン抵抗を低減することが可能である。
【０３０４】
図４２は、図４０に示した回路構成を実現するための平面パターンの他の例を示す図である。
【０３０５】
図４１に示した平面パターンと異なる点は、第１の副ビット線ＳＢＬに対応するゲートトランジスタＴＧ１ａおよびＴＧ１ｂと、第２の副ビット線ＳＢＬ２に対応するゲートトランジスタＴＧ１ａとＴＧ１ｂとの間に、分離領域が設けられる構成となっている点である。
【０３０６】
このため、図４２に示した平面パターンでは、ゲートトランジスタＴＧ１ａおよびＴＧ１ｂのゲート幅は、副ビット線の１ピッチ幅となっている。
【０３０７】
但し、このような構成とすることで、ゲートトランジスタＴＧ２と、ゲートトランジスタＴＧ１ａとの間の分離領域は不要となる。
【０３０８】
しかも、互いに隣接する２つのメモリセルブロックに属する副ビット線に対応したゲートトランジスタＴＧ１ｂ間にも分離領域は必要ない。
【０３０９】
このため、図４１に示した平面パターンに比べると、ビット線方向にはより小さな面積でパターンを形成することが可能であるという利点を有する。
【０３１０】
［実施の形態６の変形例］
図４３は、図４０に示した実施の形態６の変形例の構成を示す回路図である。図４０に示した構成と異なる点は、メモリセルがソースセレクトの２トランジスタ型メモリセルとなっている点である。
【０３１１】
さらには、メモリセルをドレインセレクト型の２トランジスタ型メモリセルとすることも可能である。
【０３１２】
このような構成とすることでも、実施の形態１の変形例で説明したのと同様の効果が奏される。
【０３１３】
［実施の形態７］
図４４は、本発明の実施の形態７の不揮発性半導体記憶装置のメモリセルブロック７０４の構成を示す回路図である。
【０３１４】
図３１に示した実施の形態４のメモリセルブロック４０４の構成と異なる点は、以下のとおりである。
【０３１５】
すなわち、実施の形態４のメモリセルブロック４０４においては、第１のゲートトランジスタＴＧ１はＰチャネル型ＭＯＳトランジスタであった。
【０３１６】
これに対して、図４４に示した実施の形態７のメモリセルブロックにおいては、第１のゲートトランジスタは、Ｐ型ウェル内に形成されたＮチャネル型ＭＯＳトランジスタとなっている。
【０３１７】
その他の点は、図３１に示した実施の形態４のメモリセルブロックの構成と同様であるので、同一部分には同一符号を付して説明は繰返さない。
【０３１８】
第１のゲートトランジスタＴＧ１をＮチャネル型ＭＯＳトランジスタとすることで、このトランジスタにおけるしきい値電圧分の電位上昇の影響を回避することが可能となる。
【０３１９】
すなわち、たとえば、読出動作においては、主ビット線の電位レベルは負電位（たとえば、−１．８Ｖ）とされる。したがって、第１のゲートトランジスタＴＧ１をＮチャネル型ＭＯＳトランジスタとすることで、このトランジスタＴＧ１のゲートに読出動作において印加する電位の絶対値を低減することが可能である。
【０３２０】
図４５は、図４４に示したメモリセルブロック７０４に対する読出動作を説明するためのタイミングチャートである。
【０３２１】
時刻ｔ０におけるスタンバイ状態においては、主ビット線、第１のゲートトランジスタＴＧ１のゲート電位、Ｐ型ウェルの電位レベル、第２のゲートトランジスタＴＧ２の電位レベル、ワード線の電位レベル、ソース線の電位レベルおよびＮ型ウェルの電位レベルは、すべて０Ｖであるものとする。
【０３２２】
時刻ｔ１において、Ｐ型ウェルの電位レベルが−１．８Ｖとされる。同時に、時刻ｔ１において、選択状態にある第１のゲートトランジスタＴＧ１のゲート電位レベルは０Ｖのままを維持し、非選択状態にある第１のゲートトランジスタＴＧ１のゲート電位レベルは−１．８Ｖとされる。これに応じて、選択状態にある第１のゲートトランジスタＴＧ１のみが導通状態となる。したがって、選択された副ビット線に対応するバイポーラトランジスタのエミッタと主ビット線とが接続される。
【０３２３】
時刻ｔ２において、主ビット線の電位レベルが−１．８Ｖに立下がる。続いて、時刻ｔ３において、選択されたワード線の電位レベルが−１．８Ｖに立下がる。
【０３２４】
これに応じて、選択されたメモリセルトランジスタのチャネルを流れる電流を、バイポーラトランジスタがベース電流として受けて、増幅した電流を主ビット線に流れさせる。
【０３２５】
時刻ｔ４において、ワード線の電位レベルが０Ｖに復帰し、時刻ｔ５において、主ビット線の電位レベルが０Ｖに復帰する。さらに、時刻ｔ６において、非選択状態にある第１のゲートトランジスタＴＧ１のゲート電位およびＰ型ウェルの電位レベルが０Ｖに復帰して、読出動作が終了する。
【０３２６】
図４６は、図４４に示したメモリセルブロック７０４に対する書込動作を説明するためのタイミングチャートである。
【０３２７】
時刻ｔ１において、Ｐ型ウェルの電位レベルが−６Ｖに立下がる。一方、非選択状態にある第１のゲートトランジスタＴＧ１のゲート電位も−６Ｖに立下がる。さらに、第２のゲートトランジスタＴＧ２のゲート電位は−７Ｖに立下がり、これにより、第２のゲートトランジスタＴＧ２は導通状態となる。
【０３２８】
これに応じて、バイポーラトランジスタのエミッタベース間が短絡される。
時刻ｔ２において、主ビット線の電位レベルが−６Ｖに立下がる。
【０３２９】
時刻ｔ３において、選択されたワード線の電位レベルが１０Ｖに立上がる。
なお、図４６においては、時刻ｔ３から時刻ｔ４の書込時間内において、ワード線の電位レベルは一定であるものとして描いてあるが、実際には、この書込時間中は、ワード線の電位レベルはパルス的に変化される。また、所定回数の書込パルス印加後に、実際にはベリファイ動作も行なわれる。時刻ｔ４において、書込動作が終了し、ワード線の電位レベルが０Ｖに復帰する。
【０３３０】
続いて、時刻ｔ５においてメインビット線の電位レベルが０Ｖに復帰する。
さらに、時刻ｔ６において、第１のゲートトランジスタの電位レベル、Ｐ型ウェルの電位レベル、ならびに第２のゲートトランジスタＴＧ２の電位レベルがすべての０Ｖに復帰して書込動作が終了する。
【０３３１】
図４７は、図４４に示したメモリセルブロック７０４に対する消去動作を説明するためのタイミングチャートである。
【０３３２】
時刻ｔ０におけるスタンバイ状態においては、メインビット線は開放状態であり、第１のゲートトランジスタＴＧ１のゲート電位、Ｐ型ウェルの電位レベル、第２のゲートトランジスタＴＧ２のゲート電位、ワード線のゲート電位、ソース線およびＮ型ウェルの電位レベルは、すべて０Ｖである。
【０３３３】
時刻ｔ１において、ワード線の電位レベルが−１８Ｖに立下がる。これに応じて、フローティングゲート中の電子が、基板側に注入され、消去動作が行なわれる。
【０３３４】
時刻ｔ２において、ワード線の電位レベルが０Ｖに復帰して、消去動作が完了する。
【０３３５】
なお、メモリセルブロック７０４が、分割されたウェル内に形成されており、このウェルの電位レベルを独立に制御することが可能である場合は、ウェル電位を調節することで、消去時間中においてワード線に印加する電位の絶対値を減少させることも可能である。
【０３３６】
図４５〜図４７で説明したとおり、図４５のメモリセルブロック７０４において、読出動作、書込動作および消去動作がそれぞれ行なわれる。
【０３３７】
しかも、第１のゲートトランジスタのしきい値電圧分の電位上昇の影響を回避することが可能である。
【０３３８】
［実施の形態７の変形例］
図４８は、実施の形態７の変形例の構成を示す回路図である。
【０３３９】
図４４に示した実施の形態７のメモリセルブロック７０４の構成と異なる点は、メモリセルがソースセレクト型の２トランジスタ型メモリセルとなっている点である。
【０３４０】
図４８においても、実施の形態１と同様に、メモリセルをドレインセレクト型の２トランジスタ型メモリセルとすることも可能である。
【０３４１】
ソースセレクト型またはドレインセレクト型とすることで、実施の形態１の変形例で説明したのと同様の効果が奏される。
【０３４２】
［実施の形態８］
図４９は、本発明の実施の形態８の不揮発性半導体記憶装置のメモリセルブロック８０４の構成を示す回路図である。
【０３４３】
図３７に示した実施の形態５のメモリセルブロック５０４の構成と異なる点は、ゲートトランジスタＴＧ１ａおよびＴＧ１ｂがＰ型ウェル内に形成されるＮチャネル型ＭＯＳトランジスタとなっている点である。
【０３４４】
その他の点は、図３７に示した実施の形態５のメモリセルブロック５０４の構成と同様であるので、同一部分には同一符号を付して説明は繰返さない。
【０３４５】
図４９に示したような構成とすることで、読出動作において、主ビット線の電位レベルを負電位とした場合に、このゲートトランジスタＴＧ１ａおよびＴＧ１ｂのしきい値電圧分の電位上昇の影響を回避することが可能である。
【０３４６】
［実施の形態８の変形例］
図５０は、実施の形態８のメモリセルブロック８０４の変形例を示す回路図である。
【０３４７】
図４９の構成と異なる点は、メモリセルトランジスタが、ソースセレクト型の２トランジスタ型メモリセルとなっている点である。
【０３４８】
図５０においても、メモリセルトランジスタは、ドレインセレクト型の２トランジスタ型メモリセルとすることも可能である。
【０３４９】
このような構成とすることで、実施の形態１の変形例で説明したのと同様の効果が奏される。
【０３５０】
［実施の形態９］
図５１は、本発明の実施の形態９の不揮発性半導体記憶装置のメモリセルブロック９０４の構成を示す回路図である。
【０３５１】
図４０において説明した実施の形態６のメモリセルブロック６０４の構成と異なる点は、ゲートトランジスタＴＧ１ａおよびＴＧ１ｂがＰ型ウェル内に形成されるＮチャネル型ＭＯＳトランジスタとなっている点である。
【０３５２】
その他の点は、図４０で説明した実施の形態６のメモリセルブロック６０４の構成と同様であるので、同一部分には同一符号を付してその説明は繰返さない。
【０３５３】
図５１に示したような構成とすることで、読出動作において、主ビット線の電位レベルを負電圧とした場合に、このゲートトランジスタＴＧ１ａおよびＴＧ１ｂにおけるしきい値電圧分の電位上昇の影響を回避することが可能である。
【０３５４】
［実施の形態９の変形例］
図５２は、図５１に示したメモリセルブロック９０４の変形例を示す回路図である。
【０３５５】
メモリセルブロック９０４の構成と異なる点は、メモリセルが、ソースセレクト型の２トランジスタ型メモリセルとなっている点である。
【０３５６】
図５２においても、メモリセルをドレインセレクト型の２トランジスタ型のメモリセルとすることも可能である。
【０３５７】
このような構成とすることで、実施の形態１の変形例で説明したのと同様の効果が奏される。
【０３５８】
［実施の形態１０］
図５３は、本発明の実施の形態１０の不揮発性半導体記憶装置のメモリセルブロック１００４の構成を説明するための回路図である。
【０３５９】
図３１において説明した実施の形態４のメモリセルブロック４０４の構成と異なる点は、バイポーラトランジスタＢＴ１が、互いに隣接する２つのメモリセルブロックについて共有される構成となっている点である。
【０３６０】
図５３に示した実施の形態１０のメモリセルブロックにおいては、バイポーラトランジスタＢＴ１のエミッタは、直接主ビット線と接続し、このバイポーラトランジスタＢＴ１のエミッタベース間は、Ｐチャネル型の第２のゲートトランジスタＴＧ２に制御されて、短絡状態となる構成となっている。
【０３６１】
バイポーラトランジスタＢＴ１のベースは、第１のゲートトランジスタＴＧ１により、選択的に、互いに隣接する副ビット線ＳＢＬ１ａまたはＳＢＬ１ｂのいずれかと結合される構成となっている。
【０３６２】
以上のような構成とすることで、第１および第２のゲートトランジスタＴＧ１およびＴＧ２を制御するための選択線の本数を減少させることが可能で、より高集積化に適した構造が達成される。
【０３６３】
［実施の形態１０の変形例］
図５４は、図５３に示した実施の形態１０のメモリセルブロック１００４の変形例を示す回路図である。
【０３６４】
図５３の構成と異なる点は、メモリセルが、ソースセレクト型の２トランジスタ型メモリセルとなっている点である。
【０３６５】
図５４においても、メモリセルをドレインセレクト型の２トランジスタ型メモリセルとすることも可能である。
【０３６６】
以上のような構成とすることで、実施の形態１の変形例で説明したのと同様の効果が奏される。
【０３６７】
［実施の形態１１］
図５５は、本発明の実施の形態１１の不揮発性半導体記憶装置のメモリセルブロック１１０４の構成を示す回路図である。
【０３６８】
図３７において説明した実施の形態５のメモリセルブロック５０４の構成と異なる点は、バイポーラトランジスタＢＴ１が、隣接する２つのメモリセルブロックに共有される構成となっている点である。
【０３６９】
図５５においては、バイポーラトランジスタＢＴ１のエミッタは、主ビット線と直接接続し、このバイポーラトランジスタＢＴ１のエミッタベース間は、第２のゲートトランジスタＴＧ２により制御されて短絡状態とされる。
【０３７０】
バイポーラトランジスタＢＴ１のベースは、ゲートトランジスタＴＧ１ａおよびＴＧ１ｂにより制御されて、選択的に隣接する２つのメモリセルブロック中の副ビット線のいずれかに接続される。
【０３７１】
図５５においても、たとえば副ビット線ＳＢＬ１ａに対応するゲートトランジスタＴＧ１ｂはデプレッション型であり、ゲートトランジスタＴＧ１ａはエンハンスメント型であるのに対し、副ビット線ＳＢＬ２ａに対応するゲートトランジスタＴＧ１ｂはエンハンスメント型であり、ゲートトランジスタＴＧ１ａはデプレッション型である。
【０３７２】
図５５のような構成とすることで、実施の形態５で説明した効果に加えて、さらに高集積化に適した構造が実現される。
【０３７３】
［実施の形態１１の変形例］
図５６は、実施の形態１１の変形例を示す回路図である。
【０３７４】
図５５に示した構成と異なる点は、メモリセルが、ソースセレクト型の２トランジスタ型メモリセルとなっている点である。
【０３７５】
図５６においても、メモリセルをドレインセレクト型の２トランジスタ型メモリセルとすることも可能である。
【０３７６】
以上のような構成とすることで、実施の形態１の変形例で説明したのと同様の効果が奏される。
【０３７７】
［実施の形態１２］
図５７は、本発明の実施の形態１２の不揮発性半導体記憶装置のメモリセルブロック１２０４の構成を説明するための回路図である。
【０３７８】
図４０において説明した実施の形態６のメモリセルブロック６０４の構成と異なる点は、バイポーラトランジスタＢＴ１が、互いに隣接する２つのメモリセルブロックについて共有される構成となっていることである。
【０３７９】
図５７においては、バイポーラトランジスタのエミッタは、主ビット線と直接接続し、バイポーラトランジスタのエミッタベース間は、ゲートトランジスタＴＧ２により制御されて短絡状態とされる。
【０３８０】
図５７においても、たとえば副ビット線ＳＢＬ１ａに対応するゲートトランジスタＴＧ１ｂのソースドレイン間は短絡され、副ビット線ＳＢＬ１ｂに対応するゲートトランジスタＴＧ１ａのソースドレイン間は短絡されている。
【０３８１】
メモリセルブロック１２０４の構成とすることで、実施の形態６のメモリセルブロックの効果に加えて、より高集積化に適した回路構成が実現される。
【０３８２】
［実施の形態１２の変形例］
図５８は、図５７に示した実施の形態１２のメモリセルブロック１２０４の変形例を示す回路図である。
【０３８３】
図５７の構成と異なる点は、メモリセルがソースセレクト型の２トランジスタ型メモリセルとなっていることである。
【０３８４】
図５８においても、メモリセルをドレインセレクト型の２チャネル型メモリセルとすることも可能である。
【０３８５】
以上のような構成とすることで、実施の形態１の変形例で説明したのと同様の効果が奏される。
【０３８６】
なお、以上の説明においては、一貫してメモリセルトランジスタは、Ｐチャネル型トランジスタであるものとしてきた。しかしながら、本願発明はこのような場合に限定されることなく、たとえば、メモリセルトランジスタがＮチャネル型である場合にも、電位配置の極性等を変更することで適用することが可能である。
【０３８７】
【発明の効果】
請求項１記載の不揮発性半導体記憶装置においては、書込消去動作においては、ビット線の構造が主ビット線と副ビット線とからなる階層構造となっているため、ドレインディスターブを抑制することが可能である。
【０３８８】
読出動作においては、副ビット線を流れる電流をバイポーラトランジスタが増幅するので、低電源電圧動作においても高速動作を実現することが可能である。
【０３８９】
請求項２記載の不揮発性半導体記憶装置は、読出動作においては、選択的にバイポーラトランジスタが副ビット線を流れる電流を増幅して第１の主ビット線に電流を流し、書込動作においては、第２の主ビット線を介して、メモリセルに書込または消去電圧が印加される。したがって、書込または消去動作時の高電圧がバイポーラトランジスタに直接印加されることがない。
【０３９０】
請求項３記載の不揮発性半導体記憶装置は、メモリセルトランジスタが、２トランジスタ型メモリセルとなっているので、読出動作の高速化を図ることが可能である。
【０３９１】
請求項４記載の不揮発性半導体記憶装置は、バイポーラトランジスタのベース領域は、選択ゲートトランジスタのソースまたはドレイン領域とベース層を共有するので、バイポーラトランジスタを設けたことによりパターン面積の増大を抑制することが可能である。
【０３９２】
請求項５記載の不揮発性半導体記憶装置は、請求項２記載の構成に比べて、副ビット線と主ビット線を結合するために必要な選択線の本数を減少させることが可能で、より高集積化に適した構成を提供する。
【０３９３】
請求項６記載の不揮発性半導体記憶装置は、メモリセルトランジスタが、２トランジスタ型メモリセルとなっているので、読出動作の高速化を図ることが可能である。
【０３９４】
請求項７記載の不揮発性半導体記憶装置は、バイポーラトランジスタのベース領域は、選択ゲートトランジスタのソースまたはドレイン領域とベース層を共有するので、バイポーラトランジスタを設けたことによりパターン面積の増大を抑制することが可能である。
【０３９５】
請求項８記載の不揮発性半導体記憶装置は、読出動作については、副ビット線を流れる電流をバイポーラトランジスタが増幅して主ビット線に伝達し、書込または消去動作においては、バイポーラトランジスタのエミッタベース間が短絡され、バイポーラトランジスタに高電圧が印加されることがない。
【０３９６】
請求項９記載の不揮発性半導体記憶装置は、読出動作については、副ビット線を流れる電流をバイポーラトランジスタが増幅して主ビット線に伝達し、書込または消去動作においては、バイポーラトランジスタのエミッタベース間が短絡され、バイポーラトランジスタに高電圧が印加されることがない。
【０３９７】
請求項１０記載の不揮発性半導体記憶装置は、メモリセルトランジスタが、２トランジスタ型メモリセルとなっているので、読出動作の高速化を図ることが可能である。
【０３９８】
請求項１１記載の不揮発性半導体記憶装置は、消去ブロックに対して、ウェル電位を供給する供給配線が複数本存在するので、バイポーラトランジスタの飽和現象を低減することが可能である。
【０３９９】
請求項１２記載の不揮発性半導体記憶装置は、読出動作については、副ビット線を流れる電流をバイポーラトランジスタが増幅して主ビット線に伝達し、書込または消去動作においては、バイポーラトランジスタのエミッタベース間が短絡され、バイポーラトランジスタに高電圧が印加されることがない。
【０４００】
請求項１３記載の不揮発性半導体記憶装置は、請求項１６記載の不揮発性半導体記憶装置をより小さな面積のパターンで実現することが可能である。
【０４０１】
請求項１４記載の不揮発性半導体記憶装置は、メモリセルトランジスタが、２トランジスタ型メモリセルとなっているので、読出動作の高速化を図ることが可能である。
【０４０２】
請求項１５記載の不揮発性半導体記憶装置は、請求項１６記載の不揮発性半導体記憶装置をより小さな面積のパターンで実現することが可能である。
【０４０３】
請求項１６記載の不揮発性半導体記憶装置は、メモリセルトランジスタが、２トランジスタ型メモリセルとなっているので、読出動作の高速化を図ることが可能である。
【０４０４】
請求項１７記載の不揮発性半導体記憶装置は、バイポーラトランジスタが隣接する２つのブロックに共有されるので、高集積化に適した構造を提供する。
【０４０５】
請求項１８記載の不揮発性半導体記憶装置は、メモリセルトランジスタが、２トランジスタ型メモリセルとなっているので、読出動作の高速化を図ることが可能である。
【０４０６】
請求項１９記載の不揮発性半導体記憶装置は、バイポーラトランジスタが隣接する２つのブロックに共有されるので、高集積化に適した構造を提供する。
【０４０７】
請求項２０記載の不揮発性半導体記憶装置は、メモリセルトランジスタが、２トランジスタ型メモリセルとなっているので、読出動作の高速化を図ることが可能である。
【図面の簡単な説明】
【図１】 本発明の実施の形態１の不揮発性半導体記憶装置１０００の構成を示す概略ブロック図である。
【図２】 メモリセルブロック１０４の構成を示す回路図である。
【図３】 Ｐチャネル型メモリセルトランジスタの書込動作を説明するための概念図である。
【図４】 Ｐチャネル型メモリセルトランジスタの書込動作における電子正孔対発生過程を示す概念図である。
【図５】 Ｐチャネル型メモリセルトランジスタの消去動作を説明するための概念図である。
【図６】 Ｐチャネル型メモリセルトランジスタの書込、消去および読出動作の電位配置を示す図である。
【図７】 メモリセルブロック１０４の構成をより詳細に説明するための回路図である。
【図８】 Ｐチャネル型メモリセルトランジスタのしきい値分布を示す図である。
【図９】 Ｐチャネル型メモリセルトランジスタのスタンバイ時および読出時における電位配置を示す図である。
【図１０】 本発明の実施の形態１の変形例を示す回路図である。
【図１１】 実施の形態２の不揮発性半導体記憶装置の製造工程の第１工程を示す断面図である。
【図１２】 実施の形態２の不揮発性半導体記憶装置の製造工程の第２工程を示す断面図である。
【図１３】 実施の形態２の不揮発性半導体記憶装置の製造工程の第３工程を示す断面図である。
【図１４】 実施の形態２の不揮発性半導体記憶装置の製造工程の第４工程を示す断面図である。
【図１５】 実施の形態２の不揮発性半導体記憶装置の製造工程の第５工程を示す断面図である。
【図１６】 実施の形態２の不揮発性半導体記憶装置の製造工程の第６工程を示す断面図である。
【図１７】 実施の形態２の不揮発性半導体記憶装置の製造工程の第７工程を示す断面図である。
【図１８】 実施の形態２の不揮発性半導体記憶装置の製造工程の第８工程を示す断面図である。
【図１９】 実施の形態２の不揮発性半導体記憶装置の製造工程の第９工程を示す断面図である。
【図２０】 実施の形態２の不揮発性半導体記憶装置の製造工程の第１０工程を示す断面図である。
【図２１】 実施の形態２の不揮発性半導体記憶装置の製造工程の第１１工程を示す断面図である。
【図２２】 実施の形態２の不揮発性半導体記憶装置の製造工程の第１２工程を示す断面図である。
【図２３】 不揮発性半導体記憶装置の断面構造を示す断面図である。
【図２４】 不揮発性半導体記憶装置のウェル構造を示す第１の図である。
【図２５】 不揮発性半導体記憶装置のウェル構造を示す第２の図である。
【図２６】 実施の形態３のメモリセルブロック３０４の構成を示す回路図である。
【図２７】 実施の形態３の第１の変形例を示す回路図である。
【図２８】 実施の形態３の第２の変形例を示す回路図である。
【図２９】 実施の形態４の読出動作を説明するための概念図である。
【図３０】 実施の形態４のプログラム動作を説明するための概念図である。
【図３１】 実施の形態４のメモリセルブロック４０４の構成を示す回路図である。
【図３２】 実施の形態４の不揮発性半導体記憶装置の読出動作を説明するためのタイミングチャートである。
【図３３】 実施の形態４の不揮発性半導体記憶装置の書込動作を説明するためのタイミングチャートである。
【図３４】 実施の形態４の不揮発性半導体記憶装置の消去動作を説明するためのタイミングチャートである。
【図３５】 不揮発性半導体記憶装置におけるウェル電位供給配線の配置を示す回路図である。
【図３６】 実施の形態４の変形例を示す回路図である。
【図３７】 実施の形態５の不揮発性半導体記憶装置のメモリセルブロック５０４を示す回路図である。
【図３８】 図３８に示したメモリセルブロック５０４のパターンを示す平面図である。
【図３９】 実施の形態５の変形例を示す回路図である。
【図４０】 実施の形態６のメモリセルブロック６０４の構成を示す回路図である。
【図４１】 実施の形態６のメモリセルブロック６０４の第１の平面パターンを示すパターン図である。
【図４２】 実施の形態６のメモリセルブロック６０４の第２の平面パターンを示す平面図である。
【図４３】 実施の形態６の変形例を示す回路図である。
【図４４】 本発明の実施の形態７のメモリセルブロック７０４の構成を示す回路図である。
【図４５】 実施の形態７の不揮発性半導体記憶装置の読出動作を説明するためのタイミングチャートである。
【図４６】 実施の形態７の不揮発性半導体記憶装置の書込動作を説明するためのタイミングチャートである。
【図４７】 実施の形態７の不揮発性半導体記憶装置の消去動作を説明するためのタイミングチャートである。
【図４８】 実施の形態７の変形例を示す回路図である。
【図４９】 実施の形態８のメモリセルブロック８０４の構成を示す回路図である。
【図５０】 実施の形態８の変形例を示す回路図である。
【図５１】 実施の形態９のメモリセルブロック９０４の構成を示す回路図である。
【図５２】 実施の形態９の変形例を示す回路図である。
【図５３】 実施の形態１０のメモリセルブロック１００４の構成を示す回路図である。
【図５４】 実施の形態１０の変形例を示す回路図である。
【図５５】 実施の形態１１のメモリセルブロック１１０４の構成を示す回路図である。
【図５６】 実施の形態１１の変形例を示す回路図である。
【図５７】 実施の形態１２のメモリセルブロック１２０４の構成を示す回路図である。
【図５８】 実施の形態１２の変形例を示す回路図である。
【図５９】 従来のＮＯＲ型フラッシュメモリのメモリセルアレイの構成を示す回路図である。
【図６０】 従来の不揮発性半導体記憶装置のメモリセルトランジスタの構造を説明するための断面模式図である。
【図６１】 従来のＮＯＲ型フラッシュメモリにおけるメモリセルトランジスタのしきい値分布を示す図である。
【図６２】 従来のＮＯＲ型フラッシュメモリにおけるメモリセルトランジスタのしきい値分布を示す図である。
【図６３】 従来のＮＯＲ型フラッシュメモリにおける過消去セルの問題を説明するための図である。
【図６４】 従来のＤＩＮＯＲ型フラッシュメモリのメモリ構成を示す回路図である。
【図６５】 従来のＤＩＮＯＲ型フラッシュメモリにおけるメモリセルトランジスタのしきい値分布を示す図である。
【図６６】 従来のＤＩＮＯＲ型フラッシュメモリにおけるメモリセルトランジスタのしきい値分布を示す図である。
【図６７】 メモリセルトランジスタのコントロールゲート電圧と読出電流との関係を示す図である。
【図６８】 メモリセルトランジスタのコントロールゲート電圧と特性値Ｇとの関係を示す図である。
【符号の説明】
１０２ アドレスバッファ、１０４, ２０４, ３０４ メモリセルアレイ、１０６ ＷＬデコーダ、１０８ Ｙデコーダ、１１４ メモリセルＳＧデコーダ１１４、１１６ ソースデコーダ、１１０ 高電圧発生回路、１１２ 負電圧発生回路、１２０ ウェル電位発生回路、１３２ 読出電圧発生回路、１２２ 書込／消去制御回路、１２４ データ入出力バッファ、１２６ データドライバ、１２８ センスアンプ、１３０ 書込回路、２０５ ＳＧデコーダ２０５、２０７，２０８ ソースデコーダ、１００〜２００ 不揮発性半導体記憶装置、Ｌ 信号線、ＷＬ ワード線、ＢＬ ビット線、ＳＬ ソース線、ＭＣ メモリセルトランジスタ、ＭＳ セル選択トランジスタ、ＳＧ 選択ゲート、１ 半導体基板、１２ ソース領域、１３, ２３ ドレイン領域、１４ 酸化膜、１５ フローティングゲート電極、１６ 絶縁膜、１７ コントロールゲート電極。

Claims (20)

1. 半導体基板上に形成される不揮発性半導体記憶装置であって、
   行列状に配置される複数のメモリセルを含むメモリセルアレイを備え、
   前記メモリセルアレイは、各々が第１複数個の行および第２複数個の列に配置された複数個のメモリセルを含む複数のブロックに分割され、
   前記複数のブロックにわたって、前記メモリセルの列に対応して設けられる複数の第１の主ビット線と、
   前記複数のブロックにわたって、前記メモリセルの列に対応して設けられる複数の第２の主ビット線と、
   前記複数のブロックにそれぞれにおいて、前記第２複数個の列にそれぞれ対応して設けられる副ビット線群と、
   前記複数のブロックにわたって、前記メモリセルの行にそれぞれ対応して設けられる複数のワード線と、
   前記副ビット線と前記ワード線の交点にそれぞれ対応して設けられる複数のメモリセルとを備え、
   前記各メモリセルは、
   メモリセルトランジスタを含み、
   前記メモリセルトランジスタは、
   前記半導体基板の第１導電型の主表面に形成された第２導電型のソース領域および前記第２導電型のドレイン領域と、
   前記ソース領域と前記ドレイン領域とに挟まれたチャネル領域と、
   前記チャネル領域上に酸化膜を介在して形成された電荷蓄積電極と、
   前記電荷蓄積電極の上方に絶縁膜を介在して形成された制御電極とを有し、
   前記メモリセルトランジスタのドレイン領域は、対応する副ビット線と結合し、
   前記制御電極は、対応するワード線により電位が制御され、
   対応する前記ブロックごとに設けられ、前記不揮発性半導体記憶装置の読出動作において、選択されたメモリセルトランジスタの前記ソース領域と前記ドレイン領域との間を流れる電流を選択された副ビット線を介してベース電流として受けて増幅し、対応する第１の主ビット線に流れる電流を制御するように配置される、複数のバイポーラトランジスタと、
   前記不揮発性半導体記憶装置の書込動作において、前記副ビット線と対応する第２の主ビット線とを選択的に結合し、読出動作において、前記副ビット線と対応する前記バイポーラトランジスタのベースとを選択的に結合する接続手段と、
   前記読出動作において、外部からのアドレス信号に応じて、対応する前記副ビット線および前記主ビット線ならびにワード線を選択するメモリセル選択手段と、
   前記選択された第１の主ビット線を流れる電流値に応じて、前記選択されたメモリセルのデータを読み出すデータ読出手段と、
   前記書込動作において、メモリセルトランジスタの前記電荷蓄積電極に電子を注入し、または電子を引抜く書込手段とをさらに備える、不揮発性半導体記憶装置。
2. 前記メモリセル選択手段は、
   外部アドレス信号に応じて、対応するワード線を選択する行選択手段と、
   外部アドレス信号に応じて、対応する主ビット線および副ビット線を選択する列選択手段とを含み、
   前記接続手段は、
   前記列選択手段に制御されて、読出動作において前記副ビット線と前記対応するバイポーラトランジスタのベースとを選択的に接続する第１の内部接続手段と、
   前記列選択手段に制御されて、書込動作において前記副ビット線と前記第２の主ビット線とを選択的に接続する第２の内部接続手段とを含む、請求項１記載の不揮発性半導体記憶装置。
3. 前記メモリセルの行ごとにそれぞれ設けられる複数のセル選択線とをさらに備え、
   前記各メモリセルは、
   前記メモリセルトランジスタを介して前記副ビット線と前記バイポーラトランジスタのベースとの間を流れる電流の導通経路を選択的に開閉するセル選択トランジスタをさらに含み、
   前記行選択手段は、選択されたメモリセルに対応する前記セル選択線を活性化し、前記選択されたメモリセルの前記セル選択トランジスタを導通状態とする、請求項２記載の不揮発性半導体記憶装置。
4. 前記接続手段は、
   前記副ビット線と前記バイポーラトランジスタのベースとを選択的に結合するＭＯＳトランジスタを含み、
   前記バイポーラトランジスタは、
   前記ＭＯＳトランジスタのソースおよびドレイン領域に対する不純物をドーピングする工程において、同時に不純物をドーピングされたベース層を有する、請求項３記載の不揮発性半導体記憶装置。
5. 前記メモリセル選択手段は、
   外部アドレス信号に応じて、対応するワード線を選択する行選択手段と、
   外部アドレス信号に応じて、対応する主ビット線および副ビット線を選択する列選択手段とを含み、
   前記接続手段は、
   前記副ビット線群に共通に設けられるブロック配線と、
   前記列選択手段に制御されて、前記副ビット線と前記ブロック配線とを選択的に接続する第１の内部接続手段と、
   前記列選択手段に制御されて、読出動作において前記ブロック配線と前記対応するバイポーラトランジスタのベースとを選択的に接続する第２の内部接続手段と、
   前記列選択手段に制御されて、書込動作において前記ブロック配線と前記第２の主ビット線とを選択的に結合する第３の内部接続手段とを含む、請求項１記載の不揮発性半導体記憶装置。
6. 前記メモリセルの行ごとにそれぞれ設けられる複数のセル選択線とをさらに備え、
   前記各メモリセルは、
   前記メモリセルトランジスタを介して前記副ビット線と前記バイポーラトランジスタのベースとの間を流れる電流の導通経路を選択的に開閉するセル選択トランジスタをさらに含み、
   前記行選択手段は、選択されたメモリセルに対応する前記セル選択線を活性化し、前記選択されたメモリセルの前記セル選択トランジスタを導通状態とする、請求項５記載の不揮発性半導体記憶装置。
7. 前記第２の内部接続手段は、
   前記ブロック配線と前記バイポーラトランジスタのベースとを選択的に結合するＭＯＳトランジスタを含み、
   前記バイポーラトランジスタは、
   前記ＭＯＳトランジスタのソースおよびドレイン領域に対する不純物をドーピングする工程において、同時に不純物をドーピングされたベース層を有する、請求項６記載の不揮発性半導体記憶装置。
8. 半導体基板上に形成される不揮発性半導体記憶装置であって、
   行列状に配置される複数のメモリセルを含むメモリセルアレイを備え、
   前記メモリセルアレイは、各々が第１および第２の列ならびに第１複数個の行に配置された複数個のメモリセルを含む複数のブロックに分割され、
   前記ブロックごとに設けられる複数の主ビット線と、
   前記ブロックごとに含まれる列に対応して設けられる第１および第２の副ビット線と、
   前記複数のブロックにわたって、前記メモリセルの行にそれぞれ対応して設けられる複数のワード線と、
   前記第１および第２の副ビット線と前記ワード線の交点にそれぞれ対応して設けられる複数のメモリセルとを備え、
   前記各メモリセルは、
   メモリセルトランジスタを含み、
   前記メモリセルトランジスタは、
   前記半導体基板の第１導電型の主表面に形成された第２導電型のソース領域および前記第２導電型のドレイン領域と、
   前記ソース領域と前記ドレイン領域とに挟まれたチャネル領域と、
   前記チャネル領域上に酸化膜を介在して形成された電荷蓄積電極と、
   前記電荷蓄積電極の上方に絶縁膜を介在して形成された制御電極とを有し、
   前記メモリセルトランジスタのドレイン領域は、対応する副ビット線と結合し、
   前記制御電極は、対応するワード線により電位が制御され、
   対応する前記第１および第２の副ビット線ごとに設けられ、読出動作において選択されたメモリセルトランジスタの前記ソース領域と前記ドレイン領域との間を流れる電流を、選択された第１または第２の副ビット線を介してベース電流として受けて増幅する、第１および第２のバイポーラトランジスタと、
   前記不揮発性半導体記憶装置の読出動作において、前記バイポーラトランジスタにより増幅された電流が対応する主ビット線に流れるように選択的に結合させ、前記不揮発性半導体記憶装置の書込動作において、選択された第１または第２の副ビット線に対応するバイポーラトランジスタのエミッタベース間を短絡させ、かつ前記選択された主ビット線と選択された第１または第２の副ビット線とを結合させる接続手段と、
   前記不揮発性半導体記憶装置の読出動作において、外部からのアドレス信号に応じて、対応する前記第１または第２の副ビット線および前記主ビット線ならびにワード線を選択するメモリセル選択手段と、
   前記選択された主ビット線を流れる電流値に応じて、前記選択されたメモリセルのデータを読み出すデータ読出手段と、
   前記書込動作において、メモリセルトランジスタの前記電荷蓄積電極に電子を注入し、または電子を引抜く書込手段とをさらに備える、不揮発性半導体記憶装置。
9. 前記第１および第２のバイポーラトランジスタは、
   前記第１および第２の副ビット線を挟んで対向する側にそれぞれ配置され、
   前記接続手段は、
   前記第１のバイポーラトランジスタに応じて、対応する主ビット線と前記第１の副ビット線間に直列に接続するように設けられ、前記メモリセル選択手段により制御される第１および第２のスイッチ手段と、
   前記第２のバイポーラトランジスタに応じて、対応する主ビット線と前記第２の副ビット線間に直列に接続するように設けられ、前記メモリセル選択手段により制御される第３および第４のスイッチ手段とを含み、
   前記第１および第３のスイッチ手段は、各々
   前記対応する主ビット線と接続する一方端を有し、
   前記第２のスイッチ手段は、
   前記第１のバイポーラトランジスタのエミッタおよび前記第１のスイッチ手段の他方端と接続する一方端と、
   前記第１のバイポーラトランジスタのベースおよび前記第１の副ビット線と接続する他方端とを有し、
   前記第４のスイッチ手段は、
   前記第２のバイポーラトランジスタのエミッタおよび前記第３のスイッチ手段の他方端と接続する一方端と、
   前記第２のバイポーラトランジスタのベースおよび前記第２の副ビット線と接続する他方端とを有する、請求項８記載の不揮発性半導体記憶装置。
10. 前記メモリセルの行ごとにそれぞれ設けられる複数のセル選択線とをさらに備え、
    前記各メモリセルは、
    前記メモリセルトランジスタを介して前記副ビット線と前記バイポーラトランジスタのベースとの間を流れる電流の導通経路を選択的に開閉するセル選択トランジスタをさらに含み、
    前記行選択手段は、選択されたメモリセルに対応する前記セル選択線を活性化し、前記選択されたメモリセルの前記セル選択トランジスタを導通状態とする、請求項９記載の不揮発性半導体記憶装置。
11. 前記メモリセルトランジスタは、
    前記半導体基板の主表面に設けられる第１導電型のウェル内に形成され、
    前記第１導電型のウェルは、前記ブロックごとに複数のウェルブロックに分割され、
    前記各ウェルブロックに供給されるウェル電位を発生するウェル電位駆動手段と、
    前記各ウェルブロックあたり少なくとも２以上設けられ、前記ウェル電位発生手段から出力される前記ウェル電位を伝達する複数のウェル電位給電配線とをさらに備える、請求項９記載の不揮発性半導体記憶装置。
12. 前記第１および第２のバイポーラトランジスタは、
    前記第１および第２の副ビット線の一端側に配置され、
    前記接続手段は、
    前記第１のバイポーラトランジスタに応じて、対応する主ビット線と前記第１の副ビット線間に直列に接続するように設けられ、前記メモリセル選択手段により制御される第１、第２および第３のスイッチ手段と、
    前記第２のバイポーラトランジスタに応じて、対応する主ビット線と前記第２の副ビット線間に直列に接続するように設けられ、前記メモリセル選択手段により制御される第４、第５および第６のスイッチ手段とを含み、
    前記第１および第４のスイッチ手段は、各々
    前記対応する主ビット線と接続する一方端を有し、
    前記第２のスイッチ手段は、
    前記第１のスイッチ手段の他方端と接続する一方端と、
    前記第１のバイポーラトランジスタのエミッタおよび前記第３のスイッチ手段の一方端と接続する他方端とを有し、
    前記第３のスイッチ手段は、
    前記第１のバイポーラトランジスタのベースおよび前記第１の副ビット線と接続する他方端とを有し、
    前記第５のスイッチ手段は、
    前記第４のスイッチ手段の他方端と接続する一方端と、
    前記第２のバイポーラトランジスタのエミッタおよび前記第６のスイッチ手段の一方端と接続する他方端とを有し、
    前記第６のスイッチ手段は、
    前記第２のバイポーラトランジスタのベースおよび前記第２の副ビット線と接続する他方端とを有する、請求項８記載の不揮発性半導体記憶装置。
13. 前記第２、第３、第４および第６のスイッチ手段は、エンハンスメント型ＭＯＳトランジスタであり、
    前記第１および第５のスイッチ手段は、デプレッション型トランジスタである、請求項１２記載の不揮発性半導体記憶装置。
14. 前記メモリセルの行ごとにそれぞれ設けられる複数のセル選択線とをさらに備え、
    前記各メモリセルは、
    前記メモリセルトランジスタを介して前記副ビット線と前記バイポーラトランジスタのベースとの間を流れる電流の導通経路を選択的に開閉するセル選択トランジスタをさらに含み、
    前記行選択手段は、選択されたメモリセルに対応する前記セル選択線を活性化し、前記選択されたメモリセルの前記セル選択トランジスタを導通状態とする、請求項１３記載の不揮発性半導体記憶装置。
15. 前記第１ないし第６のスイッチ手段は、エンハンスメント型ＭＯＳトランジスタであり、
    前記第１および第５のスイッチ手段は、ソースドレイン間が短絡されている、請求項１２記載の不揮発性半導体記憶装置。
16. 前記メモリセルの行ごとにそれぞれ設けられる複数のセル選択線とをさらに備え、
    前記各メモリセルは、
    前記メモリセルトランジスタを介して前記副ビット線と前記バイポーラトランジスタのベースとの間を流れる電流の導通経路を選択的に開閉するセル選択トランジスタをさらに含み、
    前記行選択手段は、選択されたメモリセルに対応する前記セル選択線を活性化し、前記選択されたメモリセルの前記セル選択トランジスタを導通状態とする、請求項１５記載の不揮発性半導体記憶装置。
17. 半導体基板上に形成される不揮発性半導体記憶装置であって、
    行列状に配置される複数のメモリセルを含むメモリセルアレイを備え、
    前記メモリセルアレイは、各々が第１および第２の列ならびに第１複数個の行に配置された複数個のメモリセルを含む複数のブロックに分割され、
    少なくとも２つの前記ブロックにわたって設けられる複数の主ビット線と、
    前記ブロックごとに含まれる列に対応して設けられる２つの副ビット線と、
    前記複数のブロックにわたって、前記メモリセルの行にそれぞれ対応して設けられる複数のワード線と、
    前記副ビット線と前記ワード線の交点にそれぞれ対応して設けられる複数のメモリセルとを備え、
    前記各メモリセルは、
    メモリセルトランジスタを含み、
    前記メモリセルトランジスタは、
    前記半導体基板の第１導電型の主表面に形成された第２導電型のソース領域および前記第２導電型のドレイン領域と、
    前記ソース領域と前記ドレイン領域とに挟まれたチャネル領域と、
    前記チャネル領域上に酸化膜を介在して形成された電荷蓄積電極と、
    前記電荷蓄積電極の上方に絶縁膜を介在して形成された制御電極とを有し、
    前記メモリセルトランジスタのドレイン領域は、対応する副ビット線と結合し、
    前記制御電極は、対応するワード線により電位が制御され、
    対応する第１のブロックの前記２つの副ビット線のうちの一方および対応する第２のブロックの前記２つの副ビット線のうちの一方の双方に対応して設けられ、読出動作において選択されたメモリセルトランジスタの前記ソース領域と前記ドレイン領域との間を流れる電流を、選択された副ビット線を介してベース電流として受けて増幅するように配置されたバイポーラトランジスタと、
    前記不揮発性半導体記憶装置の読出動作において、前記バイポーラトランジスタのベースと前記選択された副ビット線とを選択的に結合し、前記バイポーラトランジスタにより増幅された電流を対応する主ビット線に流れさせ、前記不揮発性半導体記憶装置の書込動作において、選択された副ビット線に対応するバイポーラトランジスタのエミッタベース間を短絡させ、かつ前記選択された主ビット線と前記選択された副ビット線とを結合させる接続手段と、
    前記不揮発性半導体記憶装置の読出動作において、外部からのアドレス信号に応じて、対応する前記副ビット線および前記主ビット線ならびにワード線を選択するメモリセル選択手段と、
    前記選択された主ビット線を流れる電流値に応じて、前記選択されたメモリセルのデータを読み出すデータ読出手段と、
    前記書込動作において、メモリセルトランジスタの前記電荷蓄積電極に電子を注入し、または電子を引抜く書込手段とをさらに備える、不揮発性半導体記憶装置。
18. 前記メモリセルの行ごとにそれぞれ設けられる複数のセル選択線とをさらに備え、
    前記各メモリセルは、
    前記メモリセルトランジスタを介して前記副ビット線と前記バイポーラトランジスタのベースとの間を流れる電流の導通経路を選択的に開閉するセル選択トランジスタをさらに含み、
    前記行選択手段は、選択されたメモリセルに対応する前記セル選択線を活性化し、前記選択されたメモリセルの前記セル選択トランジスタを導通状態とする、請求項１７記載の不揮発性半導体記憶装置。
19. 半導体基板上に形成される不揮発性半導体記憶装置であって、
    行列状に配置される複数のメモリセルを含むメモリセルアレイを備え、
    前記メモリセルは、各々が第１および第２の列ならびに第１複数個の行に配置された複数個のメモリセルを含む複数のブロックに分割され、
    ２つの前記ブロックごとに設けられる複数の主ビット線と、
    前記ブロックごとに含まれる列に対応して設けられる第１および第２の副ビット線と、
    前記複数のブロックにわたって、前記メモリセルの行にそれぞれ対応して設けられる複数のワード線と、
    前記第１および第２の副ビット線と前記ワード線の交点にそれぞれ対応して設けられる複数のメモリセルとを備え、
    前記各メモリセルは、
    メモリセルトランジスタを含み、
    前記メモリセルトランジスタは、
    前記半導体基板の第１導電型の主表面に形成された第２導電型のソース領域および前記第２導電型のドレイン領域と、
    前記ソース領域と前記ドレイン領域とに挟まれたチャネル領域と、
    前記チャネル領域上に酸化膜を介在して形成された電荷蓄積電極と、
    前記電荷蓄積電極の上方に絶縁膜を介在して形成された制御電極とを有し、
    前記メモリセルトランジスタのドレイン領域は、対応する副ビット線と結合し、
    前記制御電極は、対応するワード線により電位が制御され、
    対応する前記２つのブロックごとに設けられ、読出動作において選択されたメモリセルトランジスタの前記ソース領域と前記ドレイン領域との間を流れる電流を、選択された前記２つのブロックのうちの前記第１または第２の副ビット線を介してベース電流として受けて増幅するバイポーラトランジスタと、
    前記不揮発性半導体記憶装置の読出動作において、前記バイポーラトランジスタにより増幅された電流が対応する主ビット線に流れるように選択的に結合させ、前記不揮発性半導体記憶装置の書込動作において、選択されたバイポーラトランジスタのエミッタベース間を短絡させ、かつ前記選択された主ビット線と選択されたブロックに含まれる前記第１または第２の副ビット線とを結合させる接続手段と、
    前記不揮発性半導体記憶装置の読出動作において、外部からのアドレス信号に応じて、対応するブロック中の前記前記第１または第２の副ビット線および前記主ビット線ならびにワード線を選択するメモリセル選択手段と、
    前記選択された主ビット線を流れる電流値に応じて、前記選択されたメモリセルのデータを読み出すデータ読出手段と、
    前記書込動作において、メモリセルトランジスタの前記電荷蓄積電極に電子を注入し、または電子を引抜く書込手段とをさらに備える、不揮発性半導体記憶装置。
20. 前記メモリセルの行ごとにそれぞれ設けられる複数のセル選択線とをさらに備え、
    前記各メモリセルは、
    前記メモリセルトランジスタを介して前記副ビット線と前記バイポーラトランジスタのベースとの間を流れる電流の導通経路を選択的に開閉するセル選択トランジスタをさらに含み、
    前記行選択手段は、選択されたメモリセルに対応する前記セル選択線を活性化し、前記選択されたメモリセルの前記セル選択トランジスタを導通状態とする、請求項１９記載の不揮発性半導体記憶装置。

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