JP3162472B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、電荷蓄積層と制御ゲー
トを有するＭＯＳトランジスタ構造のメモリセルを用い
て構成された電気的書き換え可能な不揮発性半導体メモ
リ装置（ＥＥＰＲＯＭ）に関する。
トを有するＭＯＳトランジスタ構造のメモリセルを用い
て構成された電気的書き換え可能な不揮発性半導体メモ
リ装置（ＥＥＰＲＯＭ）に関する。
【０００２】
【従来の技術】ＥＥＰＲＯＭの一つとして、高集積化が
可能なＮＡＮＤセル型ＥＥＰＲＯＭが知られている。こ
れは、複数のメモリセルをそれらのソース、ドレインを
隣接するもの同士で共用する形で直列接続して一単位と
してビット線に接続するものである。メモリセルは通常
電荷蓄積層と制御ゲートが積層されたＦＥＴＭＯＳ構造
を有する。メモリセルアレイは、例えばｎ型シリコン基
板に形成されたｐ型ウェル内に集積形成される。ＮＡＮ
Ｄセルのドレイン側は選択ゲートを介してビット線に接
続され、ソース側はやはり選択ゲートを介してソース線
（基準電位配線）に接続される。メモリセルの制御ゲー
トは、行方向に連続的に配設されてワード線となる。こ
のＮＡＮＤセル型ＥＥＰＲＯＭの動作は次の通りであ
る。
可能なＮＡＮＤセル型ＥＥＰＲＯＭが知られている。こ
れは、複数のメモリセルをそれらのソース、ドレインを
隣接するもの同士で共用する形で直列接続して一単位と
してビット線に接続するものである。メモリセルは通常
電荷蓄積層と制御ゲートが積層されたＦＥＴＭＯＳ構造
を有する。メモリセルアレイは、例えばｎ型シリコン基
板に形成されたｐ型ウェル内に集積形成される。ＮＡＮ
Ｄセルのドレイン側は選択ゲートを介してビット線に接
続され、ソース側はやはり選択ゲートを介してソース線
（基準電位配線）に接続される。メモリセルの制御ゲー
トは、行方向に連続的に配設されてワード線となる。こ
のＮＡＮＤセル型ＥＥＰＲＯＭの動作は次の通りであ
る。
【０００３】データ書込みの動作は、ビット線から最も
離れた位置のメモリセルから順に行う。選択されたメモ
リセルの制御ゲートには高電圧Ｖpp（＝２０Ｖ程度）を
印加し、それよりビット線側にあるメモリセルの制御ゲ
ートおよび選択ゲートには中間電位（＝１０Ｖ程度）を
印加し、ビット線にはデータに応じて０Ｖまたは中間電
位を与える。ビット線に０Ｖが与えられた時、その電位
は選択メモリセルのドレインまで伝達されて、ドレイン
から浮遊ゲートに電子注入が生じる。これによりその選
択されたメモリセルのしきい値は正方向にシフトする。
ビット線に中間電位が与えられたときは電子注入が起こ
らず、しきい値変化がない。
離れた位置のメモリセルから順に行う。選択されたメモ
リセルの制御ゲートには高電圧Ｖpp（＝２０Ｖ程度）を
印加し、それよりビット線側にあるメモリセルの制御ゲ
ートおよび選択ゲートには中間電位（＝１０Ｖ程度）を
印加し、ビット線にはデータに応じて０Ｖまたは中間電
位を与える。ビット線に０Ｖが与えられた時、その電位
は選択メモリセルのドレインまで伝達されて、ドレイン
から浮遊ゲートに電子注入が生じる。これによりその選
択されたメモリセルのしきい値は正方向にシフトする。
ビット線に中間電位が与えられたときは電子注入が起こ
らず、しきい値変化がない。
【０００４】データ消去は、ＮＡＮＤセル内のすべての
メモリセルに対して同時に行われる。すなわち全ての制
御ゲート、選択ゲートを０Ｖとし、ビット線およびソー
ス線を浮遊状態として、ｐ型ウェルおよびｎ型基板に高
電圧２０Ｖを印加する。これにより、全てのメモリセル
で浮遊ゲートの電子がｐ型ウェルに放出され、しきい値
は負方向にシフトする。
メモリセルに対して同時に行われる。すなわち全ての制
御ゲート、選択ゲートを０Ｖとし、ビット線およびソー
ス線を浮遊状態として、ｐ型ウェルおよびｎ型基板に高
電圧２０Ｖを印加する。これにより、全てのメモリセル
で浮遊ゲートの電子がｐ型ウェルに放出され、しきい値
は負方向にシフトする。
【０００５】データ読出し動作は、選択されたメモリセ
ルの制御ゲートを０Ｖとし、それ以外のメモリセルの制
御ゲートおよび選択ゲートを電源電位ＶPP（＝５Ｖ）と
して、選択メモリセルで電流が流れるか否かを検出する
ことにより行われる。
ルの制御ゲートを０Ｖとし、それ以外のメモリセルの制
御ゲートおよび選択ゲートを電源電位ＶPP（＝５Ｖ）と
して、選択メモリセルで電流が流れるか否かを検出する
ことにより行われる。
【０００６】以上の動作説明から明らかなように、従来
のＮＡＮＤ型セルＥＥＰＲＯＭでは、１ＮＡＮＤ当たり
２本の選択ゲートを、ドレイン側部、ソース側部にそれ
ぞれ１本ずつ有し、さらにソース線として用いられる第
２導電型としてのソース拡散層はソース側選択セルの選
択ゲートから水平方向にずれた場所に位置していたが、
このソース側選択セルとソース拡散層の領域はセル面積
を著しく増加させてしまい、より微細なセル面積を持
ち、かつ低コストを実現することを目的とするメモリセ
ルの構成において、極めて大きな障害となっていた。
のＮＡＮＤ型セルＥＥＰＲＯＭでは、１ＮＡＮＤ当たり
２本の選択ゲートを、ドレイン側部、ソース側部にそれ
ぞれ１本ずつ有し、さらにソース線として用いられる第
２導電型としてのソース拡散層はソース側選択セルの選
択ゲートから水平方向にずれた場所に位置していたが、
このソース側選択セルとソース拡散層の領域はセル面積
を著しく増加させてしまい、より微細なセル面積を持
ち、かつ低コストを実現することを目的とするメモリセ
ルの構成において、極めて大きな障害となっていた。
【０００７】
【発明が解決しようとする課題】以上のように、１ＮＡ
ＮＤ当たり１個のソース側選択セルと、ソース側選択セ
ルの選択ゲートから水平方向にずれた場所に位置された
第２導電型としてのソース拡散層とを有するＮＡＮＤ型
セルの構造には、セル面積を著しく増加させてしまうと
いう問題点があったが、本発明は、この問題を解決し
た、微細かつ低コストのＥＥＰＲＯＭメモリセルの構造
を提供することを目的とする。
ＮＤ当たり１個のソース側選択セルと、ソース側選択セ
ルの選択ゲートから水平方向にずれた場所に位置された
第２導電型としてのソース拡散層とを有するＮＡＮＤ型
セルの構造には、セル面積を著しく増加させてしまうと
いう問題点があったが、本発明は、この問題を解決し
た、微細かつ低コストのＥＥＰＲＯＭメモリセルの構造
を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明の半導体記憶装置
は、第１導電型の半導体基板上に、第２導電型ウェルが
形成され、前記第２導電型ウェル内に、電荷蓄積層と制
御ゲートが積層されたＦＥＴＭＯＳ構造のメモリセル
が、そのメモリセルのソース拡散層に選択トランジスタ
のドレインを共有させる形で直接接続させ、その選択ト
ランジスタのソース拡散層を選択トランジスタのゲート
直下に位置せしめ、ソース拡散層と選択ゲートとを電気
的に導通させることにより、ソースへの電位転送線を前
記選択ゲートと兼用して構成したことを特徴とする。
は、第１導電型の半導体基板上に、第２導電型ウェルが
形成され、前記第２導電型ウェル内に、電荷蓄積層と制
御ゲートが積層されたＦＥＴＭＯＳ構造のメモリセル
が、そのメモリセルのソース拡散層に選択トランジスタ
のドレインを共有させる形で直接接続させ、その選択ト
ランジスタのソース拡散層を選択トランジスタのゲート
直下に位置せしめ、ソース拡散層と選択ゲートとを電気
的に導通させることにより、ソースへの電位転送線を前
記選択ゲートと兼用して構成したことを特徴とする。
【０００９】
【作用】本発明によれば、ソース側選択ゲートを１／２
本とし、同時に第２導電型としてのソース拡散層を前記
ソース側選択ゲートの直下に位置させているから、セル
の列方向のセル長を著しく短縮することができ、従って
セル面積の著しい縮小化を実現できる。
本とし、同時に第２導電型としてのソース拡散層を前記
ソース側選択ゲートの直下に位置させているから、セル
の列方向のセル長を著しく短縮することができ、従って
セル面積の著しい縮小化を実現できる。
【００１０】さらに、ソースへの電位転送線を前記ソー
ス側選択ゲートと兼用させることによって、セル部配線
の簡略化を可能とし、高歩留まり、高信頼性かつ低コス
トの不揮発性半導体記憶装置（ＥＥＰＲＯＭ）を実現で
きる。
ス側選択ゲートと兼用させることによって、セル部配線
の簡略化を可能とし、高歩留まり、高信頼性かつ低コス
トの不揮発性半導体記憶装置（ＥＥＰＲＯＭ）を実現で
きる。
【００１１】
【実施例】以下、本発明の実施例を説明する。
【００１２】図１は、本発明の一実施例のＮＡＮＤセル
型ＥＥＰＲＯＭのメモリセルアレイの平面図である。図
２（ａ）（ｂ）は、それぞれ図１のＡ―Ａ′，Ｂ―Ｂ′
の断面図である。
型ＥＥＰＲＯＭのメモリセルアレイの平面図である。図
２（ａ）（ｂ）は、それぞれ図１のＡ―Ａ′，Ｂ―Ｂ′
の断面図である。
【００１３】ｎ型シリコン基板１にｐ型ウェル２が形成
され、このｐ型ウェル２内に複数のＮＡＮＤセルからな
るメモリセルアレイが形成されている。一つのＮＡＮＤ
セルに着目して説明するとこの実施例では、８個のメモ
リセルＭ11〜Ｍ18が直列接続されて一つのＮＡＮＤセル
を構成している。メモリセルはそれぞれ、ｐ型ウェル２
上にゲート絶縁膜を介して積層形成された浮遊ゲート３
（３1 ，３2 ，…，３8 ）と制御ゲート４（４1 ，
４2 ，…，４8 ）により構成されて、それらのソース、
ドレインであるｎ型拡散層５は隣接するもの同士共用す
る形で、メモリセルが直列接続されている。ＮＡＮＤセ
ルのドレイン側、ソース側にはそれぞれ、選択ゲート６
1 ，６2 が設けられている。ＮＡＮＤセルのドレイン側
拡散層５には、ＣＶＤ酸化膜７上に配設されたビット線
８がコンタクトしている。行方向に並ぶＮＡＮＤセルの
制御ゲート４は共通に制御ゲート線ＣＧ11，ＣＧ12，
…，ＣＧ18して配設されている。制御ゲート線ＣＧ11，
ＣＧ12，…，ＣＧ18はそれぞれワード線ＷＬ11，Ｗ
Ｌ12，…，ＷＬ18となる。選択ゲート６1 ，６2 もそれ
ぞれ行方向に連続的に選択ゲート制御線ＳＧ11，ＳＧ12
として配設されている。一方、列方向には、二つのＮＡ
ＮＤセルがビット線コンタクト部で折り返す形で配設さ
れていて、列方向に走るビット線８に共通接続されてい
る。そしてＮＡＮＤセルのビット線コンタクト部から最
も遠いソース拡散層５は、ワード線方向に共通ソース線
として配設されているのではなく、Ｐウェル基盤上に島
状に形成されたｎ型拡散層として配設されている。なお
この実施例の場合、前記ｎ型拡散層と通常コンタクトを
介して接続されるソース線が不要となり、前記ｎ型拡散
層の真上に位置する選択ゲートが同時にソース線として
の機能をも兼用するようになっている。
され、このｐ型ウェル２内に複数のＮＡＮＤセルからな
るメモリセルアレイが形成されている。一つのＮＡＮＤ
セルに着目して説明するとこの実施例では、８個のメモ
リセルＭ11〜Ｍ18が直列接続されて一つのＮＡＮＤセル
を構成している。メモリセルはそれぞれ、ｐ型ウェル２
上にゲート絶縁膜を介して積層形成された浮遊ゲート３
（３1 ，３2 ，…，３8 ）と制御ゲート４（４1 ，
４2 ，…，４8 ）により構成されて、それらのソース、
ドレインであるｎ型拡散層５は隣接するもの同士共用す
る形で、メモリセルが直列接続されている。ＮＡＮＤセ
ルのドレイン側、ソース側にはそれぞれ、選択ゲート６
1 ，６2 が設けられている。ＮＡＮＤセルのドレイン側
拡散層５には、ＣＶＤ酸化膜７上に配設されたビット線
８がコンタクトしている。行方向に並ぶＮＡＮＤセルの
制御ゲート４は共通に制御ゲート線ＣＧ11，ＣＧ12，
…，ＣＧ18して配設されている。制御ゲート線ＣＧ11，
ＣＧ12，…，ＣＧ18はそれぞれワード線ＷＬ11，Ｗ
Ｌ12，…，ＷＬ18となる。選択ゲート６1 ，６2 もそれ
ぞれ行方向に連続的に選択ゲート制御線ＳＧ11，ＳＧ12
として配設されている。一方、列方向には、二つのＮＡ
ＮＤセルがビット線コンタクト部で折り返す形で配設さ
れていて、列方向に走るビット線８に共通接続されてい
る。そしてＮＡＮＤセルのビット線コンタクト部から最
も遠いソース拡散層５は、ワード線方向に共通ソース線
として配設されているのではなく、Ｐウェル基盤上に島
状に形成されたｎ型拡散層として配設されている。なお
この実施例の場合、前記ｎ型拡散層と通常コンタクトを
介して接続されるソース線が不要となり、前記ｎ型拡散
層の真上に位置する選択ゲートが同時にソース線として
の機能をも兼用するようになっている。
【００１４】この様に構成されたＥＥＰＲＯＭの書き込
み、消去および読出しの動作について次に説明する。書
き込みおよび消去動作は従来と同様である。読出し動作
は、図１の選択ゲート（ＳＧs ）に例えばＶcc電位（＝
５Ｖ）を与えると、前記選択ゲート直下のＰウェル表面
が反転しチャネルが形成され、その結果二つのＮＡＮＤ
間の折り返しソース部が導通状態となり、同時に前記ソ
ース部のｎ型拡散層に電位Ｖccが転送される。この状態
下において読出したい側のＮＡＮＤセルのビット線に例
えばＶccより小さい電位Ｖss（＝０Ｖ）を与え、かつ読
出したい側のＮＡＮＤセルのビット線側選択ゲート（Ｓ
ＧD ）のみをＶcc電位に立ち上げ前記ビット線側選択セ
ルをＯＮ状態とすることにより、読出しモードを実現す
ることができる。
み、消去および読出しの動作について次に説明する。書
き込みおよび消去動作は従来と同様である。読出し動作
は、図１の選択ゲート（ＳＧs ）に例えばＶcc電位（＝
５Ｖ）を与えると、前記選択ゲート直下のＰウェル表面
が反転しチャネルが形成され、その結果二つのＮＡＮＤ
間の折り返しソース部が導通状態となり、同時に前記ソ
ース部のｎ型拡散層に電位Ｖccが転送される。この状態
下において読出したい側のＮＡＮＤセルのビット線に例
えばＶccより小さい電位Ｖss（＝０Ｖ）を与え、かつ読
出したい側のＮＡＮＤセルのビット線側選択ゲート（Ｓ
ＧD ）のみをＶcc電位に立ち上げ前記ビット線側選択セ
ルをＯＮ状態とすることにより、読出しモードを実現す
ることができる。
【００１５】以上の実施例において、前記折り返しソー
ス部でＰウェル基盤上に島状に形成されたｎ型拡散層
と、その真上に位置する選択ゲートとの間のコンタクト
形成プロセスの方法は、いくつかのケースが可能であっ
て、（１）浮遊ゲート下の酸化膜形成後、前記酸化膜に
コンタクトホールを開口してから、浮遊ゲート形成のた
めのポリシリコンをデポジションする方法、（２）浮遊
ゲート下の酸化膜を形成し、さらに浮遊ゲート形成のた
めのポリシリコンをデポジションした後、前記ポリシリ
コンと酸化膜とをエッチングしてコンタクトホールを開
口する方法、（３）浮遊ゲート下の酸化膜を形成し、浮
遊ゲート形成のためのポリシリコンをデポジションし、
さらに浮遊ゲート上の酸化膜を形成した後、前記浮遊ゲ
ート上の酸化膜と、ポリシリコンと、浮遊ゲート下の酸
化膜とをエッチングすることによってコンタクトホール
を開口する方法、（４）浮遊ゲート下の酸化膜を形成
し、浮遊ゲート形成のためのポリシリコンをデポジショ
ンし、浮遊ゲート上の酸化膜を形成し、さらに制御ゲー
ト形成のためのポリシリコンをデポジションした後、制
御ゲート用ポリシリコンと、浮遊ゲート上の酸化膜と、
浮遊ゲート用ポリシリコンと、浮遊ゲート下の酸化膜と
をエッチングすることによってコンタクトホールを開口
する方法等がある。
ス部でＰウェル基盤上に島状に形成されたｎ型拡散層
と、その真上に位置する選択ゲートとの間のコンタクト
形成プロセスの方法は、いくつかのケースが可能であっ
て、（１）浮遊ゲート下の酸化膜形成後、前記酸化膜に
コンタクトホールを開口してから、浮遊ゲート形成のた
めのポリシリコンをデポジションする方法、（２）浮遊
ゲート下の酸化膜を形成し、さらに浮遊ゲート形成のた
めのポリシリコンをデポジションした後、前記ポリシリ
コンと酸化膜とをエッチングしてコンタクトホールを開
口する方法、（３）浮遊ゲート下の酸化膜を形成し、浮
遊ゲート形成のためのポリシリコンをデポジションし、
さらに浮遊ゲート上の酸化膜を形成した後、前記浮遊ゲ
ート上の酸化膜と、ポリシリコンと、浮遊ゲート下の酸
化膜とをエッチングすることによってコンタクトホール
を開口する方法、（４）浮遊ゲート下の酸化膜を形成
し、浮遊ゲート形成のためのポリシリコンをデポジショ
ンし、浮遊ゲート上の酸化膜を形成し、さらに制御ゲー
ト形成のためのポリシリコンをデポジションした後、制
御ゲート用ポリシリコンと、浮遊ゲート上の酸化膜と、
浮遊ゲート用ポリシリコンと、浮遊ゲート下の酸化膜と
をエッチングすることによってコンタクトホールを開口
する方法等がある。
【００１６】以上述べたように本発明によれば、列方向
のセル長を著しく短縮することができ、さらに、セル部
配線の簡略化を可能とし、高歩留まり、高信頼性かつ低
コストの不揮発性半導体装置（ＥＥＰＲＯＭ）を提供す
ることができる。
のセル長を著しく短縮することができ、さらに、セル部
配線の簡略化を可能とし、高歩留まり、高信頼性かつ低
コストの不揮発性半導体装置（ＥＥＰＲＯＭ）を提供す
ることができる。
【図１】 本発明の一実施例のＮＡＮＤセル型ＥＥＰＲ
ＯＭのメモリセルアレイの平面図。
ＯＭのメモリセルアレイの平面図。
【図２】 図１のＡ′―Ａ′およびＢ′―Ｂ′の断面
図。
図。
１……ｎ型シリコン基盤 ２……ｐ型ウェル ３……浮
遊ゲート ４……制御ゲート ５……ソース／ドレイン
拡散層 ６……選択ゲート、 ７……ＣＶＤ酸化膜 ８
……ビット線
遊ゲート ４……制御ゲート ５……ソース／ドレイン
拡散層 ６……選択ゲート、 ７……ＣＶＤ酸化膜 ８
……ビット線
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (3)
- 【請求項１】第１導電型の半導体基板上に、第２導電型
ウェルが形成され、前記第２導電型ウェル内に、電荷蓄
積層と制御ゲートが積層されたＦＥＴＭＯＳ構造のメモ
リセルが、そのメモリセルのソース拡散層に選択トラン
ジスタのドレインを共有させる形で直接接続させ、その
選択トランジスタのソース拡散層を選択トランジスタの
ゲート直下に位置せしめ、ソース拡散層と選択ゲートと
を電気的に導通させることにより、ソースへの電位転送
線を前記選択ゲートと兼用して構成したことを特徴とす
る不揮発性半導体記憶装置。 - 【請求項２】メモリセルのデータの読み出しは、ソース
側拡散層電位をドレイン側ビット線電位よりも高くする
ことによって行なうことを特徴とする請求項１記載の不
揮発性半導体記憶装置。 - 【請求項３】前記メモリセルＮＡＮＤセルを構成するこ
とを特徴とする請求項１記載の不揮発性半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08880692A JP3162472B2 (ja) | 1992-04-09 | 1992-04-09 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08880692A JP3162472B2 (ja) | 1992-04-09 | 1992-04-09 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05291539A JPH05291539A (ja) | 1993-11-05 |
| JP3162472B2 true JP3162472B2 (ja) | 2001-04-25 |
Family
ID=13953132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08880692A Expired - Fee Related JP3162472B2 (ja) | 1992-04-09 | 1992-04-09 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3162472B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100706789B1 (ko) | 2005-11-17 | 2007-04-12 | 삼성전자주식회사 | 비휘발성 메모리 소자 |
| KR101263823B1 (ko) | 2007-04-19 | 2013-05-13 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 동작 방법 |
-
1992
- 1992-04-09 JP JP08880692A patent/JP3162472B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05291539A (ja) | 1993-11-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |