JPH06125094A

JPH06125094A - 不揮発性記憶素子およびこの素子の製造方法ならびにこの素子を利用した不揮発性記憶装置およびその駆動方法

Info

Publication number: JPH06125094A
Application number: JP27208492A
Authority: JP
Inventors: Takanori Ozawa; 孝典小澤
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 1992-10-09
Filing date: 1992-10-09
Publication date: 1994-05-06

Abstract

(57)【要約】（修正有）【目的】情報の書き込み時における書込ディスターブ
を防止できるメモリトランジスタの提供を目的とする。【構成】メモリトランジスタのＯＮＯ膜３４及びゲー
ト電極３５と、ソース領域３１との間の予め定める領域
にオフセット領域を形成すべく、ＯＮＯ膜３４及びゲー
ト電極３５をソース領域３１と所定の間隔Ｄをあけて配
置した。なお、レジストを塗布したゲート電極３５上で
斜めに不純物を注入拡散してソース領域３１及びドレン
領域３２を形成して製造する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、不揮発性記憶素子およ
びこの製造方法ならびにその不揮発性記憶素子を利用し
た不揮発性記憶装置およびこの記憶装置の駆動方法に関
するものである。

【０００２】

【従来の技術】従来から、電荷を蓄積することで情報を
半永久的に記憶する不揮発性記憶素子（以下、「不揮発
性メモリセル」という。）を複数個接続して、所望の不
揮発性メモリセルに情報の書き込み、消去が自由に行な
える不揮発性記憶装置（以下、「不揮発性メモリ」とい
う。）が知られている。このような不揮発性メモリの一
例を図１２に示す。

【０００３】上記不揮発性メモリは、電荷を蓄積するゲ
ート絶縁膜を有するメモリトランジスタ１Ａ，１Ｂ，１
Ｃ，１Ｄと、メモリセル選択用のセレクトトランジスタ
２Ａ，２Ｂ，２Ｃ，２Ｄとをメモリセル３Ａ，３Ｂ，３
Ｃ，３Ｄとした、いわゆる２トランジスタ／１セル構造
を有しており、これらメモリセル３Ａ，３Ｂ，３Ｃ，３
Ｄは単一の半導体基板上でマトリクス状に配列形成して
構成されている。

【０００４】ところで、近年、半導体産業の発展に伴
い、不揮発性メモリの高集積化が要求されている。この
要求に応えるためには、メモリセル回路の集積度を向上
させることが考えられるが、上記不揮発性メモリは、２
トランジスタ／１セル構造を有しているため、高集積化
に対応することに限界があった。そこで、不揮発性メモ
リの高集積化に対応するために、図１３に示すようにメ
モリトランジスタのみを不揮発性メモリセルとした、１
トランジスタ／１セル構造を有する不揮発性メモリが提
案された。

【０００５】上記不揮発性メモリは、メモリトランジス
タ１Ａ，１Ｂ，１Ｃ，１Ｄをメモリセル３Ａ，３Ｂ，３
Ｃ，３Ｄとした１トランジスタ／１セル構造を有してお
り、これらメモリセル３Ａ，３Ｂ，３Ｃ，３Ｄが、単一
の半導体基板上でマトリクス状に配列形成して構成され
ている。なお、以下の説明において、これらメモリトラ
ンジスタ１Ａ，１Ｂ，１Ｃ，１Ｄを総称するときは「メ
モリトランジスタ１」という。

【０００６】しかしながら、この不揮発性メモリは、１
トランジスタ／１セル構造を有しているものの、情報を
読み出すために読出電圧が印加されるソースラインＳＬ
１，ＳＬ２を独立させて、各メモリトランジスタ１のソ
ースに読出電圧を印加することで情報の読み出しを行な
っているので、ソースライン毎に読出電圧を印加する手
段が必要となって回路構成が複雑になるばかりか、さら
なる高集積化に貢献できなかった。

【０００７】上記に対処するために、図１４に示すよう
に、ソースラインを共通接続した１トランジスタ／１セ
ル構造の不揮発性メモリが提案された。この不揮発性メ
モリでは、ソースラインＳＬを共通接続したことによ
り、情報を読み出すための読出電圧を印加する手段をソ
ースライン毎に設ける必要が解消されたため、回路構成
が簡素化され、さらなる高集積化が可能となった。な
お、その他の構成は図１３で示した不揮発性メモリと同
じである。

【０００８】上記不揮発性メモリにおける情報の書込動
作について、図１４を参照して説明する。たとえば、図
１４において、メモリトランジスタ１Ａに情報の書き込
みを行うとすると、ソースラインＳＬおよび基板ライン
ＳＵＢに接地電位をしておき、メモリトランジスタ１Ａ
が接続されているワードラインＷＬ１に高電圧１０Ｖを
印加し、メモリトランジスタ１Ａを選択するために、ビ
ットラインＢＬ１に書込電圧６Ｖを印加する。一方、非
選択のメモリトランジスタが接続されているワードライ
ンＷＬ２は接地電位としておき、ビットラインＢＬ２に
は、書込禁止電圧０Ｖを印加する。

【０００９】そうすると、メモリトランジスタ１Ａのゲ
ート絶縁膜に電荷が蓄積され、情報の書き込みが行われ
る。上記メモリトランジスタの動作原理について、図１
５を参照しつつ説明する。図１５は、メモリトランジス
タの原理的構成を示す概念図である。このメモリトラン
ジスタは、ＭＯＮＯＳＦＥＴ（Metal Oxide Nitride Ox
ideSilicon Field Effect Transistor ）であって、チ
ャネル領域４を挟んで、Ｎ⁺型ソース領域５およびＮ⁺
型ドレイン領域６が形成されたＰ型シリコン基板７と、
このＰ型シリコン基板７上において、チャネル領域４上
に形成されたゲート絶縁膜８（以下、「ＯＮＯ膜８」と
いう。）と、このＯＮＯ膜８を介してチャネル領域４上
に設けられたゲート電極９とを備えている。ＯＮＯ膜８
は、電荷を蓄積する窒化膜１０を、トンネル酸化膜１１
およびブロック酸化膜１２で挟持した、いわゆるサンド
イッチ構造を有している。

【００１０】そして、書き込み時においては、ソース領
域５およびシリコン基板７に接地電位０Ｖを印加してお
き、ゲート電極９に高電圧１０Ｖを印加し、ドレイン領
域６に書込電圧６Ｖを印加すると、ソース−ドレイン間
に飽和チャネル電流が流れる。すると、ドレイン領域６
近傍のピンチオフ領域で、高電界により加速された電子
がイオン化を起こし、高エネルギーをもつ電子、いわゆ
るホットエレクトロンが発生する。このホットエレクト
ロンが、トンネル酸化膜１１をＦＮトンネルして窒化膜
１０に注入、蓄積される。

【００１１】

【発明が解決しようとする課題】しかしながら、上記不
揮発性メモリにおいては、書き込み時に、非選択のメモ
リトランジスタにいわゆる書込ディスターブが起こると
いう欠点があった。たとえば、図１３においてメモリト
ランジスタ１Ａを選択した場合、メモリトランジスタ１
ＡとビットラインＢＬ１を共有しているメモリトランジ
スタ１Ｃにおいては、図１６（ａ），（ｂ）のように、
このメモリトランジスタ１Ｃのゲート電極９に接地電位
０Ｖが、ドレイン領域６に書込電圧６Ｖがそれぞれ印加
されることになり、いわゆるドレインディスターブが発
生する。

【００１２】すなわち、図１６（ａ）のように、メモリ
トランジスタ１ＣのＯＮＯ膜８にエレクトロンが蓄積さ
れている場合には、ゲート−ドレイン間には、選択され
たメモリトランジスタ１Ａとの逆方向の電位差が生じる
ことによって、エレクトロンがドレイン領域６側に引き
抜かれて情報が破壊されてしまう。一方、図１６（ｂ）
のように、メモリトランジスタ１ＣのＯＮＯ膜８にエレ
クトロンが蓄積されていない場合には、ソース−ドレイ
ン間の電位差によって、ドレイン領域６の近傍付近のピ
ンチオフ領域で発生した、わずかなホットエレクトロン
がＯＮＯ膜８に注入され、いわゆるソフトライトが生じ
る。

【００１３】また、メモリトランジスタ１Ａとワードラ
インＷＬ１を共有しているメモリトランジスタ１Ｂで
は、図１７のように、このメモリトランジスタ１Ｂのゲ
ート電極９に高電圧１０Ｖが印加されているため、ドレ
イン領域６に溜められている電子がゲート電極９側に引
き抜かれて、ＯＮＯ膜８に注入される、いわゆるゲート
ディスターブが発生する。

【００１４】本発明は、上記に鑑み、高集積化を図りつ
つ、書込ディスターブを防止できる不揮発性記憶素子お
よびこの製造方法ならびにその不揮発性記憶素子を利用
した不揮発性記憶装置およびこの装置の駆動方法の提供
である。

【００１５】

【課題を解決するための手段および作用】上記の目的を
達成するための本発明の不揮発性記憶素子は、電荷を蓄
積することで情報の記憶を行なう不揮発性記憶素子にお
いて、チャネル領域ならびに、そのチャネル領域を挟ん
でソース領域およびドレイン領域が形成された半導体基
板と、上記半導体基板上の、ソース領域と隣接する予め
定める領域を除くチャネル領域上に形成された電荷を蓄
積するための電荷蓄積膜と、上記予め定める領域を除く
チャネル領域上に、電荷蓄積膜を介して設けられたゲー
ト電極とを含むものである。

【００１６】そして、上記不揮発性記憶素子を利用した
不揮発性記憶装置は、上記不揮発性記憶素子が、半導体
基板上にマトリクス状に配列形成され、上記マトリクス
状に配列された不揮発性記憶素子の行方向に並んだ素子
のゲート電極は、それぞれワードラインで接続され、列
方向に並んだ素子のドレイン領域は、それぞれビットラ
インで接続され、全素子のソース領域は、共通のソース
ラインで接続され、上記半導体基板には、共通の基板ラ
インが設けられているものである。

【００１７】この不揮発性記憶装置は、１トランジスタ
／１セル構造を有しているので、高集積化に貢献する。
上記不揮発性記憶装置の駆動方法は、情報の書き込み時
に、ソースラインおよび基板ラインを接地電位としてお
き、書き込みを行なう不揮発性記憶素子が接続されてい
るワードラインに対して高電圧を印加し、書き込みを行
なう不揮発性記憶素子を選択するため、当該不揮発性記
憶素子が接続されているビットラインに対して書込電圧
を印加し、他のワードラインを接地電位とし、他のビッ
トラインに対して書込禁止電圧を印加し、情報の消去時
に、各不揮発性記憶素子に記憶されている情報を一括消
去するため、ビットラインおよびソースラインを開放状
態としておき、基板ラインに対して高電圧を印加し、ワ
ードラインを接地電位とし、情報の読み出し時に、ビッ
トラインおよび基板ラインを接地電位としておき、読み
出しを行なう不揮発性記憶素子が接続されているワード
ラインに対してセンス電圧を印加し、ソースラインに対
して読出電圧を印加し、他のワードラインを接地電圧と
するものである。

【００１８】上記情報の書き込み時では、選択された不
揮発性記憶素子のソース領域およびゲート電極の間は、
常にオフセット領域となる。一方、上記不揮発性記憶素
子のゲート電極は高電圧が印加され、半導体基板は接地
電位とされているので、ゲート−基板間に電位差が生じ
る。このため、ゲート−基板間にはＦＮトンネル電流が
流れるとともに、オフセット領域を除くチャネル領域に
発生する電荷が、このＦＮトンネル電流によって電荷蓄
積膜に注入され、情報が書き込まれる。

【００１９】また、非選択の不揮発性記憶素子におい
て、選択された不揮発性記憶素子とビットラインを共有
する不揮発性記憶素子では、ゲート−基板間に電位差が
生じない。このため、ゲート−基板間にＦＮトンネル電
流および電荷が発生しないので、情報は書き込まれな
い。つまり、非選択の不揮発性記憶素子では、いわゆる
ドレインディスターブは発生しない。

【００２０】また、選択された不揮発性記憶素子とワー
ドラインを共有する不揮発性記憶素子では、ゲート−基
板間に電位差は生じるものの、ドレイン領域のＰＮ接合
部の空乏層がオフセット領域の境界まで拡がり、この空
乏層がＦＮトンネル電流を遮断する。このため、電荷蓄
積膜に対するＦＮトンネル電流による電荷の注入は行な
われず、いわゆるゲートディスターブは発生しない。

【００２１】この書き込み時においては、オフセット領
域を除くチャネル領域全体にチャネルが形成される。上
記情報の消去時では、不揮発性記憶素子に書き込み時の
逆バイアスがかかり、電荷蓄積膜に蓄積されている電荷
が半導体基板に逃げることにより、不揮発性記憶素子に
記憶されている情報の一括消去が行なわれる。

【００２２】上記情報の読み出し時では、不揮発性記憶
素子のソース領域の空乏層がオフセット領域の境界まで
拡がるので、電荷蓄積膜に電荷が蓄積されている場合、
すなわち情報が書き込まれている場合は、空乏層が書き
込み時に形成されたチャネルと繋がって、ソース領域と
ドレイン領域との間にチャネルが形成され、不揮発性記
憶素子は導通する。一方、情報が書き込まれていない場
合は、ソース領域とドレイン領域との間にチャネルが形
成されないので、不揮発性記憶素子は導通しない。この
状態をセンシングすれば、ワードライン毎に一括読出が
行なわれる。

【００２３】なお、上記駆動方法の消去時において、ビ
ットライン，ソースラインを開放状態にしておき、基板
ラインに対して高電圧を印加し、選択された不揮発性記
憶素子に接続されているワードラインを接地電位とし、
他のワードラインに対して高電圧を印加してもよい。こ
の場合、接地電位とされるワードラインに接続されてい
る不揮発性記憶素子にのみ、書込時の逆バイアスがかか
るため、情報がワードライン毎に分割消去される。

【００２４】上記不揮発性記憶素子の製造方法は、半導
体基板上に、電荷蓄積膜およびゲート電極を順次形成し
た後、ゲート電極上にレジストを塗布し、レジストをマ
スクとして、ドレイン領域となる側からソース領域とな
る側に向かって斜め上方向から不純物を注入拡散させ
て、チャネル領域を挟んでソース領域およびドレイン領
域を形成する工程を含むものである。

【００２５】このため、不純物の注入角あるいはレジス
トの厚みを変えるだけで、ゲート電極とソース領域との
間、すなわちオフセット領域の長さを容易かつ高精度に
形成できる。

【００２６】

【実施例】以下、本発明の一実施例を図１ないし図１１
を参照して詳細に説明する。本実施例の不揮発性記憶装
置（以下、「不揮発性メモリ」という。）は、図１，２
に示すメモリトランジスタを図４のように配置して回路
構成したものである。

【００２７】図１は、本実施例のメモリトランジスタの
原理的構成を示す概略図であり、この図を参照して、メ
モリトランジスタの原理的構成を説明する。本実施例の
メモリトランジスタは、ＭＯＮＯＳＦＥＴ（Metal Oxid
e NitrideOxide Semiconductor Field Effect Transist
or ）であって、チャネル領域３０ならびに、チャネル
領域３０を挟んでＮ⁺型ソース領域３１およびＮ⁺型ド
レイン領域３２が形成されたＰ型シリコン基板３３と、
シリコン基板３３上のソース領域３１の端部から所定の
間隔Ｄ（たとえば０．１〜０．５μｍ）をあけたソース
領域３１と隣接する予め定める領域を除くチャネル領域
３０上に形成されたゲート絶縁膜３４と、前記予め定め
る領域を除くチャネル領域３０上にゲート絶縁膜３４を
介して設けられたゲート電極３５とを備えており、ゲー
ト絶縁膜３４に電荷を蓄積することにより情報の記憶を
行なう。

【００２８】ゲート絶縁膜３４は、電荷を蓄積するＳｉ
₃Ｎ₄からなる窒化膜３４Ａを、ＳｉＯ₂からなるトン
ネル酸化膜３４Ｂおよびブロック酸化膜３４Ｃで挟持し
た、いわゆるサンドイッチ構造を有している。なお、以
下の説明において、ゲート絶縁膜３４は「ＯＮＯ（Oxid
e Nitride Oxide ）膜３４」という。さらに、図２の断
面図を参照して、メモリトランジスタの構成について、
詳細に説明する。

【００２９】ゲート電極３５は、ポリシリコンからな
り、その周囲は層間絶縁膜３６で覆われている。そし
て、層間絶縁膜３６上に、コンタクトホール３７を通じ
てドレイン領域３２と接続するよう、後述するビットラ
インとなるアルミニウム配線３８が積層されており、ア
ルミニウム配線３８上には、パッシベーション膜３９が
積層されている。なお、図２中４０は、素子分離のため
のフィールド酸化膜である。

【００３０】図３は、上記メモリトランジスタの製造方
法を工程順に示す断面図であり、図４は図３（ｅ）の工
程を拡大して示す図である。まず、図３（ａ）のよう
に、Ｐ型シリコン基板３３上にＬＯＣＯＳ（Local Oxid
ation Of Silicon）法により、フィールド酸化膜４０を
形成する。次いで、図３（ｂ）のように、シリコン基板
３３およびフィールド酸化膜４０上にＯＮＯ膜３４を形
成する。すなわち、反応ガスとしてＯ₂，Ｎ₂を使用し
てドライ酸化により、たとえば膜厚２０〜３０Å程度の
ＳｉＯ₂からなるトンネル酸化膜３４Ｂを形成し、トン
ネル酸化膜３４Ｂ上に、ＬＰＣＶＤ（Low PressureChem
ical Vapor Deposition）法により、膜厚８０Å程度の
Ｓｉ₃Ｎ₄からなる窒化膜３４Ａを堆積し、さらに窒化
膜３４Ａ上に、水蒸気酸化により、たとえば膜厚３５Å
程度のＳｉＯ₂からなるブロック酸化膜３４Ｃを形成す
る。ドライ酸化条件は、反応ガスの割合をＯ₂：Ｎ₂＝
１：１０、酸化温度を９００℃とすればよく、気相成長
条件は、成長温度を８５０℃とすればよく、水蒸気酸化
条件は、酸化温度を９００℃とすればよい。

【００３１】そして、図３（ｃ）のように、たとえばＬ
ＰＣＶＤ法により、ＯＮＯ膜３４上にポリシリコン膜４
１を積層した後、導電性を付与するため、ポリシリコン
膜４１に対してリンをドープする。そして、メモリトラ
ンジスタの動作領域となる箇所にレジスト４２を塗布す
る。そして、図３（ｄ）のように、ＲＩＥ（Reactive I
on Ecthing）により、動作領域となる部分を残しなが
ら、ポリシリコン膜４１およびＯＮＯ膜３４の一部を除
去して、ゲート電極３５を形成する。

【００３２】その後、図３（ｅ）のように、レジスト４
２の右斜め上方向からレジスト４２，ゲート電極３５お
よびＯＮＯ膜３４をマスクとして、たとえばインプラ
（Implant ）により、リンイオンをドープして拡散す
る。この際の不純物の注入角θは、たとえばシリコン基
板３３の表面からレジスト４２までの厚さｄを１μｍ程
度とした場合、シリコン基板３３の鉛直線に対して１０
°程度とする（図４参照）。

【００３３】そうすると、図３（ｆ）のように、シリコ
ン基板３３の表層部に、チャネル領域３０を挟んでＮ⁺
型ソース領域３１およびＮ⁺ドレイン領域３２が形成さ
れる。この工程において、ゲート電極３５とソース領域
３１との間隔は０．１〜０．５μｍ程度が望ましい。つ
ぎに、図３（ｇ）のように、レジスト４２を除去した
後、ゲート電極３５およびＯＮＯ膜３４の周囲にＳｉＯ
₂からなる層間絶縁膜３６を積層し、ドレイン領域３２
上にコンタクトホール３７を形成する。そして、このコ
ンタクトホール３７を通じてドレイン領域３２と接続す
るようにアルミニウム配線３８が層間絶縁膜３６上に積
層し、さらにアルミニウム配線３８上にパッシベーショ
ン膜３９を積層する。

【００３４】このように、図３（ｅ），（ｆ）の工程に
おいて、ゲート電極３５上にレジスト４２を塗布し、レ
ジスト４２，ゲート電極３５およびＯＮＯ膜３４をマス
クとして、ドレイン領域３２となる側からソース領域３
１となる側に向かって、斜め上方向からインプラして不
純物を注入拡散させて、チャネル領域３０を挟んでソー
ス領域３１およびドレイン領域３２を形成しているの
で、不純物の注入角θあるいはレジスト４２の厚みを変
えるだけで、ＯＮＯ膜３４およびゲート電極３５と、ソ
ース領域３１との間隔Ｄを制御でき、後述するオフセッ
ト領域となる長さを０．２〜０．３μｍ程度に容易かつ
高精度に形成できる。

【００３５】また、斜めインプラすることで、図４のよ
うに、ソース領域３１は、見掛け上、不純物濃度が濃い
Ｎ⁺層３１Ａと不純物濃度が薄いＮ^-層３１Ｂとを有す
る、いわゆる２重拡散構造を有するようになり、ソース
領域３１に読出電圧を印加したときのソース領域３１の
空乏層の拡がりが大きくなる。そのため、後述する情報
の読み出しの際において、低い読出電圧で空乏層がドレ
イン領域側のオフセット領域の境界まで延びるようにな
る。

【００３６】上記メモリトランジスタを用いた不揮発性
メモリの電気的構成を図５を参照して説明する。図５
は、上記不揮発性メモリの等価回路図である。この不揮
発性メモリは、図５のように、上記メモリトランジスタ
５０Ｉ，５０Ｊ，５０Ｋおよび５０Ｌを不揮発性記憶素
子（以下、「不揮発性メモリセル」という。）６０Ｉ，
６０Ｊ，６０Ｋおよび６０Ｌとした１トランジスタ／１
セル構造を有しており、これら不揮発性メモリセル６０
Ｉ，６０Ｊ，６０Ｋ，６０Ｌが、単一のシリコン基板上
でマトリクス状に配列形成されている。なお、以下の説
明において、これらメモリトランジスタ５０Ｉ，５０
Ｊ，５０Ｋ，５０Ｌを総称するときは「メモリトランジ
スタ５０」という。

【００３７】そして、メモリトランジスタ５０Ｉ，５０
Ｊおよび５０Ｋ，５０ＬのゲートにはワードラインＷＬ
１およびＷＬ２がそれぞれ接続されている。また、メモ
リトランジスタ５０Ｉ，５０Ｋおよび５０Ｊ，５０Ｌの
ドレインにはビットラインＢＬ１およびＢＬ２がそれぞ
れ接続されており、ソースにはソースラインＳＬがそれ
ぞれ共通に接続されている。さらに、メモリトランジス
タ５０の基板には、共通の基板ラインＳＵＢが設けられ
ている。

【００３８】上記不揮発性メモリにおける情報の書き込
み、消去、読み出しの動作について、表１および図６な
いし図８を参照して説明する。なお、表１および図６な
いし図８は、メモリトランジスタ５０Ｉを選択した場合
を想定している。

【００３９】

【表１】

【００４０】＜書き込み(WRITE) ＞図６は書き込み時の
不揮発性メモリの等価回路図である。たとえば、図６に
おけるメモリトランジスタ５０Ｉに対して情報の書き込
みを行うとする。まず、ソースラインＳＬおよび基板ラ
インＳＵＢに対してそれぞれ０Ｖを印加して接地電位と
するとともに、書き込みを行うメモリトランジスタ５０
Ｉが接続されているワードラインＷＬ１に対して高電圧
１０Ｖを印加し、メモリトランジスタ５０Ｉを選択する
ために、メモリトランジスタ５０Ｉが接続されているビ
ットラインＢＬ１に対して書込電圧０Ｖを印加する。一
方、非選択のメモリトランジスタ５０Ｋが接続されてい
るワードラインＷＬ２に対しては０Ｖを印加し接地電位
とするとともに、ビットラインＢＬ２に対しては書込禁
止電圧７Ｖを印加する。

【００４１】そうすると、メモリトランジスタ５０Ｉの
ゲート−基板間にＦＮトンネル電流が生じ、このＦＮト
ンネル電流によってエレクトロンがＯＮＯ膜３４に注入
され、情報が書き込まれる。一方、メモリトランジスタ
５０Ｊ，５０Ｋおよび５０Ｌでは、各メモリトランジス
タのゲート−基板間にＦＮトンネル電流が生じず、エレ
クトロンがＯＮＯ膜３４に注入されないので、情報は書
き込まれない。

【００４２】次に、メモリトランジスタ５０Ｊに対して
情報の書き込みを行なうとする。この場合、ワードライ
ンＷＬ１，ＷＬ２、ソースラインＳＬおよび基板ライン
ＳＵＢには上記のメモリトランジスタ５０Ｉに対するの
と同じように所定電圧を印加しておき、ビットラインＢ
Ｌ１に書込禁止電圧を印加し、ビットラインＢＬ２に書
込電圧を印加する。

【００４３】そうすると、メモリトランジスタ５０Ｊの
ゲート−基板間にＦＮトンネル電流が流れ、これによ
り、メモリトランジスタ５０ＪのＯＮＯ膜３４にエレク
トロンが注入されて、情報の書き込みが行なわれる。Ｏ
ＮＯ膜３４にエレクトロンが蓄積された状態と、蓄積さ
れていない状態とでは、ソース−ドレイン間を導通させ
るために必要なゲート電圧が変化する。すなわち、ソー
ス−ドレイン間を導通させるためのしきい値電圧Ｖ
_THは、ＯＮＯ膜３４にエレクトロンを注入した状態では
高いしきい値Ｖ１（たとえば５Ｖ）をとり、エレクトロ
ンが未注入の状態では低いしきい値Ｖ２（たとえば１
Ｖ）をとる。

【００４４】このように、しきい値電圧Ｖ_THを２種類に
設定することで「１」または「０」の２値データをメモ
リトランジスタに記憶させることができる。＜消去(ERASE) ＞図７は消去時における不揮発性メモリ
の等価回路図である。情報の消去時においては、メモリ
トランジスタ５０のソースラインＳＬ、ビットラインＢ
Ｌ１，ＢＬ２をＯＰＥＮとし、ワードラインＷＬ１，Ｗ
Ｌ２を接地電位０Ｖとするとともに、基板ラインＳＵＢ
に対して高電圧１０Ｖを印加する。なお、全てのビット
ラインＢＬ１，ＢＬ２，ＢＬ３をＯＰＥＮにするのは、
基板から拡散層に向かう方向が順方向となり、順方向電
流が流れるのを防ぐためである。

【００４５】そうすると、各メモリトランジスタ５０に
対して、書き込み時の逆バイアスがかかり、ＯＮＯ膜３
４に蓄積されているエレクトロンが基板に逃げることに
なり、各メモリトランジスタ５０に記憶されている情報
が一括消去される。＜読み出し(READ)＞図８は読み出し時の不揮発性メモリ
の等価回路図である。情報の読み出しは、ソースライン
ＳＬが共通接続されているので、ワードライン毎に一括
読出される。たとえば、ワードラインＷＬ１に接続され
ているメモリトランジスタ５０Ｉ，５０Ｊに記憶されて
いる情報の読み出しを行うとする。まず、基板ラインＳ
ＵＢおよびビットラインＢＬ１，ＢＬ２に対して０Ｖを
印加し接地電位としておき、読み出しを行うメモリトラ
ンジスタ５０Ｉ，５０Ｊが接続されているワードライン
ＷＬ１に対してセンス電圧２Ｖを印加して、ソースライ
ンＳＬに対して読出電圧５Ｖを印加し、メモリトランジ
スタ５０Ｉ，５０Ｊが接続されていないワードラインＷ
Ｌ２に対しては０Ｖを印加して接地電位とする。

【００４６】そうすると、メモリトランジスタ５０Ｉ，
５０ＪのＯＮＯ膜３４にエレクトロンが蓄積されてい
る、すなわち情報が記憶されていれば、メモリトランジ
スタ５０Ｉ，５０Ｊのソース−ドレイン間が導通し、チ
ャネルが形成される。一方、メモリトランジスタ５０
Ｉ，５０ＪのＯＮＯ膜３４にエレクトロンが蓄積されて
いない、すなわち情報が記憶されていなければ、メモリ
トランジスタ５０Ｉ，５０Ｊのソース−ドレイン間が導
通せず、チャネルが形成されない。この状態を外部に接
続したデコーダおよびセンスアンプ（図示せず）によっ
てセンシングすれば、メモリトランジスタ５０Ｉ，５０
Ｊに記憶されている情報を読み出すことができる。

【００４７】ここで、センス電圧とは、上記しきい値電
圧Ｖ_THの２種類の値Ｖ１，Ｖ２の中間的な電圧である。
したがって、このセンス電圧を印加すると、ＯＮＯ膜３
４にエレクトロンが蓄積されているか否かで、ソース−
ドレイン間の導通，非導通が決定される。上記メモリト
ランジスタ５０の動作原理について、図９ないし図１１
を参照して説明する。図９は情報の書き込み時、図１０
は消去時、図１１は読み出し時のメモリトランジスタ５
０の概念図を示す。＜書き込み＞たとえば、図６において、メモリトランジ
スタ５０Ｉに情報の書き込みを行うとする。このとき、
図９（ａ）のように、選択されたメモリトランジスタ５
０Ｉのソース領域３１は接地電位０Ｖとされているの
で、ＯＮＯ膜３４とソース領域３１との間のチャネル領
域３０は、常にオフセット領域ＯＳとなる。一方、メモ
リトランジスタ５０Ｉのゲート電極３５は高電圧１０Ｖ
が印加され、ドレイン領域３２およびシリコン基板３３
は接地電位０Ｖとされているので、ゲート−基板間に電
位差が生じる。

【００４８】このため、ゲート−基板間にはＦＮトンネ
ル電流が流れるとともに、オフセット領域ＯＳを除くチ
ャネル領域３０全体にエレクトロンが発生し、このエレ
クトロンがＦＮトンネル電流によってＯＮＯ膜３４に注
入され、情報が書き込まれる。このとき、図中の斜線で
示すように、オフセット領域ＯＳ領域を除くチャネル領
域全体にチャネルが形成される。

【００４９】また、図９（ｂ）のように、非選択のメモ
リトランジスタにおいて、選択されたメモリトランジス
タ５０Ｉとビットラインを共有するメモリトランジスタ
５０Ｋでは、ソース領域３１，ドレイン領域３２，ゲー
ト電極３５およびシリコン基板３３は全て接地電位０Ｖ
となっているので、ゲート−基板間に電位差が生じな
い。このため、ゲート−基板間にＦＮトンネル電流お
よびエレクトロンが発生しないので、情報は書き込まれ
ない。つまり、メモリトランジスタ５０Ｋでは、いわゆ
るドレインディスターブは発生しない。

【００５０】すなわち、メモリトランジスタ５０Ｋに情
報が書き込まれている場合は、ゲート−基板間に電位差
が生じていないことにより、ＯＮＯ膜３４に蓄積されて
いるエレクトロンがドレイン領域３２に引き抜かれない
ため、情報は破壊されない。一方、メモリトランジスタ
５０Ｋに情報が書き込まれていない場合は、エレクトロ
ンがＯＮＯ膜３４に注入されず、ソフトライトされな
い。

【００５１】また、図９（ｃ）のように、非選択のメモ
リトランジスタにおいて、選択されたメモリトランジス
タ５０Ｉとワードラインを共有するメモリトランジスタ
５０Ｊでは、ソース領域３１および基板３３は接地電位
とされており、ゲート電極３５には高電圧１０Ｖが印加
されており、ドレイン領域３２には書込禁止電圧７Ｖが
印加されているので、ゲート−基板間に電位差は生じる
ものの、ドレイン領域３２のＰＮ接合部の空乏層４６が
オフセット領域ＯＳの境界まで拡がり、この空乏層４６
がＦＮトンネル電流を遮断する。

【００５２】このため、ＯＮＯ膜３４に対するＦＮトン
ネル電流によるエレクトロンの注入は行なわれず、いわ
ゆるゲートディスターブは発生しない。＜消去＞図１０（ａ）のように、消去時には、メモリト
ランジスタ５０のソース領域３１およびドレイン領域３
２はＯＰＥＮ、ゲート電極３５は接地電位０Ｖとされて
おり、シリコン基板３３は高電圧１０Ｖが印加されてい
るので、メモリトランジスタ５０のゲート−基板間に書
き込み時の逆バイアスがかかる。

【００５３】このため、ＯＮＯ膜３４に蓄積されている
エレクトロンが、シリコン基板３３に逃げることによ
り、図１０（ｂ）のように、メモリトランジスタ５０に
記憶されている情報の消去が行なわれる。＜読み出し＞図１１（ａ）のように、読み出し時には、
メモリトランジスタ５０のドレイン領域３２およびシリ
コン基板３３は接地電位０Ｖとされており、ゲート電極
３５にはセンス電圧２Ｖが印加され、ソース領域３１に
は読出電圧５Ｖが印加されているので、ソース領域３１
の空乏層４７がオフセット領域ＯＳの境界まで拡がる。

【００５４】このとき、ＯＮＯ膜３４にエレクトロンが
蓄積されている場合、すなわち情報が書き込まれている
場合は、空乏層４７が書き込み時に形成されたチャネル
（図中斜線で示す）と繋がって、図１１（ｂ）のよう
に、ソース領域３１とドレイン領域３２との間にチャネ
ルが形成され、メモリトランジスタ５０が導通する。一
方、ＯＮＯ膜３４にエレクトロンが蓄積されていない場
合、すなわち情報が書き込まれている場合は、ソース領
域３１とドレイン領域３２との間にはチャネルは形成さ
れず、メモリトランジスタ５０は導通しない。

【００５５】以上のように、本実施例では、メモリトラ
ンジスタは、ゲート−基板間にオフセット領域を形成す
るために、ゲートおよびＯＮＯ膜をソース領域と所定の
間隔をあけて配置しているので、情報の書き込み時に、
ソースラインおよび基板ラインを接地電位としておき、
書き込みを行なうメモリトランジスタに接続されている
ワードラインに高電圧を印加し、書き込みを行なうメモ
リトランジスタを選択するために、そのメモリトランジ
スタに接続されているビットラインに書込電圧を印加す
ると、選択されたメモリトランジスタにおいては、オフ
セット領域を除くチャネル領域にエレクトロンが発生
し、このエレクトロンがゲート−基板間に流れるＦＮト
ンネル電流によりＯＮＯ膜に注入され、情報が書き込ま
れる。

【００５６】一方、メモリトランジスタに対する書き込
み時において、非選択のメモリトランジスタが接続され
ているワードラインを接地電位とし、ビットラインに対
して書込禁止電圧を印加しているので、選択されたメモ
リトランジスタとビットラインを共有する非選択のメモ
リトランジスタにおいては、ゲート−基板間に電位差が
生じないため、ＦＮトンネル電流およびエレクトロンが
発生せず、また選択されたメモリトランジスタとワード
ラインを共有する非選択のメモリトランジスタにおいて
は、ゲート−基板間に電位差は生じるものの、ドレイン
領域のＰＮ接合部の空乏層がオフセット領域の境界にま
で拡がり、ＦＮトンネル電流を遮断するため、ＯＮＯ膜
に対するＦＮトンネル電流によるエレクトロンの注入は
行なわれない。

【００５７】すなわち、書き込み時における非選択のメ
モリトランジスタの書込ディスターブを防止することが
できる。なお、本発明は上述の実施例に限定されるもの
ではない。たとえば、情報の消去時に、ビットラインお
よびソースラインをＯＰＥＮとしておき、基板ラインに
対して高電圧を印加し、消去を行なうメモリトランジス
タに接続されているワードラインを接地電位とし、他の
ワードラインに対して高電圧を印加すれば、接地電位と
されるワードラインに接続されているメモリトランジス
タにのみ、書き込み時の逆バイアスがかかるため、情報
がワードライン毎に分割消去される。

【００５８】その他、本発明の要旨を変更しない範囲で
種々の設計変更を施すことが可能である。

【００５９】

【発明の効果】以上のように、請求項１ないし４におい
ては、不揮発性記憶装置の高集積化を図りつつ、情報の
書き込み時において、書込ディスターブを防止できる。
さらに、請求項４においては、ワードライン毎の情報が
消去できる分割消去が可能である。

【００６０】また、請求項５においては、ゲート電極と
ソース領域との間隔を、レジストの厚みや注入角で制御
することができる。

【図面の簡単な説明】

【図１】本発明の不揮発性記憶素子の原理的構成を示す
図である。

【図２】不揮発性記憶素子の断面図である。

【図３】不揮発性記憶素子の製造方法を工程順に示す図
である。

【図４】不純物を注入拡散する工程の拡大図である。

【図５】本発明の不揮発性記憶装置の等価回路図であ
る。

【図６】書き込み時の不揮発性記憶装置の等価回路図で
ある。

【図７】消去時の不揮発性記憶装置の等価回路図であ
る。

【図８】読み出し時の不揮発性記憶装置の等価回路図で
ある。

【図９】書き込み時の不揮発性記憶素子の動作原理を示
す図である。

【図１０】消去時の不揮発性記憶素子の動作原理を示す
図である。

【図１１】読み出し時の不揮発性記憶素子の動作原理を
示す図である。

【図１２】２トランジスタ／１セル構造を有する従来の
不揮発性記憶装置の等価回路図である。

【図１３】ソースラインを独立させた従来の不揮発性記
憶装置の等価回路図である。

【図１４】ソースラインを共通にした従来の不揮発性記
憶装置の等価回路図である。

【図１５】従来の不揮発性記憶素子の書き込み時の動作
原理を示す概念図である。

【図１６】従来の不揮発性記憶素子のドレインディスタ
ーブを示す図である。

【図１７】従来の不揮発性記憶素子のゲートディスター
ブを示す図である。

【符号の説明】

３Ａ，３Ｂ，３Ｃ，３Ｄ，６０Ｉ，６０Ｊ，６０Ｋ，６
０Ｌ不揮発性メモリセル１，１Ａ，１Ｂ，１Ｃ，１Ｄ，５０，５０Ｉ，５０Ｊ，
５０Ｋ，５０Ｌメモリトランジスタ４，３０チャネル領域５，３１ソース領域６，３２ドレイン領域７，３３半導体基板８，３４ＯＮＯ膜９，３５ゲート電極４２レジストＤ所定の間隔ＳＬ，ＳＬ１，ＳＬ２ソースラインＢＬ１，ＢＬ２ビットラインＷＬ１，ＷＬ２ワードラインＳＵＢ基板ライン

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 27/115 7210−4ＭＨ０１Ｌ 27/10 ４３４

Claims

【特許請求の範囲】

【請求項１】電荷を蓄積することで情報の記憶を行なう
不揮発性記憶素子において、チャネル領域ならびに、そのチャネル領域を挟んでソー
ス領域およびドレイン領域が形成された半導体基板と、上記半導体基板上の、ソース領域と隣接する予め定める
領域を除くチャネル領域上に形成された電荷を蓄積する
ための電荷蓄積膜と、上記予め定める領域を除くチャネル領域上に、電荷蓄積
膜を介して設けられたゲート電極とを含むことを特徴と
する不揮発性記憶素子。
【請求項２】請求項１記載の不揮発性記憶素子が、半導
体基板上にマトリクス状に配列形成され、上記マトリクス状に配列された不揮発性記憶素子の行方
向に並んだ素子のゲート電極は、それぞれワードライン
で接続され、列方向に並んだ素子のドレイン領域は、そ
れぞれビットラインで接続され、全素子のソース領域
は、共通のソースラインで接続され、上記半導体基板には、共通の基板ラインが設けられてい
ることを特徴とする不揮発性記憶装置。
【請求項３】請求項２記載の不揮発性記憶装置を駆動さ
せるための方法であって、情報の書き込み時に、ソースラインおよび基板ラインを
接地電位としておき、書き込みを行なう不揮発性記憶素
子が接続されているワードラインに対して高電圧を印加
し、書き込みを行なう不揮発性記憶素子を選択するた
め、当該不揮発性記憶素子が接続されているビットライ
ンに対して書込電圧を印加し、他のワードラインを接地
電位とし、他のビットラインに対して書込禁止電圧を印
加し、情報の消去時に、各不揮発性記憶素子に記憶されている
情報を一括消去するため、ビットラインおよびソースラ
インを開放状態としておき、基板ラインに対して高電圧
を印加し、ワードラインを接地電位とし、情報の読み出し時に、ビットラインおよび基板ラインを
接地電位としておき、読み出しを行なう不揮発性記憶素
子が接続されているワードラインに対してセンス電圧を
印加し、ソースラインに対して読出電圧を印加し、他の
ワードラインに対して接地電圧を印加することを特徴と
する不揮発性記憶装置の駆動方法。
【請求項４】請求項３記載の不揮発性記憶装置の駆動方
法において、情報の消去時に、上記一括消去に代えて不揮発性記憶素
子に記憶されている情報を選択的に消去するため、ビッ
トラインおよびソースラインを開放状態としておき、基
板ラインに対して高電圧を印加し、消去を行なう不揮発
性記憶素子に接続されているワードラインを接地電位と
し、他のワードラインに対して高電圧を印加することを
特徴とする不揮発性記憶装置の駆動方法。
【請求項５】請求項１記載の不揮発性記憶素子を製造す
るための方法であって、半導体基板上に、電荷蓄積膜およびゲート電極を順次形
成した後、ゲート電極上にレジストを塗布し、レジスト
をマスクとして、ドレイン領域となる側からソース領域
となる側に向かって、半導体基板の鉛直線に対して所定
の傾斜角をもって不純物を注入拡散させて、チャネル領
域を挟んでソース領域およびドレイン領域を形成する工
程を含むことを特徴とする不揮発性記憶素子の製造方
法。