JP3173907B2 - 不揮発性記憶素子およびその製造方法 - Google Patents

不揮発性記憶素子およびその製造方法

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JP3173907B2 JP34196592A JP34196592A JP3173907B2 JP 3173907 B2 JP3173907 B2 JP 3173907B2 JP 34196592 A JP34196592 A JP 34196592A JP 34196592 A JP34196592 A JP 34196592A JP 3173907 B2 JP3173907 B2 JP 3173907B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、フラッシュEEPROM(Ele
ctrically Erasable Programmable Read OnMemory)
等、電荷を注入したり、取り出すことで情報の記憶を行
う不揮発性記憶素子およびその製造方法に関する。
【０００２】
【従来の技術】従来より、電荷を注入したり、取り出す
ことで情報の記憶を行うメモリトランジスタと、メモリ
トランジスタに対してアドレスを行うためのアドレスト
ランジスタとを備えた不揮発性記憶素子が、単一の半導
体基板上に行方向および列方向にマトリクス状に配列形
成された不揮発性記憶装置が種々提案されていた。
【０００３】近年の半導体産業の発展に伴い、素子の微
細化が要望されている。しかしながら、上記の不揮発性
記憶装置は、１セル／２トランジスタ構造を有している
ため、あまり微細化に貢献できないでいた。そこで、微
細化に対応するため、メモリゲートとアドレスゲートと
を備えた１つのトランジスタのみからなる不揮発性記憶
素子を、単一の半導体基板上に行方向および列方向にマ
トリクス状に配列形成した不揮発性記憶装置が提案され
た。この不揮発性記憶装置に係る不揮発性記憶素子の一
例を図８に示す。図８は従来の不揮発性記憶素子の構造
を示す概略断面図である。
【０００４】従来の不揮発性記憶素子は、図８の如く、
Ｐ型シリコン基板１と、Ｐ型シリコン基板１の表層面に
所定の間隔をあけて形成されたＮ+ 型ソース領域２およ
びＮ + 型ドレイン領域３と、ソース領域２およびドレイ
ン領域３の間で挟まれるように生じるチャネル領域４
の、ドレイン領域３側の予め定める領域を除く領域上に
形成されたゲート絶縁膜５と、ゲート絶縁膜５に形成さ
れたアドレスゲート６と、チャネル領域４の予め定める
領域上に、アドレスゲート６の一部領域を覆う状態で形
成され、エレクトロンを蓄積するＯＮＯ(oxide-nitride
-oxide) 膜７と、ＯＮＯ膜７上に、アドレスゲート６の
一部領域を覆う状態で形成されたメモリゲート８とを備
えている。つまり、図８に示した不揮発性記憶素子は、
アドレスゲート６と、メモリゲート８との間に誘電率の
高い窒化膜を含むＯＮＯ膜７が介在されている。
【０００５】そして、アドレスゲート６およびメモリゲ
ート８は層間絶縁膜９で覆われており、層間絶縁膜９に
開口されたコンタクトホール１０を通してドレイン配線
１１がドレイン領域３に接触するように形成されてい
る。また、ドレイン配線１１上においては、パッシベー
ション膜１２で全面が覆われている。
【０００６】
【発明が解決しようとする課題】図８に示した不揮発性
記憶素子にあっては、アドレスゲート６と、メモリゲー
ト８との間に誘電率の高い窒化膜を含むＯＮＯ膜７が介
在しているため、メモリゲート８の電圧で充分チャネル
を低抵抗にでき、情報の読出速度が速くなっている。
【０００７】しかしながら、上記不揮発性記憶素子は、
さらなる素子の微細化には限界がある。というのは、ア
ドレスゲート６およびメモリゲート８をマスクとして、
自己整合的にソース領域２およびドレイン領域３を形成
しているため、ソース領域２およびドレイン領域３で挟
まれるように生じるチャネル領域４の長さ（チャネル
長）がアドレスゲート６およびメモリゲート８により規
制され、チャネル長を短くするのに限界があるからであ
る。
【０００８】本発明は、上記に鑑み、高速動作を確保し
つつ、チャネル長を短くでき、素子のさらなる微細化に
貢献する不揮発性記憶素子およびその製造方法の提供を
目的とする。
【０００９】
【課題を解決するための手段および作用】上記目的を達
成するための不揮発性記憶素子は、電荷を注入したり、
取り出すことで情報の記憶を行う不揮発性記憶素子であ
って、予め定める第１の導電型式をした半導体基板、上
記半導体基板の表面層に所定の間隔をあけて形成され、
上記第１の導電型式とは反対の第２の導電型式をしたソ
ース領域およびドレイン領域、上記ソース領域およびド
レイン領域で挟まれるように生じるチャネル領域の、ド
レイン領域側の予め定める領域を除く領域上に形成され
たゲート絶縁膜、上記ゲート絶縁膜上に形成されたアド
レスゲート、上記チャネル領域の予め定める領域上に、
アドレスゲートの一部領域を覆う状態で形成された、窒
化膜を含む電荷を蓄積する電荷蓄積膜、上記アドレスゲ
ートのドレイン領域側側方に対応する電荷蓄積膜に被着
形成されたサイドウォールゲート、ならびに上記サイド
ウォールゲート上に、アドレスゲートの一部領域を覆う
状態で形成されたメモリゲートを含むものである。
【００１０】上記不揮発性記憶素子において、情報の読
み出し時に、ソース領域を接地電位としておき、アドレ
スゲートに対して高電圧を印加し、ドレイン領域に対し
て低電圧を印加し、メモリゲートに対してセンス電圧を
印加すると、アドレスゲート直下の半導体基板の表面に
は、反転層が生じる。このとき、電荷蓄積膜に電荷が蓄
積されておれば、メモリゲートの電荷は電荷蓄積膜に蓄
積されている電荷で打ち消されてしまい、メモリゲート
の電荷の影響がサイドウォールゲート直下の半導体基板
の表面まで到達しない。したがって、不揮発性記憶素子
にチャネルが形成されず、ドレイン領域−ソース領域間
に電流が流れない。一方、電荷蓄積膜に電荷が蓄積され
ていなければ、メモリゲートの電荷の影響がサイドウォ
ールゲート直下の半導体基板の表面まで及び、不揮発性
記憶素子にチャネルが形成され、ドレイン領域−ソース
領域間に電流が流れる。この状態をセンシングすれば、
不揮発性記憶素子に記憶されている情報の読み出しが行
われる。
【００１１】この情報の読み出し時において、アドレス
ゲートとメモリゲートとの間に、誘電率の高い窒化膜を
含む電荷蓄積膜を介在させてチャネル抵抗を低くしてい
るから、メモリゲートがチャネル領域から離れていて
も、メモリゲート電圧（センス電圧）で充分チャネルを
ＯＮすることができ、従来と同様に速い読出速度を確保
するこができる。
【００１２】上記不揮発性記憶素子を製造するための方
法は、予め定める第１の導電型式をした半導体基板の所
定領域上に、ゲート絶縁膜およびアドレスゲートを順次
形成する工程、ゲート絶縁膜およびアドレスゲートの一
側方で露出している半導体基板上に、アドレスゲートの
一部領域を覆う状態で、窒化膜を含む電荷を蓄積する電
荷蓄積膜を形成する工程、アドレスゲートの一側方に対
応する電荷蓄積膜にサイドウォールゲートを被着形成す
る工程、アドレスゲートおよびサイドウォールゲートを
マスクとして、第１の導電型式とは反対の第２の導電型
式をした不純物イオンを注入し、ソース領域およびドレ
イン領域を自己整合的に形成する工程、ならびにサイド
ウォールゲート上に、アドレスゲートの一部領域を覆う
状態でメモリゲートを形成する工程を含むものである。
【００１３】上記製造方法においては、メモリゲートを
形成する前に、サイドウォールゲートを形成し、このサ
イドウォールゲートとアドレスゲートとをマスクとして
イオンを注入し、ソース領域およびドレイン領域を自己
整合的に形成しているので、アドレスゲートおよびメモ
リゲートを備えていても、チャネル長を短くできる。
【００１４】
【実施例】以下、本発明に係る一実施例を添付図面に基
づき詳述する。図１は本発明の一実施例に係る不揮発性
記憶素子の構造を示す概略断面図である。図１を参照し
つつ、本実施例に係る不揮発性記憶素子ＭＤの構造につ
いて説明する。
【００１５】本実施例の不揮発性記憶素子ＭＤは、図１
の如く、Ｎ型シリコン基板２０と、Ｎ型シリコン基板２
０の上部に形成されたＰウェル２１と、Ｐウェル２１の
表面層に所定の間隔をあけて形成されたＮ+ 型ソース領
域２２およびＮ+ 型ドレイン領域２３と、ソース領域２
２およびドレイン領域２３で挟まれるように生じるチャ
ネル領域２４の、ドレイン領域２３側の予め定める領域
を除く領域上に形成されたゲート酸化膜２５と、ゲート
酸化膜２５上に形成されたアドレスゲート２６と、チャ
ネル領域２４の、ドレイン領域２３側の予め定める領域
上に形成され、エレクトロンを蓄積するＯＮＯ膜２７
と、ＯＮＯ膜２７上に、アドレスゲート２６のドレイン
領域２３側の端部と絶縁状態で形成されたサイドウォー
ルゲート２８と、サイドウォールゲート２８上に、アド
レスゲート２６の上面と絶縁状態で形成されたメモリゲ
ート２９とを備えている。
【００１６】Ｎ型シリコン基板２０は、例えば基板濃度
が２〜４×１０15ｃｍ-3程度のものが使用されている。
Ｐウェル２１の拡散深さは、相対的に深く設定されてい
る。ゲート酸化膜２５は、ＳｉＯ2 からなり、その膜厚
は相対的に薄く設定されている。
【００１７】アドレスゲート２６は、例えばリンを高濃
度にドープして低抵抗化したポリシリコン等の導電性物
質からなり、ＯＮＯ膜２７で覆われている。ＯＮＯ膜２
７は、例えばＳｉ3 Ｎ4 等の誘電率の高い窒化膜を、例
えばＳｉＯ 2 等の酸化膜で上下からサンドイッチした構
造を有している。ボトム酸化膜の膜厚は約２０Å程度
に、窒化膜の膜厚は約５０Å程度に、ブロック酸化膜の
膜厚は約４０Å程度にそれぞれ設定されている。
【００１８】サイドウォールゲート２８は、アドレスゲ
ート２６と同様に、例えばポリシリコン等の導電性物質
からなり、アドレスゲート２６のドレイン領域２３側を
覆っているＯＮＯ膜２７に被着している。つまり、サイ
ドウォールゲート２８とアドレスゲート２６との間に
は、ＯＮＯ膜２７が介在されており、このＯＮＯ膜２７
により、サイドウォールゲート２８とアドレスゲート２
６とが絶縁されている。
【００１９】メモリゲート２９は、アドレスゲート２６
と同様に、例えばポリシリコン等の導電性物質からな
り、アドレスゲート２６の所定領域まで延ばされた状態
でサイドウォールゲート２８に接続している。つまり、
メモリゲート２９とアドレスゲート２６の延設部との間
には、ＯＮＯ膜２７が介在されており、このＯＮＯ膜２
７により、メモリゲート２９とアドレスゲート２６とが
絶縁されている。
【００２０】また、シリコン基板２０の全面は、Ｐドー
プのＳｉＯ2 であるＰＳＧ(phospho-silicate glass)中
にＢを混入したＢＰＳＧ(boron-phospho-silicate glas
s)等の層間絶縁膜３０で被覆されている。そして、層間
絶縁膜３０およびＯＮＯ膜２７において、ドレイン領域
２３と対応する部分には、コンタクトホール３１が開口
されており、コンタクトホール３１を通してドレイン配
線３２がドレイン領域２３と接触するように形成されて
いる。なお、図示していないが、ソース領域２２および
アドレスゲート２６、メモリゲート２９と対応する部分
にもそれぞれコンタクトホールが開口されており、各コ
ンタクトホールを通してソース配線およびアドレスゲー
ト配線、メモリゲート配線がそれぞれソース領域２２お
よびアドレスゲート２６、メモリゲート２９と接触する
ように形成されている。
【００２１】ドレイン配線３２を含む配線は、Ａｌ等の
導電性物質からなり、各配線上においては、不揮発性記
憶素子ＭＤの表面を保護すると共に、外部から汚染物質
の侵入を防止するための、例えば窒化膜（Ｓｉ3 Ｎ4 ）
等の絶縁物質からなるパッシベーション膜３３が、全面
に積層されている。図２は不揮発性記憶素子を備えた不
揮発性記憶装置の等価回路図である。図２を参照しつ
つ、上記不揮発性記憶素子ＭＤを備えた不揮発性記憶装
置Ｍの電気的構成について説明する。
【００２２】不揮発性記憶装置Ｍは、図２の如く、点線
で囲んだメモリセルＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４が
行方向Ｘおよび列方向Ｙにマトリクス状に配列されてお
り、各メモリセルＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４は、
１つの不揮発性記憶素子ＭＤ１，ＭＤ２，ＭＤ３，ＭＤ
４のみからなる構造を有している。行方向に配列された
不揮発性記憶素子ＭＤ１，ＭＤ２のメモリゲートには、
ワードラインＷＬ１が、アドレスゲートには、アドレス
ゲートラインＡＧＬ１がそれぞれ接続されている。同様
に、行方向に配列された不揮発性記憶素子ＭＤ３，ＭＤ
４のメモリゲートには、ワードラインＷＬ２が、アドレ
スゲートには、アドレスゲートラインＡＧＬ２がそれぞ
れ接続されている。
【００２３】また、行方向に配列する不揮発性記憶素子
ＭＤ１，ＭＤ２のドレインが直列に接続されており、当
該接続中間点にビットラインＢＬが接続されている。同
様に、行方向に配列する不揮発性記憶素子ＭＤ３，ＭＤ
４のドレインが直列に接続されており、当該接続中間点
にビットラインＢＬが接続されている。つまり、行方向
に配列する不揮発性記憶素子ＭＤ１，ＭＤ２およびＭＤ
３，ＭＤ４でビットラインＢＬを共有している。
【００２４】そして、各不揮発性記憶素子ＭＤ１，ＭＤ
２，ＭＤ３，ＭＤ４のソースには、ソースラインＳＬが
共通接続されている。ここで、主に図２および表１を参
照しつつ、不揮発性記憶素子ＭＤの情報の書き込み、消
去および読み出し動作について説明する。なお、表１に
おいてはメモリセルＭＣ１，ＭＣ２を選択した場合を想
定している。
【００２５】
【表１】
【００２６】＜書き込み（ＷＲＩＴＥ）＞情報の書き込
みは、ワードラインＷＬ２、アドレストゲートラインＡ
ＧＬ２、ソースラインＳＬおよびビットラインＢＬを接
地電位０Ｖとしておき、情報の書き込みを行うメモリセ
ルＭＣ１，ＭＣ２を選択すべく、アドレスゲートライン
ＡＧＬ１を接地電位０Ｖとし、ワードラインＷＬ１に対
して高電圧８Ｖを印加する。
【００２７】そうすると、図３に示すように、選択され
たメモリセルＭＣ１，ＭＣ２内の不揮発性記憶素子ＭＤ
１，ＭＤ２では、メモリゲート２９１，２９２とＰウェ
ル２１との間に高電圧がかかり、Ｐウェル２１からメモ
リゲート２９１，２９２に向かってＦＮ(Fowler Nordhe
im) トンネル電流が発生する。その結果、エレクトロン
がサイドウォールゲート２８１，２８２直下のＯＮＯ膜
２７１，２７２に注入され、情報「１」の書き込み状態
となる。
【００２８】一方、情報の書き込みを行わない場合に
は、ワードラインＷＬ１，ＷＬ２、アドレストゲートラ
インＡＧＬ１，ＡＧＬ２およびソースラインＳＬを接地
電位０Ｖとし、ビットラインＢＬに対して５Ｖを印加す
る。そうすると、メモリセルＭＣ１，ＭＣ２内の不揮発
性記憶素子ＭＤ１，ＭＤ２では、ＦＮトンネル電流が発
生せず、ＯＮＯ膜２７１，２７２にエレクトロンが注入
されることはない。よって、情報の書き込みが行われな
い。
【００２９】ＯＮＯ膜にエレクトンが蓄積されている状
態と、蓄積されていない状態とでは、不揮発性記憶素子
のソース−ドレイン間を導通させるための必要なゲート
電圧が変化する。すなわち、不揮発性記憶素子のソース
−ドレインを導通させるためのしきい値電圧ＶTHは、Ｏ
ＮＯ膜にエレクトロンを注入した状態で高いしきい値Ｖ
１をとり、エレクトロンが未注入の状態では低いしきい
値電圧Ｖ２をとる。このように、しきい値電圧ＶTHを２
種類に設定することで「１」または「０」の二値データ
を不揮発性記憶素子に記憶させることができる。 ＜消去（ＥＲＡＳＥ）＞情報の消去は、ワードラインＷ
Ｌ２、アドレストゲートラインＡＧＬ２およびソースラ
インＳＬを接地電位０Ｖとし、ビットラインＢＬを接地
電位０Ｖまたは開放(open)状態としておき、情報の消去
を行うメモリセルＭＣ１，ＭＣ２を選択すべく、アドレ
スゲートラインＡＧＬ１を接地電位０Ｖとし、ワードラ
インＷＬ１に対して負の高電圧−８Ｖを印加する。
【００３０】そうすると、図４に示すように、選択され
たメモリセルＭＣ１，ＭＣ２内の不揮発性記憶素子ＭＤ
１，ＭＤ２では、メモリゲート２９１，２９２とＰウェ
ル２１との間に書き込み時とは逆のバイアスがかかり、
メモリゲート２９１，２９２からにＰウェル２１に向か
ってＦＮトンネル電流が発生する。その結果、ＯＮＯ膜
２７１，２７２内に蓄積されていたエレクトロンがＰウ
ェル２１に流入し、ＯＮＯ膜２７１，２７２からエレク
トロンが取り出される。よって、情報の消去状態、すな
わち情報「０」の書き込み状態となる。 ＜読み出し（ＲＥＡＤ）＞情報の読み出しは、ワードラ
インＷＬ２およびアドレスゲートラインＡＧＬ２および
ソースラインＳＬを接地電位０Ｖとしておき、読み出し
を行うメモリセルＭＣ１，ＭＣ２を選択すべく、アドレ
スゲートラインＳＧＬ１に対して５Ｖを印加し、ビット
ラインＢＬに対して１Ｖを印加し、ワードラインＷＬ１
に対してセンス電圧２Ｖを印加する。
【００３１】そうすると、図５（ａ）（ｂ）に示すよう
に、選択されたメモリセルＭＣ１，ＭＣ２内の不揮発性
記憶素子ＭＤ１，ＭＤ２では、アドレスゲート２６１，
２６２に５Ｖが印加されているため、アドレスゲート２
６１，２６２直下のＰウェル２１の表面には、このウェ
ル２１のホール濃度と等しい濃度のエレクトロンが誘起
され、反転層(inversion layer) ＩＬが生じることにな
る。
【００３２】このとき、図５（ａ）に示すように、不揮
発性記憶素子ＭＤ１，ＭＤ２のＯＮＯ膜２７１，２７２
にエレクトロンが蓄積されておれば、メモリゲート２９
１，２９２の正電荷はＯＮＯ膜２７１，２７２に蓄積さ
れているエレクトロンで打ち消されてしまい、この正電
荷の影響がサイドウォールゲート２８１，２８２直下の
Ｐウェル２１の表面まで到達しない。したがって、不揮
発性記憶素子ＭＤ１，ＭＤ２にチャネルが形成されず、
ドレイン領域２３１，２３２からソース領域２２１，２
２２に電流が流れない。一方、図５（ｂ）に示すよう
に、不揮発性記憶素子ＭＤ１，ＭＤ２のＯＮＯ膜２７
１，２７２にエレクトロンが蓄積されていなければ、メ
モリゲート２９１，２９２の正電荷の影響がサイドウォ
ールゲート２８１，２８２直下のＰウェル２１の表面ま
で及び、不揮発性記憶素子ＭＤ１，ＭＤ２にチャネルが
形成され、ドレイン領域２３１，２３２からソース領域
２２１，２２２に電流が流れる。この状態を図示しない
デコーダおよびセンスアンプでセンシングすれば、不揮
発性記憶素子ＭＤ１，ＭＤ２に記憶されている情報の読
み出しが行われる。
【００３３】ところで、センス電圧とは、上記しきい値
電圧ＶTHの２種類のＶ１，Ｖ２の中間的な電圧である。
したがって、このセンス電圧を印加すると、ＯＮＯ膜に
エレクトロンが蓄積されているか否かで、不揮発性記憶
素子の導通／非導通が決定される。上記情報の読み出し
時において、図１の如く、アドレスゲート２６とメモリ
ゲート２９との間に、誘電率の高い窒化膜を含むＯＮＯ
膜２７を介在させてチャネル抵抗を低くしているから、
メモリゲート２９がチャネル領域２４から離れていて
も、メモリゲート電圧（センス電圧）で充分チャネルを
ＯＮすることができる。そのため、従来と同様に速い読
出速度を確保することができる。
【００３４】図６および図７は不揮発性記憶素子の製造
方法を工程順に示す概略断面図である。図６および図７
を参照しつつ、上記不揮発性記憶素子ＭＤの製造方法に
ついて説明する。まず、図６（ａ）に示すように、Ｐウ
ェル２１を形成する。すなわち、Ｎ型シリコン基板２０
上に、熱酸化によりＳｉＯ2 を全面に成長させた後、フ
ォトリソグラフィー技術(photolithorraphy technolog
y) によってウェル形成領域のみレジストパターンを形
成する。レジストをマスクとしてこの部分のＳｉＯ2 を
エッチング除去し、さらにインプラ(implantation)等に
より、Ｐ型の不純物である、例えばボロンをイオン注入
する。レジストを除去した後、イオン注入したボロンを
熱拡散させＰウェル２１を相対的に深く形成する。ここ
で、レジストおよびＳｉＯ2 は用済みであるので除去す
る。
【００３５】上記Ｐウェル形成工程が終了すると、図６
（ｂ）に示すように、ゲート酸化膜２５およびアドレス
ゲート２６を形成する。すなわち、Ｐウェル２１の表面
に、熱酸化温度９００〜１０００℃で相対的に薄い熱酸
化膜を形成する。そして、ＬＰＣＶＤ(Low Pressure Cm
emical Vapor Deposition)法により、熱酸化膜上にポリ
シリコンを全面に堆積し、ポリシリコンに対して高濃度
にリン等の導電性物質をドープする。次に、ポリシリコ
ン上にレジストパターンを形成し、レジストパターンを
マスクとしてポリシリコンおよび熱酸化膜をエッチング
してゲート酸化膜２５およびアドレスゲート２６を形成
する。なお、エッチングについてはＲＩＥ(reactive io
n etching)を用いるのが好ましい。
【００３６】上記ゲート酸化膜およびアドレスゲートの
形成工程が終了すると、図６（ｃ）に示すように、ＯＮ
Ｏ膜２７を形成する。すなわち、ＣＶＤ法により、全面
に酸化シリコン膜を約７０Å程度に厚く積層し、酸化シ
リコン膜の上部を約５０Å程度熱窒化して窒化シリコン
膜を形成する。さらに、ＣＶＤ法により、窒化シリコン
膜上に酸化シリコン膜を４０Å程度薄く積層する。これ
により、窒化膜をボトム酸化膜、ブロック酸化膜でサン
ドイッチしたＯＮＯ膜２７が形成される。
【００３７】上記ＯＮＯ膜形成工程が終了すると、図６
（ｄ）に示すように、サイドウォールゲート２８を形成
する。すなわち、ＬＰＣＶＤ法により、全面にポリシリ
コンを堆積し、ポリシリコンに対して高濃度にリン等の
導電性物質をドープする。つづけて、ポリシリコンをエ
ッチバックして、ゲート酸化膜２５およびアドレスゲー
ト２６の両側（ソース領域およびドレイン領域側）にサ
イドウォールを形成する。そして、他方（ソース領域
側）のサイドウォールをエッチング除去する。これによ
り、一方（ドレイン領域側）のサイドウォールはサイド
ウォールゲート２８となる。
【００３８】上記サイドウォールゲート形成工程が終了
すると、図６（ｅ）に示すように、ソース領域２２およ
びドレイン領域２３を形成する。すなわち、サイドウォ
ールゲート２８、ＯＮＯ膜２７、アドレスゲート２６お
よびゲート酸化膜２５をマスクとして、インプラ等によ
り、Ｎ型の不純物である、例えばリン等をイオン注入
し、ソース領域２２およびドレイン領域２３を自己整合
的に形成する。
【００３９】上記サイドウォールゲート形成工程が終了
すると、図７（ａ）ないし図７（ｃ）に示すように、メ
モリゲート２９を形成する。すなわち、図７（ａ）に示
すように、ＣＶＤ(Cmemical Vapor Deposition) 法によ
り、ＢＰＳＧ３０ａを全面に厚く堆積した後、図７
（ｂ）に示すように、サイドウォールゲート２８の上部
が少し露出する程度までリフローを行ってＢＰＳＧ３０
ａを平坦にする。
【００４０】そして、図７（ｃ）に示すように、ＬＰＣ
ＶＤ法により、ポリシリコンを全面に堆積し、ポリシリ
コンに対して高濃度にリン等の導電性物質をドープす
る。次に、ポリシリコン上にレジストパターンを形成す
る。つづけて、レジストパターンをマスクとして、ポリ
シリコンがアドレスゲート２６の一部を覆うように、ポ
リシリコンの所定領域をエッチングしてサイドウォール
ゲート２８上にメモリゲート２９を形成する。
【００４１】上記メモリゲート形成工程が終了すると、
図７（ｄ）に示すように、メタライゼーションおよびパ
ッシベーション膜３３を形成する。すなわち、ＣＶＤ法
により、ＢＰＳＧ３０ｂを全面に厚く堆積する。ここ
で、ＢＰＳＧ３０ａ，３０ｂが層間絶縁膜３０となる。
そして、全面にレジストを塗布し、配線の取り出し口に
のみレジストに孔を開ける。次に、レジストをマスクに
して、層間絶縁膜３０およびＯＮＯ膜２７をＲＩＥによ
ってエッチング除去し、ドレイン領域２３上にコンタク
トホール３１を開口する。このとき、図示していない
が、同様にソース領域２２およびアドレスゲート２６、
メモリゲート２９と対応する部分にもそれぞれコンタク
トホールを開口する。つづけて、レジストを剥離した
後、例えばスッパタリング等によりＡｌ等を堆積し、マ
スク合わせおよびＲＩＥを用いて、ドレイン配線３２を
含む配線を形成する。しかる後、ＣＶＤ法により、全面
に窒化膜（Ｓｉ3 Ｎ4 ）等の絶縁物質を堆積してパッシ
ベーション膜３３を形成する。
【００４２】このように、メモリゲート２９を形成する
前に、サイドウォールゲート２８を形成し、このサイド
ウォールゲート２８とアドレスゲート２６とをマスクと
してイオンを注入し、ソース領域２２およびドレイン領
域２３を自己整合的に形成しているので（図６（ｄ）
（ｅ）参照）、アドレスゲート２６およびメモリゲート
２９を備えていても、チャネル長を短くできる。そのた
め、素子のさらなる微細化にも対応することができる。
【００４３】なお、本発明は、上記実施例に限定される
ものではなく、本発明の範囲内で多くの修正および変更
を加え得ることは勿論である。例えば、上記実施例で
は、Ｐ型シリコン基板を使用した場合について記載した
が、Ｎ型シリコン基板を使用してもよい。また、電荷蓄
積膜を、ＯＮＯ膜に代えてＮＯ(nitride-oxide) 膜とし
てもよい。
【００４４】
【発明の効果】以上の説明から明らかな通り、本発明に
よると、高速動作を確保しつつ、チャネル長を短くでき
る。そのため、素子のさらなる微細化に貢献するといっ
た優れた効果がある。
【図面の簡単な説明】
【図１】本発明の一実施例に係る不揮発性記憶素子の構
造を示す概略断面図である。
【図２】不揮発性記憶素子を備えた不揮発性記憶装置の
等価回路図である。
【図３】情報の書き込み時における不揮発性記憶素子の
動作を図解的に示す図である。
【図４】情報の消去時における不揮発性記憶素子の動作
を図解的に示す図である。
【図５】情報の読み出し時における不揮発性記憶素子の
動作を図解的に示す図である。
【図６】不揮発性記憶素子の製造方法を工程順に示す概
略断面図である。
【図７】図６につづく不揮発性記憶素子の製造方法を工
程順に示す概略断面図である。
【図８】従来の不揮発性記憶素子の構造を示す概略断面
図である。
【符号の説明】
２０ Ｎ型シリコン基板 ２１ Ｐウェル ２２ ソース領域 ２３ ドレイン領域 ２４ チャネル領域 ２５ ゲート酸化膜 ２６ アドレスゲート ２７ ＯＮＯ膜 ２８ サイドウォールゲート ２９ メモリゲート
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−170970（ＪＰ，Ａ) 特開 平５−218449（ＪＰ，Ａ) 特開 昭62−131581（ＪＰ，Ａ) 特開 昭64−59949（ＪＰ，Ａ) 特開 昭62−49670（ＪＰ，Ａ) 特開 昭62−158358（ＪＰ，Ａ) 特開 平５−198823（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】電荷を注入したり、取り出すことで情報の
    記憶を行う不揮発性記憶素子であって、 予め定める第１の導電型式をした半導体基板、 上記半導体基板の表面層に所定の間隔をあけて形成さ
    れ、上記第１の導電型式とは反対の第２の導電型式をし
    たソース領域およびドレイン領域、 上記ソース領域およびドレイン領域で挟まれるように生
    じるチャネル領域の、ドレイン領域側の予め定める領域
    を除く領域上に形成されたゲート絶縁膜、 上記ゲート絶縁膜上に形成されたアドレスゲート、 上記チャネル領域の予め定める領域上に、アドレスゲー
    トの一部領域を覆う状態で形成された、窒化膜を含む電
    荷を蓄積する電荷蓄積膜、 上記アドレスゲートのドレイン領域側側方に対応する電
    荷蓄積膜に被着形成されたサイドウォールゲート、なら
    びに上記サイドウォールゲート上に、アドレスゲートの
    一部領域を覆う状態で形成されたメモリゲートを含むこ
    とを特徴とする不揮発性記憶素子。
  2. 【請求項２】請求項１記載の不揮発性記憶素子を製造す
    るための方法であって、 予め定める第１の導電型式をした半導体基板の所定領域
    上に、ゲート絶縁膜およびアドレスゲートを順次形成す
    る工程、 ゲート絶縁膜およびアドレスゲートの一側方で露出して
    いる半導体基板上に、アドレスゲートの一部領域を覆う
    状態で、窒化膜を含む電荷を蓄積する電荷蓄積膜を形成
    する工程、 アドレスゲートの一側方に対応する電荷蓄積膜にサイド
    ウォールゲートを被着形成する工程、 アドレスゲートおよびサイドウォールゲートをマスクと
    して、第１の導電型式とは反対の第２の導電型式をした
    不純物イオンを注入し、ソース領域およびドレイン領域
    を自己整合的に形成する工程、ならびにサイドウォール
    ゲート上に、アドレスゲートの一部領域を覆う状態でメ
    モリゲートを形成する工程を含むことを特徴とする不揮
    発性記憶素子の製造方法。
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