JP4546795B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関し、特に、ＩＣ（Integrated Circuit）カードなどに搭載される半導体記憶装置、例えば電気的に書き換え可能な不揮発性メモリに適用して有効な技術に関するものである。

記憶情報の書き込みおよび消去を電気的に行うことが可能な不揮発性メモリは、例えば配線基板上に組み込んだままの状態で記憶情報の書き換えが可能であり、外部から電力を供給しなくても記憶情報が保持できるため、デジタルカメラまたは家庭用ゲーム機などに搭載されるメモリカード、あるいはパソコンのＢＩＯＳ（Basic Input/Output System）の記憶等、メモリを必要とする様々な製品に幅広く使用されている。

不揮発性メモリとしては、例えばバイト単位またはページ（例えば３２バイト〜１２８バイト）単位で記憶情報を消去し、新たに書き込むことができるＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）、さらには相対的に大きな単位、例えばブロック単位で記憶情報を消去し、新たに書き込むことができるフラッシュメモリなどが提案されている。

例えば国際特許公開ＷＯ ２００４／０２３３８５号パンフレットには、第１データ長単位に記憶情報の消去が行われる第１の不揮発性メモリと、第２データ長単位に記憶情報の消去が行われる第２の不揮発性メモリと、中央処理装置とを有し、外部と暗号化したデータの入出力が可能な半導体処置装置が開示されている（特許文献１）。
国際特許公開ＷＯ ２００４／０２３３８５号パンフレット

不揮発性メモリでは、さらなる小型化または使いやすさなどの要望を実現するために、様々な開発が行われている。例えば必要な演算処理単位のデータ長に合わせて記憶情報を消去したいという要望から、１バイト単位（例えば８ビット単位）での記憶情報の書き換えが採用されている。例えば上記特許文献１に記載されている半導体処理装置では、中央処理装置が処理すべきプログラムの格納にはフラッシュメモリを用い、データの暗号化に使用する暗号化鍵の格納にはＥＥＰＲＯＭを用いて、各々のメモリに対する記憶情報の消去単位のデータ長を別々に既定している。すなわち、フラッシュメモリの書き込みは１０２４ビットのようなワード線単位、消去は単数または複数のワード線を単位とするブロック単位、読み出しは３２ビット単位で行い、ＥＥＰＲＯＭの読み出しは３２ビット単位、書き込みと消去は８ビット単位で行っており、これにより、プログラムの書き込み処理を行う前の記憶情報の消去が効率化でき、またＣＰＵ（Central Processing Unit）の演算処理で利用する暗号鍵等の書き込み処理においては、必要な演算処理単位のデータ長（例えば８ビット）に合わせて記憶情報の書き換えを行うことができる。

しかしながら、不揮発性メモリにおける記憶情報の書き換えについては、以下に説明する種々の技術的課題が存在する。例えば、不揮発性メモリにおいて記憶情報の書き換えを繰り返していると、記憶情報を読み出す際の読み出し電流が減少してしまう。この電流の減少は、メモリセル（１ビットの単位情報を記憶する単位構造または単位回路）のチャネル幅を広げることにより補償することが可能であるが、これによりセルサイズが相対的に大きくなり、メモリアレイ（メモリセルを２次元の格子状に配列したもの）の面積が増大してしまう。

また、不揮発性メモリにおいて、前述した１バイト単位の記憶情報の書き換えを実現するには、ビット線（メモリアレイで複数個のメモリセルに接続されて信号のやりとりをする共通配線。）をバイト毎に分割し、１バイト単位のデータ長毎にメモリセルを分離するスイッチ素子を接続する必要があり、メモリアレイの面積が相対的に大きくなるという課題が残る。メモリアレイの面積の増大は、不揮発性メモリを搭載する製品、例えばマイクロコンピュータの面積を大きくするため、製品の小型化への妨げとなっている。

本発明の目的は、不揮発性メモリにおいて、メモリアレイの面積の増大を抑えて、記憶情報の書き換えの信頼性を向上させることのできる技術を提供することにある。

本発明の他の目的は、不揮発性メモリにおいて、メモリアレイの面積を増大させることなく、１バイト単位の記憶情報の書き換えを実現することのできる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明による半導体装置は、ソースを共有し、チャネル長方向に沿って対称の位置に隣接する第１メモリセルと第２メモリセルとに、それぞれ別個のビット線を接続し、さらに第１メモリセルのゲートと第２メモリセルのゲートとを同電位とするものである。

本発明によるＩＣカードは、ソースを共有し、チャネル長方向に沿って対称の位置に隣接する第１メモリセルと第２メモリセルとに、それぞれ別個のビット線を接続し、さらに第１メモリセルのゲートと前記第２メモリセルのゲートとを同電位とした不揮発性メモリと、中央処理装置と、外部とデータの入出力を行う端子またはアンテナとを有するものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

不揮発性メモリにおいて、メモリアレイの面積の増大を抑えて、記憶情報の書き換えの信頼性を向上させることができる。また、不揮発性メモリにおいて、メモリアレイの面積を増大させることなく、１バイト単位の記憶情報の書き換えを実現することができる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、以下の実施の形態において便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及する場合、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

さらに、本実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態においては、電界効果トランジスタを代表するＭＩＳ・ＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｎチャネル型のＭＩＳ・ＦＥＴをｎＭＩＳと略す。また、窒化シリコンというときは、Ｓｉ₃Ｎ₄は勿論であるが、それのみではなく、シリコンの窒化物で類似組成の絶縁膜を含むものとし、同様に、酸化シリコンというときは、ＳｉＯ₂は勿論であるが、それのみではなく、シリコンの酸化物で類似組成の絶縁膜を含むものとする。

（実施の形態１）
図１に、本実施の形態１によるフラッシュメモリに採用された不揮発性メモリセルの一例を示す。ここでは、コントロールゲートまたはメモリゲートを有する２つのトランジスタを設けたＭＯＮＯＳ（Metal oxide Nitride Oxide Semiconductor）構造のスプリットゲート型メモリセルを例示し、チャネル長方向に沿って切断したメモリセルの要部断面図を示す。

メモリセルＭＣは、例えばｐ型の単結晶シリコンからなる基板１の主面（デバイス形成面）の素子分離部で囲まれた活性領域に形成され、メモリセル選択用のｎＭＩＳ・ＦＥＴ（以下、単に選択用ｎＭＩＳと略す）Ｑｎｃと、メモリ用のｎＭＩＳ・ＦＥＴ（以下、単にメモリ用ｎＭＩＳと略す）Ｑｎｍとの２つのトランジスタを有している。このメモリセルＭＣのドレインＤおよびソースＳは、例えばｎ^-型の半導体領域２ａと、その半導体領域２ａよりも不純物濃度の高いｎ⁺型の半導体領域２ｂとを有する、いわゆるＬＤＤ（Lightly Doped Drain）構造をなしている。ｎ^-型の半導体領域２ａは、メモリセルＭＣのチャネル側に配置され、ｎ⁺型の半導体領域２ｂは、メモリセルＭＣのチャネル側からｎ^-型の半導体領域２ａ分だけ離れた位置に配置されている。

ドレインＤとソースＳとの間の基板１の主面には、選択用ｎＭＩＳＱｎｃのコントロールゲートＣＧとメモリ用ｎＭＩＳＱｎｍのメモリゲートＭＧとがチャネル幅方向に沿って走っており、その方向に沿って複数のメモリセルＭＣは基板１に形成された素子分離部を介して隣接している。コントロールゲートＣＧおよびメモリゲートＭＧは、例えばｎ型の低抵抗な多結晶シリコンからなり、コントロールゲートＣＧのゲート長は、例えば０.２μｍ程度、メモリゲートＭＧのゲート長は、例えば０.１μｍ程度である。

コントロールゲートＣＧと基板１との間には、例えば厚さ２〜３ｎｍ程度の薄い酸化シリコンからなるゲート絶縁膜３が設けられている。従って、素子分離部上およびゲート絶縁膜３を介した基板１上に複数のメモリセルＭＣに共通のコントロールゲートＣＧが配置されている。このゲート絶縁膜３下の基板１には、選択用ｎＭＩＳＱｎｃのしきい値電圧を調整するｐ型の半導体領域４が形成されている。この半導体領域４には、例えばボロンが導入されている。

一方、メモリゲートＭＧは、その一部がコントロールゲートＣＧ上に乗り上げており、コントロールゲートＣＧの上面および側面に設けられた絶縁膜５ｂ，５ｔおよび電荷蓄積層ＣＳＬなどにより、コントロールゲートＣＧとメモリゲートＭＧとの絶縁がなされている。また、絶縁膜５ｂ，５ｔおよび電荷蓄積層ＣＳＬを介した基板１上に複数のメモリセルＭＣに共通のメモリゲートＭＧが配置されている。この絶縁膜５ｂ下の基板１には、メモリ用ｎＭＩＳＱｎｍのしきい値電圧を調整するｎ型の半導体領域６が形成されている。この半導体領域６には、例えばヒ素またはリンが導入されている。

電荷蓄積層ＣＳＬは、その上下を絶縁膜５ｔと絶縁膜５ｂとに挟まれた状態で設けられており、例えば窒化シリコンからなり、その厚さは、例えば５０ｎｍ以下である。絶縁膜５ｂ，５ｔは、例えば酸化シリコン等からなり、絶縁膜５ｂの厚さは、例えば４〜５ｎｍ程度、絶縁膜５ｔの厚さは、例えば６ｎｍ程度である。絶縁膜５ｔを窒化シリコン（ＳｉＯＮ）で形成してもよい。また、絶縁膜５ｂ，５ｔをそれぞれ窒素を含有した酸化シリコン膜として形成することもできる。

選択用ｎＭＩＳＱｎｃおよびメモリ用ｎＭＩＳＱｎｍは絶縁膜７で覆われており、絶縁膜７上には第１層目のメタル配線Ｍ１が形成されている。絶縁膜７にはドレインＤに達するコンタクトホール８が形成されており、このコンタクトホール８の内部に埋め込まれたプラグ９を介してドレインＤと第１層目のメタル配線Ｍ１とが電気的に接続されている。メタル配線Ｍ１は、２次元格子状にメモリセルが配列されたメモリアレイにおいて、行方向に沿って走る信号線の１つであり、例えばビット線ＢＬとして機能する。さらに、第１層目のメタル配線Ｍ１上には絶縁膜１０を介して第２層目のメタル配線Ｍ２が形成されている。メタル配線Ｍ２は、上記メモリアレイにおいて、行方向と直交する列方向に沿って走る信号線の１つであり、例えばコントロールゲートＣＧまたはメモリゲートＭＧと電気的に接続されてゲート制御線として機能する。

図２に、本実施の形態１によるフラッシュメモリを構成するＮＯＲ型メモリアレイの回路図の一例を示し、図３に、このＮＯＲ型メモリアレイの平面レイアウト図の一例を示す。ここでは、ソースを共有する２つのメモリセルＭ００，Ｍ１０を例に挙げてメモリアレイ構成の詳細を説明するが、これら以外のソースを共有する２つのメモリセルについても同様である。

本実施の形態１によるメモリアレイ構成では、ソースＳを共有し、対称の位置にある２つのメモリセルＭ００およびメモリセルＭ１０に対して別個のビット線ＢＬ０およびビット線ＢＬ１をそれぞれ接続する。すなわち、メモリセルＭ００のドレインＤはビット線ＢＬ０に接続され、メモリセルＭ１０のドレインＤはビット線ＢＬ１に接続されて、１つのメモリセルＭ００（またはメモリセルＭ１０）が占有する領域（図３中、点線で囲んだ１つの領域）のチャネル幅方向（列方向）の幅（以下、単にセル幅と略す）ＭＣ_Wに対して２本のメタル配線（ビット線ＢＬ０およびビット線ＢＬ１）が配置される。

これに対し、２ワード分のメモリセルＭ００およびメモリセルＭ１０のコントロールゲートＣＧはチャネル幅方向に沿って走るコントロールゲート制御線ＣＧ０に接続されて同電位とし、メモリゲートＭＧはチャネル幅方向に沿って走るメモリゲート制御線ＭＧ０に接続されて同電位とし、ソースＳはチャネル幅方向に沿って走る共通ソース線ＳＬ０に接続されて同電位とする。これにより、１つのメモリセルＭ００（またはメモリセルＭ１０）が占有する領域（図３中、点線で囲んだ１つの領域）のチャネル長方向（行方向）の長さ（以下、単にセル長と略す）ＭＣ_Lの２倍に対して３本のメタル配線（コントロールゲート制御線ＣＧ０、メモリゲート制御線ＭＧ０および共通ソース線ＳＬ０）が配置される。すなわち、従来技術においては、ソースＳを共有し、対称の位置にある２つのメモリセルＭ００，Ｍ１０のそれぞれのコントロールゲートＣＧ０への給電を、２本のメタル配線で行わなければならなかったが、本実施の形態１によれば、これを１本のメタル配線で行うことができる。

セル幅ＭＣ_Wに対して２本のメタル配線を配置することにより、セル幅ＭＣ_Wは配線ピッチの２倍に制限されるが、メモリセルＭ００のビット線ＢＬ０とメモリセルＭ１０のビット線ＢＬ１とが分離されて、同時に記憶情報の読み出しが可能となるので、コントロールゲート制御線ＣＧ０を共通化することができる。その結果、メモリゲートＭＧ、コントロールゲートＣＧおよびソースＳのそれぞれにメタル配線によるシャントが必要な場合でも、セル長ＭＣ_Lをメタル配線の最小ピッチの１.５倍まで縮小することができる。

図４に、第１層目のメタル配線でビット線を構成し、第２層目のメタル配線でゲート制御線および共通ソース線を構成したＮＯＲ型メモリアレイの平面レイアウト図の一例を示す。

第１層目のメタル配線Ｍ１はチャネル長方向に沿って走り、ビット線ＢＬ_j、ＢＬ_j+1、…を構成する。隣接する２本のビット線（例えばビット線Ｂ_jとＢ_j+1、…）は、チャネル長方向に沿って配置された隣接する２つのメモリセル（例えばメモリセルＭ_n,mとＭ_(n+1),m、メモリセルＭ_(n+2),mとＭ_(n+3),m、…）のドレインＤにコンタクトホール８を通じて互いに交互に接続され、例えばメモリセルＭ_nm、Ｍ_(n+3),mドレインＤはビット線ＢＬ_jに接続され、メモリセルＭ_(n+1),m、Ｍ_(n+2),mのドレインＤはビット線ＢＬ_j+1に接続される。このように、第１層目のメタル配線Ｍ１をセル幅ＭＣ_Wに対して２本配置し、メタル配線Ｍ１の最小ピッチの２倍をセル幅ＭＣ_Wとして、メモリセルはレイアウトされる。

第２層目のメタル配線Ｍ２はチャネル幅方向に沿って走り、コントロールゲート制御線ＣＧ_i、ＣＧ_i+1、…、メモリゲート制御線ＭＧ_i、ＭＧ_i+1、…および共通ソース線ＳＬ_i、ＳＬ_i+1、…を構成する。ソースＳを共有し、対称の位置にある２つのメモリセル、例えばメモリセルＭ_n、_mとＭ_(n+1),m、メモリセルＭ_n、(_m+1)とＭ_(n+1),(m+1)、メモリセルＭ_n、(_m+2)とＭ_(n+1),(m+2)、メモリセルＭ_n、(_m+3)とＭ_(n+1),(m+3)、…が、コントロールゲート制御線ＣＧ_i、メモリゲート制御線ＭＧ_iおよび共通ソース線ＳＬ_iを共有することにより、第２層目のメタル配線Ｍ２はセル長ＭＣ_Lに対して１.５本の配置とすることができる。

すなわち、チャネル幅方向に沿って配置された２ワード（２行）分の複数のメモリセル、例えばｎ行のメモリセルＭ_n,m、Ｍ_n,(m+1)、Ｍ_n,(m+2)、Ｍ_n,(m+3)…のコントロールゲートＣＧと（ｎ＋１）行のメモリセルＭ_(n+1),m、Ｍ_(n+1),(m+1)、Ｍ_(n+1),(m+2)、Ｍ_(n+1),(m+3)…とコントロールゲートＣＧとを繋げ、コンタクトホールＣ１を通じてコントロールＣＧをコントロールゲート制御線ＣＧ_iに接続する。同様に、チャネル幅方向に沿って配置された２ワード（２行）分の複数のメモリセル、例えばｎ行のメモリセルＭ_n、_m、Ｍ_n,(m+1)、Ｍ_n、(_m+2)、Ｍ_n,(m+3)、…のメモリゲートＭＧと（ｎ＋１）行のメモリセルＭ_(n+1)、_m、Ｍ_(n+1),(m+1)、Ｍ_(n+1)、_(m+2)、Ｍ_(n+1),(m+3)、…のメモリゲートＭＧとを繋げ、コンタクトホールＣ２を通じてメモリゲートＭＧをメモリゲート制御線ＭＧ_iに接続する。さらに、チャネル幅方向に沿って配置された２ワード（２行）分の複数のメモリセル、例えばｎ行のメモリセルＭ_n、_m、Ｍ_n,(m+1)、Ｍ_n、(_m+2)、Ｍ_n,(m+3)、…および（ｎ＋１）行のメモリセルＭ_(n+1)、_m、Ｍ_(n+1),(m+1)、Ｍ_(n+1)、_(m+2)、Ｍ_(n+1),(m+3)、…が共有するソースＳをコンタクトホールＣ３を通して共通ソース線ＳＬｉに接続する。このように、第２層目のメタル配線Ｍ２をセル長ＭＣ_Lに対して１.５本配置し、メタル配線Ｍ２の最小ピッチの１.５倍をセル長ＭＣ_Lとして、メモリセルはレイアウトされる。

次に、本発明を提案するに先駆けて本発明者により検討されたビット線を共有するメモリアレイ構成について説明する。図５に、ソースを共有し、対称の位置にある２つのメモリセルにより構成され、さらにビット線を共有するＮＯＲ型メモリアレイの回路図の一例を示し、図６に、このＮＯＲ型メモリアレイの平面レイアウト図の一例を示す。ここでは、ビット線を共有する２つのメモリセルＭ００、Ｍ１０を例に挙げてメモリセル構成を説明するが、これら以外のビット線を共有する２つのメモリセルについても同様である。

２つのメモリセル、例えばＭ００，Ｍ１０においてビット線ＢＬ０を共有することにより、１つのメモリセルＭ００（またはメモリセルＭ１０）が占有する領域（図６中、点線で囲んだ１つの領域）のセル幅ＭＣ_Wに対して１本のメタル配線（ビット線ＢＬ０）が配置されるので、セル幅ＭＣ_Wはメタル配線の最小ピッチとすることができる。これに対し、コントロールゲートＣＧの共通化ができないため、１つのメモリセルＭ００（またはメモリセルＭ１０）が占有する領域（図６中、点線で囲んだ１つの領域）のセル長ＭＣ_Lの２倍の長さに対して４本のメタル配線（コントロール制御線ＣＧ０ｂ，ＣＧ０ｔ、メモリゲート制御線ＭＧ０および共通制御線ＳＬ０）が配置される。このため、コントロールゲートＣＧ、メタルゲートＭＧおよびソースＳの全てにメタル配線によるシャントを行うと、セル長ＭＣ_Lはメタル配線の最小ピッチの２倍必要となる。

ところで、不揮発性メモリにおいて、大きな読み出し電流を得て高速の読み出しを行うことによりクロック性能を向上させ、かつ記憶情報の書き換えの繰り返しによる読み出し電流の減少を補うことにより書き換えの信頼性を向上させるには、メモリセルのチャネル長をできるだけ短くすると同時にチャネル幅を広げる必要がある。

図５、６に示したビット線を共有するメモリアレイでは、前述したように、セル長ＭＣ_Lをメタル配線の最小ピッチの２倍よりも短くすることができないため、読み出し電流を増やすためにチャネル長を縮めても、セルサイズの縮小には繋がらない。また、読み出し電流の減少を補償するには、セル幅ＭＣ_Wをメタル配線の最小ピッチ以上とするしかなく、セルサイズも大きくなってしまう。これに対して、前述の図２〜４に記載した本実施の形態１のメモリアレイでは、セル幅ＭＣ_Wはメタル配線の最小ピッチの２倍となるが、メタル配線のセル長ＭＣ_Lをメタル配線の最小ピッチの１.５倍と短くすることができるので、セルサイズの増大を抑えながら読み出し電流を増やすことができる。従って、記憶情報の書き換えの性能を確保し、書き換えの信頼性を向上させるには、本実施の形態１のメモリアレイが有利であると考えられる。

次に、本実施の形態１のメモリアレイ構成におけるメモリセルの記憶情報の消去動作、書き込み動作および読み出し動作の一例を説明する。

メモリセルの記憶情報の消去動作は、選択ワードのメモリゲート制御線に高電圧（例えば１２Ｖ程度）を印加し、消去選択ビット線を回路の接地電位にして、電荷蓄積層に蓄えられた電子をメモリゲートに引き抜く。消去動作はメモリゲート制御線単位で行うことができて、選択ワードのメモリゲート制御線を共有する２ワード分のメモリセルを一括消去することができる。

メモリセルの記憶情報の書き込み動作は、選択ワードのメモリゲート制御線に高電圧（例えば１０Ｖ程度）を印加し、選択用ｎＭＩＳを導通（例えば選択ワードのコントロールゲート制御線＝選択レベル（例えば１.５Ｖ程度））させたうえで、選択ワードの共通ソース線に高電圧（例えば６Ｖ程度）を印加する。書き込み選択ビット線に書き込み電流源より所定のチャネル電流を流し、ソース側ホットエレクトロン注入により電荷蓄積層に電子を注入して書き込み状態を達成する。書き込み非選択ビット線には、例えば１.５Ｖ程度を印加して書き込み状態への遷移を抑制する。

メモリセルの記憶情報の読み出し動作は、読み出し選択ビット線を、例えば１Ｖ程度にプリチャージしておき、選択ワードのコントロールゲート制御線を、例えば１.５Ｖ程度としてメモリセルの選択用ｎＭＩＳを導通させて、ビット線の電位をセンスアンプで検出する。

これまで、不揮発性メモリセルとしてＭＯＮＯＳ構造のスプリットゲート型メモリセルを例示して、本実施の形態１を説明したが、本発明は、上記メモリセル以外の不揮発性メモリセル、例えばスプリット型浮遊ゲートメモリセルまたは１トランジスタ型浮遊ゲートメモリセルにも適用することができる。

図７に、本実施の形態１によるチャネル長方向に沿って切断したスプリット型浮遊ゲートメモリセルの要部断面図の一例、図８に、スプリット型浮遊ゲートメモリセルを適用したＮＯＲ型メモリアレイの回路図の一例を示す。

スプリット型浮遊ゲートメモリセルＭＣＦ１は、基板１の主面の活性領域に形成され、このメモリセルＭＣＦ１のドレインＤとソースＳとの間の基板１の主面上には、コントロールゲートＣＧと浮遊ゲートＦＧとがチャネル幅方向に沿って走っており、コントロールゲートＣＧの一部が浮遊ゲートＦＧ側に乗り上げている。また、前述の図２に示したスプリットゲート型メモリセルＭＣと同様に、チャネル幅方向に沿って複数のメモリセルＭＣＦ１は基板１に形成された素子分離部を介して隣接している。

コントロールゲートＣＧと基板１との間には、例えば酸化シリコンからなるゲート絶縁膜１１が設けられている。浮遊ゲートＦＧと基板１との間には、例えば酸化シリコンからなるトンネル絶縁膜１２が設けられている。さらに、浮遊ゲートＦＧの上面には、例えば酸化シリコンからなる絶縁膜１３、浮遊ゲートＦＧの側壁には、例えば酸化シリコンからなるサイドウォール１４が形成されており、絶縁膜１３およびサイドウォール１４によりコントロールゲートＣＧと浮遊ゲートＦＧとの絶縁がなされている。また、この浮遊ゲートＦＧは、例えば多結晶シリコン膜などの導電性膜で形成されている。また、コントロールゲートＣＧは、例えば多結晶シリコン膜などの導電性膜、もしくは多結晶シリコン膜などの導電性膜とタングステンシリサイド（ＷＳｉ）膜などのシリサイド層との積層膜によって形成されている。

このようなスプリット型浮遊ゲートメモリセルＭＣＦ１を用いたメモリアレイ構成においても、セル幅ＭＣ_Wに対して２本のメタル配線（例えばビット線ＢＬ０とＢＬ１、ビット線ＢＬ２とＢＬ３、…）を配置する。さらに、２ワード分のメモリセルのコントロールゲートＣＧをチャネル幅方向に沿って走るコントロールゲート制御線ＣＧ０，ＣＧ１…に接続して同電位とし、ソースＳをチャネル幅方向に沿って走る共通ソース線ＳＬ０，ＳＬ１…に接続して同電位とする。ソースＳを共有し、対称の位置にある２つのメモリセルがコントロールゲート制御線ＣＧ０，ＣＧ１…を共有することにより、セル長ＭＣ_Lに対して１本のメタル配線を配置することができる。これにより、コントロールゲートＣＧおよびソースＳのそれぞれにメタル配線によるシャントが必要な場合でも、セル長ＭＣ_Lをメタル配線の最小ピッチまで縮小することができる。

図９に、本実施の形態１によるチャネル長方向に沿って切断した１トランジスタ型浮遊ゲートメモリセルの要部断面図の一例、図１０に、１トランジスタ型浮遊ゲートメモリセルを適用したＮＯＲ型メモリアレイの回路図の一例を示す。

１トランジスタ型浮遊ゲートメモリセルＭＣＦ２は、基板１の主面の活性領域に形成され、このメモリセルＭＣＦ２のドレインＤとソースＳとの間の基板１の主面上には、下層を浮遊ゲートＦＧ、上層をコントロールゲートＣＧとした積層ゲートがチャネル幅方向に沿って走っている。また、前述の図２に示したスプリット型メモリセルＭＣと同様に、チャネル幅方向に沿って複数のメモリセルＭＣＦ２は基板１に形成された素子分離部を介して隣接している。

浮遊ゲートＦＧと基板１との間には、例えば酸化シリコンからなるトンネル絶縁膜１５が設けられている。さらに、浮遊ゲートＦＧの上面には、例えば酸化シリコンからなる層間絶縁膜１６が形成されており、層間絶縁膜１６によりコントロールゲートＣＧと浮遊ゲートＦＧとの絶縁がなされている。また、この浮遊ゲートＦＧは、例えば多結晶シリコン膜などの導電性膜で形成されている。また、コントロールゲートＣＧは、例えば多結晶シリコン膜などの導電性膜、もしくは多結晶シリコン膜などの導電性膜とタングステンシリサイド膜などのシリサイド層との積層膜によって形成されている。

このような１トランジスタ型浮遊ゲートメモリセルＭＣＦ２を用いたメモリアレイ構成においても、スプリット型浮遊ゲートメモリセルＭＣＦ１を用いたメモリアレイ構成と同様に、セル幅ＭＣ_Wに対して２本のメタル配線（例えばビット線ＢＬ０とＢＬ１、ビット線ＢＬ２とＢＬ３、…）を配置し、さらに、ソースＳを共有し、対称の位置にある２つのメモリセルがコントロールゲート制御線ＣＧ０，ＣＧ１…を共有することにより、セル長ＭＣ_Lに対して１本のメタル配線を配置することができる。これにより、コントロールゲートＣＧおよびソースＳのそれぞれにメタル配線によるシャントが必要な場合でも、セル長ＭＣ_Lをメタル配線の最小ピッチまで縮小することができる。

このように、本実施の形態１によれば、記憶情報を読み出す際の読み出し電流を補償するために、メモリセルのセル幅を相対的に大きくしても、メモリセルのセル長を相対的に小さくすることができるので、メモリセルサイズの増大を抑えて、記憶情報の書き換えの信頼性を向上させることができる。

（実施の形態２）
不揮発性メモリでは、必要な演算処理単位のデータ長に合わせて記憶情報を書き換えたいという要望から、１バイト単位での記憶情報の書き換えが採用されているが、ビット線をバイト毎に分割し、１バイト単位のデータ長毎にメモリセルを分離するスイッチ素子を接続する必要があり、メモリアレイの面積が相対的に大きくなるという課題がある。そこで、本発明者は、例えば１２８バイト（１０２４ビット）のようなワード線単位（１ページ）で記憶情報を読み出してラッチ（Latch）しておき、記憶情報を書き換えたバイトと共にワード線単位で記憶情報を書き込む手法（以下、擬似バイト書き換えと記す）を検討した。

まず、本発明者によって検討されたソースを共有し、対称の位置にある２つのメモリセルにより構成され、さらにビット線を共有するＮＯＲ型メモリアレイ（前述の図５参照）に擬似バイト書き換えを適用した場合を以下に説明する。図１１および図１２に、本発明者によって検討されたフラッシュメモリを構成するＮＯＲ型メモリアレイのラッチ回路を含む回路図の一例を示す。また、図１３に、図１１および図１２に示したＮＯＲ型メモリアレイにおける記憶情報書き換え処理の工程図の一例を示す。

ソースを共有するメモリセルでは、記憶情報を書き換える時にディスターブが加わるため、記憶情報の書き換え単位は最小でも２ワード単位で行う必要がある。そのため、擬似バイト書き換えでは、選択バイトを含む２ワード分の記憶情報を全て一旦読み出してラッチしておき、記憶情報を書き換えたバイトと共に２ワード分の記憶情報が書き込まれる。

本発明者によって検討されたＮＯＲ型メモリアレイでは、次に説明する工程により擬似バイト書き換えを行うことができる。まず、１行の第１選択ワードが繋がるコントロールゲート制御線ＣＧｎｂ（例えば図１１または図１２のコントロールゲート制御線ＣＧ０ｂ、ＣＧ１ｂ）をＯＮ状態として第１選択ワード上の全メモリセル（例えば１２８バイト）の記憶情報をセンスして第１ラッチ回路ＬＡＴｂへセットした後（工程１）、同様に、１行の第２選択ワードが繋がるコントロールゲート制御線ＣＧｎｔ（例えば図１１または図１２のコントロールゲート制御線ＣＧ０ｔ、ＣＧ１ｔ）をＯＮ状態として第２選択ワード上の全メモリセル（例えば１２８バイト）の記憶情報をセンスして第２ラッチ回路ＬＴＡｔへセットする（工程２）。次に、第１ラッチ回路ＬＡＴｂおよび第２ラッチ回路ＬＡＴｔの内、選択バイトを書き換えデータに応じてセットした後（工程３）、メモリゲート制御線ＭＧｎｔ（例えば図１１または図１２のメモリゲート制御線ＭＧ０、ＭＧ１）および共通ソース線ＳＬｎ（例えば図１１または図１２の共通ソース線ＳＬ０、ＳＬ１）へ消去処理に必要な電圧を印加して、第１および第２選択ワード上の全メモリセルの記憶情報を消去する（工程４）。次に、コントロールゲート制御線ＣＧｎｂ、ＣＧｎｔ、メモリゲート制御線ＭＧｎおよび共通ソース線ＳＬｎへ書き込み処理に必要な電圧を印加し、各ビット線ＢＬｎに第１ラッチ回路ＬＡＴｂのデータに応じた電圧を印加して第１選択ワード上の全メモリセルへ記憶情報を書き込んだ後（工程５）、同様に、コントロールゲート制御線ＣＧｎｂ、ＣＧｎｔ、メモリゲート制御線ＭＧｎおよび共通ソース線ＳＬｎへ書き込み処理に必要な電圧を印加し、各ビット線ＢＬｎに第２ラッチ回路ＬＡＴｔのデータに応じた電圧を印加して第２選択ワード上の全メモリセルへ記憶情報を書き込む（工程６）。

このように、ビット線ＢＬｎを共有する図１１および図１２に示すＮＯＲ型メモリアレイに擬似バイト書き換えを採用した場合には、１ビット線ＢＬｎあたり２個の第１および第２ラッチ回路ＬＡＴｂ，ＬＡＴｔを用意し、２サイクルに分けて２ワードの記憶情報を読み出し、同様に２サイクルに分けて２ワードへ記憶情報を書き込まなくてはならない。このため、記憶情報の書き換えに多大な時間を要し、また、回路制御が複雑となることから周辺回路が大きくなってしまう。

次に、前記実施の形態１のソースを共有し、対称の位置にある２つのメモリセルにより構成されたＮＯＲ型メモリアレイ（前述の図２参照）に擬似バイト書き換えを適用した場合を以下に説明する。図１４に、本実施の形態２によるフラッシュメモリを構成するＮＯＲ型メモリアレイのラッチ回路を含む回路図の一例を示す。また、図１５に、図１４に示したＮＯＲ型メモリアレイにおける記憶情報書き換え処理の工程図の一例を示す。

本実施の形態２によるＮＯＲ型メモリアレイでは、次に説明する工程により擬似バイト書き換えを行うことができる。まず、第１および第２選択ワードが繋がるコントロール制御線ＣＧｎ（例えば図１４のコントロールゲート制御線ＣＧ０、ＣＧ１）をＯＮ状態として第１および第２選択ワード上の全メモリセルの記憶情報をセンスしてラッチ回路ＬＡＴへセットする（工程１）。次に、ラッチ回路ＬＡＴの内、選択バイトを書き換えデータに応じてセットした後（工程２）、メモリゲート制御線ＭＧｎ（例えば図１４のメモリゲート制御線ＭＧ０、ＭＧ１）および共通ソース線ＳＬｎ（例えば図１４の共通ソース線ＳＬ０、ＳＬ１）へ消去処理に必要な電圧を印加して、第１および第２選択ワード上の全メモリセルの記憶情報を消去する（工程３）。次に、コントロールゲート制御線ＣＧｎ、メモリゲート制御線ＭＧｎおよび共通ソース線ＳＬｎへ書き込み処理に必要な電圧を印加し、各ビット線ＢＬｎにラッチ回路ＬＡＴのデータに応じた電圧を印加して第１および第２選択ワード上の全メモリセルへ記憶情報を書き込む（工程４）。

このように、ビット線ＢＬｎを共有しない図１４に示すＮＯＲ型メモリアレイに擬似バイト書き換えを採用した場合は、各ビット線ＢＬｎに１個のラッチ回路ＬＡＴを設けることにより、２ワードの記憶情報を同時に読み出し、２ワードへ記憶情報を同時に書き込むことができる。従って、ソースＳを共有する２ワード上に配置されるメモリセルを１ページとしてページ一括書き換えを行うことができる。

記憶情報の書き換え時に印加する高電圧は選択ページの共通ソース線ＳＬｎとメモリゲート制御線ＭＧｎのみで、非選択ページ上のメモリセルには高電圧は印加されない。そのため非選択ページ上のメモリセルには書き換えディスターブがかからず、ページ一括書き換えが実現できる。また、１ページ（２ワード）上のメモリセル全てに独立にビット線ＢＬｎが接続されており、１回の操作で読み出しまたは書き込みができるので、前述の図１１および図１２に示したＮＯＲ型メモリアレイに擬似バイト書き換えを適用した場合よりも記憶情報の書き換え時間を短縮することができる。また、１ページ（２ワード）分の記憶情報をラッチして書き戻すためのラッチ回路ＬＡＴを２重に設ける必要がないので、回路制御が単純となり、前述の図１１および図１２に示したＮＯＲ型メモリアレイに擬似バイト書き換えを適用した場合よりも周辺回路を小さくすることができる。

次に、本実施の形態２による不揮発性メモリを搭載したＩＣカードについて説明する。図１６に、接触インタフェース形式のＩＣカードの外観図の一例を示し、図１７に、ＩＣカードに埋め込まれるマイクロコンピュータの構成図の一例を示す。

ＩＣカード２０は、合成樹脂からなるカード基板２１とこれに埋め込まれたマイクロコンピュータＭＣＰとから構成され、カード基板２１には、特に制限されないが、電極パターンによって形成された端子２２が表面に露出し、電極パターンにはマイクロコンピュータに対応する外部端子が結合される。

マイクロコンピュータＭＣＰは、例えばＩＣカードマイコンと称され、単結晶シリコンなどの１個の半導体基板または半導体チップにＣＭＯＳ（Complementary Metal Oxide Semiconductor）デバイスに例示される半導体集積回路製造技術によって形成される。マイクロコンピュータＭＣＰは、不揮発性メモリモジュール２３、ＲＡＭ（Random Access Memory）２４、ＣＰＵ２５、コプロセッサ２６、入出力ポート２７、データバス２８、アドレスバス２９およびシステムコントロールユニット３０などによって構成される。

不揮発性メモリモジュール２３は、入出力データの暗号化に利用する暗号鍵または個人を特定するために用いられるＩＤ（Identification Data）情報などのデータ、さらにはＣＰＵが処理するプログラムなどを格納するのに用いられ、例えば前述の図１５に示したメモリアレイを有するフラッシュメモリからなる。このフラッシュメモリは２ワードに配置されるメモリセルを１ページとするページ一括書き換えが行われる。

ＲＡＭ２４はＣＰＵのワーク領域または記憶情報の一時記憶領域であり、例えばＳＲＡＭ（Static Random Access Memory）またはＤＲＡＭ（Dynamic Random Access Memory）からなる。ＣＰＵ２５は不揮発性メモリモジュールから命令をフェッチし、フェッチした命令をデコードし、デコード結果に基づいてオペランドフェッチまたはデータ演算を行う。コプロセッサ２６はＲＳＡ暗号演算または楕円曲線暗号演算における余剰乗算処理などをＣＰＵに代わって行うプロセッサユニットである。入出力ポート２７は２ビットの入出力端子を有し、記憶情報の入出力と外部割り込み信号の入力に兼用される。入出力ポートはデータバス２８に結合され、データバス２８にはＣＰＵ２５、タイマ３１、不揮発性メモリモジュール２３、ＲＡＭ２４およびコプロセッサ２６が接続される。マイクロコンピュータＭＣＰにおいてＣＰＵ２５がバスマスタモジュールとされ、タイマ３１、不揮発性メモリモジュール２３、ＲＡＭ２４およびコプロセッサ２６に接続されるアドレスバス２９にアドレス信号の出力を可能にさせる。システムコントロールユニット３０はマイクロコンピュータＭＣＰの動作モードの制御および割り込み制御を行い、さらに暗号鍵の生成に利用する乱数発生ロジックを有する。

また、ＲＥＳ／はマイクロコンピュータＭＣＰに対するリセット信号である。マイクロコンピュータＭＣＰはリセット信号ＲＥＳ／によってリセット動作が指示されると、内部が初期化され、ＣＰＵ２５は不揮発性メモリモジュール２３のプログラムの先頭番地から命令実行を開始する。クロック生成回路は外部クロック信号ＣＬＫを受けて内部クロック信号ＣＫを生成する。マイクロコンピュータＭＣＰは内部クロック信号ＣＫに同期動作される。

ＣＰＵ２５は、例えば３２ビットＲＩＳＣ（Reduced Instruction Set Computer）であり、３２ビット単位で演算処理が可能にされ、３２ビットの汎用レジスタ、３２ビットの算術論理演算器などを有し、データバス２８は３２ビットとされる。従って、ＣＰＵ２５の命令セットに含まれるデータ転送命令または演算命令のほとんどは、３２ビット単位で記憶情報が処理される。

なお、本実施の形態２では、接触インタフェース形式のＩＣカードに不揮発性メモリを適用した場合について説明したが、例えばアンテナと上記マイクロコンピュータＭＣＰとが埋め込まれた非接触インタフェース形式のＩＣカードにも適用することができる。

このように、本実施の形態２によれば、１回の操作で、ソースを共有する２ワード上に配置されたメモリセル全てを一括して書き換えることができるので、不揮発性メモリの記憶情報の書き換え時間を相対的に短くすることができる。また、ビット線に設けられるラッチ回路を１つとすることができるので、回路制御が単純となり、不揮発性メモリの周辺回路を相対的に小さくすることができる。さらに、このような不揮発性メモリを半導体装置、例えばモジュールに搭載することにより、動作速度の高速化および小型化を実現することのできるマイクロコンピュータ、さらにはＩＣカードを提供することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

前記実施の形態では、フラッシュメモリを採用した不揮発性メモリに適用した場合について説明したが、例えば擬似バイト書き換え型のＥＥＰＲＯＭにも適用することができる。また、例えばメモリアレイのワード上の配置されるデータ長を１０２４ビットとしたが、これに限定されず、３２ビット、６４ビットなどであってもよい。

本発明は、マイクロコンピュータおよびＩＣカード等に広く適用することができる。

本実施の形態１によるフラッシュメモリに採用された不揮発性メモリセルの要部断面図の一例である。 図１の不揮発性メモリセルを用いてフラッシュメモリを構成した場合のＮＯＲ型メモリアレイの回路図の一例である。 本実施の形態１であるＮＯＲ型メモリアレイの平面レイアウト図の一例である。 本実施の形態１であるＮＯＲ型メモリアレイの平面レイアウト図の一例である。 本発明者らによって検討されたＮＯＲ型メモリアレイの回路図の一例である。 本発明者らによって検討されたＮＯＲ型メモリアレイの平面レイアウト図の一例である。 本実施の形態１によるフラッシュメモリに採用された不揮発性メモリセルの要部断面図の他の第１例である。 図７の不揮発性メモリセルを用いてフラッシュメモリを構成した場合のＮＯＲ型メモリアレイの回路図の一例である。 本実施の形態１によるフラッシュメモリに採用された不揮発性メモリセルの要部断面図の他の第２例である。 図９の不揮発性メモリセルを用いてフラッシュメモリを構成した場合のＮＯＲ型メモリアレイの回路図の一例である。 本発明者によって検討されたＮＯＲ型メモリアレイのラッチ回路を含む回路図の一例である。 本発明者によって検討されたＮＯＲ型メモリアレイのラッチ回路を含む回路図の他の例である。 図１１および図１２に示したＮＯＲ型メモリアレイにおける記憶情報書き換え処理の工程図の一例である。 本実施の形態２によるＮＯＲ型メモリアレイのラッチ回路を含む回路図の一例である。 図１４に示したＮＯＲ型メモリアレイにおける記憶情報書き換え処理の工程図の一例である。 本実施の形態２による接触インタフェース形式のＩＣカードの外観図の一例である。 本実施の形態２によるＩＣカードに埋め込まれるマイクロコンピュータの構成図の一例である。

符号の説明

１ 基板
２ａ 半導体領域
２ｂ 半導体領域
３ ゲート絶縁膜
４ 半導体領域
５ｂ 絶縁膜
５ｔ 絶縁膜
６ 半導体領域
７ 絶縁膜
８ コンタクトホール
９ プラグ
１０ 絶縁膜
１１ ゲート絶縁膜
１２ トンネル絶縁膜
１３ 絶縁膜
１４ サイドウォール
１５ トンネル絶縁膜
１６ 層間絶縁膜
２０ ＩＣカード
２１ カード基板
２２ 端子
２３ 不揮発性メモリモジュール
２４ ＲＡＭ
２５ ＣＰＵ
２６ コプロセッサ
２７ 入出力ポート
２８ データバス
２９ アドレスバス
３０ システムコントロールユニット
３１ タイマ
ＢＬ ビット線
ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３、… ビット線
ＢＬ_j、ＢＬ_j+1、… ビット線
ＢＬｎ ビット線
Ｃ１、Ｃ２、Ｃ３ コンタクトホール
ＣＧ コントロールゲート
ＣＧ０、ＣＧ１、… コントロールゲート制御線
ＣＧ０ｂ、ＣＧ０ｔ コントロールゲート制御線
ＣＧ１ｂ、ＣＧ１ｔ コントロールゲート制御線
ＣＧ_i、ＣＧ_i+1、… コントロールゲート制御線
ＣＧｎ、ＣＧｎｂ、ＣＧｎｔ コントロールゲート制御線
ＣＳＬ 電荷蓄積層
Ｄ ドレイン
ＦＧ 浮遊ゲート
ＬＡＴ ラッチ回路
ＬＡＴｂ 第１ラッチ回路
ＬＡＴｔ 第２ラッチ回路
Ｍ００、Ｍ１０ メモリセル
Ｍ１、Ｍ２ メタル配線
ＭＣ メモリセル
ＭＣＦ１、ＭＣＦ２ メモリセル
ＭＣＰ マイクロコンピュータ
ＭＣ_L セル長
ＭＣ_W セル幅
ＭＧ メモリゲート
ＭＧ０、ＭＧ１ メモリゲート制御線
ＭＧ_i、ＭＧ_i+1、… メモリゲート制御線
ＭＧｎ メモリゲート
Ｍ_n,m、Ｍ_(n+1),m、Ｍ_(n+2),m、Ｍ_(n+3),m、… メモリセル
Ｍ_n,(m+1)、Ｍ_n,(m+2)、Ｍ_n,(m+3)、… メモリセル
Ｍ_(n+1),(m+1)、Ｍ_(n+1),(m+2)、Ｍ_(n+1),(m+3)、… メモリセル
Ｑｎｃ 選択用ｎＭＩＳ
Ｑｎｍ メモリ用ｎＭＩＳ
Ｓ ソース
ＳＬ０、ＳＬ１、… 共通ソース線
ＳＬ_i、ＳＬ_i+1、… 共通ソース線
ＳＬｎ 共通ソース線

Claims (18)

1. 複数の不揮発性メモリセルが２次元格子状に配列されたメモリアレイを備える半導体装置であって、
   前記メモリアレイは、
   半導体基板上に形成された第１電荷蓄積層を有する第１不揮発性メモリセルと、
   前記半導体基板上に形成された第２電荷蓄積層を有し、かつ、第１方向において前記第１不揮発性メモリセルと隣接して配置された第２不揮発性メモリセルと、
   前記第１不揮発性メモリセルと前記第２不揮発性メモリセルとに挟まれるように前記半導体基板に形成されたソース領域と、
   前記ソース領域に電気的に接続し、前記第１方向と直交する第２方向に延在するソース線と、
   前記第１不揮発性メモリセルのドレイン領域に電気的に接続し、前記第１方向に延在する第１ビット線と、
   前記第２不揮発性メモリセルのドレイン領域に電気的に接続し、前記第１方向に延在する第２ビット線と、
   前記第２方向に延在する前記第１不揮発性メモリセルの第１ゲート電極と、
   前記第２方向に延在する前記第２不揮発性メモリセルの第２ゲート電極とを有し、
   前記第１ゲート電極と前記第２ゲート電極とは、同電位となるように接続されていることを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、
   前記第１不揮発性メモリセルの前記第１ゲート電極は、前記第１電荷蓄積層上に形成された第１メモリゲートと、前記半導体基板上に、第１ゲート絶縁膜を介して形成された第１コントロールゲートとを有し、
   前記第２不揮発性メモリセルの前記第２ゲート電極は、前記第２電荷蓄積層上に形成された第２メモリゲートと、前記半導体基板上に、第２ゲート絶縁膜を介して形成された第２コントロールゲートとを有することを特徴とする半導体装置。
3. 請求項２記載の半導体装置において、
   前記第１コントロールゲートは、前記第２コントロールゲートと同電位とされ、前記第１メモリゲートは、前記第２メモリゲートと同電位とされていることを特徴とする半導体装置。
4. 請求項２または３記載の半導体装置において、
   前記第１および第２コントロールゲートと、前記第１および第２メモリゲートは、それぞれ前記第２方向に延在していることを特徴とする半導体装置。
5. 請求項２〜４のいずれか１項に記載の半導体装置において、
   前記第１および第２電荷蓄積層は、窒化シリコン膜からなることを特徴とする半導体装置。
6. 請求項１記載の半導体装置において、
   前記第１および第２電荷蓄積層は、多結晶シリコン膜からなることを特徴とする半導体装置。
7. 請求項１〜６のいずれか１項に記載の半導体装置において、
   前記メモリアレイは、ＮＯＲ型であることを特徴とする半導体装置。
8. 請求項１〜７のいずれか１項に記載の半導体装置において、
   前記第１および第２ビット線の各々に１つのラッチ回路が接続されることを特徴とする半導体装置。
9. 請求項１〜８のいずれか１項に記載の半導体装置において、
   前記第１および第２ビット線は、前記第１および第２不揮発性メモリセルよりも上層の第１層目のメタル配線で構成されていることを特徴とする半導体装置。
10. 複数の不揮発性メモリセルが２次元格子状に配列されたメモリアレイを備える半導体装置であって、
    前記メモリアレイは、
    半導体基板上に、第１方向に沿って隣接して配置された第１電荷蓄積層を有する第１不揮発性メモリセル、第２電荷蓄積層を有する第２不揮発性メモリセル、第３電荷蓄積層を有する第３不揮発性メモリセル、および第４電荷蓄積層を有する第４不揮発性メモリセルと、
    前記第１方向に延在する第１および第２ビット線と、
    前記第１方向と直交する第２方向に延在する第１および第２ソース線と、
    前記第２方向に延在する第１、第２、第３および第４ゲート電極とを有し、
    前記第２不揮発性メモリセルは前記第１および第３不揮発性メモリセルと隣接して配置されており、
    前記第３不揮発性メモリセルは前記第２および第４不揮発性メモリセルと隣接して配置されており、
    前記第１、第２、第３および第４不揮発性メモリセルは、前記第１、第２、第３および第４ゲート電極をそれぞれ有し、
    前記第１ソース線は、前記第１不揮発性メモリセルと前記第２不揮発性メモリセルとに挟まれるように前記半導体基板に形成された第１ソース領域と電気的に接続しており、
    前記第２ソース線は、前記第３不揮発性メモリセルと前記第４不揮発性メモリセルとに挟まれるように前記半導体基板に形成された第２ソース領域と電気的に接続しており、
    前記第１ビット線は、前記第２および第３不揮発性メモリセルのそれぞれのドレイン領域と電気的に接続しており、
    前記第２ビット線は、前記第１および第４不揮発性メモリセルのそれぞれのドレイン領域と電気的に接続しており、
    前記第１ゲート電極と前記第２ゲート電極とは、同電位となるように接続されており、
    前記第３ゲート電極と前記第４ゲート電極とは、同電位となるように接続されていることを特徴とする半導体装置。
11. 請求項１０記載の半導体装置において、
    前記第１不揮発性メモリセルの前記第１ゲート電極は、前記第１電荷蓄積層上に形成された第１メモリゲートと、前記半導体基板上に、第１ゲート絶縁膜を介して形成された第１コントロールゲートとを有し、
    前記第２不揮発性メモリセルの前記第２ゲート電極は、前記第２電荷蓄積層上に形成された第２メモリゲートと、前記半導体基板上に、第２ゲート絶縁膜を介して形成された第２コントロールゲートとを有し、
    前記第３不揮発性メモリセルの前記第３ゲート電極は、前記第３電荷蓄積層上に形成された第３メモリゲートと、前記半導体基板上に、第３ゲート絶縁膜を介して形成された第３コントロールゲートとを有し、
    前記第４不揮発性メモリセルの前記第４ゲート電極は、前記第４電荷蓄積層上に形成された第４メモリゲートと、前記半導体基板上に、第４ゲート絶縁膜を介して形成された第４コントロールゲートとを有することを特徴とする半導体装置。
12. 請求項１１記載の半導体装置において、
    前記第１コントロールゲートは、前記第２コントロールゲートと同電位とされ、前記第１メモリゲートは、前記第２メモリゲートと同電位とされ、
    前記第３コントロールゲートは、前記第４コントロールゲートと同電位とされ、前記第３メモリゲートは、前記第４メモリゲートと同電位とされていることを特徴とする半導体装置。
13. 請求項１１または１２記載の半導体装置において、
    前記第１、第２、第３および第４コントロールゲートと、前記第１、第２、第３および第４メモリゲートは、それぞれ前記第２方向に延在していることを特徴とする半導体装置。
14. 請求項１１〜１３のいずれか１項に記載の半導体装置において、
    前記第１、第２、第３および第４電荷蓄積層は、それぞれ窒化シリコン膜からなることを特徴とする半導体装置。
15. 請求項１０記載の半導体装置において、
    前記第１、第２、第３および第４電荷蓄積層は、それぞれ多結晶シリコン膜からなることを特徴とする半導体装置。
16. 請求項１０〜１５のいずれか１項に記載の半導体装置において、
    前記メモリアレイは、ＮＯＲ型であることを特徴とする半導体装置。
17. 請求項１０〜１６のいずれか１項に記載の半導体装置において、
    前記第１および第２ビット線の各々に１つのラッチ回路が接続されることを特徴とする半導体装置。
18. 請求項１０〜１７のいずれか１項に記載の半導体装置において、
    前記第１および第２ビット線は、前記第１、第２、第３および第４不揮発性メモリセルよりも上層の第１層目のメタル配線で構成されていることを特徴とする半導体装置。

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