KR100677802B1 - 플로팅 게이트 및 컨트롤 게이트를 각각 갖는 ｍｏｓ트랜지스터를 포함하는 반도체 기억 장치, 그 제어 방법과,이를 포함하는 메모리 카드 - Google Patents

플로팅 게이트 및 컨트롤 게이트를 각각 갖는 ｍｏｓ트랜지스터를 포함하는 반도체 기억 장치, 그 제어 방법과,이를 포함하는 메모리 카드 Download PDF

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Abstract

반도체 기억 장치는, 메모리 셀; 기입용 비트선, 판독용 비트선; 래치 회로, n 채널 MOS 트랜지스터; 및 전압 설정 회로를 포함한다. 메모리 셀은, 전하 축적층과 제어 게이트를 구비하는 제1 MOS 트랜지스터를 포함하고, FN 터널링에 의한 전하 축적층과의 전자의 수수에 의해서 데이터의 기입이 행해진다. 기입용 비트선 및 판독용 비트선에는 복수의 제1 MOS 트랜지스터를 공통 접속한다. 래치 회로는 기입용 비트선에 대응하여 설치되고, 메모리 셀에의 기입 데이터를 보유한다. n 채널 MOS 트랜지스터는 데이터 래치 동작 시에 "1" 데이터를 래치 회로로 전송한다. 전압 설정 회로는 판독 동작 시에 기입용 비트선에 "0" 데이터에 따른 전위를 공급한다. 데이터 래치 동작 시에, "0" 데이터를 기입할 메모리 셀에 접속된 기입용 비트에 대응하는 래치 회로는, 판독 동작 시에 해당 기입용 비트선에 공급된 전위를 래치한다.
메모리 셀, 기입용 비트선, 판독용 비트선, 래치 회로, n 채널 MOS 트랜지스터, 전압 설정 회로

Description

플로팅 게이트 및 컨트롤 게이트를 각각 갖는 ＭＯＳ 트랜지스터를 포함하는 반도체 기억 장치, 그 제어 방법과, 이를 포함하는 메모리 카드{A SEMICONDUCTOR MEMORY DEVICE WITH MOS TRANSISTORS, EACH INCLUDING A FLOATING GATE AND A CONTROL GATE, CONTROL METHOD THEREOF AND A MEMORY CARD INCLUDING THE SAME}
도 1은 본 발명의 제1 실시예에 따른 플래시 메모리의 블록도.
도 2는 본 발명의 제1 실시예에 따른 플래시 메모리의 일부 영역의 회로도.
도 3은 본 발명의 제1 실시예에 따른 플래시 메모리가 구비하는 기입 회로, 스위치군, 및 데이터 인풋 버퍼의 회로도.
도 4는 본 발명의 제1 실시예에 따른 플래시 메모리가 구비하는 메모리 셀 어레이의 일부 영역의 평면도.
도 5는 도 4에서의 5-5선을 따라 절취한 단면도.
도 6은 도 4에서의 6-6선을 따라 절취한 단면도.
도 7은 본 발명의 제1 실시예에 따른 플래시 메모리의 판독 동작, 데이터 래치 동작, 및 기입 동작의 플로우차트.
도 8은 본 발명의 제1 실시예에 따른 플래시 메모리의 판독 동작, 데이터 래치 동작, 및 기입 동작에서의 각종 신호의 타이밍차트.
도 9는 본 발명의 제1 실시예에 따른 플래시 메모리의 일부 영역의 회로도로 서, 판독 동작 시의 모습을 도시하는 도면.
도 10은 본 발명의 제1 실시예에 따른 플래시 메모리의 일부 영역의 회로도로서, 데이터 래치 동작 시의 모습을 도시하는 도면.
도 11은 본 발명의 제1 실시예에 따른 플래시 메모리의 일부 영역의 회로도로서, 기입 동작 시의 모습을 도시하는 도면.
도 12는 본 발명의 제1 실시예에 따른 플래시 메모리의 일부 영역의 회로도로서, 기입 동작 시의 모습을 도시하는 도면.
도 13은 본 발명의 제1 실시예에 따른 플래시 메모리의 일부 영역의 회로도로서, 소거 동작 시의 모습을 도시하는 도면.
도 14는 본 발명의 제2 실시예에 따른 플래시 메모리의 블록도.
도 15는 본 발명의 제2 실시예에 따른 플래시 메모리의 데이터 래치 동작의 플로우차트.
도 16은 본 발명의 제2 실시예에 따른 플래시 메모리의 일부 영역의 회로도로서, 데이터 래치 동작 시의 모습을 도시하는 도면.
도 17은 본 발명의 제3 실시예에 따른 플래시 메모리를 구비한 LSI의 블록도.
도 18은 NAND형 플래시 메모리의 블록도.
도 19는 3Tr-NAND형 플래시 메모리의 블록도.
도 20은 본 발명의 제1 내지 제3 실시예의 제1 변형예에 따른 플래시 메모리의 일부 영역의 회로도.
도 21은 본 발명의 제1 내지 제3 실시예의 제2 변형예에 따른 플래시 메모리의 일부 영역의 회로도.
도 22는 본 발명의 제1 내지 제3 실시예의 제3 변형예에 따른 플래시 메모리의 일부 영역의 회로도.
도 23, 도 24는 본 발명의 제1 내지 제3 실시예의 제4 변형예에 따른 플래시 메모리의 일부 영역의 회로도.
도 25는 본 발명의 제1 내지 제3 실시예의 제5 변형예에 따른 플래시 메모리의 일부 영역의 회로도.
도 26은 본 발명의 제1 내지 제3 실시예에 따른 플래시 메모리를 구비한 메모리 카드의 블록도.
도 27은 본 발명의 제1 내지 제3 실시예에 따른 플래시 메모리를 구비한 메모리 카드의 블록도.
도 28은 본 발명의 제1 내지 제3 실시예에 따른 플래시 메모리를 구비한 메모리 카드 및 카드 홀더의 외관도.
도 29는 본 발명의 제1 내지 제3 실시예에 따른 플래시 메모리를 구비한 메모리 카드를 접속하는 접속 장치의 외관도.
도 30은 본 발명의 제1 내지 제3 실시예에 따른 플래시 메모리를 구비한 메모리 카드를 접속하는 접속 장치의 외관도.
도 31은 본 발명의 제1 내지 제3 실시예에 따른 플래시 메모리를 구비한 IC 카드의 외관도.
도 32는 본 발명의 제1 내지 제3 실시예에 따른 플래시 메모리를 구비한 IC 카드의 블록도.
<도면의 주요 부분에 대한 부호의 설명>
20 : 메모리 셀 어레이
30 : 기입용 셀렉터
40 : 기입 금지용 셀렉터
50 : 판독용 셀렉터
60 : 기입용 디코더
70 : 셀렉트 게이트 디코더
80 : 셀렉터 제어 회로
90 : 컬럼 디코더
100 : 기입 회로
120 : 소스선 드라이버
130 : 어드레스 버퍼
140 : 기입 금지 전압 공급 회로
150 : 스위치군
180 : 데이터 인풋 버퍼
[문헌 1] Wei-Hua Liu 저, "A2-Transistor Source-select(2TS) Flash EEPROM for 1.8V-Only Application", Non-Volatile Semiconductor Memory Workshop 4.1, 1997년
[문헌 2] 일본특허공개 평9-180453호 공보
<관련 출원의 상호 참조>
본 출원은 2004년 4월 23일자로 출원된 일본특허출원 제2004-128156호를 기초 출원으로 하여 우선권에 대한 권리를 주장하며, 상기 일본특허출원의 모든 내용은 본 명세서에 참조로서 인용되어 있다.
본 발명은, 반도체 기억 장치 및 그 제어 방법에 관한 것이다. 예를 들면, 플로팅 게이트와 컨트롤 게이트를 갖는 MOS 트랜지스터를 포함하는 불휘발성 반도체 기억 장치에 관한 것이다.
종래부터, 불휘발성 반도체 메모리로서, NOR형 플래시 메모리나 NAND형 플래시 메모리가 알려져 있고, 널리 사용되고 있다.
최근에는, NOR형 플래시 메모리와 NAND형 플래시 메모리의 양자의 장점을 겸비한 플래시 메모리가, 예를 들면 문헌 1에 제안되어 있다. 이 플래시 메모리는, 2개의 MOS 트랜지스터를 포함하는 메모리 셀을 구비하고 있다(이하, 2Tr 플래시 메모리라고 칭함). 이러한 메모리 셀에서는, 불휘발성 기억부로서 기능하는 한쪽 MOS 트랜지스터가 컨트롤 게이트와 플로팅 게이트를 구비한 구조를 갖고, 비트선에 접속되어 있다. 다른 쪽 MOS 트랜지스터는 소스선에 접속되고, 메모리 셀의 선택 용으로서 이용된다.
상기한 바와 같은 2Tr 플래시 메모리를 비롯한 불휘발성 반도체 기억 장치는, 기입 데이터를 보유하는 기입 회로를 갖고 있다. 반도체 메모리에 설치되는 기입 회로에 대해서는 문헌 2에 기재가 있다. 그러나, 기입 회로의 회로 사이즈는 비교적 크고, 이 때문에 LSI의 소형화가 곤란하였다.
본 발명의 일 특성에 따른 반도체 기억 장치는, 전하 축적층과 제어 게이트를 구비하는 제1 MOS 트랜지스터를 포함하고, FN 터널링에 의한 상기 전하 축적층과의 전자의 수수에 의해서 데이터의 기입이 행해지는 복수의 메모리 셀;
각각에 복수의 상기 제1 MOS 트랜지스터의 전류 경로의 일단이 전기적으로 접속된 복수의 기입용 비트선;
각각에 복수의 상기 제1 MOS 트랜지스터의 전류 경로의 일단이 전기적으로 접속된 복수의 판독용 비트선;
상기 기입용 비트선에 대응하여 설치되고, 상기 메모리 셀에의 기입 데이터를 보유하는 래치 회로;
데이터 래치 동작 시에, "1" 데이터를 상기 래치 회로로 전송하는 n 채널 MOS 트랜지스터; 및
판독 동작 시에, 상기 기입용 비트선에 "0" 데이터에 따른 전위를 공급하는 전압 설정 회로
를 포함하고,
상기 데이터 래치 동작 시에, "0" 데이터를 기입할 상기 메모리 셀에 접속된 상기 기입용 비트에 대응하는 상기 래치 회로는, 상기 판독 동작 시에 해당 기입용 비트선에 공급된 전위를 래치하는 것을 특징으로 한다.
본 발명의 일 특성에 따른 반도체 기억 장치의 제어 방법은, 전하 축적층과 제어 게이트를 구비하는 제1 MOS 트랜지스터를 포함하는 메모리 셀을 복수 구비하고, FN 터널링에 의한 상기 전하 축적층과의 전자의 수수에 의해서 데이터의 기입을 행하는 반도체 기억 장치의 제어 방법으로서,
복수의 상기 제1 MOS 트랜지스터의 전류 경로의 일단을 공통 접속하는 기입용 비트선의 전위를 접지 전위로 설정하는 단계;
상기 메모리 셀이 매트릭스 배치된 메모리 셀 어레이 중의 어느 하나의 메모리 셀로부터, 복수의 상기 제1 MOS 트랜지스터의 전류 경로의 일단을 공통 접속하는 판독용 비트선에 데이터를 판독하는 단계;
상기 기입용 비트선에 대응하여 설치된 래치 회로에, 기입 데이터를 래치하는 단계; 및
상기 기입 회로에 래치된 기입 데이터에 따라, 상기 기입용 비트선에 접속되는 메모리 셀 중 어느 하나에 기입 데이터를 기입하는 단계
를 포함하고,
상기 래치 회로는, "1" 데이터를 래치할 때에는, 외부로부터 n 채널 MOS 트랜지스터를 통하여 공급되는 "1" 데이터를 래치하고, "0" 데이터를 래치할 때에는, 상기 데이터를 판독하는 단계 전에 상기 기입용 비트선에 공급된 상기 접지 전위를 래치하는 것을 특징으로 한다.
본 발명의 제1 실시예에 따른 반도체 기억 장치 및 그 제어 방법에 대하여, 도 1을 이용하여 설명한다. 도 1은 본 실시예에 따른 2Tr 플래시 메모리의 블록도이다.
도시하는 바와 같이, 플래시 메모리(10)는, 메모리 셀 어레이(20), 기입용 셀렉터(30), 기입 금지용 셀렉터(40), 판독용 셀렉터(50), 기입용 디코더(60), 셀렉트 게이트 디코더(70), 셀렉터 제어 회로(80), 컬럼 디코더(90), 기입 회로(100), 센스 앰프(110), 소스선 드라이버(120), 어드레스 버퍼(130), 기입 금지 전압 공급 회로(140), 스위치군(150), 승압 회로(160, 170), 데이터 인풋 버퍼(180)를 구비하고 있다.
메모리 셀 어레이(20), 기입용 셀렉터(30), 기입 금지용 셀렉터(40), 판독용 셀렉터(50), 및 기입 회로(100)에 대하여, 도 2를 이용하여 설명한다.
메모리 셀 어레이(20)는 (m+1)×(n+1)(단, m, n은 자연수)개의 메모리 셀 MC를 갖고 있다. 메모리 셀 MC는, 서로 전류 경로가 직렬 접속된 메모리 셀 트랜지스터 MT와 선택 트랜지스터 ST를 갖고 있다. 메모리 셀 트랜지스터 MT는, 반도체 기판 상에 게이트 절연막을 개재하여 형성된 플로팅 게이트와, 플로팅 게이트 상에 게이트간 절연막을 개재하여 형성된 컨트롤 게이트를 갖는 적층 게이트 구조를 구비하고 있다. 메모리 셀 트랜지스터 MT의 소스는 선택 트랜지스터 ST의 드레인에 접속되어 있다. 그리고, 4열의 메모리 셀 열의 메모리 셀 트랜지스터 MT의 드레인 영역이 4개의 로컬 비트선 LBL0∼LBL3에 각각 접속되어 있다. 이 4열로 나열된 메모리 셀 열과, 각각의 메모리 셀 열에 접속된 로컬 비트선 LBL0∼LBL3이, 메모리 셀 어레이(20) 내에 복수 포함되어 있다. 로컬 비트선 LBL0∼LBL3의 일단은 기입용 셀렉터(30) 및 판독용 셀렉터(50)에 접속되고, 타단은 기입 금지용 셀렉터(40)에 접속되어 있다. 또한, 메모리 셀 어레이(20) 내에는, 동일 행의 메모리 셀 트랜지스터 MT의 컨트롤 게이트가 각각 워드선 WL0∼WLm 중 어느 하나에 공통 접속되어 있다. 또, 동일 행의 선택 트랜지스터 ST의 게이트는 각각 셀렉트 게이트선 SG0∼SGm 중 어느 하나에 공통 접속되어 있다. 그리고, 워드선 WL0∼WLm은 기입용 디코더(60)에 접속되고, 셀렉트 게이트선 SG0∼SGm은 셀렉트 게이트 디코더(70)에 접속되어 있다. 또, 선택 트랜지스터 ST의 소스 영역은 소스선 SL에 공통 접속되고, 소스선 드라이버(120)에 접속되어 있다.
기입용 셀렉터(30)는, 개개의 로컬 비트선 LBLO∼LBL3마다 설치된 복수의 MOS 트랜지스터(31∼34)를 구비하고 있다. MOS 트랜지스터(31∼34)의 전류 경로의 일단은 각각 로컬 비트선 LBL0∼LBL3에 접속되어 있다. 또, MOS 트랜지스터(31, 32)의 전류 경로의 타단끼리 및 MOS 트랜지스터(33, 34)의 전류 경로의 타단끼리는 기입용 글로벌 비트선 WGBL0∼WGBL(((n+1)/2)-1)에 접속되어 있다. 또한, MOS 트랜지스터(31, 33)의 게이트 및 MOS 트랜지스터(32, 34)의 게이트는 각각 기입용 컬럼 선택선 WCSL0, WCSL1에 공통 접속되어 있다.
즉, 기입용 셀렉터(30)에서는, 4개의 로컬 비트선 LBL0∼LBL3의 1조에 대하여 4개의 MOS 트랜지스터(31∼34)가 설치되어 있다. 그리고, 로컬 비트선 LBL0, LBL1은 각각 MOS 트랜지스터(31, 32)를 통하여 동일한 기입용 글로벌 비트선에 접속되고, 로컬 비트선 LBL2, LBL3은 각각 MOS 트랜지스터(33, 34)를 통하여 또 다른 동일 기입용 글로벌 비트선에 접속되어 있다. 또한, MOS 트랜지스터(31∼34) 중, 서로 다른 글로벌 비트선에 접속되는 MOS 트랜지스터(31, 33)끼리 및 MOS 트랜지스터(32, 34)끼리는 게이트가 공통의 기입용 컬럼 선택선에 접속되어 있다.
판독용 셀렉터(50)는, 개개의 로컬 비트선 LBL0∼LBL3마다 설치된 복수의 MOS 트랜지스터(51∼54)를 구비하고 있다. MOS 트랜지스터(51∼54)의 전류 경로의 일단은 각각 로컬 비트선 LBL0∼LBL3에 접속되어 있다. 또, MOS 트랜지스터(51∼54)의 전류 경로의 타단은 판독용 글로벌 비트선 RGBL0∼RGBL(((n+1)/4)-1)에 접속되어 있다. 또한, MOS 트랜지스터(51∼54)의 게이트는 각각 판독용 컬럼 선택선 RCSL0∼RCSL3에 접속되어 있다.
즉, 판독용 셀렉터(50)에는 4개의 로컬 비트선 LBL0∼LBL3의 1조에 대하여 4개의 MOS 트랜지스터(51∼54)가 설치되어 있다. 그리고, 로컬 비트선 LBL0∼LBL3은 각각 MOS 트랜지스터(51∼54)를 통하여 동일한 판독용 글로벌 비트선에 접속되어 있다. 또한, 동일한 판독용 글로벌 비트선에 접속되는 MOS 트랜지스터(51∼54)의 게이트는 각각 다른 판독용 컬럼 선택선에 접속되어 있다.
기입 금지용 셀렉터(40)는, 개개의 로컬 비트선 LBL0∼LBL3마다 설치된 복수의 MOS 트랜지스터(41∼44)를 구비하고 있다. MOS 트랜지스터(41∼44)의 전류 경로의 일단은 각각 로컬 비트선 LBL0∼LBL3에 접속되어 있다. 또, MOS 트랜지스터(41∼44)의 전류 경로의 타단은 공통 접속되고, 기입 금지 전압 공급 회로(140)에 접속되어 있다. 그리고, MOS 트랜지스터(41, 43)의 게이트 및 MOS 트랜지스터(42, 44)의 게이트는 각각 기입 금지용 컬럼 선택선 ICSL0, ICSL1에 공통 접속되어 있다.
즉, 기입 금지용 셀렉터(30)에는 4개의 로컬 비트선 LBLO∼LBL3의 1조에 대하여 4개의 MOS 트랜지스터(41∼44)가 설치되어 있다. 그리고, 로컬 비트선 LBL0∼LBL3은 각각 MOS 트랜지스터(41∼44)를 통하여 기입 금지 전압 공급 회로(140)에 접속되어 있다. 또한, MOS 트랜지스터(41∼44) 중, 서로 다른 글로벌 비트선에 전기적으로 접속되는 MOS 트랜지스터(41, 43)끼리 및 MOS 트랜지스터(42, 44)끼리의 게이트는 공통의 기입 금지용 컬럼 선택선에 접속되어 있다.
이상과 같이, 기입용 글로벌 비트선은 2개의 로컬 비트선마다 1개 설치되고, 판독용 글로벌 비트선은 4개의 로컬 비트선마다 1개 설치되어 있다.
기입 회로(100)는, 기입용 글로벌 비트선 WGBL0∼WGBL(((n+1)/2)-1)마다 설치된 래치 회로(101)를 구비하고 있다. 래치 회로의 각각은, 기입 시에, 기입용 글로벌 비트선 WGBL0∼WGBL(((n+1)/2)-1)의 각각에 접속된 메모리 셀에 기입할 데이터를 보유한다.
다음으로, 도 1로 되돌아가서 설명을 계속한다.
기입용 디코더(60)는 기입 시에 워드선 WL0∼WLm 중 어느 하나를 선택하고, 선택한 워드선에 전압을 공급한다. 또, 기입 시에, 전체 셀렉트 게이트선 SG0∼SGm에 대하여 마이너스 전압을 인가한다. 또, 메모리 셀 어레이(20)가 형성되는 웰 영역에 전압을 인가한다.
셀렉트 게이트 디코더(70)는 판독 시에 셀렉트 게이트선 SG0∼SGm 중 어느 하나를 선택하고, 선택한 셀렉트 게이트선에 전압을 공급한다.
셀렉터 제어 회로(80)는 기입용 셀렉터(30) 및 기입 금지용 셀렉터(40)를 제어한다. 즉, 기입 시에, 기입용 컬럼 선택선 WCSL0, WCSL1 중 어느 하나, 및 기입 금지용 컬럼 선택선 ICSL0, ICSL1 중 어느 하나를 선택하고, 선택한 컬럼 선택선에 전압을 인가한다.
컬럼 디코더(90)는 판독용 셀렉터를 제어한다. 즉, 판독 시에 판독용 컬럼 선택선 RCSL0∼RCSL3 중 어느 하나를 선택하고, 선택한 컬럼 선택선에 전압을 인가한다.
센스 앰프(110)는 메모리 셀 어레이(20)로부터 판독한 데이터를 증폭한다.
소스선 드라이버(120)는 소스선에 전압을 공급한다.
어드레스 버퍼(130)는 어드레스 신호를 보유한다. 그리고, 컬럼 어드레스 신호 CA를 컬럼 디코더(90)에 공급하고, 로우 어드레스 신호 RA를 기입용 디코더(60) 및 셀렉트 게이트 디코더(70)에 공급한다.
기입 금지 전압 공급 회로(140)는 기입 시에 비선택의 로컬 비트선에 기입 금지 전압 Vinhibit을 공급한다.
승압 회로(160)는 플러스 전위를 생성한다. 즉, 외부로부터 입력되는 전압 Vcc1(1.25∼1.65V)을 내부 전압 Vcc2(2.5∼3.6V)로 승압한다. 그리고, 내부 전압 Vcc2를, 셀렉트 게이트 디코더(70), 컬럼 디코더(90), 기입 회로(100), 및 기입 금지 전압 공급 회로(140)에 공급한다. 또한, 승압 회로(160)는 Vcc1을 내부 전압 VPP(예를 들면 1OV)로 승압한다. 그리고, 내부 전압 VPP를 기입용 디코더(60)에 공급한다.
승압 회로(170)는 마이너스 전위를 생성한다. 즉, 외부로부터 입력되는 전압 Vcc1에 기초하여, 내부 전압 VBB를 생성한다. 내부 전압 VBB는, 예를 들면 -7V이다. 그리고, 내부 전압 VBB를 기입용 디코더(60) 및 기입 회로(100)에 공급한다.
데이터 인풋 버퍼(180)는 외부로부터 입력되는 기입 데이터를 보유한다.
스위치군(150)은 데이터 인풋 버퍼(180)에 입력된 기입 데이터를 기입 회로(100)로 전송한다.
다음으로, 기입 회로(100)의 상세, 스위치군(150), 및 데이터 인풋 버퍼(180)의 구성에 대하여, 도 3을 이용하여 설명한다.
우선, 기입 회로(100)에 대하여 설명한다. 기입 회로(100)는, WGBL0∼WGBL(((n+1)/2)-1)마다 설치된 래치 회로(101) 및 리세트 트랜지스터(n 채널 MOS 트랜지스터)(106)를 구비하고 있다.
래치 회로(101)의 각각은 2개의 인버터(102, 103)를 구비하고 있다. 인버터(102)의 입력단은 인버터(103)의 출력단에 접속되고, 인버터(102)의 출력단은 인버터(103)의 입력단에 접속되어 있다. 그리고, 인버터(102)의 입력단과 인버터(103)의 출력단의 접속 노드가 래치 회로(101)의 출력 노드로 되고, 기입용 글로벌 비트선에 접속되어 있다. 인버터(102, 103)는 각각, 전류 경로가 직렬 접속된 n 채널 MOS 트랜지스터(104) 및 p 채널 MOS 트랜지스터(105)를 구비하고 있다. n 채널 MOS 트랜지스터(104)의 소스는 VBLPW 노드에 접속되고, p 채널 MOS 트랜지스터(105)의 소스는 VPI 노드에 접속되어 있다. 즉, 인버터(102, 103)는 VBLPW 노드 및 VPI 노드의 전위를 각각 저전압측 및 고전압측의 전원 전압으로 하여 동작한다. n 채널 MOS 트랜지스터(104)의 게이트와 p 채널 MOS 트랜지스터(105)의 게이트는 공통 접속되어 있다. 그리고, 인버터(103)의 p 채널 MOS 트랜지스터(105)의 드레인과 n 채널 MOS 트랜지스터(104)의 드레인의 접속 노드가 인버터(102)의 p 채널 MOS 트랜지스터(105)의 게이트와 n 채널 MOS 트랜지스터(104)의 게이트의 접속 노드에 접속되고, 또한 기입용 글로벌 비트선에 접속되어 있다. 또, 인버터(102)의 p 채널 MOS 트랜지스터(105)의 드레인과 n 채널 MOS 트랜지스터(104)의 드레인의 접속 노드가 인버터(103)의 p 채널 MOS 트랜지스터(105)의 게이트와 n 채널 MOS 트랜지스터(104)의 게이트의 접속 노드에 접속되고, 이 접속 노드가 래치 회로(101)의 입력 노드로 되어 기입 데이터가 입력된다.
VBLPW 노드는, 승압 회로(170)가 마이너스 전위 VBB(-7V)를 출력하는 출력 노드와 접지 전위 중 어느 하나에, 스위치 소자(107)에 의해서 접속되어 있다. 또, VPI 노드는, 승압 회로(160)가 플러스 전압 Vcc2(∼3V)를 출력하는 출력 노드와 접지 전위 중 어느 하나에, 스위치 소자(108)에 의해서 접속되어 있다. 즉, 인버터(102, 103)는 Vcc2 및 접지 전위를 전원 전압으로서 이용하여 동작하거나, 또는 접지 전위 및 VBB를 전원 전압으로서 이용하여 동작한다.
리세트 트랜지스터(106)는 기입용 글로벌 비트선 WGBL0∼WGBL(((n+1)/2)-1)마다 설치되어 있다. 그리고, 소스가 VBLPW 노드에 접속되고, 드레인이 대응하는 기입용 글로벌 비트선에 접속되고, 게이트가 WGBLRST에 접속되어 있다.
스위치군(150)은, 래치 회로(101)마다 설치된 n 채널 MOS 트랜지스터(151)를 포함하고 있다. n 채널 MOS 트랜지스터(151)의 전류 경로의 일단은 데이터 인풋 버퍼(180)에 접속되고, 타단은 대응하는 래치 회로(101)의 입력 노드에 접속되어 있다. 그리고, MOS 트랜지스터(151)의 게이트는 WDH 노드에 접속되어 있다.
데이터 인풋 버퍼(180)는, 래치 회로(101)마다 설치된 인버터(181)를 구비하고 있다. 인버터(181)의 출력 노드는, 대응하는 n 채널 MOS 트랜지스터(151)의 전류 경로의 일단에 접속되고, 타단에는 기입 데이터가 입력된다.
또한, 이하에서는, 인버터(181)의 출력 노드를 TOWDI 노드, 래치 회로(101)의 입력 노드를 노드 A라고 부르는 경우가 있다.
다음으로, 도 2에 도시하는 플래시 메모리가 구비하는 메모리 셀 어레이의 평면 패턴에 대하여 설명한다. 도 4는, 도 2에서, 기입용 글로벌 비트선 WGBL0 및 워드선 WL0∼WL3에 접속된 메모리 셀을 포함하는 영역의 평면도이다.
도시하는 바와 같이, 반도체 기판(200) 중에, 제1 방향을 따른 스트라이프 형상의 소자 영역 AA가, 제1 방향과 직교하는 제2 방향으로 복수 형성되어 있다. 그리고, 복수의 소자 영역 AA에 걸치도록 하여, 제2 방향을 따른 스트라이프 형상의 워드선 WL0∼WL3 및 셀렉트 게이트선 SG0∼SG3이 형성되어 있다. 그리고, 워드선 WL0∼WL3과 소자 영역 AA가 교차하는 영역에는 메모리 셀 트랜지스터 MT(도시 생략)가 형성되고, 셀렉트 게이트선 SG0∼SG3과 소자 영역 AA가 교차하는 영역에는 선택 트랜지스터 ST(도시 생략)가 형성되어 있다. 또, 워드선 WL0∼WL3과 소자 영 역 AA가 교차하는 영역에는, 메모리 셀 트랜지스터 MT마다 분리된 플로팅 게이트(도시 생략)가 형성되어 있다.
그리고, 인접하는 2개의 셀렉트 게이트선 SG0, SG1 및 SG2, SG3 상에는, 제2 방향을 따른 스트라이프 형상의 소스선 SL이 형성되어 있다. 소스선 SL과 선택 트랜지스터 ST의 소스 영역은 컨택트 플러그 CP1에 의해서 전기적으로 접속되어 있다. 또, 소자 영역 AA와 대략 오버랩하도록 하여, 제1 방향을 따른 스트라이프 형상의 로컬 비트선 LBL0, LBL1이 형성되어 있다. 로컬 비트선 LBLO, LBL1의 일단은 기입용 셀렉터(30)에 접속되고, 타단은 기입 금지용 셀렉터(40)에 접속되어 있다. 그리고, 각 메모리 셀 트랜지스터 MT의 드레인 영역과 컨택트 플러그 CP2를 통하여 접속되어 있다. 또, 각 셀렉트 게이트선 SG0∼SG3의 바로 위의 영역에는, 제2 방향을 따른 스트라이프 형상의 금속 배선층(210)이 형성되어 있다. 이 금속 배선층(210)은 셀렉트 게이트선 SG0∼SG3의 션트 배선으로서 기능하는 것으로, 도시하지 않은 영역에서 셀렉트 게이트선 SG0∼SG3과 컨택트 플러그에 의해서 접속되어 있다. 또한, 상기한 배선보다 상층의 레벨에, 제1 방향을 따른 스트라이프 형상의 금속 배선층이 형성되어 있다. 이 금속 배선층은 기입용 글로벌 비트선 WGBL0으로서 기능한다.
다음으로, 상기 메모리 셀 어레이의 단면 구조에 대하여, 도 5, 도 6을 이용하여 설명한다. 도 5는 도 4에서의 5-5선 방향, 도 6은 도 4에서의 6-6선 방향을 따라 절취한 단면도이다.
도시하는 바와 같이, 반도체 기판(200)의 표면 영역 내에는 p형 웰 영역 (220)이 형성되어 있다. p형 웰 영역(220) 중에는 소자 분리 영역 STI가 형성되어 있다. 그리고, 소자 분리 영역 STI에 의해서 주위를 둘러싸인 영역이 소자 영역 AA로 되어 있다. 반도체 기판(200)의 소자 영역 AA 상에는 게이트 절연막(240)이 형성되고, 게이트 절연막(240) 상에 메모리 셀 트랜지스터 MT 및 선택 트랜지스터 ST의 게이트 전극이 형성되어 있다. 메모리 셀 트랜지스터 MT 및 선택 트랜지스터 ST의 게이트 전극은, 게이트 절연막(240) 상에 형성된 다결정 실리콘층(250), 다결정 실리콘층(250) 상에 형성된 게이트간 절연막(260), 및 게이트간 절연막(260) 상에 형성된 다결정 실리콘층(270)을 갖고 있다. 게이트간 절연막(260)은, 예를 들면 실리콘 산화막, 또는 실리콘 산화막과 실리콘 질화막과의 적층 구조인 ON막, NO막, 또는 ONO막으로 형성된다. 또한, 도 5에 도시하는 바와 같이, 메모리 셀 트랜지스터 MT에서는, 다결정 실리콘층(250)은 인접하는 소자 영역 AA 사이에서 서로 분리되어 있고, 플로팅 게이트로서 기능한다. 또, 다결정 실리콘층(270)은 컨트롤 게이트로서 기능하고, 워드선 WL에 접속된다. 그리고, 인접하는 소자 영역 AA 사이에서 공통 접속되어 있다. 선택 트랜지스터 ST에서는, 다결정 실리콘층(250)은, 인접하는 소자 영역 AA 사이에서 공통 접속되어 있다. 또, 게이트간 절연막(260)의 일부가 제거되어 있고, 다결정 실리콘층(250, 270)은 전기적으로 접속되어 있다. 그리고, 다결정 실리콘층(250, 270)이 셀렉트 게이트선 SG에 접속된다. 선택 트랜지스터 ST에서도, 다결정 실리콘층(270)은 인접하는 소자 영역 AA 사이에서 공통 접속되어 있다. 그리고, 인접하는 게이트 전극 사이에 위치하는 반도체 기판(200)의 표면 내에는 불순물 확산층(280)이 형성되어 있다. 불순물 확산층(280)은 인접하는 트랜지스터끼리에서 공용되고 있다.
또한, 메모리 셀 트랜지스터 MT와 선택 트랜지스터 ST를 포함하는 메모리 셀 MC는 다음과 같은 관계를 갖고 형성되어 있다. 즉, 인접하는 메모리 셀 MC, MC는, 서로 선택 트랜지스터 ST끼리 또는 메모리 셀 트랜지스터 MT 끼리가 서로 이웃하고 있다. 그리고, 서로 이웃한 것끼리는 불순물 확산층을 공유하고 있다. 따라서, 인접하는 2개의 메모리 셀 MC, MC는, 선택 트랜지스터 ST끼리가 서로 이웃하는 경우에는, 2개의 선택 트랜지스터 ST, ST가 공유하는 불순물 확산층(280)을 중심으로 하여, 대칭으로 배치되어 있다. 반대로, 메모리 셀 트랜지스터 MT끼리가 서로 이웃하는 경우에는, 2개의 메모리 셀 트랜지스터 MT, MT가 공유하는 불순물 확산층(280)을 중심으로 하여, 대칭으로 배치되어 있다.
그리고, 반도체 기판(200) 상에는, 상기 메모리 셀 트랜지스터 MT 및 선택 트랜지스터 ST를 피복하도록 하여, 층간 절연막(290)이 형성되어 있다. 층간 절연막(290) 중에는, 2개의 선택 트랜지스터 ST, ST가 공유하는 불순물 확산층(소스 영역)(280)에 도달하는 컨택트 플러그 CP1이 형성되어 있다. 그리고, 층간 절연막(290) 상에는, 컨택트 플러그 CP1에 접속되는 금속 배선층(300)이 형성되어 있다. 금속 배선층(300)은 소스선 SL로서 기능한다.
층간 절연막(290) 상에는, 금속 배선층(300)을 피복하도록 하여, 층간 절연막(310)이 형성되어 있다. 그리고, 층간 절연막(310)의 표면으로부터 층간 절연막(290)을 관통하여, 메모리 셀 트랜지스터 MT의 불순물 확산층(드레인 영역)(280)에 도달하는 컨택트 플러그 CP2가 형성되어 있다. 그리고, 층간 절연막(310) 상에는, 복수의 컨택트 플러그 CP2에 공통으로 접속된 금속 배선층(320)이 형성되어 있다. 금속 배선층(320)은 로컬 비트선 LBL0, LBL1로서 기능한다.
층간 절연막(310) 상에는, 금속 배선층(320)을 피복하도록 하여, 층간 절연막(330)이 형성되어 있다. 그리고, 층간 절연막(330) 상에는 금속 배선층(210)이 형성되어 있다. 금속 배선층(210)은 선택 트랜지스터 ST의 게이트의 션트 배선으로서 기능하는 것이다. 따라서, 도시하지 않은 영역에, 층간 절연막(330)의 표면으로부터, 선택 트랜지스터 ST의 게이트 전극(270)에 도달하는 컨택트 플러그가 형성되어 있다. 그리고, 이 컨택트 플러그를 통하여, 선택 트랜지스터 ST의 게이트 전극(270)과 금속 배선층(210)이 전기적으로 접속되어 있다.
층간 절연막(330) 상에는, 금속 배선층(210)을 피복하도록 하여, 층간 절연막(340)이 형성되어 있다. 그리고, 층간 절연막(340) 상에는 금속 배선층(350)이 형성되어 있다. 금속 배선층(350)은 기입용 글로벌 비트선 WGBL0으로서 기능하는 것이다. 그리고, 층간 절연막(340) 상에, 금속 배선층(350)을 피복하도록 하여, 층간 절연막(360)이 형성되어 있다.
다음으로, 상기 구성의 플래시 메모리의 동작에 대하여 설명한다. 이하에서는, 판독 동작부터 데이터 래치 동작 및 기입 동작의 일련의 흐름, 및 소거 동작에 대하여 설명한다. 판독 내지 기입 동작에 대해서는, 도 7 및 도 8을 이용하여 설명한다. 도 7은 판독 동작, 데이터 래치 동작, 및 기입 동작의 플로우차트이고, 도 8은 각 동작 시에서의 WDH 노드, TOWDI 노드, 노드 A, 및 기입용 글로벌 비트선 WGBL, WGBLRST 노드, VPI 노드, 및 VBLPW 노드의 전위를 나타내는 타이밍차트이다. 또한, TOWDI 노드, 노드 A, 및 기입용 글로벌 비트선 WGBL에 대해서는, "0" 기입 시와 "1" 기입 시의 각각의 경우에 대하여 나타내고 있다.
<판독 동작>
데이터의 판독에서는, 어느 하나의 워드선에 접속된 복수의 메모리 셀로부터 일괄하여 데이터가 판독되는 것이 가능하다. 보다 구체적으로는, 어느 하나의 워드선에 접속된 메모리 셀 중, 로컬 비트선 LBL0∼LBL3 중 어느 하나에 접속된 메모리 셀로부터 동시에 데이터를 판독할 수 있다. 판독 동작에 대하여, 이하, 워드선 WL0, 및 로컬 비트선 LBL0에 접속된 메모리 셀 MC로부터 데이터를 판독하는 경우를 예로 들어, 도 7 내지 도 9를 이용하여 설명한다. 도 9는 판독 시의 메모리 셀 어레이의 모습을 도시하는 회로도이다.
우선, WDH 노드에는 0V가 인가된다. 따라서, 데이터 인풋 버퍼(180)와 기입 회로(100)는 전기적으로 분리된다. 또, WGBLRST 노드에 Vcc2가 인가되고, VBLPW 노드에 0V가 인가된다. 이에 의해, 기입 회로(100) 내의 리세트 트랜지스터(106)가 온 상태로 된다(단계 S10). 그 결과, 모든 기입용 글로벌 비트선(((n+1)/2)-1)의 전위는 0V로 된다(단계 S11).
또, 셀렉터 제어 회로(80)는, 기입 금지용 컬럼 선택선 ICSL0, ICSL1, 및 기입용 컬럼 선택선 WCSL0, WCSL1을 비선택으로 한다. 즉, 기입 금지용 컬럼 선택선 ICSL0, ICSL1, 및 기입용 컬럼 선택선 WCSL0, WCSL1에는 "L" 레벨(0V)이 인가된다. 따라서, 기입 금지용 셀렉터(40) 내의 MOS 트랜지스터(41∼44) 및 기입용 셀렉터(30) 내의 MOS 트랜지스터(31∼34)가 모두 오프 상태로 된다. 그 결과, 로컬 비트 선 LBL0∼LBL3은 기입 금지 전압 공급 회로(140) 및 기입용 글로벌 비트선 WGBL0∼WGBL(((n+1)/2)-1)로부터 전기적으로 분리된다.
또, 컬럼 디코더(90)는, 어드레스 버퍼(130)로부터 입력되는 컬럼 어드레스 신호에 기초하여, 판독용 컬럼 선택선 RCSL0∼RCSL3 중 어느 하나를 선택한다. 도 9의 예에서는 판독용 컬럼 선택선 RCSL0을 선택한다(단계 S12). 즉, 컬럼 디코더(90)는 판독용 컬럼 선택선 RCSL0에 "H" 레벨(Vcc2)을 인가하고, 판독용 컬럼 선택선 RCSL1∼RCSL3에 "L" 레벨(0V)을 인가한다. 따라서, 판독용 셀렉터(50) 내의 MOS 트랜지스터(51)가 온 상태로 된다. 그 결과, 로컬 비트선 LBL0은, 판독용 글로벌 비트선 RGBL0∼RGBL(((n+1)/4)-1)에 접속된다. 한편, 로컬 비트선 LBL1∼LBL3은 판독용 글로벌 비트선 RGBL0∼RGBL(((n+1)/4)-1)로부터 전기적으로 분리되어 있다.
기입용 디코더(60)는 모든 워드선 WL0∼WLm에 0V를 인가하고(단계 S13), 소스선 드라이버(120)는 소스선의 전위를 0V로 한다. 또, 셀렉트 게이트 디코더(70)는 셀렉트 게이트선 SG0∼SGm 중 어느 하나를 선택한다. 도 9의 예에서는, 셀렉트 게이트 디코더(70)는 셀렉트 게이트선 SG0을 선택하고, 셀렉트 게이트선 SG0에 Vcc2를 인가한다(단계 S14). 그 밖의 셀렉트 게이트선 SG1∼SGm에는 0V가 공급된다. 따라서, 선택 셀렉트 게이트선 SG0에 접속된 선택 트랜지스터 ST는 온 상태로 되고, 비선택 셀렉트 게이트선에 접속된 선택 트랜지스터 ST는 오프 상태로 된다. 또한, 이 때, 셀렉트 게이트선 SG0∼SGm은 기입용 디코더(60)와는 전기적으로 분리되어 있다.
상기한 결과, 판독용 셀렉터(50) 내의 MOS 트랜지스터(51) 및 판독용 글로벌 비트선 RGBL0∼RGBL(((n+1)/4)-1)을 통하여, 로컬 비트선 LBL0이 센스 앰프(110)에 접속된다.
그리고, 판독용 글로벌 비트선 RGBL0∼RGBL(((n+1)/4)-1)에, 예를 들면 1∼3V 정도가 공급된다. 그러면, "1" 데이터가 기입되어 있는 메모리 셀 MC의 메모리 셀 트랜지스터 MT는, 임계값 전압이 마이너스이기 때문에, 온 상태로 된다. 따라서, 선택 셀렉트 게이트선 SG0에 접속되어 있는 메모리 셀 MC에서는, 판독용 글로벌 비트선 RGBL0∼RGBL(((n+1)/4)-1)로부터, 로컬 비트선 LBL0, 메모리 셀 트랜지스터 MT 및 선택 트랜지스터 ST를 통하여, 소스선 SL을 향하여 전류가 흐른다. 한편, "0" 데이터가 기입되어 있는 메모리 셀 MC의 메모리 셀 트랜지스터 MT는, 임계값 전압이 플러스이기 때문에, 오프 상태이다. 따라서, 판독용 글로벌 비트선 RGBL0∼RGBL(((n+1)/4)-1)에는 전류는 흐르지 않는다.
이상과 같이 하여, 판독용 글로벌 비트선 RGBL0∼RGBL(((n+1)/4)-1)의 전위가 변화함으로써 데이터가 판독되고(단계 S15), 그 변화량을 센스 앰프(110)가 증폭함으로써(단계 S16), 판독 동작이 행해진다.
<데이터 래치 동작>
다음으로, 데이터의 기입에서, 기입 회로(100)가 기입 데이터를 래치한다. 이 동작에 대하여, 도 7, 도 8 및 도 10을 이용하여 설명한다. 도 10은 데이터 래치 시의 기입 회로(100), 스위치군(150) 및 데이터 인풋 버퍼(180)의 모습을 도시하는 회로도이다.
우선, 입력 데이터의 래치에서, 셀렉터 제어 회로(80)는 기입 금지용 컬럼 선택선 ICSL0, ICSL1, 및 기입용 컬럼 선택선 WCSL0, WCSL1을 비선택으로 한다. 따라서, 로컬 비트선 LBL0∼LBL3은 기입 금지 전압 공급 회로(140) 및 기입용 글로벌 비트선 WGBL0∼WGBL(((n+1)/2)-1)로부터 전기적으로 분리된다. 또, 컬럼 디코더(90)는 판독용 컬럼 선택선 RCSL0∼RCSL3을 모두 비선택으로 한다. 그 결과, 로컬 비트선 LBL1∼LBL3은 판독용 글로벌 비트선 RGBL0∼RGBL(((n+1)/4)-1)로부터 전기적으로 분리된다.
그리고, WGBLRST 노드에 0V가 인가된다. 이에 의해, 기입 회로(100) 내의 리세트 트랜지스터(106)가 오프 상태로 된다(단계 S20). 그러면, 직전의 판독 동작 시에 기입용 글로벌 비트선은 OV로 되어 있었기 때문에, 모든 기입용 글로벌 비트선(((n+1)/2)-1)의 전위는 0V에서 플로팅으로 된다(단계 S21).
다음으로, VPI 노드 및 VBLPW 노드에 각각 Vcc2 및 0V가 인가된다(단계 S22). 즉, 래치 회로(101) 내의 인버터(102, 103)는 고전압측의 전원 전압을 Vcc2, 저전압측의 전원 전압을 0V로 하여 동작한다. 이 단계 S22는 미리 판독 동작 시에 행하여도 된다.
따라서, 직전의 판독 동작 시에, 기입용 글로벌 비트선에는 0V가 인가되어 있기 때문에, 래치 회로(101)의 입력 노드(노드 A)의 전위는 Vcc2이다. 출력 노드(기입용 글로벌 비트선)의 전위는 물론 0V이다.
다음으로, 외부로부터 기입 데이터가 데이터 인풋 버퍼(180)에 입력된다(단계 S23). 도 10에 도시하는 바와 같이, "0" 데이터가 입력되는 경우에는 인버터 (181)의 입력 노드에 0V가 인가되고, "1" 데이터가 입력되는 경우에는 인버터(181)의 입력 노드에 Vcc2가 인가된다. 따라서, "0" 데이터가 입력된 인버터(181)에 대응하는 TOWDI 노드는 Vcc2로 되고, "1" 데이터가 입력된 인버터(181)에 대응하는 TOWDI 노드는 0V로 된다.
그리고, WDH 노드에 Vcc2가 인가된다(단계 S24). 그러면, 전위가 0V 인 TOWDI 노드에 접속된 MOS 트랜지스터(151)는 온 상태로 되어, TOWDI 노드의 전위가 래치 회로(101)의 입력 노드(노드 A)로 전달된다. 한편, 전위가 Vcc2인 TOWDI 노드에 접속된 MOS 트랜지스터(151)는 컷오프로 되므로, TOWDI 노드의 전위는 래치 회로(101)로는 전달되지 않는다.
즉, 기입 데이터가 "1" 데이터이었던 경우(단계 S25), TOWDI 노드는 0V로 되고, MOS 트랜지스터(151)가 온 상태로 되기 때문에, 래치 회로(101)는 TOWDI 노드측으로부터 기입 데이터(0V)를 취입한다(단계 S26). 그 결과, 래치 회로(101)의 출력 노드의 전위는 0V로부터 Vcc2로 변화한다.
한편, 기입 데이터가 "0" 데이터이었던 경우(단계 S25), MOS 트랜지스터(151)는 오프 상태이다. 따라서, 래치 회로(101)의 보유 데이터는 불변이다. 바꾸어 말하면, 기입용 글로벌 비트선으로부터 기입 데이터를 취입한다(단계 S26). 그 결과, 래치 회로(101)의 입력 노드(노드 A)의 전위는 Vcc2로 변화한다.
이상과 같이 하여, 래치 회로(101)의 각각에 기입 데이터가 래치된다. 그 결과, "1" 데이터를 보유하는 래치 회로(101)의 출력 전압은 Vcc2이고, "0" 데이터를 보유하는 래치 회로(101)의 출력 전압은 OV이다.
<기입 동작>
다음으로, 래치 회로(101)에 보유된 기입 데이터에 따라, 기입 동작이 행해진다. 데이터의 기입은, 어느 하나의 워드선에 접속된 복수의 메모리 셀에 대하여 일괄하여 행해진다. 그리고, 메모리 셀 트랜지스터 MT의 플로팅 게이트에 전자를 주입하는지의 여부로 "0" 데이터, "1" 데이터를 구별하여 기입한다. 전자의 플로팅 게이트에의 주입은 Fowler-Nordheim(FN) tunneling에 의해 행해진다. 보다 구체적으로는, 어느 하나의 워드선에 접속된 메모리 셀 중, 로컬 비트선 LBL0과 LBL1 중 어느 하나에 접속된 메모리 셀, 및 로컬 비트선 LBL2와 LBL3 중 어느 하나에 접속된 메모리 셀에 대하여 동시에 데이터가 기입된다.
이하에서는, 워드선 WL0, 및 로컬 비트선 LBL0, LBL2에 접속된 메모리 셀 MC에 대하여 데이터를 기입하는 경우를 예로 들어, 도 7, 도 8, 도 11 및 도 12를 이용하여 설명한다. 도 11은 데이터 래치 시의 기입 회로(100), 스위치군(150), 및 데이터 인풋 버퍼(180)의 모습을 도시하는 회로도이고, 도 12는 메모리 셀 어레이의 모습을 도시하는 회로도이다.
우선, 기입에서, WDH 노드 및 WGBLRST 노드에 VBB가 공급된다. 따라서, MOS 트랜지스터(151)가 오프 상태로 되어, 데이터 인풋 버퍼(180)와 기입 회로(100)가 전기적으로 분리된다. 또, 기입 회로(100) 내의 MOS 트랜지스터(106)는 여전히 오프 상태이다.
그리고, VPI 노드 및 VBLPW 노드의 전위가 각각 Vcc2로부터 0V로, 0V로부터 VBB로 변화한다(도 3 참조). 그 결과, "1" 데이터를 보유하는 래치 회로(101)의 출력은 Vcc2로부터 0V로 변화한다. 또, "0" 데이터를 보유하는 래치 회로(101)의 출력은 0V로부터 VBB로 변화한다. 이들 전압이, 대응하는 기입용 글로벌 비트선 WGBL에 공급된다.
또, 도 12에 도시하는 바와 같이, 기입 금지 전압 공급 회로(140)는 기입 금지 전압 Vinhibit(0V)을 출력한다(단계 S31). 따라서, 기입 금지용 셀렉터(40) 내의 MOS 트랜지스터(41∼44)의 소스에는 0V가 인가된다.
다음으로, 셀렉터 제어 회로(80)는, 기입 금지용 셀렉터(40) 내에서, 비선택으로 할 로컬 비트선에 접속되어 있는 MOS 트랜지스터를 온 상태로 되도록 한다(단계 S32). 즉, 셀렉터 제어 회로(80)는 기입 금지용 컬럼 선택선 ICSL1을 선택하고, 기입 금지용 컬럼 선택선 ICSL0을 비선택으로 한다. 따라서, 기입 금지용 컬럼 선택선 ICSL0에는 "L" 레벨(0V)이 인가되고, 기입 금지용 컬럼 선택선 ICSL1에 "H" 레벨(Vcc2=3V)이 인가된다. 그 결과, MOS 트랜지스터(42, 44)가 온 상태, MOS 트랜지스터(41, 43)가 오프 상태로 된다. 따라서, 비선택으로 할 로컬 비트선 LBL1, LBL3에는, 기입 금지 전압 공급 회로(140)로부터 공급되는 기입 금지 전압 Vinhibit이 인가된다.
또, 셀렉터 제어 회로(80)는, 기입용 셀렉터(30) 내에, 선택할 로컬 비트선에 접속되어 있는 MOS 트랜지스터를 온 상태로 되도록 한다(단계 S33). 즉, 셀렉터 제어 회로(80)는 기입용 컬럼 선택선 WCSL0을 선택하고, 기입용 컬럼 선택선 WCSL1을 비선택으로 한다. 따라서, 기입용 컬럼 선택선 WCSL0에는 "H" 레벨(Vcc2=3V)이 인가되고, 기입용 컬럼 선택선 WCSL1에 "L" 레벨(0V)이 인가된다. 그 결과, MOS 트랜지스터(31, 33)가 온 상태, MOS 트랜지스터(32, 34)가 오프 상태로 된다. 따라서, 선택할 로컬 비트선 LBL0, LBL1에는, 래치 회로(101)로부터, 기입 데이터에 따른 전압(0V 또는 VBB)이 인가된다.
그리고, 기입용 디코더(60)가, 어드레스 버퍼(130)로부터 입력되는 로우 어드레스 신호에 기초하여, 워드선 WLO∼WLm 중 어느 하나를 선택한다(단계 S34). 도 8의 예이면, 워드선 WL0을 선택한다. 그리고, 기입용 디코더(60)는 선택 워드선 WL0에 VPP(예를 들면 1OV)를 인가한다. 또, 기입용 디코더(60)는 모든 셀렉트 게이트선 SG0∼SGm을 비선택으로 한다(단계 S35). 즉, 기입용 디코더(60)는 모든 셀렉트 게이트선 SG0∼SGm에 대하여 마이너스 전압 VBB를 인가한다. 따라서, 모든 선택 트랜지스터 ST는 오프 상태로 된다. 또한, 이 때, 셀렉트 게이트선 SG0∼SGm은 셀렉트 게이트 디코더(70)와는 전기적으로 분리되어 있다.
또한, 기입용 디코더(60)는, 메모리 셀 어레이(20)가 형성되어 있는 p형 웰 영역(220)에 마이너스 전위 VBB를 인가한다(단계 S36).
이상의 결과, 기입용 셀렉터(30) 내의 MOS 트랜지스터(31, 33)를 통하여, 기입용 글로벌 비트선으로부터, 선택 메모리 셀이 접속되는 로컬 비트선 LBL0, LBL2에, "1" 데이터 또는 "0" 데이터에 대응하는 전위가 공급된다. 이 전위는 컨택트 플러그 CP2를 통하여 메모리 셀 트랜지스터 MT의 드레인 영역에 공급된다. 그러면, 선택 워드선 WL에는 Vpp(10V)가 인가되고, "1" 데이터를 기입할 메모리 셀 MC의 드레인 영역에는 0V가 인가되고, "0" 데이터를 기입할 메모리 셀 MC의 드레인 영역에는 VBB(-7V)가 인가된다. 따라서, "1" 데이터를 기입할 메모리 셀 MC에서는 게이트·드레인 간의 전위차(10V)가 충분하지 않으므로, 플로팅 게이트에 전자는 주입되지 않고, 메모리 셀 MC는 마이너스의 임계값을 보유한다. 한편, "0" 데이터를 기입할 메모리 셀 MC에서는 게이트·드레인 간의 전위차(17V)가 크기 때문에, 플로팅 게이트에 전자가 FN 터널링에 의해서 주입된다. 그 결과, 메모리 셀의 임계값은 플러스로 변화한다(단계 S37).
또, 선택 메모리 셀이 접속되지 않은 로컬 비트선 LBL1, LBL3에는, 기입 금지용 셀렉터(40)의 MOS 트랜지스터(42, 44)를 통하여, 기입 금지 전압 공급 회로(140)로부터 기입 금지 전압 Vinhibit이 공급된다. 따라서, 로컬 비트선 LBL1, LBL3에 접속되는 메모리 셀에 대하여 오기입이 억제된다.
이상과 같이 하여, 메모리 셀에의 기입 동작이 행해진다.
또한, 기입 시에는, 판독용 컬럼 선택선 RCSL0∼RCSL3은 비선택으로 되고, 판독용 셀렉터(50) 내의 MOS 트랜지스터(51∼54)는 모두 오프 상태로 된다. 따라서, 로컬 비트선 LBL0∼LBL3은 판독용 글로벌 비트선 RGBL과 전기적으로 분리된 상태에 있다.
<소거 동작>
데이터의 소거는, 웰 영역을 공용하는 모든 메모리 셀에 대하여 일괄하여 행해진다. 따라서, 도 2의 예이면, 메모리 셀 어레이(20)에 포함되는 모든 메모리 셀이 동시에 소거된다. 도 13은 소거 동작 시에서의 메모리 셀 어레이(20)의 회로도이다.
소거 동작에서는, 기입용 셀렉터(30) 내의 MOS 트랜지스터(31∼34), 기입 금 지용 셀렉터(41∼44), 및 판독용 셀렉터(50) 내의 MOS 트랜지스터(51∼54)가 오프 상태로 된다. 따라서, 메모리 셀 어레이(20) 내의 로컬 비트선 LBL0∼LBL3은 모두 플로팅 상태로 된다.
그리고, 기입용 디코더(60)는 모든 워드선 WLO∼WLm의 전위를 VBB로 한다. 또, 웰 영역(220)의 전위는 VPP로 된다. 그 결과, 메모리 셀 MC의 메모리 셀 트랜지스터의 플로팅 게이트로부터 전자가 FN tunneling에 의해서 웰 영역(220)으로 빼내어진다. 그 결과, 모든 메모리 셀 MC의 임계값 전압이 마이너스로 되어, 데이터가 소거된다.
또한, 셀렉트 게이트선 SG0∼SGm은 플로팅으로 되거나, 또는 기입용 디코더로부터 VPP가 인가된다. 플로팅으로 된 경우, 그 전위는 웰 영역과의 커플링에 의해, VPP 근처까지 상승한다.
상기한 바와 같이, 본 발명의 제1 실시예에 따른 플래시 메모리이면, 이하의 효과가 얻어진다.
(1) 플래시 메모리를 소형화할 수 있다.
본 실시예에 따른 구성이면, 입력 데이터를 데이터 인풋 버퍼(180)로부터 기입 회로(100)로 전송하는 스위치군(150) 내를 n 채널 MOS 트랜지스터(151)만으로 형성하고 있다. 따라서, p 채널 MOS 트랜지스터를 이용하는 경우 및 n 채널 MOS 트랜지스터와 p 채널 MOS 트랜지스터와의 조합 회로를 이용하는 경우에 비해, 스위치군의 사이즈를 작게 할 수 있다. 따라서, 플래시 메모리를 소형화할 수 있다.
(2) 판독 동작 신뢰성을 향상시킬 수 있다.
본 실시예에 따른 구성이면, 판독 시에, 리세트 트랜지스터(106)가 기입용 글로벌 비트선의 전위를 0V로 하고 있다. 따라서, 판독용 글로벌 비트선과 기입용 글로벌 비트선이 근접하는 경우에, 기입용 글로벌 비트선으로부터 판독용 글로벌 비트선에 공급되는 노이즈의 영향을 저감할 수 있다. 따라서, 판독 동작 신뢰성을 향상시킬 수 있다.
(3) 기입 동작의 신뢰성을 향상시킬 수 있다.
본 실시예에 따른 구성이면, 기입 데이터를 래치하기 전에, 기입용 글로벌 비트선의 전위를 OV로 하고 있다. 따라서, 래치 회로(101)는 기입용 글로벌 비트선으로부터 "0" 데이터를 취입할 수 있다.
상기 (1)에서 설명한 바와 같이, 스위치군(150)은 n 채널 MOS 트랜지스터로 형성되어 있다. 그리고, 일반적으로 "O" 데이터가 외부로부터 입력될 때에는, 데이터의 입력은 OV를 인가함으로써 행해진다. 그러면, 외부로부터 "O" 데이터로서 입력된 0V는 인버터(181)에서 반전되어, 대략 Vcc2로 변환된다. 그러면, 스위치군(150) 내의 MOS 트랜지스터(151)는 컷오프로 될 우려가 있다. 즉, 외부로부터 입력된 "O" 데이터를 래치 회로(101)로 전송하지 못할 우려가 있다.
그러나, 본 실시예이면, 데이터 래치 전에, 리세트 트랜지스터(106)에 의해서 기입용 글로벌 비트선을 OV로 하고 있다. 따라서, 래치 회로(101)는, 기입용 글로벌 비트선으로부터 0V를 취입함으로써, 외부로부터 공급된 "O" 데이터를 취입한 경우와 마찬가지의 효과를 얻을 수 있다. 따라서, "O" 데이터의 기입 신뢰성을 향상시킬 수 있다.
또, 본 실시예에 따른 플래시 메모리이면, 기입 동작 시에, 기입 금지 전압 공급 회로(140)가 공급하는 기입 금지 전압 Vinhibt이, 선택 메모리 셀이 접속되어 있지 않은 로컬 비트선에 공급된다. 따라서, 비선택 메모리 셀에의 오기입을 효과적으로 억제할 수 있다.
또한, 비트선이 로컬 비트선과 글로벌 비트선으로 계층화되어 있고, 1개의 기입용 글로벌 비트선에 복수의 로컬 비트선이 접속되어 있다. 그리고, 기입 시에는 선택 메모리 셀을 포함하는 1개의 로컬 비트선만이 기입용 글로벌 비트선에 전기적으로 접속되고, 그 밖의 로컬 비트선은 기입용 글로벌 비트선으로부터 전기적으로 분리된다. 따라서, 선택 메모리 셀이 접속되지 않은 로컬 비트선에는, 래치 회로로부터의 기입 데이터에 따른 전압은 인가되지 않는다. 따라서, 이들 로컬 비트선에 접속되어 있는 메모리 셀에의 오기입의 발생을 효과적으로 방지할 수 있다. 이상의 결과, 기입 동작의 신뢰성을 향상시킬 수 있다.
다음으로, 본 발명의 제2 실시예에 따른 반도체 기억 장치 및 그 제어 방법에 대하여 설명한다. 본 실시예는, 상기 제1 실시예에서, 입력 데이터의 비트 수가 메모리 셀 어레이의 기입용 글로벌 비트선 수보다 작은 경우에 관한 것이다. 도 14는 본 실시예에 따른 플래시 메모리의 블록도이다.
도시하는 바와 같이, 본 실시예에 따른 플래시 메모리(10)는 상기 제1 실시예에서 설명한 도 1의 구성에서 기입 금지 제어 회로(190)를 더 부가한 것이다. 기입 금지 제어 회로(190)는, 기입 전의 데이터 래치 시에, 데이터가 입력되지 않은 래치 회로(101)에 대하여 "1" 데이터를 보유시킨다. 그 밖의 구성은 상기 제1 실시예와 마찬가지이므로, 설명은 생략한다.
다음으로, 본 실시예에 따른 플래시 메모리의 데이터 래치 동작에 대하여, 도 15 및 도 16을 이용하여 설명한다. 도 15는 데이터 래치 동작의 플로우차트이고, 도 16은 데이터 래치 시에서의 기입 회로(100) 및 기입 금지 제어 회로(190)의 모습을 도시하는 회로도이다.
우선, 도 7에서 설명한 단계 S20∼S22 후, 기입 데이터를 입력한다(단계 S40). 여기서, 도 16에 도시하는 바와 같이, 기입용 글로벌 비트선의 개수가 512개였다고 가정한다. 그리고, 외부로부터 입력된 데이터가 512개분이었던 경우 즉, 512 비트 데이터이었던 경우(단계 S41)에는, 래치 회로(101)는, 단계 S24∼S27의 처리에 의해서, 각각에 할당된 데이터를 래치한다. 한편, 외부로부터 입력된 데이터가 512 비트 미만이었던 경우(단계 S41)에는, 기입 금지 제어 회로(190)가, 데이터가 입력되지 않은 래치 회로(101)에 "1" 데이터를 입력한다(단계 S42). 이 단계 S42의 처리에 대하여, 도 16을 이용하여 설명한다.
도시하는 바와 같이, 기입용 글로벌 비트선이 512개 있는데, 외부로부터는 기입용 글로벌 비트선 WGBL0∼WGBL255에 대응한 데이터(256 비트 데이터)밖에 입력되지 않은 것으로 한다. 그러면, 기입용 글로벌 비트선 WGBL256∼WGBL511에 대응하는 래치 회로(101)에는 데이터가 반드시 입력되지 않는다.
기입 데이터가 입력될 때에는, 모든 기입용 글로벌 비트선 WGBL0∼WGBL511의 초기값이 0V로 되어 있다. 바꾸어 말하면, 모든 래치 회로(101)에 초기값으로서 "O" 데이터가 보유되어 있다. 따라서, 데이터 래치 동작 시에 래치 회로(101)에 데이터가 입력되지 않으면, 해당 래치 회로(101)에 대응하는 기입용 글로벌 비트선 WGBL256∼WGBL511에 접속된 메모리 셀에는 "0" 데이터가 기입될 우려가 있다.
따라서, 기입 금지 제어 회로(190)는, 입력된 기입 데이터의 비트 수에 기초하여, 기입용 글로벌 비트선 WGBL256∼WGBL511에 대응하는 래치 회로(101)에 "1" 데이터를 보유시킨다. 보다 구체적으로는, 래치 회로(101)의 입력 노드에 0V를 인가하거나, 또는 출력 노드에 Vcc2를 인가한다.
이상과 같이 하여, 모든 래치 회로(101)에 기입 데이터를 보유시킨 후, 제1 실시예에서 설명한 방법에 의해, 메모리 셀에 데이터를 기입한다(단계 S43).
또한, 기입 동작 및 판독 동작은 제1 실시예와 마찬가지이므로, 설명은 생략한다.
상기한 바와 같이, 본 실시예에 따른 구성 및 방법이면, 제1 실시예에서 설명한 (1) 내지 (3)의 효과 외에, 하기 (4)의 효과가 얻어진다.
(4) 기입 동작 신뢰성을 더욱 향상시킬 수 있다.
래치 회로에 데이터가 설정되지 않은 경우, 어떠한 원인으로 래치 회로의 보유 데이터가 "0" 데이터로 변화한 경우, 해당 래치 회로에 대응하는 메모리 셀의 플로팅 게이트에는 전자가 주입된다.
그러나, 본 실시예에 따른 구성이면, 기입 데이터의 설정이 이루어지지 않은 래치 회로에 대하여, 기입 금지 제어 회로(190)가 강제적으로 "1" 데이터를 보유시키고 있다. 그리고, 해당 래치 회로에 대응하는 기입용 글로벌 비트선 및 선택 워드선에 접속된 메모리 셀에 "1" 데이터를 기입하고 있다. "1" 데이터 기입에서는, 메모리 셀의 플로팅 게이트에 전자가 주입되지 않아, 메모리 셀 트랜지스터의 임계값 전압이 변하지 않는다. 즉, 해당 메모리 셀은 종전의 데이터를 계속 보유한다. 따라서, 메모리 셀에의 오기입의 발생을 억제할 수 있어, 기입 동작 신뢰성을 더욱 향상시킬 수 있다.
다음으로, 본 발명의 제3 실시예에 따른 반도체 기억 장치에 대하여, 도 17을 이용하여 설명한다. 본 실시예는, 상기 제1, 제2 실시예에 따른 플래시 메모리를 구비한 시스템 LSI에 관한 것이다. 도 17은 본 실시예에 따른 시스템 LSI의 블록도이다.
도시하는 바와 같이, 시스템 LSI(400)는, 동일 반도체 기판 상에 형성된 NAND형 플래시 메모리(500), 3Tr-NAND형 플래시 메모리(600), 2Tr 플래시 메모리(10), MCU(700), 및 I/0 회로(800)를 구비하고 있다.
NAND형 플래시 메모리(500)는, 화상 데이터나 영상 데이터를 보존하는 스토리지용의 메모리로서 이용된다.
3Tr-NAND형 플래시 메모리(600)는, LSI(400)로 액세스하기 위한 ID 코드나 시큐러티 코드를 보유한다.
2Tr 플래시 메모리(10)는, MCU(700)가 동작하기 위한 프로그램 데이터를 보유한다.
MCU(700)는, 외부로부터 입력되는 각종 커맨드에 응답하여, 2Tr 플래시 메모리(10)로부터 판독한 프로그램에 기초한 처리를 행한다. 이 때, MCU(7OO)는 SRAM(Static Random Access Memory) 등을 통하지 않고, 직접 2Tr 플래시 메모리 (10)로 액세스한다. MCU(700)가 행하는 처리의 예로서는, NAND형 플래시 메모리(500)에 대하여 입력되는 데이터의 압축이나 해동, 또는 외부 장치의 제어 등이 있다. 또한, MCU(700)는, NAND형 플래시 메모리(500)에 보유되는 데이터에 외부로부터 액세스된 경우, 3Tr-NAND형 플래시 메모리(600)로부터 소정의 데이터를 판독한다. 그리고, MCU(700)는, 판독한 데이터와, 외부로부터 입력되는 ID 코드나 시큐러티 코드를 대조하여, 일치한 경우에 NAND형 플래시 메모리(500)로의 액세스를 허가한다. NAND형 플래시 메모리(500)로의 액세스가 허가되면, 외부(호스트)로부터 NAND형 플래시 메모리(500) 내의 데이터로의 액세스가 행해진다. 즉, MCU(700)는, 외부로부터 수취한 커맨드에 응답하여 NAND형 플래시 메모리(500)에 트리거를 걸어, 데이터의 판독(기입)을 행한다.
I/O 회로(800)는 LSI(400)와 외부와의 신호의 수수를 제어한다.
다음으로, 상기 LSI(400)에 포함되는 2개의 반도체 메모리(500, 600)의 구성에 대하여, 이하 상세히 설명한다. 2Tr 플래시 메모리(10)는 상기 제1, 제2 실시예에서 설명한 바와 마찬가지이다.
<NAND형 플래시 메모리>
우선, NAND형 플래시 메모리(500)의 구성에 대하여, 도 18을 이용하여 설명한다. 도 18은 NAND형 플래시 메모리의 블록도이다.
도시하는 바와 같이, NAND형 플래시 메모리(500)는, 메모리 셀 어레이(510), 컬럼 디코더(520), 로우 디코더(530), 센스 앰프(540), 기입 회로(550), 및 소스선 드라이버(560)를 구비하고 있다.
메모리 셀 어레이(510)는, 매트릭스 형상으로 배치된 복수개의 NAND셀을 갖고 있다. NAND 셀의 각각은, 8개의 메모리 셀 트랜지스터 MT와, 선택 트랜지스터 ST1, ST2를 포함하고 있다. 메모리 셀 트랜지스터 MT는, 반도체 기판 상에 게이트 절연막을 개재하여 형성된 플로팅 게이트와, 플로팅 게이트 상에 게이트간 절연막을 개재하여 형성된 컨트롤 게이트를 갖는 적층 게이트 구조를 구비하고 있다. 또한, 메모리 셀 트랜지스터 MT의 개수는 8개에 한정되지 않고, 16개나 32개이어도 되고, 그 수는 한정되는 것은 아니다. 메모리 셀 트랜지스터 MT는, 인접하는 것끼리 소스, 드레인을 공유하고 있다. 그리고, 선택 트랜지스터 ST1, ST2 사이에, 그의 전류 경로가 직렬 접속되도록 하여 배치되어 있다. 그리고, 직렬 접속된 메모리 셀 트랜지스터 MT의 일단측의 드레인 영역이 선택 트랜지스터 ST1의 소스 영역에 접속되고, 타단측의 소스 영역이 선택 트랜지스터 ST2의 드레인 영역에 접속되어 있다.
동일 행에 있는 메모리 셀 트랜지스터 MT의 제어 게이트는 워드선 WL0∼WLm 중 어느 하나에 공통 접속되고, 동일 행에 있는 메모리 셀의 선택 트랜지스터 ST1, ST2의 게이트는 각각 셀렉트 게이트선 SGD, SGS에 접속되어 있다. 또, 동일 열에 있는 선택 트랜지스터 ST1의 드레인은 비트선 BL0∼BLn 중 어느 하나에 공통 접속되어 있다. 그리고, 선택 트랜지스터 ST2의 소스는 소스선 SL에 공통 접속되고, 소스선 드라이버(15)에 접속되어 있다. 또한, 선택 트랜지스터 ST1, ST2는 반드시 둘 다 필요한 것은 아니다. NAND 셀을 선택할 수 있는 것이면, 어느 한쪽만이 설치되어 있어도 된다.
컬럼 디코더(520)는 컬럼 어드레스 신호를 디코드하여, 컬럼 어드레스 디코드 신호를 얻는다. 그리고, 컬럼 어드레스 디코드 신호에 기초하여, 비트선 BL0∼BLn 중 어느 하나를 선택한다.
로우 디코더(530)는 로우 어드레스 신호를 디코드하여, 로우 어드레스 디코드 신호를 얻는다. 그리고, 로우 디코더(530)는 워드선 WLO∼WLm, 및 셀렉트 게이트선 SG0∼SGm 중 어느 하나를 선택한다.
센스 앰프(540)는, 로우 디코더(530) 및 컬럼 디코더(520)에 의해서 선택된 메모리 셀 MC로부터 판독한 데이터를 증폭한다.
기입 회로(550)는 기입 데이터를 래치한다.
소스선 드라이버(560)는 소스선 SL에 전압을 공급한다.
<3Tr-NAND형 플래시 메모리>
다음으로, 3Tr-NAND형 플래시 메모리(600)의 구성에 대하여, 도 19를 이용하여 설명한다. 도 19는 3Tr-NAND형 플래시 메모리(600)의 블록도이다.
도시하는 바와 같이, 3Tr-NAND형 플래시 메모리(600)는, 메모리 셀 어레이(610), 컬럼 디코더(620), 로우 디코더(630), 센스 앰프(640), 기입 회로(650), 및 소스선 드라이버(660)를 구비하고 있다.
메모리 셀 어레이(610)는, 매트릭스 형상으로 배치된 복수개((m+1)×(n+1)개, 단, m, n은 자연수)의 메모리 셀 MC를 갖고 있다. 메모리 셀 MC의 각각은, 상호 전류 경로가 직렬 접속된 메모리 셀 트랜지스터 MT와 선택 트랜지스터 ST1, ST2를 갖고 있다. 그리고, 메모리 셀 트랜지스터 MT의 전류 경로는 선택 트랜지스터 ST1, ST2의 전류 경로 사이에 접속되어 있다. 즉, NAND형 플래시 메모리(500)에 포함되는 NAND 셀에서, 메모리 셀 트랜지스터 MT를 1개로 한 것과 동일하다. 메모리 셀 트랜지스터 MT는, 반도체 기판 상에 게이트 절연막을 개재하여 형성된 플로팅 게이트와, 플로팅 게이트 상에 게이트간 절연막을 개재하여 형성된 컨트롤 게이트를 갖는 적층 게이트 구조를 구비하고 있다. 그리고, 선택 트랜지스터 ST1의 소스 영역이 메모리 셀 트랜지스터 MT의 드레인 영역에 접속되고, 메모리 셀 트랜지스터 MT의 소스 영역이 선택 트랜지스터 ST2의 드레인 영역에 접속되어 있다. 또, 열 방향에서 인접하는 메모리 셀 MC끼리는 선택 트랜지스터 ST1의 드레인 영역 또는 선택 트랜지스터 ST2의 소스 영역을 공유하고 있다.
동일 행에 있는 메모리 셀 MC의 메모리 셀 트랜지스터 MT의 제어 게이트는 워드선 WL0∼WLm 중 어느 하나에 공통 접속되고, 동일 행에 있는 메모리 셀의 선택 트랜지스터 ST1의 게이트는 셀렉트 게이트선 SGD0∼SGDm 중 어느 하나에 접속되고, 선택 트랜지스터 ST2의 게이트는 셀렉트 게이트선 SGS0∼SGSm 중 어느 하나에 접속되어 있다. 또, 동일 열에 있는 메모리 셀 MC의 선택 트랜지스터 ST1의 드레인 영역은 비트선 BL0∼BLn 중 어느 하나에 공통 접속되어 있다. 그리고, 메모리 셀 MC의 선택 트랜지스터 ST2의 소스 영역은 소스선 SL에 공통 접속되고, 소스선 드라이버(260)에 접속되어 있다.
컬럼 디코더(620)는 컬럼 어드레스 신호를 디코드하여, 컬럼 어드레스 디코드 신호를 얻는다. 그리고, 컬럼 어드레스 디코드 신호에 기초하여, 비트선 BL0∼BLn 중 어느 하나를 선택한다.
로우 디코더(630)는 로우 어드레스 신호를 디코드하여, 로우 어드레스 디코드 신호를 얻는다. 그리고, 로우 디코더(230)는 워드선 WLO∼WLm, 및 셀렉트 게이트선 SG0∼SGm 중 어느 하나를 선택한다.
센스 앰프(640)는, 로우 디코더(630) 및 컬럼 디코더(620)에 의해서 선택된 메모리 셀 MC로부터 판독한 데이터를 증폭한다.
기입 회로(650)는 기입 데이터를 래치한다.
소스선 드라이버(660)는 소스선 SL에 전압을 공급한다.
상기 본 실시예에 따른 LSI에 따르면, 상기 (1) 내지 (4)의 효과 외에, 이하의 효과가 얻어진다.
(5) 제조 코스트를 억제하면서, 복수 종류의 플래시 메모리를 동일 칩 상에 탑재할 수 있다.
NAND형 플래시 메모리(500), 3Tr-NAND형 플래시 메모리(600), 및 2Tr 플래시 메모리(10)가 구비하는 메모리 셀 트랜지스터 MT 및 선택 트랜지스터 ST1, ST2, ST는 동일한 공정에서 형성할 수 있다. 즉, 동일한 산화 공정, 성막 공정, 불순물 주입 공정, 포토리소그래피·에칭 공정에 의해서, 각 MOS 트랜지스터가 형성된다. 그 결과, 게이트 절연막(240), 게이트간 절연막(260), 메모리 셀 트랜지스터 MT의 플로팅 게이트(250) 및 컨트롤 게이트(270), 및 선택 트랜지스터의 셀렉트 게이트(250, 270)는 3개의 플래시 메모리(10, 500, 600) 사이에서 동일하게 된다. 이러한 제조 방법이면, 1개의 플래시 메모리를 형성하는 데 필요한 공정 수에 의해서, 3개의 플래시 메모리의 메모리 셀 어레이를 형성할 수 있다. 따라서, 3 종류의 반 도체 메모리를 탑재한 시스템 LSI의 제조 코스트를 저감할 수 있다.
(6) 시스템 LSI를 고성능화할 수 있다.
본 실시예에 따른 시스템 LSI는, 상기 제1, 제2 실시예에서 설명한 2Tr 플래시 메모리(10) 이외에, NAND형 플래시 메모리(500) 및 3Tr-NAND형 플래시 메모리(600)를 갖고 있다.
2Tr 플래시 메모리(10)는, NAND형 플래시 메모리(500)나 3Tr-NAND형 플래시 메모리(600)와 달리, 기입 및 소거 시에 플러스 전압(10V)과 마이너스 전압(-7V)을 이용하고 있다. 그리고, 컨트롤 게이트와 채널 사이에 16V의 전위차를 부여하고 있다. 따라서, 기입 금지 전압을 10V와 -7V의 중간 부근인 0V로 설정할 수 있어, 비트선으로부터 기입 금지 전압을 인가하는 것이 용이하게 된다. 또, 플러스 전압과 마이너스 전압을 이용함으로써, 디코더(60, 70)에 이용되는 MOS 트랜지스터의 게이트 절연막에 인가되는 전위차는 10V 혹은 -7V이다. 따라서, 2Tr 플래시 메모리(10)가 갖는 로우 디코더(60, 70)에 사용되는 MOS 트랜지스터는, NAND형 플래시 메모리(500)나 3Tr-NAND형 플래시 메모리(600)가 갖는 로우 디코더(530, 630)에 사용되는 MOS 트랜지스터보다 게이트 절연막이 얇은 것을 사용할 수 있다. 이 때문에, 디코더(60, 70)를 소형화할 수 있음과 함께, 디코더(60, 70)의 동작 속도를 로우 디코더(530, 630)에 비해 고속화할 수 있다. 따라서, 2Tr 플래시 메모리의 동작 속도를 향상시킬 수 있어, 랜덤 액세스의 고속화를 도모할 수 있다.
그리고, 본 실시예에서는, 상기 2Tr 플래시 메모리(10)에, MCU(700)가 동작하기 위한 프로그램 데이터를 저장하고 있다. 그러면, 상술한 바와 같이, 2Tr 플 래시 메모리는 고속 동작이 가능하다. 따라서, MCU(700)가 RAM 등을 통하지 않고 데이터를 2Tr 플래시 메모리(10)로부터 직접 판독할 수 있다. 그 결과, RAM 등이 불필요하게 되어, 시스템 LSI의 구성을 간략화할 수 있음과 함께, 동작 속도를 향상시킬 수 있다.
또, 3Tr-NAND형 플래시 메모리(600)는 ID 코드나 시큐러티 코드를 보유한다. 이들 코드 데이터는, 데이터량 자체는 그다지 크지 않지만, 빈번하게 변경/갱신되는 경우가 많다. 따라서, 이들 코드 데이터를 보유하는 메모리에는, 어느 정도의 고속 동작이 요구된다. 이 점, 3Tr-NAND형 플래시 메모리(600)는, 소거 단위가 NAND형 플래시 메모리(100)만큼 크지 않아, 페이지 단위에서의 데이터의 재기입이 가능하다. 따라서, 3Tr-NAND형 플래시 메모리(600)는, 상기 코드 데이터를 보유하는 데 최적인 반도체 메모리라고 할 수 있다.
또, 종래, NAND형 플래시 메모리를 갖는 LSI이면, 재기입이 특정한 블록에 집중하는 것을 방지하는 위해, 다음과 같은 컨트롤러가 필요하였다. 즉, 웨어 레벨링이나 논리로 입력된 어드레스를 물리 어드레스로 변환하거나, 블록에 불량이 있었던 경우에, 해당 블록을 불량 블록으로 하여 이후 사용하지 않도록 제어를 행하는 컨트롤러이다. 그러나, 본 실시예에서는 이러한 컨트롤러는 불필요하다. 왜냐하면, NAND형 플래시 메모리(500) 내의 블록을 제어하는 펌웨어 프로그램을 2Tr 플래시 메모리(10)에 보유시키고, MCU(700)에 의해서 상기 제어를 행하게 하면 되기 때문이다. MCU(700)는, 본래 행하는 작업(외부 장치의 제어나 NAND형 플래시 메모리(500)에 입력되는 데이터의 계산 처리 등) 사이의 시간을 사용하여, 상기 제 어를 행하면 된다. 물론, MCU(700)의 능력과, 본래 MCU(700)가 처리해야만 하는 처리량의 대소를 확인하여, 처리량이 많은 경우에는, 하드웨어 시퀀서 등을 설치하여 NAND형 플래시 메모리(500)의 제어를 행하여도 된다.
상기한 바와 같이, 본 발명의 제1 내지 제3 실시예에 따른 불휘발성 반도체 기억 장치 및 그 제어 방법에 따르면, 외부로부터 입력된 기입 데이터를 기입 회로로 전송하는 스위치군(150)을 n 채널 MOS 트랜지스터만으로 형성할 수 있어, p 채널 MOS 트랜지스터는 불필요하게 된다. 따라서, 스위치군(150)의 사이즈를 축소할 수 있어, 플래시 메모리를 소형화할 수 있다.
동시에, 리세트 트랜지스터(106)를 설치함으로써, 리세트 트랜지스터(106)에 의해서, 래치 회로(101)는 "0" 데이터를 보유할 수 있다.
또한, 리세트 트랜지스터(106)는, 예를 들면 소거 시에서의 기입용 글로벌 비트선의 전위 고정용의 MOS 트랜지스터를 유용할 수 있다. 도 20에 도시하는 바와 같이, 소거 동작 시에는, 기입용 글로벌 비트선의 전위를 0V로 해 두는 것이 바람직하다. 이는, 기입용 글로벌 비트선으로부터 로컬 비트선으로 관통 전류가 흐르는 것을 방지하기 위해서이다. MOS 트랜지스터(106)는, 이러한 목적에 사용되는 MOS 트랜지스터를 이용하는 것이 가능하다.
또, 상기 제1 내지 제3 실시예에서, 스위치군(150) 내의 n 채널 MOS 트랜지스터(151)를 2개의 n 채널 MOS 트랜지스터로 치환하여도 된다. 도 21은 기입 회로(100), 스위치군(150), 및 데이터 인풋 버퍼(180)의 회로도이다.
도시하는 바와 같이, MOS 트랜지스터(151)는, 직렬 접속된 2개의 MOS 트랜지 스터(152, 153)로 치환되어 있다. 그리고, MOS 트랜지스터(153)가 래치 회로(101)에 접속되고, MOS 트랜지스터(153)가 인버터(181)에 접속되어 있다. 또한, MOS 트랜지스터(152)는, 게이트 절연막 dox1이 얇은 저내압의 MOS 트랜지스터이고, MOS 트랜지스터(153)는, 게이트 절연막 dox2가 MOS 트랜지스터(152)보다 두꺼운(dox2>dox1) 고내압의 MOS 트랜지스터이다. 그리고, MOS 트랜지스터(153)의 게이트에는, 승압 회로(160)에 의해서 예를 들면 5V가 데이터 래치 동작 시에 항상 공급되고 있다. 즉, MOS 트랜지스터(153)는 스위칭 동작을 행하지 않는다. 한편, MOS 트랜지스터(152)의 게이트는 WDH 노드에 접속되어 있다. 그리고, MOS 트랜지스터(152)는 WDH 노드의 전위에 기초하여 스위칭 동작을 행한다. 또한, 데이터 래치 시 이외의 기간은, MOS 트랜지스터(153)는 오프 상태로 되어 있다. 따라서, MOS 트랜지스터(152)에는 마이너스 전위 VBB는 인가되지 않는다.
본 구성에 따르면, 고내압의 MOS 트랜지스터(153)는 실질적으로 스위치 소자로서 기능하지 않는다. 그리고, 저내압의 MOS 트랜지스터(152)가 데이터 인풋 버퍼(180)와 기입 회로(100) 사이의 스위칭을 행하고 있다. 따라서, 기입 데이터 입력 경로에는 실질적으로 고내압의 MOS 트랜지스터가 존재하지 않게 되어, 보다 빠른 기입 데이터 입력을 할 수 있다. 또, 동시에, 소비 전력을 저감할 수 있다.
상기한 점은, 판독용 셀렉터(50)에 대해서도 마찬가지이다. 즉, 상기 제1 내지 제3 실시예에서, 판독용 셀렉터(50) 내의 MOS 트랜지스터(51∼55)를 각각 2개의 n 채널 MOS 트랜지스터로 치환하여도 된다. 도 22는 판독용 셀렉터(50) 및 기입용 셀렉터(30)의 회로도이다.
도시하는 바와 같이, MOS 트랜지스터(51)의 각각은, 직렬 접속된 2개의 MOS 트랜지스터(55, 56)로 치환되어 있다. 그리고, MOS 트랜지스터(55)가 판독용 글로벌 비트선에 접속되고, MOS 트랜지스터(56)가 로컬 비트선에 접속되어 있다. 또한, MOS 트랜지스터(55)는, 게이트 절연막 dox1이 얇은 저내압의 MOS 트랜지스터이고, MOS 트랜지스터(56)는, 게이트 절연막 dox2가 MOS 트랜지스터(55)보다 두꺼운(dox2>dox1) 고내압의 MOS 트랜지스터이다. 그리고, MOS 트랜지스터(56)의 게이트에는, 승압 회로(160)에 의해서 예를 들면 5V가 데이터 래치 동작 시에 항상 공급되고 있다. 즉, MOS 트랜지스터(56)는 스위칭 동작을 행하지 않는다. 한편, MOS 트랜지스터(55)의 게이트는 판독용 컬럼 선택선 RCSL0∼RCSL3 중 어느 하나에 접속되어 있다. 그리고, MOS 트랜지스터(55)는 판독용 컬럼 선택선 RCSL0∼RCSL3의 전위에 기초하여 스위칭 동작을 행한다. 또한, 데이터의 판독 시 이외의 기간은, MOS 트랜지스터(56)는 오프 상태로 되어 있다. 따라서, MOS 트랜지스터(55)에 마이너스 전압 VBB가 인가되는 일은 없다.
본 구성에 따르면, 고내압의 MOS 트랜지스터(56)는 실질적으로 스위치 소자로서 기능하지 않는다. 그리고, 저내압의 MOS 트랜지스터(55)가 판독용 글로벌 비트선과 로컬 비트선 사이의 스위칭을 행하고 있다. 따라서, 데이터의 판독 경로에는 실질적으로 고내압의 MOS 트랜지스터가 존재하지 않게 되어, 보다 빠른 데이터 판독을 할 수 있다. 또, 동시에, 소비 전력을 저감할 수 있다.
또, 상기 제1, 제2 실시예에서는, 기입 데이터를 래치하기 직전에는, 기입용 글로벌 비트선이 0V에 설정되어 있는 경우에 대하여 설명하였다. 그러나, 도 23에 도시하는 바와 같이, 판독 직후가 아닌 경우, 또는 판독 직후라도 어떠한 원인에 의해서 기입용 글로벌 비트선의 전위가 0V가 아닌 경우가 있다(도 23에서는 3V인 경우를 예로 들어 도시하였음). 그러면, 래치 회로(101)는 "0" 데이터를 보유할 수 없다. 따라서, 이러한 경우에는, 도 24에 도시하는 바와 같이, 기입 데이터를 래치하기 직전에 리세트 트랜지스터(106)를 온 상태로 함으로써, 기입용 글로벌 비트선을 OV에 설정하여 두는 것이 바람직하다.
또, 도 23, 도 24의 경우에는, 각 기입용 글로벌 비트선에 접속되는 MOS 트랜지스터(106)의 게이트는 모두 공통 접속되어 있다. 그러나, 도 23의 예에서, 일부의 기입용 글로벌 비트선만 OV로 하면 충분한 경우도 있다. 따라서, 도 25에 도시하는 바와 같이, MOS 트랜지스터(106)의 게이트를 각각 독립하여 제어하여도 된다.
또한, 상기 실시예에서는, 비트선이 계층화되어 있는 경우에 대하여 설명하였다. 즉, 2개의 로컬 비트선마다 1개의 기입용 글로벌 비트선이 설치되고, 4개의 로컬 비트선마다 1개의 판독용 글로벌 비트선이 설치되어 있다. 그러나, 기입용 및 판독용 글로벌 비트선에 대하여 로컬 비트선을 몇 개 할당할지는 임의이고, 특별히 한정되는 것은 아니다. 또한, 비트선이 계층화되어 있지 않고, 비트선마다 래치 회로(101)가 설치되어 있는 경우에도, 본 실시예는 적용 가능하다.
또한, 상기 실시예에서는, 판독 동작 시에 기입용 글로벌 비트선을 0V로 하는 수단으로서, n 채널 MOS 트랜지스터(106)를 이용하였다. 그러나, n 채널 MOS 트랜지스터에 한정하지 않고, 기입용 글로벌 비트선을 0V로 할 수 있는 수단이면 한정되는 것은 아니다.
다음으로, 플래시 메모리의 응용을 설명한다. 도 26은 메모리 카드의 일례를 도시한다. 도 26에 도시하는 바와 같이, 메모리 카드(900)는 상기 실시예에서 설명된 플래시 메모리(10)(3Tr-NAND형 플래시 메모리, NAND형 플래시 메모리, 또는 2Tr 플래시 메모리)를 포함한다. 플래시 메모리(10)는 외부 유닛(도시 생략)으로부터의 소정의 제어 신호 및 데이터를 수신한다. 또한, 플래시 메모리(10)는 소정의 제어 신호 및 데이터를 외부 유닛으로 출력한다.
플래시 메모리(3)를 구비하는 메모리 카드(900)에는 신호선(signal line : DAT), 커맨드선 인에이블 신호선(command line enable signal line : CLE), 어드레스선 인에이블 신호선(address line enable signal line : ALE) 및 대기/실행 신호선(ready/busy signal line : R/B)이 접속된다. 신호선(DAT)은 데이터, 어드레스 혹은 커맨드 신호를 전송한다. 커맨드선 인에이블 신호선(CLE)은 커맨드 신호가 신호선(DAT)에 전송되었음을 나타내는 신호를 전송한다. 어드레스선 인에이블 신호선(ALE)은 어드레스 신호가 신호선(DAT)에 전송되었음을 나타내는 신호를 전송한다. 대기/실행 신호선(R/B)은 기억 장치가 대기 중인지의 여부를 나타내는 신호를 전송한다.
도 27에는 또 다른 구현예가 도시되어 있다. 도 27의 메모리 카드는, 기억 장치 외에, 플래시 메모리(10)를 제어하고 미리 정해진 신호를 외부 장치(도시 생략)로/로부터 송/수신하는 컨트롤러(910)를 포함한다는 점에서, 도 27에 도시한 메모리 카드는 도 26에 도시한 메모리 카드와 다르다.
컨트롤러(910)는 인터페이스 유닛(interface unit : I/F)(911, 912), 마이크로프로세서 유닛(microprocessor unit : MPU)(913), 버퍼 RAM(914), 및 에러 보정 코드 유닛(error correction code unit : ECC)(915)을 포함한다. 인터페이스 유닛(I/F)(911, 912)은 미리 정해진 신호를 외부 장치(도시 생략)로/로부터 송/수신한다. 마이크로프로세서 유닛(913)은 논리적 어드레스를 물리적 어드레스로 변환한다. 버퍼 RAM(914)은 데이터를 일시적으로 저장한다. 에러 보정 코드 유닛(915)은 에러 보정 코드를 생성한다. 메모리 카드(900)에는 커맨드 신호선(command signal line : CMD), 클럭 신호선(clock signal line : CLK), 및 신호선(DAT)이 접속된다. 제어 신호선의 수, 신호선(DAT)의 비트 폭, 및 컨트롤러의 회로 구축은 적절히 변경될 수 있다는 것에 주목해야 한다.
도 28은 또 다른 응용예를 도시한다. 도 28에 도시하는 바와 같이, 메모리 카드(900)는 카드 홀더(920)에 삽입되고, 그 다음, 전자 기기(도시 생략)에 접속된다. 카드 홀더(920)는 컨트롤러(910)의 기능 중 일부를 가질 수 있다.
도 29는 또 다른 응용예를 도시한다. 도 29에 도시하는 바와 같이, 메모리 카드(900) 혹은 메모리 카드(900)가 삽입된 카드 홀더(920)는 접속 유닛(1000)에 삽입된다. 접속 유닛(1000)은 접속 케이블(1100) 및 인터페이스 회로(1200)를 통하여 보드(1300)에 접속된다. 보드(1300)는 CPU(1400) 및 버스(1500)를 포함한다.
도 30은 또 다른 응용예를 도시한다. 메모리 카드(900) 혹은 메모리 카드(900)가 삽입된 카드 홀더(920)는 접속 유닛(1000)에 삽입된다. 접속 유닛(1000)은 접속 케이블(1100)을 통하여 퍼스널 컴퓨터(2000)에 접속된다.
도 31 및 도 32는 또 다른 응용예를 도시한다. 도 31 및 도 32에 도시하는 바와 같이, IC 카드(2100)는 MCU(2200)를 포함한다. MCU(2200)는 상기 실시예 중 어느 하나에 따른 플래시 메모리(10)와, ROM(2300)과 RAM(2400)을 포함한 기타 회로들과, CPU(2500)를 포함한다. IC 카드(2100)는, MCU(2200)에 접속되어 있으며 IC 카드(2100)에 설치된 평면 접속 단자(2600)를 통해, MCU(2200)에 접속될 수 있다. CPU(2500)는, 플래시 메모리(3), ROM(2300), 및 RAM(2400)에 접속된 연산부(2510)와, 제어부(2520)를 포함한다. 예를 들어, MPU(2200)는 IC 카드(2100)의 일측에 설치되고, 평면 접속 단자(2600)는 다른 측에 설치된다.
당업자에 의해 추가의 장점들 및 변경들이 용이하게 이루어질 수 있다. 따라서, 보다 광범위한 양상의 본 발명은, 여기에 도시되고 설명된 특정한 상세 및 전형적인 실시예들에 한정되지 않는다. 따라서, 이하의 특허청구범위 및 그 등가물에 의해 규정되는 바와 같은 전반적인 발명의 개념의 사상 혹은 범주로부터 벗어나지 않고서 다양한 변경들이 이루어질 수 있다.
본 발명에 따르면, 이하의 효과가 얻어진다.
(1) 플래시 메모리를 소형화할 수 있다.
(2) 판독 동작 신뢰성을 향상시킬 수 있다.
(3) 기입 동작의 신뢰성을 향상시킬 수 있다.
(4) 기입 동작 신뢰성을 더욱 향상시킬 수 있다.
(5) 제조 코스트를 억제하면서, 복수 종류의 플래시 메모리를 동일 칩 상에 탑재할 수 있다.
(6) 시스템 LSI를 고성능화할 수 있다.

Claims (13)

  1. 전하 축적층과 제어 게이트를 구비하는 제1 MOS 트랜지스터를 포함하고, FN 터널링에 의한 상기 전하 축적층과의 전자의 수수에 의해서 데이터의 기입이 행해지는 복수의 메모리 셀;
    각각에 복수의 상기 제1 MOS 트랜지스터의 전류 경로의 일단이 전기적으로 접속된 복수의 기입용 비트선;
    각각에 복수의 상기 제1 MOS 트랜지스터의 전류 경로의 일단이 전기적으로 접속된 복수의 판독용 비트선;
    상기 기입용 비트선에 대응하여 설치되고, 상기 메모리 셀에의 기입 데이터를 보유하는 래치 회로;
    데이터 래치 동작 시에, "1" 데이터를 상기 래치 회로로 전송하는 n 채널 MOS 트랜지스터; 및
    판독 동작 시에, 상기 기입용 비트선에 "0" 데이터에 따른 전위를 공급하는 전압 설정 회로
    를 포함하고,
    상기 데이터 래치 동작 시에, "0" 데이터를 기입할 상기 메모리 셀에 접속된 상기 기입용 비트에 대응하는 상기 래치 회로는, 상기 판독 동작 시에 해당 기입용 비트선에 공급된 전위를 래치하는 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 래치 회로는, 데이터 래치 동작 시에는, 제1 전압과, 상기 제1 전압보다 작은 제2 전압을 전원 전압으로서 이용하여 동작하고,
    기입 동작 시에서는, 상기 제1 전압보다 작은 제3 전압과, 상기 제3 전압보다 작은 제4 전압을 전원 전압으로서 이용하여 동작하고,
    상기 래치 회로는, 기입 동작 시에 메모리 셀에 "1" 데이터를 기입할 때에는, 데이터 래치 동작 시에 상기 n 채널 MOS 트랜지스터에 의해서 전송된 "1" 데이터에 기초하여, 상기 기입용 비트선에 상기 제3 전압을 인가하고,
    "O" 데이터를 기입할 때에는, 대응하는 상기 기입용 비트선에 판독 동작 시에 공급된 전위에 기초하여, 상기 기입용 비트선에 상기 제4 전압을 인가하는 반도체 기억 장치.
  3. 제1항에 있어서,
    상기 전압 설정 회로는, 상기 기입용 비트선마다 설치되고, 전류 경로의 일단이 상기 기입용 비트선에 접속되고, 타단이 접지 전위에 접속된 제2 MOS 트랜지스터를 포함하고,
    소거 동작 시 및 판독 시에 상기 기입용 비트선의 전위를 접지 전위로 하는 반도체 기억 장치.
  4. 제1항에 있어서,
    데이터 래치 동작 시에서, 기입 시에 데이터가 설정되지 않은 상기 기입용 비트선에 대응하는 래치 회로에 대하여, 강제적으로 "1" 데이터를 보유시키는 기입 금지 제어 회로
    를 더 포함하는 반도체 기억 장치.
  5. 제1항에 있어서,
    각각에 복수의 상기 메모리 셀의 제1 MOS 트랜지스터의 전류 경로의 일단이 접속된 복수의 로컬 비트선; 및
    판독 데이터를 증폭하는 센스 앰프
    를 더 포함하고,
    기입용 글로벌 비트선은 복수의 상기 로컬 비트선과 제1 스위치 소자를 통하여 접속되고,
    판독용 글로벌 비트선은 복수의 상기 로컬 비트선과 제2 스위치 소자를 통하여 접속되고,
    상기 기입 회로는 상기 기입용 글로벌 비트선마다 설치되고,
    상기 센스 앰프는 상기 판독용 글로벌 비트선에 접속되는 반도체 기억 장치.
  6. 제1항에 있어서,
    기입 금지 전압을 발생하는 기입 금지 전압 발생 회로; 및
    상기 로컬 비트선과 상기 기입 금지 전압 발생 회로를 접속하는 제3 스위치 소자
    를 더 포함하고,
    상기 제3 스위치 소자는, 상기 기입 동작 시에 비선택 메모리 셀만이 접속된 상기 로컬 비트선과 상기 기입 금지 전압 발생 회로를 접속하는 반도체 기억 장치.
  7. 제1항에 있어서,
    상기 제2 전압은 상기 제3 전압과 동일하고, 상기 제4 전압은 마이너스 전압인 반도체 기억 장치.
  8. 제1항에 있어서,
    상기 메모리 셀은, 상기 제1 MOS 트랜지스터의 전류 경로의 타단에 접속된 전류 경로의 일단을 갖는 제3 MOS 트랜지스터를 더 구비하고,
    상기 비트선은 상기 제1 M0S 트랜지스터의 상기 전류 경로의 일단에 접속되고,
    상기 제3 MOS 트랜지스터의 상기 전류 경로의 타단은 서로 공통 접속되어 있는 반도체 기억 장치.
  9. 제1항에 있어서,
    상기 소거 동작 시에는 상기 제1 MOS 트랜지스터의 제어 게이트에 마이너스 전압이 공급되는 반도체 기억 장치.
  10. 전하 축적층과 제어 게이트를 구비하는 제1 MOS 트랜지스터를 포함하는 메모리 셀을 복수 구비하고, FN 터널링에 의한 상기 전하 축적층과의 전자의 수수에 의해서 데이터의 기입을 행하는 반도체 기억 장치의 제어 방법으로서,
    복수의 상기 제1 MOS 트랜지스터의 전류 경로의 일단을 공통 접속하는 기입용 비트선의 전위를 접지 전위로 설정하는 단계;
    상기 메모리 셀이 매트릭스 배치된 메모리 셀 어레이 중의 어느 하나의 메모리 셀로부터, 복수의 상기 제1 MOS 트랜지스터의 전류 경로의 일단을 공통 접속하는 판독용 비트선에 데이터를 판독하는 단계;
    상기 기입용 비트선에 대응하여 설치된 래치 회로에 기입 데이터를 래치하는 단계; 및
    상기 기입 회로에 래치된 기입 데이터에 따라, 상기 기입용 비트선에 접속되는 메모리 셀 중 어느 하나에 기입 데이터를 기입하는 단계
    를 포함하고,
    상기 래치 회로는, "1" 데이터를 래치할 때에는, 외부로부터 n 채널 MOS 트랜지스터를 통하여 공급되는 "1" 데이터를 래치하고, "0" 데이터를 래치할 때에는, 상기 데이터를 판독하는 단계 전에 상기 기입용 비트선에 공급된 상기 접지 전위를 래치하는 반도체 기억 장치의 제어 방법.
  11. 제10항에 있어서,
    상기 래치 회로는, 기입 데이터를 래치할 때, 제1 전압과, 상기 제1 전압보다 작은 제2 전압을 전원 전압으로서 이용하여 동작하고,
    기입 데이터를 기입할 때, 상기 제1 전압보다 작은 제3 전압과, 상기 제3 전압보다 작은 제4 전압을 전원 전압으로서 이용하여 동작하고,
    또한, "1" 데이터를 보유할 때에는 상기 기입용 비트선에 상기 제3 전압을 인가하고, "0" 데이터를 보유할 때에는 상기 기입용 비트선에 상기 제4 전압을 인가하는 반도체 기억 장치의 제어 방법.
  12. 제1항의 반도체 기억 장치를 포함하는 메모리 카드.
  13. 제12항에 있어서,
    상기 반도체 기억 장치를 제어하는 제어 회로
    를 더 포함하는 메모리 카드.
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