JP2009123294A

JP2009123294A - 半導体不揮発性メモリ

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Publication number: JP2009123294A
Application number: JP2007297059A
Authority: JP
Inventors: Makoto Kojima; 誠小島
Original assignee: Panasonic Corp
Current assignee: Panasonic Corp
Priority date: 2007-11-15
Filing date: 2007-11-15
Publication date: 2009-06-04
Also published as: US7710780B2; CN101441894A; US20090129164A1

Abstract

【課題】半導体不揮発性メモリにおいて、読み出し前に各ビット線をディスチャージしなくても、メモリセルの読み出しを正確に実行できるようにする。
【解決手段】メモリセル０３の読み出しにおいて、ドレインに接続されたビット線ＢＬ２３はメインビット線ＭＢＬ［３］を介して電圧源Ｖｄに接続されて所定電圧が印加され、ソースに接続されたビット線ＢＬ２４はメインビット線ＭＢＬ［０］を介してセンスアンプ７１に接続される。このとき、ビット線ＢＬ２５がメインビット線ＭＢＬ［１］を介して接地電源ＧＮＤに接続される。すなわち、センス対象のビット線ＢＬ２４近傍のビット線ＢＬ２５が強制的に接地レベルになるため、そこからの電荷の流入は生じず、よってビット線ＢＬ２４への電流流れ込みを防ぐことができる。
【選択図】図１

Description

本発明は、半導体不揮発性メモリに関するものであり、特に、メモリセルの読み出しに係る回路構成に関するものである。

半導体不揮発性メモリは、ますます微細化・大容量化が進められている。その中でも高速用途では、ＮＯＲ型の一種であるＶＧＡ（Virtual Ground Architecture、仮想接地）型の半導体不揮発性メモリが、集積化の点で多く使われるようになってきた。このＶＧＡ型は、全てのビット線間に間断なくメモリセルを配置したもので、隣接するメモリセル同士でビット線を共有する構成をとっており、ほぼ４Ｆ^２のスケーリング則に則った微細化が可能である。

しかしこのＶＧＡ型では、隣接するメモリセル同士でビット線を共有することから、読み出しメモリセルへのドレイン電圧印加によって（若干ではあるが読出しメモリセルのソース電圧によっても）、読み出しメモリセルに隣接して並ぶビット線に次々に電荷が蓄積される。このため、前回の読み出しによって各ビット線に蓄積された余剰な電荷を、多少煩雑な方法によって回収する必要があった。よって、高速な読み出しを必要とする用途にはあまり適用されず、低速大容量の用途に限られていた。

一方、近年のメモリシステムでは、メモリ容量の増大が微細化のスピード以上に要望されており、これと同時に読み出しの高速化も益々求められている。このため、大容量化および高速化の両方を実現可能な半導体不揮発性メモリが強く求められてきた。

特許文献１，２，３に、ＶＧＡ型半導体不揮発性メモリにおいて、グランドセンス方式が提案されている。
米国特許第６，１２８，２２６号明細書（第１頁、第１図）米国特許第６，１３４，１５６号明細書（第６頁、第６図）米国特許第６，９３７，５２３号明細書（第２頁、第３図）

上述の特許文献１〜３では、階層化ビット線構造の構成については明示されていないが、メモリの大容量化においては階層化ビット線構造は必須技術である。よってここでは、本願発明の課題を説明するために、従来技術を階層化ビット線構造に適用した場合を用いて説明を行う。

図９（ａ）は特許文献１，２に記載された第１の従来例に係る半導体不揮発性メモリを階層化ビット線構造に適用した構成を示す図である。図９（ａ）の構成において、メモリセル００〜０Ｆ，１０〜１Ｆのうちメモリセル０３の読み出しを行うものとして、動作を説明する。ビット線２０〜２Ｇの電荷は全てディスチャージされている。なお、理解を進めるために、選択ゲートの並びの周期性を鑑み、便宜的な単位領域として、領域５０，５１を示す。

メモリセル０３を読み出すために、ワード線ＷＬ［００］を活性化する。また、選択ゲート信号ＳＥＬ［０６］を活性化し、ビット線ＢＬ２３（ドレインビット線）を選択ゲート４２を介してメインビット線ＭＢＬ［３］に接続するとともに、Ｙセレクタ６０ｂがこのメインビット線ＭＢＬ［３］を電圧源Ｖｄに接続する。さらに、選択ゲート信号ＳＥＬ［０１］を活性化し、ビット線ＢＬ２４（ソースビット線）を選択ゲート３１を介してメインビット線ＭＢＬ［０］に接続するとともに、Ｙセレクタ６０ｂがこのメインビット線ＭＢＬ［０］をセンスアンプ７１およびセンス入力リセットトランジスタ７０に接続する。

メモリセル０３に印加される電圧が安定するまで、センス入力リセットトランジスタ７０をオン状態にしておき、安定した後、センス入力リセットトランジスタ７０を開放する。メモリセル０３が“１”状態のオンのときは、ビット線ＢＬ２３，ＢＬ２４間の電流により、ソースビット線ＢＬ２４の電圧Ｖｓは徐々に上昇していく。一方、メモリセル０３が“０”状態のオフのときは、ビット線ＢＬ２３，ＢＬ２４間には電流が流れず、ソースビット線ＢＬ２４の電圧Ｖｓは０Ｖのままとなる。

図９（ｂ）はセンス積分期間経過後の各ビット線の電位を示す。図９（ｂ）に示すように、ドレインビット線ＢＬ２３に電圧Ｖｄが印加され、ソースビット線ＢＬ２４に、メモリセル０３の“１”“０”に応じた電圧Ｖｓが現れる（理想的には一般に、０Ｖと０．３Ｖ程度）。読み出しの判定基準となるリファレンス電圧Ｒｅｆを、その中間程度の電圧に設定しておく。センスアンプ７１が、ソースビット線ＢＬ２４に接続されたセンスノードの電圧とリファレンス電圧Ｒｅｆとを比較することにより、メモリセル０３の“１”“０”を判定する。

ところで図９（ｂ）において、読み出しに関係したドレインビット線ＢＬ２３，ソースビット線ＢＬ２４以外のビット線に注目する。活性化されたワード線ＷＬ［００］に接続されたメモリセルにおいて、読み出しを行うメモリセル０３およびその右側のメモリセル０４，…の状態がずっと“１”のとき、ソースビット線ＢＬ２４の電圧上昇に伴い、その右隣のビット線ＢＬ２５にも電流が流れ、さらに右側のビット線ＢＬ２６にも電流が流れ、ビット線電圧は次々に上昇していく。つまり、読出しメモリセルと共通のワード線に接続されたメモリセルの状態によっては、ソースビット線の横のビット線に次々に電荷が漏れ出す。同様に、ドレインビット線ＢＬ２３の左側のビット線に関しても電荷が漏れ出す。

もし、このような電荷が多数のビット線に蓄積された状態で読み出しを開始すると、活性化されているワード線に接続されている他のメモリセルの状態によっては、読み出しメモリセルのソースビット線側から電荷が流れ込んでくる。このため、例えば、読み出しメモリセルが“０”の状態のとき、右側のビット線からの電流によりソースビット線の電圧が上昇してしまい、“０”を“１”と誤って読み出してしまう可能性がある。すなわち、前回の読み出し時に漏れ出た余剰の電荷が原因で、正常な読出しができなくなる。このため、読出し時に漏れ出した余剰の電荷を次回の読出しサイクルまでに回収する動作が必要となる。例えば特許文献２では、読み出し動作を行う前に、「全てのビット線をグランドにディスチャージ」する動作を行うようにしている。

階層化ビット線方式においては、全てのビット線をグランドにディスチャージするためには、選択セクターの全ての選択ゲートを活性化し、各ビット線をメインビット線に接続した上で、その電荷をメインビット線側から引く必要がある（ＶＧＡ構成を取らない通常の階層化ビット線方式の不揮発性メモリでは、各セクターにおいて、ディスチャージトランジスタを設けたりする。ところが、ＶＧＡ構成を採った不揮発性メモリでは、高耐圧用のチャネル長の長い大きなトランジスタを各セクターに配置するのは、回路面積の増大につながるため、非現実的である。）。そしてその後、読み出しに要した選択ゲートのみを引続き活性化しておく必要がある。

つまり、読み出し動作において、各ビット線をグランドにディスチャージするためのディスチャージ期間が必要となる、という問題があった。また、選択セクターの全選択信号の活性化に要する消費電流の増加が生じ、さらに、選択信号のレベルによっては、昇圧回路の増加を必要とする、という問題があった（低電圧仕様のデバイスにおいては、選択ゲート等は昇圧電源で駆動されることが多い。）。

図１０（ａ）は特許文献３に記載された第２の従来例に係る半導体不揮発性メモリを階層化ビット線構造に適用した構成を示す図である。ここでも、メモリセル０３の読み出しを行うものとして、動作を説明する。図９（ａ）の構成と異なるのは、メモリセル０３の読み出しにおいて、ソースビット線ＢＬ２４の右に隣接するビット線ＢＬ２５を、電流源７４およびネイバービット線リセットトランジスタ７３を有するネイバーエフェクトキャンセラー部ＮＥＣに接続する点である。電流源７４は、メモリセルオン電流の半分程度に調整された電流を流す。

メモリセル０３を読み出すために、ワード線ＷＬ［００］を活性化する。また、選択ゲート信号ＳＥＬ［０６］を活性化し、ビット線ＢＬ２３（ドレインビット線）を選択ゲート４２を介してメインビット線ＭＢＬ［３］に接続するとともに、Ｙセレクタ６０ｃがこのメインビット線ＭＢＬ［３］を電圧源Ｖｄに接続する。さらに、選択ゲート信号ＳＥＬ［０１］を活性化し、ビット線ＢＬ２４（ソースビット線）を選択ゲート３１を介してメインビット線ＭＢＬ［０］に接続するとともに、Ｙセレクタ６０ｃがこのメインビット線ＭＢＬ［０］をセンスアンプ７１およびセンス入力リセットトランジスタ７０に接続する。さらに、選択ゲート信号ＳＥＬ［０５］を活性化し、ビット線ＢＬ２５（ネイバービット線）を選択ゲート４１を介してメインビット線ＭＢＬ［１］に接続するとともに、Ｙセレクタ６０ｃがこのメインビット線ＭＢＬ［１］を電流源７４およびネイバービット線リセットトランジスタ７３に接続する。

メモリセル０３に印加される電圧が安定するまで、センス入力リセットトランジスタ７０およびネイバービット線リセットトランジスタ７３をオン状態にしておき、安定した後、センス入力リセットトランジスタ７０およびネイバービット線リセットトランジスタ７３を開放する。メモリセル０３が“１”状態のオンのときは、ビット線ＢＬ２３，ＢＬ２４間の電流により、ソースビット線ＢＬ２４の電圧Ｖｓは徐々に上昇していく。一方、メモリセル０３が“０”状態のオフのときは、ビット線ＢＬ２３，ＢＬ２４間には電流が流れず、ソースビット線ＢＬ２４の電圧Ｖｓは０Ｖのままとなる。また、ネイバービット線ＢＬ２５の電圧は、電流源７４からの電流により、ソースビット線ＢＬ２４と同様に上昇していく。図１０（ｂ）はセンス積分期間経過後の各ビット線の電位を示す。

第１の従来例では、メモリセル０４が“１”のとき、メモリセル０３から流れ出してきたメモリセル電流の一部は、メモリセル０４を介してビット線ＢＬ２５に流れ出してしまうため、メモリセル電流の全てを読み出し電圧に反映させることができない。これに対して第２の従来例では、ビット線ＢＬ２５の電圧が上昇することにより、メモリセル０３から流れ出す電流が補償（ネイバーエフェクトキャンセル）され、メモリセル電流を有効にセンスアンプ入力に電圧変化として伝えることができる。

このように、第２の従来例ではより高感度なセンス動作が可能になる。ところがこの場合でも、ネイバービット線ＢＬ２５のさらに右側のビット線に不要な電荷が残っている場合には、読み出し動作において、ネイバービット線ＢＬ２５に意図しない電流が流れ込んでくる。このため、ネイバーエフェクトキャンセルが効き過ぎた状態となり、メモリセル０３の“０”を“１”と読み間違う可能性が生じる。

このため、この第２の従来例においても、第１の従来例１と同様に、全てのビット線をグランドにディスチャージするために、選択セクターの全ての選択ゲートを活性化し、各ビット線をメインビット線に接続した上で、その電荷をメインビット線側から引く必要がある。そしてその後、読み出しに要する選択ゲートのみを引き続き活性化しておく必要がある。

つまり、読み出し動作において、各ビット線をグランドにディスチャージするためのディスチャージ期間が必要となる、という問題があった。また、選択セクターの全選択信号の活性化に要する消費電流の増加が生じ、さらに、選択信号のレベルによっては、昇圧回路の増加を必要とする、という問題があった。

以上説明したように、従来技術では、メモリセルの読み出し動作の前に、セクター内の各ビット線をディスチャージする期間を設ける必要があったため、これがシステムの高速化を阻害する要因となっていた。また、このディスチャージ動作のために回路の消費電流が増大したり、さらに、ディスチャージ動作に昇圧電源を用いる場合には、昇圧回路面積の増大に起因してチップ面積が増大するという問題があった。

前記の問題に鑑み、本発明は、半導体不揮発性メモリにおいて、読み出し前に各ビット線をディスチャージしなくても、メモリセルの読み出しを正確に実行できるようにし、さらなる高速化、および消費電力や回路面積の削減を可能にすることを目的とする。

本発明は、グランドセンス方式半導体不揮発性メモリとして、第１のメモリセルと、前記第１のメモリセルのドレインに接続された第１のビット線と、前記第１のメモリセルのソースに接続された第２のビット線と、前記第２のビット線がドレインに接続された第２のメモリセルのソース側近傍に配置された第３のビット線と、を少なくとも含むメモリセルアレイと、センスアンプと、所定の読み出し電圧を与える電圧源と、接地電源と、前記第１〜第３のビット線と、前記センスアンプ、前記電圧源、および前記接地電源とを選択的に接続する選択回路と、前記選択回路を制御する選択制御手段とを備え、前記選択制御手段は、前記第１のメモリセルの読み出しにおいて、前記第１のビット線が前記電圧源に接続され、前記第２のビット線が前記センスアンプに接続され、前記第３のビット線が前記接地電源に接続されるよう、前記選択回路を制御するものである。

本発明によると、第１のメモリセルの読み出しにおいて、ドレインに接続された第１のビット線に所定電圧が印加され、ソースに接続された第２のビット線がセンスアンプに接続される。このとき、第２のビット線がドレインに接続された第２のメモリセルのソース側近傍に配置された第３のビット線が、接地電源に接続される。すなわち、センス対象の第２のビット線近傍の第３のビット線が強制的に接地レベルになるため、そこからの電荷の流入は生じず、よって第２のビット線への電流流れ込みを防ぐことができる。このため、読み出し前に各ビット線をディスチャージしなくても、第１のメモリセルの読み出しを正確に行うことができる。したがって、セクター内の各ビット線のディスチャージ期間を設ける必要がなくなるため、アクセスの高速化が可能になるとともに、ディスチャージのための昇圧電源等の回路が不要になるため、消費電力やチップ面積を削減することができる。

また、本発明は、グランドセンス方式半導体不揮発性メモリとして、第１のメモリセルと、前記第１のメモリセルのドレインに接続された第１のビット線と、前記第１のメモリセルのソースに接続された第２のビット線と、前記第２のビット線がドレインに接続された第２のメモリセルのソースに接続された第３のビット線と、前記第３のビット線がドレインに接続された第３のメモリセルのソース側近傍に配置された第４のビット線と、を少なくとも含むメモリセルアレイと、センスアンプと、所定の読み出し電圧を与える電圧源と、接地電源と、メモリセルオン電流よりも小さい電流を流す電流源と、前記第１〜第４のビット線と、前記センスアンプ、前記電圧源、前記接地電源、および前記電流源とを選択的に接続する選択回路と、前記選択回路を制御する選択制御手段とを備え、前記選択制御手段は、前記第１のメモリセルの読み出しにおいて、前記第１のビット線が前記電圧源に接続され、前記第２のビット線が前記センスアンプに接続され、前記第３のビット線が前記電流源に接続され、前記第４のビット線が前記接地電源に接続されるよう、前記選択回路を制御するものである。

本発明によると、第１のメモリセルの読み出しにおいて、ドレインに接続された第１のビット線に所定電圧が印加され、ソースに接続された第２のビット線がセンスアンプに接続される。そして、第２のビット線がドレインに接続された第２のメモリセルのソースに接続された第３のビット線が、メモリセルオン電流よりも小さい電流を流す電流源に接続される。これにより、第３のビット線の電圧が第２のビット線の電圧と同様に上昇していくため、メモリセルオン電流が第３のビット線に流れ出すことを防ぐことができる。またこのとき、第３のビット線がドレインに接続された第３のメモリセルのソース側近傍に配置された第４のビット線が、接地電源に接続される。すなわち、第３のビット線近傍の第４のビット線が強制的に接地レベルになるため、そこからの電荷の流入は生じず、よって第３のビット線から第２のビット線への電流流れ込みも防ぐことができる。このため、読み出し前に各ビット線をディスチャージしなくても、第１のメモリセルの読み出しを正確に行うことができる。したがって、セクター内の各ビット線のディスチャージ期間を設ける必要がなくなるため、アクセスの高速化が可能になるとともに、ディスチャージのための昇圧電源等の回路が不要になるため、消費電力やチップ面積を削減することができる。

本発明によると、大容量に適したアレー構成であるＶＧＡ型等の半導体不揮発性メモリにおいて、読み出し前に、セクター内の各ビット線のディスチャージの期間を設ける必要がなくなるので、サイクルタイム高速化・アクセス高速化、並びに消費電力およびチップ面積の削減が可能となる。

以下、本発明の実施の形態について、図面を参照して説明する。

（第１の実施形態）
図１は本発明の第１の実施形態に係る半導体不揮発性メモリの構成を示す図である。図１の半導体不揮発性メモリは、ＶＧＡ（Virtual Ground Architecture、仮想接地）型であり、ビット線間にメモリセルが間断なく配置されており、隣接するメモリセル同士でビット線を共有する構成をとっている。００〜０Ｆ，１０〜１Ｆはメモリセル、ＢＬ２０〜２Ｇはビット線であり、これらによってメモリセルアレイが構成されている。例えば、ビット線ＢＬ２４は、メモリセル０３のソースとメモリセル０４のドレインとの両方に接続されている。

また図１において、ＷＬ［００］〜［０１］はワード線、ＭＢＬ［０］〜［７］はメインビット線、３０〜３７，４０〜４７はビット線ＢＬ２０〜２Ｇとメインビット線ＭＢＬ［０］〜［７］とを選択ゲート信号ＳＥＬ［００］〜［０７］に従って選択的に接続する選択ゲートである。また、６３はＸアドレスを受けてセクターを活性化させるブロックデコーダ、６４はＸアドレスを受けてワード線ＷＬ［００］〜［０１］を活性化させるＸデコーダ、６０はメインビット線ＭＢＬ［０］〜［７］とセンス時に用いる回路要素とを選択的に接続するＹセレクタ、６１はＹアドレスを受けて選択ゲート信号ＳＥＬ［００］〜［０７］とＹセレクタ６０に与える選択信号とを出力するＹデコーダ、６２はブロックデコーダ６３の活性化信号を受けて選択ゲート信号ＳＥＬ［００］〜［０７］を活性化し出力するＹバッファである。

図１の半導体不揮発性メモリはさらに、センス時に用いる回路要素として、センスアンプ７１、センス入力リセットトランジスタ７０、メモリセルに所定の読み出し電圧を印加するための電圧源Ｖｄ、接地電源ＧＮＤ、センス時にビット線をＧＮＤレベルに落とす接地トランジスタ７２を備えている。またタイミング発生回路６５は、センス入力リセットトランジスタ７０と接地トランジスタ７２の制御信号φ１，φ２を出力する。

なお、理解を進めるために、選択ゲートの並びの周期性を鑑み、便宜的な単位領域として、領域５０，５１を示す。

Ｙセレクタ６０、メインビット線ＭＢＬ［０］〜［７］、および選択ゲート３０〜３７，４０〜４７によって、選択回路が構成されている。また、Ｙデコーダ６１およびＹバッファ６２によって、選択制御手段が構成されている。

図１の半導体不揮発性メモリの動作について説明する。ここでは、第１のメモリセルとしてのメモリセル０３の読み出しを行う場合を例にとって説明を行う。この場合、ビット線ＢＬ２３（メモリセル０３のドレインに接続された第１のビット線）がドレインビット線、ビット線ＢＬ２４（メモリセル０３のソースに接続された第２のビット線）がソースビット線、ビット線ＢＬ２５（ビット線ＢＬ２４がドレインに接続された第２のメモリセルとしてのメモリセル０４のソースに接続された第３のビット線）がグランドビット線に、それぞれ割り付けられる。

図２は各メモリセル００〜０７を読み出す際のメインビット線ＭＢＬ［０］〜［７］および選択ゲート信号ＳＥＬ［００］〜［０７］の状態を示す図である。ここで説明する動作は、「ＲＥＡＤ０３」の列の記載に従う。

メモリセル０３を読み出すに際し、まずＸアドレスを与え、ブロックデコーダ６３の出力を活性化し、Ｘデコーダ６４およびＹバッファ６２を活性化する。Ｘアドレスに従い、Ｘデコーダ６４出力のワード線ＷＬ［００］が活性化される。これにより、メモリセル００〜０Ｆが活性化される。Ｙアドレスも同時に与えられ、Ｙデコーダ６１出力が活性化され、出力の一方は、先ほどＸアドレスによって活性化されたＹバッファ６２に与えられる。これにより、Ｙバッファ６２から出力される選択ゲート信号ＳＥＬ［０１］，［０５］，［０６］が活性化される（図２の「ＲＥＡＤ０３」を参照）。また、Ｙデコーダ６１のもう一方の出力はＹセレクタ６０に与えられ、Ｙセレクタ６０は、メインビット線ＭＢＬ［０］をセンスアンプ７１およびセンス入力リセットトランジスタ７０に接続し、メインビット線ＭＢＬ［１］を接地トランジスタ７２を介して接地電源ＧＮＤに接続し、メインビット線ＭＢＬ［３］を電圧源Ｖｄに接続する。

このような選択制御により、ドレインビット線ＢＬ２３がメインビット線ＭＢＬ［３］を介して電圧源Ｖｄに接続され、ソースビット線ＢＬ２４がメインビット線ＭＢＬ［０］を介してセンスアンプ７１に接続され、グランドビット線ＢＬ２５がメインビット線ＭＢＬ［１］を介して接地電源ＧＮＤに接続される。

このとき、センス入力リセットトランジスタ７０の制御信号φ１はハイにしておき、センスアンプ７１と接続されたノードをリセット状態にしておく。また、接地トランジスタ７２の制御信号φ２はハイにしたままにする。なお、回路構成によっては、接地トランジスタ７２を省いて、Ｙセレクタ６０からの信号線を直接接地してもよい。また、電圧源Ｖｄに関しては、Ｙセレクタ６０によってドレインビット線と接続される前から活性化されていてもよいし、あるいは、更なるセレクタを介してＹセレクタ６０と接続されていてもよい。

そして、所定時間が経過した後、タイミング発生回路６５はセンス入力リセットトランジスタ７０の制御信号φ１をロウにする。ここでの所定時間は、ドレインビット線ＢＬ２３、ソースビット線ＢＬ２４およびグランドビット線ＢＬ２５の電圧が安定するために必要な時間に設定されている。制御信号φ１がロウになったタイミングから、センス積分期間が開始される。このとき、ドレインビット線ＢＬ２３には電圧Ｖｄが与えられており、ソースビット線ＢＬ２４の電圧はセンス入力リセットトランジスタ７０のリセット動作によって０Ｖになっている。またグランドビット線ＢＬ２５は接地電位になっている。

センス積分期間が開始されると、ソースビット線ＢＬ２４の電位は、メモリセル０３の“１”“０”の状態（すなわちドレイン側からの電流の流れ込みの有無）に応じて、異なる時間変化をする。メモリセル０３の状態が“１”のときはメモリセルオン電流が流れ、ソースビット線ＢＬ２４に接続されたノードの浮遊容量が充電されていき、ソースビット線ＢＬ２４の電位は上昇していく。メモリセル０３の状態が“０”のときは、メモリセル電流は流れないので、ソースビット線ＢＬ２４の電位は上昇しない。

図３はセンス積分期間終了時の読み出しメモリセル０３近傍のビット線電位の様子を示す図である。図３に示すように、センス積分期間の終了時には、ソースビット線ＢＬ２４の電位Ｖｓは、メモリセル０３の状態“１”“０”に応じて異なる値になる。センスアンプ７１は、この電位Ｖｓの値に応じて“１”“０”を出力する。なお図示していないが、一般には、メモリセルと同様のリファレンスメモリセルと、メモリセルの電流経路と同等の電流経路とをリファレンス側に設けて、センス動作を行う。リファレンスメモリセルのオン電流は実際のメモリセル電流の半分程度に調整されており、そのビット線電位がセンス積分期間終了時に、“１”“０”に対応する電位Ｖｓの値の間の値（図３の“ＲＥＦ”）になるように、設計されている。そして、読み出しメモリセルのソースビット線電圧とリファレンスメモリセルのソースビット線電圧との差動を用いて、“１”“０”を読み出す。

具体的数値例をもって説明する。電圧Ｖｄが１．５Ｖ程度とすると、ドレインビット線ＢＬ２３に１．５Ｖ程度がかかる。このとき、センス積分期間は、読み出しメモリセル０３の状態が“１”のときにソースビット線ＢＬ２４の電圧が上昇し、０．１５Ｖ程度が現れたときにセンス動作を行うように、設定されているものとする。読み出しメモリセル０３の状態が“０”のときは０Ｖのままである。ただし厳密に言うと、読み出しメモリセル０３が“１”の場合、隣接するメモリセル０４の“１”“０”によって様子が変わる。メモリセル０４が“１”のときは、読み出しメモリセル０３のメモリセルオン電流は、その全てがソースビット線ＢＬ２４の充電に寄与するのではなく、一部は隣接するグランドビット線ＢＬ２５に流れ出す。ただし、読み出しメモリセル０３と隣接メモリセル０４とでは、ドレイン−ソース間に印加されている電圧が、１．３５（１．５−０．１５）Ｖと０．１５Ｖと約１０倍の開きがある。よって、グランドビット線ＢＬ２５に流れ出す電流はメモリセルオン電流のおよそ１０分の１と、無視できる程度である。すなわち、メモリセルオン電流のほとんどがソースビット線ＢＬ２４の充電に寄与する。

ここで、ビット線ＢＬ２５を接地電源ＧＮＤに接続する効果について説明する。ビット線ＢＬ２５を接地電源ＧＮＤに接続しない場合には、メモリセル０３の読み出し時において、ビット線ＢＬ２５に電荷が残っている可能性がある。例えば、メモリセル０３のソース側のメモリセルの読み出しがその前に行われており、ビット線ＢＬ２５が電圧Ｖｄにチャージアップされたような場合である。ビット線ＢＬ２５に電荷が残っていた場合、メモリセル０３の読み出しにおいて、センス積分期間中に、ビット線ＢＬ２５からソースビット線ＢＬ２４に電流が流れ込む可能性がある。この場合、メモリセル０３が“０”であっても、ビット線ＢＬ２５からの電荷の流入によってソースビット線ＢＬ２４の電位が上昇してしまい、誤って“１”を読み出してしまう。

これに対して本実施形態では、ビット線ＢＬ２５を接地電源ＧＮＤに接続することによって、メモリセル０３の読み出しにおいて、ソースビット線ＢＬ２４に隣接するビット線ＢＬ２５が強制的に接地レベルになる。このため、ビット線ＢＬ２５からの電荷の流入は生じず、よってソースビット線ＢＬ２４への電流流れ込みを防ぐことができる。このため、読み出し前に各ビット線をディスチャージしなくても、メモリセル０３の読み出しを正確に行うことができる。したがって、セクター内の各ビット線のディスチャージ期間を設ける必要がなくなるため、アクセスの高速化が可能になるとともに、ディスチャージのための昇圧電源等の回路が不要になるため、消費電力やチップ面積を削減することができる。

なお、本実施形態では、接地電源に接続するグランドビット線は、ソースビット線に隣接するビット線としたが、ソースビット線がドレインに接続されたメモリセルのソース側近傍に配置されたビット線であれば、接地電源に接続することによって、本実施形態と同様の効果が得られる。例えば、選択ゲートやメインビット線のレイアウト的課題などによって、ソースビット線に隣接したビット線をグランドビット線に設定できない場合があり得る。このような場合は、ソースビット線とグランドビット線との間に複数の他のビット線があってもよい。ソースビット線とグランドビット線との間のビット線が、ドレインビット線およびソースビット線の電圧安定待ち時間内に、活性化されたワード線に接続されたメモリセルを介してディスチャージできる程度の本数以下であれば、同様の効果が望める。

以上のように本実施形態によると、図３に示すように、センス積分期間には、センスノードとなるソースビット線が、読み出し電圧が印加されるドレインビット線と、接地されたグランドビット線とにはさまれた構造になる。このため、読み出し前に、多数のビット線に余剰の電荷が蓄積されていても、グランドビット線がシールドの効果を持ち、常に一定の状態でのセンス動作が補償される。したがって、従来のように全てのビット線をディスチャージする必要がなく、安定したセンス動作が可能となる。

（第２の実施形態）
図４は本発明の第２の実施形態に係る半導体不揮発性メモリの構成を示す図である。図４において、図１と共通の構成要素には図１と同一の符号を付しており、ここではその詳細な説明を省略する。

図４の半導体不揮発性メモリは、図１の構成に加えて、センス時に用いる回路要素として、ネイバーエフェクトキャンセラ部ＮＥＣを備えている。ネイバーエフェクトキャンセラ部ＮＥＣは、ネイバービット線リセットトランジスタ７３と、メモリセルオン電流よりも小さい電流を流す電流源７４とを備えている。電流源７４の電流は、リファレンス電流と同程度、すなわちメモリセルが“１”のときの電流の半分程度に調整されている。ネイバービット線リセットトランジスタ７３にはセンス入力リセットトランジスタ７０と同じ制御信号φ１が与えられる。Ｙセレクタ６０ａは、メインビット線ＭＢＬ［０］〜［７］を、センスアンプ７１、電圧源Ｖｄおよび接地電源ＧＮＤに加えて、ネイバーエフェクトキャンセラ部ＮＥＣにも、選択的に接続可能に構成されており、Ｙデコーダ６１ａはそのための選択信号をＹセレクタ６０ａに出力する。

Ｙセレクタ６０ａ、メインビット線ＭＢＬ［０］〜［７］、および選択ゲート３０〜３７，４０〜４７によって、選択回路が構成されている。また、Ｙデコーダ６１ａおよびＹバッファ６２によって、選択制御手段が構成されている。

図４の半導体不揮発性メモリの動作について説明する。ここでは第１の実施形態と同様に、第１のメモリセルとしてのメモリセル０３の読み出しを行う場合を例にとって説明を行う。この場合、ビット線ＢＬ２３（メモリセル０３のドレインに接続された第１のビット線）がドレインビット線、ビット線ＢＬ２４（メモリセル０３のソースに接続された第２のビット線）がソースビット線、ビット線ＢＬ２５（ビット線ＢＬ２４がドレインに接続された第２のメモリセルとしてのメモリセル０４のソースに接続された第３のビット線）がネイバービット線、ビット線ＢＬ２６（ビット線ＢＬ２５がドレインに接続された第３のメモリセルとしてのメモリセル０５のソースに接続された第４のビット線）がグランドビット線に、それぞれ割り付けられる。

図５は各メモリセル００〜０７を読み出す際のメインビット線ＭＢＬ［０］〜［７］および選択ゲート信号ＳＥＬ［００］〜［０７］の状態を示す図である。ここで説明する動作は、「ＲＥＡＤ０３」の列の記載に従う。

メモリセル０３を読み出すに際し、まずＸアドレスを与え、ブロックデコーダ６３の出力を活性化し、Ｘデコーダ６４およびＹバッファ６２を活性化する。Ｘアドレスに従い、Ｘデコーダ６４出力のワード線ＷＬ［００］が活性化される。これにより、メモリセル００〜０Ｆが活性化される。Ｙアドレスも同時に与えられ、Ｙデコーダ６１ａ出力が活性化され、出力の一方は、先ほどＸアドレスによって活性化されたＹバッファ６２に与えられる。これにより、Ｙバッファ６２から出力される選択ゲート信号ＳＥＬ［０１］，［０２］，［０５］，［０６］が活性化される（図５の「ＲＥＡＤ０３」を参照）。また、Ｙデコーダ６１ａのもう一方の出力はＹセレクタ６０ａに与えられ、Ｙセレクタ６０ａは、メインビット線ＭＢＬ［０］をセンスアンプ７１およびセンス入力リセットトランジスタ７０に接続し、メインビット線ＭＢＬ［１］をネイバーエフェクトキャンセラ部ＮＥＣに接続し、メインビット線ＭＢＬ［２］を接地トランジスタ７２を介して接地電源ＧＮＤに接続し、メインビット線ＭＢＬ［３］を電圧源Ｖｄに接続する。

このような選択制御により、ドレインビット線ＢＬ２３がメインビット線ＭＢＬ［３］を介して電圧源Ｖｄに接続され、ソースビット線ＢＬ２４がメインビット線ＭＢＬ［０］を介してセンスアンプ７１に接続され、ネイバービット線ＢＬ２５がメインビット線ＭＢＬ［１］を介して電流源７４に接続され、グランドビット線ＢＬ２６がメインビット線ＭＢＬ［２］を介して接地電源ＧＮＤに接続される。

このとき、センス入力リセットトランジスタ７０およびネイバービット線リセットトランジスタ７３の制御信号φ１はハイにしておき、センスアンプ７１と接続されたノードおよび電流源７４と接続されたノードをリセット状態にしておく。また、接地トランジスタ７２の制御信号φ２はハイにしたままにする。

そして、所定時間が経過した後、タイミング発生回路６５はセンス入力リセットトランジスタ７０およびネイバービット線リセットトランジスタ７３の制御信号φ１をロウにする。ここでの所定時間は、ドレインビット線ＢＬ２３、ソースビット線ＢＬ２４、ネイバービット線ＢＬ２５およびグランドビット線ＢＬ２６の電圧が安定するために必要な時間に設定されている。制御信号φ１がロウになったタイミングから、センス積分期間が開始される。このとき、ドレインビット線ＢＬ２３には電圧Ｖｄが与えられており、ソースビット線ＢＬ２４の電圧はセンス入力リセットトランジスタ７０のリセット動作によって０Ｖになっており、ネイバービット線ＢＬ２５の電圧はネイバービット線リセットトランジスタ７３のリセット動作によって０Ｖになっている。またグランドビット線ＢＬ２５は接地電位になっている。

また、ネイバービット線ＢＬ２５も定電流源７４により充電されていき、その電位が上昇していく。ただし、定電流源７４の電流はメモリセルオン電流よりも小さいので、ネイバービット線ＢＬ２５の電位は、メモリセル０３の状態が“１”のときのソースビット線ＢＬ２４の電位よりもゆっくり上昇する。

図６はセンス積分期間終了時の読み出しメモリセル０３近傍のビット線電位の様子を示す図である。図６に示すように、センス積分期間の終了時には、ソースビット線ＢＬ２４の電位Ｖｓは、メモリセル０３の状態“１”“０”に応じて異なる値になる。センスアンプ７１は、この電位Ｖｓの値に応じて“１”“０”を出力する。また、ネイバービット線ＢＬ２５にも定電流源７４による電位Ｖｎｓが生じる。

ここで、第１の実施形態では、読み出しメモリセル０３が“１”の場合において、隣接するメモリセル０４が“１”のときは、読み出しメモリセル０３のメモリセルオン電流の一部（１０分の１程度）は隣接するビット線ＢＬ２５に流れ出した。これに対して本実施形態では、ネイバービット線ＢＬ２５の電位が上昇するため、ソースビット線ＢＬ２４とネイバービット線ＢＬ２５との電位差が小さくなるので、読み出しメモリセル０３のメモリセルオン電流の一部が流れ出すネイバー効果が少なくなる。

本実施形態ではさらに、ネイバービット線ＢＬ２５に隣接するビット線ＢＬ２６を接地電源ＧＮＤに接続し、強制的に接地レベルにしている。ビット線ＢＬ２６を接地電源ＧＮＤに接続しない場合には、ビット線ＢＬ２６やそれに隣接するビット線に電荷が残っているとき、メモリセル０３の読み出しにおいて、センス積分期間中に、ビット線ＢＬ２６等からネイバービット線ＢＬ２５に電流が流れ込む可能性がある。このとき、ネイバービット線ＢＬ２５に、設定された以上に電流が流れ込み、この結果、ソースビット線ＢＬ２４にも電流が流れ込む可能性がある。すなわち本実施形態では、ネイバービット線ＢＬ２５に隣接するビット線ＢＬ２６をグランドビット線とすることによって、余剰な電荷によるソースビット線ＢＬ２４の浮きを抑制することができる。

このように本実施形態においても、各ビット線をグランドにディスチャージするディスチャージ期間を設けることなく、正常にセンス動作を行うことができるので、高速・高精度な半導体不揮発性メモリを実現することができる。

なお、本実施形態では、接地電源に接続するグランドビット線は、ネイバービット線に隣接するビット線としたが、このネイバービット線がドレインに接続されたメモリセルのソース側近傍に配置されたビット線であれば、接地電源に接続することによって、本実施形態と同様の効果が得られる。

（第３の実施形態）
本発明の第３の実施形態に係る半導体不揮発性メモリの構成は、図１の構成と同様である。本実施形態では、メモリセルの読み出しにおいて、ドレインビット線にソースビット線とは反対側に隣接するビット線についても、強制的にグランド電位にする。例えば、メモリセル０３の読み出しを行う場合、ドレインビット線ＢＬ２３がソースに接続された第３のメモリセルとしてのメモリセル０２のドレインに接続されたビット線ＢＬ２２についても、接地電源ＧＮＤに接続する。その他の動作は第１の実施形態と同様である。

図７は本実施形態におけるセンス積分期間終了時の読み出しメモリセル０３近傍のビット線電位の様子を示す図である。図７に示すように、ドレインビット線ＢＬ２３にソースビット線ＢＬ２４とは反対側に隣接するビット線ＢＬ２２が、グランド電位になっている。

仮に、ビット線ＢＬ２２をグランド電位にしないとすると、活性化されているワード線に沿って左側のメモリセルに“１”が続いている場合に、同一アドレスを繰り返し読み出した際などには、ドレインビット線ＢＬ２３の左側のビット線は次々に電圧Ｖｄにチャージアップされていく。メインビット線が直接接続されるビット線の電荷は短時間にディスチャージできるが、メインビット線が直接接続されないビット線の電荷はメモリセルを介してしかディスチャージできない。このため、所定のディスチャージ時間が終了したとき、余剰な電荷が残ったままとなる可能性が高い。書き換え可能な不揮発性メモリ等においては、ドレインに電圧が印加され、ワード線０Ｖの状態が続く可能性が生じ、ドレインディスターブとなり、記憶保持の妨げになる可能性がある。

これに対して本実施形態のように、ドレインビット線のソースビット線と反対側の隣接ビット線をグランド電位に固定することによって、センス動作に関わるビット線の両端がグランド電位となるため、読み出しメモリセルの両側に電荷が漏れ出すことがなくなる。これにより、同一箇所連続読み出し等によるメモリプレーンのチャージアップから開放され、ドレインディスターブ等による記憶保持の妨げになる可能性がなくなる。

（第４の実施形態）
本発明の第４の実施形態に係る半導体不揮発性メモリの構成は、図４の構成と同様である。本実施形態においても第３の実施形態と同様に、メモリセルの読み出しにおいて、ドレインビット線にソースビット線とは反対側に隣接するビット線についても、強制的にグランド電位にする。例えば、メモリセル０３の読み出しを行う場合、ドレインビット線ＢＬ２３がソースに接続された第４のメモリセルとしてのメモリセル０２のドレインに接続されたビット線ＢＬ２２についても、接地電源ＧＮＤに接続する。その他の動作は第２の実施形態と同様である。

図８は本実施形態におけるセンス積分期間終了時の読み出しメモリセル０３近傍のビット線電位の様子を示す図である。図８に示すように、ドレインビット線ＢＬ２３にソースビット線ＢＬ２４とは反対側に隣接するビット線ＢＬ２２が、グランド電位になっている。

本実施形態においても第３の実施形態と同様に、同一箇所連続読み出し等によるメモリプレーンのチャージアップから開放され、ドレインディスターブ等による記憶保持の妨げになる可能性がなくなる。

なお、第３および第４の実施形態では、接地電源に接続するビット線は、ドレインビット線に隣接するビット線としたが、このドレインビット線がソースに接続されたメモリセルのドレイン近傍に配置されたビット線であれば、接地電源に接続することによって、第３および第４の実施形態と同様の効果が得られる。

なお、上述した各実施形態では、ＶＧＡ型不揮発性メモリセルを例にとって説明を行ったが、この不揮発性メモリセルは、フローティングゲート型、ＳＯＮＯＳ等空間電荷蓄積型など何れの方式のものであってもよい。また、１ビット／セルの不揮発性メモリセルとして説明を行ってきたが、閾値電圧による多値メモリセルや、ＮＲＯＭのようなセルのドレイン・ソース両端に物理的に情報を書き込む多値メモリセルであっても、同様に実現可能である。

また、上述した各実施形態では、階層化ビット線構造を前提として説明を行ったが、本発明は、階層化されていないビット線構造においても有効であることはいうまでもない。

本発明では、大容量に適したアレー構成であるＶＧＡ型などの半導体不揮発性メモリにおいて、センス動作の高速化が可能になるので、例えば、メモリのサイイクルタイム高速化・アクセス高速化に対して有用である。

本発明の第１の実施形態に係る半導体不揮発性メモリの構成を示す図である。本発明の第１の実施形態における動作制御を示す図である。本発明の第１の実施形態における読出しメモリセル近傍のビット線電位を示す図である。本発明の第２の実施形態に係る半導体不揮発性メモリの構成を示す図である。本発明の第２の実施形態における動作制御を示す図である。本発明の第２の実施形態における読出しメモリセル近傍のビット線電位を示す図である。本発明の第３の実施形態における読出しメモリセル近傍のビット線電位を示す図である。本発明の第４の実施形態における読出しメモリセル近傍のビット線電位を示す図である。（ａ）は第１の従来例に係る半導体不揮発性メモリを階層化ビット線構造に適用した構成を示す図であり、（ｂ）は（ａ）の構成における読み出しメモリセル周辺の各ビット線の電位を示す図である。（ａ）は第２の従来例に係る半導体不揮発性メモリを階層化ビット線構造に適用した構成を示す図であり、（ｂ）は（ａ）の構成における読み出しメモリセル周辺の各ビット線の電位を示す図である。

符号の説明

００〜０Ｆ，１０〜１Ｆメモリセル
ＢＬ２０〜２Ｇビット線
ＭＢＬ［０］〜［７］メインビット線
３０〜３７，４０〜４７選択ゲート
６０，６０ａＹセレクタ
６１，６１ａＹデコーダ
６２Ｙバッファ
７１センスアンプ
７４電流源
ＶＤ電圧源
ＧＮＤ接地電源

Claims

第１のメモリセルと、前記第１のメモリセルのドレインに接続された第１のビット線と、前記第１のメモリセルのソースに接続された第２のビット線と、前記第２のビット線がドレインに接続された第２のメモリセルのソース側近傍に配置された第３のビット線と、を少なくとも含むメモリセルアレイと、
センスアンプと、
所定の読み出し電圧を与える電圧源と、
接地電源と、
前記第１〜第３のビット線と、前記センスアンプ、前記電圧源、および前記接地電源とを選択的に接続する選択回路と、
前記選択回路を制御する選択制御手段とを備え、
前記選択制御手段は、
前記第１のメモリセルの読み出しにおいて、前記第１のビット線が前記電圧源に接続され、前記第２のビット線が前記センスアンプに接続され、前記第３のビット線が前記接地電源に接続されるよう、前記選択回路を制御する
ことを特徴とするグランドセンス方式半導体不揮発性メモリ。
請求項１において、
前記第３のビット線は、前記第２のメモリセルのソースに接続されたビット線である
ことを特徴とするグランドセンス方式半導体不揮発性メモリ。
請求項１において、
前記メモリセルアレイは、前記第１のビット線がソースに接続された第３のメモリセルのドレイン側近傍に配置された第４のビット線を含み、
前記選択制御手段は、
前記第１のメモリセルの読み出しにおいて、前記第４のビット線が前記接地電源に接続されるよう、前記選択回路を制御する
ことを特徴とするグランドセンス方式半導体不揮発性メモリ。
請求項３において、
前記第４のビット線は、前記第３のメモリセルのドレインに接続されたビット線である
ことを特徴とするグランドセンス方式半導体不揮発性メモリ。
第１のメモリセルと、前記第１のメモリセルのドレインに接続された第１のビット線と、前記第１のメモリセルのソースに接続された第２のビット線と、前記第２のビット線がドレインに接続された第２のメモリセルのソースに接続された第３のビット線と、前記第３のビット線がドレインに接続された第３のメモリセルのソース側近傍に配置された第４のビット線と、を少なくとも含むメモリセルアレイと、
センスアンプと、
所定の読み出し電圧を与える電圧源と、
接地電源と、
メモリセルオン電流よりも小さい電流を流す電流源と、
前記第１〜第４のビット線と、前記センスアンプ、前記電圧源、前記接地電源、および前記電流源とを選択的に接続する選択回路と、
前記選択回路を制御する選択制御手段とを備え、
前記選択制御手段は、
前記第１のメモリセルの読み出しにおいて、前記第１のビット線が前記電圧源に接続され、前記第２のビット線が前記センスアンプに接続され、前記第３のビット線が前記電流源に接続され、前記第４のビット線が前記接地電源に接続されるよう、前記選択回路を制御する
ことを特徴とするグランドセンス方式半導体不揮発性メモリ。
請求項５において、
前記第４のビット線は、前記第３のメモリセルのソースに接続されたビット線である
ことを特徴とするグランドセンス方式半導体不揮発性メモリ。
請求項５において、
前記メモリセルアレイは、前記第１のビット線がソースに接続された第４のメモリセルのドレイン側近傍に配置された第５のビット線を含み、
前記選択制御手段は、
前記第１のメモリセルの読み出しにおいて、前記第５のビット線が前記接地電源に接続されるよう、前記選択回路を制御する
ことを特徴とするグランドセンス方式半導体不揮発性メモリ。
請求項７において、
前記第５のビット線は、前記第４のメモリセルのドレインに接続されたビット線である
ことを特徴とするグランドセンス方式半導体不揮発性メモリ。