JP2007234133A - 半導体記憶装置及び半導体集積回路システム - Google Patents

半導体記憶装置及び半導体集積回路システム Download PDF

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Abstract

【課題】抵抗変化型メモリ素子を備えた半導体記憶装置において、負電位発生回路を不要にすると共に、データ読み出し時間を短縮する。
【解決手段】スタンバイ時には、抵抗変化型メモリ素子４０３の両端、即ち、ビット線ＢＬとソース線ＳＬとはビット線及びソース線の各プリチャージ回路４０２によりプリチャージ電位Ｖｐに設定される。セット時には、ビット線ＢＬはビット線書込バイアス発生回路４０１により前記プリチャージ電位Ｖｐよりも高い設定電圧Ｖｄに、ソース線ＳＬはソース線書込バイアス発生回路により接地される。リセット時には、セット時とは逆に、ビット線ＢＬは接地され、ソース線ＳＬは設定電圧Ｖｄに設定される。データ読み出し時には、例えばビット線ＢＬを前記プリチャージ電位Ｖｐのまま、ソース線ＳＬを読み出しバイアス回路４０５により接地する。
【選択図】図４

Description

本発明は、半導体記憶装置に関し、特に、抵抗変化デバイスを用いた不揮発性半導体記憶装置等に利用して有効な技術に関する。
近年、半導体集積回路の技術は、その製造プロセスの微細化が進んで、ゲート酸化膜の薄膜化又はゲート電極材料等の改変が進んでいる。また、ＦＬＡＳＨ、ＥＥＰＲＯＭ等の書き換え用途デバイス等も大規模化及び高集積化を遂げて、技術的な進展をみている。半導体デバイスを使用するシステム分野でも、必要とするデバイスの用途は変わりつつあり、セキュリテイー用途や、ＩＣ ＴＡＧ等の不揮発メモリ素子又はＯＴＰ素子を内部に混載するケースもあれば、書換可能な大容量の不揮発メモリを混載する傾向も増加している。最近では、通常のＦＬＡＳＨ、ＥＥＰＲＯＭなどのＦＧ型の不揮発メモリとして、更に面積の縮小を試みて、新規の不揮発メモリが出現、注目されている。その代表的なものに、強誘電体を使用するＦｅＲＡＭ、磁気を使用するＭＲＡＭ、又は相変化メモリとしてのＰＲＡＭ、抵抗変化型メモリ等、多種存在する。
前記新規の不揮発メモリのうち、抵抗変化型メモリのメモリ素子は、その酸化膜として、ペロブスカイト構造を有する材料や、２元系遷移金属酸化物などの材料が使用され、そのメモリ素子の抵抗値を高抵抗値にする（セット時）か、又は低抵抗値にするか（消去又はリセット時）によって、不揮発記憶を行わせる。
このような抵抗変化型メモリのセット時やリセット時での電圧バイアス条件は、従来、±両極性の電圧を用いている。例えば、抵抗変化型メモリ素子の抵抗両端にかけるバイアス電圧として、例えば書き込み時には所定値の＋電圧を使用し、消去時にはその＋電圧と絶対値は同一値で符号のみが異なる所定値の−電圧が使用される。また、前記±の両極性の電圧値は、５Ｖから１Ｖ程度まで多岐に亘る。この種の技術は、例えば特許文献１に記載されている。
特開２００４−１５８１１９号公報
しかしながら、前記従来の抵抗変化型メモリでは、バイアス電圧として±の両極性の電圧を使用するため、次の問題がある。
図２は、従来の半導体記憶装置のデータ書き込み時（セット、リセット）のバイアス電圧の印加状態を示す。
同図において、２０３は抵抗変化型メモリ素子、２０１は前記抵抗変化型メモリ素子２０３の一方の端子、２０２は前記抵抗変化型メモリ素子２０３の他方の端子、２０４は前記抵抗変化型メモリ素子２０３のセット時にセットバイアス電圧をかけた状態の印加状態であり、２０５は前記抵抗変化型メモリ素子２０３のリセット時にリセットバイアス電圧をかけた状態の印加状態である。
同図から理解されるように、抵抗変化型メモリ素子２０３のデータ書き込み時のセットやリセットを行うのに必要なそのメモリ素子２０３の両端子２０１、２０２間の電位差が設定値Ｖｄであるとして説明すると、他方の端子２０２が常に接地電位ＧＮＤである一方、一方の端子２０１はセット時には正値の設定値＋Ｖｄが印加され、リセット時には負値の設定値−Ｖｄが印加されて、この端子２０１の電位は正電圧＋Ｖｄと負電圧−Ｖｄとの間を遷移することになる。この場合には、この端子２０１の電圧の遷移は２×Ｖｄとなって、高い振幅差を必要とし、且つ負値の設定値−Ｖｄを発生させる負電位発生回路が必要となる。しかし、実際の半導体デバイスでは、ツインウエル等の場合には、負電位の発生は許されず、この技術の採用は困難である。
そこで、負電位発生回路を必要としない構成として、例えば、固定電位の端子２０２の電圧を正電圧＋Ｖｄに設定することが考えられるが、一方の端子２０１の電圧は、２×Ｖｄの昇圧電圧と接地電圧ＧＮＤとの２種類となり、端子２０１の電圧振幅はやはり前記と同様に２×Ｖｄの大きな振幅となる。しかも、その電位を内部発生した場合でもその昇圧電位発生回路の電流供給が小能力となる傾向となって、書き込み時のビット数が少なく制限されるなどの欠点が生じる。
本発明は、かかる点に鑑みてなされたものであり、その目的は、抵抗変化型メモリ素子を有する半導体記憶装置において、データ書き込みに必要なメモリ素子両端子間の電位差を設定値Ｖｄとして、そのメモリ素子の各端子の電圧振幅を前記設定値Ｖｄに制限しながら、そのメモリ素子へのデータの書き込みや読み出しを高速に行い得るようにすることにある。
前記の目的を達成するために、本発明では、設定電圧Ｖｄなどの高電位と接地電位などの低電位とを用意し、この高電位と低電位との２種のみを用いて抵抗変化型メモリ素子の両端子に所定値のバイアス電圧を順方向と逆方向とに印加する構成を採用しながら、更にデータ読出時のデータ読み出しを高速に行うようにする。
具体的に、請求項１記載の発明の半導体記憶装置は、第１ノード及び第２ノードを有する抵抗変化型メモリ素子と、前記抵抗変化型メモリ素子の第１ノードに接続された列選択線と、前記抵抗変化型メモリ素子の第２ノードに接続された行選択線とを有し、前記抵抗変化型メモリ素子は、前記第１及び第２ノード間に順方向及び逆方向のバイアス電圧を印加して、データのセット及びリセットを行う半導体記憶装置であって、スタンバイ時に、前記抵抗変化型メモリ素子の第１及び第２ノードを、各々、基準電位にプリチャージするプリチャージ手段と、データ書込のセット時に前記抵抗変化型メモリ素子の第１及び第２ノードの一方のノードに設定高電位を印加すると共に他方のノードに設定低電位を印加し、データ書込のリセット時に前記抵抗変化型メモリ素子の前記一方のノードに前記設定低電位を印加すると共に前記他方のノードに前記設定高電位を印加するバイアス印加手段と、データ読出時に、前記抵抗変化型メモリ素子の第１又は第２ノードに前記基準電位を印加する読出手段とを備えたことを特徴とする。
請求項２記載の発明は、前記請求項１記載の半導体記憶装置において、前記読出手段は、前記抵抗変化型メモリ素子の第２又は第１ノードに、前記設定低電位、又は前記基準電位によりもデータ読み出しに必要な電位だげ高い電位を印加することを特徴とする。
請求項３記載の発明は、前記請求項１記載の半導体記憶装置において、前記基準電位は、前記設定高電位よりも低い電位であることを特徴とする。
請求項４記載の発明は、前記請求項１記載の半導体記憶装置を含む半導体集積回路システムであって、内部回路に電圧供給するシステム用低電圧源と、データ入出力に使用するデータ入出力用高電圧源とを有し、前記半導体記憶装置に使用される前記基準電位は、前記システム用低電圧源の電源電位と同一であり、前記半導体記憶装置に使用される前記設定高電位は、前記データ入出力用高電圧源の電源電位と同一であり、前記半導体記憶装置に使用される前記設定低電位は、接地電位であることを特徴とする。
請求項５記載の発明は、前記請求項１記載の半導体記憶装置において、前記抵抗変化型メモリ素子を多数個有するメモリセルアレイを有し、前記バイアス印加手段は、前記抵抗変化型メモリ素子の第１ノードにバイアス電圧を印加する第１バイアス印加手段と、第２ノードにバイアス電圧を印加する第２バイアス印加手段とに分割され、前記第１バイアス印加手段は前記メモリセルアレイの一端側に配置され、前記第２バイアス印加手段は前記メモリセルアレイの他端側に配置されることを特徴とする。
請求項６記載の発明は、前記請求項５記載の半導体記憶装置において、前記第１及び第２バイアス印加手段は、バイアス電圧印加用の同一制御信号により共通に制御されることを特徴とする。
請求項７記載の発明の半導体記憶装置は、第１ノード及び第２ノードを有する抵抗変化型メモリ素子と、前記抵抗変化型メモリ素子の第１ノードに接続された列選択線と、前記抵抗変化型メモリ素子の第２ノードに接続された行選択線とを有し、前記抵抗変化型メモリ素子は、前記第１及び第２ノード間に順方向及び逆方向のバイアス電圧を印加して、データのセット及びリセットを行う半導体記憶装置であって、設定参照電位と前記抵抗変化型メモリ素子の抵抗値によって生じる電位との電位差を増幅するセンスアンプと、前記データの書込時に、前記センスアンプを常時増幅動作させる増幅制御手段と、前記データ書込のセット時又はリセット時に、前記抵抗変化型メモリ素子へのデータのセット又はリセット動作を開始すると共に、前記センスアンプの出力信号を受け、この受けた出力信号に応じて前記データのセット及びリセット動作を停止する書込手段とを備えたことを特徴とする。
請求項８記載の発明は、前記請求項７記載の半導体記憶装置において、前記センスアンプは、データ読出時に使用するデータ読み出し用センスアンプが兼用され、更に、前記設定参照電位を、データ書込時のセット用の参照電位、リセット用の参照電位、及びデータ読出時の参照電位とに別々に生成するセット用、リセット用及びデータ読出用の参照電位生成手段を備えたことを特徴とする。
請求項９記載の発明は、前記請求項８記載の半導体記憶装置において、前記書込手段は、前記データ読み出し用センスアンプの出力信号に応じて、前記データのセット及びリセット動作を停止することを特徴とする。
請求項１０記載の発明は、前記請求項８記載の半導体記憶装置において、前記データ読み出し用センスアンプの出力信号を外部へ出力する読出データ出力回路を有し、前記書込手段は、前記データ読み出し用センスアンプの出力信号を、前記読出データ出力回路を介して受け、データ書込のセット時及びリセット時に、前記データ読み出し用センスアンプ及び前記読出データ出力回路は、データ読出動作と同一のタイミングで起動されることを特徴とする。
請求項１１記載の発明は、前記請求項８記載の半導体記憶装置において、前記データ書込のセット用、リセット用、及びデータ読出用の３つの参照電位生成手段は、データ書込のセット時、リセット時及びデータ読出時に、そのデータ書込又は読出対象の抵抗変化型メモリ素子に流れる電流経路と同一の電流経路を持つと共に、その電流経路に電圧分圧用の複数個の抵抗素子を持ち、セットコマンド、リセットコマンド及び読出コマンドに基づいて選択されることを特徴とする。
請求項１２記載の発明は、前記請求項７記載の半導体記憶装置において、前記設定参照電位を発生する参照電位発生回路を備え前記参照電位発生回路は、データ書込に使用する電源にソースが接続された第１のＰチャネルトランジスタと、データ読出に使用する電源にソースが接続された第２のＰチャネルトランジスタと、前記第１及び第２のＰチャネルトランジスタに共通に接続された電圧分圧用の複数の抵抗素子と、前記第１及び第２のＰチャネルトランジスタの一方を選択する選択手段とを備えたことを特徴とする。
以上により、請求項１〜１２記載の発明では、データ書込に必要な電位を設定電圧Ｖｄとした場合に、抵抗変化型メモリ素子の第１及び第２ノード間の電位差を＋Ｖｄ又は−Ｖｄに固定化する際に、各ノードの電圧振幅はビット線にかける設定電圧Ｖｄのみとなるので、余計に書き込み電位を生成することが必要ない。また、スタンバイ時には、抵抗変化型メモリ素子の第１及び第２ノードは、所定電位にプリチャージされるので、不用意なバイアス電圧がかかることがなく、Ｄｉｓｔｕｒｂ等による抵抗変化の発生を有効に抑制できると共に、スタンバイ時からデータ読み出し時に移行した際には、プリチャージ電位がそのままデータ読出し電位となるので、プリチャージ電位とは異なる電位をデータ読出電位に設定する場合と比較して、第１及び第２ノードに不要なバイアス電圧を印加する必要がなく、読出動作の高速化が可能であると共に、制御も簡単になる。
特に、請求項２記載の発明では、例えばデータ書込のセット時に抵抗変化型メモリ素子の第１及び第２ノード間に順方向のバイアス電圧を印加して高抵抗値に設定した場合に、その抵抗変化型メモリ素子の高抵抗値の状態を保持することが信頼性上難しい状況では、データ読出時に抵抗変化型メモリ素子の両ノード間に順方向のバイアス電圧を印加しつつデータ読出しが可能であるので、信頼性を高く保持できる。このことは、データ書込のリセット状態、即ち、抵抗変化型メモリ素子の低抵抗値の状態を保持することが信頼性上難しい状況でも、データ読出時に、その抵抗変化型メモリ素子へのバイアス電圧の印加をデータ書込のリセット時と同一方向のバイアス電圧をかけることができるので、高信頼性を確保できる。
更に、請求項３記載の発明では、データ読出時に抵抗変化型メモリ素子の両ノード間にかけるバイアス電圧を、データ書込に要するバイアス電圧にまで高める必要がないので、制御性が容易である。
加えて、請求項４記載の発明では、半導体集積回路システムのデータ入出力用高電圧源を用いて半導体記憶装置の抵抗変化型メモリ素子のデータ書込が可能であるので、従来のようにデータ書込に２Ｖｄの昇圧電圧源を使用する必要がなく、データ書込用の電圧源として、高い電流供給能力を確保できると共に、データ書込のセット及びリセット動作を行わせるバイアス印加手段などの回路の構成トランジスタとして、低電位で使用できて面積が小さなトランジスタの採用が可能である。しかも、半導体集積回路システムとして、半導体記憶装置用の電源端子を別途設ける必要がない。
また、請求項５記載の発明では、データ書込のセット及びリセット時には、その書込対象の抵抗変化型メモリ素子の位置に拘わらず、電流経路の長短変化をなくすことができるので、バイアス電圧のばらつきを抑制でき、セット及びリセット動作を良好に行うことが可能である。
更に、請求項６記載の発明では、メモリセルアレイの一端側及び他端側に位置する第１及び第２のバイアス印加手段を同一の制御信号により共通に制御するので、データ書込対象の抵抗変化型メモリ素子の両ノードを同一タイミングでバイアス印加することができる。
加えて、請求項７記載の発明では、データ書込時には、センスアンプを常時増幅動作させておき、データ書込対象の抵抗変化型メモリ素子の抵抗値変化に基づくセンスアンプの出力変化に基づいてそのデータ書込動作を停止するので、データ書込の完了と同時にそのデータ書込動作を停止することができ、データ書込時間の短縮が可能である。しかも、多値などのように抵抗変化型メモリ素子のデータ消去後の抵抗値に精度を要する場合などでは、その抵抗値のレベル制御を容易に且つ自動で行うことが可能である。
また、請求項８記載の発明では、データ書込完了検出用のセンスアンプを別途用意する必要がなく、小面積化に寄与する。また、セット及びリセットの各コマンドに応じたセンスアンプの参照電位を列方向に選択された活性ビット中の行方向の特定ビットに対して供給することができる。
更に、請求項９記載の発明では、データ読み出し用センスアンプの出力信号を用いてデータ書込動作の停止制御を行っているので、その停止制御用に新たな信号を生成する必要がない。
加えて、請求項１０記載の発明では、既に備えるデータ読み出し用センスアンプ及び読出データ出力回路をデータ書込完了の検出用に利用する際に、そのデータ書込時での起動タイミングを読み出しタイミングと同一タイミングに設定しているので、タイミング発生に関わる余分な回路を付加する必要がない。
加えて、請求項１１記載の発明では、書込又は読出対象の抵抗変化型メモリ素子からのデータの書込又は読出しに際し、その書込又は読出し電圧の変動に対応してセンスアンプの参照電位を可変にできるので、その抵抗変化型メモリ素子に流れる電流の経路に位置するトランジスタの製造プロセスのばらつきを吸収できる。
また、請求項１２記載の発明では、書込電圧と読出電圧との差電圧に応じてセンスアンプの参照電位を相対変化させたので、より簡便な構成でセンスアンプの参照電位を発生させることができる。
以上説明したように、請求項１〜６記載の発明によれば、抵抗変化型メモリ素子を備えた半導体記憶装置において、データ書込のセット及びリセットに要する書込電圧を従来よりも低く抑えて、昇圧電源を不要にしたり、負電圧発生回路を不要にできると共に、データの読出動作の高速化及びデータ信頼性の向上を図ることができる。
また、請求項７〜１２記載の発明の半導体記憶装置によれば、データ書込の完了と同時にそのデータ書込動作を停止でき、データ書込時間の短縮を図ることができる。
以下、本発明の実施形態について図面を参照しながら説明する。
尚、説明を簡便にするため、以下の事項を定義する。以下の説明では、セットとは、抵抗変化型メモリ素子の抵抗値を上昇させて、不揮発性半導体記憶装置の出力としてＬｏｗレベルを出力する動作を言い、リセットとは、抵抗変化型メモリ素子の抵抗値を低下させて、半導体記憶装置の出力としてＨｉｇｈレベルを出力する動作を言うと定義する。また、抵抗変化型メモリ素子のビット線側に繋がる端子を高電位とする場合をセットと言い、逆に低電位とする場合をリセットと言う。また、データ書き込みに使用する電位を設定値Ｖｄとし、読み出しに使用する電位を読み出し電位Ｖｐとして記述する。
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体記憶装置を説明する。
本実施形態では、先ず、抵抗変化型メモリ素子へのデータ書き込み時において、セット動作とリセット動作とを最初に説明する。
図１は、本半導体記憶装置に備える抵抗変化型メモリ素子と、その書き込み動作時でのバイアス電圧の印加状態を示す。同図において、１０３は抵抗変化型メモリ素子、１０１は前記抵抗変化型メモリ素子１０３の一方の端子（第１ノード）、１０２は前記抵抗変化型メモリ素子１０３の他方の端子（第２ノード）、１０４は同メモリ素子１０３へのデータ書込のセット時に順方向のバイアス電圧をかけた印加状態、１０５は同メモリ素子１０３へのデータ書込のリセット時に逆方向のバイアス電圧をかけた印加状態を示す。
図１の抵抗変化型メモリ素子１０３において、データ書き込みに必要な両端子１０１、１０２間の電位差を設定値＋Ｖｄとすると、スタンバイ時（本実施形態では、多数の抵抗変化型メモリ素子を備えたメモリセルアレイ内の全ての抵抗変化型メモリ素子が選択されていない状態の他、自己の抵抗変化型メモリ素子は選択されていないが他の抵抗変化型メモリ素子は選択されている非選択時を含むものとする）には、両端子１０１、１０２は設定値Ｖｄよりも小さな基準電位Ｖｐにプリチャージされる。セット時には、端子１０１を設定値Ｖｄにし、他方の端子１０２をＧＮＤ電位とし、これにより、他方の端子１０２のＧＮＤ電位を基準としてメモリ素子１０３の両端子間に設定電圧Ｖｄの順方向のバイアス電圧を印加する。一方、リセット時には、前記セット時とは逆に、端子１０１をＧＮＤ電位とし、他方の端子１０２を設定値Ｖｄに設定し、これにより、端子１０２の設定電圧Ｖｄを基準としてメモリ素子１０３の両端子間に負値の設定電圧−Ｖｄの逆方向のバイアス電圧を印加する。
図４は、本実施形態の半導体集積回路の要部構成を示す。同図において、１個のメモリセルである抵抗変化型メモリ素子４０３は、バイアス電圧の順方向印加又は逆方向印加に応じて抵抗値が変化するメモリ素子本体Ｍと、ワード線（行選択線）ＷＬの電位をゲート電位とするＮｃｈトランジスタより成る選択トランジスタＴｓとが接続されて成っている。前記抵抗変化型メモリ素子４０３はビット線（列選択線）ＢＬに接続されると共に、選択トランジスタＴｓのソースはソース線ＳＬと結合されている。この抵抗変化型メモリ素子４０３は、同図では１個しか図示しないが、ワード線ＷＬ及びビット線ＢＬ方向に行列に多数個配置されている。
図４において、４０１はビット線書込バイアス発生回路、４０２はビット線プリチャージ回路、４０７はソース線書込バイアス発生回路、４０６はソース線プリチャージ回路、４０５は読み出しバイアス発生回路である。４０４はセンスアンプであって、センスアンプ起動信号ＳＡＥによって設定参照電位Ｖｒｅｆと抵抗変化型メモリ素子４０３の出力電位との電位差を増幅し、出力信号ＩＤＯを出力する。前記ビット線プリチャージ回路４０２及びソース線プリチャージ回路４０６によりプリチャージ手段４２０を構成する。また、前記ビット線書込バイアス発生回路４０１及びソース線書込バイアス発生回路４０７によりバイアス印加手段４２１を構成し、前記ビット線プリチャージ回路４０２及び読み出しバイアス回路４０５により読出手段４２２を構成する。
前記図４の回路のリセット動作時の波形図を図１０に示す。同図において、Ｓｔａｎｂｙ時、相補の信号ＳＴ、／ＳＴは各々Ｌｏｗ、Ｈｉｇｈレベルであり、他の相補の信号ＲＳＴ、／ＲＳＴは各々Ｌｏｗ、Ｈｉｇｈレベルにあって、ビット線書込バイアス回路４０１及びソース線書込バイアス発生回路４０７はカットオフ状態で停止している。一方、２つの信号ＢＬＰ、ＳＬＰはＬｏｗレベルであり、ビット線プリチャージ回路４０２及びソース線プリチャージ回路４０６は、内部のＰｃｈトランジスタがＯＮ動作して、ビット線ＢＬ及びソース線ＳＬの各電位をプリチャージ電位Ｖｐにプリチャージしている。
その後、リセット時になると、図４の相補の信号ＲＳＴ、／ＲＳＴでは、信号ＲＳＴがＨｉｇｈレベルに、その反転信号／ＲＳＴがＬｏｗレベルになる。また、２つの信号ＢＬＰ、ＳＬＰがＨｉｇｈレベルになる。これにより、２つのプリチャージ回路４０２、４０６が停止する。そして、ワード線ＷＬの電位が上昇して、選択トランジスタＴｓがＯＮし、抵抗変化型メモリ素子４０３の両端子にバイアス電圧が印加される状態が形成される。ビット線書込バイアス発生回路４０１は、信号ＲＳＴがＨｉｇｈレベルになったので、ビット線ＢＬの電位をＬｏｗレベル（ＧＮＤレベル）にする。一方、ソース線書込バイアス発生回路４０７は、信号／ＲＳＴがＬｏｗレベルになったので、ソース線ＳＬの電位を設定値Ｖｄに上昇させる。従って、抵抗変化型メモリ素子４０３のビット線ＢＬ側がＧＮＤレベル、ソース線ＳＬ側が設定電位Ｖｄとなって、抵抗変化型メモリ素子４０３のメモリ素子本体Ｍの抵抗値が低くなる。その後、ビット線ＢＬ側のＧＮＤレベル及びソース線ＳＬ側の設定電位Ｖｄというバイアス状態を解放しても、メモリ素子本体Ｍの低抵抗状態は保持される。
前記図４の回路のセット動作時の波形図を図１１に示す。同図では、図１０に示したリセット時とは反対に、相補の信号ＳＴ、／ＳＴについて、信号ＳＴがＨｉｇｈレベルに、その反転信号／ＳＴがＬｏｗレベルになると共に、２つの信号ＢＬＰ、ＳＬＰが共にＨｉｇｈレベルになる。これにより、２つのプリチャージ回路４０２、４０６が停止する。そして、ワード線ＷＬの電位が上昇して、抵抗変化型メモリ素子４０３の両端子にバイアス電圧が印加される状態が形成される。ビット線書込バイアス発生回路４０２は、信号／ＳＴがＬｏｗレベルになったので、ビット線ＢＬの電位を設定値Ｖｄに上昇させ、一方、ソース線書込バイアス発生回路４０７は、信号ＳＴがＨｉｇｈレベルになったので、ソース線ＳＬの電位をＬｏｗレベル（ＧＮＤレベル）に低下させる。前記ビット線書込バイアス発生回路４０１の設定電圧Ｖｄは、抵抗変化型メモリ素子４０３にデータを書き込むのに必要な電位である。その結果、抵抗変化型メモリ素子４０３のビット線ＢＬ側が設定電位Ｖｄ、ソース線ＳＬ側がＧＮＤレベルとなって、抵抗変化型メモリ素子４０３のメモリ素子本体Ｍの抵抗値が高くなる。その後、ビット線ＢＬ側の設定電位Ｖｄ及びソース線ＳＬ側のＧＮＤレベルというバイアス状態を解放しても、メモリ素子本体Ｍの高抵抗状態は保持される。
次に、図４の回路のデータ読み出し動作時の波形図を図１２に示す。同図に示した読み出し動作時には、相補信号ＳＴ、／ＳＴは各々Ｌｏｗ、Ｈｉｇｈレベルに設定され、他の相補信号ＲＳＴ、／ＲＳＴも各々Ｌｏｗ、Ｈｉｇｈレベルに設定される。従って、２つのバイアス発生回路４０１、４０７は停止する。また、信号ＢＬＰはstanby時と同様にＬｏｗレベルに保持されて、ビット線ＢＬの電位はプリチャージ電位Ｖｐに設定される。尚、本実施形態では、この読み出し時にもビット線プリチャージ回路４０２を兼用しているが、この読み出し動作時とプリチャージ時との間で電圧変化の速度的な差異をつける場合には、ビット線プリチャージ回路４０２と同様の構成の読み出し用回路を別途付加すれば良い。信号ＳＬＰはＨｉｇｈレベルに移行して、ソース線プリチャージ回路４０６が停止する。更に、読み出し信号ＲＤがＨｉｇｈレベルとなって、ソース線ＳＬがＬｏｗレベル（ＧＮＤレベル）に低下する。同時に、ワード線ＷＬがＨｉｇｈレベルに移行する。その結果、抵抗変化型メモリ素子４０３のビット線側はＳｔａｎｂｙ時と同様のプリチャージ電位Ｖｐが印加された状態のまま、そのソース線側がＧＮＤレベルに低下する。ここで、プリチャージ電位Ｖｐは、設定電圧Ｖｄよりも低く設定される。従って、データ書き込みでのセット時のバイアス関係、即ち、抵抗変化型メモリ素子４０３のビット線側が設定電圧Ｖｄ、そのソース線側がＧＮＤ電位のバイアス関係と比較すると、ビット線ＢＬ側がプリチャージ電位Ｖｐ（＜Ｖｄ）と低いので、セット時でのバイアス電圧以上のバイアス電圧が抵抗変化型メモリ素子４０３の両端子間にかからないので、抵抗変化型メモリ素子４０３の高抵抗状態を良好に維持しながら、データを読み出すことが可能である。
ここで、書き込みに必要な電位を設定電圧Ｖｄとしたとき、抵抗変化型メモリ素子４０３の各端子にかかる電圧は、セット時及びリセット時の何れの場合であっても、＋Ｖｄ又はＧＮＤであって、各端子での電圧変化（振幅）は＋Ｖｄに制限され、ビット線ＢＬへかける設定電圧Ｖｄと等しくできる。従って、従来のように負電位発生回路を必要とせず、余計な書き込み電圧の発生回路が不要となって、ツインウエルなどの半導体デバイスを使用した半導体集積回路についても本実施形態を良好に適用可能である。
また、備える全ての抵抗変化型メモリ素子４０３が選択されていない狭義のＳｔａｎｂｙ時、１本のビット線ＢＬに繋がる抵抗変化型メモリ素子４０３が選択されていない非選択時には、それ等の抵抗変化型メモリ素子４０３の両端は、前記設定電圧Ｖｄよりも低い所定電位Ｖｐ（Ｖｐ＜Ｖｄ）にプリチャージされるので、これ等の抵抗変化型メモリ素子４０３の両端には不用意なバイアス電圧がかかることがなく、これ等の抵抗変化型メモリ素子４０３の両端にＤｉｓｔｕｒｂ等に起因する抵抗値変化が発生することを抑制することができる。
更に、狭義のstanby状態又は非選択状態からの読み出し時には、そのstanby状態又は非選択状態でのプリチャージ電位Ｖｐが直ちに読み出し電位となるので、この読み出し時にプリチャージ電位と異なる電位を読み出し電位に設定する場合と比べて、不要なバイアス電圧の印加が完了するまで待つ必要がなく、制御も簡単になる。
加えて、本実施形態では、読み出し時には、ビット線ＢＬにプリチャージ電位Ｖｐを、ソース線ＳＬにＧＮＤ電位を各々かけており、この電圧印加状態（抵抗変化型メモリ素子４０３へのバイアス電圧の印加条件）は、ビット線ＢＬに設定電位Ｖｄを、ソース線ＳＬにＧＮＤ電位を各々かけるセット時と同様の電圧印加状態である。従って、抵抗変化型メモリ素子４０３のセット時の高抵抗値の保持が信頼性上難しくて経年使用によってその高抵抗値が徐々に低下することになる場合であっても、抵抗変化型メモリ素子４０３の両端にかかる電圧関係をセット時と同様にして、その高抵抗値を良好に保持できる。尚、リセット状態での抵抗変化型メモリ素子１０３の低抵抗値の保持能力が弱い場合には、本実施形態とは逆に、ソース線プリチャージ回路４０６を読み出し時に動作させてソース線ＳＬの電位をプリチャージ電位Ｖｐに設定すると共に、読み出しバイアス発生回路４０５をビット線ＢＬ側に配置して動作させたり、又は、ビット線ＢＬの電位をプリチャージ電位Ｖｐにすると共に、ソース線ＳＬにプリチャージ電位Ｖｐよりもデータ読出しに必要な電圧分高い電位を印加するように構成しても良い。
また、本半導体記憶装置を有する半導体集積回路システムにおいて、その半導体集積回路システム内に低電圧動作する半導体デバイス（内部回路）を備えており、これ等半導体デバイスを動作させる低電圧のシステムコア電源（システム用低電圧源）と、外部とのデータ入出力用に高電圧のデータ入出力用高電圧源とを内蔵する場合には、本実施形態の半導体記憶装置の設定電圧Ｖｄを前記データ入出力用高電圧源から供給すると共に、前記プリチャージ電圧Ｖｐを前記システムコア電源から供給するように構成すれば、電流供給能力が上がると共に、設定電圧Ｖｄ生成用の内部昇圧回路が不用になる。
（第２の実施形態）
図５は本発明の第２の実施形態に係る半導体記憶装置の要部構成を示す図である。尚、図４と共通の構成要素には図４と同一の符号を付している。
図５の半導体記憶装置において、図４の半導体記憶装置との違いは、ソース線書込バイアス発生回路（第２バイアス印加手段）４０７と、ソース線プリチャージ回路４０６と、読み出しバイアス発生回路４０５との配置位置を変更し、前記図４の半導体集積回路ではビット線書込バイアス回路（第１バイアス印加手段）４０１及びビット線プリチャージ回路４０２と同じ側（図４左側の一端側）に配置したが、本実施形態では、その反対側、即ち、行及び列方向に多数個配置された抵抗変化型メモリ素子４０３より成るメモリセルアレイ４０８の図５右側（他端側）に配置した構成である。制御信号の信号線ＳＴ、／ＳＴ、ＲＳＴ、／ＲＳＴは、メモリセルアレイ４０８の上方を横方向にグローバルに走る同一制御信号であるので、このような配置を採用しても問題はない。また、セット時、リセット時及び読み出し時の各信号の印加波形も第１の実施形態と同様である。
一般に、前記第１の実施形態のように、メモリセルアレイ４０８の一端側にビット線書込バイアス回路４０１とソース線書込バイアス回路４０７とを配置し、ビット線プリチャージ回路４０２と読み出しバイアス回路４０５をも同一側に配置する場合には、セット時、リセット時又は読み出し時に、ビット線ＢＬ、抵抗変化型メモリ素子４０３及びソース線ＳＬの直列回路に電流を流すと、セット、リセット又は読み出しの対象となる抵抗変化型メモリ素子４０３の配置位置に応じて電流経路の長さが変化し、前記バイアス回路４０１などから遠い位置に存在する抵抗変化型メモリ素子４０３ではその電流経路は長く、近傍に位置する抵抗変化型メモリ素子４０３での電流経路は短くなる。その結果、ビット線ＢＬ及びソース線ＳＬを構成する金属配線の抵抗値に依存して、各抵抗変化型メモリ素子４０３に印加されるバイアス電圧値にばらつきが生じる。
しかし、本実施形態では、セット、リセット又は読み出しの対象となる抵抗変化型メモリ素子４０３の配置位置に拘わらず、ビット線ＢＬ及びソース線ＳＬの金属配線抵抗に起因する電圧の低下がビット線ＢＬ側とソース線ＳＬ側とで相殺されるので、セルアレイ内での印加バイアス電圧値のばらつきは自己整合的に調整されることになる。
従って、本実施形態では、メモリセルアレイ４０８内の抵抗変化型メモリ素子４０３の配置位置に拘わらず、その各抵抗変化型メモリ素子４０３の両端に印加すべきバイアス電圧をほぼ所定値の一定値に保持して、各抵抗変化型メモリ素子４０３のセット、リセット、データ読み出しを各抵抗変化型メモリ素子４０３間で均一に行うことが可能である。
（第３の実施形態）
次に、本発明の第３の実施形態を説明する。
図６は本発明の第３の実施形態に係る半導体記憶装置の全体構成を示す図である。尚、図４と共通の構成要素には図４と同一の符号を付している。
図６において、６０２は内部に書込バッファを含む書込／読出回路、６０３は抵抗変化型メモリ素子１０３を行及び列方向に多数個内蔵するメモリセルアレイ、６０４はセンスアンプブロックであって、その内部には、図４に示したセンスアンプ４０４、ビット線及びソース線のプリチャージ回路４０２、４０６、ビット線及びソース線の各書き込みバイアス発生回路４０１、４０７及び読み出しバイアス回路４０５を含む。このセンスアンプブロック４０６はワード線ＷＬの方向に複数個備えられてセンスアンプ列６０５を構成する。前記センスアンプブロック６０４の回路動作については既述した。また、６０１は参照電位Ｖｒｅｆを生成してセンスアンプブロック６０４に供給する参照電位生成回路である。
以下、センスアンプブロック６０４を動作させるブロック構成に関して説明する。図６において、書込／読出回路６０２は、外部から読出制御信号ＲＤ、書込制御信号ＷＴ、入力データＤが入力されると共に、センスアンプブロック６０４から出力信号ＩＤＯが入力される。この書込／読出回路６０２は、出力データＤＯを出力すると共に、入力された書き込み制御信号ＷＴ及び入力データＤＩに基づいてセット信号（ＳＴ、／ＳＴ）及びリセット信号（ＲＳＴ、／ＲＳＴ）をセンスアンプブロック６０４へ出力、供給する。これらのセット信号及びリセット信号のうち信号ＳＴ、ＲＳＴ及び読出制御信号ＲＤは、参照電位生成回路６０１に供給され、この参照電位生成回路６０１は、これ等の入力信号に基づいて参照電位Ｖｒｅｆを生成して前記センスアンプブロック６０４に供給する。
前記参照電位生成回路６０１について図７を用いて説明する。この参照電位生成回路６０１は、セット時、リセット時及び読み出し時別に参照電位Ｖｒｅｆを生成する構成として、セット用生成回路（セット用参照電位生成手段）６０１ｓ、リセット用生成回路（リセット用参照電位生成手段）６０１ｒ、読み出し用生成回路（読み出し用参照電位生成手段）６０１Ｒとを備える。これ等の生成回路６０１ｓ〜６０１Ｒの構成は、データ書込のセット時、リセット時及び読出時において各々抵抗変化型メモリ素子４０３を流れる電流経路を形成する構成とほぼ同様の構成を有している。即ち、セット用生成回路６０１ｓでは、Ｐｃｈトランジスタ７０５は図４のビット線書込バイアス発生回路４０１のＰｃｈトランジスタに相当し、Ｎｃｈトランジスタ７０２は抵抗変化型メモリ素子４０３内の選択トランジスタＴｓに相当し、Ｎｃｈトランジスタ７０３はソース線書込バイアス発生回路４０７のＮｃｈトランジスタに相当し、選択信号としてはセット信号（セットコマンド）ＳＴが採用される。同様に、リセット用生成回路６０１ｒでは、Ｐｃｈトランジスタ７１１は図４のソース線書込バイアス発生回路４０７のＰｃｈトランジスタに相当し、Ｎｃｈトランジスタ７１０は抵抗変化型メモリ素子４０３内の選択トランジスタＴｓに相当し、Ｎｃｈトランジスタ７０９はビット線書込バイアス発生回路４０１のＮｃｈトランジスタに相当し、選択信号としてはリセット信号（リセットコマンド）ＲＳＴが採用される。また、読み出し生成回路６０１Ｒでは、Ｐｃｈトランジスタ７０１は図４のビット線プリチャージ回路４０２のＰｃｈトランジスタに相当し、Ｎｃｈトランジスタ７０２は抵抗変化型メモリ素子４０３内の選択トランジスタＴｓに相当し、Ｎｃｈトランジスタ７０３は読み出しバイアス回路４０５のＮｃｈトランジスタに相当し、選択信号としては読み出し制御信号（読出コマンド）ＲＤが採用される。
このように構成することにより、電流経路に位置するトランジスタの影響を除いて、セット時、リセット時及び読み出し時の各参照電位Ｖｒｅｆを、各２個の抵抗素子（Ｒｃ、Ｒｄ）、（Ｒｅ、Ｒｆ）、（Ｒａ、Ｒｂ）による抵抗分割によって生成できる。
また、抵抗変化型メモリ素子４０３の抵抗値に応じたビット線ＢＬの電位を読み出し時の参照電位に一意に固定しておき、データの読出電圧と書込電圧との相対的変化を利用してデータ書込みと読出しとを行う場合には、図８に示す参照電位発生回路６０１’を使用することが可能である。
図８の参照電位発生回路６０１’では、制御信号ＳＴ、ＲＳＴの何れかの信号が入ると、ＮＯＲ回路（選択手段）８０３を介して第１のＰチャネルトランジスタ８０１がＯＮ動作して、そのソースに接続したデータ書込に使用する電圧源の設定電圧Ｖｄを２個の直列接続された電圧分圧用の抵抗Ｒｇ、Ｒｈに供給し、その抵抗分割によって得られた電位を参照電位Ｖｒｅｆとして出力する一方、セット又はリセット時ではない時、即ち、読み出し時には、他のＰチャネルトランジスタ８０２をオン動作させて、プリチャージ電位Ｖｐに基づいて前記２個の抵抗Ｒｇ、Ｒｈの抵抗分割によって読み出し時の参照電位Ｖｒｅｆを生成する。
以上の参照電位生成回路６０１、６０１’は、１つのデータ入力に応じて１本のビット線ＢＬ毎に１個ずつ配置しても良いし、１個を共用して、選択信号によってトランスファゲートを選択動作させて複数本のビット線ＢＬのうち所定の１本を選択するように構成しても良い。
次に、前記書込／読出回路（書込手段）６０２の内部構成例を図９に示し、その動作時の信号波形を図１３及び図１４に示す。この書込／読出回路６０２は、概述すると、データ書込動作時に、増幅動作中のセンスアンプの出力信号の変化に基づいてそのデータ書込動作を停止するように構成されている。以下、具体的に説明する。
図９の書込／読出回路６０２において、９０１はリードアンプ（読出データ出力回路）であって、図６に示したセンスアンプブロック６０４からの出力信号ＩＤＯを入力し、出力信号ＤＯを外部へ出力する。このリードアンプ９０１の出力信号ＤＯは、センスアンプブロック６０４からの出力信号ＩＤＯと所定の位相差関係を有する。
ここで、データ書込時には、図６に示したセンスアンプブロック６０４内のセンスアンプ（図４の符号４０４参照）は、データ読出時と同様に、そのデータ読出時の起動タイミングと同一の起動タイミングで増幅制御回路（増幅制御手段）６０６からセンスアンプイネーブル信号ＳＡＥを受けて、このデータ書込時のあいだ常に増幅動作するように制御される。
前記リードアンプ９０１は、読出コマンドＲＤ又は書込コマンドＷＴを設定時間遅延させる遅延調整回路９０２の出力信号をリードアンプイネーブル信号ＲＡＥＮとして受けて活性化される。従って、リードアンプ９０１は、書込コマンドＷＴに基づく書込動作時と読出コマンドＲＤに基づく読出動作とで共通の遅延調整回路９０２で設定遅延時間分遅延された後に起動され、従って、リードアンプ９０１の書込動作時の起動タイミングは、読出動作時での起動タイミングと同一である。
前記遅延調整回路９０２からのリードアンプイネーブル信号ＲＡＥＮは、他の遅延調整回路９０３によって所定時間遅延される。この遅延時間は、リードアンプイネーブル信号ＲＡＥＮによってリードアンプ９０１の出力信号の値が確定するまでの期間以上に相当する。この遅延調整回路９０３の出力が確定するまでの期間は、プリチャージ回路９０５により、ノードＡ、ノードＢは設定電圧ＶｄｄにＨｉｇｈプリチャージされている。この状態は、書込コマンドＷＴの入力待ちの状態である。
また、図９において、デコード回路９０６は、２個のＮＡＮＤ回路９０６ａ、９０６ｂを内蔵すると共に、入力データＤＩと書込コマンドＷＴとに応じてセット状態及びリセット状態をデコードする。セット／リセットコマンド発生回路９０７は、２個のＮＡＮＤ回路９０７ａ、９０７ｂを内蔵し、前記デコード回路９０６からのデコード信号と、ノードＡ及びノードＢのＨｉｇｈ（Ｖｄｄ）プリチャージ状態とに応じて、入力データＤＩに応じたセットコマンドＳＣ又はリセットコマンドＲＣを確定させる。このセットコマンドＳＣ又はリセットコマンドＲＣは、レベルシフト回路９０８により電位が反転されると同時にレベルシフトされた後、このコマンドＳＣ、ＲＣに基づいて前記２種の相補の信号（ＳＴ、／ＳＴ）、（ＲＳＴ、／ＲＳＴ）が生成される。この２種の相補信号により既述の通り図４の抵抗可変型メモリ素子４０３の抵抗値が変化すると、センスアンプ４０４の出力値が変化することになる。前記リードアンプイネーブル信号ＲＡＥＮが活性化して、前記センスアンプ４０４の出力信号ＩＤＯを受けたリードアンプ９０１の出力信号ＤＯが確定すると、トランスファゲート９０４が前記リードアンプ９０１の出力信号ＤＯをセット／リセットコマンド発生回路９０７へ伝播させて、このセット／リセットコマンド発生回路９０７で発生していたセットコマンドＳＣ又はリセットコマンドＲＣを停止させる。
以下、具体的に、図１３の信号波形図を用いて、セットコマンドＳＣが発生し、その後にそのセットコマンドＳＣが自動停止するまでを説明する。書込コマンドＷＴがＨｉｇｈに遷移し、入力データＤＩがＬｏｗレベルである場合、デコード回路９０６では、相補信号ＳＴ、／ＳＴ側のＮＡＮＤ回路９０６ｂが動作してＨｉｇｈ信号のセットコマンドとなるべきデコード結果を出力する。ノードＡはＨｉｇｈ（Ｖｄｄ）にプリチャージされているので、セット／リセットコマンド発生回路９０７では、相補信号ＳＴ、／ＳＴ側のＮＡＮＤ回路９０７ｂが動作して、Ｈｉｇｈ信号のセットコマンドＳＣが発生して、信号ＳＴはＨｉｇｈ出力、信号／ＳＴはＬｏｗ出力へ遷移する。この状態は、リードアンプイネーブル信号ＲＡＥＮが起動するまで維持される。その後、このリードアンプイネーブル信号ＲＡＥＮが活性状態となると、リードアンプ９０１の出力信号ＤＯは、データ書き込み対象の抵抗変化型メモリ素子４０３が初期状態でリセット状態であった場合には当初はＨｉｇｈレベルであるが、このデータ書き込み対象の抵抗変化型メモリ素子４０３がセット状態に変化すると、Ｌｏｗレベルになる。このＬｏｗレベルの出力信号ＤＯはトランスファゲート９０４を介してノードＡに伝播されて、このノードＡの電位がＬｏｗレベルになるので、セット／リセットコマンド発生回路９０７では、相補信号ＳＴ、／ＳＴ側のＮＡＮＤ回路９０７ｂの出力がＨｉｇｈレベルからＬｏｗレベルに変化して、セットコマンドＳＣの出力を停止する。尚、データ書き込み対象の抵抗変化型メモリ素子４０３が初期状態でセット状態の場合には、リードアンプ９０１の活性化時にそのリードアンプ９０１の出力が直ちにＬｏｗレベルになるので、ノードＡがＬｏｗレベルになって、セット／リセットコマンド発生回路９０７のセットコマンドＳＣは直ちに自動停止する。
次に、図１４の信号波形図を用いて、リセットコマンドＲＣが発生し、その後にそのリセットコマンドＲＣが自動停止するまでを説明する。書込コマンドＷＴがＨｉｇｈ遷移し、入力データＤＩがＨｉｇｈレベルである場合、デコード回路９０６では、相補信号ＲＳＴ、／ＲＳＴ側のＮＡＮＤ回路９０６ａが動作してＨｉｇｈ信号のリセットコマンドとなるデコード結果を出力する。ノードＢはＨｉｇｈ（Ｖｄｄ）プリチャージされているので、セット／リセットコマンド発生回路９０７では、相補信号ＲＳＴ、／ＲＳＴ側のＮＡＮＤ回路９０７ａが動作して、Ｈｉｇｈ信号のリセットコマンドＲＣが発生し、信号ＲＳＴはＨｉｇｈ出力、信号／ＲＳＴはＬｏｗ出力へ遷移する。この状態は、リードアンプイネーブル信号ＲＡＥＮが起動するまで維持される。その後、このリードアンプイネーブル信号ＲＡＥＮが活性状態となると、リードアンプ９０１の出力信号ＤＯは、データ書き込み対象の抵抗変化型メモリ素子４０３が初期状態でセット状態であった場合には当初はＬｏｗレベルであるが、このデータ書き込み対象の抵抗変化型メモリ素子４０３がリセット状態に変化すると、Ｈｉｇｈレベルになる。このＨｉｇｈレベルの出力信号ＤＯはトランスファゲート９０４を介してノードＢに伝播されて、このノードＢの電位がＬｏｗレベルになるので、セット／リセットコマンド発生回路９０７では、相補信号ＲＳＴ、／ＲＳＴ側のＮＡＮＤ回路９０７ａからのＨｉｇｈ出力がＬｏｗ出力に変化し、リセットコマンドＲＣを停止する。尚、データ書き込み対象の抵抗変化型メモリ素子４０３が初期状態でリセット状態の場合には、リードアンプ９０１の活性化時にそのリードアンプ９０１の出力が直ちにＨｉｇｈレベルになるので、ノードＢがＬｏｗレベルになって、セット／リセットコマンド発生回路９０７のリセットコマンドＲＣは直ちに自動停止する。
一方、データ読み出し時には、書込コマンドＷＴがＬｏｗレベルになるので、デコード回路９０６では２個のＮＡＮＤ回路９０６ａ、９０６ｂの出力がＬｏｗレベルになって、セット／リセットコマンド発生回路９０７では、２個のＮＡＮＤ回路９０７ａ、９０７ｂの出力はＬｏｗレベルとなって、セットコマンドＳＣ及びリセットコマンドＲＣは出力されない。
以上により、本実施形態では、入力データＤＩ及び書きコマンドＷＴに応じてセットコマンドＳＣ又はリセットコマンドＲＣを発生して、抵抗変化型メモリ素子４０３をセット又はリセット状態に制御すると共に、前記入力データＤＩ及び書きコマンドＷＴに応じてセンスアンプブロック６０４内のセンスアンプ４０４の参照電位Ｖｒｅｆを可変に設定しながら、前記抵抗変化型メモリ素子４０３のセット又はリセット状態への遷移に伴う前記センスアンプ４０４の出力信号ＩＤＯの変化を待って、この出力信号ＩＤＯに基づいて自動的に前記セットＳＣ又はリセットコマンドＲＣを停止させたので、抵抗変化型メモリ素子４０３の精度良い抵抗調整が可能な半導体記憶装置を構成しながら、そのセット又はリセットコマンドＳＣ、ＲＣの自動停止を通常のデータ読み出し用のセンスアンプ４０４及びリードアンプ９０１を使用して、特別な回路を個別に用意することなく半導体記憶装置の構成を簡易にでき、より一層にロウコスト化が可能である。
次に、以上で説明した一連の回路がコアとして構成された場合のブロック図を図３に示す。
同図において、データ入出力、コマンド入力及びアドレス信号入力を行うデータ入出力回路３０１は、アドレス信号をアドレス発生回路３０７へ転送し、アドレス発生回路３０７は更に前記アドレス信号をロウデコーダ回路３０５へ転送してワード線ＷＬの選択信号を生成する。データ入出力回路３０１に入力されたコマンドは、コマンド発生回路３０６に転送され、コマンド発生回路３０６は、その転送されたコマンドをロウデコーダ３０５、センスアンプ３０３、参照電位発生回路３０８、書込／読出回路３０２へ転送する。データ入出力回路３０１に入力されたデータは、書込／読出回路３０２へ転送された後、センスアンプ３０３で増幅されて、多数の抵抗変化型メモリ素子４０３を有するメモリセルアレイ３０４に書き込まれる。
尚、本実施形態では、データ書込時に常時増幅動作させるセンスアンプとして、データ読出用のセンスアンプ４０４を兼用したが、データ書込専用のセンスアンプを別途設けても良い。
また、前記第１〜第３の実施形態では、抵抗変化型メモリ素子４０３として、ビット線（列選択線）ＢＬに接続されたメモリ素子本体Ｍと、ワード線（行選択線）ＷＬがゲートに接続された選択トランジスタＴｓとの直列回路からなる構成のものを採用したが、本発明はこれに限定されず、その他、１本の列選択線と１本の行選択線との間にメモリ素子本体Ｍが直接に又はダイオードを介して接続された抵抗変化型メモリ素子を採用しても良いのは勿論である。
以上説明したように、本発明は、抵抗変化型メモリ素子の各端子にかかるバイアス振幅電圧を小さく抑えると共に、スタンバイ時に抵抗変化型メモリ素子の両端に印加するプリチャージ電圧を読み出し電圧としたので、負電位発生回路を不要にできると共に、データ読み出しの高速化を図ることができ、抵抗変化型メモリ素子を用いた半導体記憶装置として実用上有用である。
本発明の第１の実施形態の半導体記憶装置の備える抵抗変化型メモリ素子及びそのバイアス電位を示す図である。 従来の抵抗変化型メモリ素子へのバイアス電位を示す図である。 本発明の半導体記憶装置の全体ブロック構成を示す図である。 本発明の第１の実施形態の半導体集積回路のセンスアンプ周りの構成図である。 本発明の第２の実施形態の半導体集積回路のセンスアンプ周りの構成図である。 本発明の第３の実施形態の半導体集積回路の要部構成を示すブロック図である。 同半導体集積回路に備える参照電位発生回路の構成を示す図である。 同参照電位発生回路の変形例を示す図である。 同半導体集積回路に備える書込／読出回路の内部構成を示す図である。 本発明の第１の実施形態の半導体集積回路のリセットコマンド時の各種波形を示す図である。 本発明の第１の実施形態の半導体集積回路のセットコマンド時の各種波形を示す図である。 本発明の第１の実施形態の半導体集積回路のデータ読み出し時の各種波形を示す図である。 本発明の第３の実施形態の半導体集積回路のセットコマンド時の各種波形を示す図である。 本発明の第３の実施形態の半導体集積回路のリセットコマンド時の各種波形を示す図である。
符号の説明
１０３、４０３ 抵抗変化型メモリ素子（メモリセル）
３０１ データ入出力回路
３０２ 書込／読出回路
３０３ センスアンプ列
３０４ メモリセルアレイ
３０５ ロウデコーダ回路
３０６ コマンド発生回路
３０７ アドレス発生回路
３０８ 参照電位発生回路
４０１ ビット線書込バイアス発生回路
（第１バイアス印加手段）
４０２ ビット線プリチャージ回路
読み出しバイアス発生回路
４０４ センスアンプ
４０５ 読み出しバイアス発生回路
４０６ ソース線プリチャージ回路
４０７ ソース線書込バイアス発生回路
（第２バイアス印加手段）
４０８、６０３ メモリセルアレイ
４２０ プリチャージ手段
４２１ バイアス印加手段
４２２ 読出手段
６０１ 参照電位発生回路
６０１ｓ セット用生成回路（セット用参照電位生成手段）
６０１ｒ リセット用生成回路
（リセット用参照電位生成手段）
６０１Ｒ 読み出し用生成回路
（読み出し用参照電位生成手段）
６０２ 書込／読出回路（書込手段）
６０４ センスアンプブロック
６０５ センスアンプ列
６０６ 増幅制御回路（増幅制御手段）
８０３ ＮＯＲ回路（選択手段）
９０１ リードアンプ（読出データ出力回路）
９０２、９０３ 遅延調整回路
９０４ トランスファゲート
９０５ プリチャージ回路
９０６ デコード回路
９０７ セット／リセットコマンド発生回路
９０８ レベルシフト回路

Claims (12)

  1. 第１ノード及び第２ノードを有する抵抗変化型メモリ素子と、
    前記抵抗変化型メモリ素子の第１ノードに接続された列選択線と、
    前記抵抗変化型メモリ素子の第２ノードに接続された行選択線とを有し、
    前記抵抗変化型メモリ素子は、前記第１及び第２ノード間に順方向及び逆方向のバイアス電圧を印加して、データのセット及びリセットを行う半導体記憶装置であって、
    スタンバイ時に、前記抵抗変化型メモリ素子の第１及び第２ノードを、各々、基準電位にプリチャージするプリチャージ手段と、
    データ書込のセット時に前記抵抗変化型メモリ素子の第１及び第２ノードの一方のノードに設定高電位を印加すると共に他方のノードに設定低電位を印加し、データ書込のリセット時に前記抵抗変化型メモリ素子の前記一方のノードに前記設定低電位を印加すると共に前記他方のノードに前記設定高電位を印加するバイアス印加手段と、
    データ読出時に、前記抵抗変化型メモリ素子の第１又は第２ノードに前記基準電位を印加する読出手段とを備えた
    ことを特徴とする半導体記憶装置。
  2. 前記請求項１記載の半導体記憶装置において、
    前記読出手段は、
    前記抵抗変化型メモリ素子の第２又は第１ノードに、前記設定低電位、又は前記基準電位によりもデータ読み出しに必要な電位だげ高い電位を印加する
    ことを特徴とする半導体記憶装置。
  3. 前記請求項１記載の半導体記憶装置において、
    前記基準電位は、前記設定高電位よりも低い電位である
    ことを特徴とする半導体記憶装置。
  4. 前記請求項１記載の半導体記憶装置を含む半導体集積回路システムであって、
    内部回路に電圧供給するシステム用低電圧源と、データ入出力に使用するデータ入出力用高電圧源とを有し、
    前記半導体記憶装置に使用される前記基準電位は、前記システム用低電圧源の電源電位と同一であり、
    前記半導体記憶装置に使用される前記設定高電位は、前記データ入出力用高電圧源の電源電位と同一であり、
    前記半導体記憶装置に使用される前記設定低電位は、接地電位である
    ことを特徴とする半導体集積回路システム。
  5. 前記請求項１記載の半導体記憶装置において、
    前記抵抗変化型メモリ素子を多数個有するメモリセルアレイを有し、
    前記バイアス印加手段は、前記抵抗変化型メモリ素子の第１ノードにバイアス電圧を印加する第１バイアス印加手段と、第２ノードにバイアス電圧を印加する第２バイアス印加手段とに分割され、
    前記第１バイアス印加手段は前記メモリセルアレイの一端側に配置され、前記第２バイアス印加手段は前記メモリセルアレイの他端側に配置される
    ことを特徴とする半導体記憶装置。
  6. 前記請求項５記載の半導体記憶装置において、
    前記第１及び第２バイアス印加手段は、バイアス電圧印加用の同一制御信号により共通に制御される
    ことを特徴とする半導体記憶装置。
  7. 第１ノード及び第２ノードを有する抵抗変化型メモリ素子と、
    前記抵抗変化型メモリ素子の第１ノードに接続された列選択線と、
    前記抵抗変化型メモリ素子の第２ノードに接続された行選択線とを有し、
    前記抵抗変化型メモリ素子は、前記第１及び第２ノード間に順方向及び逆方向のバイアス電圧を印加して、データのセット及びリセットを行う半導体記憶装置であって、
    設定参照電位と前記抵抗変化型メモリ素子の抵抗値によって生じる電位との電位差を増幅するセンスアンプと、
    前記データの書込時に、前記センスアンプを常時増幅動作させる増幅制御手段と、
    前記データ書込のセット時又はリセット時に、前記抵抗変化型メモリ素子へのデータのセット又はリセット動作を開始すると共に、前記センスアンプの出力信号を受け、この受けた出力信号に応じて前記データのセット及びリセット動作を停止する書込手段とを備えた
    ことを特徴とする半導体記憶装置。
  8. 前記請求項７記載の半導体記憶装置において、
    前記センスアンプは、データ読出時に使用するデータ読み出し用センスアンプが兼用され、
    更に、前記設定参照電位を、データ書込時のセット用の参照電位、リセット用の参照電位、及びデータ読出時の参照電位とに別々に生成するセット用、リセット用及びデータ読出用の参照電位生成手段を備えた
    ことを特徴とする半導体記憶装置。
  9. 前記請求項８記載の半導体記憶装置において、
    前記書込手段は、
    前記データ読み出し用センスアンプの出力信号に応じて、前記データのセット及びリセット動作を停止する
    ことを特徴とする半導体記憶装置。
  10. 前記請求項８記載の半導体記憶装置において、
    前記データ読み出し用センスアンプの出力信号を外部へ出力する読出データ出力回路を有し、
    前記書込手段は、前記データ読み出し用センスアンプの出力信号を前記読出データ出力回路を介して受け、
    データ書込のセット時及びリセット時に、前記データ読み出し用センスアンプ及び前記読出データ出力回路は、データ読出動作と同一のタイミングで起動される
    ことを特徴とする半導体記憶装置。
  11. 前記請求項８記載の半導体記憶装置において、
    前記データ書込のセット用、リセット用、及びデータ読出用の３つの参照電位生成手段は、
    データ書込のセット時、リセット時及びデータ読出時に、そのデータ書込又は読出対象の抵抗変化型メモリ素子に流れる電流経路と同一の電流経路を持つと共に、その電流経路に電圧分圧用の複数個の抵抗素子を持ち、セットコマンド、リセットコマンド及び読出コマンドに基づいて選択される
    ことを特徴とする半導体記憶装置。
  12. 前記請求項７記載の半導体記憶装置において、
    前記設定参照電位を発生する参照電位発生回路を備え
    前記参照電位発生回路は、
    データ書込に使用する電源にソースが接続された第１のＰチャネルトランジスタと、
    データ読出に使用する電源にソースが接続された第２のＰチャネルトランジスタと、
    前記第１及び第２のＰチャネルトランジスタに共通に接続された電圧分圧用の複数の抵抗素子と、
    前記第１及び第２のＰチャネルトランジスタの一方を選択する選択手段とを備えた
    ことを特徴とする半導体記憶装置。
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