CN101916590B

CN101916590B - 相变存储器的数据读出方法及读出电路

Info

Publication number: CN101916590B
Application number: CN 201010258113
Authority: CN
Inventors: 李喜; 陈后鹏; 宋志棠
Original assignee: Shanghai Institute of Microsystem and Information Technology of CAS
Current assignee: Shanghai Institute of Microsystem and Information Technology of CAS
Priority date: 2010-08-19
Filing date: 2010-08-19
Publication date: 2013-01-09
Anticipated expiration: 2030-08-19
Also published as: CN101916590A

Abstract

本发明提供一种相变存储器的数据读出方法及读出电路，当读数据电路在读取相变存储器的一条位线上被选择出的相变存储单元所存储的数据的同时，预充电电路对所述相变存储器的各待读取相变存储单元各自所在的位线中的至少一条进行预充电操作，由此可解决相变存储器在读出时由于位线寄生电容大而无法快速读出的问题，有效提高数据的读出速度。

Description

相变存储器的数据读出方法及读出电路

技术领域

本发明涉及一种相变存储器的数据读出方法及读出电路。

背景技术

相变存储器，是一种新型的阻变式非易失性半导体存储器，它以硫系化合物材料为存储介质，利用加工到纳米尺寸的相变材料在多晶态(材料呈低阻状态)与非晶态(材料呈高阻状态)时不同的电阻状态来实现数据的存储。

相变存储器是基于Ovshinsky在20世纪60年代末提出的奥弗辛斯基电子效应的存储器，它一般是指硫系化合物随机存储器，又被称作奥弗辛斯基电效应统一存储器。相变存储器作为一种新的存储器，由于其读写速度快、可擦写耐久性高、保持信息时间长、低功耗、非挥发等特性，特别是随着加工技术和存储单元的尺寸缩小到纳米数量级时相变存储器的这些特性也变得越来越突出，因此它被业界认为是最有发展潜力的下一代存储器。

相变存储器中存储的数据(即相变单元的晶态或非晶态)要通过读出电路读取，考虑到其呈现出来的直观特性为低阻或高阻态，因此，相变存储器都是通过在读使能信号及读电路的控制下，向相变存储器存储单元输入较小量值的电流或者电压，然后测量存储单元上的电压值或电流值来实现的。

读出电路通过发送一个极低的电流值(电压值)给相变存储单元，此时读取位线的电压(电流)，如果位线电压较高(电流较小)则表示相变单元为高阻态，即“1”；如果位线电压较低(电流较大)则表示相变单元为低阻态，即“0”。然而，在读的过程中，当有电流流过相变存储单元时，相变存储单元会产生焦耳热，如果焦耳热的功率大于相变存储单元的散热效率时，这种热效应会影响相变存储单元的基本状态；同时，当相变存储单元两端电压差超过某一个阈值时，相变材料内部载流子会发生击穿效应，载流子突然增加，从而表现出低阻的特性，但此时材料本身并没有发生相变。上述两个现象即所谓的读破坏现象。为了克服以上缺点，读出电路需要满足以下要求：读出电流(电压)必须非常小，以便产生焦耳热的功率不超过相变存储单元的散热效率；在容许的范围内选择适当大的读出电流(电压)时，必须保证读出速度非常快，以便使产生的焦耳热还来不及使单元的基本状态发生改变，而且，读出电流(电压)的最大值须小于相变单元的内部载流子击穿阈值，以防止相变材料内部载流子发生击穿效应。

在理想情况下的相变单元，以上要求是可实现的。然而，在实际的相变存储器中，由于位线上的寄生电容的存在，会导致在满足上述要求的同时，使得读出电流(电压)的操作需要很长的时间。因为读出电路需要等待读出电流(电压)给位线电容充完电以后才能正确的读出相变存储单元的状态，这样便极大地制约了相变存储器的速度特性。

因此，如何改善上述读出数据耗时太长的问题，提高相变存储器的速度特性，实已成为本领域技术人员亟待解决的技术课题。

发明内容

本发明的目的在于提供一种相变存储器的数据读出方法及读出电路，以提高数据的读出速度。

为了达到上述目的及其他目的，本发明提供的相变存储器的数据读出方法，包括：读数据电路在读取相变存储器的一条位线上被选择出的相变单元所存储的数据的同时，预充电电路对所述相变存储器各待读取各相变单元各自所在的位线中的至少一条进行预充电。

优选的，当采用n级流水线式数据读出方式时，读数据电路读取一条位线上被选择出的相变单元所存储的数据的同时，预充电电路对n-1条位线进行预充电，其中，n大于1。

优选的，读数据电路读取所述相变存储器第m条位线上被选择出的相变单元所存储的数据的同时，预充电电路对第m+1至第m+n-1条位线进行预充电。

本发明的相变存储器的读出电路，包括：包含多个第一传输门的读数据传输门组，其中，第一传输门的数目与相变存储器的位线数目相同，以使所述相变存储器的每一位线都连接有一第一传输门；包含多个第二传输门的预充电传输门组，其中，第二传输门的数目与相变存储器的位线数目相同，以使所述相变存储器的每一位线都连接有一第二传输门；至少一读数据电路，与所述读数据传输门组的各第一传输门相连接，以便通过各第一传输门读取各位线上的相变存储单元所存储的数据；至少一预充电电路，与所述预充电传输门组的各第二传输门相连接，以便通过各第二传输门对各位线进行预充电；以及控制电路，与各第一传输门和第二传输门相连接，用于控制各第一传输门和第二传输门的开启与关闭，以便读数据电路在读取至少一条位线上被选择出的相变单元所存储的数据的同时，预充电电路对所述相变存储器各待读取相变单元各自所在的位线中的至少一条进行预充电。

优选的，当采用n级流水线式数据读出方式时，包括的读数据电路为一个；包括的预充电电路为n-1个。

优选的，m％(n-1)的值相等的位线各自连接的第二传输门的一个数据端互连后，连接在第m％(n-1)个预充电电路输出端，而m％(n-1)的值相等的位线各自连接的第二传输门的另一个数据端各自连接到相对应的位线上，其中m表示相变存储器位线的序号，％表示取余。

优选的，所述控制电路包括D触发器，其可根据位线选通信号、读使能信号以及时钟信号来控制各第一传输门和第二传输门的开启和断开；所述D触发器的数目可由流水线级数来确定。

综上所述，本发明的相变存储器的读出方法及读出电路利用流水线结构的高效性，解决相变存储器在读出时由于位线寄生电容大而无法快速读出的问题。

附图说明

图1为采用两级流水线式读出方式时的本发明的相变存储器的读出电路的结构示意图。

图2为本发明的相变存储器的读出电路的控制电路实施例一结构示意图。

图3为本发明的相变存储器的读出电路实施例一的时序关系。

图4为本发明的相变存储器的读出方法实施例一的流程图。

图5为采用四级流水线式读出方式时的本发明的相变存储器的读出电路的结构示意图。

图6为本发明的相变存储器的读出电路的控制电路实施例二结构示意图。

图7为本发明的相变存储器的读出电路实施例二的时序关系。

图8为本发明的相变存储器的读出方法实施例二的流程图。

具体实施方式

以下将通过具体实施例来对本发明的相变存储器的读出方法及读出电路进行详细说明。

实施例一：

请参阅图1，本实施例以2级流水线式数据读出方式为例进行说明。在本实施例中，相变存储器包含多条位线，为简化图示，图1中仅仅示出位线BL0和BL1；相变存储器还包含字线WL0、WL1、WL2......WLn，其中，与各字线和位线连接的各相变单元等效为一个电阻和一个MOS管串联的结构，各位线上的相变存储单元都需要经过1个预充电时钟周期和1个读取时钟周期共2个时钟周期才能将所存储的数据读出，故称之为2级流水线式读出方式。

对于2级流水线式数据读出方式，本发明的相变存储器的读出电路至少包括：读数据传输门组、预充电传输门组、1个读数据电路、1个预充电电路、及控制电路等。

所述读数据传输门组包括(Q0，Q0_)传输门和(Q2，Q2_)传输门，其中，(Q0，Q0_)传输门的一个数据端和(Q2，Q2_)传输门的一个数据端互联后，再与读数据电路(即(Read)连接，(Q0，Q0_)传输门的另一个数据端连接位线BL0，(Q0，Q0_)传输门的控制端与所述控制电路提供的控制信号R0及R0的反向信号连接；(Q2，Q2_)传输门的另一个数据端连接位线BL1，(Q2，Q2_)传输门的控制端与所述控制电路提供的控制信号R1及R1的反向信号连接。

所述预充电传输门组包括(Q1，Q1_)传输门和(Q3，Q3_)传输门，其中，(Q1，Q1_)传输门的一个数据端和(Q3，Q3_)传输门的一个数据端互联后，再与预充电电路(即PreC)连接，(Q1，Q1_)传输门的另一个数据端连接位线BL0，(Q1，Q1_)传输门的控制端与所述控制电路提供的控制信号P0及P0的反向信号连接；(Q3，Q3_)传输门的另一个数据端连接位线BL1，(Q3，Q3_)传输门的控制端与所述控制电路提供的控制信号P1及P1的反向信号连接。

所述读数据电路(即(Read)和预充电电路(即PreC)的电路结构都已为本领域技术人员所知悉，故在此不再详述。

所述控制电路与(Q0，Q0_)传输门、(Q2，Q2_)传输门、(Q1，Q1_)传输门、(Q3，Q3_)传输门相连接，用于控制各传输门的开启与关闭，以便读数据电路在读取BL0线上被选择出的相变存储单元(该相变存储单元的选择和现有方式相同，即根据译码器的译码确定相应的字线和位线，进而选择出相应的相变存储单元)所存储的数据的同时，预充电电路对所述相变存储器的BL1位线进行预充电，其包含多个如图2所的电路结构，每一个控制一根位线。如图2所示，电路包括2个D触发器，即第一个D触发器的D输入端接入位线译码信号(即BitLine_Decode)，置1端(即Set)接入读使能信号(即Read_Enable)，时钟端接入时钟信号Clock，输出端作为预充电信号端(即PreCharge_En，也就是送入P0或P1的信号)，同时接第二个D触发器的D输入端，第二个D触发器的置1端(即Set)接入读使能信号(即Read_Enable)，时钟端接入时钟信号Clock，其输出为读数据信号端(即Read_En，也就是送入R0或R1的信号)。

所述控制电路根据时钟信号、位线译码信号、和读使能信号，产生的控制信号时序图如图3所示，需要说明的，由于本实施例仅示出了2根位线，即位线BL0、BL1，故控制电路所包含的2个如图2所示的电路结构，各自根据位线BL0、BL1的译码信号BitLine0_Decode-_signal、BitLine1_Decode_signal输出相应的预充电信号控制端PreCharge_En和读数据控制信号Read_En。

由此可见，上述相变存储器的数据读出电路的读出方法如图4所示，在第一时钟周期T，控制电路输出的控制信号使(Q0，Q0_)传输门、(Q2，Q2_)传输门、(Q3，Q3_)传输门的控制端为高电平，使(Q1，Q1_)传输门的控制端为低电平，因此，预充电电路对位线BL0进行预充电(即PreCharge)。

接着，在第二时钟周期，控制电路输出的控制信号使(Q0，Q0_)传输门、(Q3，Q3_)传输门的控制端为低电平、使(Q1，Q1_)传输门、(Q2，Q2_)传输门，的控制端为高电平，因此，读数据电路读出位线BL0上被选择出的相变存储单元所存储的数据(即Read)，同时预充电电路对位线BL1进行预充电(即PreCharge)。

接着，在第三个时钟周期，控制电路输出的控制信号使(Q0，Q0_)传输门、(Q1，Q1_)传输门、(Q3，Q3_)传输门的控制端为高电平，使(Q2，Q2_)传输门的控制端为低电平，因此，读数据电路读取位线BL1上被选择出的相变存储单元所存储的数据(即Read)，同时预充电对后续位线(例如位线BL2，图中未示出)进行预充电(即PreCharge)。

由此，使得读数据电路在读取前一位线上被选择出的存储单元所存储的数据的同时，预充电电路依次对后一位线进行预充电，可见，对于2级流水线式数据读出方式，相对于现有的等待完预充电再读取、然后再预充电再读取的方式，可以节省一半时间。

实施例二：

请参阅图5，本实施例以4级流水线式数据读出方式为例进行说明。在本实施例中，相变存储器包含多条位线，为简化图示，图4中仅仅示出位线BL0、BL1、BL2、BL3、BL4、BL5；相变存储器还包含字线WL0、WL1、WL2......WLn，其中，与各字线和位线连接的各相变单元等效为一个电阻和一个MOS管串联的结构，各位线上的相变存储单元都需要经过3个预充电时钟周期和1个读取时钟周期共4个时钟周期才能将所存储的数据读出，故称之为4级流水线式读出方式。

对于上述4级流水线式相变存储器读出方式，本发明的相变存储器的读取电路至少包括：读数据传输门组、预充电传输门组、1个读数据电路、3个预充电电路、及控制电路等。

所述读数据传输门组包括(Q0，Q0_)传输门、(Q2，Q2_)传输门、(Q4，Q4_)传输门、(Q6，Q6_)传输门、(Q8，Q8_)传输门、和(Q10，Q10_)传输门，其中，(Q0，Q0_)传输门的一个数据端和(Q2，Q2_)传输门、(Q4，Q4_)传输门、(Q6，Q6_)传输门、(Q8，Q8_)传输门、(Q10，Q10_)传输门的一个数据端互联后，再与读数据电路(即(Read)连接，(Q0，Q0_)传输门的另一个数据端连接位线BL0，(Q0，Q0_)传输门的控制端与所述控制电路提供的控制信号R0及R0的反向信号连接；(Q2，Q2_)传输门的另一个数据端连接位线BL1，(Q2，Q2_)传输门的控制端与所述控制电路提供的控制信号R1及R1的反向信号连接；(Q4，Q4_)传输门的另一个数据端连接位线BL2，(Q4，Q4_)传输门的控制端与所述控制电路提供的控制信号R2及R2的反向信号连接；(Q6，Q6_)传输门的另一个数据端连接位线BL3，(Q6，Q6_)传输门的控制端与所述控制电路提供的控制信号R3及R3的反向信号连接；(Q8，Q8_)传输门的另一个数据端连接位线BL4，(Q8，Q8_)传输门的控制端与所述控制电路提供的控制信号R4及R4的反向信号连接；(Q10，Q10_)传输门的另一个数据端连接位线BL5，(Q10，Q10_)传输门的控制端与所述控制电路提供的控制信号R5及R5的反向信号连接。

所述预充电传输门组包括(Q1，Q1_)传输门、(Q3，Q3_)传输门、(Q5，Q5_)传输门、(Q7，Q7_)传输门、(Q9，Q9_)传输门、和(Q11，Q11_)传输门。其中，(Q1，Q1_)传输门的一个数据端连接位线BL0，(Q1，Q1_)传输门的控制端与所述控制电路提供的控制信号P0及P0的反向信号连接；(Q3，Q3_)传输门的一个数据端连接位线BL1，(Q3，Q3_)传输门的控制端与所述控制电路提供的控制信号P1及P1的反向信号连接；(Q5，Q5_)传输门的一个数据端连接位线BL2，(Q5，Q5_)传输门的控制端与所述控制电路提供的控制信号P2及P2的反向信号连接；(Q7，Q7_)传输门的一个数据端连接位线BL3，(Q7，Q7_)传输门的控制端与所述控制电路提供的控制信号P3及P3的反向信号连接；(Q9，Q9_)传输门的一个数据端连接位线BL4，(Q3，Q3_)传输门的控制端与所述控制电路提供的控制信号P4及P4的反向信号连接；(Q11，Q11_)传输门的一个数据端连接位线BL5，(Q11，Q11_)传输门的控制端与所述控制电路提供的控制信号P5及P5的反向信号连接。而m％(n-1)的值相等的位线各自连接的传输门的另一个数据端互连后，连接在第m％(n-1)个预充电电路输出端，其中m表示相变存储器位线的序号，％表示取余。也就是：(Q1，Q1_)传输门(连接位线BL0)的另一个数据端和(Q7，Q7_)传输门(连接位线BL3)的另一个数据端互连后，连接在第1个预充电电路(即Prec0)输出端；(Q3，Q3_)传输门(连接位线BL1)另一个数据端和(Q9，Q9_)传输门(连接位线BL4)另一个数据端互连后，连接在第2个预充电电路(即Prec1)输出端；(Q5，Q5_)传输门(连接位线BL2)另一个数据端和(Q11，Q11_)传输门(连接位线BL5)的另一个数据端互联后，再连接在第3个预充电电路(即PreC2)输出端。

所述读数据电路(即(Read)和3个预充电电路(即PreC0、PreC1、PreC2)的电路结构都已为本领域技术人员所知悉，故在此不再详述。

所述控制电路与(Q0，Q0_)传输门、(Q2，Q2_)传输门、(Q4，Q4_)传输门、(Q6，Q6_)传输门、(Q8，Q8_)传输门、(Q10，Q10_)传输门、(Q1，Q1_)传输门、(Q3，Q3_)传输门、(Q5，Q5_)传输门、(Q7，Q7_)传输门、(Q9，Q9_)传输门、和(Q11，Q11_)传输门相连接，用于控制各传输门的开启与关闭，以便读数据电路在读取一根位线上被选择出的相变单元所存储的数据的同时，3个预充电电路对所述相变存储器的其他3条位线进行预充电。所述控制电路包含多个如图6所示的电路结构，即每一根位线对应一个如图6所的电路结构。所述电路结构包括4个D触发器和1个与门，即第一个D触发器的D输入端接入位线译码信号(即BitLine_Decode)、置1端(即Set)接入读使能信号(即Read_Enable)、时钟端接入时钟信号Clock、输出端作为预充电信号端(即PreCharge_En)，同时接第二个D触发器的D输入端；第二个D触发器的置1端(即Set)接入读使能信号(即Read_Enable)、时钟端接入时钟信号Clock；、输出端接第三个D触发器的D输入端；第三个D触发器的置1端(即Set)接入读使能信号(即Read_Enable)、时钟端接入时钟信号Clock；、输出端接第四个D触发器的D输入端；第四个D触发器的置1端(即Set)接入读使能信号(即Read_Enable)、时钟端接入时钟信号Clock；、输出端作为读信号控制端Read_En(即接R0、R1、R2、R3、R4或R5)，而第一、第二和第三个D触发器输出信号送入与门后，与门的输出信号作为预充电信号控制端PreCharge_En(即接P0、P1、P2、P3、P4或P5)。

所述控制电路根据时钟信号、位线译码信号、和读使能信号，产生的控制信号时序图如图7所示，需要说明的，由于本实施例示出了6根位线，即位线BL0、BL1、BL2、BL3、BL4、BL5，故控制电路包含的6个如图6所示的电路结构，各自根据位线BL0、BL1、BL2、BL3、BL4、BL5的译码信号BitLine0_Decode_signal0、BitLine1_Decode_signal1、BitLine2_Decode-_signal2、BitLine3_Decode_signal3、BitLine4_Decode_signal4、BitLine5_Decode_signal5输出相应的预充电信号控制端PreCharge_En和读数据控制信号。

由此可见，上述相变存储器的数据读出电路的读出方法如图8所示，在第一时钟周期T，控制电路输出的控制信号使(Q0，Q0_)传输门、(Q2，Q2_)传输门、(Q4，Q4_)传输门、(Q6，Q6_)传输门、(Q8，Q8_)传输门、(Q10，Q10_)传输门、(Q3，Q3_)传输门、(Q5，Q5_)传输门、(Q7，Q7_)传输门、(Q9，Q9_)传输门、和(Q11，Q11_)传输门为高电平，使(Q1，Q1_)传输门的控制端为低电平，因此，预充电电路对位线BL0进行预充电(即Prec)。

接着，在第二时钟周期，控制电路输出的控制信号使(Q1，Q1_)传输门、(Q3，Q3_)传输门的控制端为低电平、使(Q0，Q0_)传输门、(Q2，Q2_)传输门、(Q4，Q4_)传输门、(Q6，Q6_)传输门、(Q8，Q8_)传输门、(Q10，Q10_)传输门、(Q5，Q5_)传输门、(Q7，Q7_)传输门、(Q9，Q9_)传输门、和(Q11，Q11_)传输门为高电平，因此，预充电电路对位线BL0、BL1进行预充电(即Prec)。

接着，在第三个时钟周期，控制电路输出的控制信号使(Q1，Q1_)传输门、(Q3，Q3_)传输门、(Q5，Q5_)传输门的控制端为低电平，使(Q0，Q0_)传输门、(Q2，Q2_)传输门、(Q4，Q4_)传输门、(Q6，Q6_)传输门、(Q8，Q8_)传输门、(Q10，Q10_)传输门、(Q7，Q7_)传输门、(Q9，Q9_)传输门、和(Q11，Q11_)传输门的控制端为高电平，因此，预充电电路对位线BL0、BL1、BL2进行预充电(即Prec)。

接着，在第四个时钟周期，控制电路输出的控制信号使(Q0，Q0_)传输门、(Q3，Q3_)传输门、(Q5，Q5_)传输门、(Q7，Q7_)传输门的控制端为低电平，使(Q2，Q2_)传输门、(Q4，Q4_)传输门、(Q6，Q6_)传输门、(Q8，Q8_)传输门、(Q10，Q10_)传输门、(Q1，Q1_)传输门、(Q9，Q9_)传输门、和(Q11，Q11_)传输门的控制端为高电平，因此，预充电电路对位线BL1、BL2、BL3进行预充电(即Prec)，读数据电路读取位线BL0上被选择出相变存储单元所存储的数据(即Read)。

接着，在第五个时钟周期，控制电路输出的控制信号使(Q2，Q2_)传输门、(Q5，Q5_)传输门、(Q7，Q7_)传输门、(Q9，Q9_)传输门的控制端为低电平，使(Q0，Q0_)传输门、(Q4，Q4_)传输门、(Q6，Q6_)传输门、(Q8，Q8_)传输门、(Q10，Q10_)传输门、(Q1，Q1_)传输门、(Q3，Q3_)传输门、和(Q11，Q11_)传输门的控制端为高电平，因此，预充电电路对位线BL2、BL3、BL4进行预充电(即Prec)，读数据电路读取位线BL1上被选择出相变存储单元所存储的数据(即Read)。

接着，在第六个时钟周期，控制电路输出的控制信号使(Q4，Q4_)传输门、(Q7，Q7_)传输门、(Q9，Q9_)传输门、(Q11，Q11_)传输门的控制端为低电平，使(Q0，Q0_)传输门、(Q2，Q2_)传输门、(Q6，Q6_)传输门、(Q8，Q8_)传输门、(Q10，Q10_)传输门、(Q1，Q1_)传输门、(Q3，Q3_)传输门、(Q5，Q5_)传输门、和(Q11，Q11_)传输门的控制端为高电平，因此，预充电电路对位线BL3、BL4、BL5进行预充电(即Prec)，读数据电路读取位线BL2上被选择出相变存储单元所存储的数据(即Read)。

接着，在后续的周期，依照前述规律，每读取一根位线上被选择出变存储单元所存储的数据，3个预充电电路就对该根位线后续的3根位线进行预充电。由此可见，对于4级流水线式读出方式，相对于现有的等待完预充电再读取、然后再预充电再读取的方式，可以节省时间更多。

综上所述，本发明的相变存储器的数据读出方法及读出电路将相变存储器读出电路的预充电电路和数据读取电路分离开，使得前级位线的读取和后级位线的预充电同时进行，从而解决相变存储器在读出时由于位线寄生电容大而无法快速读出的问题，提高了相变存储器的工作速度。

上述实施例仅列示性说明本发明的原理及功效，而非用于限制本发明。任何熟悉此项技术的人员均可在不违背本发明的精神及范围下，对上述实施例进行修改。因此，本发明的权利保护范围，应如权利要求书所列。

Claims

1.一种相变存储器的读出电路，其特征在于包括：

包含多个第一传输门的读数据传输门组，其中，第一传输门的数目与相变存储器的位线数目相同，以使所述相变存储器的每一位线都连接有一第一传输门；

包含多个第二传输门的预充电传输门组，其中，第二传输门的数目与相变存储器的位线数目相同，以使所述相变存储器的每一位线都连接有一第二传输门；

至少一读数据电路，与所述读数据传输门组的各第一传输门相连接，以便通过各第一传输门读取各位线上的相变存储单元所存储的数据；

至少一预充电电路，与所述预充电传输门组的各第二传输门相连接，以便通过各第二传输门对各待读取相变存储单元所在的位线进行预充电；

控制电路，与各第一传输门和第二传输门相连接，用于控制各第一传输门和第二传输门的开启与关闭，以便读数据电路在读取至少一条位线上被选择出的相变单元所存储的数据的同时，预充电电路对所述相变存储器的各待读取相变单元各自所在位线中的至少一条进行预充电；

m％(n-1)的值相等的位线各自连接的第二传输门的一个数据端互连后，连接在第m％(n-1)个预充电电路输出端，而m％(n-1)的值相等的位线各自连接的第二传输门的另一个数据端各自连接到相对应的位线上，其中m表示相变存储器位线的序号，％表示取余；n为采用流水线式数据读出方式时的流水线级数，n为大于等于2的正整数：

所述控制电路包括D触发器；

所述控制电路根据位线选通信号、读使能信号以及时钟信号来控制各第一传输门和第二传输门的开启和断开；

当采用n级流水线式数据读出方式时，所述D触发器的数目由流水线级数来确定。

2.如权利要求1所述的相变存储器读出电路，其特征在于：当采用n级流水线式数据读出方式时，包括的读数据电路为一个；包括的预充电电路为n-1个。