CN102426856B - 基于相变存储单元的非易失性d触发器电路及实现方法 - Google Patents

Abstract

本发明公开了一种基于相变存储单元的非易失性D触发器及其实现方法，包括D触发器单元和相变存储单元；所述D触发器单元与所述相变存储单元串联连接。本发明基于相变存储单元的非易失性D触发器具有位级存储以及恢复的能力，可以在实现传统D触发器功能的同时，还可以使D触发器在掉电时保存其当前状态，并能在电源恢复后恢复到掉电之前的状态。

Description

基于相变存储单元的非易失性D触发器电路及实现方法

技术领域

本发明涉及一种集成电路，尤其是涉及一种基于相变存储器单元的非易失性D触发器电路及实现方法。

背景技术

D触发器是一种能存储一位二进制数码的基本电路，它能够自行保持“1”或“0”两个稳定的状态，又称为双稳态电路。在不同的输入信号作用下，其输出可以置成1态或0态，并且当输入信号消失后，触发器获得的新状态能保持下来。触发器是数字电路中广泛应用的器件之一，在计数器、智力抢答器、计算机、数码相机、数字式录音机中都能见到它。且在大规模集成电路设计中，D触发器是必不可少的基本元件之一。但通常的D触发器都不能在掉电的状态下保持其状态。

本发明克服了现有技术中D触发器在掉电状态下会丢失信号的缺陷，提出了一种基于相变存储单元的非易失性D触发器电路及其实现方法。本发明基于相变存储单元的非易失性D触发器具有位级存储以及恢复的能力，可以在实现传统D触发器功能的同时，还可以使D触发器在掉电时保存其当前状态，并能在电源恢复后恢复到掉电之前的状态。

发明内容

本发明提出了一种基于相变存储单元的非易失性D触发器电路，包括D触发器单元和相变存储单元；所述D触发器与所述相变存储单元串联连接。

其中，所述D触发器单元包括第一与非门的输出端、第二与非门的输出端、D触发器的输出端、D触发器的反相输出端、与非门、反相器、D触发器输入端、时钟信号输入端；

所述D触发器输入端与所述反相器、第一与非门的输入端连接，所述反相器的另一端与所述第二与非门的输入端连接，时钟信号输入端分别与所述第一与非门的输入端、第二与非门的输入端连接，所述第一与非门的输出端与第三与非门的输入端连接，所述第二与非门的输出端与第四与非门的输入端连接，所述第三与非门的输出端与所述第四与非门的输入端、D触发器的输出端连接，所述第四与非门的输出端与所述第三与非门的输入端、D触发器的反相输出端连接。

其中，所述相变存储单元包括相变电阻和控制晶体管；

所述第一相变电阻的正极与所述D触发器的输出端连接，负极与所述第一控制晶体管的漏极；所述第一控制晶体管的源极与位线连接，栅极与存储和恢复控制信号端连接；

所述第二相变电阻的正极与所述D触发器的反相输出端连接，负极与所述第二控制晶体管的漏极连接；所述第二控制晶体管的源极与所述反位线连接，栅极与所述存储和恢复控制信号端连接。

其中，通过编程电流对所述控制晶体管的栅极的控制来实现对于所述相变存储单元电阻值的编程。

其中，其特征在于，所述D触发器可以是JK触发器，T触发器或RS触发器。

其中，所述相变存储单元的相变材料可以是锗锑碲，硅锑碲或铝锑碲。

本发明还提出一种基于相变存储单元的非易失性D触发器电路的实现方法，包括：步骤A：存储数据和／或步骤B：恢复数据。

其中，当存储数据时：

步骤A1：将所述位线与反位线接地，时钟信号输入端保持低电平状态；

步骤A2：对所述存储和恢复控制信号端进行控制，对所述第一相变电阻和第二相变电阻进行编程，当所述D触发器输出端或D触发器反相输出端的状态为高电平时，与其相连的相变电阻会被编程，另外一个保持不变；

步骤A3：将所述位线与反位线同时接高电平并控制所述存储和恢复控制信号端，当所述D触发器输出端或D触发器反相输出端的状态为低电平时，与其相连的相变电阻会被编程，另外一个保持不变；

步骤A4：将所述存储与恢复控制信号端设为低电平完成存储过程。

其中，当恢复数据时：

步骤B1：时钟信号输入端保持低电平状态；

步骤B2：对所述位线与反位线进行预充电，将所述存储和恢复控制信号端设为高电平；

步骤B3：所述第一相变电阻和第二相变电阻的电阻状态对所述D触发器的输出端和D触发器反相输出端进行初始化，恢复掉电前的状态；

步骤B4：将所述存储与恢复控制信号端设为低电平完成恢复过程。

本发明基于相变存储单元的非易失性D触发器具有位级存储以及恢复的能力，可以在实现传统D触发器保存数据的同时，也可以使D触发器在掉电之后能恢复到掉电之前的状态。

附图说明

图1为本发明的基于相变存储单元的非易失性D触发器电路的逻辑电路图。

图2为D触发器的工作波形图。

图3为本发明基于相变存储单元的非易失性D触发器电路中与非门锁存器晶体管级电路图。

图4为利用其他D触发器构成的基于相变存储单元的非易失性D触发器电路。其中，图4(a)为包括非易失性沿触发与非门D触发器的电路，图4(b)为包括非易失性沿触发或非门D触发器的电路，图4(c)为包括非易失性沿触发与非门触发器的电路。

具体实施方式

结合以下具体实施例和附图，对本发明作进一步的详细说明，本发明的保护内容不局限于以下实施例。在不背离发明构思的精神和范围下，本领域技术人员能够想到的变化和优点都被包括在本发明中，并且以所附的权利要求书为保护范围。

如图1-4所示，1-D触发器单元，2-相变存储单元，3-与非门12的输出端，4-与非门13的输出端，5-D触发器的输出端，6-D触发器的反相输出端，7-相变电阻，8-相变电阻，9-控制晶体管，10-控制晶体管，11-反相器，12-与非门，13-与非门，14-与非门，15-与非门，16-PMOS晶体管，17-PMOS晶体管，18-PMOS晶体管，19-PMOS晶体管，20-NMOS晶体管，21-NMOS晶体管，22-NMOS晶体管，23-NMOS晶体管。

D触发器可以被理解为一个简单的储存单元。但是，现有的D触发器在电源断电后D触发器的状态就会丢失。而基于相变材料的位级非易失性存储单元(简称1T1R：由一个电阻和一个NMOS管组成)有着良好的位级非易失性的记忆特性，把这种存储单元结合D触发器就可以实现非易失性D触发器。因此，本发明的基于相变存储单元的非易失性D触发器电路包括：D触发器单元，相变存储单元。D触发器单元与相变存储单元串联连接。相变存储单元包括两个相变电阻7、8和两个控制晶体管9、10。

其中，相变存储单元的相变材料可以是锗锑碲，硅锑碲或铝锑碲。

其中，D触发器可以是JK触发器，T触发器或RS触发器。

如图1所示，连接方式如下：

D触发器输入端与反相器11、与非门12的输入端连接，反相器11的另一端与与非门13的输入端连接，时钟信号输入端分别于与非门12的输入端、与非门13的输入端连接，与非门12的输出端3与与非门14的输入端连接，与非门13的输出端4与与非门15的输入端连接，与非门14的输出端与与非门15的输入端、D触发器的输出端5连接，与非门15的输出端与与非门14的输入端、D触发器的反相输出端6连接。

相变电阻7的正极与D触发器的输出端5连接，相变电阻7的负极与控制晶体管9的漏极；控制晶体管9的源极与位线连接，控制晶体管9的栅极与存储和恢复控制信号端WL连接。

相变电阻8的正极与D触发器的输出端6连接，相变电阻8的负极与控制晶体管10的漏极连接；控制晶体管10的源极与反位线连接，控制晶体管10的栅极与存储和恢复控制信号端WL连接。

如图1所示，D为D触发器的输入端，CLK为时钟信号输入端，WL为存储和恢复控制信号端，QW为位线，QBW为反位线。输出端5与输出端6分别为D触发器的两个反向输出Q与QB。当CLK输入时钟脉冲信号“1”时，触发器处于工作状态，若D=“1”，触发器翻转到Q=“1”的高电平状态，若D=“0”，则Q=“0”，也就是说，当时钟信号处于上升沿翻转时，触发器变翻转到与D端在那一时刻电平相同状态，当时钟信号处于下降沿时，触发器保持上一个时钟信号到来之时的状态，与D值无关。

图2为D触发器的工作波形图。在时钟信号输入端CLK第一个脉冲上升沿到来时，D触发器发生翻转，其翻转的状态由D触发器的输入端D的信号来决定且Q=D。第二个阶段，当时钟信号处于低电平时，触发器保持上一时刻的状态，和输入端D无关，直到下一个上升沿的到来指使触发器反转。

非易失性D触发器在存储和恢复控制信号端WL为低电平作为D触发器使用时与正常的D触发器完全相同。

如图3所示，D触发器单元中的与非门14、15，D触发器输出端5、6，以及相变存储单元2构成了一个非易失性与非门锁存器。非易失性与非门存储器能够实现D触发器的数据保持功能，同时在掉电时完成数据存储功能，在电源恢复时完成数据恢复功能。

PMOS晶体管16的源极与电源正极VDD连接，栅极与与非门12的输出端3连接，漏极与D触发器的输出端5连接。PMOS晶体管17的源极与电源正极VDD连接，栅极与PMOS晶体管18的漏极连接，漏极与D触发器的输出端5连接。PMOS晶体管18的源极与电源正极VDD连接，栅极与PMOS晶体管17的漏极连接，漏极与D触发器的反相输出端6连接。PMOS晶体管19的源极与电源正极VDD连接，栅极与与非门13的输出端4连接，漏极与D触发器的反相输出端6连接。NMOS晶体管20的源极与NMOS晶体管22的漏极连接，栅极与D触发器的反相输出端6连接，漏极与D触发器的输出端5连接。NMOS晶体管21的源极与NMOS晶体管23的漏极连接，栅极与D触发器的输出端5连接，漏极与D触发器的反相输出端6连接。NMOS晶体管22的源极与电源负极VSS连接，栅极与非门12的输出端3连接，漏极与NMOS晶体管20的源极连接。NMOS晶体管23的源极与电源负极VSS连接，栅极与非门13的输出端4连接，漏极与NMOS晶体管21的源极连接。相变存储单元2中相变电阻7的正极与D触发器输出端5连接，相变电阻8的正极与D触发器反向输出端6连接。

本发明基于相变存储单元的非易失性D触发器电路具有位级储存和恢复功能。以存储和恢复Q=“1”、QB=“0”为例说明存储和恢复过程。

基于相变存储单元的非易失性D触发器电路在存储数据时，包括以下步骤：

步骤A1：将位线与反位线接地，时钟信号输入端保持低电平状态；

步骤A2：对存储和恢复控制信号端进行控制，对相变电阻7和相变电阻8进行编程，当D触发器输出端5或D触发器反相输出端6的状态为高电平时，与其相连的相变电阻会被编程，另外一个保持不变；

步骤A3：将位线与反位线同时接高电平并控制存储和恢复控制信号端，当D触发器输出端5或D触发器反相输出端6的状态为低电平时，与其相连的相变电阻会被编程，另外一个保持不变；

步骤A4：将存储与恢复控制信号端设为低电平完成存储过程。

以存储Q=“1”、QB=“0”为例：

将位线和反位线接地，同时时钟信号输入端掉电。当输出端5的输出Q=“1”时，为高电平，此时相变存储单元的控制晶体管9、10打开，基于相变材料的特性，相变电阻7上会形成变成电流，电流从Q经过相变电阻7、控制晶体管9流到QW。通过控制WL的电压，可以控制通过相变电阻7的电流脉冲波形。假设低阻态为“1”，由于相变材料的特性，相变电阻7会被合适编程电流置成低阻态。由于QB=“0”，相变电阻8上没有编程电流，保持不变。QWB和QW同时接高电平，WL仍为高电平，在相变电阻8上也会形成的编程电流，此电流与相变电阻7上的编程电流反向，相变电阻8被置为高阻态。

同样如果假设高阻态为“1”，则相变电阻7会被合适编程电流置成高阻态，相变电阻8被置为低阻态。这样整个存储过程就完成了。

基于相变存储单元的非易失性D触发器电路在恢复数据时，包括以下步骤：

步骤B1：时钟信号输入端保持低电平状态；

步骤B2：对位线与反位线进行预充电，将存储和恢复控制信号端设为高电平；

步骤B3：相变电阻7和相变电阻8的电阻状态对D触发器的输出端5和D触发器反相输出端6进行初始化，恢复掉电前的状态；

步骤B4：将存储与恢复控制信号端设为低电平完成恢复过程。

以恢复Q=“1”、QB=“0”为例：

CLK保持掉电状态。对QB、QBW进行预充电达到一定电位，WL=“1”，晶体管9和10打开，电流从低阻态的相变电阻7流向Q端，从而Q恢复为“1”。而对于QBW的高阻态，很少电流可以流到QB，因此，QB会被恢复为“0”，通过双稳态结构，Q和QB分别会被重新写成“1”和“0”。

同样如果假设高阻态为“1”，恢复时QW、QBW接低地，此时会同样会初始化Q=“1”，QB=“0”。两种不同的逻辑状态定义及存储和恢复过程的状态控制表如表1所示。

表1：

复位后将WL置为“0”，关闭晶体管9、10，这样D触发器此前的状态被恢复，之后D触发器进入正常的逻辑功能操作。

这样整个恢复过程就完成了。从而达到了掉电后D触发器依然保存数据，电源恢复后恢复到掉电之前的状态的效果。

本发明还适用于其他类型D触发器，其他类型D触发器的输出端Q连接到相变电阻7正极，QB连接到相变电阻8的正极，工作方式相同。如图4为一些其他类型D触发器和相变存储单元组成的的非易失性D触发器电路。图4(a)为包括非易失性沿触发与非门D触发器的电路，图4(b)为包括非易失性沿触发或非门D触发器的电路，图4(c)为包括非易失性沿触发与非门D触发器的电路。这些非易失D触发器只是D触发器单元的构成与上述实施例略有不同，相变存储单元与D触发器的连接关系和存储恢复的过程和机理是相同的。

Claims (4)

1.一种基于相变存储单元的非易失性D触发器电路，其特征在于，包括D触发器单元(1)和相变存储单元(2)；所述D触发器单元(1)与所述相变存储单元(2)串联连接；

其中，所述D触发器单元(1)包括第一与非门(12)、第二与非门(13)、第三与非门(14)、第四与非门(15)、第一与非门(12)的输出端(3)、第二与非门(13)的输出端(4)、D触发器的输出端(5)、D触发器的反相输出端(6)、反相器(11)、D触发器输入端、时钟信号输入端；

所述D触发器输入端与所述反相器(11)、第一与非门(12)的输入端连接，所述反相器(11)的另一端与所述第二与非门(13)的输入端连接，时钟信号输入端分别与所述第一与非门(12)的输入端、第二与非门(13)的输入端连接，所述第一与非门(12)的输出端(3)与第三与非门(14)的输入端连接，所述第二与非门(13)的输出端(4)与第四与非门(15)的输入端连接，所述第三与非门(14)的输出端与所述第四与非门(15)的输入端、D触发器的输出端(5)连接，所述第四与非门(15)的输出端与所述第三与非门(14)的输入端、D触发器的反相输出端(6)连接；所述第三与非门(14)、第四与非门(15)、所述D触发器的输出端(5)、所述D触发器的反相输出端(6)以及所述相变存储单元(2)构成了一个非易失性与非门锁存器，所述非易失性与非门锁存器能够实现D触发器的数据保持功能，同时在掉电时完成数据存储功能，在电源恢复时完成数据恢复功能；

其中，所述相变存储单元(2)包括第一相变电阻(7)、第二相变电阻(8)和第一控制晶体管(9)、第二控制晶体管(10)；

所述第一相变电阻(7)的正极与所述D触发器的输出端(5)连接，负极与所述第一控制晶体管(9)的漏极连接；所述第一控制晶体管(9)的源极与位线连接，栅极与存储和恢复控制信号端连接；

所述第二相变电阻(8)的正极与所述D触发器的反相输出端(6)连接，负极与所述第二控制晶体管(10)的漏极连接；所述第二控制晶体管(10)的源极与反位线连接，栅极与所述存储和恢复控制信号端连接；

所述基于相变存储单元的非易失性D触发器电路包括存储数据过程和恢复数据过程；在存储数据过程中，所述位线与反位线接地，时钟信号输入端保持低电平状态；控制所述存储和恢复控制信号端的电压，以控制通过所述第一相变电阻(7)的电流脉冲波形，合适的编程电流对所述第一相变电阻(7)和所述第二相变电阻(8)进行编程；所述D触发器的输出端(5)或所述D触发器的反相输出端(6)为高电平时，与其相连的相变电阻会被编程；将所述位线与反位线同时接高电平并控制所述存储和恢复控制信号端，当所述D触发器的输出端(5)或所述D触发器的反相输出端(6)的状态为低电平时，与其相连的相变电阻会被编程；将所述存储和恢复控制信号端设为低电平完成存储数据过程；

在恢复数据过程中，所述时钟信号输入端保持低电平状态；所述位线与反位线进行预充电，将所述存储和恢复控制信号端设为高电平；所述第一相变电阻(7)和第二相变电阻(8)的电阻状态对所述D触发器的输出端(5)和所述D触发器的反相输出端(6)进行初始化，恢复掉电前的状态；将所述存储和恢复控制信号端设为低电平完成恢复数据过程。

2.如权利要求1所述基于相变存储单元的非易失性D触发器电路，其特征在于，通过编程电流对所述第一控制晶体管(9)、第二控制晶体管(10)的栅极的控制来实现对于所述第一相变电阻(7)、第二相变电阻(8)电阻值的编程。

3.如权利要求1所述基于相变存储单元的非易失性D触发器电路，其特征在于，所述相变存储单元的相变材料可以是锗锑碲，硅锑碲或铝锑碲。

4.如权利要求1-3之任一项所述基于相变存储单元的非易失性D触发器电路的实现方法，其特征在于，包括：步骤A：存储数据和/或步骤B：恢复数据；

当存储数据时：

步骤A1：将位线与反位线接地，时钟信号输入端保持低电平状态；

步骤A2：对存储和恢复控制信号端进行控制，对第一相变电阻(7)和第二相变电阻(8)进行编程，当所述D触发器输出端(5)或D触发器反相输出端(6)的状态为高电平时，与其相连的相变电阻会被编程，另外一个保持不变；

步骤A3：将所述位线与反位线同时接高电平并控制所述存储和恢复控制信号端，当所述D触发器输出端(5)或D触发器反相输出端(6)的状态为低电平时，与其相连的相变电阻会被编程，另外一个保持不变；

步骤A4：将所述存储和恢复控制信号端设为低电平完成存储过程；

当恢复数据时：

步骤B1：时钟信号输入端保持低电平状态；

步骤B2：对所述位线与反位线进行预充电，将所述存储和恢复控制信号端设为高电平；

步骤B3：所述第一相变电阻(7)和第二相变电阻(8)的电阻状态对所述D触发器的输出端(5)和D触发器反相输出端(6)进行初始化，恢复掉电前的状态；

步骤B4：将所述存储和恢复控制信号端设为低电平完成恢复过程。