CN108092658B - 一种逻辑电路操作方法 - Google Patents

Abstract

本发明公开了一种逻辑电路操作方法；其中，逻辑电路包括阻变单元和场效应晶体管；阻变单元的正极作为第一输入端，阻变单元的负极与场效应晶体管的漏极连接后作为级联端，阻变单元的栅极作为第二输入端，场效应晶体管的源极作为接地端；第一输入端用于施加逻辑操作电压；级联端用于外接电路；第二输入端用于施加逻辑输入电压信号；接地端用于接地。进行逻辑操作时，在阻变单元的正极施加Set电压，场效应晶体管的源极接地，栅极接输入信号，以阻变单元的初始阻态作为另一输入，即可实现IMP逻辑功能；通过多步重复操作或外接电路可在这一结构中完成NAND等多种逻辑操作。本发明可实现多种逻辑功能，同时操作简单、易于控制。

Description

一种逻辑电路操作方法

技术领域

本发明属于数字电路领域，更具体的，涉及一种逻辑电路操作方法。

背景技术

忆阻器被认为是电阻、电容、电感外的第四种基本电路元件，能够记忆流经的电荷量，其电阻值能够通过控制电流变化而随之改变。忆阻器的高阻态和低阻态可以用来存储“0”和“1”，用于信息存储，具有非易失性、低功耗、高速、高集成度等优点。此外，忆阻器还被提出可以实现逻辑运算。传统CMOS逻辑门电路中的逻辑运算，输入和输出信号的载体均为电压，无法实时存储，具有掉电易失性；且由于两种输入信号均为电压，存在竞争冒险问题；而基于忆阻器的逻辑运算可以将电阻作为输入和输出信号，运算结果可直接存储在器件的电阻状态中，即在同一器件或是电路中可以完成数据的计算与存储，实现信息存储和计算的融合，提高信息处理的效率，从功能的角度推动信息存储器的发展。虽然电阻状态被用来当做信号的载体，但是根据现有的技术，在电路中同时施加两种操作电压时，仍然存在竞争冒险问题；而且以电压作为输入信号，以电阻状态作为输出信号，在多次级联逻辑操作的时候，会频繁地使用电阻-电压转换电路，将会增加逻辑计算复杂度，并额外增加电路功耗。

发明内容

针对现有技术的缺陷，本发明的目的在于提供一种逻辑电路及其操作方法，旨在解决传统逻辑门电路中的竞争冒险导致逻辑计算误码率高的问题，以及现有的基于忆阻器的逻辑门电路中级联过程频繁用到转换电路导致的计算复杂度高和电路功耗高的问题。

本发明提供了一种逻辑电路，包括：阻变单元和场效应晶体管；所述阻变单元的正极作为第一输入端，所述阻变单元的负极与所述场效应晶体管的漏极连接后作为级联端，所述阻变单元的栅极作为第二输入端，所述场效应晶体管的源极作为接地端；所述第一输入端用于施加逻辑操作电压；所述级联端用于外接电路；所述第二输入端用于施加逻辑输入电压信号；所述接地端用于接地。

更进一步地，工作时，通过给所述阻变单元的正、负极两端施加大于第一阈值的正向电压脉冲时，所述阻变单元阻变至低阻态；当给所述阻变单元正、负极两端施加大于第二阈值的负向电压脉冲时，所述阻变单元阻变至高阻态。

更进一步地，当所述阻变单元阻变至低阻态时，将阻变单元低阻态记为逻辑值“1”；当所述阻变单元阻变至高阻态时，将阻变单元高阻态记为逻辑值“0”。

更进一步地，所述场效应晶体管为N型金属-氧化物-半导体场效应晶体管；当源极接地时，若在栅极施加的正向电压超过第三阈值时，漏极和源极之间形成导通通道；若在栅极施加的正向电压没有超过第三阈值时，漏极和源极之间无导通通道。

本发明还提供了一种基于上述的逻辑电路实现数据写入功能的操作方法，包括下述步骤：

在所述第二输入端施加V_G电压脉冲，级联端悬空，接地端接地；并在V_G电压脉冲的持续时间内，通过在第一输入端施加V_set电压脉冲，使得阻变单元发生阻变至低阻态，在阻变单元中实现数据1的写入；通过在所述第一输入端施加V_reset电压脉冲，使得阻变单元发生阻变至高阻态，在阻变单元中实现数据0的写入；其中，V_G的电压幅值大于第三阈值，V_set的电压幅值大于第一阈值，V_reset的电压幅值大于第二阈值。

本发明还提供了一种基于上述的逻辑电路实现数据读取功能的操作方法，包括下述步骤：

在第二输入端施加V_G电压脉冲，级联端悬空，接地端接地；并在V_G电压脉冲的持续时间内，在第一输入端施加V_read电压脉冲，通过检测电路中的电流大小实现阻变单元中数据的读取；其中，V_G的幅值大于第三阈值；V_read的电压幅值小于第一阈值，且小于第二阈值。

更进一步地，当检测的电流值较大时，忆阻器处于低阻态，对应读取结果为1；当检测的电流值较小时，忆阻器处于高阻态，对应读取结果为0。

本发明还提供了一种基于上述的逻辑电路实现IMP逻辑计算功能的操作方法，包括下述步骤：

在第一输入端施加V_set电压脉冲，级联端悬空，接地端接地；并通过在第二输入端施加电压脉冲输入信号，作为逻辑电路的第一输入，将阻变单元的初始阻态作为第二输入，从而实现IMP逻辑计算；其中，当输入电压脉冲为高电平时，记为逻辑“0”；当输入电压脉冲为低电平时，记为逻辑“1”。

本发明还提供了一种基于上述的逻辑电路实现自迭代逻辑计算功能的操作方法，包括下述步骤：

在第一输入端施加V_set电压脉冲，级联端悬空，接地端接地；并通过在第二输入端施加电压脉冲输入信号作为逻辑电路的第一输入，将阻变单元的初始阻态作为第二输入，从而实现IMP逻辑计算；

其中，当电压脉冲输入信号为高电平时，记为逻辑“0”；当电压脉冲输入信号为低电平时，记为逻辑“1”。

本发明还提供了一种基于上述的逻辑电路实现自迭代逻辑计算功能的操作方法，包括下述步骤：

(1)在第一输入端施加V_set电压脉冲，级联端悬空，接地端接地；

(2)在第二输入端施加电压脉冲输入信号，作为逻辑电路的第一输入，将阻变单元的初始阻态作为第二输入，可实现第一次IMP逻辑计算，逻辑计算结果以所述阻变单元的最终阻态的形式实时存储在所述阻变单元中；

(3)在第二输入端施加电压脉冲输入信号，作为第二次IMP逻辑计算的第一输入，将步骤(2)中阻变单元的阻态作为第二次IMP逻辑计算的第二输入，可实现第二次IMP逻辑计算，逻辑计算结果以阻变单元的最终阻态的形式实时存储在所述阻变单元中；

(4)在第二输入端继续施加电压脉冲输入信号，作为IMP迭代计算的第一输入，以上一步中阻变单元的阻态作为IMP迭代计算的第二输入，可一直进行IMP迭代计算，并实现多种逻辑功能，逻辑计算结果以阻变单元的最终阻态的形式实时存储在阻变单元中。

本发明还提供了一种基于上述的逻辑电路实现级联功能的操作方法，包括下述步骤：

通过在级联端连接电阻-电压转换电路，实现将阻变单元的阻态转换为电压信号。

本发明将非易失性的忆阻器与场效应晶体管结合，利用晶体管的开关特性实现逻辑功能，逻辑结果能够非易失性地保存在忆阻器中。同时，在这一简单的结构中，实现了数据的写入和读取功能，并且可以通过电路结构本身的自迭代或者外接运放电路去实现更多更复杂的逻辑功能。在操作手段上，创新地使用电压和电阻输入、电阻输出的模式，将传统CMOS逻辑门电路中需要控制两个端口的输入信号减少为一个，避免了电压信号之间的竞争冒险，使得逻辑计算误码率降低。这样一种新型的逻辑门电路，实现了计算和存储的融合，为开发非易失性场可编程逻辑门阵列、逻辑运算芯片及系统提供了一种途径。

附图说明

图1为忆阻器的伏安特性曲线示意图；

图2为本发明实施例提供的逻辑电路的结构示意图；

图3为本发明实施例提供的位IMP逻辑真值表；

图4为本发明实施例一电路中数据的写入示意图；其中，(a)为数据“1”的写入，(b)为数据“0”的写入；

图5为本发明实施例二电路中数据的读取示意图；

图6为本发明实施例三电路中实现IMP逻辑计算示意图；

图7为本发明实施例四电路中通过自迭代实现NAND逻辑计算示意图；其中，(a)为输入数据“0”，(b)为第一次IMP逻辑计算“pIMP0”，(c) 为第二次IMP逻辑计算“qIMP(pIMP0)”，即实现“pNANDq”逻辑；

图8位本发明实施例五电路级联示意图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

如图2所示，本发明提供的逻辑电路包括：一个阻变单元和一个NMOS 晶体管，阻变单元的负极与NMOS晶体管的漏极相连，并在此处引出一个端口，与阻变单元的正极、NMOS管的栅极和源极构成一个四端结构。四个端口分别为第一输入端1、第二输入端3、接地端4和级联端2。

当给阻变单元正、负极两端施加大于第一阈值的正向电压脉冲时，阻变单元会阻变至低阻态；当给阻变单元正、负极两端施加大于第二阈值的负向电压脉冲时，阻变单元会阻变至高阻态。将阻变单元低阻态记为逻辑值“1”，将阻变单元高阻态记为逻辑值“0”。

其中，第一阈值为阻变单元从高阻态阻变至低阻态的临界电压V_close；第二阈值为阻变单元从低阻态阻变至高阻态的临界电压V_open；二者根据具体阻变材料和器件的不同而变化，可由实际器件的伏安特性测试结果获得。

在本发明的实现方式中，阻变单元可以为忆阻器，因其具有优秀的阻变特性、较大的阻变窗口和较低的操作电压，逻辑结果可信度高，逻辑值“0”和“1”能够明显区分，且逻辑操作功耗较低。

第三阈值为NMOS晶体管的开启电压；具体的，当在NMOS晶体管栅源之间施加大于第三阈值的正向脉冲电压，晶体管漏极和源极导通；当在NMOS晶体管栅源之间施加小于第三阈值的正向电压脉冲，晶体管漏极和源极关断。

本发明还提供了几种基于电路结构的操作方法，以实现不同的功能，具体操作步骤如下：

S1：数据的写入功能

S11：在所述第二输入端施加V_c电压脉冲，V_G电压幅值大于第三阈值，脉宽根据实际器件对脉冲宽度的响应程度确定，同时所述级联端悬空，所述接地端接地；

S12：在V_G电压脉冲的持续时间内，在第一输入端施加V_set电压脉冲，V_set电压幅值大于第一阈值，脉宽根据实际器件对脉冲宽度的响应程度确定，可使阻变单元发生阻变至低阻态，在阻变单元中实现数据1的写入；

S12'：在V_G电压脉冲的持续时间内，在所述第一输入端施加V_reset电压脉冲，V_reset电压幅值大于第二阈值，脉宽根据实际器件对脉冲宽度的响应程度确定，可使阻变单元发生阻变至高阻态，在阻变单元中实现数据0的写入。

S2：数据的读取功能

S21：在第二输入端施加V_G电压脉冲，其幅值大于第三阈值，同时级联端悬空，接地端接地；

S22：在V_G电压脉冲的持续时间内，在第一输入端施加V_read电压脉冲，V_read电压幅值小于第一阈值，且小于第二阈值，脉宽根据实际器件对脉冲宽度的响应程度确定。通过检测电路中的电流大小，可读取阻变单元中的数据；

如果检测出电路的电流值较大，则可说明该忆阻器处于低阻态，对应读取结果为1；如果检测出电路的电流值较小，则可说明该忆阻器处于高阻态，对应读取结果为0。

S3：IMP逻辑计算功能

S31：在第一输入端施加V_set电压脉冲，级联端悬空，接地端接地；

S32：在第二输入端施加电压脉冲输入信号，作为逻辑电路的第一输入，将阻变单元的初始阻态作为第二输入，可实现IMP逻辑计算；输入电压脉冲为高电平时，记为逻辑“0”，输入电压脉冲为低电平时，记为逻辑“1”；逻辑计算结果以阻变单元的最终阻态的形式实时存储在阻变单元中。

S4：自迭代逻辑计算功能

S41：在第一输入端施加V_set电压脉冲，级联端悬空，接地端接地；

S42：在第二输入端施加电压脉冲输入信号，作为逻辑电路的第一输入，将阻变单元的初始阻态作为第二输入，可实现第一次IMP逻辑计算，逻辑计算结果以所述阻变单元的最终阻态的形式实时存储在所述阻变单元中；

S43：在第二输入端继续施加电压脉冲输入信号，作为第二次IMP逻辑计算的第一输入，将S42中阻变单元的阻态作为第二次IMP逻辑计算的第二输入，可实现第二次IMP逻辑计算，逻辑计算结果以阻变单元的最终阻态的形式实时存储在所述阻变单元中；

S44：在第二输入端继续施加电压脉冲输入信号，以上一步中阻变单元的阻态作为另一输入信号，可进行IMP自迭代计算，并实现多种逻辑功能，逻辑计算结果以阻变单元的最终阻态的形式实时存储在阻变单元中。

S5：级联功能

可在级联端处将逻辑电路与电阻-电压转换电路连接，将阻变单元的阻态转换为电压信号。

本发明提供了一种以IMP逻辑为基础算法的逻辑门电路，将非易失性的忆阻器与场效应晶体管结合，利用晶体管的开关特性实现逻辑功能，逻辑结果能够非易失性地保存在忆阻器中。同时，在这一简单的结构中，实现了数据的写入和读取功能，并且可以通过电路结构本身的自迭代或者外接运放电路去实现更多更复杂的逻辑功能。在操作手段上，创新地使用电压和电阻输入、电阻输出的模式，将传统CMOS逻辑门电路中需要控制两个端口的输入信号减少为一个，避免了电压信号之间的竞争冒险，使得逻辑计算误码率降低。这样一种新型的逻辑门电路，实现了计算和存储的融合，为开发非易失性场可编程逻辑门阵列、逻辑运算芯片及系统提供了一种途径。

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图，对本发明进行进一步详细说明。

在介绍本发明的技术方案之前，首先介绍以忆阻器为代表的阻变器件的一些特性，图1为双极性忆阻器的伏安特性曲线示意图。由图可知，当加在忆阻器两端的正向电压大于或等于第一阈值V_close时，忆阻器从高阻态变为低阻态；当加在忆阻器的负向电压小于或等于第二阈值V_open时，忆阻器从低阻态变为高阻态。

基于上述忆阻器的特性，本发明中通过控制忆阻器的两端的电压，结合NMOS晶体管的导通作用，达到控制忆阻器阻态的目的，通过忆阻器阻态的变化来存储逻辑值“0”和“1”。例如当忆阻器为低阻时，忆阻器存储逻辑 1；当忆阻器为高阻时，忆阻器存储逻辑0。当然，也可以在忆阻器为低阻时，忆阻器存储逻辑0；当忆阻器为高阻时，忆阻器存储逻辑1。在本发明中，记忆阻器的高阻态为逻辑0，低阻态为逻辑1；高电平为逻辑0，低电平为逻辑1。

图1为双极性忆阻器件的典型I-V曲线，并且标出了操作计算时需要施加的V_set、V_reset和V_read电压相较于V_close和V_open的位置。

图2为逻辑电路示意图。整个电路结构由一个阻变器件与一个NMOS 晶体管连接而成，其中阻变器件的负极与NMOS晶体管的漏极相连，并引出一个端口，与阻变器件的正极、NMOS晶体管的栅极和源极构成四端结构，分别为第一输入端、第二输入端、接地端和级联端。阻变器件的正极与NMOS晶体管的栅极用于施加操作电压，NMOS晶体管的源极用于接地，漏极引出的端口用于外接电路。

图3为IMP逻辑真值表。以施加在NMOS晶体管栅极的电压信号作为输入p，阻变器件的初始阻态作为输入q，可以有高电平和高阻、高电平和低阻、低电平和高阻、低电平和低阻这四种输入情况，分别对应0和0、0 和1、1和0、1和1这四种逻辑值输入。在施加操作电压之后，如果在阻变器件上测得该器件最终阻态分别为低阻、低阻、高阻、低阻这四种情况，对应逻辑值分别为1、1、0、1，即说明这个电路完成了一次IMP逻辑计算。

为了便于图示，图4之后的阻变器件以忆阻器为例标出。本领域技术人员可以理解，阻变器件还可以是磁随机存储器(包括自旋转移力矩磁阻存储器STT-MRAM、磁隧道结单元MTJ以及自旋阀等)、阻变存储器、相变存储器或者其他类型的可在高阻态和低阻态下可逆转变的阻变器件。

图4为本发明的实施例一，在电路中完成数据的写入功能的操作示意图。

当需要写入数据1的时候，在NMOS管栅极施加V_G电压脉冲，其幅值大于第三阈值，使得NMOS管源极和漏极导通。NMOS管源极接地，漏极悬空。在忆阻器件的正极施加V_set电压，其幅值大于第一阈值。根据晶体管的导通特性，漏极和源极电压近似相等，所以漏极近似为接地，此时忆阻器件两端压降近似为V_set，使器件发生set操作，变成低阻，即写入数据1；

当需要写入数据0的时候，同样在NMOS管栅极施加V_G电压脉冲，其幅值大于第三阈值，NMOS管源极和漏极导通。NMOS管源极接地，漏极悬空。在忆阻器件的正极施加V_reset电压，其幅值小于第二阈值。根据晶体管的导通特性，漏极和源极电压近似相等，近似为接地，此时忆阻器件两端压降近似为V_reset，使器件发生reset操作，变成高阻，即写入数据0。

图5为本发明的实施例二，在电路中完成数据的读取功能的操作示意图。

当需要读取忆阻器件中数据的时候，在NMOS管栅极施加V_G电压脉冲，源极接地，使NMOS管漏极电压近似为0。在忆阻器件正极施加V_read电压脉冲，其幅值远小于第一阻变阈值，远大于第二阻变阈值，不足以使忆阻器件发生阻态变化，所以只要测电路电流值，即可计算出忆阻器件的阻值。当测得的电流值很小，说明器件处于高阻态，读取的数据为0；当测得的电流值较大，说明器件处于低阻态，读取的数据为1。

图6为本发明的实施例三，在电路中完成IMP逻辑功能的操作示意图。

进行IMP逻辑计算时，在忆阻器件正极施加V_set电压脉冲，NMOS晶体管漏极悬空，源极接地，栅极施加p输入信号VP，即可通过NMOS晶体管的开关特性实现IMP逻辑功能。

具体的分析为，当VP为高电平时，对应p输入为0，其幅值大于第三阈值，使得NMOS晶体管漏极和源极导通，漏极近似接地，此时忆阻器件两端电压近似为Vset。若忆阻器件初始阻态为高阻态，对应q输入为0，由于V_set幅值大于第一阻变阈值，使得器件从高阻态阻变至低阻态，对应输出为1，逻辑计算结果直接存储在忆阻器件中；若忆阻器件初始阻态为低阻态，对应q输入为1，由于V_set不会使器件发生阻变，所以器件最终组态仍是低阻态，对应输出为1。简言之，当p＝0，q＝0，输出q’＝1；当p＝0，q＝1，输出q’＝1。

当VP为低电平时，对应p输入为1，其幅值小于第三阈值，使得NMOS 晶体管漏极和源极关断，此时电路处于断路状态，V_set不会对电路造成影响，无论忆阻器件初始阻态为高阻态0还是低阻态1，最终都不会发生阻变，所以q输入为0时，输出仍为0；q输入为1时，输出仍为1。简言之，当p＝1，q＝0，输出q’＝0；当p＝1，q＝1，输出q’＝1。

这几种情况合并起来正好对应图3中的逻辑真值表，所以这种操作方式实现了IMP逻辑计算。

图7为本发明的实施例四，在电路中通过自迭代实现NAND逻辑计算的操作示意图。

首先通过电路的写入数据功能将0写入忆阻器中；然后通过电路的IMP逻辑计算功能，将VP信号输入电路中，实现pIMP0的逻辑计算；最后再次使用电路的IMP逻辑计算功能，将V_Q信号输入电路中，实现qIMP(pIMP0) 的逻辑计算。因为pNANDq＝qIMP(pIMP0)，所以通过电路本身的两次IMP迭代，实现了NAND逻辑计算。

图8为本发明的实施例五，在电路中实现级联功能。

在第一级电路中NMOS晶体管的漏极引出的端口处，外接一个运放电路，该运放电路由一个运算放大器、一个电阻和一个反相器组成，其中电阻的阻值与忆阻器的低阻态相等，反相器与第二级电路中NMOS晶体管的栅极相连。

当第一级电路逻辑计算完毕，在第一级电路中忆阻器正极施加高电平，通过运放电路的作用，可以在反相器的输出端输出电压信号。具体地，若第一级电路中忆阻器为高阻态，对应逻辑值0，则反相器输出端输出高电平，对应逻辑值0，即第二级电路的输入为逻辑0；若第一级电路中忆阻器为低阻态，对应逻辑值1，则反相器输出端输出低电平，对应逻辑值1，即第二级电路的输入为逻辑1。将第一级电路的电阻输出转化成了第二级电路的电压输入，实现了级联功能。

本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种逻辑电路实现IMP逻辑计算功能的操作方法，其特征在于，包括下述步骤：

在逻辑电路的第一输入端施加V_set电压脉冲，逻辑电路的级联端悬空，接地端接地；并通过在逻辑电路的第二输入端施加电压脉冲输入信号作为逻辑电路的第一输入，将逻辑电路中阻变单元的初始阻态作为第二输入，从而实现IMP逻辑计算；

其中，当电压脉冲输入信号为高电平时，记为逻辑“0”；当电压脉冲输入信号为低电平时，记为逻辑“1”；

所述逻辑电路，包括：阻变单元和场效应晶体管；

所述阻变单元的正极作为第一输入端(1)，所述阻变单元的负极与所述场效应晶体管的漏极连接后作为级联端(2)，所述阻变单元的栅极作为第二输入端(3)，所述场效应晶体管的源极作为接地端(4)；

所述第一输入端用于施加逻辑操作电压；所述级联端用于外接电路；所述第二输入端用于施加逻辑输入电压信号；所述接地端用于接地。

2.如权利要求1所述的逻辑电路实现IMP逻辑计算功能的操作方法，其特征在于，工作时，通过给所述阻变单元的正、负极两端施加大于第一阈值的正向电压脉冲时，所述阻变单元阻变至低阻态；当给所述阻变单元正、负极两端施加超过第二阈值的负向电压脉冲时，所述阻变单元阻变至高阻态。

3.如权利要求2所述的逻辑电路实现IMP逻辑计算功能的操作方法，其特征在于，当所述阻变单元阻变至低阻态时，将阻变单元低阻态记为逻辑值“1”；当所述阻变单元阻变至高阻态时，将阻变单元高阻态记为逻辑值“0”。

4.如权利要求1-3任一项所述的逻辑电路实现IMP逻辑计算功能的操作方法，其特征在于，所述场效应晶体管为N型金属-氧化物-半导体场效应晶体管；当源极接地时，若在栅极施加的正向电压超过第三阈值时，漏极和源极之间形成导通通道；若在栅极施加的正向电压没有超过第三阈值时，漏极和源极之间无导通通道。

5.如权利要求1所述的逻辑电路实现IMP逻辑计算功能的操作方法，其特征在于，通过在级联端连接电阻-电压转换电路，实现将阻变单元的阻态转换为电压信号，从而实现级联功能。

6.一种逻辑电路实现数据写入功能的操作方法，其特征在于，包括下述步骤：

在逻辑电路的第二输入端施加V_G电压脉冲，逻辑电路的级联端悬空，接地端接地；并在V_G电压脉冲的持续时间内，通过在逻辑电路的第一输入端施加V_set电压脉冲，使得逻辑电路中的阻变单元发生阻变至低阻态，在阻变单元中实现数据1的写入；通过在逻辑电路的第一输入端施加V_reset电压脉冲，使得阻变单元发生阻变至高阻态，在阻变单元中实现数据0的写入；

其中，V_G的电压幅值大于第三阈值，V_set的电压幅值大于第一阈值，V_reset的电压幅值大于第二阈值；

所述逻辑电路，包括：阻变单元和场效应晶体管；

所述阻变单元的正极作为第一输入端(1)，所述阻变单元的负极与所述场效应晶体管的漏极连接后作为级联端(2)，所述阻变单元的栅极作为第二输入端(3)，所述场效应晶体管的源极作为接地端(4)；

所述第一输入端用于施加逻辑操作电压；所述级联端用于外接电路；所述第二输入端用于施加逻辑输入电压信号；所述接地端用于接地。

7.一种逻辑电路实现数据读取功能的操作方法，其特征在于，包括下述步骤：

在逻辑电路的第二输入端施加V_G电压脉冲，逻辑电路的级联端悬空，接地端接地；并在V_G电压脉冲的持续时间内，在逻辑电路的第一输入端施加V_read电压脉冲，通过检测电路中的电流大小实现逻辑电路的阻变单元中数据的读取；

其中，V_G的幅值大于第三阈值；V_read的电压幅值小于第一阈值，且小于第二阈值；

所述逻辑电路，包括：阻变单元和场效应晶体管；

所述阻变单元的正极作为第一输入端(1)，所述阻变单元的负极与所述场效应晶体管的漏极连接后作为级联端(2)，所述阻变单元的栅极作为第二输入端(3)，所述场效应晶体管的源极作为接地端(4)；

所述第一输入端用于施加逻辑操作电压；所述级联端用于外接电路；所述第二输入端用于施加逻辑输入电压信号；所述接地端用于接地。

8.如权利要求7所述的操作方法，其特征在于，所述阻变单元为忆阻器；当检测的电流值较大时，忆阻器处于低阻态，对应读取结果为1；当检测的电流值较小时，忆阻器处于高阻态，对应读取结果为0。

9.一种逻辑电路实现自迭代逻辑计算功能的操作方法，其特征在于，包括下述步骤：

(1)在逻辑电路的第一输入端施加V_set电压脉冲，逻辑电路的级联端悬空，接地端接地；

(2)在逻辑电路的第二输入端施加电压脉冲输入信号，作为逻辑电路的第一输入，将逻辑电路中阻变单元的初始阻态作为第二输入，可实现第一次IMP逻辑计算，逻辑计算结果以所述阻变单元的最终阻态的形式实时存储在所述阻变单元中；

(3)在逻辑电路的第二输入端施加电压脉冲输入信号，作为第二次IMP逻辑计算的第一输入，将步骤(2)中阻变单元的阻态作为第二次IMP逻辑计算的第二输入，可实现第二次IMP逻辑计算，逻辑计算结果以阻变单元的最终阻态的形式实时存储在所述阻变单元中；

(4)在逻辑电路的第二输入端继续施加电压脉冲输入信号，作为IMP迭代计算的第一输入，以上一步中阻变单元的阻态作为IMP迭代计算的第二输入，可一直进行IMP迭代计算，并实现多种逻辑功能，逻辑计算结果以阻变单元的最终阻态的形式实时存储在阻变单元中；

所述逻辑电路，包括：阻变单元和场效应晶体管；

所述阻变单元的正极作为第一输入端(1)，所述阻变单元的负极与所述场效应晶体管的漏极连接后作为级联端(2)，所述阻变单元的栅极作为第二输入端(3)，所述场效应晶体管的源极作为接地端(4)；

所述第一输入端用于施加逻辑操作电压；所述级联端用于外接电路；所述第二输入端用于施加逻辑输入电压信号；所述接地端用于接地。

Images