JP5688081B2 - ブロック消去および一方向書込みを行う抵抗検知素子を有する不揮発性メモリアレイ - Google Patents

Description

背景
データ記憶装置は、ユーザデータを高速かつ効率的な方法で記憶しおよび読出すために用いられ得る。いくつかのデータ記憶装置は、データを記憶するために、ソリッドステートメモリセルの半導体アレイを利用する。メモリセルは、揮発性または不揮発性であり得る。いくつかの不揮発性メモリセルには、単一のトランジスタ（Ｔ）および単一のプログラム可能な抵抗検知素子（Ｒ）を有する１Ｔ１Ｒ構成が設けられ得る。

抵抗検知素子は、メモリセルへの書込電流の印加を通して異なる抵抗状態にプログラム可能であり、これらの異なる抵抗状態は、異なる論理状態（たとえば、論理０，１，１０など）を示すために用いられ得る。抵抗検知素子のプログラムされた状態は、メモリセルを通した読出電流の通過によって生成される電圧を検出するためのセンスアンプを用いて検知することができる。多くの抵抗検知素子（resistive sense element：ＲＳＥ）構成が知られており、限定ではないが、磁気ランダムアクセスメモリ（ＭＲＡＭ）、スピントルクトランスファランダムアクセスメモリ（ＳＴＲＡＭ）、抵抗性ランダムアクセスメモリ（ＲＲＡＭ（登録商標））、相変化ランダムアクセスメモリ（ＰＣＲＡＭ）、およびプログラマブルメタライゼーションセル（ＰＭＣ）を含む。

メモリセルトランジスタは、書込動作および読出動作中のメモリセルへのアクセスを容易にするとともに、その他のときにメモリセルを隣接セルから切り離すためのスイッチングデバイスとして機能する。セルトランジスタは、ｎチャンネル金属酸化物半導体電界効果トランジスタ（ＮＭＯＳＦＥＴ）として実現されてもよい。

セルトランジスタは、ＲＳＥを異なる抵抗状態にプログラムするために用いられる相対的に大きな双方向書込電流を抵抗するような大きさにされ、セル内の関連するＲＳＥよりも実質的におおきな半導体領域を必要とし得る。セルトランジスタのサイズは、したがって、半導体アレイにおいて、より大きな空間データ記憶密度を達成することについての制限因子として作用し得る。

要約
本発明のさまざまな実施形態は、概して、不揮発メモリセルおよびそのための使用方法に向けられる。

いくつかの実施形態に従えば、メモリセルは、第１の制御ラインと第２の制御ラインとの間に直列に接続された、スイッチングデバイスおよび抵抗検知素子（ＲＳＥ）を含む。第１の制御ラインには可変電圧が供給され、第２の制御ラインは固定基準電圧に維持される。ＲＳＥの第１の抵抗状態は、第１の制御ラインの可変電圧を固定基準電圧より低くして、スイッチングデバイスを通してＲＳＥに本体−ドレイン（body-drain）電流を流すことによってプログラムされる。

本発明のさまざまな実施形態を特徴付ける、これらのおよび他の特徴および利点は、以下の詳細な説明および添付の図面に照らして理解することができる。

本発明のさまざまな実施形態に従って構築されかつ動作される例示的なデータ記憶装置の一般化された機能表現を示す図である。 いくつかの実施形態に従う、図１のメモリアレイの抵抗検知素子（ＲＳＥ）のための例示的な構造を示す図である。 さまざまな実施形態に従う、図１の装置のメモリセルの消去を示す図である。 さまざまな実施形態に従う、図１の装置のメモリセルの一方向書込みを示す図である。 図３Ａ〜図３Ｂのメモリセルの立面図である。 単一コラム消去動作が行なわれる図４からのメモリセルのアレイの概略図である。 マルチコラム消去動作が行なわれる図４からのメモリセルのアレイの概略図である。 マルチセル書込動作が行なわれる図４からのメモリセルのアレイの概略図である。 さまざまな実施形態に従うデータアクセスルーチンのためのフローチャートである。

詳細な説明
図１は、本発明のさまざまな実施形態に従って構築されかつ動作されるデータ記憶装置１００の機能ブロック図を提供する。

図１における装置１００の上位制御は、コントローラ１０２によって実行され、それはプログラム可能であってもよいしあるいはハードウェアベースのマイクロコントローラであってもよい。コントローラ１０２は、コントローラインターフェース（Ｉ／Ｆ）回路１０４を介してホスト装置と通信する。メモリ空間１０６は、多くのメモリアレイ１０８を含む。各アレイ１０８は、選択された記憶容量の半導体メモリのブロックを含む。いくつかの実施形態においては、装置はソリッドステートドライブ（ＳＳＤ）として特徴付けられる。

図２は、データを記憶するための、図１のメモリアレイ１０８のさまざまなメモリセルにおいて用いられる抵抗検知素子（ＲＳＥ）１１０を示す。図２においては、ＲＳＥ１１０は、スピントルクトランスファランダムアクセスメモリ（ＳＴＲＡＭ）として特徴付けられているが、他のＲＳＥ構造を用いることもできる。ＳＴＲＡＭ ＲＳＥは、固定基準層１１４、自由層１１６およびトンネリングバリヤ層１１８を有する磁気トンネル接合（ＭＴＪ）１１２を含む。ＭＴＪ１１２は、電極および１２０，１２２によって境界付けられる。いくつかの実施形態においては、電極は、ＲＳＥ ＭＴＪ１１２を通過する電流のスピンが一方向に向けられるスピン偏極材料を含む。

基準層１１４は、選択された方向の固定磁化配向を有する。この固定磁化配向は、個別の磁石（図示せず）へピニングするビアのような、多くの手法で確立することができる。自由層１１６は選択的にプログラム可能な磁化配向を有し、それは基準層１１４の選択された方向に平行または逆平行であり得る。図２に示される磁化配向に実質的に直交する配向のような、他の個別の磁化配向をもすることもできる。

ＭＴＪ１１２についての低抵抗状態Ｒ_Lは、自由層１１６の磁化が基準層１１４の磁化と実質的に同じ方向（平行）に向けられる場合に達成される。ＭＴＪ１１２を平行低抵抗状態に配向するために、書込電流１２４は、基準層１１４の磁化方向が自由層１１６の磁化配向を設定するように、ＭＴＪ１１２を流れる。電子は電流の方向とは逆方向に流れるので、書込電流方向は自由層１１６から基準層１１４へと流れ、電子は基準層１１４から自由層１１６へと移動する。

ＭＴＪ１１２についての高抵抗状態Ｒ_Hは、自由層１１６の磁化方向が基準層１１４の磁化方向と実質的に反対である逆平行配向において確立される。ＭＴＪ１１２を逆平行抵抗状態に配向するために、書込電流１２６は基準層１１４から自由層１１６へとＭＴＪ１１２を流れ、それによってスピン偏極電子が自由層１１６内で反対方向に流れる。

異なる論理状態は、ＭＴＪのプログラム可能な抵抗の各々に割り当てられる。いくつかの実施形態においては、低抵抗の平行状態は論理０を表わすために用いられ、高抵抗の逆平行状態は論理１を表わすために用いられる。ＭＴＪが複数ビットを記憶するように構成される場合には、追加のプログラム状態を用いることができる。たとえば、プログラム抵抗Ｒ１＜Ｒ２＜Ｒ３＜Ｒ４を、それぞれマルチビット値「００」，「０１」，「１０」，「１１」を記憶するために用いることができる。

１１０のようなＲＳＥは、一方の方向のプログラム状態に切換えるために、他方の方向への切換えと比べてより大きな書込努力を必要とすると言う点で、非対称書込特性を有し得る。たとえば、図２におけるＭＴＪ１１２に関しては、逆平行高抵抗Ｒ_H状態への書込みが、平行低抵抗Ｒ_L状態への書込みと比べて、駆動電圧および駆動電流のより高い振幅を必要とし得る。さらに、書込電流の方向がＲＳＥよりも前にトランジスタを通る場合には、効果的なゲート電圧がより低いので、メモリセル内のＲＳＥとスイッチングデバイスとの相対順序は非対称書込特性に寄与し得る。

したがって、本発明のさまざまな実施形態は、概して、スイッチングデバイス、および困難プログラミング方向と容易プログラミング方向とを有する抵抗検知素子（ＲＳＥ）を備えるメモリセルに向けられる。消去動作は、スイッチングデバイスの本体−ドレイン接合に順方向バイアスをかけることによって、ＲＳＥを固定プログラミング方向にプログラムするように実行される。書込動作は、スイッチングデバイスにゲート制御電圧を印加してデバイスのドレイン−ソース接合に書込電流を流すことによって、ＲＳＥを容易プログラミング方向にプログラムするように実行される。

以下に説明されるように、これは、低減された金属化および制御回路要件を含む多くの利点を提供する。低減された電流搬送要件を有するより小さなスイッチングデバイスを利用することができ、それによって、より高いデータ記憶密度が促進される。このメモリセル構成は、ページモード読取動作および書込動作のような、より高いスループットブロックレベル読取および書込スキームもサポートする。

図３Ａ〜図３Ｂは、さまざまな実施形態に従って構築されかつ動作される例示的なメモリセル１３０を示す。メモリセル１３０は、スイッチングデバイス１３２と直列に接続されたＲＳＥ１１０を含む。ＲＳＥ１１０は、図２においてはＭＴＪ１１２として特徴付けられるが、限定はされないが、ＲＲＡＭ（登録商標）、ＭＲＡＭ，ＰＣＲＡＭおよびＰＭＣを含む他のＲＳＥ構成を容易に用いることもできる。スイッチング素子１３２は、金属酸化物電界効果トランジスタ（ＭＯＳＦＥＴ）として特徴付けられるが、プログラマブル素子を含む他のスイッチ構成を用いることもできる。

電極層１３４およびビア１３６を含むメモリセル１１０内の補助構造は、ＲＳＥ１１０およびスイッチングデバイス（トランジスタ）１３２と相互接続する。ビットラインＢＬとして特徴付けられる第１の制御ライン１３８は、ＲＳＥ１１０の上部に接続される。基準ラインとして特徴付けられる第２の制御ライン１４０は、接地または基準源１４１を介した他の基準レベルのような固定制御（基準）電圧Ｖ_SSに設定される。制御ライン１４０は、接地面のような多くの適当な形態をとることができ、そのような場合には、基準源１４１は接地端として特徴付けられ得る。

トランジスタ１３２は、個別のドレイン端子、ソース端子およびゲート端子を含む。ドレイン端子は、図示されるように（ビア１３６および電極１３８によって）ＲＳＥ１１０に接続される。トランジスタ１３２のソース端子は、基準電圧源１４１に接続される。トランジスタ１３２のゲート端子は、ワードラインＷＬ１４２によって供給されるゲート制御電圧入力を受ける。

ＲＳＥ１１０を論理０のような第１の抵抗状態に書込むための消去動作が、図３Ａに示される。消去動作は、ＲＳＥ１１０についての困難プログラミング方向において実行され、ＢＬ１３８の電圧Ｖ_BLを固定電圧Ｖ_SSよりも小さいレベル（Ｖ_BL＜Ｖ_SS）に設定し、かつＷＬ１４２を固定基準電圧Ｖ_SSに設定することによって開始することができる。

Ｖ_BL電圧が十分に低い場合は、トランジスタ１３２の本体−ドレインダイオード接合１４４は、順方向バイアスになり、第１の書込（プログラミング）電流１４６をトランジスタの本体からドレインを通ってＲＳＥまで流すことができる。図３Ａにおいては、本体−ドレインＰＮ接合１４４は、ダイオードとして明示的に示されているが、これは単なる例示の目的に過ぎず、接合１４４はトランジスタ１４２の特性であり追加の回路素子を表わしているのではないことが理解されるであろう。

ＲＳＥ１１０を論理１のような第２の抵抗状態に書込むための書込動作が、図３Ｂに示される。書込動作は、ＲＳＥ１１０についての容易プログラミング方向で実行され、Ｖ_DD（Ｖ_DD＞Ｖ_SS）のような適当なゲート制御電圧をワードラインＷＬ１４２に印加するとともに、ＢＬ１３８の電圧Ｖ_BLを固定電圧Ｖ_SSよりも大きいレベルの設定する（Ｖ_BL＞Ｖ_SS）ことによって開始される。これによって、第２の書込電流１４８をＢＬ１３８からＲＳＥ１１０を通り、トランジスタ１３２のドレイン−ソース接合にわたって流すことができる。

第２の書込電流１４８は、第１の書込電流１４６と比較して、ＲＳＥ１１０を通って反対方向に流れ、ＲＳＥを異なった抵抗状態にプログラムする。本体−ドレインダイオード電流１４６が、トランジスタの通常のソース−ドレイン電流１４８よりも潜在的に大きくされ得ることが企図される。トランジスタ１３２は、したがって、第２の書込電流１４８のより低い電流要件に対応する大きさにすることができ、より小さな全体セルサイズおよび所与の半導体領域におけるより大きなセル密度を提供する。セル１３０がデバイスの動作中に固定基準電圧Ｖ_SSに継続的に維持されるので、ドライバ回路および第２の制御ライン１４０のための個別の導電体を形成するための金属化処理を排除することができる。

図４は、いくつかの実施形態に従う、図３Ａ〜図３Ｂのメモリセル１３０の例示的な立面半導体レイアウトを提供する。他のレイアウトも容易に用いることができる。Ｎ＋ドープ領域１５０，１５２がＰ基板１５４に設けられ、セルトランジスタ１３２の個別のソースおよびドレイン領域を形成する。制御ゲート１５６はワードラインＷＬ１４２に結合されるとともにソースおよびドレイン領域１５０，１５２に延在し、選択的にトランジスタ動作を制御する。

ソース領域１５０は、Ｖ_SS源１４１Ａを介してＶ_SS電圧に永続的に維持される。ドレイン領域１５２は、図３Ａ〜図３ＢのようにＲＳＥ１１０に接続される。Ｐ＋接触領域１５８が基板１５４に形成され、（１４１Ａと同じ源であってもよい）第２のＶ_SS源１４１Ｂへの永続的な接続を容易にする。

図３Ａの順方向バイアスにされたＰＮ接合１４４が、図４において、基板１５４のＰ材料とＮ＋ドレイン領域１５２との間の境界に沿って示される。図３Ａにおける消去電流１４６は、Ｖ_SS源１４１Ｂから、Ｐ＋接点１５８、Ｐ基板１５４およびＮ＋ドレイン領域１５２を通って、ＲＳＥ１１０へと流れる。この本体−ドレイン電流は、電圧Ｖ_BLが低いＶ_SSに維持され、かつゲート１５６がＶ_SSに維持されている間に流れる。

図３Ｂの書込電流１４８は、ビットラインＢＬ１３８から、ＲＳＥ１１０を通ってＮ＋ドレイン領域１５２へ、セルトランジスタチャネルをわたってＮ＋ソース領域１５０へ、そしてＶ_SS源１４１Ａへと流れる。この書込電流は、Ｖ_BLがＶ_SSより大きくされており、かつゲート１５６がＶ_DDに設定されていることに応答して流れる。

図５Ａ〜図５Ｃは、セルのグループについてのさまざまな消去動作および書込動作を例示するためのメモリセル１３０のアレイを示す。メモリセル１３０は、図１からの選択されたアレイ１０８に対応し、一連の行（row）および列（column）に配置される。行は１６０Ａ〜１６０Ｃで示され、列は１６２Ａ〜１６２Ｃで示される。３×３のアレイが示されるが、任意の個別の数の行および列を、（３２行×４０９６列などのような）Ｍ×Ｎのメモリブロックを形成するために用いることができる。各行１６０Ａ〜１６０Ｃに沿ったセル１３０は、共通のワードライン１４２（ＷＬ１〜ＷＬ３）に接続され、各列１６２Ａ〜１６２Ｃに沿ったメモリセル１３０は、共通のビットライン１３８（ＢＬ１〜ＢＬ３）に接続される。

図５Ａは、単一コラム消去動作を示す。図５Ａにおいては、ワードラインＷＬ１〜ＷＬ３を適当な基準電圧（たとえば、Ｖ_WL＝Ｖ_SS）に設定し、かつ選択された列の電圧をより低い電圧Ｖ_BL＜Ｖ_SSに設定することによって、列１６２Ｃが消去される。非選択列１６２Ａおよび１６２Ｂのビットライン１３８も、適当な基準（たとえば、Ｖ_BL＝Ｖ_SS）に設定される。この構成は、選択された列１６２Ｃにおけるメモリセル１３０の各々を、消去された抵抗状態、この場合にはＲ_L（論理０）に書込む。非選択列１６２Ａおよび１６２Ｂにおけるメモリセル１３０のプログラム状態は、影響されないまま残る。他の列１６２Ａ，１６２Ｂは、同様の手法で、個別に消去することができる。

図５Ｂは、マルチコラム消去動作を示す。図５Ｂにおいては、３つの列１６２Ａ〜１６２ＣのすべてのビットラインＢＬ１〜ＢＬ３が、低い電圧Ｖ_BL＜Ｖ_SSに設定されるとともに、ワードラインＷＬ１〜ＷＬ３が基準電圧Ｖ_SSに設定される。これによって、メモリセル１３０のすべてが、低抵抗状態（論理０）に設定される。

図５Ｃは、選択的書込操作を示し、それにおいては、アレイ１０８内の選択されたメモリセル１３０が高抵抗状態Ｒ_H（論理１）のような第２の抵抗状態に書込まれる。図５Ｃにおける論理１の書込みは、選択された行に沿ったさまざまなセルに対して、あるいは、選択された列に沿ったさまざまなセルに対して、個別セル基準で実行することができる。

たとえば、ビットラインＢＬ１およびＢＬ３を高く（Ｖ_BL＞Ｖ_SS）に設定し、ビットラインＢＬ２を基準電圧（Ｖ_BL＝Ｖ_SS）に設定し、ワードラインＷＬ１を高く（Ｖ_DD）設定し、そしてワードラインＷＬ２，ＷＬ３を基準レベル（Ｖ_WL＝Ｖ_SS）に設定することによって、第１の行１６０Ａにおける第１および第３のメモリセル１３０を高抵抗状態に設定することができる。これは、第１の行１６０Ａに沿ってビットシーケンス「１０１」を記憶するように動作する。関連するビットラインを高く設定し、そのセルに関するワードラインが選択された列に沿って書込まれるように個別に選択することによって、選択された列に沿ったセルを同様に書込むことができる。

選択された行または列に沿ったデータは、引き続いて、多くの手法で読出すことができる。いくつかの実施形態においては、ページモード動作が実行され、それにおいては、ビットラインの各々によって選択された行に沿ったセルに読出電流が印加される。センスアンプ回路（図示せず）は、選択された行に沿った各メモリセルの電圧降下を検知し、その行に沿って記憶されているワードデータに対応する出力状態をラッチすることができる。

図６は、上記の議論に従って実行されるステップを一般的に示す「データアクセス」ルーチン２００を提供する。ステップ２０２において、メモリセルのアレイに、１１０のような非対称ＲＳＥおよび１３２のようなスイッチングデバイスを有する各メモリセルが設けられる。いくつかの実施形態においては、メモリセルは、行および列に配列され、各メモリセルは、可変電圧を有する第１の制御ラインと固定基準電圧の第２の制御ライン（基準ライン）との間に接続される。

ステップ２０４にて、メモリセルを第１の抵抗状態に設定することによって、選択された１つの列または選択された複数の列のようなメモリセルのブロックが消去される。いくつかの実施形態においては、これは、関連する第１の制御ラインの電圧を固定基準電圧よりも低くし、かつ、スイッチングデバイスの本体−ドレイン接合電流を、関連するＲＳＥに流すことによって実行される（図３Ａ）。

ステップ２０６にて、消去されたメモリセルのうちの選択されたものが、たとえば、選択されたメモリセルの第１の制御ラインの電圧を、固定基準電圧を上回る電圧に上昇させ、かつ、ゲート制御電圧をスイッチングデバイスに印加することによって、引き続いて第２の抵抗状態に書込まれる（図３Ｂ）。その後、ルーチンはステップ２０８にて終了する。

当業者に理解され得るように、本明細書において示されたさまざまな実施形態は、先行技術の構成に対して多くの利点を提供する。セルトランジスタを流れるソース−ドレイン電流は一方向である。なぜなら、その電流は、容易プログラミング方向における図２の例示的なＭＴＪ１１２の低抵抗平行状態のような、単一の方向での書込みにのみ用いられるからである。図２におけるＭＴＪ１１２の高抵抗逆平行状態のような他方の状態の書込みは、本体−ドレインダイオード電流を使用し、それは、困難プログラミング方向に一致するより高い電流であり得る。

本明細書において具現化されたセル構成は、より高いスピントルク電流の使用および／またはより小さいデバイスの使用を容易にする。また、本明細書におけるさまざまな実施形態は、ＮＭＯＳＦＥＴのソースの接続を、基準電圧Ｖ_SSに直接接続することを可能にする。これは、より小さいビットセルの使用を可能にするとともに、２つのアクティブな信号（ＷＬおよびＢＬ）のみが各セルに接続しているので、アクティブなソースラインＳＬについての接続およびドライバの必要性を排除する。これによって、先行技術の構成よりもコンパクトなレイアウトを提供することができる。

本明細書において具現化したようなブロック消去アプローチは、非常に多くのセルを（論理０のような）選択された抵抗状態に同時に書込むことも可能にし、成熟したフラッシュメモリ技術に制御回路をより近接して適合させることが可能となる。本明細書においては、ＳＴＲＡＭが具現化されたが、さまざまな実施形態は、多くの異なるタイプのＲＳＥおよびスイッチングデバイス構成に適合することが可能であることが理解されるであろう。

本発明のさまざまな実施形態の多くの特性および利点が、本発明の詳細な構成および機能とともに上記の説明に記載されたが、この詳細な説明は例示に過ぎず、詳細において、特に、添付の特許請求の範囲が表現される語句の広範な一般的な意味によって示される最大限の本発明の原理の範囲内における部品の構成および配列の点で変更がなされてもよいことが理解されるべきである。

Claims (19)

1. 複数の行および複数の列に配列された不揮発性メモリセルのアレイを備える装置であって、
   前記アレイにおける各メモリセルは、スイッチングデバイスおよび抵抗検知素子（ＲＳＥ）を含み、
   選択された列における前記メモリセルの各々は、可変電圧が供給される第１の制御ライン、および固定基準電圧に維持される第２の制御ラインに接続され、
   前記選択された列における前記メモリセルは、前記第１の制御ラインの前記可変電圧を前記第２の制御ラインの前記固定基準電圧よりも低くし、かつ前記選択された列の関連する前記スイッチングデバイスに、前記スイッチングデバイスの本体から前記スイッチングデバイスのドレインへと流れる個別の本体−ドレイン電流を流すことによって、第１の抵抗状態に同時にプログラムされ、
   前記スイッチングデバイスを通して前記ＲＳＥへ前記本体−ドレイン電流を通過させて、前記第１の抵抗状態にプログラムし、
   前記スイッチングデバイスのゲートに電圧をアサートし、前記スイッチングデバイスのドレインから前記スイッチングデバイスのソースへと電流を流して第２の抵抗状態にプログラムする、装置。
2. 前記アレイの選択された行における前記メモリセルの各々は、個別のビットラインと前記第２の制御ラインとの間に接続され、
   前記選択された行に沿った全てよりも少ない前記メモリセルは、関連する前記ビットラインへの、前記固定基準電圧よりも大きい電圧の選択的な印加によって、第２の抵抗状態に同時にプログラムされる、請求項１に記載の装置。
3. 方法であって、
   第１の制御ラインと第２の制御ラインとの間に不揮発性メモリセルを接続するステップを備え、
   前記メモリセルは、抵抗検知素子（ＲＳＥ）に直列のスイッチングデバイスを含み、
   固定基準電圧は、前記第２の制御ラインに同時に印加され、
   前記方法は、
   前記固定基準電圧よりも低い第１の電圧を前記第１の制御ラインに印加することによって、前記ＲＳＥを第１の抵抗状態にプログラムするステップと、
   前記固定基準電圧よりも高い第２の電圧を前記第１の制御ラインに印加することによって、前記ＲＳＥを異なる第２の抵抗状態にプログラムするステップとを備え、
   第１のプログラミングステップは、前記スイッチングデバイスの本体から前記スイッチングデバイスのドレインへと流れる本体−ドレイン電流を、前記ＲＳＥを通過させて、前記第１の抵抗状態にプログラムするステップを含み、
   第２のプログラミングステップは、前記スイッチングデバイスのゲートに電圧をアサートし、前記スイッチングデバイスのドレインから前記スイッチングデバイスのソースへと電流を流して前記第２の抵抗状態にプログラムするステップを含む、方法。
4. 前記第１の制御ラインは前記ＲＳＥに接続されるビットラインとして特徴付けられ、
   前記接続するステップは、前記スイッチングデバイスのソース端子と、前記メモリセルについての読出動作および書込動作の間、前記メモリセルの前記固定基準電圧を継続的に維持する基準電圧源との間に前記第２の制御ラインを接続するステップをさらに含む、請求項３に記載の方法。
5. 前記ＲＳＥは、前記ＲＳＥを前記第１の抵抗状態に書込むように電流が流れる困難プログラミング方向と、前記ＲＳＥを前記第２の抵抗状態に書込むように電流が流れる容易プログラミング方向とを有し、
   前記困難プログラミング方向は、前記容易プログラミング方向とは反対である、請求項３に記載の方法。
6. 前記ＲＳＥは、固定方向の磁化配向を有する固定基準層および選択的可変方向の磁化配向を有する自由層を含む磁気トンネル接合（ＭＴＪ）として特徴付けられ、
   前記第１の抵抗状態は、前記自由層の磁化配向が前記固定基準層の磁化配向と平行になるように向ける、請求項３に記載の方法。
7. 前記接続するステップは、行および列のアレイに複数のメモリセルを提供するステップを含み、
   選択された列に沿った前記メモリセルの各々は、前記第１の制御ラインに接続され、前記第１のプログラミングステップの間、前記第１の抵抗状態に同時に書き込まれる、請求項３に記載の方法。
8. 前記第２のプログラミングステップは、選択された列に沿った全ての前記メモリセルよりは少ない、前記選択された列に沿った複数の前記メモリセルを、前記第２の抵抗状態に同時にプログラムし、それによって、前記第１および第２のプログラミングステップの結果において、前記選択された列に沿った前記メモリセルの第１の部分が第１の抵抗状態にプログラミングされるとともに、前記選択された列に沿った前記メモリセルの残余の部分が前記第２の抵抗状態にプログラムされる、請求項３に記載の方法。
9. 前記接続するステップの前記スイッチングデバイスは、個別のドレイン端子、ソース端子およびゲート端子を有する金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）として特徴付けられ、
   前記ドレイン端子は、前記ＲＳＥと直列に接続され、
   前記ソース端子は、前記第２の制御ラインを介して固定基準電圧源に接続され、
   前記ゲート端子は、ワードラインに接続され、
   前記第１の抵抗状態は、前記ワードラインの電圧が前記固定基準電圧に設定されている間に書込まれ、
   前記第２の抵抗状態は、前記ワードラインの電圧が前記固定基準電圧よりも高いレベル
   に設定されている間に書込まれる、請求項３に記載の方法。
10. 不揮発性メモリセルであって、
    第１の制御ラインと第２の制御ラインとの間に直列に接続された、スイッチングデバイスおよび抵抗検知素子（ＲＳＥ）を備え、
    前記第１の制御ラインには可変電圧が供給され、前記第２の制御ラインは固定基準電圧に維持され、
    前記ＲＳＥの第１の抵抗状態は、前記第１の制御ラインの前記可変電圧を前記第２の制御ラインの前記固定基準電圧よりも低くして、前記スイッチングデバイスの本体から前記スイッチングデバイスのドレインへと流れる本体−ドレイン電流を前記ＲＳＥに流すことによってプログラムされ、
    前記スイッチングデバイスを通して前記ＲＳＥへ前記本体−ドレイン電流を通過させて、前記第１の抵抗状態にプログラムし、
    前記スイッチングデバイスのゲートに電圧をアサートし、前記スイッチングデバイスのドレインから前記スイッチングデバイスのソースへと電流を流して第２の抵抗状態にプログラムする、メモリセル。
11. 前記第１の制御ラインは、前記ＲＳＥに接続されるビットラインとして特徴付けられ、
    前記第２の制御ラインは、前記スイッチングデバイスのソース端子を、前記メモリセルについての読出動作および書込動作の間、前記メモリセルの前記固定基準電圧を継続的に維持する基準電圧源に接続する、請求項１０に記載のメモリセル。
12. 前記スイッチングデバイスは、ゲート端子をさらに含み、
    前記ＲＳＥは、前記第１の制御ラインの前記可変電圧を前記固定基準電圧よりも高くするとともに前記ゲート端子にゲート制御電圧を印加して、前記スイッチングデバイスを通るドレイン−ソース導通経路を与えることによって、第２の抵抗状態にプログラムされる、請求項１０に記載のメモリセル。
13. 前記ＲＳＥは、前記ＲＳＥを前記第１の抵抗状態に書込むように電流が流れる困難プログラミング方向と、前記ＲＳＥを前記第２の抵抗状態に書込むように電流が流れる容易プログラミング方向とを有し、
    前記困難プログラミング方向は、前記容易プログラミング方向とは反対である、請求項１２に記載のメモリセル。
14. 前記ＲＳＥは、固定方向の磁化配向を有する固定基準層および選択的可変方向の磁化配向を有する自由層を含む磁気トンネル接合（ＭＴＪ）として特徴付けられ、
    前記第１の抵抗状態は、前記自由層の磁化配向が前記固定基準層の磁化配向と平行になるように向ける、請求項１０に記載のメモリセル。
15. 前記メモリセルのアレイ内に配列された請求項１０に記載のメモリセルであって、
    前記メモリセルのアレイは、複数の行および複数の列に配列され、
    選択された列に沿った前記メモリセルの各々は、前記第１の制御ラインに接続され、前記第１の制御ラインの前記可変電圧が前記低い電圧に設定された場合に、前記第１の抵抗状態に同時に書込まれる、請求項１０に記載のメモリセル。
16. 前記選択された列に沿った全てより少ない前記メモリセルは、引き続いて第２の抵抗状態に書込まれる、請求項１５に記載のメモリセル。
17. 前記スイッチングデバイスは、個別のドレイン端子、ソース端子およびゲート端子を有する金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）として特徴付けられ、
    前記ドレイン端子は、前記ＲＳＥと直列に接続され、
    前記ソース端子は、前記第２の制御ラインを介して固定基準電圧源に接続され、
    前記ゲート端子は、ワードラインに接続され、
    前記第１の抵抗状態は、前記ワードラインの電圧が前記固定基準電圧に設定されている間に書込まれる、請求項１０に記載のメモリセル。
18. 前記固定基準電圧は電気的接地である、請求項１０に記載のメモリセル。
19. 前記ＲＳＥは、前記ＲＳＥを前記第１の抵抗状態に書込むように第１の方向に電流が流れる困難プログラミング方向と、前記ＲＳＥを第２の抵抗状態に書込むように前記第１の方向とは反対の第２の方向に電流が流れる容易プログラミング方向とを有し、
    前記ＲＳＥを前記困難プログラミング方向にプログラムするために必要とされる電流の大きさは、前記ＲＳＥを前記容易プログラミング方向にプログラムするために必要とされる電流よりも大きい、請求項１０に記載のメモリセル。

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