JP2004145952A - Mram及びその書込方法 - Google Patents
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Abstract
【課題】磁気トンネル抵抗素子を用いてメモリセルを形成した磁気メモリにおいて、より小型の平面レイアウトを提供する。
【解決手段】主副構造をなすMRAMは、一方向に書込電流が流れる配線と、配線のうち書込電流の下流側に設けられた選択トランジスタBT1〜BTnと、配線のうち選択トランジスタが設けられた位置より上流側に設けられた複数のMRAMセルC11〜Cmmとを有することを特徴とする。本主副構造をなすMRAMにおいて、主ワード線W1〜Wm、副ワード線SB1〜SBn、選択トランジスタの順で選択トランジスタを設ける。選択トランジスタはスナックバック現象を起こすように駆動される。これにより、チャネル電流でなく基板電流を用いてメモリセルに書込みが可能となる。
【選択図】 図1
【解決手段】主副構造をなすMRAMは、一方向に書込電流が流れる配線と、配線のうち書込電流の下流側に設けられた選択トランジスタBT1〜BTnと、配線のうち選択トランジスタが設けられた位置より上流側に設けられた複数のMRAMセルC11〜Cmmとを有することを特徴とする。本主副構造をなすMRAMにおいて、主ワード線W1〜Wm、副ワード線SB1〜SBn、選択トランジスタの順で選択トランジスタを設ける。選択トランジスタはスナックバック現象を起こすように駆動される。これにより、チャネル電流でなく基板電流を用いてメモリセルに書込みが可能となる。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、MRAM(Magnetic Random Access Memory)及びその書込方法に関する。
【0002】
【従来の技術】
近年、基板上に高密度集積した磁性体を記憶セルとし、磁気記録の不揮発性及び高速性、繰り返し耐性を備えたMRAMが、次世代メモリとして期待されている。
【0003】
図7は、MRAMのメモリセルの基本構造及び動作を説明する図面である。
図7(a)に示す様に、MRAMセルは、強磁性膜よりなり磁化方向が固定された固定層12、絶縁膜13、強磁性膜よりなるデータ記憶層14からなり、下層配線11及び上部配線15の間に設けられる。
【0004】
図7(b)は、図7(a)に示したメモリセルのデータ記憶及び読出動作を示す図面である。
情報の記憶は、固定層12とデータ記憶層14の磁化の方向が、互いに“平行(データ 0 に相当)”と“反平行(データ 1 に相当)”では、絶縁膜の抵抗値が30%〜40%変化するという“磁気抵抗効果”を利用して行われる。この記憶は、上層配線15、下層配線11に所定の電流を流すことで生じる外部磁場によって、データ記憶層14の磁化の方向を変化させることで例えば2値の記憶を行う。
【0005】
情報の読出は、上層配線15と下層配線11間に所定の電位差を与えることにより、下層配線11から上層配線15へ、固定層12、絶縁層13、データ記憶層14を貫通して、トンネル電流16を流すことにより実施される。 すなわち、トンネル磁気抵抗効果により絶縁層13を挟んだ二つの強磁性層12、14の磁化の方向が前述した、平行かあるいは反平行によって抵抗値が変化し、その電流変化を検出することでセルに記憶された情報が外部へ読出される。
【0006】
図8は、図7に示したメモリセルがアレイ状に配置されたMRAMの書込動作を示す図面である。
ここでは、メモリセルMCに情報を書込むものとして説明する。データの書込時に選択的にワード線W112及びビット線B152に所定の電流(それぞれ、書込電流C1、C2)を流すことにより、配線の周囲に誘起された磁場(それぞれ、磁場M1、M2)に基づく合成磁場M12を利用して、メモリセルMCのデータ記憶層の磁区(ドメイン)を一方向に揃えることにより書込みが実現する。
一方、反対の情報をメモリセルMCに記憶させるには、選択的にワード線W112及びビット線B152のうちの一方、例えばビット線B152の電流方向を前述された情報の書込時と反転させる。これにより、磁場M2の方向を180度変え、合成磁場M12を90度変化させて、メモリセルMC中のデータ記憶層の磁区を強制的に反転させる。これにより、外部磁場によって固定層及びデータ記憶層の磁区の方向の“平行”“反平行”が実現できる。
【0007】
このように、MRAMメモリセルアレイでは、選択されたワード線及びビット線の交点にあるメモリセルに流れる電流を検出することにより、記憶状態を判別するが、メモリセルアレイ自体の規模が大きくなるとワード線、ビット線の配線抵抗や配線容量が大きくなり、検出する読出時のメモリセルの電流値が小さくなったり、読出し時の応答遅延が大きくなる。
特に配線容量は、メモリセルが2層の強磁性膜に挟まれた約2nmの絶縁膜により構成されるために、主成分は配線自体の容量よりも配線に接続されたメモリセルに起因する成分が大きい。それ故、接続されたメモリセルの数が多くなるとそれに比例して配線容量が増大する。
そのような問題を避けるため、従来は読出し時の電流レベルが所定の値を下回ることの無いように例えば配線抵抗に上限を設けたり、配線容量の増大を避けるために配線長を制限し、その結果メモリセルアレイの規模を制限するなどの対策を採っていた。
しかしながら、MRAM容量が大きくなるにつれて、メモリセルアレイの規模も大きくならざるを得ず、この問題は次第に重要になってきた。
【0008】
このような問題に対して、メモリセルアレイを分割する提案がされている。
【0009】
図9は、そのような構成を模式的に表したもので、副ワード線SW1〜SWm、副ビット線SB1〜SBnから構成される副メモリセルアレイを示す図面である。
【0010】
副メモリセルアレイを構成する副ワード線SW1〜SWmは、副ワード線選択トランジスタWT1〜WTmを介して主ワード線W1〜Wmに夫々接続される。副ビット線SB1〜SBnは、副ビット線選択トランジスタBT1〜BTnを介して、主ビット線B1〜Bnに夫々接続される。このように、メモリセルアレイをビット線及びワード線を主、副の階層構造で構成する。(例えば特許文献1参照)
【特許文献1】
特開2002−170379号公報(図1)
【特許文献2】
特開平10−290004号公報(図7)
【0011】
【発明が解決しようとする課題】
しかしながら、MRAMは、高速の書き換え、読出しという高性能の反面、書込時に配線に電流を流して誘起磁界を発生させるため、比較的大きな書込電流、すなわち1メモリセル当たり数ミリアンペアが必要になるが、そこに上述した問題を避けようとして従来のメモリセルアレイをブロックに分割する方法を導入すると、以下のような問題が生じることがある。セルアレイの分割は、上で述べたようにセルアレイ全体を貫通する主ビット線と主ワード腺および各ブロック(副セルアレイ)内のみを走る副ビット線、副ワード腺からなる階層構造を採ることになる。そのような主ビット線、主ワード腺を副ビット線、副ワード腺と切り替えるためのスイッチング素子として、通常のMOS型トランジスタが必要になる。そのようなスイッチング素子を、分割された各ブロック内に形成し、主ビット線と副ビット線、主ワード腺と副ワード腺の切り替えを行うが、MRAMでは書込時の電流に対応してスイッチング素子としてのMOS型トランジスタは、ミリアンペアレベルの電流を流す能力が要求される。良く知られているように、MOS型トランジスタは、ゲート電極の幅(W)に比例し、長さ(L)に反比例した電流を流すことが出来るため、スイッチング素子としてのMOS型トランジスタは、ゲート電極の長さ対幅の寸法比率が決まり、さらにある設計条件が決まればそこから必然的に必要とされるゲート電極の長さおよび幅の絶対値が決定されることになる。通常、数ミリアンペアの電流を流すにはWとLの比率を10〜50程度にしなくてはならず、例えばLとして0.2μのMOS型トランジスタ素子を形成しようとするとWとしては必然的に2〜10μの寸法が必要になる。
【0012】
【課題を解決するための手段】
本発明は、磁気トンネル抵抗素子(TMR素子)を用いてメモリセルを形成した磁気メモリ(MRAM)において、新規なアレイ構成とその動作、更により小型の平面レイアウトを提供する。
【0013】
本発明のMRAMは、一方向に書込電流が流れる配線と、配線のうち書込み電流の下流側に設けられた選択トランジスタと、配線のうち選択トランジスタが設けられた位置より上流側に設けられた複数のMRAMセルとを有することを特徴とする。MRAMセルの他端は両方向に電流が流れる第2の配線に接続されたことを特徴とする。第1の配線は第1の副配線であり、第1の副配線は第1の主配線とトランジスタを介すること無しに接続され、第2の配線は第2の副配線であり、第2の副配線は第2の主配線とトランジスタを介して接続されていることを特徴とする。第1及び第2の主配線は、主ビット線や主ワード線であり、第1及び第2の副配線は副ビット線や副ワード線である。
【0014】
より詳細には、本発明は、メモリセルアレイのスイッチング素子としてのMOS型トランジスタスイッチトランジスタを従来(図9参照)とは逆にサブメモリセルアレイの末端部にのみ配置し、主ビット線と副ビット線、又は主ワード腺と副ワード腺を直接接続する。スイッチトランジスタは、主ビット線−副ビット線−スイッチトランジスタの順で直列に接続するが、上記接続に流れる電流をスイッチトランジスタの電流導通状態を制御することが出来るのでサブメモリセルアレイの選択が可能になる。また本発明は、スイッチトランジスタの動作において、上述したようにゲート電極幅と長さに依存したチャネル電流を利用するのではなく、ドレイン拡散層から半導体基板に流れる電流(基板電流)を利用する。基板電流は、ドレインにブレークダウン近くの電圧を印加した、所謂スナップバック電流を利用してもよい。換言すれば、スイッチトランジスタをオンさせる際の動作原理は、通常のMOSトランジスタのゲート電極によるチャネル形成の有無によるのではなく、ドレイン電極の接合ブレークダウン、若しくはドレイン電極からの基板方向へ流れる電流を利用する。
【0015】
以上のように、本発明は、選択トランジスタを、配線の下流に設けたので、書込み電流が選択トランジスタのチャネル電流に律速されることがなくなる。更に詳細には、本発明は、スイッチトランジスタのチャネル電流を用いるのではなく、基板電流を利用するので、チャネルのW/Lに依存することなく、小さなトランジスタ面積で大きな電流を流すことが出来る。その結果、本発明は、メモリセルアレイの面積を縮小することが出来る。
【0016】
本発明は、更に通常の直流電流を定常的に流すのではなく、主ビット線の静電容量を利用して電荷を蓄積し、その電荷をスイッチトランジスタをオンさせることで一時に放電し、その放電時に流れる電流を活用してメモリセルの書込を行っても良い。
【0017】
本発明は、ワード線とビット線に所定の書込電流を流すことによりワード線とビット線の周囲に磁界を誘起し、ワード線とビット線の交点にあるメモリセルに前記誘起された磁界により0或いは1の2値の記憶を行うものである。
【0018】
本発明のメモリセルは、第1および第2の磁性薄膜と、第1および第2の磁性薄膜によって挟まれた絶縁膜よりなる少なくても3層膜の磁気抵抗素子により構成され、外部磁場の大きさの変化により第1、第2の強磁性薄膜の磁化の方向が平行、反平行に変化しそれによって絶縁膜中のトンネル電気抵抗の違いで、0或いは1の2値の記憶を行う記憶素子である。
【0019】
本発明のワード選択トランジスタ及びビット選択トランジスタはMOS型トランジスタ(例えばn型)で、夫々ゲート電極はワード選択信号線並びにビット選択信号線に接続され、夫々ワード選択信号並びに列選択信号よって制御される。本発明のMRAMは、複数の副メモリセルアレイに対し共通の書込回路、及び読出回路を有しても良い。ワード腺およびビット線には書込電流が同時に流れるように、スイッチトランジスタがオンするタイミングを同期させる手段を有するのがより望ましい。スイッチトランジスタのドレイン拡散層は、比較的低いブレークダウン電圧を有する構造がより望ましい。
【0020】
本発明のTMRセルを備えるMRAMの書込方法は、TMRセルにスナップバック電流を用いて書込みを行うことを特徴とする。
【0021】
本発明のTMRセルを備えるMRAMの書込方法は、ワード線及びビット線のどちらか一方の静電容量に電荷を蓄積する工程と、蓄積した電荷を放電させ、その放電電流を利用してTMRセルに書込を行う工程とを有することを特徴とする。
【0022】
【発明の実施の形態】
本発明の前記ならびにその他の目的、特徴、及び効果をより明確にすべく、以下図面を用いて本発明の実施の形態につき詳述する。
【0023】
図1は、本発明のMRAMの第1の実施の形態を示す図面であって、本発明のMRAMの副メモリセルアレイSMA1を示す図面である。
副メモリセルアレイSMA1は、複数の主ワード線W1〜Wm(m:2以上の自然数)及び複数の主ビット線B1〜Bn(n:2以上の自然数)を備える。主ワード線W1〜Wmは主ビット線B1〜Bnと交差するように配置される。
【0024】
副ワード線SW1〜SWmは、夫々主ワード線W1〜Wmと平行に配置される。副ワード線SW1〜SWmの一端は、対応する主ワード線W1〜Wmに接続され、他端は、副メモリセルアレイ単位でワード線を選択するワード線選択トランジスタWT1〜WTmの一端(ドレイン端子)に接続される。ワード線選択トランジスタWT1〜WTmのゲートは、第1のワード線選択線WSL1に接続される。ワード線選択線WSL1には書込時に活性化するワード線選択信号が供給される。ワード線選択トランジスタWT1〜WTmの他端は接地線に接続される。また、副ワード線SW1〜SWmの他端は、読出トランジスタRT1〜RTmの一端に接続される。読出トランジスタRT1〜RTmの他端はセンスアンプSA1に接続される。読出トランジスタRT1〜RTmのゲートには、読出信号が供給される読出信号線RSL1が接続される。
【0025】
副ビット線SB1〜SBnは、夫々主ビット線B1〜Bnと平行に配置される。副ビット線SB1〜SBnの一端は、夫々副メモリセルアレイ単位でビット線を選択するビット線選択トランジスタBT1〜BTnを介して対応する主ビット線B1〜Bnに接続される。ビット線選択トランジスタBT1〜BTnのゲートには、第1のビット線選択線BSL1に接続される。ビット線選択線BSL1には書込時及び読出時に活性化するビット線選択信号が供給される。副ビット線SB1〜SBnの他端は書込回路K1に接続される。書込回路K1は、第1のトランジスタ群KD1〜KDn及び第2のトランジスタ群KE1〜KEnを備える。第1のトランジスタ群KD1〜KDnは、例えば書込データ“1”の時活性化される第1の書込データ制御信号が供給される第1の書込制御線D0により制御される。第2のトランジスタ群KE1〜KEnは、例えば書込データ“0”の時活性化される第2の書込データ制御信号が供給される第2の書込制御線E0により制御される。
ワード選択トランジスタWT1〜WTm、ビット選択トランジスタBT1〜BTnは、それぞれMOS型トランジスタで形成される。
【0026】
次に、図1を用いて本発明のセルアレイの動作を説明する。ここでは、第1の副メモリセルアレイSMA1のメモリセルC11に書込を行うこととして説明する。
【0027】
まず主ワード線W1を選択し、第1のワード選択線WSL1に選択信号を入力してワード選択トランジスタWT1を導通状態にする。それ以外の主ワード線W2〜Wmは非選択とする。その結果、主ワード線W1に接続した副ワード線SW1が選択される。次に、主ワード線W1に、例えば定電流源(図示せず)を用いて書込電流を流し、書込電流を主ワード線W1から副ワード線SW1を経由してワード選択トランジスタWT1に流す。一方それと同時に、主ビット線B1を選択し、第1のビット選択線BSL1に選択信号を入力し、ビット選択トランジスタBT1を導通状態にする。それ以外の主ビット線は非選択とする。その結果、主ビット線B1に接続した副ビット線SB1が選択される。一方、書込み回路K1は、適宜導入する信号によりトランジスタKE1を導通させトランジスタKD1を非導通にする。この状態で、主ビット線B1に定電流源(図示せず)から供給された書込電流を流すと、書込電流は主ビット線W1からビット選択トランジスタBT1を経由して副ビット線SB1に流れる。上述と別のデータがメモリセルC11に書込まれる場合には、トランジスタKE1を非導通させトランジスタKD1を導通にする。これにより、書込電流が副ビット線SB1からビット選択トランジスタBT1を経由して主ビット線W1へと流れる。
【0028】
ワード選択トランジスタWT1〜WTmは、書込時に数ミリアンペアの電流を流すが、その電流は通常のMOS型トランジスタのチャネル電流aではなく、ドレイン、すなわち副ワード線SW1〜SWmに接続された端子から基板に流れる電流bを利用する。(図2参照)
このような基板電流の特性を図3に示す。
【0029】
図3において、横軸はMOS型トランジスタのドレイン電圧(V)、縦軸はドレイン電流(A)を表し、各曲線はゲート電圧の違いを表す。ドレイン電圧が低い間はMOS型トランジスタのチャネル電流が流れるが、ドレイン電圧が大きくなると基板電流が流れる。この傾向はゲート電圧が高くなると比較的低いドレイン電圧でも起こりやすい事が解っており、所謂スナップバック現象と言われる。スナップバック現象は、ドレインに高電圧を印加することにより、
1.ドレイン近傍でインパクトイオン化が起こり、
2.基板に正孔が流入し、
3.ソース−基板間が順方向にバイアスされ、
4.ソースから多量の電子が基板に流入し、
5.さらにドレイン近傍でインパクトイオン化が起こって基板に正孔が流入し、正帰還状態となる。
【0030】
ということで発生する。要するに、スナップバック現象は、ソース(エミッタ)−基板(ベース)−ドレイン(コレクタ)の寄生バイポーラトランジスタの導通によりソース−ドレイン間が降伏し、ドレイン電圧が低下して負性抵抗を示す現象である。この現象はゲート長が短かくなるほど発生電圧が低下する。さらにこの現象が生じると、基板方向に電流が流れるが、それは通常のMOS型トランジスタのチャネルを流れる電流ではないので、チャネル幅/チャネル長の比に比例することなく、小さなトランジスタでも大きな電流を流すことが出来る。そのため、本発明をワード選択やビット線の選択トランジスタに用いた場合、比較的小面積のレイアウトのMOS型トランジスタでも、大きな電流を流すことが出来る。
【0031】
例えばセルC11に書き込む場合、選択トランジスタWT1にスナップバックを起こさせるために、主ワード線W1に、図3の特性に従って4.2〜7V、例えば4.2Vの電位をかけて書き込み電流を流す。主ビット線B1にも所定の電圧、例えば4.2Vを印加する。ワード選択線WSL1とビット選択線BSL2にパルス状に上記電位を印加して電流を流す。
【0032】
その他の非選択のワード線、ビット線には書込み電流が流れないようにGND若しくはスナップバックを起こさせない電圧を印加する。スナップバックを起こさせない電圧として、例えば図3から0Vより大きく4.2V未満が該当する。一般的に、TMRの耐圧は1.5V程度である為、選択された主ワード線及び主ビット線に供給される電圧が4.2Vの場合、非選択のワード線、ビット線に2.7V〜3.7Vの電圧を供給するのがより好ましい。この電圧が”スナップバックを起こさせない電圧”である。TMRは磁気反転に必要なレベルの電流に達しなければディスターブは起きないのでそのような電圧を設定する事が可能である。
【0033】
以上が、副ワード線SW1と副ビット線SB1の交点のメモリセルC11にデータ書込を行う方法である。
【0034】
メモリセル、例えば第1の副メモリセルアレイSMA1のメモリセルC11に書込まれたデータを読出す場合、主ビット線B1のみを選択して読出電圧を印加する。それ以外の主ビット線は非選択とする。
【0035】
選択された主ビット線B1から副ビット線SB1、メモリセルC11、副ワード線SW1、読出しトランジスタRT1を経由して読出し電流が流れる。読出し電流はセンスアンプSA1に供給され読出し電流が検出される。
【0036】
図4は、本発明の第2の実施の形態のMRAMを示す図面である。
【0037】
図4は、図1の副メモリセルアレイを複数個配列した、本発明のMRAMのメモリセルアレイを示す図面である。副メモリセルアレイはマトリックス状に配置されるが、ここでは副メモリセルアレイSMA1〜SMA3を示す。図1に示した副メモリセルアレイSMA1にて詳述した点については説明を省略する。
【0038】
副メモリセルアレイSMA2は、副メモリセルアレイSMA1と主ワード線W1〜Wmを共有する。副メモリセルアレイSMA2は、主ビット線Bh〜Bj(h,j:2以上の自然数、n<h、h<j)を有し、その主ビット線Bh〜Bjに対応して設けられた副ビット線SB21〜SB2nと、主ビット線Bh〜Bjに対応して設けられた副ワード線SW21〜SW2mと、上記副ワード線と副ビット線の交点に設けられたメモリセルと、を備える。すなわち、副ワード線SW11及びSW21は、主ワード線W1を共有する。したがって、副メモリセルアレイSMA1のメモリセルC11〜C1n及び副メモリセルアレイSMA2のメモリセルC1h〜C1jは主ワード線W1を共有する。更に、副メモリセルアレイSMA2は、ビット選択線BSL1によりその導通が制御される選択トランジスタBT2h〜BT2jと、データ書込時に活性化されるワード線選択線WSL2によりその導通が制御される選択トランジスタWT21〜WT2mと、データ読出時に活性化される読出選択線RSL2を有する。更に、副メモリセルアレイSMA2は、副メモリセルアレイSMA1と同様に書込回路K2を有する。
【0039】
副メモリセルアレイSMA3は、副メモリセルアレイSMA1と主ビット線B1〜Bnを共有する。副メモリセルアレイSMA3は、主ワード線Wg〜Wk(g,k:2以上の自然数,m<g,g<k)を有し、その主ワード線Wg〜Wk に対応して設けられた副ワード線SW3g〜SW3kと、主ビット線B1〜Bnに対応して設けられた副ビット線SB31〜SB3nと、上記副ワード線と副ビット線の交点に設けられたメモリセルで構成される。更に、副メモリセルアレイSMA3は、ビット選択線BSL2によりその導通が制御される選択トランジスタBT31〜BT3nと、データ書込時に活性化されるワード線選択線WSL1によりその導通が制御される選択トランジスタWT3g〜WT3kと、データ読出時に活性化される読出選択線RSL1を有する。
【0040】
以下、副メモリセルアレイSMA1のメモリセルC11にデータを書込む動作について説明する。
【0041】
主ワード線W1を選択し、第1のワード選択線WSL1に選択信号を入力し、ワード選択トランジスタWT11を導通状態にする。それ以外の主ワード線W2〜Wmは非選択とする。第1のワード選択線WSL1以外のワード選択線には非選択信号を入力し、それに接続するワード選択トランジスタは非導通状態とする。その結果、主ワード線W1に接続した副ワード線のうち、副ワード線SW11のみが選択される。そこで主ワード線W1に書込電流を流すと、書込電流は選択された主ワード線W1から選択された副ワード線SW11、選択されたワード選択トランジスタWT11を流れる。一方それと同時に、主ビット線B1を選択し、第1のビット選択線BSL1に選択信号を入力し、ビット選択トランジスタBT11を導通状態にする。それ以外の主ビット線は非選択とする。さらに第1のビット選択線BSL1以外のビット選択線には非選択信号を入力し、それに接続するビット選択トランジスタは非導通状態とする。その結果、主ビット線B1に接続した副ビット線のうち、副ビット線SB11のみが選択される。そこで主ビット線B1に書込電流を流すと、書込電流は選択された主ビット線W1から選択された副ビット線SB11、選択されたビット選択トランジスタBT11を流れる。
【0042】
その結果、副ワード線SW11と副ビット線SB11の交点のメモリセルC11が選択されて書込が行われる。
【0043】
メモリセルのデータ読出しは、例えば第1の副メモリセルアレイSMA1のメモリセルC11に格納されたデータを読出す場合、例えば主ビット線B1のみを選択して読出し電圧を印加する。それ以外の主ビット線は非選択とする。第1のワード選択線WSL1を選択し、それ以外のワード選択線は非選択とする。
【0044】
選択された主ビット線B1から副ビット線SB11を介してメモリセルC11、副ワード線SW11、を読出し電流が流れる。その読出し電流は読出しトランジスタRT11、センス線SL1を経由してセンスアンプSA1に供給される。
【0045】
ワード選択トランジスタWT11〜WT1m、WT21〜WT2m、WT3g〜WT3kは、書込時に数ミリアンペアの電流を流すが、その電流は通常のMOS型トランジスタのチャネル電流ではなく、ドレイン、すなわち副ワード線SW11〜SW1m、SW21〜SW2m、SW3g〜SW3kに接続された端子から基板に流れる電流を利用する。
【0046】
図5は、図4の副メモリセルアレイを複数個配置した本発明のMRAM概略図である。
【0047】
副メモリセルアレイSMA1〜SMA4がマトリックス状に配置されている。
副メモリセルアレイSMA1の左端にXデコーダ/書込回路X1が配置されている。このXデコーダ/書込回路X1は、副メモリセルアレイSMA1及びSMA2に共通に接続されている主ワード線W1〜WmをXアドレスXADDに基づいて駆動する。副メモリセルアレイSMA3の左端にXデコーダ/書込回路X2が配置されている。このXデコーダ/書込回路X2は、副メモリセルアレイSMA3及びSMA4に共通に接続されている主ワード線W1〜WmをXアドレスXADDに基づいて駆動する。
【0048】
副メモリセルアレイSMA1の上端には、Yデコーダ/書込回路Y1が配置されている。このYデコーダ/書込回路Y1は、副メモリセルアレイSMA1及びSMA3に共通に接続されている主ビット線WB1〜BnをYアドレスYADDに基づいて駆動する。副メモリセルアレイSMA2の上端にYデコーダ/書込回路Y2が配置されている。このYデコーダ/書込回路Y2は、副メモリセルアレイSMA2及びSMA4に共通に接続されている主ビット線B1〜BmをYアドレスXADDに基づいて駆動する。
【0049】
副メモリセルアレイSMA2の右端には、センスアンプSMA1が配置されている。副メモリセルアレイSMA1及びSMA2から読み出された信号はこのセンスアンプSMA1に転送され、センスアンプSMA1はその信号を増幅する。
【0050】
副メモリセルアレイSMA4の右端には、センスアンプSMA2が配置されている。副メモリセルアレイSMA3及びSMA4から読み出された信号はこのセンスアンプSMA2に転送され、センスアンプSMA2はその信号を増幅する。
【0051】
副メモリセルアレイSMA1及びSMA2の間に副メモリセルアレイSMA1用の書込回路K1が配置される。書込回路K1の出力は夫々副ビット線SB1〜SBnに接続される。書込回路K1は、書込データ情報を受ける書込制御回路3,4の出力D0、E0に基づいて副ビット線を電源線及び接地線の一方に接続する。
【0052】
副メモリセルアレイSMA2の下端、副メモリセルアレイSMA3の下端、副メモリセルアレイSMA4の下端に、対応する書込回路K2〜4が配置される。これらの書込回路K2〜4も書込回路K1と同様に対応する副メモリセル内の副ビット線を書込データ情報に基づいて夫々電源線又は接地線に接続する。
【0053】
副メモリセルアレイSMA1の左端及びXデコーダ/書込回路X1の上端の位置に、第1のBSLドライバ1が配置される。この第1のBSLドライバは副メモリセルアレイSMA1及びSMA2用のビット選択線BSL1を導出し、Yアドレス情報に応答してその選択線が活性化するとき主ビット線及びそれと対応する副メモリセルアレイSMA1及びSMA2の副ビット線を電気的に接続させる。
【0054】
副メモリセルアレイSMA3の左端及びXデコーダ/書込回路X2の上端の位置に、第2のBSLドライバ2が配置される。この第2のBSLドライバは副メモリセルアレイSMA3及びSMA4用のビット選択線BSL2を導出し、Yアドレス情報に応答してその選択線が活性化するとき主ビット線及びそれと対応する副メモリセルアレイSMA3及びSMA4の副ビット線を電気的に接続させる。
【0055】
第1のWSL/RSLドライバ5は、副メモリセルアレイSMA1及びSMA3の副ワード線を書込み時選択する信号WSL1を出力し、副メモリセルアレイSMA1及びSMA3の副ワード線を読出し時時選択する信号RSL1を出力する回路である。第2のWSL/RSLドライバ6は、副メモリセルアレイSMA2及び4の副ワード線を選択する信号WSL2を出力し、副メモリセルアレイSMA2及びSMA4の副ワード線を読出し時時選択する信号RSL2を出力する回路である。それらのWSL及びRSLドライバは、XADD及び書込み読出し情報に基づき駆動される。
【0056】
副メモリセルアレイSMA1のメモリセルC11にデータを書込むとき、XADDに応答してXデコーダ/書込回路X1は主ワード線W1を選択し、YADDに応答してYデコーダ/書込回路Y1は主ビット線B1を選択する。第1のBSLドライバ及び第1のWSL/RSLドライバは、夫々アドレス信号に応答してビット線選択信号BSL1及びワード線選択信号WSL1を活性化する。読出選択信号RSL1、2は活性化されない。これにより、メモリセルC11が属する副メモリセルアレイSMA1が選択される。
【0057】
本実施例では、ワード線において本発明を適用し、ビット線には従来の構成を表したが逆の場合、すなわちビット線において本発明を適用し、ワード線には従来の構成を用いても良い。
【0058】
ワード線の選択やビット線の選択トランジスタの電流経路にチャネル電流を用いるのではなく、基板電流を利用するので、チャネルのW/Lに依存することなく、小さなトランジスタ面積で大きな電流を流すことが出来る。その結果、メモリセルアレイの面積を縮小出来る。
【0059】
図6は、本発明のMRAMを用いた更に他の実施例を示した模式図である。
【0060】
この実施例のMRAMは、Xデコーダ/書込回路に接続された主ワード線MWLと、主ワード線に接続された副ワード線SWLと、副ワード線に接続されたワード線選択トランジスタWTと、主ビット線MBLと、主ビット線に接続された副ビット線SBLと、副ビット線SBL及び副ワード線の間に設けられたTMRメモリセルCとを有するものである。すなわち、この構成は、図1に示されるMRAMと実質的に何ら変わらない。
【0061】
この実施例では、主ワード線MWL(図4:W1〜Wm、Wg〜Wkに相当)や、副ワード線(図4:SW11〜SW1m、SW21〜SW2m、SW3g〜SW3k)が有する静電容量Cmw、Cswを利用してメモリセルCにデータを書込む。まずXデコーダ/書込回路は、主ワード線MWL及び副ワード線SWLに予め所定の電圧を印加して、それらの静電容量に電荷(正電荷、負電荷)を蓄積する。それらの蓄積電荷を、それぞれQmw、Qswとする。同様に、主ビット線MBL(図4:B1〜Bn、Bh〜Bjに相当)や、副ビット線(図4:SB11〜SB1n、SB21〜SB2n、SB31〜SB3n)が有する静電容量を利用して、まず予め所定の電圧を印加して、それらの静電容量に電荷を蓄積する。
【0062】
次に、選択すべきメモリセルに接続する副ワード線SWLに接続した選択トランジスタWTの信号入力ゲート電極Vgに所定の入力信号を印加し、選択トランジスタWTがスナップバック状態に入るようにする。同時に選択すべきメモリセルCに接続する副ビット線SBLに接続した選択トランジスタ(図示せず)も所定のタイミングで所定の電圧を印加する。その結果、主ワード線MBL、副ワード線SWL、主ビット線MBL、副ビット線SBLに蓄積してあった電荷がそれぞれ選択トランジスタを介して一時に放電され、それが放電電流(図6では副ワード線の放電電流Icのみを表示)として流れ、その電流により誘起された誘起磁界が生じメモリセルCの磁界反転が実現してメモリセルCに対してデータ書込みが実行される。
【0063】
前述の2本の選択線によりメモリセルCに書込みを成している際、一方の選択線と非選択線との交点のメモリセルの破壊が起きないように、例えばドレイン電圧1V程度でスナップバックを起こさせるように選択トランジスタWTの構造を最適化するのが好ましい。この方法により、トンネル膜の膜厚に依存するTMRの耐圧をほぼ現状の耐圧(1.5V程度)で可能となる。
【0064】
具体的には、図6の選択トランジスタWTのスナップバックドレイン耐圧を1V程度に設定する。予め書き込みを実施するメモリセルCの主ワード線MWL/副ワード線SWL、主ビット線MBL/副ビット線SBLを1V程度にプリチャージする。その他の主ワード線/副ワード線、主ビット線/副ビット線はGNDもしくは0.5V程度を印加する。
【0065】
書き込み開始の信号で、ワード選択線にスナップバックに必要な電圧を与えビット選択線に所定の電圧を供給する。選択トランジスタWTをスナップバック状態にし、選択トランジスタBTを導通させて、プリチャージされた電荷を一気に放電する。その放電電流でメモリセルCにデータを書き込む。
【0066】
この実施例によれば、一旦充電した電荷を用いて瞬間的な放電電流でメモリセルに書込みを行うため定電流源を使用する必要が無く、定常的な書込み電流、例えば、実施例1のように書き込み電流を流す際に定電流源により供給された書込み電流を利用して書込みを行う方法に比べ、書込み電流を削減できると言う効果がある。
【0067】
この実施例では、書込み電流が主ワード線から副ワード線へ流れる方向について記述したが、書込み電流が主ビット線から副ビット線へ流れる方向であってもよい。
【0068】
なお、この発明は上記実施例に限定されるものではなく要旨を変更しない範囲において種々変更して実施することができる。
【0069】
【効果の説明】
以上説明したように、本発明によれば、面積を削減することができる。
【図面の簡単な説明】
【図1】図1は、本発明の第1の実施の形態のMRAMを示す図面である。
【図2】図2は、図1に示した選択トランジスタWTの動作を模式的に示す図面である。
【図3】図3は、図1に示した装置の書込電流を示す図面である。
【図4】図4は、本発明の第2の実施の形態のMRAMを示す図面である。
【図5】図5は、本発明の第3の実施の形態のMRAMを示す図面である。
【図6】図6は、本発明の第4の実施の形態のMRAMを示す図面である。
【図7】図7は、MRAMセルの構造及び記憶動作を示す模式図である。
【図8】図8は、MRAMセルの書込み方法を示す図面である。
【図9】図9は、従来MRAMセルアレイを示す図面である。
【符号の説明】
W1〜Wm 主ワード線
SW1〜SWm 副ワード線
B1〜Bn 主ビット線
SB1〜SBn 副ビット線
BT1 ビット線選択線
WSL1 ワード線書込選択線
RSL1 ワード線読出選択線
C11〜Cmn MRAM(TMR)メモリセル
BT1〜BTn ビット線選択トランジスタ
WT1〜WTm ワード線書込選択トランジスタ
RT1〜RTm ワード線読出選択トランジスタ
K1 書込回路
【発明の属する技術分野】
本発明は、MRAM(Magnetic Random Access Memory)及びその書込方法に関する。
【0002】
【従来の技術】
近年、基板上に高密度集積した磁性体を記憶セルとし、磁気記録の不揮発性及び高速性、繰り返し耐性を備えたMRAMが、次世代メモリとして期待されている。
【0003】
図7は、MRAMのメモリセルの基本構造及び動作を説明する図面である。
図7(a)に示す様に、MRAMセルは、強磁性膜よりなり磁化方向が固定された固定層12、絶縁膜13、強磁性膜よりなるデータ記憶層14からなり、下層配線11及び上部配線15の間に設けられる。
【0004】
図7(b)は、図7(a)に示したメモリセルのデータ記憶及び読出動作を示す図面である。
情報の記憶は、固定層12とデータ記憶層14の磁化の方向が、互いに“平行(データ 0 に相当)”と“反平行(データ 1 に相当)”では、絶縁膜の抵抗値が30%〜40%変化するという“磁気抵抗効果”を利用して行われる。この記憶は、上層配線15、下層配線11に所定の電流を流すことで生じる外部磁場によって、データ記憶層14の磁化の方向を変化させることで例えば2値の記憶を行う。
【0005】
情報の読出は、上層配線15と下層配線11間に所定の電位差を与えることにより、下層配線11から上層配線15へ、固定層12、絶縁層13、データ記憶層14を貫通して、トンネル電流16を流すことにより実施される。 すなわち、トンネル磁気抵抗効果により絶縁層13を挟んだ二つの強磁性層12、14の磁化の方向が前述した、平行かあるいは反平行によって抵抗値が変化し、その電流変化を検出することでセルに記憶された情報が外部へ読出される。
【0006】
図8は、図7に示したメモリセルがアレイ状に配置されたMRAMの書込動作を示す図面である。
ここでは、メモリセルMCに情報を書込むものとして説明する。データの書込時に選択的にワード線W112及びビット線B152に所定の電流(それぞれ、書込電流C1、C2)を流すことにより、配線の周囲に誘起された磁場(それぞれ、磁場M1、M2)に基づく合成磁場M12を利用して、メモリセルMCのデータ記憶層の磁区(ドメイン)を一方向に揃えることにより書込みが実現する。
一方、反対の情報をメモリセルMCに記憶させるには、選択的にワード線W112及びビット線B152のうちの一方、例えばビット線B152の電流方向を前述された情報の書込時と反転させる。これにより、磁場M2の方向を180度変え、合成磁場M12を90度変化させて、メモリセルMC中のデータ記憶層の磁区を強制的に反転させる。これにより、外部磁場によって固定層及びデータ記憶層の磁区の方向の“平行”“反平行”が実現できる。
【0007】
このように、MRAMメモリセルアレイでは、選択されたワード線及びビット線の交点にあるメモリセルに流れる電流を検出することにより、記憶状態を判別するが、メモリセルアレイ自体の規模が大きくなるとワード線、ビット線の配線抵抗や配線容量が大きくなり、検出する読出時のメモリセルの電流値が小さくなったり、読出し時の応答遅延が大きくなる。
特に配線容量は、メモリセルが2層の強磁性膜に挟まれた約2nmの絶縁膜により構成されるために、主成分は配線自体の容量よりも配線に接続されたメモリセルに起因する成分が大きい。それ故、接続されたメモリセルの数が多くなるとそれに比例して配線容量が増大する。
そのような問題を避けるため、従来は読出し時の電流レベルが所定の値を下回ることの無いように例えば配線抵抗に上限を設けたり、配線容量の増大を避けるために配線長を制限し、その結果メモリセルアレイの規模を制限するなどの対策を採っていた。
しかしながら、MRAM容量が大きくなるにつれて、メモリセルアレイの規模も大きくならざるを得ず、この問題は次第に重要になってきた。
【0008】
このような問題に対して、メモリセルアレイを分割する提案がされている。
【0009】
図9は、そのような構成を模式的に表したもので、副ワード線SW1〜SWm、副ビット線SB1〜SBnから構成される副メモリセルアレイを示す図面である。
【0010】
副メモリセルアレイを構成する副ワード線SW1〜SWmは、副ワード線選択トランジスタWT1〜WTmを介して主ワード線W1〜Wmに夫々接続される。副ビット線SB1〜SBnは、副ビット線選択トランジスタBT1〜BTnを介して、主ビット線B1〜Bnに夫々接続される。このように、メモリセルアレイをビット線及びワード線を主、副の階層構造で構成する。(例えば特許文献1参照)
【特許文献1】
特開2002−170379号公報(図1)
【特許文献2】
特開平10−290004号公報(図7)
【0011】
【発明が解決しようとする課題】
しかしながら、MRAMは、高速の書き換え、読出しという高性能の反面、書込時に配線に電流を流して誘起磁界を発生させるため、比較的大きな書込電流、すなわち1メモリセル当たり数ミリアンペアが必要になるが、そこに上述した問題を避けようとして従来のメモリセルアレイをブロックに分割する方法を導入すると、以下のような問題が生じることがある。セルアレイの分割は、上で述べたようにセルアレイ全体を貫通する主ビット線と主ワード腺および各ブロック(副セルアレイ)内のみを走る副ビット線、副ワード腺からなる階層構造を採ることになる。そのような主ビット線、主ワード腺を副ビット線、副ワード腺と切り替えるためのスイッチング素子として、通常のMOS型トランジスタが必要になる。そのようなスイッチング素子を、分割された各ブロック内に形成し、主ビット線と副ビット線、主ワード腺と副ワード腺の切り替えを行うが、MRAMでは書込時の電流に対応してスイッチング素子としてのMOS型トランジスタは、ミリアンペアレベルの電流を流す能力が要求される。良く知られているように、MOS型トランジスタは、ゲート電極の幅(W)に比例し、長さ(L)に反比例した電流を流すことが出来るため、スイッチング素子としてのMOS型トランジスタは、ゲート電極の長さ対幅の寸法比率が決まり、さらにある設計条件が決まればそこから必然的に必要とされるゲート電極の長さおよび幅の絶対値が決定されることになる。通常、数ミリアンペアの電流を流すにはWとLの比率を10〜50程度にしなくてはならず、例えばLとして0.2μのMOS型トランジスタ素子を形成しようとするとWとしては必然的に2〜10μの寸法が必要になる。
【0012】
【課題を解決するための手段】
本発明は、磁気トンネル抵抗素子(TMR素子)を用いてメモリセルを形成した磁気メモリ(MRAM)において、新規なアレイ構成とその動作、更により小型の平面レイアウトを提供する。
【0013】
本発明のMRAMは、一方向に書込電流が流れる配線と、配線のうち書込み電流の下流側に設けられた選択トランジスタと、配線のうち選択トランジスタが設けられた位置より上流側に設けられた複数のMRAMセルとを有することを特徴とする。MRAMセルの他端は両方向に電流が流れる第2の配線に接続されたことを特徴とする。第1の配線は第1の副配線であり、第1の副配線は第1の主配線とトランジスタを介すること無しに接続され、第2の配線は第2の副配線であり、第2の副配線は第2の主配線とトランジスタを介して接続されていることを特徴とする。第1及び第2の主配線は、主ビット線や主ワード線であり、第1及び第2の副配線は副ビット線や副ワード線である。
【0014】
より詳細には、本発明は、メモリセルアレイのスイッチング素子としてのMOS型トランジスタスイッチトランジスタを従来(図9参照)とは逆にサブメモリセルアレイの末端部にのみ配置し、主ビット線と副ビット線、又は主ワード腺と副ワード腺を直接接続する。スイッチトランジスタは、主ビット線−副ビット線−スイッチトランジスタの順で直列に接続するが、上記接続に流れる電流をスイッチトランジスタの電流導通状態を制御することが出来るのでサブメモリセルアレイの選択が可能になる。また本発明は、スイッチトランジスタの動作において、上述したようにゲート電極幅と長さに依存したチャネル電流を利用するのではなく、ドレイン拡散層から半導体基板に流れる電流(基板電流)を利用する。基板電流は、ドレインにブレークダウン近くの電圧を印加した、所謂スナップバック電流を利用してもよい。換言すれば、スイッチトランジスタをオンさせる際の動作原理は、通常のMOSトランジスタのゲート電極によるチャネル形成の有無によるのではなく、ドレイン電極の接合ブレークダウン、若しくはドレイン電極からの基板方向へ流れる電流を利用する。
【0015】
以上のように、本発明は、選択トランジスタを、配線の下流に設けたので、書込み電流が選択トランジスタのチャネル電流に律速されることがなくなる。更に詳細には、本発明は、スイッチトランジスタのチャネル電流を用いるのではなく、基板電流を利用するので、チャネルのW/Lに依存することなく、小さなトランジスタ面積で大きな電流を流すことが出来る。その結果、本発明は、メモリセルアレイの面積を縮小することが出来る。
【0016】
本発明は、更に通常の直流電流を定常的に流すのではなく、主ビット線の静電容量を利用して電荷を蓄積し、その電荷をスイッチトランジスタをオンさせることで一時に放電し、その放電時に流れる電流を活用してメモリセルの書込を行っても良い。
【0017】
本発明は、ワード線とビット線に所定の書込電流を流すことによりワード線とビット線の周囲に磁界を誘起し、ワード線とビット線の交点にあるメモリセルに前記誘起された磁界により0或いは1の2値の記憶を行うものである。
【0018】
本発明のメモリセルは、第1および第2の磁性薄膜と、第1および第2の磁性薄膜によって挟まれた絶縁膜よりなる少なくても3層膜の磁気抵抗素子により構成され、外部磁場の大きさの変化により第1、第2の強磁性薄膜の磁化の方向が平行、反平行に変化しそれによって絶縁膜中のトンネル電気抵抗の違いで、0或いは1の2値の記憶を行う記憶素子である。
【0019】
本発明のワード選択トランジスタ及びビット選択トランジスタはMOS型トランジスタ(例えばn型)で、夫々ゲート電極はワード選択信号線並びにビット選択信号線に接続され、夫々ワード選択信号並びに列選択信号よって制御される。本発明のMRAMは、複数の副メモリセルアレイに対し共通の書込回路、及び読出回路を有しても良い。ワード腺およびビット線には書込電流が同時に流れるように、スイッチトランジスタがオンするタイミングを同期させる手段を有するのがより望ましい。スイッチトランジスタのドレイン拡散層は、比較的低いブレークダウン電圧を有する構造がより望ましい。
【0020】
本発明のTMRセルを備えるMRAMの書込方法は、TMRセルにスナップバック電流を用いて書込みを行うことを特徴とする。
【0021】
本発明のTMRセルを備えるMRAMの書込方法は、ワード線及びビット線のどちらか一方の静電容量に電荷を蓄積する工程と、蓄積した電荷を放電させ、その放電電流を利用してTMRセルに書込を行う工程とを有することを特徴とする。
【0022】
【発明の実施の形態】
本発明の前記ならびにその他の目的、特徴、及び効果をより明確にすべく、以下図面を用いて本発明の実施の形態につき詳述する。
【0023】
図1は、本発明のMRAMの第1の実施の形態を示す図面であって、本発明のMRAMの副メモリセルアレイSMA1を示す図面である。
副メモリセルアレイSMA1は、複数の主ワード線W1〜Wm(m:2以上の自然数)及び複数の主ビット線B1〜Bn(n:2以上の自然数)を備える。主ワード線W1〜Wmは主ビット線B1〜Bnと交差するように配置される。
【0024】
副ワード線SW1〜SWmは、夫々主ワード線W1〜Wmと平行に配置される。副ワード線SW1〜SWmの一端は、対応する主ワード線W1〜Wmに接続され、他端は、副メモリセルアレイ単位でワード線を選択するワード線選択トランジスタWT1〜WTmの一端(ドレイン端子)に接続される。ワード線選択トランジスタWT1〜WTmのゲートは、第1のワード線選択線WSL1に接続される。ワード線選択線WSL1には書込時に活性化するワード線選択信号が供給される。ワード線選択トランジスタWT1〜WTmの他端は接地線に接続される。また、副ワード線SW1〜SWmの他端は、読出トランジスタRT1〜RTmの一端に接続される。読出トランジスタRT1〜RTmの他端はセンスアンプSA1に接続される。読出トランジスタRT1〜RTmのゲートには、読出信号が供給される読出信号線RSL1が接続される。
【0025】
副ビット線SB1〜SBnは、夫々主ビット線B1〜Bnと平行に配置される。副ビット線SB1〜SBnの一端は、夫々副メモリセルアレイ単位でビット線を選択するビット線選択トランジスタBT1〜BTnを介して対応する主ビット線B1〜Bnに接続される。ビット線選択トランジスタBT1〜BTnのゲートには、第1のビット線選択線BSL1に接続される。ビット線選択線BSL1には書込時及び読出時に活性化するビット線選択信号が供給される。副ビット線SB1〜SBnの他端は書込回路K1に接続される。書込回路K1は、第1のトランジスタ群KD1〜KDn及び第2のトランジスタ群KE1〜KEnを備える。第1のトランジスタ群KD1〜KDnは、例えば書込データ“1”の時活性化される第1の書込データ制御信号が供給される第1の書込制御線D0により制御される。第2のトランジスタ群KE1〜KEnは、例えば書込データ“0”の時活性化される第2の書込データ制御信号が供給される第2の書込制御線E0により制御される。
ワード選択トランジスタWT1〜WTm、ビット選択トランジスタBT1〜BTnは、それぞれMOS型トランジスタで形成される。
【0026】
次に、図1を用いて本発明のセルアレイの動作を説明する。ここでは、第1の副メモリセルアレイSMA1のメモリセルC11に書込を行うこととして説明する。
【0027】
まず主ワード線W1を選択し、第1のワード選択線WSL1に選択信号を入力してワード選択トランジスタWT1を導通状態にする。それ以外の主ワード線W2〜Wmは非選択とする。その結果、主ワード線W1に接続した副ワード線SW1が選択される。次に、主ワード線W1に、例えば定電流源(図示せず)を用いて書込電流を流し、書込電流を主ワード線W1から副ワード線SW1を経由してワード選択トランジスタWT1に流す。一方それと同時に、主ビット線B1を選択し、第1のビット選択線BSL1に選択信号を入力し、ビット選択トランジスタBT1を導通状態にする。それ以外の主ビット線は非選択とする。その結果、主ビット線B1に接続した副ビット線SB1が選択される。一方、書込み回路K1は、適宜導入する信号によりトランジスタKE1を導通させトランジスタKD1を非導通にする。この状態で、主ビット線B1に定電流源(図示せず)から供給された書込電流を流すと、書込電流は主ビット線W1からビット選択トランジスタBT1を経由して副ビット線SB1に流れる。上述と別のデータがメモリセルC11に書込まれる場合には、トランジスタKE1を非導通させトランジスタKD1を導通にする。これにより、書込電流が副ビット線SB1からビット選択トランジスタBT1を経由して主ビット線W1へと流れる。
【0028】
ワード選択トランジスタWT1〜WTmは、書込時に数ミリアンペアの電流を流すが、その電流は通常のMOS型トランジスタのチャネル電流aではなく、ドレイン、すなわち副ワード線SW1〜SWmに接続された端子から基板に流れる電流bを利用する。(図2参照)
このような基板電流の特性を図3に示す。
【0029】
図3において、横軸はMOS型トランジスタのドレイン電圧(V)、縦軸はドレイン電流(A)を表し、各曲線はゲート電圧の違いを表す。ドレイン電圧が低い間はMOS型トランジスタのチャネル電流が流れるが、ドレイン電圧が大きくなると基板電流が流れる。この傾向はゲート電圧が高くなると比較的低いドレイン電圧でも起こりやすい事が解っており、所謂スナップバック現象と言われる。スナップバック現象は、ドレインに高電圧を印加することにより、
1.ドレイン近傍でインパクトイオン化が起こり、
2.基板に正孔が流入し、
3.ソース−基板間が順方向にバイアスされ、
4.ソースから多量の電子が基板に流入し、
5.さらにドレイン近傍でインパクトイオン化が起こって基板に正孔が流入し、正帰還状態となる。
【0030】
ということで発生する。要するに、スナップバック現象は、ソース(エミッタ)−基板(ベース)−ドレイン(コレクタ)の寄生バイポーラトランジスタの導通によりソース−ドレイン間が降伏し、ドレイン電圧が低下して負性抵抗を示す現象である。この現象はゲート長が短かくなるほど発生電圧が低下する。さらにこの現象が生じると、基板方向に電流が流れるが、それは通常のMOS型トランジスタのチャネルを流れる電流ではないので、チャネル幅/チャネル長の比に比例することなく、小さなトランジスタでも大きな電流を流すことが出来る。そのため、本発明をワード選択やビット線の選択トランジスタに用いた場合、比較的小面積のレイアウトのMOS型トランジスタでも、大きな電流を流すことが出来る。
【0031】
例えばセルC11に書き込む場合、選択トランジスタWT1にスナップバックを起こさせるために、主ワード線W1に、図3の特性に従って4.2〜7V、例えば4.2Vの電位をかけて書き込み電流を流す。主ビット線B1にも所定の電圧、例えば4.2Vを印加する。ワード選択線WSL1とビット選択線BSL2にパルス状に上記電位を印加して電流を流す。
【0032】
その他の非選択のワード線、ビット線には書込み電流が流れないようにGND若しくはスナップバックを起こさせない電圧を印加する。スナップバックを起こさせない電圧として、例えば図3から0Vより大きく4.2V未満が該当する。一般的に、TMRの耐圧は1.5V程度である為、選択された主ワード線及び主ビット線に供給される電圧が4.2Vの場合、非選択のワード線、ビット線に2.7V〜3.7Vの電圧を供給するのがより好ましい。この電圧が”スナップバックを起こさせない電圧”である。TMRは磁気反転に必要なレベルの電流に達しなければディスターブは起きないのでそのような電圧を設定する事が可能である。
【0033】
以上が、副ワード線SW1と副ビット線SB1の交点のメモリセルC11にデータ書込を行う方法である。
【0034】
メモリセル、例えば第1の副メモリセルアレイSMA1のメモリセルC11に書込まれたデータを読出す場合、主ビット線B1のみを選択して読出電圧を印加する。それ以外の主ビット線は非選択とする。
【0035】
選択された主ビット線B1から副ビット線SB1、メモリセルC11、副ワード線SW1、読出しトランジスタRT1を経由して読出し電流が流れる。読出し電流はセンスアンプSA1に供給され読出し電流が検出される。
【0036】
図4は、本発明の第2の実施の形態のMRAMを示す図面である。
【0037】
図4は、図1の副メモリセルアレイを複数個配列した、本発明のMRAMのメモリセルアレイを示す図面である。副メモリセルアレイはマトリックス状に配置されるが、ここでは副メモリセルアレイSMA1〜SMA3を示す。図1に示した副メモリセルアレイSMA1にて詳述した点については説明を省略する。
【0038】
副メモリセルアレイSMA2は、副メモリセルアレイSMA1と主ワード線W1〜Wmを共有する。副メモリセルアレイSMA2は、主ビット線Bh〜Bj(h,j:2以上の自然数、n<h、h<j)を有し、その主ビット線Bh〜Bjに対応して設けられた副ビット線SB21〜SB2nと、主ビット線Bh〜Bjに対応して設けられた副ワード線SW21〜SW2mと、上記副ワード線と副ビット線の交点に設けられたメモリセルと、を備える。すなわち、副ワード線SW11及びSW21は、主ワード線W1を共有する。したがって、副メモリセルアレイSMA1のメモリセルC11〜C1n及び副メモリセルアレイSMA2のメモリセルC1h〜C1jは主ワード線W1を共有する。更に、副メモリセルアレイSMA2は、ビット選択線BSL1によりその導通が制御される選択トランジスタBT2h〜BT2jと、データ書込時に活性化されるワード線選択線WSL2によりその導通が制御される選択トランジスタWT21〜WT2mと、データ読出時に活性化される読出選択線RSL2を有する。更に、副メモリセルアレイSMA2は、副メモリセルアレイSMA1と同様に書込回路K2を有する。
【0039】
副メモリセルアレイSMA3は、副メモリセルアレイSMA1と主ビット線B1〜Bnを共有する。副メモリセルアレイSMA3は、主ワード線Wg〜Wk(g,k:2以上の自然数,m<g,g<k)を有し、その主ワード線Wg〜Wk に対応して設けられた副ワード線SW3g〜SW3kと、主ビット線B1〜Bnに対応して設けられた副ビット線SB31〜SB3nと、上記副ワード線と副ビット線の交点に設けられたメモリセルで構成される。更に、副メモリセルアレイSMA3は、ビット選択線BSL2によりその導通が制御される選択トランジスタBT31〜BT3nと、データ書込時に活性化されるワード線選択線WSL1によりその導通が制御される選択トランジスタWT3g〜WT3kと、データ読出時に活性化される読出選択線RSL1を有する。
【0040】
以下、副メモリセルアレイSMA1のメモリセルC11にデータを書込む動作について説明する。
【0041】
主ワード線W1を選択し、第1のワード選択線WSL1に選択信号を入力し、ワード選択トランジスタWT11を導通状態にする。それ以外の主ワード線W2〜Wmは非選択とする。第1のワード選択線WSL1以外のワード選択線には非選択信号を入力し、それに接続するワード選択トランジスタは非導通状態とする。その結果、主ワード線W1に接続した副ワード線のうち、副ワード線SW11のみが選択される。そこで主ワード線W1に書込電流を流すと、書込電流は選択された主ワード線W1から選択された副ワード線SW11、選択されたワード選択トランジスタWT11を流れる。一方それと同時に、主ビット線B1を選択し、第1のビット選択線BSL1に選択信号を入力し、ビット選択トランジスタBT11を導通状態にする。それ以外の主ビット線は非選択とする。さらに第1のビット選択線BSL1以外のビット選択線には非選択信号を入力し、それに接続するビット選択トランジスタは非導通状態とする。その結果、主ビット線B1に接続した副ビット線のうち、副ビット線SB11のみが選択される。そこで主ビット線B1に書込電流を流すと、書込電流は選択された主ビット線W1から選択された副ビット線SB11、選択されたビット選択トランジスタBT11を流れる。
【0042】
その結果、副ワード線SW11と副ビット線SB11の交点のメモリセルC11が選択されて書込が行われる。
【0043】
メモリセルのデータ読出しは、例えば第1の副メモリセルアレイSMA1のメモリセルC11に格納されたデータを読出す場合、例えば主ビット線B1のみを選択して読出し電圧を印加する。それ以外の主ビット線は非選択とする。第1のワード選択線WSL1を選択し、それ以外のワード選択線は非選択とする。
【0044】
選択された主ビット線B1から副ビット線SB11を介してメモリセルC11、副ワード線SW11、を読出し電流が流れる。その読出し電流は読出しトランジスタRT11、センス線SL1を経由してセンスアンプSA1に供給される。
【0045】
ワード選択トランジスタWT11〜WT1m、WT21〜WT2m、WT3g〜WT3kは、書込時に数ミリアンペアの電流を流すが、その電流は通常のMOS型トランジスタのチャネル電流ではなく、ドレイン、すなわち副ワード線SW11〜SW1m、SW21〜SW2m、SW3g〜SW3kに接続された端子から基板に流れる電流を利用する。
【0046】
図5は、図4の副メモリセルアレイを複数個配置した本発明のMRAM概略図である。
【0047】
副メモリセルアレイSMA1〜SMA4がマトリックス状に配置されている。
副メモリセルアレイSMA1の左端にXデコーダ/書込回路X1が配置されている。このXデコーダ/書込回路X1は、副メモリセルアレイSMA1及びSMA2に共通に接続されている主ワード線W1〜WmをXアドレスXADDに基づいて駆動する。副メモリセルアレイSMA3の左端にXデコーダ/書込回路X2が配置されている。このXデコーダ/書込回路X2は、副メモリセルアレイSMA3及びSMA4に共通に接続されている主ワード線W1〜WmをXアドレスXADDに基づいて駆動する。
【0048】
副メモリセルアレイSMA1の上端には、Yデコーダ/書込回路Y1が配置されている。このYデコーダ/書込回路Y1は、副メモリセルアレイSMA1及びSMA3に共通に接続されている主ビット線WB1〜BnをYアドレスYADDに基づいて駆動する。副メモリセルアレイSMA2の上端にYデコーダ/書込回路Y2が配置されている。このYデコーダ/書込回路Y2は、副メモリセルアレイSMA2及びSMA4に共通に接続されている主ビット線B1〜BmをYアドレスXADDに基づいて駆動する。
【0049】
副メモリセルアレイSMA2の右端には、センスアンプSMA1が配置されている。副メモリセルアレイSMA1及びSMA2から読み出された信号はこのセンスアンプSMA1に転送され、センスアンプSMA1はその信号を増幅する。
【0050】
副メモリセルアレイSMA4の右端には、センスアンプSMA2が配置されている。副メモリセルアレイSMA3及びSMA4から読み出された信号はこのセンスアンプSMA2に転送され、センスアンプSMA2はその信号を増幅する。
【0051】
副メモリセルアレイSMA1及びSMA2の間に副メモリセルアレイSMA1用の書込回路K1が配置される。書込回路K1の出力は夫々副ビット線SB1〜SBnに接続される。書込回路K1は、書込データ情報を受ける書込制御回路3,4の出力D0、E0に基づいて副ビット線を電源線及び接地線の一方に接続する。
【0052】
副メモリセルアレイSMA2の下端、副メモリセルアレイSMA3の下端、副メモリセルアレイSMA4の下端に、対応する書込回路K2〜4が配置される。これらの書込回路K2〜4も書込回路K1と同様に対応する副メモリセル内の副ビット線を書込データ情報に基づいて夫々電源線又は接地線に接続する。
【0053】
副メモリセルアレイSMA1の左端及びXデコーダ/書込回路X1の上端の位置に、第1のBSLドライバ1が配置される。この第1のBSLドライバは副メモリセルアレイSMA1及びSMA2用のビット選択線BSL1を導出し、Yアドレス情報に応答してその選択線が活性化するとき主ビット線及びそれと対応する副メモリセルアレイSMA1及びSMA2の副ビット線を電気的に接続させる。
【0054】
副メモリセルアレイSMA3の左端及びXデコーダ/書込回路X2の上端の位置に、第2のBSLドライバ2が配置される。この第2のBSLドライバは副メモリセルアレイSMA3及びSMA4用のビット選択線BSL2を導出し、Yアドレス情報に応答してその選択線が活性化するとき主ビット線及びそれと対応する副メモリセルアレイSMA3及びSMA4の副ビット線を電気的に接続させる。
【0055】
第1のWSL/RSLドライバ5は、副メモリセルアレイSMA1及びSMA3の副ワード線を書込み時選択する信号WSL1を出力し、副メモリセルアレイSMA1及びSMA3の副ワード線を読出し時時選択する信号RSL1を出力する回路である。第2のWSL/RSLドライバ6は、副メモリセルアレイSMA2及び4の副ワード線を選択する信号WSL2を出力し、副メモリセルアレイSMA2及びSMA4の副ワード線を読出し時時選択する信号RSL2を出力する回路である。それらのWSL及びRSLドライバは、XADD及び書込み読出し情報に基づき駆動される。
【0056】
副メモリセルアレイSMA1のメモリセルC11にデータを書込むとき、XADDに応答してXデコーダ/書込回路X1は主ワード線W1を選択し、YADDに応答してYデコーダ/書込回路Y1は主ビット線B1を選択する。第1のBSLドライバ及び第1のWSL/RSLドライバは、夫々アドレス信号に応答してビット線選択信号BSL1及びワード線選択信号WSL1を活性化する。読出選択信号RSL1、2は活性化されない。これにより、メモリセルC11が属する副メモリセルアレイSMA1が選択される。
【0057】
本実施例では、ワード線において本発明を適用し、ビット線には従来の構成を表したが逆の場合、すなわちビット線において本発明を適用し、ワード線には従来の構成を用いても良い。
【0058】
ワード線の選択やビット線の選択トランジスタの電流経路にチャネル電流を用いるのではなく、基板電流を利用するので、チャネルのW/Lに依存することなく、小さなトランジスタ面積で大きな電流を流すことが出来る。その結果、メモリセルアレイの面積を縮小出来る。
【0059】
図6は、本発明のMRAMを用いた更に他の実施例を示した模式図である。
【0060】
この実施例のMRAMは、Xデコーダ/書込回路に接続された主ワード線MWLと、主ワード線に接続された副ワード線SWLと、副ワード線に接続されたワード線選択トランジスタWTと、主ビット線MBLと、主ビット線に接続された副ビット線SBLと、副ビット線SBL及び副ワード線の間に設けられたTMRメモリセルCとを有するものである。すなわち、この構成は、図1に示されるMRAMと実質的に何ら変わらない。
【0061】
この実施例では、主ワード線MWL(図4:W1〜Wm、Wg〜Wkに相当)や、副ワード線(図4:SW11〜SW1m、SW21〜SW2m、SW3g〜SW3k)が有する静電容量Cmw、Cswを利用してメモリセルCにデータを書込む。まずXデコーダ/書込回路は、主ワード線MWL及び副ワード線SWLに予め所定の電圧を印加して、それらの静電容量に電荷(正電荷、負電荷)を蓄積する。それらの蓄積電荷を、それぞれQmw、Qswとする。同様に、主ビット線MBL(図4:B1〜Bn、Bh〜Bjに相当)や、副ビット線(図4:SB11〜SB1n、SB21〜SB2n、SB31〜SB3n)が有する静電容量を利用して、まず予め所定の電圧を印加して、それらの静電容量に電荷を蓄積する。
【0062】
次に、選択すべきメモリセルに接続する副ワード線SWLに接続した選択トランジスタWTの信号入力ゲート電極Vgに所定の入力信号を印加し、選択トランジスタWTがスナップバック状態に入るようにする。同時に選択すべきメモリセルCに接続する副ビット線SBLに接続した選択トランジスタ(図示せず)も所定のタイミングで所定の電圧を印加する。その結果、主ワード線MBL、副ワード線SWL、主ビット線MBL、副ビット線SBLに蓄積してあった電荷がそれぞれ選択トランジスタを介して一時に放電され、それが放電電流(図6では副ワード線の放電電流Icのみを表示)として流れ、その電流により誘起された誘起磁界が生じメモリセルCの磁界反転が実現してメモリセルCに対してデータ書込みが実行される。
【0063】
前述の2本の選択線によりメモリセルCに書込みを成している際、一方の選択線と非選択線との交点のメモリセルの破壊が起きないように、例えばドレイン電圧1V程度でスナップバックを起こさせるように選択トランジスタWTの構造を最適化するのが好ましい。この方法により、トンネル膜の膜厚に依存するTMRの耐圧をほぼ現状の耐圧(1.5V程度)で可能となる。
【0064】
具体的には、図6の選択トランジスタWTのスナップバックドレイン耐圧を1V程度に設定する。予め書き込みを実施するメモリセルCの主ワード線MWL/副ワード線SWL、主ビット線MBL/副ビット線SBLを1V程度にプリチャージする。その他の主ワード線/副ワード線、主ビット線/副ビット線はGNDもしくは0.5V程度を印加する。
【0065】
書き込み開始の信号で、ワード選択線にスナップバックに必要な電圧を与えビット選択線に所定の電圧を供給する。選択トランジスタWTをスナップバック状態にし、選択トランジスタBTを導通させて、プリチャージされた電荷を一気に放電する。その放電電流でメモリセルCにデータを書き込む。
【0066】
この実施例によれば、一旦充電した電荷を用いて瞬間的な放電電流でメモリセルに書込みを行うため定電流源を使用する必要が無く、定常的な書込み電流、例えば、実施例1のように書き込み電流を流す際に定電流源により供給された書込み電流を利用して書込みを行う方法に比べ、書込み電流を削減できると言う効果がある。
【0067】
この実施例では、書込み電流が主ワード線から副ワード線へ流れる方向について記述したが、書込み電流が主ビット線から副ビット線へ流れる方向であってもよい。
【0068】
なお、この発明は上記実施例に限定されるものではなく要旨を変更しない範囲において種々変更して実施することができる。
【0069】
【効果の説明】
以上説明したように、本発明によれば、面積を削減することができる。
【図面の簡単な説明】
【図1】図1は、本発明の第1の実施の形態のMRAMを示す図面である。
【図2】図2は、図1に示した選択トランジスタWTの動作を模式的に示す図面である。
【図3】図3は、図1に示した装置の書込電流を示す図面である。
【図4】図4は、本発明の第2の実施の形態のMRAMを示す図面である。
【図5】図5は、本発明の第3の実施の形態のMRAMを示す図面である。
【図6】図6は、本発明の第4の実施の形態のMRAMを示す図面である。
【図7】図7は、MRAMセルの構造及び記憶動作を示す模式図である。
【図8】図8は、MRAMセルの書込み方法を示す図面である。
【図9】図9は、従来MRAMセルアレイを示す図面である。
【符号の説明】
W1〜Wm 主ワード線
SW1〜SWm 副ワード線
B1〜Bn 主ビット線
SB1〜SBn 副ビット線
BT1 ビット線選択線
WSL1 ワード線書込選択線
RSL1 ワード線読出選択線
C11〜Cmn MRAM(TMR)メモリセル
BT1〜BTn ビット線選択トランジスタ
WT1〜WTm ワード線書込選択トランジスタ
RT1〜RTm ワード線読出選択トランジスタ
K1 書込回路
Claims (13)
- 一方向に書込電流が流れる第1の配線と、前記配線に接続され前記書込み電流を制御する選択トランジスタと、前記選択トランジスタが設けられた前記配線の位置より上流側に配置された各々の一端が前記配線に接続された複数のMRAMセルとを有することを特徴とするMRAM。
- 前記MRAMセルの他端は両方向に電流が流れる第2の配線に接続されたことを特徴とする請求項1記載のMRAM。
- 前記第1の配線は第1の副配線であり、前記第1の副配線は第1の主配線とトランジスタを介すること無しに接続され、前記第2の配線は第2の副配線であり、前記第2の副配線は第2の主配線とトランジスタを介して接続されていることを特徴とする請求項2記載のMRAM。
- 主ビット線と、一端が前記主ビット線に接続された副ビット線と、主ワード線と、一端が前記主ワード線に接続された副ワード線と、前記副ワード線及び前記副ビット線の間に設けられたMRAMセルと、前記副ワード線及び前記副ビット線のどちらか一方の他端に設けられた選択トランジスタとを備えることを特徴とするMRAM。
- 前記選択トランジスタの基板電流が前記副ビット線又は副ワード線に流れる書込電流となることを特徴とする請求項4記載のMRAM。
- 前記基板電流は、前記選択トランジスタのドレインにブレークダウン電圧を印加して発生させたスナップバック現象に基づくことを特徴とする請求項5記載のMRAM。
- 前記書込電流は、前記主及び副のビット線及び前記主及び副ワード腺の一方に付随する静電容量に蓄積された電荷が放電される際の電流であることを特徴とする請求項5記載のMRAM。
- 第1の方向に延在する複数の第1の副行線と、第1の方向と異なる第2の方向に延在する複数の第1の副列線と、前記複数の第1の副行線及び前記複数の第1の副列線交点に配置されたMRAMセルから構成された第1のメモリセルアレイと、前記第1の方向に延在する複数の第2の副行線と、前記第2の方向に延在する複数の第2の副列線と、前記複数の第2の副行線及び前記複数の第2の副列線交点に配置されたMRAMセルから構成された第2のメモリセルアレイと、前記第1の方向に延在する複数の第3の副行線と、前記第2の方向に延在する複数の第3の副列線と、前記複数の第3の副行線及び前記複数の第3の副列線交点に配置されたMRAMセルから構成された第3のメモリセルアレイと、前記第1のメモリセルアレイ及び前記第2のメモリセルアレイに対し共通に設けられた複数の主行線と、前記第1のメモリセルアレイ及び前記第3のメモリセルアレイに対し共通に設けられた複数の主列線とを有し、
前記第1のメモリセルアレイの複数の行線の夫々は二つの端部を有し、前記端部のうちの一方は前記対応する主行線に接続され、前記端部のうちの他の一方は第1の行選択トランジスタに接続され、
前記第1のメモリセルアレイの複数の列線の夫々は二つの端部を有し、前記端部のうちの一方は列選択トランジスタを介して前記主列線に接続され、前記端部のうちの他の一方は書込回路に接続されることを特徴とするMRAM。 - 書込時に前記行線に流す所定の書込電流は、前記行線の静電的な容量に予め蓄積した静電荷を前記行選択トランジスタの行選択信号線に所定の信号を与えることにより前記行選択トランジスタを導通状態にすることで放電する際に生じた電流であることを特徴とする請求項8のMRAM。
- 行選択トランジスタの導通状態は、電流が前記行選択トランジスタのドレインから基板方向へ流れる状態であることを特徴とする請求項9のMRAM。
- 第1の方向に延在する複数の行線と、第1の方向と異なる第2の方向に延在する複数の列線とで配線マトリクスが構成され、前記複数の行線と複数の列線の交点にはMRAMセルを有し、前記メモリセルを介して前記複数の行線と複数の列線は電気的に接続されて第1のメモリセルアレイを構成し、前記第1のメモリセルアレイに隣接して前記第1の方向には、第2のメモリセルアレイを有し、前記第2のメモリセルアレイは第1の方向に延在する複数の行線と、第2の方向に延在する複数の列線とからなる配線マトリクスと前記第1のメモリセルアレイと同様に前記複数の行線と複数の列線の交点に設けられたMRAMセルから成り、前記第1のメモリセルアレイに隣接した、前記第2の方向には、第3のメモリセルアレイを有し、前記第3のメモリセルアレイは第1の方向に延在する複数の行線と、第2の方向に延在する複数の列線とからなる配線マトリクスと前記第1のメモリセルアレイと同様に前記複数の行線と複数の列線の交点に設けられたMRAMセルから成り、前記第1のメモリセルアレイと前記第2のメモリセルアレイは共通に複数の主行線を有し、前記第1のメモリセルアレイの複数の行線の1本は二つの端部を有し、前記端部のうちの一方は前記主行線に接続され、前記端部のうちの他の一方は第1の行選択トランジスタに接続されることを特徴とするMRAM。
- TMRセルを備えるMRAMの書込方法であって、前記TMRセルにスナップバック電流を用いて書込みを行うことを特徴とするMRAMの書込方法。
- TMRセルを備えるMRAMの書込方法であって、ワード線及びビット線のどちらか一方の静電容量に電荷を蓄積する工程と、前記蓄積した電荷を放電させ、その放電電流を利用して前記TMRセルに書込を行う工程とを有することを特徴とするMRAMの書込方法。
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