JP4242117B2 - 記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、記憶装置に関し、より特定的には、薄膜磁性体記憶装置に代表される、記憶データのデータレベルに応じて異なる電気抵抗値を有するメモリセルを備えた記憶装置に関する。
【０００２】
【従来の技術】
低消費電力で不揮発的なデータ記憶が可能な記憶装置として、ＭＲＡＭデバイスが注目されている。ＭＲＡＭデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて、不揮発的なデータ記憶を行ない薄膜磁性体の各々をメモリセルとして、ランダムアクセスが可能な記憶装置である。
【０００３】
特に、近年では磁気トンネル接合を利用した薄膜磁性体をメモリセルとして用いることによって、ＭＲＡＭデバイスの性能が飛躍的に進歩することが発表されている。磁気トンネル接合を有するメモリセルを備えたＭＲＡＭデバイスについては、“A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell", ISSCC Digest of Technical Papers, TA7.2, Feb. 2000.、 “Nonvolatile RAM based on Magnetic Tunnel Junction Elements", ISSCC Digest of Technical Papers, TA7.3, Feb. 2000. 、および“A 256kb 3.0V 1T1MTJ Nonvolatile Magnetoresistive RAM", ISSCC Digest of Technical Papers, TA7.6, Feb. 2001.等の技術文献に開示されている。
【０００４】
図１６は、磁気トンネル接合部を有するメモリセル（以下、単に「ＭＴＪメモリセル」とも称する）の構成を示す概略図である。
【０００５】
図１６を参照して、ＭＴＪメモリセルは、磁気的に書込まれた記憶データのデータレベルに応じて電気抵抗が変化するトンネル磁気抵抗素子ＴＭＲと、アクセストランジスタＡＴＲとを含む。アクセストランジスタＡＴＲは、ビット線ＢＬおよびソース線ＳＬの間に、トンネル磁気抵抗素子ＴＭＲと直列に接続される。代表的には、アクセストランジスタＡＴＲとして、半導体基板上に形成された電界効果型トランジスタが適用される。
【０００６】
ＭＴＪメモリセルに対しては、データ書込時に異なった方向のデータ書込電流をそれぞれ流すためのビット線ＢＬおよびディジット線ＤＬと、データ読出を指示するためのワード線ＷＬと、データ読出時にトンネル磁気抵抗素子ＴＭＲを固定電圧（たとえば、接地電圧ＧＮＤ）にプルダウンするためのソース線ＳＬとが設けられる。データ読出時においては、アクセストランジスタＡＴＲのターンオンに応答して、トンネル磁気抵抗素子ＴＭＲは、ソース線ＳＬおよびビット線ＢＬの間に電気的に結合される。
【０００７】
図１７は、ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【０００８】
図１７を参照して、トンネル磁気抵抗素子ＴＭＲは、固定された一定の磁化方向を有する強磁性体層（以下、単に「固定磁化層」とも称する）ＦＬと、外部かの印加磁界に応じた方向に磁化される強磁性体層（以下、単に「自由磁化層」とも称する）ＶＬとを有する。固定磁化層ＦＬおよび自由磁化層ＶＬの間には、絶縁体膜で形成されるトンネルバリア（トンネル膜）ＴＢが設けられる。自由磁化層ＶＬは、書込まれる記憶データのレベルに応じて、固定磁化層ＦＬと同一方向または固定磁化層ＦＬと反対方向に磁化される。これらの固定磁化層ＦＬ、トンネルバリアＴＢおよび自由磁化層ＶＬによって、磁気トンネル接合が形成される。
【０００９】
トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬおよび自由磁化層ＶＬのそれぞれの磁化方向の相対関係に応じて変化する。具体的には、トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬの磁化方向と自由磁化層ＶＬの磁化方向とが同じ（平行）である場合に最小値Ｒｍｉｎとなり、両者の磁化方向が反対（反平行）方向である場合に最大値Ｒｍａｘとなる。
【００１０】
データ書込時においては、ワード線ＷＬが非活性化されて、アクセストランジスタＡＴＲはターンオフされる。この状態で、自由磁化層ＶＬを磁化するためのデータ書込電流は、ビット線ＢＬおよびディジット線ＤＬのそれぞれにおいて、書込データのレベルに応じた方向に流される。
【００１１】
図１８は、データ書込時におけるデータ書込電流とトンネル磁気抵抗素子の磁化方向との関係を示す概念図である。
【００１２】
図１８を参照して、横軸Ｈ（ＥＡ）は、トンネル磁気抵抗素子ＴＭＲ内の自由磁化層ＶＬにおいて磁化容易軸（ＥＡ：Easy Axis）方向に印加される磁界を示す。一方、縦軸Ｈ（ＨＡ）は、自由磁化層ＶＬにおいて磁化困難軸（ＨＡ：Hard Axis）方向に作用する磁界を示す。磁界Ｈ（ＥＡ）およびＨ（ＨＡ）は、ビット線ＢＬおよびディジット線ＤＬをそれぞれ流れる電流によって生じる２つの磁界の一方ずつにそれぞれ対応する。
【００１３】
ＭＴＪメモリセルにおいては、固定磁化層ＦＬの固定された磁化方向は、自由磁化層ＶＬの磁化容易軸に沿っており、自由磁化層ＶＬは、記憶データのレベル（“１”および“０”）に応じて、磁化容易軸方向に沿って、固定磁化層ＦＬと平行あるいは反平行（反対）方向に磁化される。ＭＴＪメモリセルは、自由磁化層ＶＬの２通りの磁化方向と対応させて、１ビットのデータ（“１”および“０”）を記憶することができる。
【００１４】
自由磁化層ＶＬの磁化方向は、印加される磁界Ｈ（ＥＡ）およびＨ（ＨＡ）の和が、図１８に示されるアステロイド特性線の外側の領域に達する場合においてのみ新たに書換えることができる。すなわち、印加されたデータ書込磁界がアステロイド特性線の内側の領域に相当する強度である場合には、自由磁化層ＶＬの磁化方向は変化しない。
【００１５】
アステロイド特性線に示されるように、自由磁化層ＶＬに対して磁化困難軸方向の磁界を印加することによって、磁化容易軸に沿った磁化方向を変化させるのに必要な磁化しきい値を下げることができる。
【００１６】
図１８に示した例のようにデータ書込時の動作点を設計した場合には、データ書込対象であるＭＴＪメモリセルにおいて、磁化容易軸方向のデータ書込磁界は、その強度がＨWRとなるように設計される。すなわち、このデータ書込磁界ＨWRが得られるように、ビット線ＢＬまたはディジット線ＤＬを流されるデータ書込電流の値が設計される。一般的に、データ書込磁界ＨWRは、磁化方向の切換えに必要なスイッチング磁界ＨSWと、マージン分ΔＨとの和で示される。すなわち、ＨWR＝ＨSW＋ΔＨで示される。
【００１７】
ＭＴＪメモリセルの記憶データ、すなわちトンネル磁気抵抗素子ＴＭＲの磁化方向を書換えるためには、ディジット線ＤＬとビット線ＢＬとの両方に所定レベル以上のデータ書込電流を流す必要がある。これにより、トンネル磁気抵抗素子ＴＭＲ中の自由磁化層ＶＬは、磁化容易軸（ＥＡ）に沿ったデータ書込磁界の向きに応じて、固定磁化層ＦＬと平行もしくは、反対（反平行）方向に磁化される。トンネル磁気抵抗素子ＴＭＲに一旦書込まれた磁化方向、すなわちＭＴＪメモリセルの記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。
【００１８】
図１９は、ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。図１９を参照して、データ読出動作時においては、アクセストランジスタＡＴＲは、ワード線ＷＬの活性化に応答してターンオンする。これにより、トンネル磁気抵抗素子ＴＭＲは、所定電圧Ｖｓｓへプルダウンされた状態でビット線ＢＬと電気的に結合される。
【００１９】
この状態で、ビット線ＢＬを所定電圧へプルアップすれば、ビット線ＢＬおよびトンネル磁気抵抗素子ＴＭＲを含む電流経路を、トンネル磁気抵抗素子ＴＭＲの電気抵抗に応じた、すなわちＭＴＪメモリセルの記憶データのレベルに応じたメモリセル電流Ｉｃｅｌｌが通過する。たとえば、このメモリセル電流Ｉｃｅｌｌを所定の基準電流Ｉｒｅｆ（図示せず）と比較することにより、ＭＴＪメモリセルから記憶データを読出すことができる。
【００２０】
このようにトンネル磁気抵抗素子ＴＭＲは、印加されるデータ書込磁界によって書換可能な磁化方向に応じてその電気抵抗が変化するので、トンネル磁気抵抗素子ＴＭＲの電気抵抗ＲｍａｘおよびＲｍｉｎと、記憶データのレベル（“１”および“０”）とそれぞれ対応付けることによって、不揮発的なデータ記憶を実行することができる。
【００２１】
【発明が解決しようとする課題】
このように、ＭＲＡＭデバイスにおいては、記憶データレベルの違いに対応したトンネル磁気抵抗素子ＴＭＲでの接合抵抗差である電気抵抗差ΔＲ＝（Ｒｍａｘ−Ｒｍｉｎ）を利用してデータ記憶が実行される。すなわち、選択メモリセルを通過するメモリセル電流の検知に基づいてデータ読出が実行される。
【００２２】
データ読出には、このようなメモリセル電流と比較される基準電流を生成するためのリファレンスセルが、データ記憶を実行するための正規メモリセルとは別に設けられる。すなわち、このようなリファレンスセルは、ＭＴＪメモリセルの２種類の電気抵抗ＲｍａｘおよびＲｍｉｎの中間値を有するように設計される。
【００２３】
データ読出時には、選択メモリセルを含むメモリセル電流の電流経路（以下、「メモリセル電流経路」とも称する）と、リファレンスセルを含む基準電流の電流経路（以下、「基準電流経路」とも称する）とが設けられ、それぞれの通過電流の比較に基づいてデータ読出が実行される。
【００２４】
一般的には、トンネル磁気抵抗素子の電気抵抗は数十ＫΩレベルであり、データ読出時にはトンネル磁気抵抗素子の両端に０．５Ｖ程度の低電圧を印加することによって、２０μＡ程度のメモリセル電流が発生する。この場合に、上記の電気抵抗差ΔＲによって生じる電流差は数μＡ程度であるので、選択メモリセルとリファレンスセルとの間の電気抵抗差の検知は、高感度の電流比較が必要とされる。
【００２５】
したがって、これらの２つの電流経路において、選択メモリセルおよびリファレンスセルを除く経路部分の電気抵抗（以下、「経路抵抗」とも称する）が大きく異なれば、選択メモリセルおよびリファレンスセルの電気抵抗差を精度よく読出すことができなくなってしまい、データ読出精度が低下してしまう。
【００２６】
一般的に、ＭＲＡＭデバイスにおいては、ＭＴＪメモリセルは行列状に集積配置されるため、アドレス選択結果によって示される選択メモリセルの位置に依存して、少なくともメモリセル電流経路は変化する。したがって、アドレス選択結果に依存して、メモリセル電流経路および基準電流経路の間で、経路抵抗の差が変化しないように考慮する必要がある。なお、このような問題点は、ＭＲＡＭデバイスのみならず、記憶データのレベルに応じて電気抵抗値が変化するメモリセルを備えた記憶装置に共通する。
【００２７】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、リファレンスセルと選択メモリセルとの電気抵抗差に基づいたデータ読出を行なう記憶装置において、データ読出マージンの向上を図ることである。
【００２８】
【課題を解決するための手段】
この発明に従う記憶装置は、各々が記憶データに応じて２つのレベルの電気抵抗の一方を有する複数のメモリセルと、各々が複数のメモリセルのうちのデータ読出時の選択メモリセルの比較対象として設けられる複数の参照セルとが行列状に配置されたメモリアレイを備える。複数の参照セルは、行および列の一方に沿って、行および列の他方を複数のメモリセルと共有するように配置される。記憶装置は、行にそれぞれ対応して配置され、選択行において活性化される複数のワード線と、列にそれぞれ対応して配置される複数のデータ線と、行および列の一方にそれぞれ対応して配置され、各々が固定電圧を供給する複数のソース線とをさらに備える。複数のメモリセルの各々は、複数のデータ線の対応する１本と複数のソース線の対応する１本との間に直列に接続された、記憶データに応じて電気抵抗が変化する記憶素子および対応するワード線の活性化に応答してオンするアクセス素子を含み、複数のデータ線は、データ読出時に、複数のメモリセルのうちの、データ読出対象に選択された選択メモリセルと接続される第１のデータ線と、データ読出時に、複数の参照セルのうちの、選択メモリセルとの間で行および列の他方を共有する選択参照セルと接続される第２のデータ線とを含む。記憶装置は、データ読出時に第１および第２のデータ線を固定電圧と異なる電圧と結合して、選択メモリセルおよび選択参照セルをそれぞれ通過する第１および第２の電流経路を形成させるデータ読出回路をさらに備え、データ読出回路は、第１および第２の電流経路の電気抵抗差に基いて、選択メモリセルから記憶データを読出す。
【００２９】
好ましくは、複数のデータ線の単位長当たりの電気抵抗は、複数のソース線の単位長当たりの電気抵抗よりも小さい。
【００３０】
さらに好ましくは、複数のデータ線は、金属配線によって形成され、複数のソース線は、半導体基板上に、行および列の一方に延在して設けられた不純物拡散層によって形成される。
【００３１】
また好ましくは、記憶装置は、メモリアレイに隣接する領域において、行および列の他方に沿って配置される固定電圧配線をさらに備え、複数のソース線の各々は、固定電圧配線と電気的に結合される。
【００３２】
あるいは好ましくは、固定電圧配線の単位長当たりの電気抵抗は、複数のソース線の単位長当たりの電気抵抗よりも小さい。
【００３３】
さらに好ましくは、記憶装置は、メモリアレイに隣接する領域において、行に沿って配置される第１および第２のデータバスをさらに備える。データ読出時において、第１および第２のデータ線は、第１および第２のデータバスを介してデータ読出回路と電気的に接続され、固定電圧配線の単位長当たりの電気抵抗は、複数のデータ線およびデータバスのうちの、固定電圧配線と同じ方向に配置される一方の単位長当たりの電気抵抗と同等に設計される。
【００３４】
この発明の他の構成に従う記憶装置は、各々が記憶データに応じて２つのレベルの電気抵抗の一方を有する複数のメモリセルと、各々が複数のメモリセルのうちのデータ読出時の選択メモリセルの比較対象として設けられる複数の参照セルとが行列状に配置されたメモリアレイを備え、複数の参照セルは、行に沿って、列を複数のメモリセルと共有するように配置される。記憶装置は、行にそれぞれ対応して配置され、選択行において活性化される複数のワード線と、列にそれぞれ対応して配置される複数のデータ線と、列にそれぞれ対応して配置され、各々が固定電圧を供給する複数のソース線とをさらに備える。複数のメモリセルの各々は、複数のデータ線の対応する１本と複数のソース線の対応する１本との間に直列に接続された、記憶データに応じて電気抵抗が変化する記憶素子および対応するワード線の活性化に応答してオンするアクセス素子とを含み、複数のデータ線は、データ読出時に、複数のメモリセルのうちの、データ読出対象に選択された選択メモリセルと接続される第１のデータ線と、データ読出時に、複数の参照セルのうちの、選択メモリセルとの間で列を共有する選択参照セルと接続される第２のデータ線とを含む。記憶装置は、データ読出時に第１および第２のデータ線を固定電圧と異なる電圧と結合して、選択メモリセルおよび選択参照セルをそれぞれ通過する第１および第２の電流経路を形成させるデータ読出回路をさらに備え、データ読出回路は、第１および第２の電流経路の電気抵抗差に基いて、選択メモリセルから記憶データを読出し、複数のデータ線の単位長当たりの電気抵抗は、複数のソース線の単位長当たりの電気抵抗と同等に設計される。
【００３５】
この発明のさらに他の構成に従う記憶装置は、各々が記憶データに応じて２つのレベルの電気抵抗の一方を有する複数のメモリセルと、各々が複数のメモリセルのうちのデータ読出時の選択メモリセルの比較対象として設けられる複数の参照セルとが行列状に配置されたメモリアレイを備え、複数の参照セルは、列に沿って、行を複数のメモリセルと共有するように配置される。記憶装置は、行にそれぞれ対応して配置され、選択行において活性化される複数のワード線と、列にそれぞれ対応して配置される複数のデータ線と、行にそれぞれ対応して配置され、各々が固定電圧を供給する複数のソース線とをさらに備える。複数のメモリセルの各々は、複数のデータ線の対応する１本と複数のソース線の対応する１本との間に直列に接続された、記憶データに応じて電気抵抗が変化する記憶素子および対応するワード線の活性化に応答してオンするアクセス素子とを含み、複数のデータ線は、データ読出時に、複数のメモリセルのうちの、データ読出対象に選択された選択メモリセルと接続される第１のデータ線と、データ読出時に、複数の参照セルのうちの、選択メモリセルとの間で行を共有する選択参照セルと接続される第２のデータ線とを含む。記憶装置は、メモリアレイに隣接する領域に行に沿って配置され、データ読出時に第１および第２のデータ線と電気的に接続される第１および第２のデータバスと、データ読出時に第１および第２のデータバスを固定電圧と異なる電圧と結合して、選択メモリセルおよび選択参照セルをそれぞれ通過する第１および第２の電流経路を形成させるデータ読出回路をさらに備える。データ読出回路は、第１および第２の電流経路の電気抵抗差に基いて、選択メモリセルから記憶データを読出し、複数のソース線の単位長当たりの電気抵抗は、第１および第２のデータ線の単位長当たりの電気抵抗と同等に設計される。
【００３６】
好ましくは、データ読出時において、第１の電流経路から選択メモリセルを除いた部分の電気抵抗は、第２の電流経路から選択参照セルを除外した部分の電気抵抗と均衡する。
【００３７】
また好ましくは、記憶素子は、複数の磁性体膜を有し、複数の磁性体膜のうちの少なくとも１つは、記憶データに応じた方向に磁化される。
【００３８】
あるいは好ましくは、データ読出時に、第１および第２のデータ線は、固定電圧と異なる共通の電圧と結合され、データ読出回路は、第１および第２のデータ線の通過電流差に基づいて、選択メモリセルから記憶データを読出す。
【００３９】
また好ましくは、データ読出時に、第１および第２のデータ線は、同一の電流を供給され、データ読出回路は、第１および第２のデータ線の電圧差に基づいて、選択メモリセルから記憶データを読出す。
【００４０】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中における同一符号は同一または相当部分を示すものとする。
【００４１】
［実施の形態１］
図１は、本発明の実施の形態に従うＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【００４２】
ＭＲＡＭデバイス１は、本願発明に従う記憶装置の代表例として示される。なお、以下の説明で明らかになるように、本願発明の適用は、ＭＲＡＭデバイスに限定されるものではなく、記憶データのレベルに応じて電気抵抗値が変化するメモリセルを備えた記憶装置に広く適用することができる。
【００４３】
図１を参照して、ＭＲＡＭデバイス１は、外部からの制御信号ＣＭＤおよびアドレス信号ＡＤＤに応答してランダムアクセスを行ない、書込データＤＩＮの入力および読出データＤＯＵＴの出力を実行する。
【００４４】
ＭＲＡＭデバイス１は、制御信号ＣＭＤに応答してＭＲＡＭデバイス１の全体動作を制御するコントロール回路５と、行列状に配置されたＭＴＪメモリセルＭＣを含むメモリアレイ１０とを備える。
【００４５】
メモリアレイ１０においては、ＭＴＪメモリセルの行（以下、単に「メモリセル行」とも称する）にそれぞれ対応して、リードワード線ＲＷＬおよびディジット線ＤＬが配置され、ＭＴＪメモリセルの列（以下、単に「メモリセル列」と称する）にそれぞれ対応して、ビット線ＢＬが配置される。あるいは、折返し型ビット線構成とするために、各メモリセル列に対応して、ビット線ＢＬおよび／ＢＬから構成されるビット線対ＢＬＰを配置する構成としてもよい。図１においては、代表的に示される１個のＭＴＪメモリセルＭＣと、これに対応するリードワード線ＲＷＬ、ディジット線ＤＬ、およびビット線ＢＬ（またはビット線対ＢＬＰ）の配置が示される。
【００４６】
ＭＲＡＭデバイス１は、アドレス信号によって示されるロウアドレスＲＡをデコードして、メモリアレイ１０における行選択を実行するための行デコーダ２０と、アドレス信号ＡＤＤによって示されるコラムアドレスＣＡをデコードして、メモリアレイ１０における列選択を実行するための列デコーダ２５と、読出／書込制御回路３０および３５とをさらに備える。
【００４７】
読出／書込制御回路３０および３５は、メモリアレイ１０に対してデータ書込動作を行なうための回路群、およびメモリアレイ１０からデータ読出を行なうための回路群を総称したものである。
【００４８】
ディジット線ＤＬは、メモリアレイ１０を挟んで行デコーダ２０と反対側の領域において、所定電圧Ｖｓｓ（たとえば、接地電圧）と結合される。
【００４９】
図２は、メモリアレイおよびその周辺回路の実施の形態１に従う構成を説明する回路図である。
【００５０】
図２を参照して、メモリアレイ１０は、ｎ行×ｍ列（ｎ，ｍ：自然数）に配列される複数のＭＴＪメモリセルＭＣを有する。なお、以下においては、ＭＴＪメモリセルを単にメモリセルとも称する。
【００５１】
メモリセル行にそれぞれ対応してリードワード線ＲＷＬ１〜ＲＷＬｎ、ディジット線ＤＬ１〜ＤＬｎおよびソース線ＳＬ１〜ＳＬｎが配置される。メモリセル列にそれぞれ対応して、相補のビット線ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍが設けられる。
【００５２】
ソース線ＳＬ１〜ＳＬｎの各々は、両端を接地配線ＧＬ１およびＧＬ２と接続されて、メモリセルＭＣへ接地電圧ＧＮＤを供給する。なお、以下においては、リードワード線ＲＷＬ１〜ＲＷＬｎ、ディジット線ＤＬ１〜ＤＬｎ、ビット線ＢＬ１〜ＢＬｍ，／ＢＬ１〜／ＢＬｍおよびソース線ＳＬ１〜ＳＬｎを総称して、リードワード線ＲＷＬ、ディジット線ＤＬ、ビット線ＢＬ，／ＢＬおよびソース線ＳＬとも表記する。また、信号、信号線およびデータの２値的な高電圧状態（たとえば電源電圧Ｖｃｃ）および低電圧状態（たとえば接地電圧ＧＮＤ）を、「Ｈレベル」および「Ｌレベル」ともそれぞれ称することとする。
【００５３】
各メモリセルＭＣは、図１６に示したのと同様に構成され、対応するビット線ＢＬまたは／ＢＬとソース線ＳＬとの間に直列に接続されたトンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタＡＴＲを有する。アクセストランジスタＡＴＲのゲートは対応するリードワード線ＲＷＬと接続されている。トンネル磁気抵抗素子ＴＭＲは、記憶データ（“１”もしくは“０”）に応じた方向に磁化されて、電気抵抗ＲｍａｘおよびＲｍｉｎのいずれかを有する。なお、トンネル磁気抵抗素子ＴＭＲに相当する部分について、記憶データのレベルに応じて電気抵抗が変化する他の素子によって置換することも可能である。
【００５４】
各メモリセルの電気抵抗は、厳密には、トンネル磁気抵抗素子ＴＭＲ、アクセストランジスタＡＴＲのオン抵抗、およびその他の寄生抵抗の和であるが、トンネル磁気抵抗素子ＴＭＲ以外の抵抗分は記憶データによらず一定であるので、以下においては、記憶データに応じた２種類の正規メモリセルの電気抵抗についても、ＲｍａｘおよびＲｍｉｎで示し、両者の差をΔＲ（すなわち、ΔＲ＝Ｒｍａｘ−Ｒｍｉｎ）と示すものとする。
【００５５】
メモリセルＭＣは、１行ごとにビット線ＢＬ１〜ＢＬｍおよび／ＢＬ１〜／ＢＬｍのいずれか一方と結合される。奇数行（たとえば第１行）に属するメモリセルＭＣは、ビット線ＢＬ１〜ＢＬｍと結合され、偶数行（たとえば第２行）に属するメモリセルＭＣは、ビット線／ＢＬ１〜／ＢＬｍと接続される。
【００５６】
メモリアレイ１０には、さらに、２個のリファレンスセル行を形成するように行方向に沿って配置された２ｍ個のリファレンスセルＲＭＣが配置される。これらのリファレンスセルＲＭＣは、ビット線ＢＬ１，／ＢＬ１，…，／ＢＬｍとそれぞれ接続される。２個のリファレンスセル行にそれぞれ対応して、ダミーリードワード線ＤＲＷＬ０，ＤＲＷＬ１と、ソース線ＳＬｄ０，ＳＬｄ１とが、リードワード線ＲＷＬおよびソース線ＳＬと同様に、行方向に沿って設けられる。以下においては、ダミーリードワード線ＤＲＷＬ０，ＤＲＷＬ１およびソース線ＳＬｄ０，ＳＬｄ１を総称する場合には、ダミーリードワード線ＤＲＷＬおよびソース線ＳＬｄと表記することとする。ソース線ＳＬｄは、ソース線ＳＬと同様に、両端を接地配線ＧＬ１およびＧＬ２と接続されて、リファレンスセルＲＭＣへ接地電圧ＧＮＤを供給する。
【００５７】
各リファレンスセルＲＭＣは、対応するビット線ＢＬまたは／ＢＬと、対応するソース線ＳＬｄとの間に直列に接続される、基準抵抗ＴＭＲｒおよびアクセス素子ＡＴＲｒとを有する。アクセス素子ＡＴＲｒは、ＭＴＪメモリセル中のアクセストランジスタＡＴＲと同様に、電界効果型トランジスタで形成され、そのゲートは、ダミーリードワード線ＤＲＷＬ０およびＤＲＷＬ１の対応する一方と接続される。
【００５８】
リファレンスセルＲＭＣの電気抵抗は、各メモリセルＭＣの２種類の電気抵抗ＲｍａｘおよびＲｍｉｎの中間レベル、好ましくは（Ｒｍａｘ＋Ｒｍｉｎ）／２に設計される。たとえば、基準抵抗ＴＭＲｒをＭＴＪメモリセルＭＣ内のトンネル磁気抵抗素子ＴＭＲと同様の設計とし、かつ電気抵抗Ｒｍｉｎに対応する記憶データを予め書込んだ上で、アクセス素子ＡＴＲｒを構成するトランジスタのサイズをアクセストランジスタＡＴＲと異ならせたり、アクセス素子ＡＴＲｒのゲート電圧、すなわちダミーリードワード線ＤＲＷＬのＨレベル電圧を、リードワード線ＲＷＬとは異なるレベルに設定することにより、このような特性のリファレンスセルが実現される。
【００５９】
なお、リファレンスセルＲＭＣの記憶データは書換える必要がないため、図２に示された、リファレンスセル行にそれぞれ対応して設けられたディジット線ＤＬｄ０およびＤＬｄ１の配置は必要ではないが、これらのディジット線を設けることにより、メモリアレイ１０端部での形状パターンの連続性を確保して、メモリアレイ１０内における製造寸法・形状の仕上りのばらつきを減少させることができる。
【００６０】
リファレンスセルＲＭＣは、ダミーリードワード線ＤＲＷＬ０およびＤＲＷＬ１のいずれか一方によって選択される。ダミーリードワード線ＤＲＷＬ０によって選択されるリファレンスセル群において、アクセス素子ＡＴＲｒは、ダミーリードワード線ＤＲＷＬ０の活性化に応答してオンする。ダミーリードワード線ＤＲＷＬ０は、偶数行が選択メモリセルを含む場合に、選択行のリードワード線ＲＷＬとともに活性化される。したがって、偶数行の選択時には、ビット線／ＢＬ１〜／ＢＬｍとソース線ＳＬとの間にトンネル磁気抵抗素子ＴＭＲが電気的にそれぞれ結合される一方で、ビット線ＢＬ１〜ＢＬｍとソース線ＳＬｄ０との間に基準抵抗ＴＭＲｒが電気的にそれぞれ結合される。
【００６１】
一方、ダミーリードワード線ＤＲＷＬ１によって選択される残りのリファレンスセル群において、アクセス素子ＡＴＲｒは、ダミーリードワード線ＤＲＷＬ１の活性化に応答してオンする。ダミーリードワード線ＤＲＷＬ１は、奇数行が選択メモリセルを含む場合に、選択行のリードワード線ＲＷＬとともに活性化される。したがって、奇数行の選択時には、ビット線ＢＬ１〜ＢＬｍとソース線ＳＬとの間にトンネル磁気抵抗素子ＴＭＲが電気的にそれぞれ結合される一方で、ビット線／ＢＬ１〜／ＢＬｍとソース線ＳＬｄ１との間に基準抵抗ＴＭＲｒが電気的にそれぞれ結合される。
【００６２】
図３は、メモリセルＭＣおよびリファレンスセルＲＭＣ周辺の構造を示す断面図である。
【００６３】
図３を参照して、半導体基板ＳＵＢ上に形成されたアクセストランジスタＡＴＲ（またはアクセス素子ＡＴＲｒ）は、不純物領域１１０および１２０と、ゲート１３０とを有する。不純物領域１１０は、接地電圧ＧＮＤと電気的に結合される。したがって、以下においては不純物領域１１０をソース領域と称し、不純物領域１２０をドレイン領域とも称することとする。
【００６４】
同一のメモリセル行に属するアクセストランジスタＡＴＲのソース領域１１０は、互いに電気的に結合される。すなわち、ソース領域１１０に相当する不純物領域は、メモリアレイ１０上に行方向に沿って延在するように配置され、図２に示したソース線ＳＬ（またはソース線ＳＬｄ）を形成する。既に説明したようにソース線ＳＬ，ＳＬｄは、メモリアレイ１０に隣接する領域において、接地配線ＧＬ１およびＧＬ２によって接地電圧ＧＮＤと結合されている。
【００６５】
ドレイン領域１２０は、金属配線層Ｍ１およびコンタクトホールに形成された金属膜１４０によって、導電性のストラップ１５０を介してトンネル磁気抵抗素子ＴＭＲと結合される。トンネル磁気抵抗素子ＴＭＲの下層側には、近接する金属配線層Ｍ１にディジット線ＤＬが設けられ、トンネル磁気抵抗素子ＴＭＲの上層側には、金属配線層Ｍ２にビット線ＢＬが形成される。ビット線ＢＬはトンネル磁気抵抗素子ＴＭＲと電気的に結合されている。
【００６６】
リードワード線ＲＷＬは、行方向に延在して設けられるポリシリコン配線として設けられるのが一般的である。当該ポリシリコン配線によって、同一のメモリセル行に属するアクセストランジスタＡＴＲのゲート１３０同士は、電気的に結合される。
【００６７】
このように、データ書込電流を流すディジット線ＤＬおよびビット線ＢＬは比較的電気抵抗の小さい金属配線を形成する一方で、データ書込電流を流す必要のないソース線ＳＬおよびリードワード線ＲＷＬを、金属配線を用いずに形成することによって、メモリセルＭＣおよびリファレンスセルＲＭＣの構成に必要な金属配線層数を削減して、セルの小型化を図ることができる。この結果、メモリアレイの小面積化による装置の小型化が可能となる。
【００６８】
次に、メモリアレイ１０周辺の構成について説明する。
再び図２を参照して、メモリアレイ１０の周辺において、各メモリセル行に対応して、電源電圧Ｖｃｃとディジット線ＤＬの一端との間に設けられたディジット線ドライバ４１が設けられる。ディジット線ドライバ４１は、たとえばＮチャネルＭＯＳトランジスタで構成される。ディジット線ドライバ４１のゲートには、対応するメモリセル行が選択されたときにＨレベルに活性化されるデコード信号を受ける。
【００６９】
この結果、選択行のディジット線ＤＬは、ディジット線ドライバ４１のターンオンに応答して、その一端および他端を電源電圧Ｖｃｃおよび接地電圧ＧＮＤとそれぞれ接続される。この結果、選択行のディジット線ＤＬに、電源電圧Ｖｃｃから接地電圧ＧＮＤに向かう所定方向のデータ書込電流を流すことができる。当該所定方向のデータ書込電流によって、対応するメモリセルにおいては、磁化困難軸（ＨＡ）方向に沿ったデータ書込磁界が作用する。
【００７０】
メモリアレイ１０に隣接する領域に、データバス対ＤＢＰ１を構成するデータバスＤＢ１，／ＤＢ１と、データバス対ＤＢＰ２を構成するデータバスＤＢ２，／ＤＢ２とが行方向に沿って配置される。データバス対ＤＢＰ１およびＤＢＰ２は、メモリアレイ１０を挟んで互いに反対側の領域に配置される。
【００７１】
さらに、メモリセル列のそれぞれに対応して、コラム選択線ＣＳＬ１〜ＣＳＬｍ、コラム選択ゲートＣＳＧ１，／ＣＳＧ１〜ＣＳＧｍ，／ＣＳＧｍが設けられ、ビット線ＢＬおよび／ＢＬの各々に対応してプリチャージトランジスタ６７が設けられる。
【００７２】
列デコーダ２５は、コラムアドレスＣＡのデコード結果、列選択結果に応じてコラム選択線ＣＳＬ１〜ＣＳＬｍのうちの、列選択結果に対応する１本を選択状態（Ｈレベル）に活性化する。
【００７３】
コラム選択ゲートＣＳＧ１，／ＣＳＧ１〜ＣＳＧｍ，／ＣＳＧｍは、図１に示した読出／書込制御回路３０に相当する領域に設けられる。コラム選択ゲートＣＳＧ１〜ＣＳＧｍは、ビット線ＢＬ１〜ＢＬｍとデータバスＤＢ１との間にそれぞれ配置される。コラム選択ゲートＣＳＧ１〜ＣＳＧｍの各々は、コラム選択線ＣＳＬ１〜ＣＳＬｍのうちの対応する１本の活性化に応答して、データバスＤＢ１と対応するビット線ＢＬとを接続する。
【００７４】
同様に、コラム選択ゲート／ＣＳＧ１〜／ＣＳＧｍは、ビット線／ＢＬ１〜／ＢＬｍとデータバス／ＤＢ１との間にそれぞれ配置される。コラム選択ゲート／ＣＳＧ１〜／ＣＳＧｍの各々は、コラム選択線ＣＳＬ１〜ＣＳＬｍのうちの対応する１本の活性化に応答して、データバス／ＤＢ１と対応するビット線／ＢＬとを接続する。
【００７５】
プリチャージトランジスタ６７は、読出／書込制御回路３５に相当する領域に設けられ、プリチャージ電圧Ｖｐｃと各ビット線ＢＬ，／ＢＬとの間に電気的に結合される。プリチャージトランジスタ６７は、プリチャージ信号φＰＲに応答してオンする。たとえば、プリチャージ電圧Ｖｐｃとして接地電圧ＧＮＤを用いることができる。
【００７６】
プリチャージ信号φＰＲは、ＭＲＡＭデバイス１のスタンバイ期間と、ＭＲＡＭデバイス１のアクティブ期間内におけるデータ書込動作およびデータ読出動作の前後等において、各ビット線ＢＬ，／ＢＬをプリチャージするために活性化される。一方、ＭＲＡＭデバイスのアクティブ期間におけるデータ書込およびデータ読出動作時においては、プリチャージ信号φＰＲはＬレベルに非活性化される。これに応答して、各ビット線ＢＬ，／ＢＬは、プリチャージ電圧Ｖｐｃ（接地電圧ＧＮＤ）と切離される。
【００７７】
ビット線ＢＬ１〜ＢＬｍの両端にそれぞれ対応して、ビット線ドライバＢＤＶａ１〜ＢＤＶａｍおよびＢＤＶｂ１〜ＢＤＶｂｍがそれぞれ設けられる。ビット線ドライバＢＤＶａ１〜ＢＤＶａｍは、図１に示した読出／書込制御回路３０に属し、各々の構成は同様である。ビット線ドライバＢＤＶｂ１〜ＢＤＶｂｍは、図１に示した読出／書込制御回路３５に属し、各々の構成は同様である。ここでは代表的にビット線ドライバＢＤＶａ１，ＢＤＶｂ１の構成について説明する。
【００７８】
ビット線ドライバＢＤＶａ１は、電源電圧Ｖｃｃとビット線ＢＬ１の一端側（列デコーダ２５側）との間に接続されたトランジスタ５１と、ビット線ＢＬ１の一端側と接地電圧ＧＮＤとの間に接続されたトランジスタ５２と、トランジスタ５１および５２のゲート電圧をそれぞれ制御するための論理ゲート５３および５５とを有する。トランジスタ５１および５２は、たとえばＮチャネルＭＯＳトランジスタによって構成される。
【００７９】
論理ゲート５３は、データバスＤＢ１、データ書込時にＨレベルに設定される制御信号ＷＥおよびコラム選択線ＣＳＬ１の３つの電圧レベル間のＡＮＤ論理演算結果をトランジスタ５１のゲートに出力する。論理ゲート５５は、データバスＤＢ１の反転レベル、制御信号ＷＥおよびコラム選択線ＣＳＬ１の３つの電圧レベル間のＡＮＤ論理演算結果をトランジスタ５２のゲートに出力する。
【００８０】
これに対して、ビット線ドライバＢＤＶｂ１は、電源電圧Ｖｃｃとビット線ＢＬ１の他端側（列デコーダ２５の反対側）との間に接続されたトランジスタ６１と、ビット線ＢＬ１の他端側と接地電圧ＧＮＤとの間に接続されたトランジスタ６２と、トランジスタ６１および６２のゲート電圧をそれぞれ制御するための論理ゲート６３および６５とを有する。トランジスタ６１および６２は、たとえばＮチャネルＭＯＳトランジスタによって構成される。
【００８１】
論理ゲート６３は、データバスＤＢ２の反転レベル、制御信号ＷＥおよびコラム選択線ＣＳＬ１の３つの電圧レベル間のＡＮＤ論理演算結果をトランジスタ６１のゲートに出力する。論理ゲート６５は、データバスＤＢ２、制御信号ＷＥおよびコラム選択線ＣＳＬ１の３つの電圧レベル間のＡＮＤ論理演算結果をトランジスタ６２のゲートに出力する。
【００８２】
さらに、ビット線／ＢＬ１〜／ＢＬｍの両端にそれぞれ対応して、ビット線ドライバ／ＢＤＶａ１〜／ＢＤＶａｍおよび／ＢＤＶｂ１〜／ＢＤＶｂｍがそれぞれ設けられる。ビット線ドライバ／ＢＤＶａ１〜／ＢＤＶａｍは、図１に示した読出／書込制御回路３０に属し、各々の構成は同様である。ビット線ドライバ／ＢＤＶｂ１〜／ＢＤＶｂｍは、図１に示した読出／書込制御回路３５に属し、各々の構成は同様である。以下においては、ビット線ドライバＢＤＶａ１〜ＢＤＶａｍおよびＢＤＶｂ１〜ＢＤＶｂｍを総称してビット線ドライバＢＤＶａおよびＢＤＶｂｂとも称し、ビット線ドライバ／ＢＤＶａ１〜／ＢＤＶａｍおよび／ＢＤＶｂ１〜／ＢＤＶｂｍを総称して、ビット線ドライバ／ＢＤＶａおよび／ＢＤＶｂとも称する。
【００８３】
ビット線ドライバ／ＢＤＶａは、ビット線ドライバＢＤＶａと比較して、論理ゲートへの入力の１つがデータバスＤＢ１ではなくデータバス／ＤＢ１となる点のみが異なる。同様に、ビット線ドライバ／ＢＤＶｂは、ビット線ドライバＢＤＶｂと比較して、論理ゲートへの入力の１つがデータバスＤＢ２ではなくデータバス／ＤＢ２となる点のみが異なる。
【００８４】
データ書込時において、データバスＤＢ１および／ＤＢ１は、図示しないデータ書込回路によって、書込データＤＩＮに応じて、異なる電圧（たとえば電源電圧Ｖｃｃおよび接地電圧ＧＮＤ）の一方ずつに駆動される。データバスＤＢ２および／ＤＢ２の電圧も同様に相補なレベルへ駆動される。なお、データバスＤＢ１とＤＢ２とは同じ電圧に駆動され、／ＤＢ１および／ＤＢ２も同じ電圧に駆動される。
【００８５】
たとえば、書込データが“１”のときには、データバスＤＢ１およびＤＢ２が電源電圧Ｖｃｃ（Ｈレベル）へ駆動され、データバス／ＤＢ１および／ＤＢ２が接地電圧ＧＮＤ（Ｌレベル）へ駆動される。これに対して、書込データが“０”のときには、データバス／ＤＢ１および／ＤＢ２が電源電圧Ｖｃｃ（Ｈレベル）へ駆動され、データバスＤＢ１およびＤＢ２が接地電圧ＧＮＤ（Ｌレベル）へ駆動される。
【００８６】
このような構成とすることにより、データ書込時においては、選択列のビット線ＢＬおよび／ＢＬに、互いに反対方向の電流が流される。これらの電流の方向は、データバスＤＢ１，ＤＢ２および／ＤＢ１，／ＤＢ２の電圧レベル、すなわち書込データＤＩＮのレベルに応じて制御される。
【００８７】
具体的には、Ｈレベルデータの書込時（ＤＩＮ＝“１”）には、選択列のビット線ＢＬには、ビット線ドライバＢＤＶａからＢＤＶｂに向かう方向にデータ書込電流が流され、ビット線／ＢＬにはビット線ドライバ／ＢＤＶｂから／ＢＤＶａに向かう方向にデータ書込電流が流される。これに対して、Ｌレベルデータの書込時（ＤＩＮ＝“０”）には、選択列のビット線ＢＬおよび／ＢＬには、Ｈレベルデータの書込時とそれぞれ反対方向にデータ書込電流が流される。このような書込データＤＩＮに応じた方向のデータ書込電流によって、対応するメモリセルにおいては、磁化容易軸（ＥＡ）方向に沿ったデータ書込磁界が作用する。
【００８８】
この結果、選択メモリセルに対しては、選択行のディジット線ＤＬからの磁化困難軸に沿った磁界と、選択列のビット線ＢＬ，／ＢＬからの書込データＤＩＮに応じた方向の磁化容易軸に沿った磁界との両方が作用するので、当該選択メモリセルにおいて、トンネル磁気抵抗素子ＴＭＲは書込データＤＩＮのレベルに応じた方向に磁化される。
【００８９】
データ読出時においては、選択行のリードワード線ＲＷＬおよび選択列のコラム選択線ＣＳＬが活性化される。図２においては、一例として、リードワード線ＲＷＬ２およびコラム選択線ＣＳＬ１が活性化されるものとする。偶数行のリードワード線ＲＷＬ２が活性化されるので、これに対応してダミーリードワード線ＤＲＷＬ０が活性化され、ＤＲＷＬ１は非活性化される。この結果、選択メモリセルＭＣ♯は、ビット線／ＢＬ１およびソース線ＳＬ２の間に接続され、選択されたリファレンスセル（以下、「選択リファレンスセル」とも称する）は、ビット線ＢＬ１およびソース線ＳＬｄ０の間に接続される。
【００９０】
コラム選択線ＣＳＬ１の活性化に応答して、選択列に対応するビット線ＢＬ１および／ＢＬ１は、データバスＤＢ１および／ＤＢ１を介して、選択メモリセルから記憶データを読出すためのセンスアンプ（データ読出回路）７０と接続される。
【００９１】
以上説明した、リファレンスセルを備えたＭＲＡＭデバイス１におけるデータ書込およびデータ読出動作を図４および５を用いて説明する。
【００９２】
図４を参照して、データ書込時については、選択メモリセルＭＣ♯に対するデータ書込の動作波形が示される。
【００９３】
データ書込時においては、各リードワード線ＲＷＬおよびダミーリードワード線ＤＲＷＬはＬレベル（接地電圧ＧＮＤ）に非活性化され、選択行のディジット線ＤＬおよび選択列のコラム選択線ＣＳＬが活性化される（図示せず）。
【００９４】
これにより、選択行のディジット線ＤＬおよび選択列のビット線ＢＬ，／ＢＬには、一定方向のデータ書込電流Ｉｐおよび書込データに応じた方向のデータ書込電流±Ｉｗがそれぞれ供給される。この結果、選択行のディジット線および選択列のビット線の交点に位置する選択メモリセルＭＣ♯に対して、データ書込が実行される。なお、既に説明したように、リファレンスセルＲＭＣに対するデータ書込は、実動作時には不要である。
【００９５】
データ読出時においては、選択行に対応するリードワード線ＲＷＬ、および対応するダミーリードワード線ＤＲＷＬが、Ｈレベルに活性化される。一方、各ディジット線ＤＬは、非活性化されて電流は流されない。また、図示しないが、選択列のコラム選択線ＣＳＬが活性化される。
【００９６】
リードワード線ＲＷＬおよびダミーリードワード線ＤＲＷＬのＨレベル電圧は、リファレンスセルの構成に応じて設定される。たとえば、基準抵抗ＴＭＲｒを電気抵抗ＲｍａｘおよびＲｍｉｎの中間的な抵抗で形成する場合には、リードワード線ＲＷＬおよびダミーリードワード線ＤＲＷＬのＨレベル電圧は、同一レベル（ＶＤＷＬ＝Ｖｃｃ）とすればよい。これに対して、基準抵抗ＴＭＲｒをトンネル磁気抵抗素子ＴＭＲと同様に設計し、電気抵抗Ｒｍｉｎに対応する方向に磁化する場合には、アクセス素子ＡＴＲｒのオン抵抗をアクセストランジスタＡＴＲのオン抵抗よりも大きくする必要があるので、ダミーリードワード線ＤＲＷＬのＨレベル電圧ＶＤＷＬは、リードワード線ＲＷＬのＨレベル電圧（Ｖｃｃ）よりも低く設定される。
【００９７】
すでに説明したように、たとえば、偶数行が選択されたデータ読出時には、データバスＤＢ１および／ＤＢ１は、選択メモリセルＭＣ♯および選択リファレンスセルＲＭＣ♯をそれぞれ介して接地電圧ＧＮＤへプルダウンされる。センスアンプ７０は、データバスＤＢ１および／ＤＢ１を介して、選択列のビット線ＢＬおよび／ＢＬの各々を接地電圧ＧＮＤと異なる所定電圧Ｖｒｅｆと接続する。所定電圧Ｖｒｅｆは、トンネル磁気抵抗素子ＴＭＲの特性、たとえば、トンネル膜の信頼性や接合抵抗差ΔＲ（＝Ｒｍａｘ−Ｒｍｉｎ）の現われやすさを考慮して、一般的には０．５Ｖ程度に設定される。
【００９８】
このとき、選択列のビット線ＢＬ，／ＢＬのうちの選択メモリセルＭＣ♯と接続された一方には、その記憶データに対応する２種類のレベルの一方がメモリセル電流Ｉｃｅｌｌとして流れる。一方、選択列のビット線ＢＬ，／ＢＬのうちの選択リファレンスセルＲＭＣ♯と接続された他方には、上記２種類のレベルの中間レベルを有する基準電流Ｉｒｅｆが流れる。したがって、センスアンプ７０は、メモリセル電流Ｉｃｅｌｌおよび基準電流Ｉｒｅｆの差を検知することによって、読出データＤＯＵＴを生成することができる。センスアンプ７０としては、電流差を増幅・検知するための一般的な構成が適用可能であるので、その詳細な回路構成については説明を省略する。
【００９９】
図５には、データ読出動作のバリエーションが示される。図５に示されたデータ読出動作においては、センスアンプ７０は、データバスＤＢ１および／ＤＢ１を介して、選択列のビット線ＢＬおよび／ＢＬの各々へ同一レベルの電流Ｉｓを供給する。これに応じて、選択列のビット線ＢＬ，／ＢＬのうちの選択メモリセルＭＣ♯と接続された一方には、その記憶データに対応する２種類の電気抵抗（Ｒｍａｘ，Ｒｍｉｎ）に応じた電圧Ｖ１またはＶ０が発生する。一方、選択列のビット線ＢＬ，／ＢＬのうちの選択リファレンスセルＲＭＣ♯と接続された他方には、電圧Ｖ１およびＶ０の中間レベルの電圧Ｖｒが生じる。
【０１００】
したがって、センスアンプ７０は、ビット線ＢＬおよび／ＢＬの電圧差を検知することによって、読出データＤＯＵＴを生成することができる。センスアンプ７０としては、電圧差を増幅・検知するための一般的な構成が適用可能であるので、その詳細な回路構成については説明を省略する。また、図５に示されたデータ書込動作については、図４と同様であるので説明は繰り返さない。
【０１０１】
図４および図５のいずれのデータ読出動作においても、センスアンプ７０は、メモリセル電流経路および基準電流経路の電気抵抗差に基づいてデータ読出を実行する。したがって、データ読出マージンを確保するためには、メモリセル電流経路および基準電流経路の電気抵抗差が、選択メモリセルおよび選択リファレンスセル間の電気抵抗差を明確に反映していることが必要である。たとえば、アドレス選択に依存して、選択メモリセルおよび選択リファレンスを除いた部分の経路抵抗が変化すると、データ読出マージンの低下を招いてしまう。なお、図４および図５に示された、データ読出時におけるビット線の通過電流Ｉｓ，Ｉｃｅｌｌ，Ｉｒｅｆは、データ書込時におけるビット線の通過電流±Ｉｗと比較してかなり小さいレベルである。
【０１０２】
次に、データ読出時におけるメモリセル電流経路および基準電流経路の経路抵抗を均衡させるための構成について説明する。
【０１０３】
再び図２を参照して、データ読出時にメモリセル電流は、センスアンプ７０〜データバス／ＤＢ１〜ビット線／ＢＬ１〜選択メモリセルＭＣ♯〜ソース線ＳＬ２〜接地配線ＧＬ１，ＧＬ２〜接地電圧ＧＮＤから構成されるメモリセル電流経路を流れる。これに対して、基準電流は、センスアンプ７０〜データバスＤＢ１〜ビット線ＢＬ１〜選択リファレンスセルＲＭＣ♯〜ソース線ＳＬｄ０〜接地配線ＧＬ１，ＧＬ２〜接地電圧ＧＮＤから構成される基準電流経路を流れる。
【０１０４】
図３で説明したように、これらのソース線ＳＬ２およびＳＬｄ０は、比較的電気抵抗の高い拡散層によって形成される。したがって、これらの電流経路から選択メモリセルＭＣ♯および選択リファレンスセルＲＭＣ♯をそれぞれ除いた経路抵抗は、ソース線ＳＬ（ＳＬ２）およびＳＬｄ上の電流経路長に応じて変化する。特に、メモリセル電流経路と基準電流経路との間で、ソース線ＳＬ（ＳＬ２）およびＳＬｄ上の電流経路長が大きく異なると、これらの電流経路間での経路抵抗に大きな差異を生じ、データ読出マージンを低下させてしまう。
【０１０５】
リファレンスセル行を設けた構成においては、選択メモリセルＭＣ♯および選択リファレンスセルＲＭＣ♯は同一メモリセル列に属するので、メモリセル電流経路および基準電流経路の間で、行方向に沿った配線上での経路長は、列選択結果にかかわらず自然に均衡する。
【０１０６】
したがって、実施の形態１に従う構成においては、ソース線ＳＬ，ＳＬｄとリファレンスセルとの配置方向を一致させることによって、メモリセル電流経路および基準電流経路の経路抵抗を、列選択結果にかかわらず均衡させている。すなわち、ソース線ＳＬ，ＳＬｄを行方向に沿って配置することにより、メモリセル電流経路および基準電流経路の間において、電気抵抗の大きいソース線ＳＬおよびＳＬｄ上の経路長を、列選択結果にかかわらず均衡させることができる。
【０１０７】
この結果、メモリセル電流経路および基準電流経路でのそれぞれの総電気抵抗の差が、選択メモリセルＭＣ♯と選択リファレンスセルＲＭＣ♯との電気抵抗差を明確に反映するため、アドレス選択結果に依存したデータ読出マージンの低下を防ぐことができる。
【０１０８】
なお、リファレンスセル行を設けた構成においては、メモリセル電流経路および基準電流経路の間で、列方向に沿った配線上での経路長は、行選択結果に依存して変化してしまう。しかしながら、列方向に沿って設けられるビット線ＢＬ，／ＢＬおよび接地配線ＧＬ１，ＧＬ２は、それぞれ低抵抗の金属配線で形成されるため、このような経路長差が、データ読出マージンに影響を与えるほどの経路抵抗差を生じる可能性は低い。
【０１０９】
あるいは、さらに望ましい構成として、列方向に沿って設けられるビット線ＢＬおよび接地配線ＧＬ１，ＧＬ２の各々を単位長当たりの電気抵抗が同等になるように設計すれば、メモリセル電流経路および基準電流経路の間での、行選択結果に依存した経路抵抗差を抑制して、データ読出マージンをさらに向上させることができる。単位長当たりの電気抵抗を同等にするためには、たとえば、ビット線ＢＬおよび接地配線ＧＬ１，ＧＬ２の各々を同一形状・同一材質で形成すればよい。
【０１１０】
さらに、図２に示されるように、接地配線ＧＬ１およびＧＬ２の一端ずつを、対称形となるように接地電圧ＧＮＤと結合することによって、メモリセル電流経路および基準電流経路を対称形とすることができるので、さらにデータ読出動作を安定化できる。
【０１１１】
図６には、接地配線ＧＬ１およびＧＬ２についての配置のアレンジが示される。
【０１１２】
図６（ａ）を参照して、接地配線ＧＬ１およびＧＬ２の両端のそれぞれを接地電圧ＧＮＤと接続する構成とすることもできる。このような構成としても、メモリセル電流経路および基準電流経路の間で、アドレス選択結果にかかわらず経路抵抗を均衡することができる。
【０１１３】
図６（ｂ）には、図２で示したと同様の構成、すなわち、接地配線ＧＬ１およびＧＬ２の一端ずつが対称的に接地電圧ＧＮＤと接続される構成が示される。
【０１１４】
あるいは、図６（ｃ）に示されるように、接地配線ＧＬ１およびＧＬ２の両端の同一側を接地電圧ＧＮＤと接続する構成としても、接地配線ＧＬ１，ＧＬ２上の電流経路長は、メモリセル電流経路および基準電流経路の間で異なるものの、電気抵抗の大きいソース線ＳＬ，ＳＬｄ上での電流経路長がバランスしているため、データ読出マージンが大きく低下することはない。
【０１１５】
したがって、リファレンスセルＲＭＣの配置方向とソース線ＳＬ，ＳＬｄの配置方向とを一致させていれば、図６（ｄ）に示されるように、メモリアレイ１０の一方側に接地配線ＧＬ１のみを配置してその一端側を接地電圧ＧＮＤと接続する簡易な構成としても、メモリセル電流経路および基準電流経路のそれぞれの経路抵抗を、アドレス選択結果にかかわらず均衡させて、データ読出マージンを確保することができる。なお、実施の形態１に従う構成は、図３に示される、ソース線ＳＬを拡散層として設けるメモリセル構造のみならず、ソース線ＳＬを金属配線として設けるメモリセル構造に対しても同様に適用することが可能である。
【０１１６】
［実施の形態２］
図７は、メモリアレイおよびその周辺回路の実施の形態２に従う構成を説明する回路図である。
【０１１７】
図７を参照して、実施の形態２に従う構成においては、実施の形態１に従う構成と比較して、複数のリファレンスセルＲＭＣが、リファレンスセル列を形成するように、列方向に沿って配置される点が異なる。複数のリファレンスセルＲＭＣは、複数のメモリセルＭＣと、メモリセル行をそれぞれ共有するように配置される。
【０１１８】
これに伴って、ビット線ＢＬ１〜ＢＬｍは、メモリセルＭＣのみと接続されることになる。これに対して、リファレンスセル列に対応してリファレンスビット線ＢＬｒｅｆが配置され、各リファレンスセルＲＭＣは、リファレンスビット線ＢＬｒｅｆとソース線ＳＬ１〜ＳＬｎの対応する１本の間に接続される。
【０１１９】
既に説明したように、リファレンスセルＲＭＣの記憶データは書換える必要がないため、リファレンスセルＲＭＣに対するデータ書込は必要ない。したがって、リファレンスビット線ＢＬｒｅｆの両端に、ビット線ドライバの配置は本来必要ないが、図８に従う構成においては、形状ダミーとしてビット線ドライバＢＤＶａｒおよびＢＤＶｂｒが配置されている。すなわち、ビット線ドライバＢＤＶａｒおよびＢＤＶｂｒは実際にデータ書込動作に用いられることはないが、このような形状ダミーの配置によって、ビット線ドライバの配置領域における形状の連続性を確保して、メモリアレイ１０周辺部における製造寸法・形状の仕上りのばらつきを減少させることができる。
【０１２０】
ソース線ＳＬは、図２に示した構成と同様に行方向に沿って配置され、その両端の少なくとも一方は、接地配線によって接地電圧ＧＮＤと結合される。図７に示される例では、各ソース線の一端側（センスアンプ７０の反対側）が列方向に沿って配置された接地配線ＧＬ１と接続される。
【０１２１】
また、ビット線ＢＬ１〜ＢＬｍは、コラム選択ゲートＣＳＧ１〜ＣＳＧｍをそれぞれ介してデータバスＤＢ１と接続され、リファレンスビット線ＢＬｒｅｆはコラム選択ゲートＣＳＧｒを介してデータバス／ＤＢ１と接続される。コラム選択ゲートＣＳＧｒは、コラム選択線ＣＳＬｒの活性化に応答してオンする。
【０１２２】
図７に従う構成においては、コラム選択線ＣＳＬ１〜ＣＳＬｍは、データ読出時およびデータ書込時の各々において、列選択結果に応じて選択的に活性化される。一方、コラム選択線ＣＳＬｒは、列選択結果にかかわらず、データ読出時に活性化され、データ書込時には非活性化される。
【０１２３】
図７のその他の部分の構成は、図２に示したのと同様であるので詳細な説明は繰返さない。データ書込動作は、選択行のディジット線ドライバ４１および選択列のビット線ドライバＢＤＶａ，ＢＤＶｂ，／ＢＤＶａ，／ＢＤＶｂを用いて、図２の構成と同様に実行される。
【０１２４】
次に、実施の形態２に従う構成におけるデータ読出動作について説明する。
図７においても、図２と同様に、リードワード線ＲＷＬ２およびコラム選択線ＣＳＬ１がＨレベルに活性化されて、第２行・第１列のメモリセルが選択メモリセルＭＣ♯として選択され、選択メモリセルＭＣ♯と同一のメモリセル行を共有するリファレンスセルが選択リファレンスセルＲＭＣ♯として選択されるものとする。
【０１２５】
データ読出時にメモリセル電流は、センスアンプ７０〜データバスＤＢ１〜ビット線ＢＬ１〜選択メモリセルＭＣ♯〜ソース線ＳＬ２〜接地配線ＧＬ１〜接地電圧ＧＮＤの経路から構成されるメモリセル電流経路（図７中の実線矢印）を流れる。これに対して、基準電流は、センスアンプ７０〜データバス／ＤＢ１〜リファレンスビット線ＢＬｒｅｆ〜選択リファレンスセルＲＭＣ♯〜ソース線ＳＬ２〜接地配線ＧＬ１〜接地電圧ＧＮＤの経路から構成される基準電流経路（図７中の点線矢印）を流れる。
【０１２６】
リファレンスセル列を設けた構成においては、選択メモリセルＭＣ♯および選択リファレンスセルＲＭＣ♯は同一メモリセル行に属するので、メモリセル電流経路および基準電流経路の間で、列方向に沿った配線上での経路長、すなわちビット線ＢＬおよびリファレンスビット線ＢＬｒｅｆ上での経路長、および接地配線ＧＬ１上での経路長は、列選択結果にかかわらず自然に均衡する。これに対して、行方向に沿った配線上での経路長は、メモリセル電流経路および基準電流経路の間で異なってくる。
【０１２７】
したがって、実施の形態２のように、リファレンスセルの配置方向と、ソース線ＳＬの配置方向とが一致しない構成においては、メモリセル電流経路および基準電流経路の間で、ソース線ＳＬ上の電流経路が必然的に異なってくるため、ソース線ＳＬおよび、ソース線に平行に配置されかつメモリセル電流および基準電流経路に含まれるデータバスＤＢ１，／ＤＢ１の各々を、単位長当りの電気抵抗が同様となるように設計する必要がある。
【０１２８】
図８は、実施の形態２に従うメモリセルおよびリファレンスセル周辺の構造を示す断面図である。
【０１２９】
図８を参照して、実施の形態２に従う構成においては、図３に示した実施の形態１に従う構成と比較して、ソース線ＳＬが金属配線として配置される点が異なる。すなわち、実施の形態２に従う構成では、図３に示した構成と比較して金属配線層が１つ多く必要であり、たとえば、金属配線層Ｍ１、Ｍ２およびＭ３に、ソース線ＳＬ、ディジット線ＤＬおよびビット線ＢＬがそれぞれ設けられる。
【０１３０】
行方向に沿って設けられた金属配線であるソース線ＳＬは、対応するメモリセル行に属する複数のアクセストランジスタＡＴＲのそれぞれのソース領域１１０と電気的に結合される。
【０１３１】
さらに、メモリアレイ１０に隣接する領域において、たとえばソース線ＳＬと同一の金属配線層Ｍ１を用いて、データバスＤＢ１，／ＤＢ１を、ソース線ＳＬと同一形状・同一材質で形成すれば、単位長当りの単位抵抗をソース線ＳＬと同等にすることができる。あるいは、データバスＤＢ１，／ＤＢ１を、ビット線ＢＬよりも上層の金属配線層Ｍ４を用いて、ソース線ＳＬと同一形状・同一材質で形成することもできる。なお、既に説明したように、図８に示された配線構造を有するメモリセルおよびリファレンスセルを、実施の形態１と組み合わせて構成することも可能である。
【０１３２】
このような構成とすることにより、ソース線ＳＬとリファレンスセルＲＭＣとの配置方向が一致しない構成においても、メモリセル電流経路および基準電流経路の経路抵抗を、アドレス選択結果にかかわらず均衡させることができる。この結果、メモリセル電流経路および基準電流経路でのそれぞれの総電気抵抗の差は、選択メモリセルＭＣ♯と選択リファレンスセルＲＭＣ♯との電気抵抗差を明確に反映する。したがって、アドレス選択結果に依存したデータ読出マージンの低下を防止して、データ読出動作を安定化できる。
【０１３３】
図９には、メモリアレイ１０の隣接領域に配置される接地配線の配置のバリエーションが示される。図９（ａ）には、図８と同様の構成が示され、接地配線ＧＬ１の一端側は、接地電圧ＧＮＤと接続される。
【０１３４】
あるいは、図９（ｂ）に示されるように、接地配線ＧＬ１の両端を接地電圧ＧＮＤと接続する構成としてもよい。図９（ｂ）の構成によれば、行選択結果に応じて変化する接地配線ＧＬ１上の電流経路長を平均的に短縮することができるので、データ読出電流の電流経路の総抵抗値を実質的に抑制して、低消費電力化を図ることができる。
【０１３５】
［実施の形態３］
実施の形態３においては、列方向に沿って配置されたリファレンスセルＲＭＣに対して、ソース線ＳＬも列方向に沿って配置された構成について説明する。
【０１３６】
図１０は、メモリアレイおよびその周辺回路の実施の形態３に従う構成を説明する回路図である。
【０１３７】
図１０を参照して、実施の形態３に従う構成においては、図７に示した実施の形態２に従う構成と比較して、行方向に沿って配置されたソース線ＳＬ１〜ＳＬｎに代えて、列方向に沿って配置されたソース線ＳＬ１〜ＳＬｍ，ＳＬｒが配置される点で異なる。ソース線ＳＬ１〜ＳＬｍについても、総称する場合には、単にソース線ＳＬと称することとする。ソース線ＳＬｒは、リファレンスセル列に対応して設けられ、複数のリファレンスセルＲＭＣの各々は、リファレンスビット線ＢＬｒｅｆおよびソース線ＳＬｒの間に接続される。
【０１３８】
ソース線ＳＬおよびＳＬｒは、列方向に沿って配置され、その両端の少なくとも一方は、接地配線によって接地電圧ＧＮＤと結合される。図１０に示される例では、各ソース線ＳＬおよびＳＬｒの一端側（センスアンプ７０の反対側）が行方向に沿って配置された接地配線ＧＬ１と接続される。接地配線ＧＬ１の両端は、接地電圧ＧＮＤと結合される。
【０１３９】
図１０のその他の部分の構成は、図７に示したのと同様であるので詳細な説明は繰返さない。データ書込動作は、選択行のディジット線ドライバ４１および選択列のビット線ドライバＢＤＶａ，ＢＤＶｂ，／ＢＤＶａ，／ＢＤＶｂを用いて、図２の構成と同様に実行される。
【０１４０】
次に、実施の形態２に従う構成におけるデータ読出動作について説明する。
図１０においても、図２と同様に、リードワード線ＲＷＬ２およびコラム選択線ＣＳＬ１がＨレベルに活性化されて、第２行・第１列のメモリセルが選択メモリセルＭＣ♯として選択され、選択メモリセルＭＣ♯と同一のメモリセル行を共有するリファレンスセルが選択リファレンスセルＲＭＣ＃として選択されるものとする。
【０１４１】
データ読出時にメモリセル電流は、センスアンプ７０〜データバスＤＢ１〜ビット線ＢＬ１〜選択メモリセルＭＣ♯〜ソース線ＳＬ１〜接地配線ＧＬ１〜接地電圧ＧＮＤの経路から構成されるメモリセル電流経路（図１０中の実線矢印）を流れる。これに対して、基準電流は、センスアンプ７０〜データバス／ＤＢ１〜リファレンスビット線ＢＬｒｅｆ〜選択リファレンスセルＲＭＣ♯〜ソース線ＳＬｒ〜接地配線ＧＬ１〜接地電圧ＧＮＤの経路から構成される基準電流経路（図１０中の点線矢印）を流れる。
【０１４２】
すでに説明したように、リファレンスセル列を設けた構成においては、メモリセル電流経路および基準電流経路の間で、列方向に沿った配線上での経路長は、行選択結果にかかわらず自然に均衡する。したがって、実施の形態３に従う構成においては、ソース線ＳＬ，ＳＬｒを列方向に沿って配置することにより、メモリセル電流経路および基準電流経路のそれぞれにおけるソース線ＳＬおよびＳＬｒ上の経路長を、列選択結果にかかわらず均衡させることができる。
【０１４３】
この結果、図２に示した構成と同様に、ソース線ＳＬを新たな金属配線層を設けることなく列方向に延在して形成された拡散層として形成してもソース線ＳＬを実現できる。
【０１４４】
図１１は、実施の形態３に従うメモリセルおよびリファレンスセル周辺の構造例を示す断面図である。図１１には、拡散層として設けられたソース線ＳＬを有するＭＴＪメモリセルの構造例が示される。
【０１４５】
図１１を参照して、実施の形態３に従う構成においては、ソース線ＳＬ（またはＳＬｒ）は、列方向に隣接するメモリセルＭＣ（またはリファレンスセルＲＭＣ）のアクセストランジスタＡＴＲ（またはアクセス素子ＡＴＲｒ）間で互いに電気的に結合されたソース領域１１０を有する。
【０１４６】
すなわち、ソース領域１１０は、列方向に延在して設けられた拡散層として形成される。このようなソース領域１１０は、接地電圧ＧＮＤと電気的に結合することによりソース線ＳＬまたはＳＬｒとして用いることができる。
【０１４７】
ドレイン領域１２０は、図３に示した構造と同様に、コンタクトホールに設けられた金属膜１４０によって、導電性のストラップ１５０を介してトンネル磁気抵抗素子ＴＭＲと電気的に結合される。リードワード線ＲＷＬおよびディジット線ＤＬは行方向に沿った金属配線として、金属配線層Ｍ１およびＭ２にそれぞれ配置される。アクセストランジスタＡＴＲのゲート１３０は、対応するリードワード線ＲＷＬとコンタクトホールに形成された金属膜１４１を介して電気的に結合される。
【０１４８】
あるいは、図１２に示すように、ソース線ＳＬを金属配線として設けることも可能である。
【０１４９】
図１２を参照して、このような構造例では、各アクセストランジスタＡＴＲ（またはアクセス素子ＡＴＲｒ）のソース領域１１０は、列方向に沿った金属配線であるソース線ＳＬと電気的に結合される。これに対して、リードワード線ＲＷＬは、図３に示した構造と同様に、ゲート１３０を行方向に延在して配置されたポリシリコン配線によって形成することができる。図１２に示した構造例のその他の部分の構造は図１１と同様であるので詳細な説明は繰返さない。
【０１５０】
図１２の構造例によれば、必要な金属配線層の数が増えるものの、ソース線ＳＬの低抵抗化を図ることができるので、メモリセル電流経路および基準電流経路の総電気抵抗を抑制することが可能となる。
【０１５１】
このように、メモリセルＭＣおよびリファレンスセルＲＭＣとして、図１２および図１３に示された構造のいずれを適用しても、メモリセル電流経路および基準電流経路のそれぞれの経路抵抗を、アドレス選択結果にかかわらず均衡させて、データ読出マージンを確保することができる。
【０１５２】
なお、リファレンスセル列を設けた構成においては、メモリセル電流経路および基準電流経路の間で、行方向に沿った配線上での経路長は、列選択結果に依存して変化してしまう。しかしながら、行方向に沿って設けられるデータバスＤＢ１，／ＤＢ１および接地配線ＧＬ１は、それぞれ低抵抗材質の金属配線で形成されるため、このような経路長差が、データ読出マージンに影響を与えるほどの経路抵抗差を生じる可能性は低い。
【０１５３】
あるいは、さらに望ましい構成として、行方向に沿って設けられるデータバスＤＢ１，／ＤＢ１および接地配線ＧＬ１を単位長当たりの電気抵抗が同等になるように設計すれば、メモリセル電流経路および基準電流経路の間での、列選択結果に依存した経路抵抗差を抑制して、データ読出マージンをさらに向上させることができる。単位長当たりの電気抵抗を同等にするためには、たとえば、データバスＤＢ１，／ＤＢ１および接地配線ＧＬ１の各々を同一形状・同一材質で形成すればよい。
【０１５４】
図１３には、接地配線ＧＬ１およびＧＬ２についての配置のアレンジが示される。図１３（ａ）には、図１０と同様に、行方向に沿って設けられた接地配線ＧＬ１が、センスアンプ７０と反対側のノードにおいて接地電圧ＧＮＤと接続される構成が示されている。この場合には、既に説明したように、メモリセル電流経路および基準電流経路のそれぞれにおいて、経路抵抗の不均衡を引起す最大の要因であるソース線ＳＬ，ＳＬｒ上の電流経路長をアドレス選択結果にかかわらず均一化するのみならず、行方向に沿って配置される配線（接地配線ＧＬおよびデータバスＤＢ１，／ＤＢ１）上での電流経路長の合計についても、アドレス選択結果にかかわらず均一化できる。
【０１５５】
したがって、上述したように、接地配線ＧＬとデータバスＤＢ１，／ＤＢ１を，それぞれの単位長当りの電気抵抗が同等となるように設計すれば、データ読出精度をさらに向上させることができる。
【０１５６】
あるいは、図９（ｂ）に示すように、メモリアレイ１０の隣接領域に、列方向に沿った接地配線ＧＬ２をさらに設けることも可能である。これにより、選択メモリセルＭＣ♯の位置に応じて変動するメモリセル電流経路の長さを実効的に短縮することができるので、当該電流経路の電気抵抗を抑制して低消費電力化を図ることが可能である。
【０１５７】
［実施の形態４］
実施の形態４においては、実施の形態１と同様に、リファレンスセルが行方向に沿って配置された構成において、ソース線ＳＬが列方向に沿って配置された場合の構成について説明する。
【０１５８】
図１４は、メモリアレイおよびその周辺回路の実施の形態４に従う構成を説明する回路図である。
【０１５９】
図１４を参照して、実施の形態４に従う構成においては、図２に示した実施の形態１に従う構成と比較して、行方向に沿って配置されたソース線ＳＬ１〜ＳＬｎ，ＳＬｄ０，ＳＬｄ１に代えて、列方向に沿って配置されたソース線ＳＬ１，／ＳＬ１，…，／ＳＬｍが配置される点で異なる。なお、ソース線ＳＬ１〜ＳＬｍを総称する場合には、単にソース線ＳＬと表記し、ソース線／ＳＬ１〜／ＳＬｍを総称する場合には、単にソース線／ＳＬと表記することとする。
【０１６０】
ソース線ＳＬおよび／ＳＬは、列方向に沿って配置され、その両端の少なくとも一方は、接地配線によって接地電圧ＧＮＤと結合される。図１４に示される例では、各ソース線の一端側（センスアンプ７０の反対側）が行方向に沿って配置された接地配線ＧＬ１と接続される。接地配線ＧＬ１の両端は、接地電圧ＧＮＤと結合される。
【０１６１】
各メモリセル列において、メモリセルＭＣおよびリファレンスセルＲＭＣは、ビット線ＢＬ，／ＢＬの一方と、ソース線ＳＬ，／ＳＬの一方との間に接続される。
【０１６２】
図１４のその他の部分の構成は、図２に示したのと同様であるので詳細な説明は繰返さない。データ書込動作は、選択行のディジット線ドライバ４１および選択列のビット線ドライバＢＤＶａ，ＢＤＶｂ，／ＢＤＶａ，／ＢＤＶｂを用いて、図２の構成と同様に実行される。
【０１６３】
次に、実施の形態４に従う構成におけるデータ読出動作について説明する。
図１４においても、図２と同様に、リードワード線ＲＷＬ２およびコラム選択線ＣＳＬ１がＨレベルに活性化されて、第２行・第１列のメモリセルが選択メモリセルＭＣ♯として選択され、選択メモリセルＭＣ♯と同一のメモリセル列を共有するリファレンスセルが選択リファレンスセルＲＭＣ＃として選択されるものとする。
【０１６４】
データ読出時にメモリセル電流は、センスアンプ７０〜データバス／ＤＢ１〜ビット線／ＢＬ１〜選択メモリセルＭＣ♯〜ソース線／ＳＬ１〜接地配線ＧＬ１〜接地電圧ＧＮＤの経路から構成されるメモリセル電流経路（図１４中の実線矢印）を流れる。これに対して、基準電流は、センスアンプ７０〜データバスＤＢ１〜ビット線ＢＬ１〜選択リファレンスセルＲＭＣ♯〜ソース線ＳＬ１〜接地配線ＧＬ１〜接地電圧ＧＮＤの経路から構成される基準電流経路（図１４中の点線矢印）を流れる。
【０１６５】
リファレンスセル行を設けた構成においては、選択メモリセルＭＣ♯および選択リファレンスセルＲＭＣ♯は同一メモリセル列に属するので、メモリセル電流経路および基準電流経路の間で、行方向に沿った配線上での経路長、すなわち、データバスＤＢ１，／ＤＢ１および接地配線ＧＬ１上での経路長は、行選択結果にかかわらず自然に均衡する。これに対して、列方向に沿った配線上での経路長は、メモリセル電流経路および基準電流経路の間で異なってくる。
【０１６６】
したがって、実施の形態４のように、リファレンスセルの配置方向と、ソース線ＳＬの配置方向とが一致しない構成においては、メモリセル電流経路および基準電流経路の間で、ソース線ＳＬ，／ＳＬ上の電流経路長が必然的に異なってくる。このため、ソース線ＳＬ，／ＳＬと、ソース線ＳＬ，／ＳＬに平行に配置されかつメモリセル電流および基準電流経路に含まれるデータバスＤＢ１，／ＤＢ１との各々を、単位長当りの電気抵抗が同様となるように設計する必要がある。すなわち、メモリセルＭＣおよびリファレンスセルＲＭＣには、図１２に示された構造を適用して、ソース線ＳＬを金属配線で形成する必要がある。
【０１６７】
このような構成とすることにより、ソース線ＳＬとリファレンスセルとの配置方向が一致しない構成においても、メモリセル電流経路および基準電流経路の経路抵抗を、アドレス選択結果にかかわらず均衡させることができる。この結果、アドレス選択結果に依存したデータ読出マージンの低下を防ぐことができる。
【０１６８】
図１５には、メモリアレイ１０の隣接領域に配置される接地配線の配置のバリエーションが示される。図１５（ａ）には、図１４と同様に、行方向に沿った接地配線ＧＬ１の両端側を接地電圧ＧＮＤと接続する構成がさらに示される。
【０１６９】
あるいは、図１５（ｂ）に示されるように、メモリアレイ１０の隣接領域のそれぞれに、列方向に沿った接地配線ＧＬ２，ＧＬ２＃をさらに設けることも可能である。接地配線ＧＬ２，ＧＬ２＃の一端側（センスアンプ７０側）を接地電圧ＧＮＤと結合し、他端側を接地配線ＧＬ１と接続することにより、メモリセル電流経路および基準電流経路を対称形とすることができるので、さらにデータ読出精度を向上することができる。
【０１７０】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１７１】
【発明の効果】
請求項１または２に記載の記憶装置は、参照セルとソース線との配置方向を一致させることにより、選択メモリセルを含む第１の電流経路と選択参照セルを含む第２の電流経路の間で、比較的電気抵抗の大きいソース線上の経路長をアドレス選択結果にかかわらず均衡させることができる。したがって、第１および第２の電流経路のそれぞれの総電気抵抗の差が、選択メモリセルと選択参照セルとの電気抵抗差を表わすようになるため、アドレス選択結果に依存してデータ読出マージンが低下することを防止して、データ読出動作を安定化できる。さらに、固定電圧配線の配置によって、第１および第２の電流経路において、選択メモリセルおよび選択参照セルから固定電圧への経路を対称形にすることができるので、データ読出動作を安定化できる。さらに、第１および第２の電流経路の間で、参照セルおよびソース線と異なる方向に配置される配線上の電気抵抗を均衡させることによって、アドレス選択結果に依存したデータ読出マージンの低下をさらに強力に防止して、データ読出動作を安定化できる。
【０１７２】
請求項３に記載の記憶装置は、ソース線を金属配線層を用いずに配置できるので、請求項２に記載の記憶装置が奏する効果に加えて、メモリアレイの小面積化を図ることができる。
【０１７７】
請求項３に記載の記憶装置は、選択メモリセルと選択参照セルとの電気抵抗差を、第１および第２の電流経路の総電気抵抗の差により明確に反映することができるため、請求項１に記載の記憶装置が奏する効果に加えて、さらにデータ読出動作を安定化できる。
【０１７８】
請求項４に記載の記憶装置は、記憶データに応じた方向に磁化される磁性体膜を有するメモリセルを備えたＭＲＡＭデバイスにおいて、請求項１に記載の薄膜磁性体記憶装置が奏する効果を享受することができる。
【０１７９】
請求項５に記載の記憶装置は、電流比較型のセンスアンプをデータ読出回路として配置することによって、請求項１に記載の薄膜磁性体記憶装置が奏する効果を享受することができる。
【０１８０】
請求項６に記載の記憶装置は、電圧比較型のセンスアンプをデータ読出回路として配置することによって、請求項１に記載の薄膜磁性体記憶装置が奏する効果を享受することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態に従うＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【図２】 メモリアレイおよびその周辺回路の実施の形態１に従う構成を説明する回路図である。
【図３】 メモリセルおよびリファレンスセル周辺の構造を示す断面図である。
【図４】 リファレンスセルを備えたＭＲＡＭデバイスにおけるデータ書込およびデータ読出動作を説明する第１の動作波形図である。
【図５】 リファレンスセルを備えたＭＲＡＭデバイスにおけるデータ書込およびデータ読出動作を説明する第２の動作波形図である。
【図６】 実施の形態１に従う構成における接地配線の配置例を示す概念図である。
【図７】 メモリアレイおよびその周辺回路の実施の形態２に従う構成を説明する回路図である。
【図８】 実施の形態２に従うメモリセルおよびリファレンスセル周辺の構造を示す断面図である。
【図９】 実施の形態２に従う構成における接地配線の配置例を示す概念図である。
【図１０】 メモリアレイおよびその周辺回路の実施の形態３に従う構成を説明する回路図である。
【図１１】 実施の形態３に従うメモリセルおよびリファレンスセル周辺の構造例を示す断面図である。
【図１２】 実施の形態３に従うメモリセルおよびリファレンスセル周辺の他の構造例を示す断面図である。
【図１３】 実施の形態３に従う構成における接地配線の配置例を示す概念図である。
【図１４】 メモリアレイおよびその周辺回路の実施の形態４に従う構成を説明する回路図である。
【図１５】 実施の形態４に従う構成における接地配線の配置例を示す概念図である。
【図１６】 ＭＴＪメモリセルの構成を示す概略図である。
【図１７】 ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【図１８】 データ書込時におけるデータ書込電流とトンネル磁気抵抗素子の磁化方向との関係を示す概念図である。
【図１９】 ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。
【符号の説明】
１ ＭＲＡＭデバイス、１０ メモリアレイ、２０ 行デコーダ、２５ 列デコーダ、７０ センスアンプ、１１０ ソース領域（不純物領域）、１２０ ドレイン領域（不純物領域）、１３０ ゲート、ＡＤＤ アドレス信号、ＡＴＲ アクセストランジスタ、ＡＴＲｒ アクセス素子、ＢＬ，／ＢＬ ビット線、ＢＬｒｅｆ リファレンスビット線、ＤＢ１，／ＤＢ１，ＤＢ２，／ＤＢ２ データバス、ＤＩＮ 書込データ、ＤＬ ディジット線、ＤＯＵＴ 読出データ、ＤＲＷＬ０，ＤＲＷＬ１ ダミーリードワード線、ＦＬ 固定磁化層、ＧＬ，ＧＬ１，ＧＬ２ 接地配線、ＧＮＤ 接地電圧、Ｍ１，Ｍ２，Ｍ３，Ｍ４ 金属配線層、ＭＣ ＭＴＪメモリセル、ＭＣ♯ 選択メモリセル、ＲＭＣ リファレンスセル、ＲＭＣ♯ 選択リファレンスセル、ＲＷＬ リードワード線、ＳＬ，／ＳＬ，ＳＬｄ０，ＳＬｄ１，ＳＬｒ ソース線、ＴＢ トンネルバリア、ＴＭＲ トンネル磁気抵抗素子、ＴＭＲｒ 基準抵抗、ＶＬ 自由磁化層、Ｖｃｃ 電源電圧。
【発明の属する技術分野】
この発明は、記憶装置に関し、より特定的には、薄膜磁性体記憶装置に代表される、記憶データのデータレベルに応じて異なる電気抵抗値を有するメモリセルを備えた記憶装置に関する。
【０００２】
【従来の技術】
低消費電力で不揮発的なデータ記憶が可能な記憶装置として、ＭＲＡＭデバイスが注目されている。ＭＲＡＭデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて、不揮発的なデータ記憶を行ない薄膜磁性体の各々をメモリセルとして、ランダムアクセスが可能な記憶装置である。
【０００３】
特に、近年では磁気トンネル接合を利用した薄膜磁性体をメモリセルとして用いることによって、ＭＲＡＭデバイスの性能が飛躍的に進歩することが発表されている。磁気トンネル接合を有するメモリセルを備えたＭＲＡＭデバイスについては、“A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell", ISSCC Digest of Technical Papers, TA7.2, Feb. 2000.、 “Nonvolatile RAM based on Magnetic Tunnel Junction Elements", ISSCC Digest of Technical Papers, TA7.3, Feb. 2000. 、および“A 256kb 3.0V 1T1MTJ Nonvolatile Magnetoresistive RAM", ISSCC Digest of Technical Papers, TA7.6, Feb. 2001.等の技術文献に開示されている。
【０００４】
図１６は、磁気トンネル接合部を有するメモリセル（以下、単に「ＭＴＪメモリセル」とも称する）の構成を示す概略図である。
【０００５】
図１６を参照して、ＭＴＪメモリセルは、磁気的に書込まれた記憶データのデータレベルに応じて電気抵抗が変化するトンネル磁気抵抗素子ＴＭＲと、アクセストランジスタＡＴＲとを含む。アクセストランジスタＡＴＲは、ビット線ＢＬおよびソース線ＳＬの間に、トンネル磁気抵抗素子ＴＭＲと直列に接続される。代表的には、アクセストランジスタＡＴＲとして、半導体基板上に形成された電界効果型トランジスタが適用される。
【０００６】
ＭＴＪメモリセルに対しては、データ書込時に異なった方向のデータ書込電流をそれぞれ流すためのビット線ＢＬおよびディジット線ＤＬと、データ読出を指示するためのワード線ＷＬと、データ読出時にトンネル磁気抵抗素子ＴＭＲを固定電圧（たとえば、接地電圧ＧＮＤ）にプルダウンするためのソース線ＳＬとが設けられる。データ読出時においては、アクセストランジスタＡＴＲのターンオンに応答して、トンネル磁気抵抗素子ＴＭＲは、ソース線ＳＬおよびビット線ＢＬの間に電気的に結合される。
【０００７】
図１７は、ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【０００８】
図１７を参照して、トンネル磁気抵抗素子ＴＭＲは、固定された一定の磁化方向を有する強磁性体層（以下、単に「固定磁化層」とも称する）ＦＬと、外部かの印加磁界に応じた方向に磁化される強磁性体層（以下、単に「自由磁化層」とも称する）ＶＬとを有する。固定磁化層ＦＬおよび自由磁化層ＶＬの間には、絶縁体膜で形成されるトンネルバリア（トンネル膜）ＴＢが設けられる。自由磁化層ＶＬは、書込まれる記憶データのレベルに応じて、固定磁化層ＦＬと同一方向または固定磁化層ＦＬと反対方向に磁化される。これらの固定磁化層ＦＬ、トンネルバリアＴＢおよび自由磁化層ＶＬによって、磁気トンネル接合が形成される。
【０００９】
トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬおよび自由磁化層ＶＬのそれぞれの磁化方向の相対関係に応じて変化する。具体的には、トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬの磁化方向と自由磁化層ＶＬの磁化方向とが同じ（平行）である場合に最小値Ｒｍｉｎとなり、両者の磁化方向が反対（反平行）方向である場合に最大値Ｒｍａｘとなる。
【００１０】
データ書込時においては、ワード線ＷＬが非活性化されて、アクセストランジスタＡＴＲはターンオフされる。この状態で、自由磁化層ＶＬを磁化するためのデータ書込電流は、ビット線ＢＬおよびディジット線ＤＬのそれぞれにおいて、書込データのレベルに応じた方向に流される。
【００１１】
図１８は、データ書込時におけるデータ書込電流とトンネル磁気抵抗素子の磁化方向との関係を示す概念図である。
【００１２】
図１８を参照して、横軸Ｈ（ＥＡ）は、トンネル磁気抵抗素子ＴＭＲ内の自由磁化層ＶＬにおいて磁化容易軸（ＥＡ：Easy Axis）方向に印加される磁界を示す。一方、縦軸Ｈ（ＨＡ）は、自由磁化層ＶＬにおいて磁化困難軸（ＨＡ：Hard Axis）方向に作用する磁界を示す。磁界Ｈ（ＥＡ）およびＨ（ＨＡ）は、ビット線ＢＬおよびディジット線ＤＬをそれぞれ流れる電流によって生じる２つの磁界の一方ずつにそれぞれ対応する。
【００１３】
ＭＴＪメモリセルにおいては、固定磁化層ＦＬの固定された磁化方向は、自由磁化層ＶＬの磁化容易軸に沿っており、自由磁化層ＶＬは、記憶データのレベル（“１”および“０”）に応じて、磁化容易軸方向に沿って、固定磁化層ＦＬと平行あるいは反平行（反対）方向に磁化される。ＭＴＪメモリセルは、自由磁化層ＶＬの２通りの磁化方向と対応させて、１ビットのデータ（“１”および“０”）を記憶することができる。
【００１４】
自由磁化層ＶＬの磁化方向は、印加される磁界Ｈ（ＥＡ）およびＨ（ＨＡ）の和が、図１８に示されるアステロイド特性線の外側の領域に達する場合においてのみ新たに書換えることができる。すなわち、印加されたデータ書込磁界がアステロイド特性線の内側の領域に相当する強度である場合には、自由磁化層ＶＬの磁化方向は変化しない。
【００１５】
アステロイド特性線に示されるように、自由磁化層ＶＬに対して磁化困難軸方向の磁界を印加することによって、磁化容易軸に沿った磁化方向を変化させるのに必要な磁化しきい値を下げることができる。
【００１６】
図１８に示した例のようにデータ書込時の動作点を設計した場合には、データ書込対象であるＭＴＪメモリセルにおいて、磁化容易軸方向のデータ書込磁界は、その強度がＨWRとなるように設計される。すなわち、このデータ書込磁界ＨWRが得られるように、ビット線ＢＬまたはディジット線ＤＬを流されるデータ書込電流の値が設計される。一般的に、データ書込磁界ＨWRは、磁化方向の切換えに必要なスイッチング磁界ＨSWと、マージン分ΔＨとの和で示される。すなわち、ＨWR＝ＨSW＋ΔＨで示される。
【００１７】
ＭＴＪメモリセルの記憶データ、すなわちトンネル磁気抵抗素子ＴＭＲの磁化方向を書換えるためには、ディジット線ＤＬとビット線ＢＬとの両方に所定レベル以上のデータ書込電流を流す必要がある。これにより、トンネル磁気抵抗素子ＴＭＲ中の自由磁化層ＶＬは、磁化容易軸（ＥＡ）に沿ったデータ書込磁界の向きに応じて、固定磁化層ＦＬと平行もしくは、反対（反平行）方向に磁化される。トンネル磁気抵抗素子ＴＭＲに一旦書込まれた磁化方向、すなわちＭＴＪメモリセルの記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。
【００１８】
図１９は、ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。図１９を参照して、データ読出動作時においては、アクセストランジスタＡＴＲは、ワード線ＷＬの活性化に応答してターンオンする。これにより、トンネル磁気抵抗素子ＴＭＲは、所定電圧Ｖｓｓへプルダウンされた状態でビット線ＢＬと電気的に結合される。
【００１９】
この状態で、ビット線ＢＬを所定電圧へプルアップすれば、ビット線ＢＬおよびトンネル磁気抵抗素子ＴＭＲを含む電流経路を、トンネル磁気抵抗素子ＴＭＲの電気抵抗に応じた、すなわちＭＴＪメモリセルの記憶データのレベルに応じたメモリセル電流Ｉｃｅｌｌが通過する。たとえば、このメモリセル電流Ｉｃｅｌｌを所定の基準電流Ｉｒｅｆ（図示せず）と比較することにより、ＭＴＪメモリセルから記憶データを読出すことができる。
【００２０】
このようにトンネル磁気抵抗素子ＴＭＲは、印加されるデータ書込磁界によって書換可能な磁化方向に応じてその電気抵抗が変化するので、トンネル磁気抵抗素子ＴＭＲの電気抵抗ＲｍａｘおよびＲｍｉｎと、記憶データのレベル（“１”および“０”）とそれぞれ対応付けることによって、不揮発的なデータ記憶を実行することができる。
【００２１】
【発明が解決しようとする課題】
このように、ＭＲＡＭデバイスにおいては、記憶データレベルの違いに対応したトンネル磁気抵抗素子ＴＭＲでの接合抵抗差である電気抵抗差ΔＲ＝（Ｒｍａｘ−Ｒｍｉｎ）を利用してデータ記憶が実行される。すなわち、選択メモリセルを通過するメモリセル電流の検知に基づいてデータ読出が実行される。
【００２２】
データ読出には、このようなメモリセル電流と比較される基準電流を生成するためのリファレンスセルが、データ記憶を実行するための正規メモリセルとは別に設けられる。すなわち、このようなリファレンスセルは、ＭＴＪメモリセルの２種類の電気抵抗ＲｍａｘおよびＲｍｉｎの中間値を有するように設計される。
【００２３】
データ読出時には、選択メモリセルを含むメモリセル電流の電流経路（以下、「メモリセル電流経路」とも称する）と、リファレンスセルを含む基準電流の電流経路（以下、「基準電流経路」とも称する）とが設けられ、それぞれの通過電流の比較に基づいてデータ読出が実行される。
【００２４】
一般的には、トンネル磁気抵抗素子の電気抵抗は数十ＫΩレベルであり、データ読出時にはトンネル磁気抵抗素子の両端に０．５Ｖ程度の低電圧を印加することによって、２０μＡ程度のメモリセル電流が発生する。この場合に、上記の電気抵抗差ΔＲによって生じる電流差は数μＡ程度であるので、選択メモリセルとリファレンスセルとの間の電気抵抗差の検知は、高感度の電流比較が必要とされる。
【００２５】
したがって、これらの２つの電流経路において、選択メモリセルおよびリファレンスセルを除く経路部分の電気抵抗（以下、「経路抵抗」とも称する）が大きく異なれば、選択メモリセルおよびリファレンスセルの電気抵抗差を精度よく読出すことができなくなってしまい、データ読出精度が低下してしまう。
【００２６】
一般的に、ＭＲＡＭデバイスにおいては、ＭＴＪメモリセルは行列状に集積配置されるため、アドレス選択結果によって示される選択メモリセルの位置に依存して、少なくともメモリセル電流経路は変化する。したがって、アドレス選択結果に依存して、メモリセル電流経路および基準電流経路の間で、経路抵抗の差が変化しないように考慮する必要がある。なお、このような問題点は、ＭＲＡＭデバイスのみならず、記憶データのレベルに応じて電気抵抗値が変化するメモリセルを備えた記憶装置に共通する。
【００２７】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、リファレンスセルと選択メモリセルとの電気抵抗差に基づいたデータ読出を行なう記憶装置において、データ読出マージンの向上を図ることである。
【００２８】
【課題を解決するための手段】
この発明に従う記憶装置は、各々が記憶データに応じて２つのレベルの電気抵抗の一方を有する複数のメモリセルと、各々が複数のメモリセルのうちのデータ読出時の選択メモリセルの比較対象として設けられる複数の参照セルとが行列状に配置されたメモリアレイを備える。複数の参照セルは、行および列の一方に沿って、行および列の他方を複数のメモリセルと共有するように配置される。記憶装置は、行にそれぞれ対応して配置され、選択行において活性化される複数のワード線と、列にそれぞれ対応して配置される複数のデータ線と、行および列の一方にそれぞれ対応して配置され、各々が固定電圧を供給する複数のソース線とをさらに備える。複数のメモリセルの各々は、複数のデータ線の対応する１本と複数のソース線の対応する１本との間に直列に接続された、記憶データに応じて電気抵抗が変化する記憶素子および対応するワード線の活性化に応答してオンするアクセス素子を含み、複数のデータ線は、データ読出時に、複数のメモリセルのうちの、データ読出対象に選択された選択メモリセルと接続される第１のデータ線と、データ読出時に、複数の参照セルのうちの、選択メモリセルとの間で行および列の他方を共有する選択参照セルと接続される第２のデータ線とを含む。記憶装置は、データ読出時に第１および第２のデータ線を固定電圧と異なる電圧と結合して、選択メモリセルおよび選択参照セルをそれぞれ通過する第１および第２の電流経路を形成させるデータ読出回路をさらに備え、データ読出回路は、第１および第２の電流経路の電気抵抗差に基いて、選択メモリセルから記憶データを読出す。
【００２９】
好ましくは、複数のデータ線の単位長当たりの電気抵抗は、複数のソース線の単位長当たりの電気抵抗よりも小さい。
【００３０】
さらに好ましくは、複数のデータ線は、金属配線によって形成され、複数のソース線は、半導体基板上に、行および列の一方に延在して設けられた不純物拡散層によって形成される。
【００３１】
また好ましくは、記憶装置は、メモリアレイに隣接する領域において、行および列の他方に沿って配置される固定電圧配線をさらに備え、複数のソース線の各々は、固定電圧配線と電気的に結合される。
【００３２】
あるいは好ましくは、固定電圧配線の単位長当たりの電気抵抗は、複数のソース線の単位長当たりの電気抵抗よりも小さい。
【００３３】
さらに好ましくは、記憶装置は、メモリアレイに隣接する領域において、行に沿って配置される第１および第２のデータバスをさらに備える。データ読出時において、第１および第２のデータ線は、第１および第２のデータバスを介してデータ読出回路と電気的に接続され、固定電圧配線の単位長当たりの電気抵抗は、複数のデータ線およびデータバスのうちの、固定電圧配線と同じ方向に配置される一方の単位長当たりの電気抵抗と同等に設計される。
【００３４】
この発明の他の構成に従う記憶装置は、各々が記憶データに応じて２つのレベルの電気抵抗の一方を有する複数のメモリセルと、各々が複数のメモリセルのうちのデータ読出時の選択メモリセルの比較対象として設けられる複数の参照セルとが行列状に配置されたメモリアレイを備え、複数の参照セルは、行に沿って、列を複数のメモリセルと共有するように配置される。記憶装置は、行にそれぞれ対応して配置され、選択行において活性化される複数のワード線と、列にそれぞれ対応して配置される複数のデータ線と、列にそれぞれ対応して配置され、各々が固定電圧を供給する複数のソース線とをさらに備える。複数のメモリセルの各々は、複数のデータ線の対応する１本と複数のソース線の対応する１本との間に直列に接続された、記憶データに応じて電気抵抗が変化する記憶素子および対応するワード線の活性化に応答してオンするアクセス素子とを含み、複数のデータ線は、データ読出時に、複数のメモリセルのうちの、データ読出対象に選択された選択メモリセルと接続される第１のデータ線と、データ読出時に、複数の参照セルのうちの、選択メモリセルとの間で列を共有する選択参照セルと接続される第２のデータ線とを含む。記憶装置は、データ読出時に第１および第２のデータ線を固定電圧と異なる電圧と結合して、選択メモリセルおよび選択参照セルをそれぞれ通過する第１および第２の電流経路を形成させるデータ読出回路をさらに備え、データ読出回路は、第１および第２の電流経路の電気抵抗差に基いて、選択メモリセルから記憶データを読出し、複数のデータ線の単位長当たりの電気抵抗は、複数のソース線の単位長当たりの電気抵抗と同等に設計される。
【００３５】
この発明のさらに他の構成に従う記憶装置は、各々が記憶データに応じて２つのレベルの電気抵抗の一方を有する複数のメモリセルと、各々が複数のメモリセルのうちのデータ読出時の選択メモリセルの比較対象として設けられる複数の参照セルとが行列状に配置されたメモリアレイを備え、複数の参照セルは、列に沿って、行を複数のメモリセルと共有するように配置される。記憶装置は、行にそれぞれ対応して配置され、選択行において活性化される複数のワード線と、列にそれぞれ対応して配置される複数のデータ線と、行にそれぞれ対応して配置され、各々が固定電圧を供給する複数のソース線とをさらに備える。複数のメモリセルの各々は、複数のデータ線の対応する１本と複数のソース線の対応する１本との間に直列に接続された、記憶データに応じて電気抵抗が変化する記憶素子および対応するワード線の活性化に応答してオンするアクセス素子とを含み、複数のデータ線は、データ読出時に、複数のメモリセルのうちの、データ読出対象に選択された選択メモリセルと接続される第１のデータ線と、データ読出時に、複数の参照セルのうちの、選択メモリセルとの間で行を共有する選択参照セルと接続される第２のデータ線とを含む。記憶装置は、メモリアレイに隣接する領域に行に沿って配置され、データ読出時に第１および第２のデータ線と電気的に接続される第１および第２のデータバスと、データ読出時に第１および第２のデータバスを固定電圧と異なる電圧と結合して、選択メモリセルおよび選択参照セルをそれぞれ通過する第１および第２の電流経路を形成させるデータ読出回路をさらに備える。データ読出回路は、第１および第２の電流経路の電気抵抗差に基いて、選択メモリセルから記憶データを読出し、複数のソース線の単位長当たりの電気抵抗は、第１および第２のデータ線の単位長当たりの電気抵抗と同等に設計される。
【００３６】
好ましくは、データ読出時において、第１の電流経路から選択メモリセルを除いた部分の電気抵抗は、第２の電流経路から選択参照セルを除外した部分の電気抵抗と均衡する。
【００３７】
また好ましくは、記憶素子は、複数の磁性体膜を有し、複数の磁性体膜のうちの少なくとも１つは、記憶データに応じた方向に磁化される。
【００３８】
あるいは好ましくは、データ読出時に、第１および第２のデータ線は、固定電圧と異なる共通の電圧と結合され、データ読出回路は、第１および第２のデータ線の通過電流差に基づいて、選択メモリセルから記憶データを読出す。
【００３９】
また好ましくは、データ読出時に、第１および第２のデータ線は、同一の電流を供給され、データ読出回路は、第１および第２のデータ線の電圧差に基づいて、選択メモリセルから記憶データを読出す。
【００４０】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中における同一符号は同一または相当部分を示すものとする。
【００４１】
［実施の形態１］
図１は、本発明の実施の形態に従うＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【００４２】
ＭＲＡＭデバイス１は、本願発明に従う記憶装置の代表例として示される。なお、以下の説明で明らかになるように、本願発明の適用は、ＭＲＡＭデバイスに限定されるものではなく、記憶データのレベルに応じて電気抵抗値が変化するメモリセルを備えた記憶装置に広く適用することができる。
【００４３】
図１を参照して、ＭＲＡＭデバイス１は、外部からの制御信号ＣＭＤおよびアドレス信号ＡＤＤに応答してランダムアクセスを行ない、書込データＤＩＮの入力および読出データＤＯＵＴの出力を実行する。
【００４４】
ＭＲＡＭデバイス１は、制御信号ＣＭＤに応答してＭＲＡＭデバイス１の全体動作を制御するコントロール回路５と、行列状に配置されたＭＴＪメモリセルＭＣを含むメモリアレイ１０とを備える。
【００４５】
メモリアレイ１０においては、ＭＴＪメモリセルの行（以下、単に「メモリセル行」とも称する）にそれぞれ対応して、リードワード線ＲＷＬおよびディジット線ＤＬが配置され、ＭＴＪメモリセルの列（以下、単に「メモリセル列」と称する）にそれぞれ対応して、ビット線ＢＬが配置される。あるいは、折返し型ビット線構成とするために、各メモリセル列に対応して、ビット線ＢＬおよび／ＢＬから構成されるビット線対ＢＬＰを配置する構成としてもよい。図１においては、代表的に示される１個のＭＴＪメモリセルＭＣと、これに対応するリードワード線ＲＷＬ、ディジット線ＤＬ、およびビット線ＢＬ（またはビット線対ＢＬＰ）の配置が示される。
【００４６】
ＭＲＡＭデバイス１は、アドレス信号によって示されるロウアドレスＲＡをデコードして、メモリアレイ１０における行選択を実行するための行デコーダ２０と、アドレス信号ＡＤＤによって示されるコラムアドレスＣＡをデコードして、メモリアレイ１０における列選択を実行するための列デコーダ２５と、読出／書込制御回路３０および３５とをさらに備える。
【００４７】
読出／書込制御回路３０および３５は、メモリアレイ１０に対してデータ書込動作を行なうための回路群、およびメモリアレイ１０からデータ読出を行なうための回路群を総称したものである。
【００４８】
ディジット線ＤＬは、メモリアレイ１０を挟んで行デコーダ２０と反対側の領域において、所定電圧Ｖｓｓ（たとえば、接地電圧）と結合される。
【００４９】
図２は、メモリアレイおよびその周辺回路の実施の形態１に従う構成を説明する回路図である。
【００５０】
図２を参照して、メモリアレイ１０は、ｎ行×ｍ列（ｎ，ｍ：自然数）に配列される複数のＭＴＪメモリセルＭＣを有する。なお、以下においては、ＭＴＪメモリセルを単にメモリセルとも称する。
【００５１】
メモリセル行にそれぞれ対応してリードワード線ＲＷＬ１〜ＲＷＬｎ、ディジット線ＤＬ１〜ＤＬｎおよびソース線ＳＬ１〜ＳＬｎが配置される。メモリセル列にそれぞれ対応して、相補のビット線ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍが設けられる。
【００５２】
ソース線ＳＬ１〜ＳＬｎの各々は、両端を接地配線ＧＬ１およびＧＬ２と接続されて、メモリセルＭＣへ接地電圧ＧＮＤを供給する。なお、以下においては、リードワード線ＲＷＬ１〜ＲＷＬｎ、ディジット線ＤＬ１〜ＤＬｎ、ビット線ＢＬ１〜ＢＬｍ，／ＢＬ１〜／ＢＬｍおよびソース線ＳＬ１〜ＳＬｎを総称して、リードワード線ＲＷＬ、ディジット線ＤＬ、ビット線ＢＬ，／ＢＬおよびソース線ＳＬとも表記する。また、信号、信号線およびデータの２値的な高電圧状態（たとえば電源電圧Ｖｃｃ）および低電圧状態（たとえば接地電圧ＧＮＤ）を、「Ｈレベル」および「Ｌレベル」ともそれぞれ称することとする。
【００５３】
各メモリセルＭＣは、図１６に示したのと同様に構成され、対応するビット線ＢＬまたは／ＢＬとソース線ＳＬとの間に直列に接続されたトンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタＡＴＲを有する。アクセストランジスタＡＴＲのゲートは対応するリードワード線ＲＷＬと接続されている。トンネル磁気抵抗素子ＴＭＲは、記憶データ（“１”もしくは“０”）に応じた方向に磁化されて、電気抵抗ＲｍａｘおよびＲｍｉｎのいずれかを有する。なお、トンネル磁気抵抗素子ＴＭＲに相当する部分について、記憶データのレベルに応じて電気抵抗が変化する他の素子によって置換することも可能である。
【００５４】
各メモリセルの電気抵抗は、厳密には、トンネル磁気抵抗素子ＴＭＲ、アクセストランジスタＡＴＲのオン抵抗、およびその他の寄生抵抗の和であるが、トンネル磁気抵抗素子ＴＭＲ以外の抵抗分は記憶データによらず一定であるので、以下においては、記憶データに応じた２種類の正規メモリセルの電気抵抗についても、ＲｍａｘおよびＲｍｉｎで示し、両者の差をΔＲ（すなわち、ΔＲ＝Ｒｍａｘ−Ｒｍｉｎ）と示すものとする。
【００５５】
メモリセルＭＣは、１行ごとにビット線ＢＬ１〜ＢＬｍおよび／ＢＬ１〜／ＢＬｍのいずれか一方と結合される。奇数行（たとえば第１行）に属するメモリセルＭＣは、ビット線ＢＬ１〜ＢＬｍと結合され、偶数行（たとえば第２行）に属するメモリセルＭＣは、ビット線／ＢＬ１〜／ＢＬｍと接続される。
【００５６】
メモリアレイ１０には、さらに、２個のリファレンスセル行を形成するように行方向に沿って配置された２ｍ個のリファレンスセルＲＭＣが配置される。これらのリファレンスセルＲＭＣは、ビット線ＢＬ１，／ＢＬ１，…，／ＢＬｍとそれぞれ接続される。２個のリファレンスセル行にそれぞれ対応して、ダミーリードワード線ＤＲＷＬ０，ＤＲＷＬ１と、ソース線ＳＬｄ０，ＳＬｄ１とが、リードワード線ＲＷＬおよびソース線ＳＬと同様に、行方向に沿って設けられる。以下においては、ダミーリードワード線ＤＲＷＬ０，ＤＲＷＬ１およびソース線ＳＬｄ０，ＳＬｄ１を総称する場合には、ダミーリードワード線ＤＲＷＬおよびソース線ＳＬｄと表記することとする。ソース線ＳＬｄは、ソース線ＳＬと同様に、両端を接地配線ＧＬ１およびＧＬ２と接続されて、リファレンスセルＲＭＣへ接地電圧ＧＮＤを供給する。
【００５７】
各リファレンスセルＲＭＣは、対応するビット線ＢＬまたは／ＢＬと、対応するソース線ＳＬｄとの間に直列に接続される、基準抵抗ＴＭＲｒおよびアクセス素子ＡＴＲｒとを有する。アクセス素子ＡＴＲｒは、ＭＴＪメモリセル中のアクセストランジスタＡＴＲと同様に、電界効果型トランジスタで形成され、そのゲートは、ダミーリードワード線ＤＲＷＬ０およびＤＲＷＬ１の対応する一方と接続される。
【００５８】
リファレンスセルＲＭＣの電気抵抗は、各メモリセルＭＣの２種類の電気抵抗ＲｍａｘおよびＲｍｉｎの中間レベル、好ましくは（Ｒｍａｘ＋Ｒｍｉｎ）／２に設計される。たとえば、基準抵抗ＴＭＲｒをＭＴＪメモリセルＭＣ内のトンネル磁気抵抗素子ＴＭＲと同様の設計とし、かつ電気抵抗Ｒｍｉｎに対応する記憶データを予め書込んだ上で、アクセス素子ＡＴＲｒを構成するトランジスタのサイズをアクセストランジスタＡＴＲと異ならせたり、アクセス素子ＡＴＲｒのゲート電圧、すなわちダミーリードワード線ＤＲＷＬのＨレベル電圧を、リードワード線ＲＷＬとは異なるレベルに設定することにより、このような特性のリファレンスセルが実現される。
【００５９】
なお、リファレンスセルＲＭＣの記憶データは書換える必要がないため、図２に示された、リファレンスセル行にそれぞれ対応して設けられたディジット線ＤＬｄ０およびＤＬｄ１の配置は必要ではないが、これらのディジット線を設けることにより、メモリアレイ１０端部での形状パターンの連続性を確保して、メモリアレイ１０内における製造寸法・形状の仕上りのばらつきを減少させることができる。
【００６０】
リファレンスセルＲＭＣは、ダミーリードワード線ＤＲＷＬ０およびＤＲＷＬ１のいずれか一方によって選択される。ダミーリードワード線ＤＲＷＬ０によって選択されるリファレンスセル群において、アクセス素子ＡＴＲｒは、ダミーリードワード線ＤＲＷＬ０の活性化に応答してオンする。ダミーリードワード線ＤＲＷＬ０は、偶数行が選択メモリセルを含む場合に、選択行のリードワード線ＲＷＬとともに活性化される。したがって、偶数行の選択時には、ビット線／ＢＬ１〜／ＢＬｍとソース線ＳＬとの間にトンネル磁気抵抗素子ＴＭＲが電気的にそれぞれ結合される一方で、ビット線ＢＬ１〜ＢＬｍとソース線ＳＬｄ０との間に基準抵抗ＴＭＲｒが電気的にそれぞれ結合される。
【００６１】
一方、ダミーリードワード線ＤＲＷＬ１によって選択される残りのリファレンスセル群において、アクセス素子ＡＴＲｒは、ダミーリードワード線ＤＲＷＬ１の活性化に応答してオンする。ダミーリードワード線ＤＲＷＬ１は、奇数行が選択メモリセルを含む場合に、選択行のリードワード線ＲＷＬとともに活性化される。したがって、奇数行の選択時には、ビット線ＢＬ１〜ＢＬｍとソース線ＳＬとの間にトンネル磁気抵抗素子ＴＭＲが電気的にそれぞれ結合される一方で、ビット線／ＢＬ１〜／ＢＬｍとソース線ＳＬｄ１との間に基準抵抗ＴＭＲｒが電気的にそれぞれ結合される。
【００６２】
図３は、メモリセルＭＣおよびリファレンスセルＲＭＣ周辺の構造を示す断面図である。
【００６３】
図３を参照して、半導体基板ＳＵＢ上に形成されたアクセストランジスタＡＴＲ（またはアクセス素子ＡＴＲｒ）は、不純物領域１１０および１２０と、ゲート１３０とを有する。不純物領域１１０は、接地電圧ＧＮＤと電気的に結合される。したがって、以下においては不純物領域１１０をソース領域と称し、不純物領域１２０をドレイン領域とも称することとする。
【００６４】
同一のメモリセル行に属するアクセストランジスタＡＴＲのソース領域１１０は、互いに電気的に結合される。すなわち、ソース領域１１０に相当する不純物領域は、メモリアレイ１０上に行方向に沿って延在するように配置され、図２に示したソース線ＳＬ（またはソース線ＳＬｄ）を形成する。既に説明したようにソース線ＳＬ，ＳＬｄは、メモリアレイ１０に隣接する領域において、接地配線ＧＬ１およびＧＬ２によって接地電圧ＧＮＤと結合されている。
【００６５】
ドレイン領域１２０は、金属配線層Ｍ１およびコンタクトホールに形成された金属膜１４０によって、導電性のストラップ１５０を介してトンネル磁気抵抗素子ＴＭＲと結合される。トンネル磁気抵抗素子ＴＭＲの下層側には、近接する金属配線層Ｍ１にディジット線ＤＬが設けられ、トンネル磁気抵抗素子ＴＭＲの上層側には、金属配線層Ｍ２にビット線ＢＬが形成される。ビット線ＢＬはトンネル磁気抵抗素子ＴＭＲと電気的に結合されている。
【００６６】
リードワード線ＲＷＬは、行方向に延在して設けられるポリシリコン配線として設けられるのが一般的である。当該ポリシリコン配線によって、同一のメモリセル行に属するアクセストランジスタＡＴＲのゲート１３０同士は、電気的に結合される。
【００６７】
このように、データ書込電流を流すディジット線ＤＬおよびビット線ＢＬは比較的電気抵抗の小さい金属配線を形成する一方で、データ書込電流を流す必要のないソース線ＳＬおよびリードワード線ＲＷＬを、金属配線を用いずに形成することによって、メモリセルＭＣおよびリファレンスセルＲＭＣの構成に必要な金属配線層数を削減して、セルの小型化を図ることができる。この結果、メモリアレイの小面積化による装置の小型化が可能となる。
【００６８】
次に、メモリアレイ１０周辺の構成について説明する。
再び図２を参照して、メモリアレイ１０の周辺において、各メモリセル行に対応して、電源電圧Ｖｃｃとディジット線ＤＬの一端との間に設けられたディジット線ドライバ４１が設けられる。ディジット線ドライバ４１は、たとえばＮチャネルＭＯＳトランジスタで構成される。ディジット線ドライバ４１のゲートには、対応するメモリセル行が選択されたときにＨレベルに活性化されるデコード信号を受ける。
【００６９】
この結果、選択行のディジット線ＤＬは、ディジット線ドライバ４１のターンオンに応答して、その一端および他端を電源電圧Ｖｃｃおよび接地電圧ＧＮＤとそれぞれ接続される。この結果、選択行のディジット線ＤＬに、電源電圧Ｖｃｃから接地電圧ＧＮＤに向かう所定方向のデータ書込電流を流すことができる。当該所定方向のデータ書込電流によって、対応するメモリセルにおいては、磁化困難軸（ＨＡ）方向に沿ったデータ書込磁界が作用する。
【００７０】
メモリアレイ１０に隣接する領域に、データバス対ＤＢＰ１を構成するデータバスＤＢ１，／ＤＢ１と、データバス対ＤＢＰ２を構成するデータバスＤＢ２，／ＤＢ２とが行方向に沿って配置される。データバス対ＤＢＰ１およびＤＢＰ２は、メモリアレイ１０を挟んで互いに反対側の領域に配置される。
【００７１】
さらに、メモリセル列のそれぞれに対応して、コラム選択線ＣＳＬ１〜ＣＳＬｍ、コラム選択ゲートＣＳＧ１，／ＣＳＧ１〜ＣＳＧｍ，／ＣＳＧｍが設けられ、ビット線ＢＬおよび／ＢＬの各々に対応してプリチャージトランジスタ６７が設けられる。
【００７２】
列デコーダ２５は、コラムアドレスＣＡのデコード結果、列選択結果に応じてコラム選択線ＣＳＬ１〜ＣＳＬｍのうちの、列選択結果に対応する１本を選択状態（Ｈレベル）に活性化する。
【００７３】
コラム選択ゲートＣＳＧ１，／ＣＳＧ１〜ＣＳＧｍ，／ＣＳＧｍは、図１に示した読出／書込制御回路３０に相当する領域に設けられる。コラム選択ゲートＣＳＧ１〜ＣＳＧｍは、ビット線ＢＬ１〜ＢＬｍとデータバスＤＢ１との間にそれぞれ配置される。コラム選択ゲートＣＳＧ１〜ＣＳＧｍの各々は、コラム選択線ＣＳＬ１〜ＣＳＬｍのうちの対応する１本の活性化に応答して、データバスＤＢ１と対応するビット線ＢＬとを接続する。
【００７４】
同様に、コラム選択ゲート／ＣＳＧ１〜／ＣＳＧｍは、ビット線／ＢＬ１〜／ＢＬｍとデータバス／ＤＢ１との間にそれぞれ配置される。コラム選択ゲート／ＣＳＧ１〜／ＣＳＧｍの各々は、コラム選択線ＣＳＬ１〜ＣＳＬｍのうちの対応する１本の活性化に応答して、データバス／ＤＢ１と対応するビット線／ＢＬとを接続する。
【００７５】
プリチャージトランジスタ６７は、読出／書込制御回路３５に相当する領域に設けられ、プリチャージ電圧Ｖｐｃと各ビット線ＢＬ，／ＢＬとの間に電気的に結合される。プリチャージトランジスタ６７は、プリチャージ信号φＰＲに応答してオンする。たとえば、プリチャージ電圧Ｖｐｃとして接地電圧ＧＮＤを用いることができる。
【００７６】
プリチャージ信号φＰＲは、ＭＲＡＭデバイス１のスタンバイ期間と、ＭＲＡＭデバイス１のアクティブ期間内におけるデータ書込動作およびデータ読出動作の前後等において、各ビット線ＢＬ，／ＢＬをプリチャージするために活性化される。一方、ＭＲＡＭデバイスのアクティブ期間におけるデータ書込およびデータ読出動作時においては、プリチャージ信号φＰＲはＬレベルに非活性化される。これに応答して、各ビット線ＢＬ，／ＢＬは、プリチャージ電圧Ｖｐｃ（接地電圧ＧＮＤ）と切離される。
【００７７】
ビット線ＢＬ１〜ＢＬｍの両端にそれぞれ対応して、ビット線ドライバＢＤＶａ１〜ＢＤＶａｍおよびＢＤＶｂ１〜ＢＤＶｂｍがそれぞれ設けられる。ビット線ドライバＢＤＶａ１〜ＢＤＶａｍは、図１に示した読出／書込制御回路３０に属し、各々の構成は同様である。ビット線ドライバＢＤＶｂ１〜ＢＤＶｂｍは、図１に示した読出／書込制御回路３５に属し、各々の構成は同様である。ここでは代表的にビット線ドライバＢＤＶａ１，ＢＤＶｂ１の構成について説明する。
【００７８】
ビット線ドライバＢＤＶａ１は、電源電圧Ｖｃｃとビット線ＢＬ１の一端側（列デコーダ２５側）との間に接続されたトランジスタ５１と、ビット線ＢＬ１の一端側と接地電圧ＧＮＤとの間に接続されたトランジスタ５２と、トランジスタ５１および５２のゲート電圧をそれぞれ制御するための論理ゲート５３および５５とを有する。トランジスタ５１および５２は、たとえばＮチャネルＭＯＳトランジスタによって構成される。
【００７９】
論理ゲート５３は、データバスＤＢ１、データ書込時にＨレベルに設定される制御信号ＷＥおよびコラム選択線ＣＳＬ１の３つの電圧レベル間のＡＮＤ論理演算結果をトランジスタ５１のゲートに出力する。論理ゲート５５は、データバスＤＢ１の反転レベル、制御信号ＷＥおよびコラム選択線ＣＳＬ１の３つの電圧レベル間のＡＮＤ論理演算結果をトランジスタ５２のゲートに出力する。
【００８０】
これに対して、ビット線ドライバＢＤＶｂ１は、電源電圧Ｖｃｃとビット線ＢＬ１の他端側（列デコーダ２５の反対側）との間に接続されたトランジスタ６１と、ビット線ＢＬ１の他端側と接地電圧ＧＮＤとの間に接続されたトランジスタ６２と、トランジスタ６１および６２のゲート電圧をそれぞれ制御するための論理ゲート６３および６５とを有する。トランジスタ６１および６２は、たとえばＮチャネルＭＯＳトランジスタによって構成される。
【００８１】
論理ゲート６３は、データバスＤＢ２の反転レベル、制御信号ＷＥおよびコラム選択線ＣＳＬ１の３つの電圧レベル間のＡＮＤ論理演算結果をトランジスタ６１のゲートに出力する。論理ゲート６５は、データバスＤＢ２、制御信号ＷＥおよびコラム選択線ＣＳＬ１の３つの電圧レベル間のＡＮＤ論理演算結果をトランジスタ６２のゲートに出力する。
【００８２】
さらに、ビット線／ＢＬ１〜／ＢＬｍの両端にそれぞれ対応して、ビット線ドライバ／ＢＤＶａ１〜／ＢＤＶａｍおよび／ＢＤＶｂ１〜／ＢＤＶｂｍがそれぞれ設けられる。ビット線ドライバ／ＢＤＶａ１〜／ＢＤＶａｍは、図１に示した読出／書込制御回路３０に属し、各々の構成は同様である。ビット線ドライバ／ＢＤＶｂ１〜／ＢＤＶｂｍは、図１に示した読出／書込制御回路３５に属し、各々の構成は同様である。以下においては、ビット線ドライバＢＤＶａ１〜ＢＤＶａｍおよびＢＤＶｂ１〜ＢＤＶｂｍを総称してビット線ドライバＢＤＶａおよびＢＤＶｂｂとも称し、ビット線ドライバ／ＢＤＶａ１〜／ＢＤＶａｍおよび／ＢＤＶｂ１〜／ＢＤＶｂｍを総称して、ビット線ドライバ／ＢＤＶａおよび／ＢＤＶｂとも称する。
【００８３】
ビット線ドライバ／ＢＤＶａは、ビット線ドライバＢＤＶａと比較して、論理ゲートへの入力の１つがデータバスＤＢ１ではなくデータバス／ＤＢ１となる点のみが異なる。同様に、ビット線ドライバ／ＢＤＶｂは、ビット線ドライバＢＤＶｂと比較して、論理ゲートへの入力の１つがデータバスＤＢ２ではなくデータバス／ＤＢ２となる点のみが異なる。
【００８４】
データ書込時において、データバスＤＢ１および／ＤＢ１は、図示しないデータ書込回路によって、書込データＤＩＮに応じて、異なる電圧（たとえば電源電圧Ｖｃｃおよび接地電圧ＧＮＤ）の一方ずつに駆動される。データバスＤＢ２および／ＤＢ２の電圧も同様に相補なレベルへ駆動される。なお、データバスＤＢ１とＤＢ２とは同じ電圧に駆動され、／ＤＢ１および／ＤＢ２も同じ電圧に駆動される。
【００８５】
たとえば、書込データが“１”のときには、データバスＤＢ１およびＤＢ２が電源電圧Ｖｃｃ（Ｈレベル）へ駆動され、データバス／ＤＢ１および／ＤＢ２が接地電圧ＧＮＤ（Ｌレベル）へ駆動される。これに対して、書込データが“０”のときには、データバス／ＤＢ１および／ＤＢ２が電源電圧Ｖｃｃ（Ｈレベル）へ駆動され、データバスＤＢ１およびＤＢ２が接地電圧ＧＮＤ（Ｌレベル）へ駆動される。
【００８６】
このような構成とすることにより、データ書込時においては、選択列のビット線ＢＬおよび／ＢＬに、互いに反対方向の電流が流される。これらの電流の方向は、データバスＤＢ１，ＤＢ２および／ＤＢ１，／ＤＢ２の電圧レベル、すなわち書込データＤＩＮのレベルに応じて制御される。
【００８７】
具体的には、Ｈレベルデータの書込時（ＤＩＮ＝“１”）には、選択列のビット線ＢＬには、ビット線ドライバＢＤＶａからＢＤＶｂに向かう方向にデータ書込電流が流され、ビット線／ＢＬにはビット線ドライバ／ＢＤＶｂから／ＢＤＶａに向かう方向にデータ書込電流が流される。これに対して、Ｌレベルデータの書込時（ＤＩＮ＝“０”）には、選択列のビット線ＢＬおよび／ＢＬには、Ｈレベルデータの書込時とそれぞれ反対方向にデータ書込電流が流される。このような書込データＤＩＮに応じた方向のデータ書込電流によって、対応するメモリセルにおいては、磁化容易軸（ＥＡ）方向に沿ったデータ書込磁界が作用する。
【００８８】
この結果、選択メモリセルに対しては、選択行のディジット線ＤＬからの磁化困難軸に沿った磁界と、選択列のビット線ＢＬ，／ＢＬからの書込データＤＩＮに応じた方向の磁化容易軸に沿った磁界との両方が作用するので、当該選択メモリセルにおいて、トンネル磁気抵抗素子ＴＭＲは書込データＤＩＮのレベルに応じた方向に磁化される。
【００８９】
データ読出時においては、選択行のリードワード線ＲＷＬおよび選択列のコラム選択線ＣＳＬが活性化される。図２においては、一例として、リードワード線ＲＷＬ２およびコラム選択線ＣＳＬ１が活性化されるものとする。偶数行のリードワード線ＲＷＬ２が活性化されるので、これに対応してダミーリードワード線ＤＲＷＬ０が活性化され、ＤＲＷＬ１は非活性化される。この結果、選択メモリセルＭＣ♯は、ビット線／ＢＬ１およびソース線ＳＬ２の間に接続され、選択されたリファレンスセル（以下、「選択リファレンスセル」とも称する）は、ビット線ＢＬ１およびソース線ＳＬｄ０の間に接続される。
【００９０】
コラム選択線ＣＳＬ１の活性化に応答して、選択列に対応するビット線ＢＬ１および／ＢＬ１は、データバスＤＢ１および／ＤＢ１を介して、選択メモリセルから記憶データを読出すためのセンスアンプ（データ読出回路）７０と接続される。
【００９１】
以上説明した、リファレンスセルを備えたＭＲＡＭデバイス１におけるデータ書込およびデータ読出動作を図４および５を用いて説明する。
【００９２】
図４を参照して、データ書込時については、選択メモリセルＭＣ♯に対するデータ書込の動作波形が示される。
【００９３】
データ書込時においては、各リードワード線ＲＷＬおよびダミーリードワード線ＤＲＷＬはＬレベル（接地電圧ＧＮＤ）に非活性化され、選択行のディジット線ＤＬおよび選択列のコラム選択線ＣＳＬが活性化される（図示せず）。
【００９４】
これにより、選択行のディジット線ＤＬおよび選択列のビット線ＢＬ，／ＢＬには、一定方向のデータ書込電流Ｉｐおよび書込データに応じた方向のデータ書込電流±Ｉｗがそれぞれ供給される。この結果、選択行のディジット線および選択列のビット線の交点に位置する選択メモリセルＭＣ♯に対して、データ書込が実行される。なお、既に説明したように、リファレンスセルＲＭＣに対するデータ書込は、実動作時には不要である。
【００９５】
データ読出時においては、選択行に対応するリードワード線ＲＷＬ、および対応するダミーリードワード線ＤＲＷＬが、Ｈレベルに活性化される。一方、各ディジット線ＤＬは、非活性化されて電流は流されない。また、図示しないが、選択列のコラム選択線ＣＳＬが活性化される。
【００９６】
リードワード線ＲＷＬおよびダミーリードワード線ＤＲＷＬのＨレベル電圧は、リファレンスセルの構成に応じて設定される。たとえば、基準抵抗ＴＭＲｒを電気抵抗ＲｍａｘおよびＲｍｉｎの中間的な抵抗で形成する場合には、リードワード線ＲＷＬおよびダミーリードワード線ＤＲＷＬのＨレベル電圧は、同一レベル（ＶＤＷＬ＝Ｖｃｃ）とすればよい。これに対して、基準抵抗ＴＭＲｒをトンネル磁気抵抗素子ＴＭＲと同様に設計し、電気抵抗Ｒｍｉｎに対応する方向に磁化する場合には、アクセス素子ＡＴＲｒのオン抵抗をアクセストランジスタＡＴＲのオン抵抗よりも大きくする必要があるので、ダミーリードワード線ＤＲＷＬのＨレベル電圧ＶＤＷＬは、リードワード線ＲＷＬのＨレベル電圧（Ｖｃｃ）よりも低く設定される。
【００９７】
すでに説明したように、たとえば、偶数行が選択されたデータ読出時には、データバスＤＢ１および／ＤＢ１は、選択メモリセルＭＣ♯および選択リファレンスセルＲＭＣ♯をそれぞれ介して接地電圧ＧＮＤへプルダウンされる。センスアンプ７０は、データバスＤＢ１および／ＤＢ１を介して、選択列のビット線ＢＬおよび／ＢＬの各々を接地電圧ＧＮＤと異なる所定電圧Ｖｒｅｆと接続する。所定電圧Ｖｒｅｆは、トンネル磁気抵抗素子ＴＭＲの特性、たとえば、トンネル膜の信頼性や接合抵抗差ΔＲ（＝Ｒｍａｘ−Ｒｍｉｎ）の現われやすさを考慮して、一般的には０．５Ｖ程度に設定される。
【００９８】
このとき、選択列のビット線ＢＬ，／ＢＬのうちの選択メモリセルＭＣ♯と接続された一方には、その記憶データに対応する２種類のレベルの一方がメモリセル電流Ｉｃｅｌｌとして流れる。一方、選択列のビット線ＢＬ，／ＢＬのうちの選択リファレンスセルＲＭＣ♯と接続された他方には、上記２種類のレベルの中間レベルを有する基準電流Ｉｒｅｆが流れる。したがって、センスアンプ７０は、メモリセル電流Ｉｃｅｌｌおよび基準電流Ｉｒｅｆの差を検知することによって、読出データＤＯＵＴを生成することができる。センスアンプ７０としては、電流差を増幅・検知するための一般的な構成が適用可能であるので、その詳細な回路構成については説明を省略する。
【００９９】
図５には、データ読出動作のバリエーションが示される。図５に示されたデータ読出動作においては、センスアンプ７０は、データバスＤＢ１および／ＤＢ１を介して、選択列のビット線ＢＬおよび／ＢＬの各々へ同一レベルの電流Ｉｓを供給する。これに応じて、選択列のビット線ＢＬ，／ＢＬのうちの選択メモリセルＭＣ♯と接続された一方には、その記憶データに対応する２種類の電気抵抗（Ｒｍａｘ，Ｒｍｉｎ）に応じた電圧Ｖ１またはＶ０が発生する。一方、選択列のビット線ＢＬ，／ＢＬのうちの選択リファレンスセルＲＭＣ♯と接続された他方には、電圧Ｖ１およびＶ０の中間レベルの電圧Ｖｒが生じる。
【０１００】
したがって、センスアンプ７０は、ビット線ＢＬおよび／ＢＬの電圧差を検知することによって、読出データＤＯＵＴを生成することができる。センスアンプ７０としては、電圧差を増幅・検知するための一般的な構成が適用可能であるので、その詳細な回路構成については説明を省略する。また、図５に示されたデータ書込動作については、図４と同様であるので説明は繰り返さない。
【０１０１】
図４および図５のいずれのデータ読出動作においても、センスアンプ７０は、メモリセル電流経路および基準電流経路の電気抵抗差に基づいてデータ読出を実行する。したがって、データ読出マージンを確保するためには、メモリセル電流経路および基準電流経路の電気抵抗差が、選択メモリセルおよび選択リファレンスセル間の電気抵抗差を明確に反映していることが必要である。たとえば、アドレス選択に依存して、選択メモリセルおよび選択リファレンスを除いた部分の経路抵抗が変化すると、データ読出マージンの低下を招いてしまう。なお、図４および図５に示された、データ読出時におけるビット線の通過電流Ｉｓ，Ｉｃｅｌｌ，Ｉｒｅｆは、データ書込時におけるビット線の通過電流±Ｉｗと比較してかなり小さいレベルである。
【０１０２】
次に、データ読出時におけるメモリセル電流経路および基準電流経路の経路抵抗を均衡させるための構成について説明する。
【０１０３】
再び図２を参照して、データ読出時にメモリセル電流は、センスアンプ７０〜データバス／ＤＢ１〜ビット線／ＢＬ１〜選択メモリセルＭＣ♯〜ソース線ＳＬ２〜接地配線ＧＬ１，ＧＬ２〜接地電圧ＧＮＤから構成されるメモリセル電流経路を流れる。これに対して、基準電流は、センスアンプ７０〜データバスＤＢ１〜ビット線ＢＬ１〜選択リファレンスセルＲＭＣ♯〜ソース線ＳＬｄ０〜接地配線ＧＬ１，ＧＬ２〜接地電圧ＧＮＤから構成される基準電流経路を流れる。
【０１０４】
図３で説明したように、これらのソース線ＳＬ２およびＳＬｄ０は、比較的電気抵抗の高い拡散層によって形成される。したがって、これらの電流経路から選択メモリセルＭＣ♯および選択リファレンスセルＲＭＣ♯をそれぞれ除いた経路抵抗は、ソース線ＳＬ（ＳＬ２）およびＳＬｄ上の電流経路長に応じて変化する。特に、メモリセル電流経路と基準電流経路との間で、ソース線ＳＬ（ＳＬ２）およびＳＬｄ上の電流経路長が大きく異なると、これらの電流経路間での経路抵抗に大きな差異を生じ、データ読出マージンを低下させてしまう。
【０１０５】
リファレンスセル行を設けた構成においては、選択メモリセルＭＣ♯および選択リファレンスセルＲＭＣ♯は同一メモリセル列に属するので、メモリセル電流経路および基準電流経路の間で、行方向に沿った配線上での経路長は、列選択結果にかかわらず自然に均衡する。
【０１０６】
したがって、実施の形態１に従う構成においては、ソース線ＳＬ，ＳＬｄとリファレンスセルとの配置方向を一致させることによって、メモリセル電流経路および基準電流経路の経路抵抗を、列選択結果にかかわらず均衡させている。すなわち、ソース線ＳＬ，ＳＬｄを行方向に沿って配置することにより、メモリセル電流経路および基準電流経路の間において、電気抵抗の大きいソース線ＳＬおよびＳＬｄ上の経路長を、列選択結果にかかわらず均衡させることができる。
【０１０７】
この結果、メモリセル電流経路および基準電流経路でのそれぞれの総電気抵抗の差が、選択メモリセルＭＣ♯と選択リファレンスセルＲＭＣ♯との電気抵抗差を明確に反映するため、アドレス選択結果に依存したデータ読出マージンの低下を防ぐことができる。
【０１０８】
なお、リファレンスセル行を設けた構成においては、メモリセル電流経路および基準電流経路の間で、列方向に沿った配線上での経路長は、行選択結果に依存して変化してしまう。しかしながら、列方向に沿って設けられるビット線ＢＬ，／ＢＬおよび接地配線ＧＬ１，ＧＬ２は、それぞれ低抵抗の金属配線で形成されるため、このような経路長差が、データ読出マージンに影響を与えるほどの経路抵抗差を生じる可能性は低い。
【０１０９】
あるいは、さらに望ましい構成として、列方向に沿って設けられるビット線ＢＬおよび接地配線ＧＬ１，ＧＬ２の各々を単位長当たりの電気抵抗が同等になるように設計すれば、メモリセル電流経路および基準電流経路の間での、行選択結果に依存した経路抵抗差を抑制して、データ読出マージンをさらに向上させることができる。単位長当たりの電気抵抗を同等にするためには、たとえば、ビット線ＢＬおよび接地配線ＧＬ１，ＧＬ２の各々を同一形状・同一材質で形成すればよい。
【０１１０】
さらに、図２に示されるように、接地配線ＧＬ１およびＧＬ２の一端ずつを、対称形となるように接地電圧ＧＮＤと結合することによって、メモリセル電流経路および基準電流経路を対称形とすることができるので、さらにデータ読出動作を安定化できる。
【０１１１】
図６には、接地配線ＧＬ１およびＧＬ２についての配置のアレンジが示される。
【０１１２】
図６（ａ）を参照して、接地配線ＧＬ１およびＧＬ２の両端のそれぞれを接地電圧ＧＮＤと接続する構成とすることもできる。このような構成としても、メモリセル電流経路および基準電流経路の間で、アドレス選択結果にかかわらず経路抵抗を均衡することができる。
【０１１３】
図６（ｂ）には、図２で示したと同様の構成、すなわち、接地配線ＧＬ１およびＧＬ２の一端ずつが対称的に接地電圧ＧＮＤと接続される構成が示される。
【０１１４】
あるいは、図６（ｃ）に示されるように、接地配線ＧＬ１およびＧＬ２の両端の同一側を接地電圧ＧＮＤと接続する構成としても、接地配線ＧＬ１，ＧＬ２上の電流経路長は、メモリセル電流経路および基準電流経路の間で異なるものの、電気抵抗の大きいソース線ＳＬ，ＳＬｄ上での電流経路長がバランスしているため、データ読出マージンが大きく低下することはない。
【０１１５】
したがって、リファレンスセルＲＭＣの配置方向とソース線ＳＬ，ＳＬｄの配置方向とを一致させていれば、図６（ｄ）に示されるように、メモリアレイ１０の一方側に接地配線ＧＬ１のみを配置してその一端側を接地電圧ＧＮＤと接続する簡易な構成としても、メモリセル電流経路および基準電流経路のそれぞれの経路抵抗を、アドレス選択結果にかかわらず均衡させて、データ読出マージンを確保することができる。なお、実施の形態１に従う構成は、図３に示される、ソース線ＳＬを拡散層として設けるメモリセル構造のみならず、ソース線ＳＬを金属配線として設けるメモリセル構造に対しても同様に適用することが可能である。
【０１１６】
［実施の形態２］
図７は、メモリアレイおよびその周辺回路の実施の形態２に従う構成を説明する回路図である。
【０１１７】
図７を参照して、実施の形態２に従う構成においては、実施の形態１に従う構成と比較して、複数のリファレンスセルＲＭＣが、リファレンスセル列を形成するように、列方向に沿って配置される点が異なる。複数のリファレンスセルＲＭＣは、複数のメモリセルＭＣと、メモリセル行をそれぞれ共有するように配置される。
【０１１８】
これに伴って、ビット線ＢＬ１〜ＢＬｍは、メモリセルＭＣのみと接続されることになる。これに対して、リファレンスセル列に対応してリファレンスビット線ＢＬｒｅｆが配置され、各リファレンスセルＲＭＣは、リファレンスビット線ＢＬｒｅｆとソース線ＳＬ１〜ＳＬｎの対応する１本の間に接続される。
【０１１９】
既に説明したように、リファレンスセルＲＭＣの記憶データは書換える必要がないため、リファレンスセルＲＭＣに対するデータ書込は必要ない。したがって、リファレンスビット線ＢＬｒｅｆの両端に、ビット線ドライバの配置は本来必要ないが、図８に従う構成においては、形状ダミーとしてビット線ドライバＢＤＶａｒおよびＢＤＶｂｒが配置されている。すなわち、ビット線ドライバＢＤＶａｒおよびＢＤＶｂｒは実際にデータ書込動作に用いられることはないが、このような形状ダミーの配置によって、ビット線ドライバの配置領域における形状の連続性を確保して、メモリアレイ１０周辺部における製造寸法・形状の仕上りのばらつきを減少させることができる。
【０１２０】
ソース線ＳＬは、図２に示した構成と同様に行方向に沿って配置され、その両端の少なくとも一方は、接地配線によって接地電圧ＧＮＤと結合される。図７に示される例では、各ソース線の一端側（センスアンプ７０の反対側）が列方向に沿って配置された接地配線ＧＬ１と接続される。
【０１２１】
また、ビット線ＢＬ１〜ＢＬｍは、コラム選択ゲートＣＳＧ１〜ＣＳＧｍをそれぞれ介してデータバスＤＢ１と接続され、リファレンスビット線ＢＬｒｅｆはコラム選択ゲートＣＳＧｒを介してデータバス／ＤＢ１と接続される。コラム選択ゲートＣＳＧｒは、コラム選択線ＣＳＬｒの活性化に応答してオンする。
【０１２２】
図７に従う構成においては、コラム選択線ＣＳＬ１〜ＣＳＬｍは、データ読出時およびデータ書込時の各々において、列選択結果に応じて選択的に活性化される。一方、コラム選択線ＣＳＬｒは、列選択結果にかかわらず、データ読出時に活性化され、データ書込時には非活性化される。
【０１２３】
図７のその他の部分の構成は、図２に示したのと同様であるので詳細な説明は繰返さない。データ書込動作は、選択行のディジット線ドライバ４１および選択列のビット線ドライバＢＤＶａ，ＢＤＶｂ，／ＢＤＶａ，／ＢＤＶｂを用いて、図２の構成と同様に実行される。
【０１２４】
次に、実施の形態２に従う構成におけるデータ読出動作について説明する。
図７においても、図２と同様に、リードワード線ＲＷＬ２およびコラム選択線ＣＳＬ１がＨレベルに活性化されて、第２行・第１列のメモリセルが選択メモリセルＭＣ♯として選択され、選択メモリセルＭＣ♯と同一のメモリセル行を共有するリファレンスセルが選択リファレンスセルＲＭＣ♯として選択されるものとする。
【０１２５】
データ読出時にメモリセル電流は、センスアンプ７０〜データバスＤＢ１〜ビット線ＢＬ１〜選択メモリセルＭＣ♯〜ソース線ＳＬ２〜接地配線ＧＬ１〜接地電圧ＧＮＤの経路から構成されるメモリセル電流経路（図７中の実線矢印）を流れる。これに対して、基準電流は、センスアンプ７０〜データバス／ＤＢ１〜リファレンスビット線ＢＬｒｅｆ〜選択リファレンスセルＲＭＣ♯〜ソース線ＳＬ２〜接地配線ＧＬ１〜接地電圧ＧＮＤの経路から構成される基準電流経路（図７中の点線矢印）を流れる。
【０１２６】
リファレンスセル列を設けた構成においては、選択メモリセルＭＣ♯および選択リファレンスセルＲＭＣ♯は同一メモリセル行に属するので、メモリセル電流経路および基準電流経路の間で、列方向に沿った配線上での経路長、すなわちビット線ＢＬおよびリファレンスビット線ＢＬｒｅｆ上での経路長、および接地配線ＧＬ１上での経路長は、列選択結果にかかわらず自然に均衡する。これに対して、行方向に沿った配線上での経路長は、メモリセル電流経路および基準電流経路の間で異なってくる。
【０１２７】
したがって、実施の形態２のように、リファレンスセルの配置方向と、ソース線ＳＬの配置方向とが一致しない構成においては、メモリセル電流経路および基準電流経路の間で、ソース線ＳＬ上の電流経路が必然的に異なってくるため、ソース線ＳＬおよび、ソース線に平行に配置されかつメモリセル電流および基準電流経路に含まれるデータバスＤＢ１，／ＤＢ１の各々を、単位長当りの電気抵抗が同様となるように設計する必要がある。
【０１２８】
図８は、実施の形態２に従うメモリセルおよびリファレンスセル周辺の構造を示す断面図である。
【０１２９】
図８を参照して、実施の形態２に従う構成においては、図３に示した実施の形態１に従う構成と比較して、ソース線ＳＬが金属配線として配置される点が異なる。すなわち、実施の形態２に従う構成では、図３に示した構成と比較して金属配線層が１つ多く必要であり、たとえば、金属配線層Ｍ１、Ｍ２およびＭ３に、ソース線ＳＬ、ディジット線ＤＬおよびビット線ＢＬがそれぞれ設けられる。
【０１３０】
行方向に沿って設けられた金属配線であるソース線ＳＬは、対応するメモリセル行に属する複数のアクセストランジスタＡＴＲのそれぞれのソース領域１１０と電気的に結合される。
【０１３１】
さらに、メモリアレイ１０に隣接する領域において、たとえばソース線ＳＬと同一の金属配線層Ｍ１を用いて、データバスＤＢ１，／ＤＢ１を、ソース線ＳＬと同一形状・同一材質で形成すれば、単位長当りの単位抵抗をソース線ＳＬと同等にすることができる。あるいは、データバスＤＢ１，／ＤＢ１を、ビット線ＢＬよりも上層の金属配線層Ｍ４を用いて、ソース線ＳＬと同一形状・同一材質で形成することもできる。なお、既に説明したように、図８に示された配線構造を有するメモリセルおよびリファレンスセルを、実施の形態１と組み合わせて構成することも可能である。
【０１３２】
このような構成とすることにより、ソース線ＳＬとリファレンスセルＲＭＣとの配置方向が一致しない構成においても、メモリセル電流経路および基準電流経路の経路抵抗を、アドレス選択結果にかかわらず均衡させることができる。この結果、メモリセル電流経路および基準電流経路でのそれぞれの総電気抵抗の差は、選択メモリセルＭＣ♯と選択リファレンスセルＲＭＣ♯との電気抵抗差を明確に反映する。したがって、アドレス選択結果に依存したデータ読出マージンの低下を防止して、データ読出動作を安定化できる。
【０１３３】
図９には、メモリアレイ１０の隣接領域に配置される接地配線の配置のバリエーションが示される。図９（ａ）には、図８と同様の構成が示され、接地配線ＧＬ１の一端側は、接地電圧ＧＮＤと接続される。
【０１３４】
あるいは、図９（ｂ）に示されるように、接地配線ＧＬ１の両端を接地電圧ＧＮＤと接続する構成としてもよい。図９（ｂ）の構成によれば、行選択結果に応じて変化する接地配線ＧＬ１上の電流経路長を平均的に短縮することができるので、データ読出電流の電流経路の総抵抗値を実質的に抑制して、低消費電力化を図ることができる。
【０１３５】
［実施の形態３］
実施の形態３においては、列方向に沿って配置されたリファレンスセルＲＭＣに対して、ソース線ＳＬも列方向に沿って配置された構成について説明する。
【０１３６】
図１０は、メモリアレイおよびその周辺回路の実施の形態３に従う構成を説明する回路図である。
【０１３７】
図１０を参照して、実施の形態３に従う構成においては、図７に示した実施の形態２に従う構成と比較して、行方向に沿って配置されたソース線ＳＬ１〜ＳＬｎに代えて、列方向に沿って配置されたソース線ＳＬ１〜ＳＬｍ，ＳＬｒが配置される点で異なる。ソース線ＳＬ１〜ＳＬｍについても、総称する場合には、単にソース線ＳＬと称することとする。ソース線ＳＬｒは、リファレンスセル列に対応して設けられ、複数のリファレンスセルＲＭＣの各々は、リファレンスビット線ＢＬｒｅｆおよびソース線ＳＬｒの間に接続される。
【０１３８】
ソース線ＳＬおよびＳＬｒは、列方向に沿って配置され、その両端の少なくとも一方は、接地配線によって接地電圧ＧＮＤと結合される。図１０に示される例では、各ソース線ＳＬおよびＳＬｒの一端側（センスアンプ７０の反対側）が行方向に沿って配置された接地配線ＧＬ１と接続される。接地配線ＧＬ１の両端は、接地電圧ＧＮＤと結合される。
【０１３９】
図１０のその他の部分の構成は、図７に示したのと同様であるので詳細な説明は繰返さない。データ書込動作は、選択行のディジット線ドライバ４１および選択列のビット線ドライバＢＤＶａ，ＢＤＶｂ，／ＢＤＶａ，／ＢＤＶｂを用いて、図２の構成と同様に実行される。
【０１４０】
次に、実施の形態２に従う構成におけるデータ読出動作について説明する。
図１０においても、図２と同様に、リードワード線ＲＷＬ２およびコラム選択線ＣＳＬ１がＨレベルに活性化されて、第２行・第１列のメモリセルが選択メモリセルＭＣ♯として選択され、選択メモリセルＭＣ♯と同一のメモリセル行を共有するリファレンスセルが選択リファレンスセルＲＭＣ＃として選択されるものとする。
【０１４１】
データ読出時にメモリセル電流は、センスアンプ７０〜データバスＤＢ１〜ビット線ＢＬ１〜選択メモリセルＭＣ♯〜ソース線ＳＬ１〜接地配線ＧＬ１〜接地電圧ＧＮＤの経路から構成されるメモリセル電流経路（図１０中の実線矢印）を流れる。これに対して、基準電流は、センスアンプ７０〜データバス／ＤＢ１〜リファレンスビット線ＢＬｒｅｆ〜選択リファレンスセルＲＭＣ♯〜ソース線ＳＬｒ〜接地配線ＧＬ１〜接地電圧ＧＮＤの経路から構成される基準電流経路（図１０中の点線矢印）を流れる。
【０１４２】
すでに説明したように、リファレンスセル列を設けた構成においては、メモリセル電流経路および基準電流経路の間で、列方向に沿った配線上での経路長は、行選択結果にかかわらず自然に均衡する。したがって、実施の形態３に従う構成においては、ソース線ＳＬ，ＳＬｒを列方向に沿って配置することにより、メモリセル電流経路および基準電流経路のそれぞれにおけるソース線ＳＬおよびＳＬｒ上の経路長を、列選択結果にかかわらず均衡させることができる。
【０１４３】
この結果、図２に示した構成と同様に、ソース線ＳＬを新たな金属配線層を設けることなく列方向に延在して形成された拡散層として形成してもソース線ＳＬを実現できる。
【０１４４】
図１１は、実施の形態３に従うメモリセルおよびリファレンスセル周辺の構造例を示す断面図である。図１１には、拡散層として設けられたソース線ＳＬを有するＭＴＪメモリセルの構造例が示される。
【０１４５】
図１１を参照して、実施の形態３に従う構成においては、ソース線ＳＬ（またはＳＬｒ）は、列方向に隣接するメモリセルＭＣ（またはリファレンスセルＲＭＣ）のアクセストランジスタＡＴＲ（またはアクセス素子ＡＴＲｒ）間で互いに電気的に結合されたソース領域１１０を有する。
【０１４６】
すなわち、ソース領域１１０は、列方向に延在して設けられた拡散層として形成される。このようなソース領域１１０は、接地電圧ＧＮＤと電気的に結合することによりソース線ＳＬまたはＳＬｒとして用いることができる。
【０１４７】
ドレイン領域１２０は、図３に示した構造と同様に、コンタクトホールに設けられた金属膜１４０によって、導電性のストラップ１５０を介してトンネル磁気抵抗素子ＴＭＲと電気的に結合される。リードワード線ＲＷＬおよびディジット線ＤＬは行方向に沿った金属配線として、金属配線層Ｍ１およびＭ２にそれぞれ配置される。アクセストランジスタＡＴＲのゲート１３０は、対応するリードワード線ＲＷＬとコンタクトホールに形成された金属膜１４１を介して電気的に結合される。
【０１４８】
あるいは、図１２に示すように、ソース線ＳＬを金属配線として設けることも可能である。
【０１４９】
図１２を参照して、このような構造例では、各アクセストランジスタＡＴＲ（またはアクセス素子ＡＴＲｒ）のソース領域１１０は、列方向に沿った金属配線であるソース線ＳＬと電気的に結合される。これに対して、リードワード線ＲＷＬは、図３に示した構造と同様に、ゲート１３０を行方向に延在して配置されたポリシリコン配線によって形成することができる。図１２に示した構造例のその他の部分の構造は図１１と同様であるので詳細な説明は繰返さない。
【０１５０】
図１２の構造例によれば、必要な金属配線層の数が増えるものの、ソース線ＳＬの低抵抗化を図ることができるので、メモリセル電流経路および基準電流経路の総電気抵抗を抑制することが可能となる。
【０１５１】
このように、メモリセルＭＣおよびリファレンスセルＲＭＣとして、図１２および図１３に示された構造のいずれを適用しても、メモリセル電流経路および基準電流経路のそれぞれの経路抵抗を、アドレス選択結果にかかわらず均衡させて、データ読出マージンを確保することができる。
【０１５２】
なお、リファレンスセル列を設けた構成においては、メモリセル電流経路および基準電流経路の間で、行方向に沿った配線上での経路長は、列選択結果に依存して変化してしまう。しかしながら、行方向に沿って設けられるデータバスＤＢ１，／ＤＢ１および接地配線ＧＬ１は、それぞれ低抵抗材質の金属配線で形成されるため、このような経路長差が、データ読出マージンに影響を与えるほどの経路抵抗差を生じる可能性は低い。
【０１５３】
あるいは、さらに望ましい構成として、行方向に沿って設けられるデータバスＤＢ１，／ＤＢ１および接地配線ＧＬ１を単位長当たりの電気抵抗が同等になるように設計すれば、メモリセル電流経路および基準電流経路の間での、列選択結果に依存した経路抵抗差を抑制して、データ読出マージンをさらに向上させることができる。単位長当たりの電気抵抗を同等にするためには、たとえば、データバスＤＢ１，／ＤＢ１および接地配線ＧＬ１の各々を同一形状・同一材質で形成すればよい。
【０１５４】
図１３には、接地配線ＧＬ１およびＧＬ２についての配置のアレンジが示される。図１３（ａ）には、図１０と同様に、行方向に沿って設けられた接地配線ＧＬ１が、センスアンプ７０と反対側のノードにおいて接地電圧ＧＮＤと接続される構成が示されている。この場合には、既に説明したように、メモリセル電流経路および基準電流経路のそれぞれにおいて、経路抵抗の不均衡を引起す最大の要因であるソース線ＳＬ，ＳＬｒ上の電流経路長をアドレス選択結果にかかわらず均一化するのみならず、行方向に沿って配置される配線（接地配線ＧＬおよびデータバスＤＢ１，／ＤＢ１）上での電流経路長の合計についても、アドレス選択結果にかかわらず均一化できる。
【０１５５】
したがって、上述したように、接地配線ＧＬとデータバスＤＢ１，／ＤＢ１を，それぞれの単位長当りの電気抵抗が同等となるように設計すれば、データ読出精度をさらに向上させることができる。
【０１５６】
あるいは、図９（ｂ）に示すように、メモリアレイ１０の隣接領域に、列方向に沿った接地配線ＧＬ２をさらに設けることも可能である。これにより、選択メモリセルＭＣ♯の位置に応じて変動するメモリセル電流経路の長さを実効的に短縮することができるので、当該電流経路の電気抵抗を抑制して低消費電力化を図ることが可能である。
【０１５７】
［実施の形態４］
実施の形態４においては、実施の形態１と同様に、リファレンスセルが行方向に沿って配置された構成において、ソース線ＳＬが列方向に沿って配置された場合の構成について説明する。
【０１５８】
図１４は、メモリアレイおよびその周辺回路の実施の形態４に従う構成を説明する回路図である。
【０１５９】
図１４を参照して、実施の形態４に従う構成においては、図２に示した実施の形態１に従う構成と比較して、行方向に沿って配置されたソース線ＳＬ１〜ＳＬｎ，ＳＬｄ０，ＳＬｄ１に代えて、列方向に沿って配置されたソース線ＳＬ１，／ＳＬ１，…，／ＳＬｍが配置される点で異なる。なお、ソース線ＳＬ１〜ＳＬｍを総称する場合には、単にソース線ＳＬと表記し、ソース線／ＳＬ１〜／ＳＬｍを総称する場合には、単にソース線／ＳＬと表記することとする。
【０１６０】
ソース線ＳＬおよび／ＳＬは、列方向に沿って配置され、その両端の少なくとも一方は、接地配線によって接地電圧ＧＮＤと結合される。図１４に示される例では、各ソース線の一端側（センスアンプ７０の反対側）が行方向に沿って配置された接地配線ＧＬ１と接続される。接地配線ＧＬ１の両端は、接地電圧ＧＮＤと結合される。
【０１６１】
各メモリセル列において、メモリセルＭＣおよびリファレンスセルＲＭＣは、ビット線ＢＬ，／ＢＬの一方と、ソース線ＳＬ，／ＳＬの一方との間に接続される。
【０１６２】
図１４のその他の部分の構成は、図２に示したのと同様であるので詳細な説明は繰返さない。データ書込動作は、選択行のディジット線ドライバ４１および選択列のビット線ドライバＢＤＶａ，ＢＤＶｂ，／ＢＤＶａ，／ＢＤＶｂを用いて、図２の構成と同様に実行される。
【０１６３】
次に、実施の形態４に従う構成におけるデータ読出動作について説明する。
図１４においても、図２と同様に、リードワード線ＲＷＬ２およびコラム選択線ＣＳＬ１がＨレベルに活性化されて、第２行・第１列のメモリセルが選択メモリセルＭＣ♯として選択され、選択メモリセルＭＣ♯と同一のメモリセル列を共有するリファレンスセルが選択リファレンスセルＲＭＣ＃として選択されるものとする。
【０１６４】
データ読出時にメモリセル電流は、センスアンプ７０〜データバス／ＤＢ１〜ビット線／ＢＬ１〜選択メモリセルＭＣ♯〜ソース線／ＳＬ１〜接地配線ＧＬ１〜接地電圧ＧＮＤの経路から構成されるメモリセル電流経路（図１４中の実線矢印）を流れる。これに対して、基準電流は、センスアンプ７０〜データバスＤＢ１〜ビット線ＢＬ１〜選択リファレンスセルＲＭＣ♯〜ソース線ＳＬ１〜接地配線ＧＬ１〜接地電圧ＧＮＤの経路から構成される基準電流経路（図１４中の点線矢印）を流れる。
【０１６５】
リファレンスセル行を設けた構成においては、選択メモリセルＭＣ♯および選択リファレンスセルＲＭＣ♯は同一メモリセル列に属するので、メモリセル電流経路および基準電流経路の間で、行方向に沿った配線上での経路長、すなわち、データバスＤＢ１，／ＤＢ１および接地配線ＧＬ１上での経路長は、行選択結果にかかわらず自然に均衡する。これに対して、列方向に沿った配線上での経路長は、メモリセル電流経路および基準電流経路の間で異なってくる。
【０１６６】
したがって、実施の形態４のように、リファレンスセルの配置方向と、ソース線ＳＬの配置方向とが一致しない構成においては、メモリセル電流経路および基準電流経路の間で、ソース線ＳＬ，／ＳＬ上の電流経路長が必然的に異なってくる。このため、ソース線ＳＬ，／ＳＬと、ソース線ＳＬ，／ＳＬに平行に配置されかつメモリセル電流および基準電流経路に含まれるデータバスＤＢ１，／ＤＢ１との各々を、単位長当りの電気抵抗が同様となるように設計する必要がある。すなわち、メモリセルＭＣおよびリファレンスセルＲＭＣには、図１２に示された構造を適用して、ソース線ＳＬを金属配線で形成する必要がある。
【０１６７】
このような構成とすることにより、ソース線ＳＬとリファレンスセルとの配置方向が一致しない構成においても、メモリセル電流経路および基準電流経路の経路抵抗を、アドレス選択結果にかかわらず均衡させることができる。この結果、アドレス選択結果に依存したデータ読出マージンの低下を防ぐことができる。
【０１６８】
図１５には、メモリアレイ１０の隣接領域に配置される接地配線の配置のバリエーションが示される。図１５（ａ）には、図１４と同様に、行方向に沿った接地配線ＧＬ１の両端側を接地電圧ＧＮＤと接続する構成がさらに示される。
【０１６９】
あるいは、図１５（ｂ）に示されるように、メモリアレイ１０の隣接領域のそれぞれに、列方向に沿った接地配線ＧＬ２，ＧＬ２＃をさらに設けることも可能である。接地配線ＧＬ２，ＧＬ２＃の一端側（センスアンプ７０側）を接地電圧ＧＮＤと結合し、他端側を接地配線ＧＬ１と接続することにより、メモリセル電流経路および基準電流経路を対称形とすることができるので、さらにデータ読出精度を向上することができる。
【０１７０】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１７１】
【発明の効果】
請求項１または２に記載の記憶装置は、参照セルとソース線との配置方向を一致させることにより、選択メモリセルを含む第１の電流経路と選択参照セルを含む第２の電流経路の間で、比較的電気抵抗の大きいソース線上の経路長をアドレス選択結果にかかわらず均衡させることができる。したがって、第１および第２の電流経路のそれぞれの総電気抵抗の差が、選択メモリセルと選択参照セルとの電気抵抗差を表わすようになるため、アドレス選択結果に依存してデータ読出マージンが低下することを防止して、データ読出動作を安定化できる。さらに、固定電圧配線の配置によって、第１および第２の電流経路において、選択メモリセルおよび選択参照セルから固定電圧への経路を対称形にすることができるので、データ読出動作を安定化できる。さらに、第１および第２の電流経路の間で、参照セルおよびソース線と異なる方向に配置される配線上の電気抵抗を均衡させることによって、アドレス選択結果に依存したデータ読出マージンの低下をさらに強力に防止して、データ読出動作を安定化できる。
【０１７２】
請求項３に記載の記憶装置は、ソース線を金属配線層を用いずに配置できるので、請求項２に記載の記憶装置が奏する効果に加えて、メモリアレイの小面積化を図ることができる。
【０１７７】
請求項３に記載の記憶装置は、選択メモリセルと選択参照セルとの電気抵抗差を、第１および第２の電流経路の総電気抵抗の差により明確に反映することができるため、請求項１に記載の記憶装置が奏する効果に加えて、さらにデータ読出動作を安定化できる。
【０１７８】
請求項４に記載の記憶装置は、記憶データに応じた方向に磁化される磁性体膜を有するメモリセルを備えたＭＲＡＭデバイスにおいて、請求項１に記載の薄膜磁性体記憶装置が奏する効果を享受することができる。
【０１７９】
請求項５に記載の記憶装置は、電流比較型のセンスアンプをデータ読出回路として配置することによって、請求項１に記載の薄膜磁性体記憶装置が奏する効果を享受することができる。
【０１８０】
請求項６に記載の記憶装置は、電圧比較型のセンスアンプをデータ読出回路として配置することによって、請求項１に記載の薄膜磁性体記憶装置が奏する効果を享受することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態に従うＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【図２】 メモリアレイおよびその周辺回路の実施の形態１に従う構成を説明する回路図である。
【図３】 メモリセルおよびリファレンスセル周辺の構造を示す断面図である。
【図４】 リファレンスセルを備えたＭＲＡＭデバイスにおけるデータ書込およびデータ読出動作を説明する第１の動作波形図である。
【図５】 リファレンスセルを備えたＭＲＡＭデバイスにおけるデータ書込およびデータ読出動作を説明する第２の動作波形図である。
【図６】 実施の形態１に従う構成における接地配線の配置例を示す概念図である。
【図７】 メモリアレイおよびその周辺回路の実施の形態２に従う構成を説明する回路図である。
【図８】 実施の形態２に従うメモリセルおよびリファレンスセル周辺の構造を示す断面図である。
【図９】 実施の形態２に従う構成における接地配線の配置例を示す概念図である。
【図１０】 メモリアレイおよびその周辺回路の実施の形態３に従う構成を説明する回路図である。
【図１１】 実施の形態３に従うメモリセルおよびリファレンスセル周辺の構造例を示す断面図である。
【図１２】 実施の形態３に従うメモリセルおよびリファレンスセル周辺の他の構造例を示す断面図である。
【図１３】 実施の形態３に従う構成における接地配線の配置例を示す概念図である。
【図１４】 メモリアレイおよびその周辺回路の実施の形態４に従う構成を説明する回路図である。
【図１５】 実施の形態４に従う構成における接地配線の配置例を示す概念図である。
【図１６】 ＭＴＪメモリセルの構成を示す概略図である。
【図１７】 ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【図１８】 データ書込時におけるデータ書込電流とトンネル磁気抵抗素子の磁化方向との関係を示す概念図である。
【図１９】 ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。
【符号の説明】
１ ＭＲＡＭデバイス、１０ メモリアレイ、２０ 行デコーダ、２５ 列デコーダ、７０ センスアンプ、１１０ ソース領域（不純物領域）、１２０ ドレイン領域（不純物領域）、１３０ ゲート、ＡＤＤ アドレス信号、ＡＴＲ アクセストランジスタ、ＡＴＲｒ アクセス素子、ＢＬ，／ＢＬ ビット線、ＢＬｒｅｆ リファレンスビット線、ＤＢ１，／ＤＢ１，ＤＢ２，／ＤＢ２ データバス、ＤＩＮ 書込データ、ＤＬ ディジット線、ＤＯＵＴ 読出データ、ＤＲＷＬ０，ＤＲＷＬ１ ダミーリードワード線、ＦＬ 固定磁化層、ＧＬ，ＧＬ１，ＧＬ２ 接地配線、ＧＮＤ 接地電圧、Ｍ１，Ｍ２，Ｍ３，Ｍ４ 金属配線層、ＭＣ ＭＴＪメモリセル、ＭＣ♯ 選択メモリセル、ＲＭＣ リファレンスセル、ＲＭＣ♯ 選択リファレンスセル、ＲＷＬ リードワード線、ＳＬ，／ＳＬ，ＳＬｄ０，ＳＬｄ１，ＳＬｒ ソース線、ＴＢ トンネルバリア、ＴＭＲ トンネル磁気抵抗素子、ＴＭＲｒ 基準抵抗、ＶＬ 自由磁化層、Ｖｃｃ 電源電圧。
Claims (6)
- 各々が記憶データに応じて２つのレベルの電気抵抗の一方を有する複数のメモリセルと、各々が前記複数のメモリセルのうちのデータ読出時の選択メモリセルの比較対象として設けられる複数の参照セルとが行列状に配置されたメモリアレイを備え、
前記複数の参照セルは、前記行および列の一方に沿って、前記行および列の他方を前記複数のメモリセルと共有するように配置され、
前記行にそれぞれ対応して配置され、選択行において活性化される複数のワード線と、
前記列にそれぞれ対応して配置される複数のデータ線と、
前記行および列の前記一方にそれぞれ対応して配置され、各々が固定電圧を供給する複数のソース線とをさらに備え、
前記複数のメモリセルの各々は、前記複数のデータ線の対応する１本と前記複数のソース線の対応する１本との間に直列に接続された、前記記憶データに応じて電気抵抗が変化する記憶素子および対応するワード線の活性化に応答してオンするアクセス素子を含み、
前記複数のデータ線は、
前記データ読出時に、前記複数のメモリセルのうちの、データ読出対象に選択された選択メモリセルと接続される第１のデータ線と、
前記データ読出時に、前記複数の参照セルのうちの、前記選択メモリセルとの間で前記行および列の前記他方を共有する選択参照セルと接続される第２のデータ線とを含み、
前記データ読出時に前記第１および第２のデータ線を前記固定電圧と異なる電圧と結合して、前記選択メモリセルおよび前記選択参照セルをそれぞれ通過する第１および第２の電流経路を形成させるデータ読出回路と、
前記メモリアレイに隣接する領域において、前記行および列の前記他方に沿って配置される固定電圧配線と、
前記メモリアレイに隣接する領域において、前記行に沿って配置される第１および第２のデータバスとをさらに備え、
前記複数のソース線の各々は、前記固定電圧配線と電気的に結合され、
前記データ読出時において、前記第１および第２のデータ線は、前記第１および第２のデータバスを介して前記データ読出回路と電気的に接続され、
前記データ読出回路は、前記第１および第２の電流経路の電気抵抗差に基いて、前記選択メモリセルから前記記憶データを読出すように構成され、
前記固定電圧配線の単位長当たりの電気抵抗は、前記複数のデータ線および前記データバスのうちの、前記固定電圧配線と同じ方向に配置される一方の単位長当たりの電気抵抗と同等に設計される、記憶装置。 - 前記固定電圧配線の単位長当たりの電気抵抗は、前記複数のソース線の単位長当たりの電気抵抗よりも小さい、請求項１に記載の記憶装置。
- 前記データ読出時において、前記第１の電流経路から前記選択メモリセルを除いた部分の電気抵抗は、前記第２の電流経路から前記選択参照セルを除外した部分の電気抵抗と均衡する、請求項１に記載の記憶装置。
- 前記記憶素子は、複数の磁性体膜を有し、
前記複数の磁性体膜のうちの少なくとも１つは、前記記憶データに応じた方向に磁化される、請求項１に記載の記憶装置。 - 前記データ読出時に、前記第１および第２のデータ線は、前記固定電圧と異なる共通の電圧と結合され、
前記データ読出回路は、前記第１および第２のデータ線の通過電流差に基づいて、前記選択メモリセルから前記記憶データを読出す、請求項１に記載の記憶装置。 - 前記データ読出時に、前記第１および第２のデータ線は、同一の電流を供給され、
前記データ読出回路は、前記第１および第２のデータ線の電圧差に基づいて、前記選択メモリセルから前記記憶データを読出す、請求項１に記載の記憶装置。
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