KR100654266B1 - 자기 터널 접합부를 갖는 박막 자성체 기억 장치 - Google Patents

Abstract

데이터 판독 전에 비트선(BL) 및 소스선(SL)의 각각은, 전원 전압(VDD)으로 프리차지된다. 데이터 판독시에는 선택된 메모리 셀 열에서만, 대응하는 비트선(BL)이 데이터 버스(DB)와 결합되며, 대응하는 소스선(SL)이 접지 전압(VSS)으로 구동된다. 비선택 메모리 셀 열에서는, 비트선(BL) 및 소스선(SL)의 각각은 프리차지된 전원 전압(VDD)으로 유지된다. 데이터 판독에 직접 기여하지 않는, 비선택 메모리 셀 열에 대응하는 비트선(BL)에 충방전 전류가 발생하지 않으므로, 데이터 판독시의 소비 전력을 저감시킬 수 있다.

박막 자성체, 자기 터널 접합, 더미, 메모리 셀, 반강자성체층

Description

자기 터널 접합부를 갖는 박막 자성체 기억 장치{THIN FILM MAGNETIC MEMORY DEVICE HAVING MAGNETIC TUNNEL JUNCTION}

도 1은 본 발명의 실시예에 따른 MRAM 디바이스(1)의 전체 구성을 나타내는 개략 블록도.

도 2는 메모리 어레이(10) 및 그 주변 회로의 제1 실시예에 따른 구성을 나타내는 개념도.

도 3은 도 2에 도시한 데이터 판독 회로의 구성을 나타내는 회로도.

도 4는 제1 실시예에 따른 데이터 판독 동작을 설명하는 타이밍차트.

도 5는 메모리 어레이(10) 및 그 주변 회로의 제1 실시예의 변형예 1에 따른 구성을 나타내는 개념도.

도 6은 도 5에 도시한 데이터 판독 회로의 구성을 나타내는 회로도.

도 7은 제1 실시예의 변형예 1에 따른 데이터 판독 동작을 설명하는 타이밍차트.

도 8은 메모리 어레이(10) 및 그 주변 회로의 제1 실시예의 변형예 2에 따른 구성을 나타내는 개념도.

도 9는 도 8에 도시한 데이터 판독 회로의 구성을 나타내는 회로도.

도 10은 제1 실시예의 변형예 2에 따른 데이터 판독 동작을 설명하는 타이밍 차트.

도 11은 메모리 어레이(10) 및 그 주변 회로의 제1 실시예의 변형예 3에 따른 구성을 나타내는 개념도.

도 12는 제1 실시예의 변형예 3에 따른 데이터 판독 동작을 설명하는 타이밍차트.

도 13은 메모리 어레이(10) 및 그 주변 회로의 제1 실시예의 변형예 4에 따른 구성을 나타내는 개념도.

도 14는 제1 실시예의 변형예 4에 따른 데이터 판독 동작을 설명하는 타이밍차트.

도 15는 메모리 어레이(10) 및 그 주변 회로의 제2 실시예에 따른 구성을 나타내는 개념도.

도 16은 도 15에 도시한 데이터 기입 회로의 구성을 나타내는 회로도.

도 17은 컬럼 선택 클럭 생성 회로의 구성을 나타내는 회로도.

도 18은 컬럼 선택 클럭의 위상 변화를 설명하는 타이밍차트.

도 19는 제2 실시예에 따른 데이터 판독 및 데이터 기입 동작을 설명하는 타이밍차트.

도 20은 메모리 셀 중의 터널 자기 저항 소자의 구성을 나타내는 단면도.

도 21은 터널 자기 저항 소자 중의 자유 자기층에서의 자화 방향을 나타내는 개념도.

도 22는 자화 용이축 영역에서의 자화 특성을 설명하기 위한 히스테리시스 곡선.

도 23은 자화 곤란축 영역에서의 자화 특성을 설명하기 위한 히스테리시스 곡선.

도 24의 (a) 내지 (e)는 데이터 기입시에 자유 자기층의 자화를 설명하는 개념도.

도 25는 메모리 어레이(10) 및 그 주변 회로의 제3 실시예에 따른 구성을 나타내는 개념도.

도 26은 도 25에 도시한 비트선 및 소스선의 배치를 나타내는 구조도.

도 27은 메모리 어레이(10) 및 그 주변 회로의 제3 실시예의 변형예 1에 따른 구성을 나타내는 개념도.

도 28은 도 27에 도시한 라이트 워드선 및 소스선의 배치를 나타내는 구조 도.

도 29는 도 27에 도시한 데이터 판독 회로의 구성을 나타내는 회로도.

도 30은 메모리 어레이(10) 및 그 주변 회로의 제3 실시예의 변형예 2에 따른 구성을 나타내는 개념도.

도 31은 메모리 어레이(10) 및 그 주변 회로의 제3 실시예의 변형예 3에 따른 구성을 나타내는 개념도.

도 32는 메모리 어레이(10) 및 그 주변 회로의 제3 실시예의 변형예 4에 따른 구성을 나타내는 개념도.

도 33은 메모리 어레이(10) 및 그 주변 회로의 제4 실시예에 따른 구성을 나 타내는 개념도.

도 34는 도 33에 도시한 데이터 판독 회로의 구성을 나타내는 회로도.

도 35는 제4 실시예에 따른 데이터 판독 동작을 설명하는 타이밍차트.

도 36은 메모리 어레이(10) 및 그 주변 회로의 제4 실시예의 변형예 1에 따른 구성을 나타내는 개념도.

도 37은 메모리 어레이(10) 및 그 주변 회로의 제4 실시예의 변형예 2에 따른 구성을 나타내는 개념도.

도 38은 메모리 어레이(10) 및 그 주변 회로의 제4 실시예의 변형예 3에 따른 구성을 나타내는 개념도.

도 39는 MTJ 메모리 셀의 구성을 나타내는 개략도.

도 40은 MTJ 메모리 셀로부터의 데이터 판독 동작을 설명하는 개념도.

도 41은 MTJ 메모리 셀에 대한 데이터 기입 동작을 설명하는 개념도.

도 42는 데이터 기입시에 데이터 기입 전류의 방향과 데이터 기입 자계의 방향의 관계를 설명하는 개념도.

도 43은 행렬 형상으로 집적 배치된 MTJ 메모리 셀을 나타내는 개념도.

〈도면의 주요 부분에 대한 부호의 설명〉

10 : 메모리 어레이

20 : 행 디코더

25 : 열 디코더

30 : 워드선 드라이버

40 : 워드선 전류 제어 회로

51w : 데이터 기입 회로

51r, 52r, 53r, 54r, 55r, 56r : 데이터 판독 회로

62 : 비트선 결합 트랜지스터

101 : 반강자성체층

102 : 고정 자기층

103 : 자유 자기층

104 : 터널 배리어

105 : 컨택트 전극

107 : 자화 용이축 영역

108, 109 : 자화 곤란축 영역

200 : 컬럼 선택 클럭 생성 회로

210, 220, 221 : 라인 워드선 결합 스위치

ATR : 액세스 트랜지스터

ATRd : 더미 액세스 트랜지스터

BCSGa, BCSGb, /BCSGb : 비트선 선택 게이트

BCSGd : 더미 비트선 선택 게이트

BL, /BL : 비트선

BLP : 비트선 쌍

DB, /DB : 데이터 버스

DMC : 더미 메모리 셀

DRWL : 더미 리드 워드선

DSL : 더미 소스선

Ip, ±Iw : 데이터 기입 전류

Is : 감지 전류

MC : 메모리 셀

MTJ : 자기 터널 접합부

MTJd : 더미 저항

RWL : 리드 워드선

SCSGa, SCSGb : 소스선 구동 게이트

SCSGbd : 더미 소스선 선택 게이트

SL, /SL : 소스선

WWL : 라이트 워드선

본 발명은 박막 자성체 기억 장치에 관한 것으로, 특히 자기 터널 접합(MTJ: Magnetic Tunneling Junction)을 갖는 메모리 셀을 구비한 랜덤 액세스 가능한 박막 자성체 기억 장치에 관한 것이다.

저소비 전력으로 불휘발적인 데이터의 기억이 가능한 기억 장치로서, MRAM(Magnetic Random Access Memory) 디바이스가 주목받고 있다. MRAM 디바이스는 반도체 집적 회로에 형성된 복수의 박막 자성체를 이용하여 불휘발적인 데이터 기억을 행하여, 박막 자성체의 각각에 대하여 랜덤 액세스가 가능한 기억 장치이다.

특히, 최근에는 자기 터널 접합(MTJ: Magnetic Tunnel Junction)을 이용한 터널 자기 저항 소자를 메모리 셀로 이용함으로써, MRAM 장치의 성능이 비약적으로 진보하는 것이 발표되고 있다. 자기 터널 접합을 갖는 메모리 셀을 구비한 MRAM 디바이스에 대해서는 "A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell", ISSCC Digest of Technical Papers, TA7. 2, Feb. 2000. 및 "Nonvolatile RAM based on Magnetic Tunnel Junction Elements", ISSCC Digest of Technical Papers, TA7. 3, Feb. 2000. 등의 기술 문헌에 개시되어 있다.

도 39는 자기 터널 접합부를 갖는 메모리 셀(이하, 단순히 「MTJ 메모리 셀」이라고도 함)의 구성을 나타내는 개략도이다.

도 39를 참조하여, MTJ 메모리 셀은 기억 데이터의 데이터 레벨에 따라 전기 저항치가 변화하는 자기 터널 접합부 MTJ와, 액세스 트랜지스터 ATR을 구비한다. 액세스 트랜지스터 ATR은 전계 효과 트랜지스터로 형성되고, 비트선 BL과 접지 전압 VSS 사이에, 자기 터널 접합부 MTJ와 직렬로 접속된다.

MTJ 메모리 셀에 대해서는 데이터 기입을 지시하기 위한 라이트 워드선 WWL과, 데이터 판독을 지시하기 위한 리드 워드선 RWL과, 데이터 판독시 및 데이터 기 입시에 기억 데이터의 레벨에 대응하는 전기 신호를 전달하기 위한 데이터선인 비트선 BL이 배치된다.

도 40은 MTJ 메모리 셀로부터의 데이터 판독 동작을 설명하는 개념도이다.

도 40을 참조하여, 자기 터널 접합부 MTJ는 일정 방향의 고정 자화 방향을 갖는 자성체층(이하, 단순히 「고정 자기층」이라고도 함) FL과, 자유로운 자화 방향을 갖는 자성체층(이하, 단순히 「자유 자기층」이라고도 함) VL을 갖는다. 고정 자기층 FL 및 자유 자기층 VL 사이에는 절연체막으로 형성되는 터널 배리어 TB가 배치된다. 자유 자기층 VL은 기억 데이터의 레벨에 따른 방향, 즉 고정 자기층 FL과 동일 방향 또는 다른 방향 중 어느 한쪽으로 자화되어 있다.

데이터 판독시에는 액세스 트랜지스터 ATR이 리드 워드선 RWL의 활성화에 따라 턴 온(turn on)된다. 이에 의해, 비트선 BL∼자기 터널 접합부 MTJ∼접지 전압 VSS의 전류 패스에, 도시하지 않는 제어 회로로부터 일정 전류로 공급되는 감지 전류 Is가 흐른다.

자기 터널 접합부 MTJ의 전기 저항치는 고정 자기층 FL과 자유 자기층 VL 사이의 자화 방향의 상대 관계에 따라 변화한다. 구체적으로는, 고정 자기층 FL의 자화 방향과 자유 자기층 VL에 기입된 자화 방향이 동일한 경우에는, 양자의 자화 방향이 다른 경우에 비하여 자기 터널 접합부 MTJ의 전기 저항치는 작아진다.

따라서, 데이터 판독시에는 감지 전류 Is에 의해 자기 터널 접합부 MTJ에서 생기는 전압 변화는 자유 자기층 VL에 기억된 자계 방향에 따라 다르다. 이에 의해, 예를 들면 비트선 BL을 일단 고전압으로 프리차지한 상태 후에 감지 전류 Is의 공급을 개시하면, 비트선 BL의 전압 레벨 변화를 검지하는 것으로 MTJ 메모리 셀의 기억 데이터의 레벨을 판독할 수 있다.

도 41은 MTJ 메모리 셀에 대한 데이터 기입 동작을 설명하는 개념도이다.

도 41을 참조하여, 데이터 기입시에는 리드 워드선 RWL은 비활성화되고, 이에 응답하여 액세스 트랜지스터 ATR은 턴 오프(turn off)된다. 이 상태에서, 자유 자기층 VL을 기억 데이터 레벨에 대응하는 방향으로 자화하기 위한 데이터 기입 자계를 발생시키는 데이터 기입 전류가 라이트 워드선 WWL 및 비트선 BL에 각각 흐른다. 자유 자기층 VL의 자화 방향은 라이트 워드선 WWL 및 비트선 BL을 각각 흐르는 데이터 기입 전류의 방향의 조합에 따라 결정된다.

도 42는 데이터 기입시에 데이터 기입 전류의 방향과 데이터 기입 자계의 방향의 관계를 설명하는 개념도이다.

도 42를 참조하여, 횡축으로 나타내는 자계 Hx는 라이트 워드선 WWL을 흐르는 데이터 기입 전류에 의해 생기는 데이터 기입 자계 H(WWL)의 방향을 나타낸다. 한편, 종축으로 나타내는 자계 Hy는 비트선 BL을 흐르는 데이터 기입 전류에 의해 생기는 데이터 기입 자계 H(BL)의 방향을 나타낸다.

자유 자기층 VL의 자화 방향은, 데이터 기입 자계 H(WWL)와 H(BL)의 합이 도 42에 도시한 아스테로이드(asteroid) 특성선의 외측 영역에 이르는 경우에만, 새롭게 기입된다. 즉, 아스테로이드 특성선의 내측 영역에 상당하는 데이터 기입 자계가 인가된 경우에는 자유 자기층 VL의 자화 방향은 갱신되지 않는다.

따라서, MTJ 메모리 셀에 기억 데이터를 기입하기 위해서는 라이트 워드선 WWL과 비트선 BL의 양쪽에 데이터 기입 전류를 흘릴 필요가 있다. 자기 터널 접합부 MTJ에 일단 기억된 자화 방향, 즉 기억 데이터 레벨은 새로운 데이터 기입이 실행되기까지 불휘발적으로 유지된다.

데이터 판독 동작시에도, 비트선 BL에는 감지 전류 Is가 흐른다. 그러나, 감지 전류 Is는 일반적으로, 상술한 데이터 기입 전류보다는 1∼2자릿수 정도 작도록 설정되기 때문에, 감지 전류 Is의 영향에 의해 데이터 판독시에 MTJ 메모리 셀의 기억 데이터가 잘못 재기입될 가능성은 작다.

상술한 기술 문헌에는 이러한 MTJ 메모리 셀을 반도체 기판 상에 집적하여, 랜덤 액세스 메모리인 MRAM 디바이스를 구성하는 기술이 개시되어 있다.

도 43은 행렬 형상으로 집적 배치된 MTJ 메모리 셀을 나타내는 개념도이다.

도 43을 참조하여, 반도체 기판 상에, MTJ 메모리 셀을 행렬 형상으로 배치함으로써, 고집적화된 MRAM 디바이스를 실현할 수 있다. 도 43에서는, MTJ 메모리 셀을 n행×m열(n, m: 자연수)로 배치하는 경우를 도시한다. 행렬 형상으로 배치된 n×m개의 MTJ 메모리 셀에 대하여, n개의 라이트 워드선 WWL1∼WWLn 및 리드 워드선 RWL1∼RWLn과, m개의 비트선 BL1∼BLm이 배치된다.

데이터 판독시에는 리드 워드선 RWL1∼RWLn 중의 하나가 선택적으로 활성화되어, 선택된 메모리 셀 행(이하, 단순히 「선택 행」이라고도 함)에 속하는 메모리 셀은 비트선 BL1∼BLm의 각각과 접지 전압 VSS 사이에 전기적으로 결합된다. 이 결과, 비트선 BL1∼BLm의 각각에는 대응하는 메모리 셀의 기억 데이터 레벨에 따른 전압 변화가 생긴다.

따라서, 선택된 메모리 셀 열(이하, 단순히 「선택 열」이라고도 함)에 대응하는 비트선의 전압을 감지 증폭기 등을 이용하여 소정의 기준 전압과 비교함으로써, 선택된 메모리 셀의 기억 데이터 레벨을 판독할 수 있다.

그러나, 이러한 방식의 데이터 판독 동작에서는 선택 행에 속하는 메모리 셀의 전부에서 감지 전류 Is의 경로가 형성되기 때문에, 비선택 메모리 셀 열(이하, 단순히 「비선택 열」이라고도 함)에 대응하는 비트선에서도, 데이터 판독에 직접 기여하지 않는 불필요한 충방전 전류가 생긴다. 이로 인해, 데이터 판독시의 소비 전력이 증대한다.

또한, 상술한 기술 문헌에 기재된 바와 같이, 자기 터널 접합부의 양단에 인가되는 바이어스 전압이 커지면, 고정 자기층 FL과 자유 자기층 VL 사이의 자화 방향의 상대 관계, 즉 기억 데이터 레벨에 따른 전기 저항치의 변화가 나타나기 어렵게 된다. 이 때문에, 데이터 판독시에, 자성체 메모리 셀의 양단에 인가되는 전압이 커지면, 기억 데이터 레벨에 따른 비트선의 전압 변화의 차이가 현저히 나타나지 않아, 데이터 판독 동작의 고속성 및 안정성이 저해될 우려가 있다.

또한, 선택 메모리 셀과 결합된 비트선의 전압과 비교하기 위한 기준 전압의 생성에는 더미 메모리 셀이 일반적으로 이용된다. MTJ 메모리 셀의 데이터 판독에 이용되는 더미 셀로서는 예를 들면, MTJ 메모리 셀에, "1(H 레벨)" 및 "0(L 레벨)" 데이터가 기억된 경우에 각각 대응하는 전기 저항치 R1 및 R0의 중간치에 상당하는 전기 저항치 Rd를 갖는 저항 소자를 적용할 수 있다. 이러한 저항 소자에, MTJ 메 모리 셀과 마찬가지의 감지 전류 Is를 공급함으로써, 해당 기준 전압을 생성할 수 있다.

일반적으로, 더미 메모리 셀은 더미 행 또는 더미 열을 형성하도록 배치된다.

더미 행을 형성하도록 더미 셀을 배치하는 경우에는, 인접하는 두 개의 비트선에 의해 형성되는 비트선 쌍에 의해, 소위 폴디드형(folded) 비트선 구성에 기초한 데이터 판독을 실행할 수 있다. 이러한 구성에서는 인접하는 두 개의 비트선의 각각 하나에, 선택된 MTJ 메모리 셀 및 더미 메모리 셀을 각각 결합할 수 있다. 이에 따라, 선택된 MTJ 메모리 셀 및 더미 메모리 셀의 각각과 감지 증폭기 사이의 RC 시정수를 동일하게 하여, 데이터 판독 마진을 확보할 수 있다.

그러나, 비선택 메모리 셀 열에 대응하는 더미 메모리 셀에 대해서도 감지 전류를 흘릴 필요가 있기 때문에, 데이터 판독시의 소비 전력이 증대한다.

반대로, 더미 열을 형성하도록 더미 셀을 배치하는 경우에는, 복수의 더미 메모리 셀에 감지 전류를 공급할 필요가 없는 한편, 선택된 MTJ 메모리 셀이 결합되는 비트선과, 더미 열에 대응하여 설치되는 더미 메모리 셀과 결합되는 더미 비트선을 반드시 근접하여 배치할 수는 없다. 이 결과, 선택된 MTJ 메모리 셀 및 더미 메모리 셀의 각각과 감지 증폭기 사이의 RC 시정수의 차이에 의해, 데이터 판독 마진을 손상시키거나, 데이터 판독 속도의 저하를 초래할 우려가 있다.

한편, 이미 설명한 바와 같이 MTJ 메모리 셀에 대한 데이터 기입은 라이트 워드선 WWL 및 비트선 BL을 각각 흐르는 데이터 기입 전류에 의해 각각 발생하는 데이터 기입 자계의 조합에 의해 실행된다. 따라서, 자기 터널 접합부 MTJ 내의 자유 자기층 VL을 효과적이고, 또한 안정적으로 자화하도록 데이터 기입 전류의 공급을 행할 필요가 있다.

또한, 선택된 MTJ 메모리 셀에 인가되는 데이터 기입 자계는 인접하는 다른 MTJ 메모리 셀에는 자계 노이즈로서 작용하기 때문에, 데이터 기입 대상 이외의 메모리 셀에서, 잘못된 데이터 기입이 생기지 않도록 고려할 필요가 있다. 특히, 데이터 기입에 필요한 소정 자계의 발생에 필요한 데이터 기입 전류를 저감시킬 수 있으면, 저소비 전력화 및 자기 노이즈 억제에 의한 동작 안정화의 효과를 올릴 수 있다.

본 발명의 목적은 저소비 전력으로 고속의 데이터 판독을 실행할 수 있는 박막 자성체 기억 장치를 제공하는 것이다.

본 발명의 다른 목적은 효율적이고 안정적인 데이터 기입을 실행할 수 있는 박막 자성체 기억 장치를 제공하는 것이다.

본 발명의 일 특징에 따르면, 박막 자성체 기억 장치에 있어서, 복수의 메모리 셀과, 복수의 제1 데이터선과, 복수의 소스선과, 복수의 제1 데이터선 선택부와, 복수의 소스선 선택부를 포함한다. 복수의 메모리 셀의 각각은 인가 자계에 의해 기입된 기억 데이터 레벨에 따라 전기 저항치가 변화한다. 복수의 제1 데이터선의 각각은 복수의 메모리 셀의 일정 구분마다 형성되고, 데이터 판독시에 기억 데이터 레벨을 판독한다. 복수의 소스선은 복수의 제1 데이터선에 대응하여 각각 배치되며, 그 각각은 데이터 판독시에, 일정 구분에 속하는 메모리 셀 중의 선택된 하나를 통해, 복수의 제1 데이터선 중의 대응하는 하나와 전기적으로 결합된다. 복수의 제1 데이터선 선택부는 복수의 제1 데이터선에 대응하여 각각 배치된다. 각 제1 데이터선 선택부는 데이터 판독 전에, 복수의 제1 데이터선 중의 대응하는 하나를 제1 전압으로 프리차지하고, 데이터 판독시에, 대응하는 하나의 제1 데이터선을 제1 전압으로부터 전기적으로 분리시킨다. 복수의 소스선 선택부는 복수의 소스선에 대응하여 각각 배치된다. 각 소스선 선택부는 데이터 판독 전에, 복수의 소스선 중의 대응하는 하나를 제2 전압으로 프리차지하기 위한 소스선 프리차지부와, 데이터 판독시에, 대응하는 하나의 소스선을 제3 전압과 전기적으로 결합하기 위한 소스선 구동부를 포함한다.

따라서, 본 발명의 주된 이점은 프리차지와 데이터 판독 사이에서, 각 소스선의 전압을 변화시킬 수 있는 점에 있다. 이 결과, 데이터 판독에 직접 관련되지 않는 제1 데이터선에 불필요한 충방전 전류가 흐르는 것을 피하여, 데이터 판독 동작을 저소비 전력화할 수 있다.

본 발명의 다른 특징에 따르면, 박막 자성체 기억 장치에 있어서, 메모리 셀과, 제1 신호선과, 제2 신호선을 구비한다. 메모리 셀은 데이터 기억을 실행하기 위해서 형성되고, 기억 데이터의 레벨에 따라 전기 저항치가 변화하는 자기 기억부를 포함한다. 자기 기억부는 고정된 소정의 자화 방향을 유지하는 제1 자성체층과, 자화 곤란축 방향을 따른 자계를 인가하기 위한 제1 데이터 기입 자계 및 자화 용이축 방향을 따른 자계를 인가하기 위한 제2 데이터 기입 자계의 조합에 따라 기 입되는 자화 방향을 유지하는 제2 자성체층을 갖는다. 제1 신호선은 제1 데이터 기입 자계를 발생시키는 제1 데이터 기입 전류를 흘린다. 제2 신호선은 제2 데이터 기입 자계를 발생시키는 제2 데이터 기입 전류를 흘린다. 데이터 기입시에, 제1 데이터 기입 전류의 공급은 제2 데이터 기입 전류의 공급보다 먼저 개시된다.

따라서, 자기 기억부에 대한 데이터 기입 동작에서, 자화 곤란축 방향을 따른 자계를 발생시킨 후에, 자화 용이축 방향을 따른 자계를 발생시키기 때문에, 메모리 셀의 자기 특성을 고려하여 데이터 기입을 안정적으로 실행할 수 있다.

본 발명의 또 다른 특징에 따르면, 박막 자성체 기억 장치에 있어서, 복수의 메모리 셀과, 복수의 기입 워드선과, 복수의 비트선과, 복수의 소스선과, 복수의 결합 스위치 데이터 기입 회로를 포함한다. 복수의 메모리 셀 행렬 형상으로 배치되는 각 메모리 셀은 제1 및 제2 데이터 기입 자계의 조합에 의해 기입된 기억 데이터 레벨에 따라 전기 저항치가 변화하는 자기 기억부를 포함한다. 복수의 기입 워드선은 복수의 메모리 셀의 행에 각각 대응하여 배치되고, 데이터 기입시에 선택적으로 활성화되어, 제1 데이터 기입 자계를 발생시키기 위한 제1 데이터 기입 전류가 흐른다. 복수의 비트선은 복수의 메모리 셀의 열에 각각 대응하여 배치된다. 복수의 소스선은 열에 각각 대응하여 배치되고, 그 각각은 복수의 비트선 중의 대응하는 하나와의 사이에, 대응하는 열에 속하는 메모리 셀을 두도록 배치된다. 복수의 결합 스위치는 열에 각각 대응하여 배치되고, 데이터 기입시에, 복수의 소스선 및 비트선 중의 열 선택 결과에 대응하는 하나씩의 일단측끼리 전기적으로 결합한다. 데이터 기입 회로는 데이터 기입시에 제2 데이터 기입 자계를 발생시키는 제2 데이터 기입 전류를 공급하기 위해서, 열 선택 결과에 대응하는 하나씩의 소스선 및 비트선의 타단측의 각각을, 기억 데이터의 레벨에 따라 제1 및 제2 전압에 각각씩 결합한다.

따라서, 열 선택 결과에 대응하는 비트선 및 소스선을 각각 흐르는 전류에 의해 생기는, 선택 메모리 셀에서 상호 작용하는 자계를 데이터 기입 자계로 이용하여 데이터 기입을 실행한다. 이 결과, 비트선을 흐르는 데이터 기입 전류를 저감시킬 수 있기 때문에, 데이터 기입시에 저소비 전력화, 비트선 전류 밀도의 저하에 의한 신뢰성의 향상 및 인접 셀에 대한 자계 노이즈의 억제를 도모할 수 있다.

본 발명의 또 다른 특징에 따르면, 박막 자성체 기억 장치에 있어서, 복수의 메모리 셀과, 복수의 기입 워드선과, 복수의 소스선과, 복수의 비트선과, 워드선 드라이버를 구비한다. 복수의 메모리 셀은 행렬 형상으로 배치되고, 각 메모리 셀은 제1 및 제2 데이터 기입 자계의 조합에 의해 기입된 기억 데이터 레벨에 따라 전기 저항치가 변화하는 자기 기억부를 포함한다. 복수의 기입 워드선은 복수의 메모리 셀의 행에 각각 대응하여 배치되고, 데이터 기입시에 제1 데이터 기입 자계를 발생시키는 제1 데이터 기입 전류를 흘리기 위해서 선택적으로 활성화된다. 복수의 소스선은 행에 각각 대응하여 배치되고, 각각의 일단측이 제1 전압과 결합된다. 복수의 비트선은 복수의 메모리 셀의 열에 각각 대응하여 배치되고, 데이터 기입시에 제2 데이터 기입 자계를 발생시키는 제2 데이터 기입 전류의 공급을 열 선택 결과에 따라 선택적으로 받는다. 워드선 드라이버는 데이터 기입시에 있어서, 복수의 기입 워드선 중의 활성화된 하나의 일단측을 제2 전압과 결합한다. 제2 데이터 기입 전류는 활성화된 기입 워드선 및 복수의 소스선 중의 활성화된 기입 워드선과 타단측끼리 전기적으로 결합된 적어도 하나로 구성되는 전류 경로를 흐른다.

따라서, 행 선택 결과에 대응하는 라이트 워드선을 흐르는 데이터 기입 전류의 리턴 패스를 하나의 소스선을 이용하여 형성할 수 있기 때문에, 라이트 워드선 및 소스선을 각각 흐르는 전류에 의해 생기는, 선택 메모리 셀에서 상호 상승 작용하는 자계를 제1 데이터 기입 자계로서 이용하여 데이터 기입을 실행한다. 이 결과, 라이트 워드선을 흐르는 데이터 기입 전류를 저감시킬 수 있기 때문에, 데이터 기입시에 저소비 전력화, 기입 워드선 전류 밀도의 저하에 의한 신뢰성의 향상 및 인접 셀에 대한 자계 노이즈의 억제를 도모할 수 있다.

본 발명의 또 다른 특징에 따르면, 박막 자성체 기억 장치에 있어서, 복수의 메모리 셀과, 복수의 판독 워드선과, 복수의 기입 워드선과, 복수의 비트선과, 워드선 드라이버와, 결합 스위치와, 데이터 판독 회로를 포함한다. 복수의 메모리 셀은 행렬 형상으로 배치되고, 각 메모리 셀은 제1 및 제2 데이터 기입 자계의 조합에 따라 기입된 기억 데이터 레벨에 따라 전기 저항치가 변화하는 자기 기억부와, 자기 기억부와 직렬로 결합되어, 데이터 판독시에 선택적으로 온 상태가 되어 데이터 판독 전류를 통과하고, 데이터 기입시에 오프 상태가 되는 액세스부를 포함한다. 복수의 판독 워드선은 복수의 메모리 셀의 행에 각각 대응하여 배치되고, 데이터 판독시에 행 선택 결과에 따라 액세스부를 온 상태로 한다. 복수의 기입 워드선은 행에 각각 대응하여 배치되고, 데이터 기입시에 있어서 제1 데이터 기입 자계를 발생시키는 제1 데이터 기입 전류를 흘리기 위해서 선택적으로 활성화된다. 복수의 비트선은 복수의 메모리 셀의 열에 각각 대응하여 배치되고, 각각은 메모리 셀을 통해 복수의 기입 워드선과 전기적으로 결합된다. 워드선 드라이버는 데이터 기입시에 제2 데이터 기입 자계를 발생시키는 제2 데이터 기입 전류를 흘리기 위해서, 복수의 기입 워드선 중의 활성화된 하나의 일단측을 제1 전압과 결합되고, 남은 기입 워드선을 제2 전압으로 설정한다. 결합 스위치는 각 기입 워드선과 다른 행에 속하는 복수의 기입 워드선의 각각의 사이에 결합되고, 결합된 두 개의 기입 워드선 중의 어느 한쪽이 활성화된 경우에 온 상태로 된다. 데이터 판독 회로는 데이터 판독시에, 복수의 비트선 중의 열 선택 결과에 대응하는 하나에 대하여 데이터 판독 전류를 공급하고, 열 선택 결과에 대응하는 하나의 비트선의 전압 변화에 기초하여 데이터 판독을 실행한다. 워드선 드라이버는 데이터 판독시에, 각 기입 워드선을 소정 전압으로 설정한다.

따라서, 소스선의 배치를 생략한 메모리 어레이 구성에 있어서, 행 선택 결과에 대응하는 라이트 워드선을 흐르는 데이터 기입 전류의 리턴 패스를, 다른 행에 속하는 복수의 기입 워드선을 이용하여 형성할 수 있다. 이 결과, 선택 행에 대응하는 라이트 워드선 및 비선택 행에 대응하는 복수의 라이트 워드선을 각각 흐르는 전류에 의해 생기는, 선택 메모리 셀에서 상호 상승 작용하는 자계를 데이터 기입 자계로 이용하여 데이터 기입을 실행할 수 있다. 라이트 워드선을 흐르는 데이터 기입 전류를 저감시킬 수 있기 때문에, 데이터 기입시에 저소비 전력화, 기입 워드선 전류 밀도의 저하에 의한 신뢰성의 향상 및 인접 셀에 대한 자계 노이즈의 억제를 도모할 수 있다.

본 발명의 또 다른 특징에 따르면, 박막 자성체 기억 장치에 있어서, 복수의 메모리 셀과, 복수의 데이터선과, 기준 전압 생성부를 포함한다. 복수의 메모리 셀은 행렬 형상으로 배치되고, 각 메모리 셀은 기입된 기억 데이터 레벨에 따라 전기 저항치가 변화하는 자기 기억부와, 데이터 판독시에 선택적으로 온 상태가 되어 데이터 판독 전류를 통과하기 위한 액세스부를 포함한다. 복수의 데이터선은 복수의 메모리 셀의 열에 각각 대응하여 형성되고, 데이터 판독시에 데이터 판독 전류의 공급을 선택적으로 받는다. 복수의 기준 전압 생성부는 열에 각각 대응하여 형성된다. 각 기준 전압 생성부는 데이터 판독시에 열 선택 결과에 따라 선택적으로 활성화되어, 복수의 데이터선 중의 대응하는 하나의 전압과 비교되는 기준 전압을 생성한다. 각 메모리 셀은 복수의 데이터선 중의 대응하는 하나와 소정 전압 사이에 결합된다.

따라서, 비선택 열에 대응하는 기준 전압 발생부를 비활성화한 상태로 데이터 판독을 실행할 수 있다. 이 결과, 기준 전압 발생부에서의 소비 전력을 억제한 후에, 신호 마진이 큰 데이터 판독을 실행할 수 있다.

이하, 본 발명의 실시예를 첨부 도면을 참조하여 상세하게 설명한다. 또, 이하의 설명에서, 동일 또는 대응 부분에 대해서는 동일한 참조 부호를 병기한다.

〈제1 실시예〉

도 1을 참조하여, 본 발명의 제1 실시예에 따른 MRAM 디바이스(1)는 외부로부터의 제어 신호 CMD 및 어드레스 신호 ADD에 응답하여 랜덤 액세스를 행하고, 기 입 데이터 DIN의 입력 및 판독 데이터 DOUT의 출력을 실행한다.

MRAM 디바이스(1)는 제어 신호 CMD에 응답하여 MRAM 디바이스(1)의 전체 동작을 제어하는 컨트롤 회로(5)와, 행렬 형상으로 배치된 복수의 MTJ 메모리 셀을 갖는 메모리 어레이(10)를 포함한다. 메모리 어레이(10)의 구성은 나중에 상세히 설명하지만, MTJ 메모리 셀의 행에 각각 대응하여 복수의 라이트 워드선 WWL 및 리드 워드선 RWL이 배치된다. 또한, MTJ 메모리 셀의 열에 각각 대응하여 비트선 BL 및 소스선 SL이 배치된다.

MRAM 디바이스(1)는, 또한 행 디코더(20)와, 열 디코더(25)와, 워드선 드라이버(30)와, 워드선 전류 제어 회로(40)와, 판독/기입 제어 회로(50, 60)를 포함한다.

행 디코더(20)는 어드레스 신호 ADD에 의해 나타내는 로우 어드레스 RA에 따라, 메모리 어레이(10)에서의 행 선택을 실행한다. 열 디코더(25)는 어드레스 신호 ADD에 의해 나타내는 컬럼 어드레스 CA에 따라 메모리 어레이(10)에서의 열 선택을 실행한다. 워드선 드라이버(30)는 행 디코더(20)의 행 선택 결과에 기초하여 리드 워드선 RWL 또는 라이트 워드선 WWL을 선택적으로 활성화한다. 로우 어드레스 RA 및 컬럼 어드레스 CA에 의해, 데이터 판독 또는 데이터 기입 동작의 대상으로 지정된 선택 메모리 셀이 표시된다.

워드선 전류 제어 회로(40)는 데이터 기입시에 라이트 워드선 WWL에 데이터 기입 전류를 흘리기 위해서 설치된다. 예를 들면, 워드선 전류 제어 회로(40)에 의해 각 라이트 워드선 WWL을 접지 전압 VSS와 결합함으로써, 워드선 드라이버(30) 에 의해 선택적으로 전원 전압 VDD와 결합된 라이트 워드선에, 데이터 기입 전류를 흘릴 수 있다. 판독/기입 제어 회로(50, 60)는 데이터 판독 및 데이터 기입시에, 비트선에 데이터 기입 전류 및 감지 전류(데이터 판독 전류)를 흘리기 위해서, 메모리 어레이(10)에 인접하는 영역에 배치되는 회로 등을 총칭한 것이다.

도 2는 메모리 어레이(10) 및 그 주변 회로의 제1 실시예에 따른 구성을 나타내는 개념도이다. 도 2에서는 데이터 판독에 관련된 구성이 주로 나타난다.

도 2를 참조하여, 메모리 어레이(10)는 n행×m열로 배열되는 도 39에 도시한 구성을 갖는 MTJ 메모리 셀 MC(이하, 단순히 「메모리 셀 MC」이라고도 함)를 포함한다. MTJ 메모리 셀의 행(이하, 단순히 「메모리 셀 행」이라고도 함)에 대응하여 리드 워드선 RWL1∼RWLn 및 라이트 워드선 WWL1∼WWLn이 각각 형성된다. MTJ 메모리 셀의 열(이하, 단순히 「메모리 셀 열」이라고도 함)에 각각 대응하여 비트선 BL1∼BLm 및 소스선 SL1∼SLm이 각각 형성된다.

도 2에는 제1행 및 제2행과, 제1, 제2 및 m열에 대응하는 라이트 워드선 WWL1, WWL2, 리드 워드선 RWL1, RWL2, 비트선 BL1, BL2, BLm, 소스선 SL1, SL2, SLm 및 일부의 메모리 셀이 대표적으로 도시된다.

이하에서는 라이트 워드선, 리드 워드선, 비트선 및 소스선을 총괄적으로 표현하는 경우에는 부호 WWL, RWL, BL 및 SL을 이용하여 각각 표기하기로 하고, 특정한 라이트 워드선, 리드 워드선, 비트선 및 소스선을 나타내는 경우에는, 예를 들어 RWL1, WWL1, BL1, SL1과 같이 표기하기로 한다. 또한, 신호 또는 신호선의 고전압 상태(전원 전압 VDD) 및 저전압 상태(접지 전압 VSS)의 각각을 H 레벨 및 L 레벨이라고 하기로 한다.

워드선 드라이버(30)는 데이터 판독시에, 로우 어드레스 RA의 디코드 결과, 즉 행 선택 결과에 따라, 리드 워드선 RWL1∼RWLn 중의 하나를 H 레벨로 활성화한다. 이에 응답하여, 선택된 메모리 셀 행에 속하는 메모리 셀의 각각에서, 액세스 트랜지스터 ATR이 온 상태가 됨으로써, 자기 터널 접합부 MTJ가 대응하는 비트선 BL 및 소스선 SL 사이에 전기적으로 결합된다.

메모리 어레이(10)와 인접하는 영역에, 리드 워드선 RWL 및 라이트 워드선 WWL과 동일 방향을 따라 데이터 버스 DB가 배치된다. 메모리 셀 열에 각각 대응하여 열 선택을 실행하기 위한 컬럼 선택선 CSL1∼CSLm이 배치된다. 열 디코더(25)는 컬럼 어드레스 CA의 디코드 결과, 즉 열 선택 결과에 따라, 데이터 판독시에, 컬럼 선택선 CSL1∼CSLm 중의 하나를 H 레벨로 활성화한다.

비트선 BL1∼BLm에 각각 대응하여, 비트선 선택 게이트 BCSGa1∼BCSGam이 각각 배치된다. 비트선 선택 게이트 BCSGa1은 전원 전압 VDD와 비트선 BL1 사이에 전기적으로 결합되는 비트선 프리차지 트랜지스터 Ta1과, 데이터 버스 DB와 비트선 BL1 사이에 전기적으로 결합되는 비트선 구동 트랜지스터 Ta2를 포함한다.

프리차지 트랜지스터 Ta1은 P형 MOS 트랜지스터로 구성되고, 비트선 구동 트랜지스터 Ta2는 비트선 프리차지 트랜지스터 Ta1과 반대 도전형인 N형 MOS 트랜지스터로 구성된다. 비트선 프리차지 트랜지스터 Ta1 및 비트선 구동 트랜지스터 Ta2의 게이트는 컬럼 선택선 CSL1과 결합된다.

그 외의 메모리 셀 열에 대응하여 배치되는 비트선 선택 게이트 BCSGa2∼BCSGam의 각각의 구성도 마찬가지이므로, 상세한 설명은 반복하지 않는다.

소스선 SL1∼SLm에 각각 대응하여, 소스선 선택 게이트 SCSGa1∼SCSGam이 각각 배치된다. 소스선 선택 게이트 SCSGa1은 접지 전압 VSS와 소스선 SL1 사이에 전기적으로 결합되는 소스선 구동 트랜지스터 Ta3과, 전원 전압 VDD와 소스선 SL1 사이에 전기적으로 결합되는 소스선 프리차지 트랜지스터 Ta4를 포함한다.

소스선 구동 트랜지스터 Ta3은 N형 MOS 트랜지스터로 구성되고, 소스선 프리차지 트랜지스터 Ta4는 소스선 구동 트랜지스터 Ta3과 반대 도전형인 P형 MOS 트랜지스터로 구성된다. 소스선 구동 트랜지스터 Ta3 및 소스선 프리차지 트랜지스터 Ta4의 게이트는 컬럼 선택선 CSL1과 결합된다.

그 밖의 메모리 셀 열에 대응하여 배치되는 소스선 선택 게이트 SCSGa2∼SCSGam의 각각의 구성도 마찬가지이므로, 상세한 설명은 반복하지 않는다.

이하에서는 컬럼 선택선 CSL1∼CSLm, 비트선 선택 게이트 BCSGa1∼BCSGam 및 소스선 선택 게이트 SCSGa1∼SCSGam을 각각 총칭하는 경우에는 단순히 컬럼 선택선 CSL, 비트선 선택 게이트 BCSGa 및 소스선 선택 게이트 SCSGa라고 한다.

데이터 판독 회로(51r)는 데이터 버스 DB의 전압에 따라, 판독 데이터 DOUT을 출력한다.

도 3을 참조하여, 데이터 판독 회로(51r)는 차동 증폭기(57)와, 트랜스퍼 게이트(transfer gate) TGa, TGb와, 래치 회로(58)와, 프리차지 트랜지스터 PTa를 포함한다.

차동 증폭기(57)는 두 개의 입력 노드 사이의 전압 차를 증폭하여 판독 데이터 DOUT을 생성한다. 트랜스퍼 게이트 TGa는 트리거 펄스 Φr에 응답하여 동작한 다. 트리거 펄스 Φr의 활성화 기간에 응답하여, 트랜스퍼 게이트 TGa는 데이터 버스 DB를 차동 증폭기(57)의 입력 노드의 한쪽과 전기적으로 결합한다. 차동 증폭기(57)의 입력 노드의 다른 쪽에는 소정의 기준 전압 VREF가 입력된다.

트랜스퍼 게이트 TGb는, 트랜스퍼 게이트 TGa와 마찬가지로, 트리거 펄스 Φr에 응답하여 동작한다. 트리거 펄스 Φr의 활성화 기간에 응답하여, 트랜스퍼 게이트 TGb는 차동 증폭기(57)의 출력을 래치 회로(58)에 전달한다. 래치 회로(58)는 래치된 차동 증폭기(57)의 출력 전압을 판독 데이터 DOUT으로 출력한다.

따라서, 데이터 판독 회로(51r)는 트리거 펄스 Φr의 활성화 기간에서, 데이터 버스 DB 및 기준 전압 VREF의 전압 차를 증폭하여, 판독 데이터 DOUT의 데이터 레벨을 설정한다. 트리거 펄스 Φr의 비활성화 기간에서는 판독 데이터 DOUT의 레벨은 래치 회로(58)에 의해 유지된다.

프리차지 트랜지스터 PTa는 전원 전압 VDD와 데이터 버스 DB 사이에 전기적으로 결합되고, 제어 신호 /PR에 따라, 온·오프 상태가 된다. 제어 신호 /PR은 데이터 버스 DB의 프리차지 기간에서, 활성 상태(L 레벨)로 설정된다. 제어 신호 /PR은 MRAM 디바이스(1)의 액티브 기간에서, 적어도 데이터 판독 실행 전의 소정 기간에서 L 레벨로 활성화된다. 한편, MRAM 디바이스(1)의 액티브 기간 중의 데이터 판독 동작시에는 제어 신호 /PR은 H 레벨로 비활성화된다.

이 결과, 제어 신호 /PR이 L 레벨로 활성화되는 프리차지 기간에서, 데이터 버스 DB는 비트선 BL과 마찬가지로 전원 전압 VDD로 프리차지된다. 한편, 데이터 판독 동작시에는 제어 신호 /PR이 H 레벨로 비활성화되기 때문에, 데이터 버스 DB는 전원 전압 VDD로부터 분리된다.

도 4에는 제 j번째(j: 1∼m의 자연수) 메모리 셀 열이 데이터 판독 대상으로 선택된 경우의 데이터 판독 동작이 도시된다.

도 4를 참조하여, 데이터 판독 동작이 개시되는 시각 t0 이전에는 모든 리드 워드선 RWL 및 컬럼 선택선 CSL은 비활성화(L 레벨)된다.

이에 따라, 각 비트선 선택 게이트 BCSGa 내의 비트선 프리차지 트랜지스터 Ta1이 온 상태가 되고, 각 소스 선택 게이트 SCSGa 내의 소스선 프리차지 트랜지스터 Ta4가 온 상태가 되기 때문에, 각 비트선 BL 및 각 소스선 SL은 전원 전압 VDD로 프리차지된다.

또한, 데이터 버스 DB는 데이터 판독 전에 활성 상태로 설정되는 제어 신호 /PR에 응답하여, 전원 전압 VDD로 프리차지된다.

시각 t0에서 데이터 판독 동작이 개시되면, 제어 신호 /PR은 H 레벨로 비활성화된다. 이에 따라, 데이터 버스 DB는 데이터 판독 동작시에는 프리차지 트랜지스터 PTa의 턴 오프에 의해, 전원 전압 VDD로부터 분리된다.

선택 행에 대응하는 리드 워드선은 워드선 드라이버(30)에 의해 H 레벨로 활성화된다. 이 결과, 각 비트선 BL 및 각 소스선 SL 사이에, 선택 행에 대응하는 메모리 셀이 전기적으로 결합된다. 한편, 비선택 행에 대응하는 남은 리드 워드선은 L 레벨로 유지된다.

또한, 선택 열에 대응하는 컬럼 선택선 CSLj가 선택적으로 활성화되어, H 레 벨로 활성화된다. 이에 따라, 선택 열에 대응하는 비트선 선택 게이트 BCSGaj 및 소스 선택 게이트 SCSGaj에서, 비트선 구동 트랜지스터 Ta2 및 소스선 구동 트랜지스터 Ta3이 각각 온 상태가 되고, 비트선 프리차지 트랜지스터 Ta1 및 소스선 프리차지 트랜지스터 Ta4가 각각 오프 상태가 된다.

이 결과, 비트선 선택 게이트 BCSGaj는 선택 열에 대응하는 비트선 BLj를, 프리차지 전압인 전원 전압 VDD와 분리시키고, 데이터 버스 DB와 결합시킨다. 또한, 소스 선택 게이트 SCSGaj는 선택 열에 대응하는 소스선 SLj를 접지 전압 VSS와 전기적으로 결합시킨다. 즉, 선택 열에 대응하는 소스선 SLj만이 접지 전압 VSS로 선택적으로 구동된다.

따라서, 데이터 버스 DB(전원 전압 VDD로 프리차지)∼비트선 구동 트랜지스터 Ta2∼비트선 BLj∼선택 메모리 셀∼소스선 SLj(접지 전압 VSS로 구동)의 전류 패스가 형성되어, 데이터 버스 DB에는 선택 메모리 셀의 전기 저항치에 따른 속도로, 하강 방향의 전압 변화가 생긴다.

즉, 선택 메모리 셀의 기억 데이터 레벨에 따라, 데이터 버스 DB에서의 프리차지 전압으로부터의 전압 변화 속도가 다르기 때문에, 데이터 판독 동작시에 일정한 타이밍에서 데이터 버스 DB의 전압을 검지하면, 선택 메모리 셀의 기억 데이터 레벨을 판독할 수 있다.

한편, 도시하지 않지만, 비선택 열에 대응하는 남은 컬럼 선택선은 L 레벨로 유지되기 때문에, 비선택 열에 대응하는 비트선 BL 및 소스선의 각각은 프리차지 전압 그대로 유지된다.

따라서, 비선택 열에 대응하는 비트선 BL 및 소스선 SL 사이에는 양자의 프리차지 전압 차에 따른 전류가 흐른다. 따라서, 소스선 SL 및 비트선 BL의 프리차지 전압을 동일하게 함으로써, 비선택 열에 대응하는 비트선 BL에 불필요한 충방전 전류가 흐르는 것을 피할 수 있다.

데이터 판독 동작의 개시로부터 소정 시간이 경과한 시각 t1에서, 트리거 펄스 Φr은 원 쇼트(one-shot) 형상으로 활성화(H 레벨)된다. 이에 따라, 데이터 판독 회로(51r)는 데이터 버스 DB의 전압을 검지하고, 또한 소정의 기준 전압 VREF와의 전압 차를 증폭하여, 판독 데이터 DOUT을 생성한다. 기준 전압 VREF는 기억 데이터 레벨이 H 레벨 및 L 레벨인 경우에 각각 대응하는, 시각 t1에서의 데이터 버스 DB의 전압의 중간치가 되도록 정해진다.

이와 같이 소스선 SL의 전압을 데이터 판독시에 구동되어야 하는 접지 전압 VSS에 고정하지 않고, 데이터 판독 전에, 비트선 BL과 마찬가지로 프리차지함으로써, 데이터 판독 동작에 직접 필요한 선택 열에 대응하는 비트선 BLj만으로 충방전 전류가 소비되기 때문에, 데이터 판독 동작을 저소비 전력화할 수 있다.

또한, 데이터 판독 개시시에, 선택 열에 대응하는 소스선 SLj의 전압 변화 속도가 완만하게 되도록 조정함으로써, 선택 메모리 셀 내의 자기 터널 접합부 MTJ의 양단에 인가되는 바이어스 전압을 억제할 수 있다. 소스선 SLj에서의 전압 변화 속도는 소스선 구동 트랜지스터 Ta3의 트랜지스터 사이즈에 의존하는 통과 전류량에 의해 조정할 수 있다. 적어도, 소스선 구동 트랜지스터 Ta3의 트랜지스터 사이즈는 프리차지를 위한 전류가 통과하는 소스선 프리차지 트랜지스터 Ta4보다 작 게 설계된다.

이 결과, 각 메모리 셀에서의, 기억 데이터 레벨에 따른 전기 저항치의 변화가 생기기 쉽기 때문에, 데이터 버스 DB의 전압 검지 타이밍(시각 t1)에서의, 기억 데이터 레벨의 차이에 의해 생기는 데이터 버스 DB의 전압 차를 확대시켜, 데이터 판독 마진을 확보할 수 있다.

판독 동작 종료 후에는 시각 t0 이전과 마찬가지로, 모든 리드 워드선 RWL 및 컬럼 선택선 CSL은 비활성화(L 레벨)된다. 또한, 제어 신호 /PR도 다시 활성화되기 때문에, 각 비트선 BL, 각 소스선 SL 및 데이터 버스 DB는 전원 전압 VDD로 프리차지된다.

또, 제1 실시예에서는 비트선 BL, 소스선 SL 및 데이터 버스 DB의 프리차지 전압을 전원 전압 VDD로 하였지만, 프리차지 전압은 VDD/2 등의 다른 전압 레벨로 설정할 수도 있다.

[제1 실시예의 변형예 1]

도 5를 참조하여, 제1 실시예의 변형예 1에 따른 구성에 있어서는 비트선 선택 게이트 BCSGa1∼BCSGam 및 소스선 선택 게이트 SCSGa1∼SCSGam 대신에, 비트선 선택 게이트 BCSGb1∼BCSGbm 및 소스선 선택 게이트 SCSGb1∼SCSGbm이 각각 형성되는 점 및 데이터 판독 회로(51r) 대신에 데이터 판독 회로(52r)가 형성되는 점이 도 2에 도시한 제1 실시예의 구성과 다르다. 그 밖의 부분의 구성은 제1 실시예와 마찬가지이므로, 상세한 설명은 반복하지 않는다.

제1 실시예의 변형예 1에 있어서는 비트선 BL 및 소스선 SL의 프리차지 전압 은 접지 전압 VSS로 설정되고, 데이터 판독 동작에서의 소스선 SL의 구동 전압은 전원 전압 VDD로 설정된다. 즉, 프리차지 전압 및 데이터 판독 동작시의 구동 전압의 극성이 제1 실시예의 경우와는 반대이다.

비트선 선택 게이트 BCSGb1은 접지 전압 VSS와 비트선 BL1 사이에 전기적으로 결합되는 비트선 프리차지 트랜지스터 Tb1과, 데이터 버스 DB와 비트선 BL1 사이에 전기적으로 결합되는 비트선 구동 트랜지스터 Tb2를 포함한다. 비트선 프리차지 트랜지스터 Tb1 및 비트선 구동 트랜지스터 Tb2는 N형 MOS 트랜지스터로 구성된다. 비트선 프리차지 트랜지스터 Tb1의 게이트에는 컬럼 선택선 CSL1의 반전 전압이 입력된다. 비트선 구동 트랜지스터 Tb2의 게이트는 컬럼 선택선 CSL1과 결합된다.

그 밖의 메모리 셀 열에 대응하여 배치되는 비트선 선택 게이트 BCSG2b∼BCSGbm의 각각의 구성도 마찬가지이므로, 상세한 설명은 반복하지 않는다.

소스선 선택 게이트 SCSGb1은 전원 전압 VDD와 소스선 SL1 사이에 전기적으로 결합되는 소스선 구동 트랜지스터 Tb3과, 접지 전압 VSS와 소스선 SL1 사이에 전기적으로 결합되는 소스선 프리차지 트랜지스터 Tb4를 포함한다.

소스선 구동 트랜지스터 Tb3은 P형 MOS 트랜지스터로 구성되고, 소스선 프리차지 트랜지스터 Tb4는 N형 MOS 트랜지스터로 구성된다. 소스선 구동 트랜지스터 Tb3 및 소스선 프리차지 트랜지스터 Tb4의 게이트에는 컬럼 선택선 CSL1의 반전 전압이 입력된다.

그 밖의 메모리 셀 열에 대응하여 배치되는 소스선 선택 게이트 SCSGa2∼SCSGam의 각각의 구성도 마찬가지이므로, 상세한 설명은 반복하지 않는다.

또, 이하에 있어서는 비트선 선택 게이트 BCSGb1∼BCSGbm 및 소스선 선택 게이트 SCSGb1∼SCSGbm을 각각 총칭하는 경우에는 단순히 비트선 선택 게이트 BCSGb 및 소스선 선택 게이트 SCSGb라고 한다.

각 비트선 선택 게이트 BCSGb는, 대응하는 컬럼 선택선 CSL이 비활성 상태(L 레벨)인 경우에는 대응하는 비트선 BL을 프리차지 전압인 접지 전압 VSS와 전기적으로 결합하고, 대응하는 컬럼 선택선 CSL이 활성 상태(H 레벨)인 경우에는 대응하는 비트선 BL을 데이터 버스 DB와 전기적으로 결합한다.

각 소스선 선택 게이트 SCSGb는, 대응하는 컬럼 선택선 CSL이 비활성 상태(L 레벨)인 경우에는, 대응하는 소스선 SL을 프리차지 전압인 접지 전압 VSS와 전기적으로 결합하고, 대응하는 컬럼 선택선 CSL이 활성 상태(H 레벨)인 경우에는 대응하는 소스선 SL을 전원 전압 VDD로 구동한다.

도 6을 참조하여, 데이터 판독 회로(52r)는, 데이터 판독 회로(51r)와 비교하여, 프리차지 트랜지스터 PTa 대신에 프리차지 트랜지스터 PTb를 포함하는 점에서 다르다. 그 밖의 부분의 구성은 데이터 판독 회로(51r)와 마찬가지이므로, 상세한 설명은 반복하지 않는다.

프리차지 트랜지스터 PTb는 접지 전압 VSS와 데이터 버스 DB 사이에 전기적으로 결합되고, 제어 신호 PR에 따라, 온·오프 상태가 된다. 제어 신호 PR은 데이터 버스 DB의 프리차지 기간에 활성 상태(H 레벨)로 설정된다. 제어 신호 PR 및 /PR은 활성 상태에서의 신호 레벨이 다르지만, 활성화되는 기간은 마찬가지로 설정 된다.

이 결과, 제어 신호 PR이 H 레벨로 활성화되는 프리차지 기간에, 데이터 버스 DB는 비트선 BL과 마찬가지로, 접지 전압 VSS로 프리차지된다. 한편, 데이터 판독 동작시에는 제어 신호 PR이 L 레벨로 비활성화되기 때문에, 데이터 버스 DB는 접지 전압 VSS로부터 분리된다.

다음으로, 도 7을 이용하여 제1 실시예의 변형예 1에 따른 데이터 판독 동작을 설명한다.

도 7을 참조하여, 시각 t0 이전에는 각 비트선 BL 및 각 소스선 SL은 접지 전압 VSS로 프리차지된다. 또한, 데이터 버스 DB도 마찬가지로 접지 전압 VSS로 프리차지된다.

시각 t0에서, 데이터 판독 동작이 개시되면, 선택 행에 대응하는 리드 워드선 RWL이 활성화되어, 각 비트선 BL 및 각 소스선 SL 사이에, 선택 행에 대응하는 메모리 셀이 전기적으로 결합된다.

데이터 버스 DB는, 데이터 판독 동작시에는 프리차지 트랜지스터 PTb의 턴 오프에 의해, 접지 전압 VSS로부터 분리되어 있다.

또한, 선택 열에 대응하는 컬럼 선택선 CSLj가 선택적으로 활성화되어, H 레벨로 활성화된다. 이에 따라, 선택 열에 대응하는 비트선 BLj 및 소스선 SLj는 데이터 버스 DB 및 전원 전압 VDD와 각각 전기적으로 결합된다. 즉, 선택 열에 대응하는 소스선 SLj만이 전원 전압 VDD로 선택적으로 구동된다.

선택 열에 대응하는 소스선 SLj의 전압 변화 속도는 제1 실시예의 경우와 마 찬가지로, 소스선 구동 트랜지스터 Tb3의 트랜지스터 사이즈에 의해 조정할 수 있다. 이에 의해, 선택 메모리 셀 내의 자기 터널 접합부 MTJ의 양단에 인가되는 바이어스 전압을 억제하여, 데이터 판독 동작의 신호 마진을 확보할 수 있다. 소스선 구동 트랜지스터 Tb3 및 소스선 프리차지 트랜지스터 Tb4의 트랜지스터 사이즈는 소스선 구동 트랜지스터 Ta3 및 소스선 프리차지 트랜지스터 Ta4의 트랜지스터 사이즈와 마찬가지로 설계된다.

컬럼 선택선 CSLj의 활성화에 따라, 데이터 버스 DB(접지 전압 VSS로 프리차지)∼비트선 구동 트랜지스터 Tb2∼비트선 BLj∼선택 메모리 셀∼소스선 SLj(전원 전압 VDD로 구동)의 전류 패스가 형성되어, 데이터 버스 DB에는 선택 메모리 셀의 전기 저항치에 따른 속도로, 상승 방향의 전압 변화가 생긴다.

따라서, 제1 실시예의 경우와 마찬가지로, 소정의 시각 t1에서, 트리거 펄스 Φr을 원 쇼트(one-shot) 형상으로 활성화(H 레벨)하여, 데이터 판독 회로(52r)에 의해 데이터 버스 DB의 전압의 검지 및 기준 전압 VREF와의 전압차의 증폭을 행하여, 판독 데이터 DOUT을 생성할 수 있다.

또한, 비선택 열에 대응하는 비트선 BL 및 소스선 SL의 각각은 프리차지 전압 상태 그대로 유지되므로, 비선택 열에 대응하는 비트선 BL에 불필요한 충방전 전류가 흐르는 것을 피할 수 있다. 이 결과, 제1 실시예와 마찬가지의 저소비 전력화를 도모할 수 있다.

제1 실시예의 변형예 1에 있어서는 프리차지 전압을 접지 전압 VSS로 설정하기 때문에, 비트선 BL 및 소스선 SL에서 프리차지시에 소비되는 충전 전류를 더욱 삭감할 수 있다. 이 결과, 제1 실시예의 경우에 비하여, 한층 더 저소비 전력화를 도모할 수 있다.

[제1 실시예의 변형예 2]

도 8을 참조하여, 제1 실시예의 변형예 2에 따른 구성에 있어서는 도 5에 도시한 제1 실시예의 변형예 1에 따른 구성 외에, 기준 전압 VREF를 생성하기 위한 더미 메모리 셀 DMC와, 이에 대응하여 설치되는, 더미 비트선 DBL, 더미 소스선 DSL, 더미 비트선 선택 게이트 BCSGd 및 더미 소스선 선택 게이트 SCSGbd가 추가로 배치된다.

또한, 데이터 버스 DB 사이에서 데이터 버스 쌍 DBP를 구성하는 기준 전압 VREF를 전달하기 위한 데이터 버스 /DB가 설치된다. 또한, 데이터 판독 회로(52r) 대신에 데이터 판독 회로(53r)가 설치된다. 그 밖의 부분의 구성은 제1 실시예와 마찬가지이므로, 상세한 설명은 반복하지 않는다.

더미 메모리 셀 DMC는 더미 비트선 DBL 및 더미 소스선 DSL 사이에 직렬로 접속된, 더미 저항 MTJd와, 더미 액세스 트랜지스터 ATRd를 갖는다. 더미 저항 MTJd는 기억 데이터 레벨이 H 레벨 및 L 레벨인 경우에 각각 대응하는 메모리 셀 MC의 전기 저항치 R1 및 R0의 중간치에 상당하는 전기 저항치 Rd를 갖는다. 더미 액세스 트랜지스터 ATRd의 게이트에는 전원 전압 VDD가 인가되어 있기 때문에, 더미 저항 MTJd는 더미 비트선 DBL 및 더미 소스선 DSL 사이에 전기적으로 결합된다.

더미 선택선 CSLd는 데이터 판독시에, 열 선택 결과에 관계없이 항상 활성 상태(H 레벨)로 설정된다.

더미 비트선 선택 게이트 BCSGd는 접지 전압 VSS와 더미 비트선 DBL 사이에 전기적으로 결합되고, 더미 선택선 CSLd의 반전 전압에 응답하여 온·오프 상태가 되는 트랜지스터 스위치를 갖는다. 따라서, 더미 비트선 선택 게이트 BCSGd는, 더미 선택선 CSLd가 비활성 상태(L 레벨)로 설정되는 데이터 판독 전에, 더미 비트선 DBL을 접지 전압 VSS로 프리차지하며, 더미 선택선 CSLd가 활성 상태(H 레벨)로 설정되는 데이터 판독시에, 더미 비트선 DBL을 접지 전압 VSS로부터 분리시킨다. 또한, 더미 비트선 DBL은 데이터 버스 /DB와 전기적으로 결합되어 있다.

더미 소스선 선택 게이트 SCSGbd는 소스선 선택 게이트 SCSGb와 마찬가지 구성을 갖고, 데이터 판독 전에 더미 소스선 DSL을 접지 전압 VSS로 프리차지하며, 데이터 판독시에, 더미 소스선 DSL을 전원 전압 VDD로 구동한다. 즉, 더미 소스선 DSL의 전압은 선택 열에 대응하는 소스선 SL과 마찬가지로 설정된다.

이러한 구성으로, 데이터 판독시에, 더미 비트선 DBL 및 데이터 버스 /DB는 더미 메모리 셀 DMC와 결합되고, 데이터 버스 DB는 선택 메모리 셀과 결합된다.

도 9를 참조하여, 데이터 판독 회로(53r)는 데이터 판독 회로(52r)와 비교하여, 데이터 버스 /DB에 대응하여 배치되는 프리차지 트랜지스터 PTc 및 트랜스퍼 게이트 TGc를 더 포함하는 점에서 다르다. 그 밖의 부분의 구성은 데이터 판독 회로(51r)와 마찬가지이므로, 상세한 설명은 반복하지 않는다.

프리차지 트랜지스터 PTc는 접지 전압 VSS와 데이터 버스 /DB와의 사이에 전기적으로 결합되고, 프리차지 트랜지스터 PTb와 마찬가지로, 제어 신호 PR에 응답하여 온·오프 상태가 된다. 따라서, 데이터 판독 전에, 데이터 버스 DB 및 /DB의 각각은 접지 전압 VSS로 프리차지된다. 또한, 데이터 판독시에, 데이터 버스 DB 및 /DB의 각각은 접지 전압 VSS로부터 분리된다.

트랜스퍼 게이트 TGc는 데이터 버스 /DB와 차동 증폭기(57)의 입력 노드 사이에 접속되고, 트랜스퍼 게이트 TGa와 마찬가지로 트리거 펄스 Φr에 응답하여 동작한다. 따라서, 트리거 펄스 Φr의 활성화 기간에, 트랜스퍼 게이트 TGa 및 TGc는 데이터 버스 DB 및 /DB를 차동 증폭기(57)의 입력 노드의 각각의 하나씩과 전기적으로 결합시킨다.

차동 증폭기(57)는 전달된 데이터 버스 DB 및 /DB의 전압 차에 따라, 판독 데이터 DOUT을 생성한다.

다음으로, 도 10을 이용하여 제1 실시예의 변형예 2에 따른 데이터 판독 동작을 설명한다.

도 10을 참조하여, 더미 선택선 CSLd 및 더미 소스선 DSL의 전압은 선택 열에 대응하는 컬럼 선택선 CSLj 및 소스선 SLj의 전압과 마찬가지로 설정된다.

도 10에서는 도 4에 도시한 타이밍차트 외에, 더미 비트선 DBL 및 데이터 버스 /DB의 전압 파형이 도시된다.

더미 메모리 셀 DMC를 통해, 전원 전압 VDD로 구동되는 더미 소스선 DSL과 전기적으로 결합되는 더미 비트선 DBL 및 데이터 버스 /DB에는 더미 저항 MTJd의 중간적인 전기 저항치 Rd에 따른 속도로 전압 변화가 생긴다. 즉, 기억 데이터 레벨이 H 레벨인 경우에의 데이터 버스 DB의 전압 변화 속도와, 기억 데이터 레벨이 L 레벨인 경우에의 데이터 버스 DB의 전압 변화 속도와의 중간적인 속도로, 데이터 버스 /DB의 전압은 변화한다.

따라서, 제1 실시예의 변형예 1의 경우와 마찬가지로, 소정의 시각 t1에서, 트리거 펄스 Φr을 원 쇼트 형상으로 활성화(H 레벨)하여, 데이터 판독 회로(53r)에 의해 데이터 버스 DB 및 /DB의 전압차를 검지 증폭함으로써, 판독 데이터 DOUT을 생성한다.

또, 더미 메모리 셀 DMC를 이용하여 기준 전압 VREF를 정확하게 생성하기 위해서는, 데이터 판독 회로(53r)와 접지 전압 VSS 사이에 형성되는 선택 메모리 셀을 포함하는 제1 전류 패스의 전기 저항치와, 더미 메모리 셀 DMC를 포함하는 제2 전류 패스의 전기 저항치가 마찬가지의 값이 되도록, 데이터 버스 DB, /DB, 비트선 BL 및 더미 비트선 DBL을 설계할 필요가 있다. 예를 들면, 이들 배선의 단위 길이당 저항치를 상술한 조건을 고려하여 설계하여도 된다.

이와 같이 더미 메모리 셀을 이용하여 비교 대상이 되는 기준 전압 VREF를 생성함으로써, 데이터 판독 회로(53r)의 전압 검지 타이밍, 즉 트리거 펄스 Φr의 활성화 타이밍에 오차가 생기더라도, 데이터 판독을 정확하게 실행할 수 있다. 즉, 데이터 판독 회로(53r)의 전압 검지 타이밍의 변동이 생기더라도, 데이터 판독 마진을 확보할 수 있다.

[제1 실시예의 변형예 3]

제1 실시예의 변형예 3에는 개방형 비트선 구성에서의 더미 메모리 셀의 배치가 나타난다.

도 11을 참조하여, 제1 실시예의 변형예 3에 따른 구성에서는, 메모리 어레 이(10)는 행 방향을 따라 두 개의 메모리 매트 MTa 및 MTb로 분할된다. 메모리 매트 MTa 및 MTb의 각각에 있어서, 메모리 셀 행에 각각 대응하여 리드 워드선 RWL 및 라이트 워드선 WWL이 배치되고, 메모리 셀 열에 각각 대응하여 비트선 BL 및 소스선 SL이 배치된다.

메모리 매트 MTa 및 MTb의 각각에는 m개씩의 비트선이, 소위 개방형 비트선 구성에 기초하여 배치된다. 도 11에서는 한쪽 메모리 매트 MTa에 배치되는 비트선 및 소스선을 BL1∼BLm, SL1∼SLm으로 표기하고, 다른 쪽 메모리 매트 MTa에 배치되는 비트선 및 소스선을 /BL1∼/BLm, /SL1∼/SLm으로 표기한다. 메모리 셀 MC는 각 메모리 셀 행에서 비트선 BL과 소스선 SL 사이에 설치된다. 또한, 비트선 /BL1∼/BLm 및 소스선 /SL1∼/SLm을 총괄적으로 표기하는 경우에는 단순히 비트선 /BL 및 소스선 /SL이라고 표기한다.

메모리 매트 MTa의 비트선 BL1∼BLm에 각각 대응하여 비트선 선택 게이트 BCSGb1a∼BCSGbma가 배치된다. 마찬가지로, 메모리 매트 MTb의 비트선 /BL1∼/BLm에 각각 대응하여 비트선 선택 게이트 BCSGb1b∼BCSGbmb가 배치된다.

비트선 선택 게이트 BCSGb1a∼BCSGbma의 각각은 비트선 선택 게이트 BCSGb 와 마찬가지의 구성을 갖고, 데이터 판독 전에는 대응하는 비트선 BL을 접지 전압 VSS로 프리차지하고, 데이터 판독시에 대응하는 메모리 셀 열이 선택된 경우에는 대응하는 비트선 BL을 데이터 버스 DB와 전기적으로 결합한다.

비트선 선택 게이트 BCSGb1b∼BCSGbmb의 각각은 비트선 선택 게이트 BCSGb와 마찬가지의 구성을 갖고, 데이터 판독 전에는 대응하는 비트선 /BL을 접지 전압 VSS로 프리차지하고, 데이터 판독시에 대응하는 메모리 셀 열이 선택된 경우에는 대응하는 비트선 /BL을 데이터 버스 /DB와 전기적으로 결합한다.

메모리 매트 MTa의 소스선 SL1∼SLm에 각각 대응하여 소스선 선택 게이트 SCSGb1a∼SCSGbma가 배치된다. 마찬가지로, 메모리 매트 MTb의 소스선 /SL1∼/SLm에 각각 대응하여 소스선 선택 게이트 SCSGb1b∼SCSGbmb가 배치된다.

소스선 선택 게이트 SCSGb1a∼SCSGbma 및 SCSGb1b∼SCSGbmb의 각각은 소스선 선택 게이트 SCSGb와 마찬가지의 구성을 갖고, 데이터 판독 전에는 대응하는 소스선 SL 또는 /SL을 접지 전압 VSS로 프리차지하고, 데이터 판독시에 대응하는 메모리 셀 열이 선택된 경우에는 대응하는 소스선 SL 또는 /SL을 전원 전압 VDD로 구동한다.

데이터 버스 쌍 DBP를 구성하는 데이터 버스 DB 및 /DB에 대하여, 도 9에 도시한 구성의 데이터 판독 회로(53r)에 의해, 프리차지 및 데이터 전압의 검지 증폭이 실행된다.

메모리 매트 MTa 및 MTb의 각각에, 하나의 더미 행을 형성하도록 복수의 더미 메모리 셀 DMC가 배치된다. 메모리 매트 MTa에 배치되는 복수의 더미 메모리 셀은 비트선 BL1∼BLm과 소스선 SL1∼SLm 사이에 각각 설치된다. 즉, 동일한 메모리 셀 열에 속하는 복수의 메모리 셀 MC와 더미 메모리 셀 DMC는, 비트선 BL 및 소스선 SL 및 비트선 선택 게이트 BCSGb 및 소스선 선택 게이트 SCSGb를 공유하도록 효율적으로 배치된다.

마찬가지로, 메모리 매트 MTb에 배치되는 복수의 더미 메모리 셀은 비트선 /BL1∼/BLm과 소스선 /SL1∼/SLm 사이에 각각 설치된다. 즉, 동일한 메모리 셀 열에 속하는 복수의 메모리 셀 MC와 더미 메모리 셀 DMC는, 비트선 /BL 및 소스선 /SL, 비트선 선택 게이트 BCSGb 및 소스선 선택 게이트 SCSGb를 공유하도록 배치된다.

메모리 매트 MTa에서, 메모리 셀 행에 각각 대응하여 리드 워드선 RWL1a, RWL2a, … 및 라이트 워드선 WWL1a, WWL2a, …가 배치된다. 또한, 더미 행에 대응하여 더미 리드 워드선 DRWLa 및 더미 라이트 워드선 DWWLa가 배치된다. 또, 더미 메모리 셀 DMC에, 자기적인 데이터 기입을 실행할 필요가 있다고는 한정되지 않지만, 그와 같은 경우에 있어서도, 메모리 셀 MC가 배치되는 영역 사이에서 형상의 연속성을 확보하기 위해서, 더미 라이트 워드선 DWWLa를 배치하는 것이 바람직하다.

마찬가지로, 메모리 매트 MTb에, 메모리 셀 행에 각각 대응하여 리드 워드선 RWL1b, RWL2b, … 및 라이트 워드선 WWL1b, WWL2b, …가 배치된다. 또한, 더미 행에 대응하여 더미 리드 워드선 DRWLb 및 더미 라이트 워드선 DWWLb가 배치된다.

도 12는 제1 실시예의 변형예 3에 따른 데이터 판독 동작을 설명하는 타이밍차트이다.

도 12를 참조하여, 더미 리드 워드선 DRWLa 및 DRWLb는 데이터 판독 대상이 되는 선택 메모리 셀이 포함되어 있지 않는 비선택 메모리 블록에서 활성화된다. 한편, 선택 메모리 셀이 포함되어 있는 선택된 메모리 블록에서는 행 선택 결과에 대응하는 리드 워드선 RWL이 활성화된다.

예를 들면, 선택 메모리 셀이 메모리 매트 MTa의 제i행(i: 자연수)에 속하는 경우에는 선택된 메모리 매트 MTa에서는 리드 워드선 RWLia가 활성화(H 레벨)되고, 더미 리드 워드선 DRWLa는 비활성 상태(L 레벨)로 유지된다. 비선택 메모리 매트 MTb에서는 더미 리드 워드선 DRWLb가 활성화되지만, 리드 워드선 RWL1b∼RWLnb는 어느 것이나 비활성 상태(L 레벨)로 유지된다.

반대로, 선택 메모리 셀이 메모리 매트 MTb의 제i행(i : 자연수)에 속하는 경우에는 선택된 메모리 매트 MTb에서는 리드 워드선 RWLib가 활성화(H 레벨)되고, 더미 리드 워드선 DRWLb는 비활성 상태(L 레벨)로 유지된다. 이 때, 비선택 메모리 매트 MTa에서는 더미 리드 워드선 DRWLa가 활성화되는 반면, 리드 워드선 RWL1a∼RWLna는 어느 것이나 비활성 상태(L 레벨)로 유지된다.

이 결과, 선택된 메모리 매트에서는 비트선 및 소스선의 각각의 사이에 메모리 셀 MC가 전기적으로 결합되고, 비선택 메모리 매트에서는 비트선 및 소스선의 각각의 사이에 더미 메모리 셀 DMC가 전기적으로 결합된다.

또한, 접지 전압 VSS로 프리차지된 각 비트선 BL, /BL 및 각 소스선 SL, /SL 중에서, 선택 열에 대응하는 비트선 BLj 및 /BLj가 데이터 버스 DB 및 /DB와 각각 결합되고, 선택 열에 대응하는 소스선 SLj 및 /SLj가 전원 전압 VDD로 구동된다.

도 12에서는 메모리 매트 MTa가 선택된 경우, 즉 비트선 BLj 및 데이터 버스 DB에 선택 메모리 셀이 결합되고, 비트선 /BLj 및 데이터 버스 /DB에 더미 메모리 셀 DMC가 결합된 경우의 전압 파형이 도시된다.

선택 열에 대응하는 비트선 BLj, /BLj 및 소스선 SLj, /SLj 및 데이터 버스 DB, /DB의 전압 변화는 도 10의 경우와 마찬가지이므로, 상세한 설명은 반복하지 않는다.

따라서, 제1 실시예의 변형예 2와 마찬가지로, 데이터 판독 회로(53r)의 전압 검지 타이밍, 즉 트리거 펄스 Φr의 활성화 타이밍의 변동이 생기더라도, 데이터 판독 마진을 확보할 수 있다.

또한, 제1 실시예의 변형예 2의 구성과 비교하여, 더미 메모리 셀 전용의 더미 비트선 DBL, 더미 소스선 DSL 및 이들에 대응하는 선택 게이트를 설치할 필요가 없기 때문에, 디바이스의 소형화를 도모할 수 있다.

또한, 메모리 매트 MTa, MTb의 각각에 대하여, 쌍을 이루도록 배치되는 비트선 BL과 /BL, 소스선 SL과 /SL 및 데이터 버스 DB와 /DB의 단위 길이당 전기 저항치가 마찬가지가 되도록, 이들의 재질·단면 형상·단면적 등을 마찬가지로 설계하면, 특별한 고려 없이 데이터 판독 회로(53r)와 접지 전압 VSS 사이에 형성되는 선택 메모리 셀을 포함하는 제1 전류 패스와, 더미 메모리 셀 DMC를 포함하는 제2 전류 패스의 전기 저항치를 일치시키고, 기준 전압 VREF를 정확하게 생성할 수 있다.

[제1 실시예의 변형예 4]

제1 실시예의 변형예 4에서는 폴디드형 비트선 구성에서의 더미 메모리 셀의 배치를 나타낸다.

도 13을 참조하여, 제1 실시예의 변형예 4에 따른 구성에서는 메모리 셀 열의 각각에 대응하여 비트선 쌍 BLP 및 소스선 SL이 배치된다. 비트선 쌍 BLP는 상보의 비트선 BL 및 /BL로 구성된다.

도 13에서는 제1번째의 메모리 셀 열에 대응하여 배치되는, 비트선 BL1 및 /BL1로 구성되는 비트선 쌍 BLP1과, 소스선 SL1이 대표적으로 도시된다.

비트선 BL1 및 /BL1에 각각 대응하여 비트선 선택 게이트 BCSGb1 및 /BCSGb1이 각각 배치된다. 비트선 선택 게이트 BCSGb1은, 비트선 선택 게이트 BCSGb와 마찬가지의 구성을 갖고, 데이터 판독 전에 비트선 BL1을 접지 전압 VSS로 프리차지하고, 데이터 판독시에 대응하는 메모리 셀 열이 선택된 경우에는 비트선 BL1을 데이터 버스 DB와 전기적으로 결합시킨다.

비트선 선택 게이트 /BCSGb1은, 비트선 선택 게이트 BCSGb와 마찬가지의 구성을 갖고, 데이터 판독 전에 비트선 /BL1을 접지 전압 VSS로 프리차지하고, 데이터 판독시에 대응하는 메모리 셀 열이 선택된 경우에는 비트선 /BL1을 데이터 버스 /DB와 전기적으로 결합시킨다.

소스선 SL1에 대응하여 소스선 선택 게이트 SCSGb1이 배치된다. 소스선 선택 게이트 SCSGb1은, 소스선 선택 게이트 SCSGb와 마찬가지의 구성을 갖고, 데이터 판독 전에 소스선 SL1을 접지 전압 VSS로 프리차지하고, 데이터 판독시에 대응하는 메모리 셀 열이 선택된 경우에는 소스선 SL1을 전원 전압 VDD로 구동한다.

이후의 메모리 셀 열에 대해서도, 마찬가지로, 비트선 쌍, 비트선 쌍을 구성하는 상보의 비트선에 각각 대응하는 비트선 선택 게이트, 소스선 및 소스선 선택 게이트가 배치된다.

데이터 버스 쌍 DBP를 구성하는 데이터 버스 DB 및 /DB에 대하여, 도 9에 도시한 구성의 데이터 판독 회로(53r)에 의해, 프리차지 및 데이터 전압의 검지 증폭 이 실행된다.

메모리 셀 행에 각각 대응하여 리드 워드선 RWL1, RWL2, … 및 라이트 워드선 WWL1, WWL2, …가 배치된다. 메모리 셀 MC는 1행마다 비트선 BL 및 /BL 중 각각 하나와 소스선 SL 사이에 형성된다. 예를 들면, 제1 열에 속하는 메모리 셀 MC에 대하여 설명하면, 제1행째의 메모리 셀은 비트선 BL1과 소스선 SL1 사이에 형성되고, 제2행째의 메모리 셀은 비트선 /BL1과 소스선 SL1 사이에 형성된다. 이하 마찬가지로, 메모리 셀 MC의 각각은 홀수 행에서 비트선 BL과 소스선 SL 사이에 형성되고, 짝수 행에서 비트선 /BL과 소스선 사이에 형성된다.

이 결과, 리드 워드선 RWL이 행 선택 결과에 따라 선택적으로 활성화되면, 각 메모리 셀 열에서, 비트선 BL 및 소스선 SL 사이, 또는 비트선 /BL 및 소스선 SL 사이에 메모리 셀 MC가 결합된다.

더미 메모리 셀 DMC는 두 개의 더미 행을 형성하도록 배치된다. 더미 행에 각각 대응하여 더미 리드 워드선 DRWL0 및 DRWL1과, 더미 라이트 워드선 DWWL0 및 DWWL1이 배치된다. 이미 설명한 바와 같이 메모리 셀 MC가 배치되는 영역 사이에서의 형상의 연속성을 고려하여, 더미 라이트 워드선 DWWL0, DWWL1이 배치된다.

각 메모리 셀 열에서, 더미 메모리 셀 DMC는 비트선 BL 및 /BL과 소스선 SL 사이에 각각 설치된다. 즉, 동일한 메모리 셀 열에 속하는 복수의 메모리 셀 MC와 더미 메모리 셀 DMC는, 비트선 BL, /BL 및 소스선 SL, 및 비트선 선택 게이트 BCSGb, /BCSGb 및 소스선 선택 게이트 SCSGb를 공유하도록 효율적으로 배치된다.

도 14를 이용하여, 제1 실시예의 변형예 4에 따른 데이터 판독 동작을 설명 한다.

도 14를 참조하여, 더미 리드 워드선 DRWL0 및 DRWL1은, 각 비트선 쌍에서, 비트선 BL 및 /BL 중 메모리 셀 MC와 결합되어 있지 않는 한쪽을 더미 메모리 셀 DMC와 결합하도록 선택적으로 활성화된다.

즉, 홀수 행이 선택된 경우에는 더미 리드 워드선 DRWL1이 활성화되고, 짝수 행이 선택된 경우에는 더미 리드 워드선 DRWL0이 활성화된다. 이 결과, 각 메모리 셀 열에서, 비트선 BL 및 /BL과 소스선 SL 사이에는 메모리 셀 MC 및 더미 메모리 셀 DMC의 한쪽이 각각 결합된다.

도 14에서는, 일례로서 제i행(i: 홀수)이 선택된 것으로 한다. 이 결과, 각 메모리 셀 열에서, 비트선 BL과 소스선 SL 사이에 메모리 셀 MC가 전기적으로 결합되고, 비트선 /BL과 소스선 SL 사이에는 더미 메모리 셀 DMC가 전기적으로 결합된다.

또한, 접지 전압 VSS로 프리차지된 각 비트선 BL, /BL 및 각 소스선 SL 중에서, 선택 열에 대응하는 비트선 BLj 및 /BLj가 데이터 버스 DB 및 /DB와 각각 결합되고, 선택 열에 대응하는 소스선 SLj가 전원 전압 VDD로 구동된다.

선택 열에 대응하는 비트선 BLj, /BLj 및 소스선 SLj, /SLj 및 데이터 버스 DB, /DB의 전압 변화는 도 10 및 12의 경우와 마찬가지이므로, 상세한 설명은 반복하지 않는다.

따라서, 제1 실시예의 변형예 3에 따른 구성과 마찬가지로, 데이터 판독 회로(53r)의 전압 검지 타이밍의 변동이 생기더라도, 데이터 판독 마진을 확보할 수 있음과 함께, 소스선, 비트선 쌍 및 이들에 대응한 선택 게이트를 메모리 셀 MC와 더미 메모리 셀 DMC를 공유하여 디바이스의 소형화를 도모할 수 있다. 또한, 특별한 고려 없이, 데이터 판독 회로(53r)와 접지 전압 VSS 사이에 형성되는 선택 메모리 셀을 포함하는 제1 전류 패스와, 더미 메모리 셀 DMC를 포함하는 제2 전류 패스의 전기 저항치를 용이하게 동일하게 하여, 기준 전압 VREF를 정확하게 생성할 수 있다.

또한, 제1 실시예의 변형예 4에 따른 구성에 있어서는 폴디드형 비트선 구성에 기초한 데이터 판독을 실행할 수 있기 때문에, 비트선 쌍 BLP 및 데이터 버스 쌍 DBP에 대한 전기적인 노이즈에 대한 내성을 높일 수 있다.

〈제2 실시예〉

제2 실시예에 있어서는 메모리 셀에 대한 데이터 기입 동작을 안정화하도록 데이터 기입 전류를 공급하는 구성에 대하여 설명한다.

도 15를 참조하여, 제2 실시예에 따른 구성에 있어서는, 메모리 어레이(10)에서의, 메모리 셀 MC, 리드 워드선 RWL, 비트선 쌍 BLP, 소스선 SL 등 및 데이터 판독에 관한 회로군의 구성은 도 13에 도시한 구성과 마찬가지이므로, 상세한 설명은 반복하지 않는다.

도 15에는 데이터 기입 전류를 흘리기 위한 워드선 전류 제어 회로(40) 및 데이터 기입 회로(51w)가 또한 도시된다. 또한, 각 비트선 쌍에 대응하여 비트선 결합 트랜지스터(62)가 형성된다. 비트선 결합 트랜지스터(62)는 메모리 어레이(10)를 사이에 두고, 비트선 선택 게이트 BCGSb 및 소스선 선택 게이트 SCSGb의 반대측 영역에 배치된다. 도 15에서는 비트선 쌍 BLP1에 대응하는 비트선 결합 트랜지스터(62-1)가 대표적으로 예시되어 있다.

비트선 결합 트랜지스터(62)는 데이터 기입시에, 대응하는 비트선 쌍을 구성하는 상보의 비트선의 일단끼리 전기적으로 결합한다. 예를 들면, 비트선 결합 트랜지스터(62-1)는 데이터 기입시에 H 레벨로 활성화되는 제어 신호 WE에 따라, 비트선 BL1 및 /BL1을 전기적으로 결합한다.

워드선 전류 제어 회로(40)는 메모리 어레이(10)를 사이에 두고 워드선 드라이버(30)의 반대측 영역에서, 라이트 워드선 WWL의 각각을 접지 전압 VSS와 결합시킨다. 워드선 드라이버(30)는 행 선택 결과에 따라, 선택 행에 대응하는 라이트 워드선 WWL을 전원 전압 VDD와 전기적으로 결합함으로써 활성화한다. 따라서, 워드선 드라이버(30)에 의한 선택적인 라이트 워드선 WWL의 활성화에 응답하여, 워드선 드라이버(30)로부터 워드선 전류 제어 회로(40)를 향하는 방향으로, 데이터 기입 전류 Ip를 흘릴 수 있다.

도 16을 참조하여, 데이터 기입 회로(51w)는 제어 신호 WE에 응답하여 동작한다. 데이터 기입 회로(51w)는 내부 노드 Nw0에 일정 전류를 공급하기 위한 P형 MOS 트랜지스터(151)와, 트랜지스터(151)의 통과 전류를 제어하기 위한 전류 미러 회로를 구성하는 P형 MOS 트랜지스터(152) 및 전류원(153)을 포함한다.

데이터 기입 회로(51w)는 또한, 내부 노드 Nw0으로부터 동작 전류의 공급을 받아 동작하는 인버터(154, 155, 156)를 갖는다. 인버터(154)는 기입 데이터 DIN의 전압 레벨을 반전하여 데이터 버스 DB에 전달한다. 인버터(155)는 기입 데이터 DIN의 전압 레벨을 반전하여 인버터(156)의 입력 노드로 전달한다. 인버터(156)는 인버터(154)의 출력을 반전하여, 데이터 버스 /DB에 전달한다.

따라서, 데이터 기입 회로(51w)는 기입 데이터 DIN의 전압 레벨에 따라, 데이터 버스 DB 및 /DB의 전압을 전원 전압 VDD 및 접지 전압 VSS의 각각 하나로 설정한다.

다시 도 15를 참조하여, 데이터 기입시에도, 선택 열에 대응하는 컬럼 선택선 CSL이 H 레벨로 활성화된다. 이에 따라, 선택 열에 대응하는 비트선 BL 및 /BL은 데이터 기입 회로(51w)에 의해 기입 데이터 DIN의 레벨에 따른 전압으로 설정된 데이터 버스 DB 및 /DB와 각각 전기적으로 결합된다.

이미 설명한 바와 같이 각 메모리 셀 열에서, 비트선 BL 및 /BL은 비트선 결합 트랜지스터(62)에 의해 일단끼리 전기적으로 결합되어 있다. 따라서, 선택 열에서는 대응하는 컬럼 선택선 CSL의 활성화(H 레벨)에 따라, 데이터 기입 회로(51w)∼데이터 버스 DB(/DB)∼비트선 선택 게이트 BCSGb(/BCSGb)∼비트선 BL(/BL)∼비트선 결합 트랜지스터(62)∼비트선 /BL(BL)∼비트선 선택 게이트 /BCSGb(BCSGb)∼데이터 버스 /DB(DB)∼데이터 기입 회로(51w)로 형성되는 왕복 전류 패스에, 기입 데이터 DIN의 레벨에 따른 방향의 데이터 기입 전류 ±Iw를 흘릴 수 있다.

워드선 드라이버(30)는 내부 클럭 CLK에 응답한 타이밍에서, 리드 워드선 RWL 또는 라이트 워드선 WWL을 행 선택 결과에 기초하여 선택적으로 활성화한다. 이에 비하여, 열 디코더(25)는 컬럼 선택 클럭 /CS에 응답한 타이밍에서, 컬럼 선 택선 CSL을 열 선택 결과에 기초하여 선택적으로 활성화한다.

도 17을 참조하여, 컬럼 선택 클럭 생성 회로(200)는 복수의 인버터로 구성되는 지연단(202)과, 논리 게이트(203, 204)를 포함한다.

지연단(202)은 내부 클럭 CLK를 소정의 지연 시간 ΔTW 지연시킨다. 논리 게이트(203)는 지연단(202)에 의해 지연된 내부 클럭과, 제어 신호 /WE의 OR 논리 연산 결과를 출력한다. 제어 신호 /WE는 데이터 기입시 및 데이터 판독시의 각각에 있어서 활성 상태(L 레벨) 및 비활성 상태(H 레벨)로 설정된다. 논리 게이트(204)는 논리 게이트(203)의 출력과 내부 클럭 CLK의 NAND 논리 연산 결과를, 컬럼 선택 클럭 /CS로서 출력한다.

도 18을 참조하여, 데이터 판독시에는 제어 신호 /WE는 H 레벨로 설정되기 때문에, 논리 게이트(203)는 항상 H 레벨을 출력한다. 이 결과, 컬럼 선택 클럭 /CS는 내부 클럭 CLK의 반전 신호에 상당한다. 따라서, 내부 클럭 CLK 및 컬럼 선택 클럭 /CS의 활성화 타이밍은 같다.

이에 비하여, 데이터 기입시에 제어 신호 /WE는 L 레벨로 설정되기 때문에, 논리 게이트(203)는 지연단(202)에 의해 지연된 내부 클럭을 출력한다. 이 결과, 컬럼 선택 클럭 /CS의 활성화 타이밍은 내부 클럭 CLK보다, 지연단(202)에 의한 지연 시간 ΔTW만큼 느리게 설정된다.

다음으로, 도 19를 이용하여 제2 실시예에 따른 데이터 판독 및 데이터 기입 동작을 설명한다.

도 19를 참조하여, 시각 ts에서 데이터 판독 동작이 개시된 후, 시각 t0에 서, 워드선 드라이버(30)는 내부 클럭 CLK에 기초하여 선택 행에 대응하는 리드 워드선 RWLi를 활성화한다. 마찬가지로, 열 디코더(25)는 내부 클럭 CLK와 거의 마찬가지의 활성화 타이밍을 갖는 컬럼 선택 클럭 /CS에 기초하여 시각 t0과 거의 마찬가지의 타이밍에서, 선택 열에 대응하는 컬럼 선택선 CSLj를 활성화한다.

리드 워드선 RWL 및 컬럼 선택선 CSL의 활성화에 따라, 메모리 셀에 감지 전류(데이터 판독 전류)가 흘러, 선택 열에 대응하는 비트선 BLj, /BLj 및 소스선 SLj에서, 도 14와 마찬가지의 전압 변화가 생겨, 제1 실시예의 변형예 4와 마찬가지의 데이터 판독이 실행된다.

즉, 데이터 판독시에 리드 워드선 RWL 및 컬럼 선택선 CSL의 활성화는 마찬가지의 타이밍에 기초하여 결정된다. 즉, 리드 워드선 RWL과 컬럼 선택선 CSL의 활성화 순서에 특별히 제약받지 않고, 액세스를 고속화하기 위해서, 각각은 최고속의 타이밍으로 활성화된다.

데이터 기입시에도, 워드선 드라이버(30)는 데이터 판독시와 마찬가지로, 내부 클럭 CLK에 기초한 타이밍에서 동작한다. 따라서, 시각 ts에서 데이터 기입 동작이 개시된 후, 데이터 판독시와 마찬가지의 시각 t0에서, 워드선 드라이버(30)는 선택 행에 대응하는 라이트 워드선 WWLi를 활성화한다. 이에 따라, 라이트 워드선 WWLi에 대한 데이터 기입 전류의 공급이 개시된다.

한편, 열 디코더(25)는 내부 클럭 CLK보다 ΔTW 지연된 활성화 타이밍을 갖는 컬럼 선택 클럭 /CS에 기초하여, 시각 t0 이후의 시각 t3에서, 선택 열에 대응하는 컬럼 선택선 CSLj를 활성화한다. 이에 따라, 선택 열에 대응하는 비트선 BLj 및 /BLj는 데이터 버스 DB 및 /DB를 통해 전원 전압 VDD 및 접지 전압 VSS의 각각 하나로 설정되어, 비트선에 대한 데이터 기입 전류의 공급이 개시된다.

이와 같이 데이터 기입시에는 선택 열에 대응하는 비트선에 데이터 기입 전류의 공급이 개시되는 타이밍은 라이트 워드선에 데이터 기입 전류의 공급이 개시되는 타이밍보다, 의도적으로 느리게 설정된다. 즉, 데이터 기입 전류의 공급 개시 타이밍은 단계적으로 설정된다.

이 결과, 선택 메모리 셀에는, 우선 라이트 워드선 WWL을 흐르는 데이터 기입 전류 Ip에 의해 생기는 데이터 기입 자계가 인가된 후에, 비트선 BL을 흐르는 데이터 기입 전류 ±Iw에 의해 생기는 데이터 기입 자계가 또한 인가된다.

다음으로, 상술한 바와 같은 데이터 기입 전류의 단계적인 공급과, 메모리 셀에 대한 자기적인 데이터 기입 특성과의 관계에 대하여 설명한다.

도 20을 참조하여, 자기 터널 접합부 MTJ에 상당하는 터널 자기 저항 소자 TMR은 반강자성체층(101)과, 반강자성체층(101) 상에 형성되는 일정 방향의 고정 자계를 갖는 고정 자기층(102)의 일부 영역과, 인가 자계에 의해 자화되는 자유 자기층(103)과, 고정 자기층(102) 및 자유 자기층(103) 사이에 형성되는 절연체막인 터널 배리어(104)와, 컨택트 전극(105)을 포함한다.

반강자성체층(101), 고정 자기층(102) 및 자유 자기층(103)은 FeMn, NiFe 등의 적당한 자성 재료로 형성된다. 터널 배리어(104)는 Al₂O₃ 등에 의해 형성된다.

터널 자기 저항 소자 TMR은 필요에 따라 배치되는 금속 배선과 전기적으로 결합하기 위한 완충재인 배리어 메탈(106)을 통해 상부 배선과 전기적으로 결합된다. 컨택트 전극(105)은 하부 배선(도시 생략)과 전기적으로 결합된다. 예를 들면, 상부 배선은 비트선 BL에 상당하고, 하부 배선은 액세스 트랜지스터 ATR과 결합되는 금속 배선에 상당한다.

이와 같이 하여, 상부 배선 및 하부 배선 사이에, 자기 터널 접합을 갖는 터널 자기 저항 소자 TMR을 전기적으로 결합할 수 있다.

도 21에는 일례로서, 터널 자기 저항 소자 TMR이 장방형으로 형성된 경우에서의 자유 자기층(103)의 평면도가 도시된다.

도 21을 참조하여, 장방형의 자유 자기층(103)에서는 길이 방향(도 21에서의 좌우 방향)으로 자화 용이축(EA: Easy Axis)이 형성되고, 폭 방향(도 21에서의 상하 방향)으로 자화 곤란축(HA: Hard Axis)이 형성된다.

비트선 BL을 흐르는 데이터 기입 전류에 의해 발생하는 데이터 기입 자계는 자화 용이축(EA)을 따른 방향을 갖는다. 한편, 라이트 워드선 WWL을 흐르는 데이터 기입 전류에 의해 발생하는 데이터 기입 자계는 자화 곤란축(HA)을 따른 방향을 갖는다. 데이터 기입 자계의 방향을 상기와 같이 하기 위해서, 예를 들면 장방형 의 메모리 셀에 대해서 라이트 워드선 WWL은 긴 변 방향을 따라 배치되고, 비트선 BL은 짧은 변 방향을 따라 배치된다.

중앙부 부근의 자화 용이축 영역(107)에서는 자화 용이축 방향으로 인가된 외부 자계에 따라, 자화 방향이 용이하게 반전한다. 한편, 좌우단의 자화 곤란축 영역(108, 109)에서는 자화 용이축 방향의 외부 자계가 인가되어도, 자화 방향은 용이하게 반전하지 않는다.

도 22 및 도 23에는 자화 용이축 영역 및 자화 곤란축 영역의 각각에서의 자화 특성을 설명하기 위한 히스테리시스 곡선이 도시된다.

도 22를 참조하여, 자화 용이축 영역(107)은, 자화 용이축 방향의 소정 자계 +Hc보다 큰 +방향의 자계가 인가된 경우에 +Mc로 자화되고, 소정 자계 -Hc보다 큰 -방향의 자계가 인가된 경우에 -Mc로 자화된다. 따라서, -Hc∼+Hc 범위의 소정 레벨 이하의 자계가 인가되는 경우에는 자화 방향이 변화하지 않고, 메모리 셀로서 바람직한 특성을 갖는다.

도 23을 참조하여, 자화 곤란축 영역(108, 109)은 자화 용이축 방향의 자계에 따라 용이하게 자화되지 않고, 자화 방향 및 양이 서서히 변화하는 특성을 갖는다. 따라서, 자화 곤란축 영역은 자화 용이축 방향의 자계에 따라, 자화 방향 및 양이 2치적으로 설정되는 자화 용이축 영역과는 달리, 메모리 셀로서 바람직하지 않은 특성을 갖고 있다.

도 24의 (a) 내지 도 24의 (e)는, 데이터 기입시에 자유 자기층의 자화를 설명하는 개념도이다.

메모리 셀에 대하여 안정적으로 데이터를 기입하기 위해서는 도 24의 (a) 또는 도 24의 (b)에 도시한 바와 같이, 자유 자기층의 자화 용이축 영역(107)을 자화 용이축을 따른 한쪽 방향으로 일률적으로 자화시키고, 자기 곤란축 영역(108, 109)을 자화 곤란축을 따른 방향으로 일률적으로 자화시킬 필요가 있다.

상술한 바와 같이 컬럼 선택선 CSL의 활성화 타이밍을 라이트 워드선 WWL보 다 지연시킴으로써, 자화 곤란축을 따른 방향의 데이터 기입 자계를 발생시키는 데이터 기입 전류를 라이트 워드선 WWL에 흘려, 자화 곤란축 영역(108, 109)에서의 자화 방향을 한쪽 방향(도 24의 (a), 도 24의 (b)에서는 상방향)으로 배열한 후에, 자화 용이축을 따른 방향의 데이터 기입 자계를 발생시키는 데이터 기입 전류를 비트선 BL에 공급할 수 있다. 이 결과, 도 24의 (a), 도 24의 (b)에 도시한 바와 같이 기입 데이터의 레벨에 대응하는 자화 용이축을 따른 한쪽 방향으로, 자화 용이축 영역(107)을 일률적으로 자화시켜, 데이터 기억에 바람직한 자화 상태를 얻을 수 있다.

이에 반하여, 라이트 워드선 WWL과 컬럼 선택선 CSL을 거의 동시에 활성화하거나, 또는 컬럼 선택선 CSL을 라이트 워드선 WWL보다 빠르게 활성화한 경우에는 자유 자기층이 다안정 상태가 되고, 도 24의 (c), 도 24의 (d), 도 24의 (e)에 도시한 바와 같이 자화의 방향은 바람직한 안정 상태가 아닌 불안정한 중간 상태가 된다. 이 결과, 데이터 기입 후에의 자유 자기층의 자화 방향은, 도 24의 (a) 또는 도 24의 (b)에 도시한 바와 같이 상정되어 있는 방향으로 되지 않게 된다. 따라서, 데이터가 기입된 메모리 셀에서, 기억 데이터 레벨의 차이에 따른 원하는 전기 저항 차를 확보할 수 없고, 오동작의 원인이 되어 MRAM 디바이스의 동작 안정성이 손상된다.

즉, 제2 실시예에 도시한 바와 같은 자화 곤란축 방향을 따른 자계를 발생시키는 데이터 기입 전류를 흘린 후에, 자화 용이축 방향을 따른 자계를 발생시키는 데이터 기입 전류를 흘리도록, 데이터 기입 전류의 공급 개시 타이밍을 단계적으로 설정함으로써, 메모리 셀의 자기 특성을 고려하여 데이터 기입을 안정적으로 실행할 수 있다.

또한, 선택 열에 대응하는 비트선에 주목하면, 컬럼 선택 클럭 /CS의 활성화 타이밍을 데이터 판독시와 데이터 기입시로 전환함으로써, 데이터 기입 동작이 개시되고 나서 데이터 기입 전류가 흐르기까지의 시간(도 19에서의 ts∼t3)은 데이터 판독 동작이 개시되고 나서 감지 전류가 흐르기까지의 시간(도 19에서의 ts∼t0)보다 길게 설정된다. 즉, 데이터 기입시에는 의도적으로 데이터 기입 전류의 공급 타이밍을 늦추는 한편, 데이터 판독시에는 최고속의 타이밍에서 감지 전류의 공급을 개시함으로써, 안정적인 데이터 기입과 고속의 데이터 판독을 양립할 수 있다.

또, 도 16에서는 도 14에 도시한 제1 실시예의 변형예 4에 따른 구성을 기초로 하여, 제2 실시예에 따른 데이터 기입 전류의 공급을 행하기 위한 구성에 대하여 설명하였지만, 메모리 어레이 및 데이터 판독에 관련된 주변 회로의 구성에 의존하지 않고, 제2 실시예에 따른 구성을 적용할 수 있다.

〈제3 실시예〉

제3 실시예에서는 데이터 기입 전류를 효율적으로 공급하기 위한 구성에 대하여 설명한다.

도 25를 참조하여, 제3 실시예에 따른 구성에서는, n행×m열로 배열되는 메모리 셀 MC를 갖는 메모리 어레이(10)에, 메모리 셀 행에 각각 대응하여 리드 워드선 RWL1, RWL2, … 및 라이트 워드선 WWL1, WWL2, …이 각각 설치된다. 또한, 메모리 셀 열에 각각 대응하여 비트선 BL1∼BLm 및 소스선 SL1∼SLm이 각각 설치된 다.

워드선 전류 제어 회로(40)는 메모리 어레이(10)를 사이에 두고 워드선 드라이버(30)의 반대측 영역에서, 각 라이트 워드선 WWL을 접지 전압 VSS와 결합한다.

메모리 어레이(10)에 인접하는 영역에, 리드 워드선 RWL 및 라이트 워드선 WWL과 동일 방향을 따라 데이터 버스 DB 및 /DB로 구성되는 데이터 버스 쌍 DBP가 형성된다.

메모리 셀 열에 각각 대응하여 열 선택을 실행하기 위한 컬럼 선택선 CSL1∼CSLm, 라이트 컬럼 선택선 WCSL1∼WCSLm, 컬럼 선택 게이트 CSG1∼CSGm 및 라이트 컬럼 선택 게이트 WCSG1∼WCSGm이 배치된다.

컬럼 선택 게이트 CSG1∼CSGm과, 라이트 컬럼 선택 게이트 WCSG1∼WCSGm은 메모리 어레이(10)를 사이에 두고 상호 반대측 영역에 배치된다.

이하에서, 라이트 컬럼 선택선, 컬럼 선택 게이트 및 라이트 컬럼 선택 게이트를 총괄적으로 표현하는 경우에는 부호 WCSL, CSG 및 WCSG을 이용하여 각각 표기하기로 하고, 특정한 라이트 컬럼 선택선, 컬럼 선택 게이트 및 라이트 컬럼 선택 게이트를 나타내는 경우에는 이들 부호에 첨자를 붙여 WCSL1, CSG1 및 WCSG1과 같이 표기하기로 한다.

데이터 기입시에, 열 디코더(25)는 컬럼 어드레스 CA의 디코드 결과, 즉 열 선택 결과에 따라, 컬럼 선택선 CSL1∼CSLm 중 하나 및 라이트 컬럼 선택선 WCSL1∼WCSLm 중 하나를 H 레벨로 활성화한다. 데이터 판독시에는 열 선택 결과에 따라, 컬럼 선택선 CSL1∼CSLm 중의 하나가 활성화된다. 즉, 데이터 판독시에는 열 선택 결과에 관계없이 라이트 컬럼 선택선 WCSL1∼WCSLm의 각각은 비활성 상태(L 레벨)로 유지된다.

대응하는 컬럼 선택선 CSL이 활성화된 경우에, 컬럼 선택 게이트 CSG는 대응하는 비트선 BL 및 소스선 SL을 데이터 버스 DB 및 /DB와 결합한다. 이 결과, 데이터 버스 DB 및 /DB는 선택 열에 대응하는 비트선 BL 및 소스선 SL과 각각 전기적으로 결합된다.

라이트 컬럼 선택 게이트 WCSG는 대응하는 라이트 컬럼 선택선 WCSL이 활성화된 경우에, 대응하는 비트선 BL 및 소스선 SL의 일단끼리 전기적으로 결합한다.

데이터 기입시에, 워드선 드라이버(30)는 선택 행에 대응하는 라이트 워드선 WWL을 활성화하여, 데이터 기입 전류를 흘린다. 또한, 데이터 기입 회로(51w)는 데이터 기입 전류를 공급하기 위해서, 데이터 버스 DB 및 /DB를 접지 전압 VSS 및 전원 전압 VDD의 각각 하나로 설정한다.

선택 열에서, 비트선 BL 및 소스선 SL은 컬럼 선택 게이트 CSG에 의해 데이터 버스 DB 및 /DB와 결합되고, 또한 비트선 BL 및 소스선 SL의 일단끼리는 라이트 컬럼 선택 게이트 WCSG에 의해 결합된다.

이 결과, 데이터 기입 회로(51w)∼데이터 버스 DB∼비트선 BL∼라이트 컬럼 선택 게이트 WCSG∼소스선 SL∼데이터 버스 /DB∼데이터 기입 회로(51w)의 왕복 전류 패스를 형성하여, 선택 열에 대응하는 비트선에, 기입 데이터 레벨에 따른 방향의 데이터 기입 전류 ±Iw를 흘릴 수 있다.

이와 같이 데이터 기입시에는 선택 열에 대응하는 비트선 BL 및 소스선 SL에 는 상호 역방향의 전류가 흐르지만, 비트선 BL 및 소스선 SL을 흐르는 전류에 의해 각각 생기는 자계는 자기 터널 접합부 MTJ에서 동일 방향이 되도록, 비트선 BL 및 소스선 SL의 배치가 고려된다.

도 26을 참조하여, 반도체 주 기판 SUB 상의 p형 영역 PAR에 액세스 트랜지스터 ATR이 형성된다. 액세스 트랜지스터 ATR은 n형 영역인 소스/드레인 영역(110, 120)과 게이트(130)를 갖는다. 소스/드레인 영역(110)은 제1 금속 배선층 M1에 형성된 소스선 SL과 결합된다.

비트선 BL은 제2 금속 배선층 M2에 형성되고, 자기 터널 접합부 MTJ와 결합된다. 라이트 워드선 WWL은 제3 금속 배선층 M3에 형성된다. 라이트 워드선 WWL 및 비트선 BL은 데이터 기입시에 소정치 이상의 크기의 자계를 발생시키기 위한 데이터 기입 전류를 흘릴 필요가 있다. 따라서, 비트선 BL 및 라이트 워드선 WWL은 금속 배선을 이용하여 형성된다.

한편, 리드 워드선 RWL은 액세스 트랜지스터 ATR의 게이트 전압을 제어하기 위해서 형성되는 것으로, 전류를 적극적으로 흘릴 필요는 없다. 따라서, 집적도를 높이는 관점에서, 리드 워드선 RWL은, 독립한 금속 배선층을 새롭게 형성하지 않고 게이트(130)와 동일한 배선층에서, 폴리실리콘층이나 폴리사이드 구조 등을 이용하여 형성된다.

액세스 트랜지스터 ATR의 소스/드레인 영역(120)은 컨택트 홀에 형성된 금속막(150), 제1 금속 배선층 M1 및 배리어 메탈(140)을 통해 자기 터널 접합부 MTJ와 전기적으로 결합된다. 배리어 메탈(140)은 자기 터널 접합부 MTJ와 금속 배선 사이를 전기적으로 결합하기 위해서 형성되는 완충재이다.

이와 같이 비트선 BL 및 소스선 SL은 다른 금속 배선층을 이용하여, 자기 터널 접합부 MTJ를 상하 방향으로 사이에 두도록 형성된다. 따라서, 데이터 기입시에, 비트선 BL 및 소스선 SL을 각각 흐르는 상호 역방향의 전류에 의해 자기 터널 접합부 MTJ에 생기는 자계는 상호 상승 작용하는 방향으로 작용한다. 이에 따라, 데이터 기입시에, 비트선 BL을 흐르는 데이터 기입 전류를 저감시킬 수 있다. 이에 의해, 데이터 기입시에 저소비 전력화, 비트선 전류 밀도의 저하에 의한 신뢰성의 향상 및 인접 셀에 대한 자계 노이즈의 억제를 행할 수 있다.

다시 도 25를 참조하여, 데이터 판독 회로(54r)는 데이터 버스 DB에 대응하여 설치되는 데이터 판독 회로(51r) 외에, 데이터 버스 /DB에 대응하여 설치되는, 프리차지 트랜지스터(59a) 및 구동 트랜지스터(59b)를 갖는다.

데이터 판독 회로(51r)의 구성은 도 3에 도시한 바와 같기 때문에, 상세한 설명은 반복하지 않는다. 데이터 판독 회로(51r)는 데이터 판독 전에 데이터 버스 DB를 전원 전압 VDD로 프리차지한다. 데이터 버스 /DB도, 데이터 버스 DB와 마찬가지 타이밍에서, 프리차지 트랜지스터(59a)에 의해 전원 전압 VDD로 프리차지된다. 마찬가지로, 각 비트선 BL도, 데이터 판독 전에 전원 전압 VDD로 프리차지된다.

데이터 판독시에는 프리차지 트랜지스터(59a)가 오프 상태가 되는 반면, 제어 신호 RE에 응답하여 구동 트랜지스터(59b)가 온 상태가 된다. 또한, 각 라이트 컬럼 선택 게이트 WCSG는 오프 상태가 된다.

선택 열에 대응하는 컬럼 선택 게이트 CSG에 의해, 데이터 버스 DB 및 /DB가 선택 열의 비트선 BL 및 소스선 SL과 각각 결합되면, 소스선 SL이 접지 전압 VSS로 구동되어, 선택 메모리 셀과 결합된 데이터 버스 DB에는 도 4에 도시한 바와 마찬가지의 전압 변화가 생긴다. 이 결과, 제1 실시예와 마찬가지의 데이터 판독을 실행할 수 있다.

또, 데이터 버스 DB의 프리차지 전압을 접지 전압 VSS로 함과 함께, 데이터 판독시에 선택 열의 비트선 BL 및 소스선 SL을 전원 전압 VDD로 구동하여 데이터 판독을 실행할 수도 있다. 이 경우에는 데이터 판독 회로(54r)에서, 데이터 판독 회로(51r) 대신에 도 6에 도시한 데이터 판독 회로(52r)를 배치함과 함께, 프리차지 트랜지스터(59a)를 접지 전압 VSS와 데이터 버스 /DB 사이에 배치하고, 또한 구동 트랜지스터(59b)를 전원 전압 VDD와 데이터 버스 /DB 사이에 배치하여도 된다. 이 때 프리차지 트랜지스터(59a) 및 구동 트랜지스터(59b)는 N형 및 P형의 MOS 트랜지스터를 이용하는 것이 바람직하다.

[제3 실시예의 변형예 1]

도 27을 참조하여, 제3 실시예의 변형예 1에 따른 구성에 있어서는, n행×m열로 배열되는 메모리 셀 MC를 갖는 메모리 어레이(10)에, 각 메모리 셀 행에 대응하여 리드 워드선 RWL, 라이트 워드선 WWL 및 소스선 SL이 설치된다. 또한, 각 메모리 셀 열에 대응하여 비트선 BL이 설치된다.

도 27에는 제1행과, 제1, 제2 및 m열에 대응하는 라이트 워드선 WWL1, 리드 워드선 RWL1, 소스선 SL1과, 비트선 BL1, BL2, BLm과, 이들에 대응하는 일부 메모 리 셀이 대표적으로 도시된다.

각 소스선 SL은 워드선 드라이버(30)측의 일단에, 접지 전압 VSS와 결합된다. 또한, 각 소스선 SL의 타단은, 동일 행에 대응하는 라이트 워드선 WWL과, 메모리 어레이(10)를 사이에 두고 워드선 드라이버(30)와 반대측 영역에서 전기적으로 결합된다. 또한, 메모리 어레이(10)를 사이에 두고 워드선 드라이버(30)와 반대측의 영역에서, 각 라이트 워드선 WWL을 접지 전압 VSS와 결합하기 위한 워드선 전류 제어 회로(40)의 배치는 생략된다.

데이터 기입시에, 워드선 드라이버(30)는 선택 행에 대응하는 라이트 워드선 WWL을 H 레벨(전원 전압 VDD)로 활성화한다. 따라서, 선택 행에서, 워드선 드라이버(30)∼라이트 워드선 WWL∼결합부(워드선 드라이버(30)의 반대측)∼소스선 SL∼접지 전압 VSS(워드선 드라이버(30) 측)의 왕복 전류 패스가 형성되어, 라이트 워드선 WWL에 일정 방향의 데이터 기입 전류 Ip가 흐른다.

이와 같이 데이터 기입시에, 선택 행에 대응하는 라이트 워드선 WWL 및 소스선 SL에는 상호 역방향의 전류가 흐르지만, 라이트 워드선 WWL 및 소스선 SL을 흐르는 전류에 의해 각각 생기는 자계는 자기 터널 접합부 MTJ에서 동일 방향이 되도록, 라이트 워드선 WWL 및 소스선 SL의 배치가 고려된다.

도 28을 참조하여, 액세스 트랜지스터 ATR, 자기 터널 접합부 MTJ, 소스선 SL, 비트선 BL, 라이트 워드선 WWL 및 리드 워드선 RWL은 도 26과 마찬가지로 배치된다. 따라서, 라이트 워드선 WWL 및 소스선 SL은 다른 금속 배선층을 이용하여, 자기 터널 접합부 MTJ를 상하 방향으로 사이에 두도록 형성된다.

이 결과, 데이터 기입시에, 라이트 워드선 WWL 및 소스선 SL을 각각 흐르는 상호 역방향의 전류에 의해 자기 터널 접합부 MTJ에 생기는 자계는 상호 상승 작용하는 방향으로 작용한다. 이에 의해, 데이터 기입시에, 라이트 워드선 WWL을 흐르는 데이터 기입 전류를 저감시킬 수 있다. 이에 의해, 데이터 기입시에 저소비 전력화, 라이트 워드선 전류 밀도의 저하에 의한 신뢰성의 향상 및 인접 셀에 대한 자계 노이즈의 억제를 행할 수 있다.

다시 도 27을 참조하여, 메모리 어레이(10)를 사이에 두고 상호 반대측 영역에서, 리드 워드선 RWL 및 라이트 워드선 WWL과 동일한 방향을 따라, 데이터 버스 DB 및 /DB가 설치된다.

컬럼 선택 게이트 CSG는 데이터 버스 DB와 비트선 BL 각각의 사이에 배치된다. 라이트 컬럼 선택 게이트 WCSG는 데이터 버스 /DB와 비트선 BL 각각의 사이에 배치된다. 컬럼 선택 게이트 CSG 및 라이트 컬럼 선택 게이트 WCSG는 대응하는 컬럼 선택선 CSL 및 라이트 컬럼 선택선 WCSL의 활성화에 각각 응답하여 온 상태가 된다.

데이터 기입시에, 선택 열의 비트선 BL은 데이터 버스 DB 및 /DB 사이에 전기적으로 결합된다. 데이터 기입 회로(51w)는 데이터 기입 전류를 공급하기 위해서, 데이터 버스 DB 및 /DB를 접지 전압 VSS 및 전원 전압 VDD의 각각 하나로 설정한다. 이 결과, 선택 열에 대응하는 비트선에, 기입 데이터 레벨에 따른 방향의 데이터 기입 전류 ±Iw를 흘릴 수 있다.

데이터 판독 회로(55r)는 데이터 버스 DB의 전압 변화에 기초하여 판독 데이 터 DOUT을 생성한다.

도 29를 참조하여, 데이터 판독 회로(55r)는 데이터 판독시에 활성화되는 제어 신호 RE에 따라 동작한다.

데이터 판독 회로(55r)는 전원 전압 VDD를 받아 노드 Ns1 및 Ns2에 일정 전류를 각각 공급하기 위한 전류원(161, 162)과, 노드 Ns1과 데이터 버스 DB 사이에 전기적으로 결합되는 N형 MOS 트랜지스터(163)와, 노드 Ns2와 접지 전압 VSS 사이에 직렬로 결합되는 N형 MOS 트랜지스터(164) 및 저항(168)과, 노드 Ns1 및 Ns2 사이의 전압 레벨 차를 증폭하여 판독 데이터 DOUT을 출력하는 증폭기(165)를 갖는다.

트랜지스터(163, 164)의 게이트에는 소정 전압 Vr이 인가된다. 전류원(161, 162)의 공급 전류량 및 소정 전압 Vr은 감지 전류 Is의 설계치에 따라 설정된다. 저항(166, 167)은 노드 Ns1 및 Ns2를 접지 전압 VSS로 풀다운(pull down)하기 위해서 설치된다.

이러한 구성으로, 데이터 판독 회로(55r)는 데이터 판독시에, 데이터 버스 DB에 일정 감지 전류 Is를 공급한다. 데이터 판독시에는 각 라이트 컬럼 선택 게이트 WCSG가 오프되기 때문에, 데이터 판독 회로(55r)와 접지 전압 VSS 사이에 형성되는 데이터 판독 회로(55r)∼데이터 버스 DB∼컬럼 선택 게이트 CSG∼비트선 BL∼선택 메모리 셀∼소스선 SL∼접지 전압 VSS의 전류 패스로 감지 전류 Is가 흐른다.

이에 따라, 선택 메모리 셀의 기억 데이터 레벨에 따라 발생하는 비트선 BL 의 전압 변화를 노드 Ns1에 전달할 수 있다. 저항(168)의 전기 저항치 Rref를 도 8에 도시한 더미 저항 MTJd와 마찬가지로 설계함으로써, 기준 전압 VREF를 노드 Ns2에서 생성할 수 있다.

따라서, 데이터 판독 회로(55r)는 노드 Ns1 및 Ns2의 전압 차를 증폭함으로써, 선택 메모리 셀의 기억 데이터 레벨을 판독할 수 있다.

[제3 실시예의 변형예 2]

도 30을 참조하여, 제3 실시예의 변형예 2에 따른 구성에서는 라이트 워드선 WWL이, 데이터 판독시에 소스선 SL의 기능을 겸하게 된다. 라이트 워드선 WWL의 각각은 워드선 전류 제어 회로(40)에 의해, 접지 전압 VSS와 결합된다. 또한, 워드선 드라이버(30)는 데이터 판독시에, 각 라이트 워드선 WWL의 일단측을 접지 전압 VSS와 결합하여, 이들 비활성 상태(L 레벨)를 유지한다.

따라서, 소스선 SL의 배치를 생략해도, 선택 행에 속하는 메모리 셀을 비트선 BL1∼BLm의 각각과 접지 전압 VSS 사이에 전기적으로 결합하여, 도 27과 마찬가지의 데이터 판독을 실행할 수 있다. 이 결과, 배선 수의 삭감에 의해, 디바이스의 소형화 및 제조 프로세스의 간이화가 도모된다.

데이터 기입시에는 워드선 드라이버(30)는 도 25의 경우와 마찬가지로, 라이트 워드선 WWL의 일단측을 전원 전압 VDD와 결합하여 활성화한다. 활성화된 라이트 워드선 WWL에는 워드선 드라이버(30)로부터 워드선 전류 제어 회로(40)를 향하는 방향으로 데이터 기입 전류가 흐른다.

비트선 BL에 대한 데이터 기입 전류의 공급은, 도 27과 마찬가지로 배치된 데이터 기입 회로(51w), 컬럼 선택 게이트 CSG, 라이트 컬럼 선택 게이트 WCSG 및 데이터 버스 DB, /DB에 의해, 제3 실시예의 변형예 1과 마찬가지로 실행된다.

[제3 실시예의 변형예 3]

도 31은 메모리 어레이(10) 및 그 주변 회로의 제3 실시예의 변형예 3에 따른 구성을 나타내는 개념도이다.

도 31을 참조하여, 제3 실시예의 변형예 3에 따른 구성에서는 도 30에 도시한 구성 외에, 각 라이트 워드선 WWL에 대응하여 복수의 다른 라이트 워드선 사이에 결합되는 라이트 워드선 결합 스위치가 배치된다.

도 31에 도시한 구성에 있어서는 일례로서, 인접하는 두 개의 라이트 워드선 WWL 사이마다 라이트 워드선 결합 스위치가 배치된다. 즉, 대표적으로 예시되는 제j행째의 라이트 워드선 WWLj에 대해서는, 인접하는 라이트 워드선 WWLj-1 및 WWLj+1 사이에, 라이트 워드선 결합 스위치(210-j, 210-(j+1))가 배치된다.

또한, 메모리 어레이(10)를 사이에 두고 워드선 드라이버(30)의 반대측 영역에서, 각 라이트 워드선 WWL을 접지 전압 VSS와 결합하기 위한 워드선 전류 제어 회로(40)의 배치는 생략된다.

각 라이트 워드선 결합 스위치는 자신이 결합되는 두 개의 라이트 워드선 중의 어느 한쪽이 선택 행에 상당하는 경우에 온 상태가 된다. 예를 들면, 라이트 워드선 결합 스위치(210-j)는 논리 게이트(212-j)의 출력이 H 레벨이 된 경우에 온 상태가 된다. 논리 게이트(212-j)는, 제(j-1)행 및 제j행이 데이터 기입시에 선택된 경우에 각각 활성화(H 레벨)되는 라이트 로우 디코드 신호 WRDj-1 및 WRDj 사이 의 OR 논리 연산 결과를 출력한다.

이 결과, 라이트 워드선 결합 스위치(210-j)는 데이터 기입시에 제(j-1)행 또는 제j행이 선택되었을 때, 라이트 워드선 WWLj와 WWLj-1을 전기적으로 결합한다. 상호 인접하는 두 개씩의 라이트 워드선 WWL 사이에, 마찬가지의 라이트 워드선 결합 스위치가 배치된다.

따라서, 예를 들면 제j행이 데이터 기입시에 선택된 경우에는, 라이트 워드선 WWLj는 라이트 워드선 WWLj-1 및 WWLj+1과 전기적으로 결합된다. 선택 행에 대응하는 라이트 워드선 WWLj는 워드선 드라이버(30)에 의해 활성화되어, 그 일단측이 전원 전압 VDD와 결합된다. 한편, 라이트 워드선 WWLj-1 및 WWLj+1은 비선택 행에 대응하기 때문에, 각각의 일단측은 워드선 드라이버(30)에 의해 접지 전압 VSS와 결합된다.

따라서, 선택 행의 라이트 워드선 WWLj를 흐르는 데이터 기입 전류 Ip의 리턴 패스를 비선택 행의 라이트 워드선 WWLj-1 및 WWLj+1을 이용하여 형성할 수 있다. 즉, 비선택 행의 라이트 워드선 WWLj-1 및 WWLj+1의 각각에는 -Ip/2씩의 리턴 전류가 흐른다.

이와 같이 선택 행에 대응하는 라이트 워드선과, 비선택 행에 대응하는 복수의 워드선을 메모리 어레이(10)를 사이에 두고 워드선 드라이버(30)와 반대측의 영역에서 전기적으로 결합함으로써, 데이터 기입 전류 Ip의 리턴 패스를 형성한다. 이 때, 비선택 행의 라이트 워드선에 의해, 선택 메모리 셀에 인가되는 자계는 도 27에서 소스선 SL에 의해 생기는 자계와 마찬가지로, 선택 행의 라이트 워드선에 의해 선택 메모리 셀에 인가되는 자계와 상호 상승 작용한다. 반대로, 비선택 행의 메모리 셀에서 선택 행 및 비선택 행에 각각 대응하는 라이트 워드선에 의해 인가되는 자계끼리는 상호 상쇄된다.

이 결과, 데이터 기입시에, 라이트 워드선 WWL을 흐르는 데이터 기입 전류를 저감시킬 수 있다. 이에 의해, 데이터 기입시에 저소비 전력화, 라이트 워드선 전류 밀도의 저하에 의한 신뢰성의 향상 및 인접 셀에 대한 자계 노이즈의 억제를 행할 수 있다.

또, 비선택 행의 라이트 워드선 WWL을 복수 개 이용하여, 데이터 기입 전류 Ip의 리턴 패스를 형성함으로써, 비선택 행의 라이트 워드선 WWL의 각각에 흐르는 리턴 전류를, 대응하는 비선택 행의 메모리 셀에 잘못된 데이터 기입을 행하지 않는 레벨로 억제할 수 있다.

또, 도 31에서는 각 라이트 워드선 WWL에 대하여, 인접하는 두 개의 라이트 워드선 각각의 사이에 라이트 워드선 결합 스위치를 결합하는 구성을 예시하였지만, 라이트 워드선 결합 스위치는 다른 임의의 라이트 워드선 WWL와의 사이에 배치할 수 있다.

[제3 실시예의 변형예 4]

도 32를 참조하여, 제3 실시예의 변형예 4에 따른 구성에서는 라이트 워드선 WWL 및 소스선 SL이 독립적으로 배치된다. 소스선 SL은 메모리 셀 행에 각각 대응하여 배치되고, 워드선 드라이버(30)측의 일단은 접지 전압 VSS와 결합된다.

또한, 라이트 워드선 결합 스위치는 각 라이트 워드선 WWL에 대응하여 다른 행에 속하는 적어도 하나의 소스선 SL 사이에 배치된다. 라이트 워드선 결합 스위치는 메모리 어레이(10)를 사이에 두고 워드선 드라이버(30)의 반대측 영역에 배치된다.

도 32에서는 일례로서, 각 라이트 워드선 WWL에 대응하여 인접하는 두 개의 행에 각각 대응하는 두 개의 소스선 SL 사이에 라이트 워드선 결합 스위치가 배치된다. 즉, 대표적으로 예시되는 제j행째의 라이트 워드선 WWLj에는 인접하는 메모리 셀 행의 소스선 SLj-1 및 SLj+1 사이에, 각각 전기적으로 결합되는 라이트 워드선 결합 스위치(220-j, 221-j)가 배치된다.

또한, 메모리 어레이(10)를 사이에 두고 워드선 드라이버(30)의 반대측 영역에서, 각 라이트 워드선 WWL을 접지 전압 VSS와 결합하기 위한 워드선 전류 제어 회로(40)의 배치는 생략된다.

각 라이트 워드선 결합 스위치는 대응하는 라이트 워드선 WWL이 선택되는 경우에 온 상태가 된다. 예를 들면, 라이트 워드선 결합 스위치(220-j, 221-j)는 라이트 로우 디코드 신호 WRDj의 활성화에 따라 온 상태가 된다. 그 밖의 라이트 워드선 WWL의 각각에 대해서도, 마찬가지의 라이트 워드선 결합 스위치가 배치된다.

따라서, 예를 들면 제j행이 데이터 기입시에 선택된 경우에는, 라이트 워드선 WWLj는 소스선 SLj-1 및 SLj+1과 전기적으로 결합된다. 선택 행에 대응하는 라이트 워드선 WWLj는 워드선 드라이버(30)에 의해 활성화되고, 그 일단이 전원 전압 VDD와 결합된다. 한편, 소스선 SLj-1 및 SLj+1의 워드선 드라이버(30) 측의 일단은 접지 전압 VSS와 결합되어 있다.

따라서, 선택 행의 라이트 워드선 WWLj를 흐르는 데이터 기입 전류 Ip의 리턴 패스를 다른 메모리 셀 행에 대응하는 소스선 SLj-1 및 SLj+1을 이용하여 형성할 수 있다. 즉, 소스선 SLj-1 및 SLj+1의 각각에는 -Ip/2씩의 리턴 전류가 흐른다.

이와 같이 선택 행에 대응하는 라이트 워드선과 비선택 행에 대응하는 복수 개의 소스선을 메모리 어레이(10)를 사이에 두고 워드선 드라이버(30)의 반대측 영역에서 전기적으로 결합함으로써, 데이터 기입 전류 Ip의 리턴 패스를 형성한다. 이 때, 비선택 행에 대응하는 소스선에 의해 선택 메모리 셀에 인가되는 자계는 선택 행의 라이트 워드선에 의해 선택 메모리 셀에 인가되는 자계와 상호 상승 작용한다. 반대로, 비선택 행의 메모리 셀에서는 선택 행의 라이트 워드선 및 해당 비선택 행의 소스선에 의해 각각 인가되는 자계끼리는 상호 상쇄한다.

이 결과, 제3 실시예의 변형예 3과 마찬가지로, 데이터 기입시에 저소비 전력화, 라이트 워드선 전류 밀도의 저하에 의한 신뢰성의 향상 및 인접 셀에 대한 자계 노이즈의 억제를 도모할 수 있다.

또한, 다른 메모리 셀 행에 대응하는 소스선 SL을 복수개 이용하여, 데이터 기입 전류 Ip의 리턴 패스를 형성함으로써, 소스선 SL의 각각을 흐르는 리턴 전류를 대응하는 비선택 행의 메모리 셀에 대하여 잘못된 데이터 기입을 행하지 않는 레벨로 억제할 수 있다.

또, 도 32에서는 각 라이트 워드선 WWL에 대하여, 인접 행의 소스선 각각의 사이에 라이트 워드선 결합 스위치를 결합하는 구성을 예시하였지만, 라이트 워드 선 결합 스위치는 다른 임의의 소스선 SL과의 사이에 배치할 수 있다.

〈제4 실시예〉

제4 실시예에서는 더미 메모리 셀을 이용한 데이터 판독에서 소비 전력을 저감하는 구성에 대하여 설명한다.

도 33에는 메모리 어레이(10) 및 그 주변 회로의 제4 실시예에 따른 구성을 도시한다. 도 33에서는 데이터 판독에 관련된 구성이 주로 도시된다.

도 33을 참조하여, 메모리 어레이(10)에, 각 메모리 셀 행에 대응하여 리드 워드선 RWL 및 라이트 워드선 WWL이 배치되고, 각 메모리 셀 열에 대응하여 비트선 BL 및 /BL이 배치된다. 각 메모리 셀 MC는 대응하는 리드 워드선 RWL이 활성화된 경우에, 액세스 트랜지스터 ATR의 온에 따라, 대응하는 비트선 BL과 접지 전압 VSS 사이에 전기적으로 결합된다.

도 33에는 제1행 및 제2행과, 제1, 제2, 제3 및 m열에 대응하는 라이트 워드선 WWL1, WWL2, 리드 워드선 RWL1, RWL2 및 비트선 BL1, BL2, BL3, BLm 및 이들에 대응하는 메모리 셀의 일부가 대표적으로 도시된다.

메모리 어레이(10)와 인접하는 영역에, 리드 워드선 RWL 및 라이트 워드선 WWL과 동일 방향을 따라, 데이터 버스 쌍을 구성하는 데이터 버스 DB 및 /DB가 배치된다.

메모리 셀 열에 각각 대응하여 컬럼 선택 게이트 CSG1∼CSGm이 각각 배치된다. 각 컬럼 선택 게이트 CSG는 대응하는 컬럼 선택선 CSL의 활성화에 응답하여 온 상태가 되고, 대응하는 비트선 BL 및 /BL과 데이터 버스 DB 및 /DB를 각각 전기 적으로 결합한다. 이 결과, 데이터 판독시에, 선택 메모리 셀은 데이터 버스 DB와 접지 전압 VSS 사이에 전기적으로 결합된다.

또한, 메모리 셀 열에 각각 대응하는 m개의 더미 메모리 셀 DMC가 배치된다. 각 더미 메모리 셀 DMC의 구성은 도 8과 마찬가지이므로, 상세한 설명은 반복하지 않는다. 대응하는 컬럼 선택선 CSL의 활성화에 응답하여, 더미 액세스 트랜지스터 ATRd는 온 상태가 된다. 더미 액세스 트랜지스터 ATRd가 온 상태가 된 더미 메모리 셀은 활성화되어, 데이터 버스 /DB와 접지 전압 VSS 사이에 전기적으로 결합된다.

따라서, 데이터 판독시에, 선택 열에 대응하는 더미 메모리 셀 DMC만이 활성화된다. 이 결과, 비선택 열에 대응하는 비트선 /BL에는 충방전 전류가 생기지 않기 때문에, 데이터 판독 동작의 저소비 전력화를 도모할 수 있다.

데이터 판독 회로(56r)는 선택 메모리 셀과 전기적으로 결합된 데이터 버스 DB 및 더미 메모리 셀 DMC와 전기적으로 결합된 데이터 버스 /DB의 전압 차를 검지하여, 판독 데이터 DOUT을 생성한다.

도 34를 참조하여, 데이터 판독 회로(56r)는 도 9에 도시한 데이터 판독 회로(53r) 구성 외에, 구동 트랜지스터 DTa 및 DTb를 더 포함한다. 그 밖의 부분의 구성은 데이터 판독 회로(56r)와 마찬가지이므로, 상세한 설명은 반복하지 않는다.

구동 트랜지스터 DTa 및 DTb는 전원 전압 VDD와 데이터 버스 DB 및 /DB 사이에, 각각 전기적으로 결합된다. 구동 트랜지스터 DTa 및 DTb는 데이터 판독시에 L 레벨로 활성화되는 제어 신호 /RE에 따라 온·오프 상태가 된다. 따라서, 데이터 판독시에, 데이터 버스 DB 및 /DB의 각각은 전원 전압 VDD에 의해 구동된다.

도 35를 참조하여, 데이터 판독 전에, 비트선 BL, /BL 및 데이터 버스 DB, /DB는 접지 전압 VSS로 프리차지된다. 또, 각 메모리 셀에서, 액세스 트랜지스터 ATR의 소스측 전압은 접지 전압 VSS로 고정되어 있다.

시각 t0에서 데이터 판독 동작이 개시되어, 선택 메모리 셀에 대응하는 리드 워드선 RWLi 및 컬럼 선택선 CSLj가 활성화된다. 이에 따라, 선택 메모리 셀 및 선택 열에 대응하는 더미 메모리 셀은 데이터 버스 DB 및 /DB와 접지 전압 VSS 사이에, 각각 전기적으로 결합된다.

따라서, 데이터 판독 회로(56r)에 의해 전원 전압 VDD로 구동되는 데이터 버스 DB 및 /DB와, 선택 메모리 셀 및 더미 메모리 셀 DMC를 각각 통해 전기적으로 결합되는 접지 전압 VSS 사이에, 감지 전류(데이터 판독 전류)가 흐른다.

이 결과, 전기적으로 결합된 메모리 셀 또는 더미 메모리 셀의 전기 저항치에 따른 전압 변화가 비트선 BL, /BL 및 데이터 버스 DB, /DB에 생긴다. 따라서, 제1 실시예의 변형예 2의 경우와 마찬가지로, 소정의 시각 t1에서, 트리거 펄스 Φr에 응답하여, 데이터 버스 DB 및 /DB의 전압차를 검지 증폭함으로써, 선택 메모리 셀의 기억 데이터를 판독할 수 있다.

따라서, 더미 메모리 셀에서의 소비 전력을 억제하여, 신호 마진이 큰 데이터 판독을 실행할 수 있다. 또, 비트선 BL, /BL 및 데이터 버스 DB, /DB를 전원 전압으로 구동하기 때문에, 데이터 버스 DB 및 /DB에 걸리는 전압은 상호 다르다. 따라서, 이들 전압끼리 비교하여, 즉 트리거 펄스 Φr의 활성화 타이밍을 데이터 버스 DB 및 /DB에 전압이 걸린 후에 설정하면, 데이터 판독을 더욱 안정화시킬 수 있다.

또한, 더미 메모리 셀 DMC를 이용하여 데이터 판독을 정확하게 실행하기 위해서는 데이터 판독 회로(56r)와 접지 전압 VSS 사이에 형성되는 선택 메모리 셀을 포함하는 제1 전류 패스와, 더미 메모리 셀 DMC를 포함하는 제2 전류 패스와의 전기 저항치가 마찬가지 값이 되도록, 데이터 버스 DB, /DB, 비트선 BL, /BL을 설계할 필요가 있다.

[제4 실시예의 변형예 1]

제4 실시예의 변형예 1에서는 폴디드형 비트선 구성에서의 더미 메모리 셀의 배치가 나타난다.

도 36을 참조하여, 제4 실시예의 변형예 1에 따른 구성에서는 비트선 BL 및 /BL의 각각은 폴디드형 비트선 구성에 기초하여 배치된다. 각 메모리 셀 열에 있어서, 메모리 셀 MC는 1행 걸러 비트선 BL 및 /BL의 한쪽과 접지 전압 VSS 사이에 형성된다. 구체적으로는, 각 메모리 셀은 홀수 행에서는 비트선 BL과 접지 전압 VSS 사이에 형성되고, 짝수 행에서는 비트선 /BL과 접지 전압 VSS 사이에 형성된다.

더미 메모리 셀 DMC는 각 메모리 셀 열마다 두 개씩 배치된다. 각 메모리 셀 열에서, 두 개의 더미 메모리 셀은 비트선 BL 및 /BL과 접지 전압 VSS 사이에, 각각 전기적으로 결합된다.

각 메모리 셀 열에 대응하여 컬럼 선택선 CSL에 따라 온·오프 상태가 되는 컬럼 선택 게이트 CSG가 형성되고, 선택 열에 대응하는 비트선 BL 및 /BL은 데이터 버스 DB 및 /DB와 전기적으로 결합된다.

또한, 메모리 셀 열에 각각 대응하여 더미 컬럼 선택 게이트 CSGd1∼CSGdm이 형성된다. 더미 컬럼 선택 게이트 CSGd1은 제어 신호 RA0과 컬럼 선택선 CSL1의 전압 레벨의 AND 논리 연산 결과를 출력하는 논리 게이트 LG1과, 제어 신호 /RA0과 컬럼 선택선 CSL1의 전압 레벨의 AND 논리 연산 결과를 출력하는 논리 게이트 LG2를 갖는다.

제어 신호 RA0은 홀수 행이 선택된 경우에 H 레벨로 설정되고, 짝수 행이 선택된 경우에 L 레벨로 설정된다. 제어 신호 /RA0은 제어 신호 RA0과 반대 신호 레벨을 갖고, 짝수 행이 선택된 경우에 H 레벨로 설정된다.

비트선 /BL1에 대응하는 더미 메모리 셀 중의 더미 액세스 트랜지스터 ATRd는 논리 게이트 LG1의 출력이 H 레벨로 설정되었을 때 온 상태가 된다. 한편, 비트선 BL1에 대응하는 더미 메모리 셀 중의 더미 액세스 트랜지스터 ATRd는 논리 게이트 LG2의 출력이 H 레벨로 설정되었을 때 온 상태가 된다.

그 밖의 더미 컬럼 선택 게이트 CSGd2∼CSGdm도 마찬가지 구성을 갖는다.

더미 컬럼 선택 게이트 CSGd1∼CSGdm의 각각은, 대응하는 메모리 셀 열이 선택된 경우에, 홀수 열이 선택되어 있을 때에는 대응하는 비트선 /BL과 접지 전압 VSS 사이에 형성된 더미 메모리 셀을 활성화하고, 짝수 열이 선택되어 있을 때에는 대응하는 비트선 BL과 접지 전압 VSS 사이에 형성된 더미 메모리 셀을 활성화한다. 따라서, 선택 메모리 셀 열에만, 더미 메모리 셀이 활성화된다.

이 결과, 홀수 행이 선택되었을 때에는, 데이터 버스 DB와 접지 전압 VSS 사이에 선택 메모리 셀이 전기적으로 결합되는 한편, 데이터 버스 /DB와 접지 전압 VSS 사이에는 선택된 더미 메모리 셀 DMC가 전기적으로 결합된다.

또한, 짝수 행이 선택되었을 때에는, 데이터 버스 /DB와 접지 전압 VSS 사이에 선택 메모리 셀이 전기적으로 결합되는 한편, 데이터 버스 DB와 접지 전압 VSS 사이에는 선택된 더미 메모리 셀 DMC가 전기적으로 결합된다. 데이터 판독 회로(56r)는 데이터 버스 DB 및 /DB의 전압에 기인하여 제4 실시예와 마찬가지로 판독 데이터 DOUT을 생성한다.

이러한 구성으로, 전기적인 노이즈 내성이 높은 폴디드형 비트선 구성에 기초한 데이터 판독을, 더미 메모리 셀에 의한 소비 전력을 억제한 후에 실행할 수 있다.

또, 제4 실시예 및 그 변형예 1에서도, 제1 실시예와 마찬가지로, 데이터 버스 DB 및 /DB를 전원 전압 VDD로 프리차지한 후에, 데이터 판독시에, 데이터 버스 DB 및 /DB를 전원 전압 VDD와 분리하여, 데이터 판독을 실행할 수도 있다. 이 경우에는 도 3에 도시한 데이터 판독 회로(51r)에서, 데이터 버스 /DB에 대해서도, 데이터 버스 DB에 대응하는 프리차지 트랜지스터 PTa 및 트랜스퍼 게이트 TGa가 마찬가지로 배치된 구성의 데이터 판독 회로를 도 33 및 도 36의 데이터 판독 회로(56r) 대신에 적용하여도 된다. 이러한 구성으로 한 경우에는 데이터 판독시에, 도 4에 도시한, 기억 데이터 레벨이 H 레벨인 경우의 데이터 버스 DB의 전압 변화 속도와, 기억 데이터 레벨이 L 레벨인 경우의 데이터 버스 DB의 전압 변화 속 도의 중간적인 속도로, 더미 메모리 셀 DMC와 전기적으로 결합된 데이터 버스 /DB의 전압은 변화한다. 따라서, 소정의 타이밍에서, 데이터 버스 DB 및 /DB의 전압을 비교함으로써, 제1 실시예와 마찬가지의 데이터 판독을 실행할 수 있다.

[제4 실시예의 변형예 2]

제4 실시예의 변형예 2에서는 개방형 비트선 구성에서의 더미 메모리 셀의 배치가 나타난다.

도 37을 참조하여, 제4 실시예의 변형예 2의 구성에서 메모리 어레이(10)는 도 11의 구성과 마찬가지로, 두 개의 메모리 매트 MTa 및 MTb로 분할된다. 메모리 매트 MTa에서는 메모리 셀 행에 각각 대응하여 리드 워드선 RWL1a, RWL2a, … 및 라이트 워드선 WWL1a, WWL2a, …가 배치된다. 마찬가지로, 메모리 매트 MTb에서는 메모리 셀 행에 각각 대응하여 리드 워드선 RWL1b, RWL2b, …및 라이트 워드선 WWL1b, WWL2b, …가 배치된다. 각 메모리 셀 MC는, 대응하는 리드 워드선 RWL이 활성화된 경우에, 액세스 트랜지스터 ATR의 온 상태에 따라, 대응하는 비트선 BL과 접지 전압 VSS 사이에 전기적으로 결합된다.

메모리 매트 MTa 및 MTb 중 어느 한쪽에 있어서, 선택 메모리 셀이 속하는 하나의 선택 행이 지정되고, 데이터 판독시에 선택 행에 대응하는 리드 워드선 RWL이 활성화된다. 한편, 컬럼 선택선 CSL은 메모리 매트 MTa 및 MTb에 의해 공유되고, 선택 열에 대응하는 하나의 컬럼 선택선 CSL이 선택적으로 H 레벨로 활성화된다.

선택 메모리 셀이 메모리 매트 MTa에 속하는 경우에는 제어 신호 RAx가 H 레 벨로 설정되고, 제어 신호 /RAx가 L 레벨로 설정된다. 반대로, 선택 메모리 셀이 메모리 매트 MTb에 속하는 경우에는 제어 신호 /RAx는 H 레벨로 설정된다.

메모리 매트 MTa 및 MTb의 각각에는 메모리 셀 열의 각각에 대응하여 동수의 비트선이, 소위 개방형 비트선 구성에 기초하여 배치된다. 도 37에서도, 메모리 매트 MTa에 배치되는 비트선을 BL1, BL2, …로 표기하고, 메모리 매트 MTb에 배치되는 비트선을 /BL1, /BL2, …로 표기한다.

메모리 매트 MTa 및 MTb의 각각에, 하나의 더미 행을 형성하도록 복수의 더미 메모리 셀 DMC가 배치된다. 메모리 매트 MTa에 배치되는 복수의 더미 메모리 셀은 비트선 BL1∼BLm과 접지 전압 VSS 사이에 각각 형성된다. 마찬가지로, 메모리 매트 MTb에 배치되는 복수의 더미 메모리 셀은 비트선 /BL1∼/BLm과 접지 전압 VSS 사이에 각각 형성된다.

메모리 매트 MTa에서는 데이터 버스 DB와 비트선 BL1, BL2, … 사이에, 대응하는 컬럼 선택선 CSL에 응답하여 온·오프 상태가 되는 컬럼 선택 게이트 CSG1a, CSG2a, …가 각각 배치된다. 마찬가지로, 메모리 매트 MTb에서는 데이터 버스 /DB와 비트선 /BL1, /BL2, … 사이에, 대응하는 컬럼 선택선 CSL에 응답하여 온·오프 상태가 되는 컬럼 선택 게이트 CSG1b, CSG2b, …가 각각 배치된다.

따라서, 선택 열에 대응하는 비트선 BL(메모리 매트 MTa) 및 /BL(메모리 매트 MTb)는 데이터 버스 DB 및 /DB와 각각 전기적으로 결합된다.

또한, 메모리 매트 MTa에서, 메모리 셀 열에 각각 대응하여 더미 컬럼 선택 게이트 CSGd1a, CSGd2a, …가 배치되고, 메모리 매트 MTb에서, 메모리 셀 열에 각 각 대응하여 더미 컬럼 선택 게이트 CSGd1b, CSGd2b, …가 배치된다.

더미 컬럼 선택 게이트 CSGd1a는 대응하는 컬럼 선택선 CSL1 및 제어 신호 RAx의 전압 레벨의 AND 논리 연산 결과를 출력하는 논리 게이트로 구성된다. 그 밖의 메모리 셀 열에 대응하여 배치되는 더미 컬럼 선택 게이트 CSGd2a, …도 마찬가지로 구성된다.

한편, 더미 컬럼 선택 게이트 CSGd1b는 대응하는 컬럼 선택선 CSL1 및 제어 신호 /RAx의 전압 레벨의 AND 논리 연산 결과를 출력하는 논리 게이트로 구성된다. 그 밖의 메모리 셀 열에 대응하여 배치되는 더미 컬럼 선택 게이트 CSGd2b, …도 마찬가지로 구성된다.

메모리 매트 MTa에 대응하는 더미 컬럼 선택 게이트의 각각은, 대응하는 메모리 셀 열이 선택된 경우에, 메모리 매트 MTa가 선택되어 있을 때에, 대응하는 비트선 BL과 접지 전압 VSS 사이에 형성된 더미 메모리 셀을 활성화한다.

마찬가지로, 메모리 매트 MTb에 대응하는 더미 컬럼 선택 게이트의 각각은, 대응하는 메모리 셀 열이 선택된 경우에, 메모리 매트 MTb가 선택되어 있을 때, 대응하는 비트선 /BL과 접지 전압 VSS 사이에 형성된 더미 메모리 셀을 활성화한다. 따라서, 선택된 메모리 매트의 선택 메모리 셀 열에 대응하는 더미 메모리 셀만이 활성화된다.

이 결과, 메모리 매트 MTa가 선택되었을 때에는 데이터 버스 DB와 접지 전압 VSS 사이에 선택 메모리 셀이 전기적으로 결합되는 한편, 데이터 버스 /DB와 접지 전압 VSS 사이에 선택된 더미 메모리 셀 DMC가 전기적으로 결합된다.

또한, 메모리 매트 MTb가 선택되었을 때에는 데이터 버스 /DB와 접지 전압 VSS 사이에 선택 메모리 셀이 전기적으로 결합되는 한편, 데이터 버스 DB와 접지 전압 VSS 사이에 선택된 더미 메모리 셀 DMC가 전기적으로 결합된다. 데이터 판독 회로(56r)는 데이터 버스 DB 및 /DB의 전압에 기초하여 제4 실시예와 마찬가지로 판독 데이터 DOUT을 생성한다.

이러한 구성으로, 개방형 비트선 구성에 기초한 데이터 판독을 더미 메모리 셀에서의 소비 전력을 억제한 후에 실행할 수 있다.

[제4 실시예의 변형예 3]

제4 실시예의 변형예 3에 있어서는 제4 실시예의 변형예 2와, 제1 실시예를 조합한 구성이 나타난다.

도 38을 참조하여, 제4 실시예의 변형예 3에 따른 구성에서는 도 37에 도시한 구성과 비교하여, 메모리 매트 MTa 및 MTb의 각각에, 각 메모리 셀 열에 대응하여 소스선 SL이 배치되는 점이 다르다. 각 메모리 셀 MC 및 더미 메모리 셀 DMC는 대응하는 비트선 BL 및 소스선 SL 사이에 형성된다.

또한, 각 비트선 BL 및 각 소스선 SL에 대응하여 제1 실시예의 변형예 1과 마찬가지의 비트선 구동 게이트 BCSGb 및 소스선 구동 게이트 SCSGb가 각각 배치된다. 이에 대응하여, 데이터 판독 회로(56r) 대신에, 도 9에 도시한 데이터 판독 회로(53r)가 설치된다.

이러한 구성으로, 제4 실시예의 변형예 2에 따른 구성에 의해 얻어지는 효과 외에, 제1 실시예에서 설명한 저소비 전력화 및 데이터 판독 마진의 향상을 도모할 수 있다.

또, 비트선 구동 게이트 BCSGb 및 소스선 구동 게이트 SCSGb 대신에, 도 2에 도시한 비트선 구동 게이트 BCSGa 및 소스선 구동 게이트 SCSGa를 배치할 수도 있다.

또한, 제4 실시예 및 그 변형예 1의 구성에 대해서도, 소스선 SL, 비트선 선택 게이트 BCSGa 또는 BCSGb 및 소스선 선택 게이트 SCSGa 또는 SCSGb를 더 배치하여, 제1 실시예와 마찬가지의 효과를 더 얻을 수도 있다.

또한, 제1 실시예에 나타낸 바와 같이, 소스선 SL을 데이터 판독시에 접지 전압 VSS로 구동하는 구성에서는 데이터 버스 DB를 전원 전압 VDD로 구동하여, 감지 전류(데이터 판독 전류)를 적극적으로 흘리는 데이터 판독을 행할 수도 있다.

마찬가지로, 제1 실시예의 변형예 및 제2 실시예, 제3 실시예, 제4 실시예 및 이들 변형예에 나타낸 바와 같이, 데이터 판독시에 소스선 SL이 전원 전압 VDD로 구동되는 구성에서는 데이터 버스 DB를 접지 전압 VSS로 구동하여, 감지 전류(데이터 판독 전류)를 적극적으로 흘리는 데이터 판독을 행할 수도 있다.

이상, 본 발명에 따르면, 데이터 판독 동작 및 기입 동작에서의 저소비 전력화 및 자기 노이즈 억제에 의한 동작 안정화의 효과가 있다.

Claims (3)

1. 박막 자성체 기억 장치에 있어서,

   인가 자계에 의해 기입된 기억 데이터 레벨에 따라 전기 저항치가 변화하는 복수의 메모리 셀과,

   각각이 상기 복수의 메모리 셀의 대응하는 일정 구분마다 형성되고, 데이터 판독시에 상기 기억 데이터 레벨을 판독하기 위한 복수의 데이터선과,

   상기 복수의 데이터선에 대응하여 각각 배치되고, 각각이 상기 데이터 판독시에, 상기 대응하는 일정 구분에 속하는 메모리 셀 중의 선택 메모리 셀을 통하여 상기 복수의 데이터선 중의 대응하는 하나와 전기적으로 결합되는 복수의 소스선과,

   상기 복수의 데이터선에 대응하여 각각 배치되는 복수의 데이터선 선택부와,

   상기 복수의 소스선에 대응하여 각각 배치되는 복수의 소스선 선택부와,

   어드레스 신호에 따라 상기 복수의 데이터선을 선택하는 디코더 회로와,

   상기 디코더 회로에 의해 선택된 데이터선의 소정 타이밍에서의 전압에 따라, 상기 선택 메모리 셀의 기억 데이터 레벨을 판독하는 데이터 판독 회로

   를 포함하며,

   각 상기 데이터선 선택부는 상기 데이터 판독 전에, 상기 복수의 데이터선 중의 대응하는 하나를 제1 전압으로 프리차지하고, 상기 데이터 판독시에, 상기 대응하는 하나의 데이터선을 상기 디코더 회로에서의 선택에 따라 상기 제1 전압으로부터 전기적으로 분리하고,

   상기 소스선 선택부의 각각은

   상기 데이터 판독 전에, 상기 복수의 소스선 중의 대응하는 하나를 제2 전압으로 프리차지하기 위한 소스선 프리차지부와,

   상기 데이터 판독시에, 상기 대응하는 하나의 소스선을 상기 디코더 회로에서의 선택에 따라 제3 전압과 전기적으로 결합하기 위한 소스선 구동부

   를 포함하고,

   상기 제1 전압 및 상기 제2 전압의 전압차는 상기 제1 전압 및 상기 제3 전압의 전압차보다 작은 박막 자성체 기억 장치.
2. 박막 자성체 기억 장치에 있어서,

   데이터 기억을 실행하기 위한 메모리 셀-상기 메모리 셀은 기억 데이터의 레벨에 따라 전기 저항치가 변화하는 자기 기억부를 포함하고, 상기 자기 기억부는 고정된 소정의 자화 방향을 유지하는 제1 자성체층과, 자화 곤란축 방향을 따른 자계를 인가하기 위한 제1 데이터 기입 자계 및 자화 용이축 방향을 따른 자계를 인가하기 위한 제2 데이터 기입 자계의 조합에 따라 기입되는 자화 방향을 유지하는 제2 자성체층을 가짐-과,

   상기 제1 데이터 기입 자계를 발생시키는 제1 데이터 기입 전류를 흘리기 위한 제1 신호선과,

   상기 제2 데이터 기입 자계를 발생시키는 제2 데이터 기입 전류를 흘리기 위한 제2 신호선

   을 포함하며,

   데이터 기입시에, 상기 제1 신호선에의 상기 제1 데이터 기입 전류의 공급은, 상기 제2 신호선에의 상기 제2 데이터 기입 전류의 공급에 의해 상기 제2 데이터 기입 자계가 상기 메모리 셀에 인가되는 것보다 먼저 개시되는 박막 자성체 기억 장치.
3. 박막 자성체 기억 장치에 있어서,

   행렬 형상으로 배치된 복수의 메모리 셀-상기 복수의 메모리 셀의 각각은 제1 및 제2 데이터 기입 자계의 조합에 의해 기입된 기억 데이터 레벨에 따라 전기 저항치가 변화하는 자기 기억부와, 상기 자기 기억부와 직렬로 결합되고, 데이터 판독시에 선택적으로 온 상태로 되어 데이터 판독 전류를 통과시키고, 데이터 기입시에 오프되는 액세스부를 포함함-과,

   상기 복수의 메모리 셀의 행에 각각 대응하여 배치되고, 데이터 판독시에 행 선택 결과에 따라 상기 액세스부를 온시키는 복수의 판독 워드선과,

   상기 행에 각각 대응하여 배치되고, 데이터 기입시에 상기 제1 데이터 기입 자계를 발생시키는 제1 데이터 기입 전류를 흘리기 위해서 선택적으로 활성화되는 복수의 기입 워드선과,

   상기 복수의 메모리 셀의 열에 각각 대응하여 배치되고, 각각이 상기 메모리 셀을 통해 상기 복수의 기입 워드선과 전기적으로 결합되는 복수의 비트선과,

   상기 데이터 기입시에 상기 제1 데이터 기입 전류를 흘리기 위해서, 상기 복수의 기입 워드선 중의 활성화된 하나의 일단측을 제1 전압과 결합하고, 남은 기입 워드선을 제2 전압으로 설정하기 위한 워드선 드라이버와,

   각 상기 기입 워드선과 다른 상기 행에 속하는 복수의 상기 기입 워드선 각각의 사이에 결합되고, 결합된 두 개의 기입 워드선 중의 어느 한쪽이 활성화된 경우에 온 상태가 되는 결합 스위치와,

   데이터 판독시에, 상기 복수의 비트선 중의 상기 열 선택 결과에 대응하는 하나에 대하여 데이터 판독 전류를 공급하고, 상기 열 선택 결과에 대응하는 하나의 비트선의 전압 변화에 기초하여 데이터 판독을 실행하는 데이터 판독 회로

   를 포함하며,

   상기 워드선 드라이버는 상기 데이터 판독시에, 각 상기 기입 워드선을 소정 전압으로 설정하는 박막 자성체 기억 장치.

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