TWI225255B - Thin film magnetic memory device - Google Patents

Description

1225255 五、發明說明（l) 【發明詳細說明】 【發明領域】 係相 本發明係關於薄膜磁性體記憶裝置，更特定而言 關具備有具磁隧道接面（MTJ:magnetic tunneiinf = nct ion)之記憶單元的可隨機存取薄膜磁性體記憶裝 【背景說明】 在依低消耗功率可非揮發的記憶資料之記憶裝置中， MRAM(Magnetic Random Access Memory)裳置備受矚目。 MRAM裝置係採用形成於半導體積體電路上的複數薄膜磁性 體，進行非揮發的資料記憶，並可對各薄膜磁性體進行隨 機存取的記憶裝置。 特別係近年有發表藉由將利用磁隧道接面（M T j : magnetic tunneling junction)的通道磁性電阻元件當作 記憶單元’使MRAM裝置的性能大幅進步。相關具備有具磁 隨道接面之δ己憶早元的MRAM裝置，在如A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic

Tunnel Junction and FET Switch in each Cell 丨丨， ISSCC Digest of Technical Papers, TA7.2,Feb. 2000. 及丨丨 Nonvolatile RAM based on Magnetic Tunnel Junction Elements” ， ISSCC Digest of Technical Papers，TA7.3，Feb· 2000等技術文獻中已有揭示。 圖3 9所示係具磁隧道接面部之記憶單元（以下簡稱「MTJ 記憶單元」）構造的概略圖。 C: \2D-C0DE\91-08\91109769.ptd 第5頁 1225255 五'發明說明（2) 參照圖3 9，MT J記憶單元俏且 一 位準而變化電阻值的磁隨道V面備二配合記/，^ ^ …。存取電晶鐘係： = ;及存取電晶體 對MTJ記憶單元配置著.亍气接二隨道 肌，·供指示資料讀取二'枓寫入用之寫入字元線 M $ 士 、 勺°買取子元線R W L·，·以及屬於在資 料項取時與資料寫入時 址 號用資料線的位元線BL。達對應S己憶資料位準之電信 圖圖40所示係、說明證』記憶單元的資料讀取動作概念 參照圖40，磁隧道接面部MTJ係具備有：具有一定方向之 固定磁化方向的磁性體層（以下簡稱「固定磁性層」）fl ; 以及具有自由磁化方向的磁性體層（以下簡稱「自由磁性 層」）VL。在固定磁性層FL與自由磁性層VL之間，配置著 由絕緣體膜所形成的隧道阻障TB。自由磁性層几係被磁化 為對應記憶資料位準的方向（即，與固定磁性層FL相同方 向或不同方向中任一方向）。 在資料讀取時，存取電晶體ATR配合讀取字元線RWL的活 性化而被打開。藉此位元線BL〜磁隧道接面部MTJ〜接地電 壓VSS的電流路徑中，便流通著從未圖示控制電路所供應 之一定電流的感測電流I s。 磁隧道接面部MTJ的電阻值係配合固定磁性層fl與自由 磁性層VL間的磁化方向相對關係進行變化。具體而言，當 固定磁性層FL磁化方向與寫入於自由磁性層VL中之磁化方

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L厶厶J厶J J 發明說明（3) =2衣相同的情況，相較於二者磁化方 刖者的磁隧道接面部MTJ電阻值將變小。σ Ρ 、炀況下 斤以’在資料讀取時，隨咸測雷、、* τ mtj所產生的雷厭Λ W s而在磁隨道接面部 的磁場方二Λ 記憶於自由磁性層VL中 野万向而有所不同。藉此，嬖日 τ 呈預充電至高電壓狀態之後，便開始線BL暫時 話，rk # 〇 測電流I S的供席的 错由感測位元線BL的電壓位準蠻仆 ^ ^ μ々 記憶單元的記憶資料位準。丰文化，便可讀取出MTJ 圖㈣所示係說明對MTJ記憶單元的資料寫入動作概念 塑在；料寫入時’讀取字元_L將被非激活， :，#取電晶體ATR將被截止。在此狀態下，產 ί寫=磁性層几磁化為對應記憶資料位準方向用之資 虚立亓綠=資料寫入電流’ *分流通於寫入字元線wwl :二Λ 自由磁性層VL的磁化方向係依照將寫入字 4 ^ 〃位兀線^，與各自流動之資料寫入電流方向的 組合而決定。 ^ 42係說明資料寫入時，資料寫入電流方向與資料寫入 磁％方向間之關係的概念圖。 多=圖42 ’橫輪所示磁場Hx係將寫入字元線WWL利用流 動的貝料寫入電流’而所產生的資料寫入磁場H(WWL)方 向。此縱轴所示磁場Hy係將位元線BL利用流動的資料 寫入電流’而所產生的資料寫入磁場^叽）方向。 自由磁性層VL的磁化方向，僅在資料寫入磁場H(WWL)與

C:\2D-C0DE\91-08\91109769.ptd 第7頁 I225255 發明說明（4) H(BL)之總計，達到圖中 ^ ' 才重新寫入。換句話說，不磁滯特性線外側的情況下， 加相當的資料寫入磁場’當磁滞特性線内側區域中，被施 向並未被更新。 努之情況時，自由磁性層VL的磁化方 但是，在為將記憶資 字元線WWL與位元線BL二罵入於MTJ記憶單元中，在寫入 流。暫時記憶於磁隧道^技者中均必須流通著資料寫入電 資料位準），便在執行重要面欠部MTJ中的磁化方向（即，記憶 著非揮發性。 新資料寫入為止之間，均將保持 即便在資料讀出動作眸

Is。但是，因為一般感】二位元视上流通著感測電流 電流小1〜2位數程声心、電抓1 s係设定為較上述資料寫入 讀取時，MTJ記憶ΐ元^此隨^測電流IS的影響，在資料 ,_ 的δ己憶資料失誤重寫可能性較小。 於半導二Ϊ，Ϊ獻中便有揭示’將此類MTJ記憶單元集成 、导體土板上，而構成屬於隨機存取記憶體的MRAM裝置 之技術。 圖43所示係矩陣狀集成配置的MT j記憶單元概念圖。 參照圖43，在半導體基板上，利用將MTJ記憶單元呈矩 陣狀配置的方式，便可達成高集成化的鈍^裝置。在圖43 中係顯示出將MTJ記憶單元配置呈η列X m行（n，m:自然數） 的情況。對配置呈矩陣狀的η X m個MTJ記憶單元，配置著^ 條的寫入字元線WWL卜WWLn與讀取字元線RWL1〜RWLn、及m 條的位元線BU〜BLm。 在資料讀取時，讀取字元線RWL1〜RWLn中之一條將被選

C:\2D-CODE\91-O8\91109769.ptd 第8頁 1225255 五、發明說明（5) ，，的激活，且屬於所選擇到之記憶單元列（以下簡稱 遥擇列」）的記憶單元，便電耦合於位元線BU〜BLm盥各 自的接地電壓VSS之間。結果，在各個位元線BU〜BLm中， 便產生配合所對應記憶單元之記憶資料位準的電壓變化。 「所以，藉由將對應於所選擇到記憶單元行（以下簡稱 選擇行」）的位元線電壓，採用感測放大器等，與既 ϊί:;壓進行比較，便可讀取出選擇到記憶單元的記憶 但是，在此種方式的資料讀取動作中，因 5擇列的記憶單it中’形成感測電流Is路徑，因此即便對 應於非選擇記憶單元行（以下簡稱「非選擇行」） 3 ’亦將產生對資料讀取並無直接作用的浪費充放 机。因此便造成資料讀取時的消耗功率增加。 2者：：上述技術文獻中所記載般，若施加於磁隧道接 面邛一编上的偏壓電壓變大的話，固定磁性層几盥 性，VL間之磁化方向相對㈣，即對應 ;立 阻值變化將較難顯現出。因&，在 ：料位皁的電 印愔罝分-# I*私A 在貝科讀取時，若磁性體 ο己隐早兀一鈿上所轭加的電壓變大的話， 準的位t線電壓變化差異將無法顯著的顯5見^ 位 礙資料讀取動作的高速性及安定性。 可此阻 再者，為產生供與耦合於選擇記憶單元 ，用的參照電壓，一般採用虛設記：電壓進 早元之資料讀取中採用的虛設單元，係採 憶單元中，當記憶著"1(H位準)"與"。(L位準):=己 Μ 第9頁 C: \2D-OODE\91 -08\91109769.ptd 1225255 五、發明說明（6) 具有相當於各自對應之電阻值以與㈣之中間值的電阻值Rd 的電阻7C件。利用對此類電阻元件，供應如同MTJ記憶單 元的感測電流I s，便可生該參照電壓。 一般虛設記憶單元係依形成虛設列或虛設行的方式進行 酉己置。 ，依形成虛設列的方式配置著虛設單元之情況時，利用 ，每個相鄰2條位元線所形成的位元線，便可達成根據所 谓返折型位元線構造的資料讀取。在此類構造中，相鄰2 條位7G線的每1條，可分別耦合所選擇的記憶單元與虛 設記憶單元。因此，各個所選擇到的MTJ記憶單元及虛設 記憶單7G，與虛設放大器之間的RC時間常數便將整合，俾 可確保資料讀取餘裕。 扣但是，因為即便對非選擇記憶單元行所對應的虛設記憶 單元，亦必須流通虛設電流，因此便將造成資料讀取時 消耗功率增加。 反之，當依形成虛設行的方式配置虛設單元的情況時， 並不必要將感測電流供應給複數虛設記憶單元，此外，所 選擇MTJ記憶單元所耦合的位元線，與對應虛設行所設置 的虛設記憶單元所耦合的虛設位元線，可未必一定要採靠 近配置方式。結果，隨各個所選擇MTJ記憶單元與虛設記# 憶單元，及感測放大器間之RC時間常數的不同，將有損 料讀取餘裕，或可能導致資料讀取速度降低的情形發生。 此外，如已說明般，對MT J記憶單元的資料寫入，係利 用分別在寫入字元線WWL與位元線Bl中流通資料寫入電 C:\2D-00DE\91-08\91109769.ptd 第10頁 1225255 五、發明說明（7) 流、’而所各自產生的資料寫入磁場之組合搭配而。 所以，為將磁隧道接面部MT j中的自由磁性層几進行 且安定的磁化，便必要施行資料寫入電流的供應。^ 再者，因為施加於所選擇到MTJ記憶單元中的〜 ，對相鄰的其他MTJ記憶單元而言，具有磁場雜訊 ^用’因此在除資料寫人對象之外的記憶單元中 ^慮使不致產生失誤的資料寫入現象發生。特別係;: 貝料寫入時產生所必要既定磁場的# :::::的提昇低消耗功率、與抑制磁丄:產生: 【發明概要】 次明之目的在於··提供一種可依低消耗功率執行言、亲 頁料頃取的薄膜磁性記憶裝置。 同速 士發明之另一目的在於··提供一種可有效率且 行資料寫入的薄膜磁性記憶裝置。 疋的執 備ΐ發要說的話，係一種薄膜磁性記憶裝置，乃且 準化電阻值。複數個各第-資料線係依複數 :的母一定區分而設置，在資料讀取時It 皁 ί在；源極線係對應複數個第-數據線而；：Ϊ， ;ΪΓ:Γ;讀：時電：；屬於-定區分之記二二 八 耦5於對應複數第一資料線中之一 C:\2D-O0DE\91-08\91109769.ptd 第11頁

I 1225255 五、發明說明（8) 一 條。複數個第一資料線選擇部係對應複數第一資料線而各 自配置。各第一資料線選擇部係在資料讀取之前，將對 複數第一資料線中的其中一條，預充電至第一電壓，同g 2資料讀取時，將所對應一條的第一資料線電性切離第一 =壓。複數個源極線選擇部係對應複數源極線而各自配 ΐί:! Γ ΐ ί擇部係包含有:供在資料讀取之前，將對 一條’預充電至第二電壓用的源極 線電麵合於第三電壓用：：二：動；所對應-條的源極 v所以，本發明之主要優點在 時之間，可使各泝栖蟪沾Φ，在預充電時與資料讀取 並非直接關聯於資料讀取出的 ：='、、口果，便可迴避 要的充放電電流，而可使資山貝料線中，流通著不必 依照本發明之另一佈局的話靖動作低消耗功率化。 置，具備有：記憶單元、第一°作’糸屬薄膜磁性體記憶裝 憶單元係供執行資料記憶用而"設〜線、及第二信號線。記 的位準，而變化電阻值的磁性包含有配合記憶資料 有：維持於被固定之既定磁化方7向'部。磁性記憶部係包含 配合供施加沿磁化困難軸方向石、°，的第一磁性體層；以及 場、與供施加沿磁化容县二f場用之第一資料寫入磁 刃罕田万向磁m 場的組合，而維持於寫入磁化方努用之第二資料寫入磁 信號線係流通著產生第—資料。的第二磁性體層。第〆 第二信號線係流通著產生第二^ ^磲場的第一寫入電流。 流。在資料寫入時，第一資料^ $寫入磁場的第二寫入電 _ ”入電流的供應係較第二資

C: \2D-00DE\91·08\91109769.ptd 第12頁 1225255 五、發明說明（9) 料寫入電流的供應先開始。 所以，在對磁性記憶部的資料寫入動 沿磁化困難抽方向的磁場之後，才產化，為在產生 的磁場彳因此可考慮記憶單元的二=易抽方向 料寫入。 付而穩定的執行資 依照本發明之再另一佈局的話，係屬薄膜磁 f ’乃具備有：複數個記憶單元、複數個 …體圯憶裝 入元線、複數個源極線、以及複數個輕合子開7資、二 電路。複數個記憶單元係矩陣狀配置著關貝枓寫 係包含有配合利用第一與第二資料寫入：場=己憶單元 數個寫分;: = = =部。複 ίΐΠ;入時選擇性的被激活，並流通著供產=資 以=著。複數個源極線係分別對應行而= =刀別在與複數位元線中所對應的—條之間，依= :所對應行之記憶單元的方式而配置。 配置著，並在資料寫入時 人。:線中，行選擇結果之每一條的一端間予以電麵 °資料寫入電路係在資料寫入時，為供應產生第二資料 磁場用的第二資料寫入電流，而分別 ;^ ; 極線與位元線之另-端，對應記憶資 丰而为別搞合於第一與第二電壓之其中一者。 故，將利用在對應列選擇結果之位元線與源極線中分別 1 第13頁 C:\2D-CODE\9l.08\9ll09769.ptd x^5255 五、發明說明（10) 流通電流，而 當作資料寫入 位元線中所流 低消耗功率化 達抑制對相鄰 依照本發明 置’乃具備有 數個源極線、 記憶單元係矩 用第一與第二 準，使 係分別 時，因 入電流 而酉己置 係分別 對應行 第二資 時，將 電壓。 線、及 合之至 所以 料寫入 電阻值 對應複 為流通 ，而選 著，且 對應複 選擇結 料寫入 複數寫 第二資 複數源 少其中 ，因為 電流回 生在選擇記憶單元中強烈互吸 磁％，而執行資料寫入。社 每 通：：料寫入電流，因“因資料寫：匕 :與降低位元線電流密度而提昇可靠性： 單元之磁場雜訊的效果。 亚 之再另-佈局的話’係屬薄膜磁性體 .禝數個記憶單元、複數個寫入字元線、隐破 2個位元線、以及字元線驅動器。、複 置著，…憶單元係包含有ίί m入磁場的組合1寫入的記憶資料： 生·文化的磁性記憶部。複數個寫入字 配置著，並在資料寫入 八產生第一資料寫入磁場用的第一 :性的被激活。複數個源極 二寫 =:-端搞合於第-電壓。複數= 己憶皁元之行而設置’並在資料寫入時

Un的ί受產生第二資料寫入礎場之 ^ ^ ί、應。子70線驅動器係在資料 入子元線中被激活一條的一端，Α二 電流係流通於由:被激活的寫口入字第二 一條所構成的電流通路中。 電耦 流通於對應行選擇結果之寫 傳係採用-條源極線而形以

C:\2D-CODE\91-08\91109769.ptd 1225255 五、發明說明（ll) 字元線與源極線上所各自流通的電流，而 單元中強烈互吸的磁場，當作第一資料寫入磁== 料寫入。結果，因為可降低流通於寫入字元線中的資料寫 入電流，因此可因資料寫入時的低消耗功率化，盥降低位 ί2ΪΪ度而提昇可靠性，並達抑制對相鄰〆元之磁場 雜sfL的^^果。 依照本發明之再另一佈局的話，係屬 ;個=”，固記憶單元、複數個讀取字= J寫入子兀線、複數個位元線、字元線驅動器、以及耦 =開關。複數個記憶單元係矩陣狀 ： 包含有，合利用第一與第二資料寫入磁=合隐早： 二=t憶貝料位準，使電阻值產生變化的磁性記憶部； 私耦合磁性記憶部，並在資料寫入時選擇性^導 通’而流通過資料讀取電流，同時在資料寫f 導 :取部。複數個讀取字元線 數：更截止的 而配置著’並在資料讀取時，配合列選；；;己憶：70之列 部。複數個寫入字元续孫八w n 擇、、、σ果而導通存取 置著，並在資料；單元之列而配 磁場用的第一資料寫入雷法了爪^者供產生第—資料寫入 元線係分別對應複數記心元=選擇性的被激活。複數位 過記憶單元而電二行而設置，並各自分別透 係為在資料寫入時，流通；；d:京字元線驅動器 資料寫入電㊉，而將複數：：：：寫入磁場的第二 -端於第，，同時::::;=::定其： 第15頁 C:\2D-O0DE\91.08\91109769.ptd 1225255 五、發明說明（12) 第二電壓。耦合開關係耦合於各寫入字於線與屬於其他列 之複數寫入字元線之間，當所梯合之二條寫入字元線中， 任何一者被激活的情況時便導通。資料讀取電路係在資料 讀取時，將資料讀取電流供應給複數位元線中對應行選擇 結果的一條，同時根據對應行選擇結果的一條位於線電壓 變化，執行資料讀取。字元線驅動器係在資料讀取時，將 各寫入字元線設定於既定電壓。 所以，在省略源極線配置的記憶體陣列構造中，流通於 對應列選擇結果之寫入字元線上的資料寫入電流回傳，可 採用屬於其他列之複數寫入字元線而形成。結果，便可將 =用對應選擇列之寫入字元線與對應非選擇列之複數寫入 子7L線中所各自流供的電流，而所產生之在選擇記憶單元 =強烈互吸的磁場當作資料寫入磁場，執行資料寫又。因 ί::低寫入字元線中所流通的資料寫入電流，因此可因 昇可靠性，並達抑制d匕70線電流密度而提 依照本發明之異其+相郴早兀之磁場雜訊的效果。 置’乃具備有:複數個:己佈:的：、’ 1屬薄，磁性體記憶裝 照電壓產生部。複Ij "早 複數個資料線、以及參 憶單元係包含有：配A所記宜憶單元係矩陣狀配置著，且各記 產生變化的磁性記憶°斤寫入的記憶資料位準，使電阻值 通並流通過資料讀取 A =及仏在資料寫入時選擇性的導 別對應複數記憶單元之二的存，部。複數個資料線係分 擇性的接受資料讀取=而配置著，並在資料讀取時，選 電^之供應。複數個參照電塵產生部 C:\2D.C0DE\91-08\91109769.ptd 第16頁 1225255

广了、、電壓產生部在資料讀取時， f，而產生與複數資料線中所 乂白、翏照電壓。各記憶單元係耦合 的一條與既定電壓之間。 選擇行的參照電壓產生部於非激活 。結，除可抑制參照電壓產生部中 執行彳5號餘裕較大的資料讀取。 係分別對應 對應行選擇 對應的一個 於複數資料 所以，便 狀態下，執 的消耗功率 【較佳實施 以下，參 在以下說明 號0 行而設置。 結果而選擇 電壓進行比 線中所對應 可在對應非 行資料讀取 ，此外亦可 例之說明】 照圖式，對 中，針對相 本發明貫施例進行詳細說明。另， 同或相當部分便賦予相同元件編 實施例1 參照圖1，依照本發明實施例i的MRAM裝置J係響應來自 外部的控制信號CMD與位址信號add，而進行隨機存取，並 執行寫入資料D I N的輸入與讀取資料的輸出。 MRAM裝置1係具備有：響應控制信號c〇而控制著抓脯裝 置1整體動作的控制電路5 ;以及具有呈矩陣狀配置之複數 MTJ記憶單元的記憶體陣列1〇。記憶體陣列1〇的構造容後 詳述，乃分別對應MTJ記憶單元的列，配置複數寫入字元 線WWL與讀取字元線RWL。此外，分別對應著MTJ記憶單元 的行，配置著位元線BL與源極線SL。 MR AM裝置1係更具備有：列解碼器2〇、行解碼器25、字元 線驅動器3 0、字元線電流控制電路4 〇、及讀取/寫入控制 電路50, 6 0。

五、發明說明（14) 列解碼器20係配合 ^ 執行記憶體陣列〗〇中=,、登彳5唬ADD而顯示的列位址RA， 信號ADD而顯示的行位、纟列選擇。行解碼器25係配合隨位址 擇。字元線驅動器3〇 Μ(：Α，執行記憶體陣列10中的行選 擇性的激活讀取字元線^列解碼器20的列選擇結果，選 RA與行位址以，顯示出次^寫入字元線WWL。利用列位址 定的選擇記憶單元。貝^咳取或資料寫入動作對象所指 字元線電流控制電路4 線醫L上流通資料寫入；/糸為在-貝料寫入時，於寫入字元 線電流控制電j；；電各\=置\譬如，利用經由字元 VSS，便可對利用*元線驅動二7°線隱麵合於接地電麼 電壓VDD的寫入字元線、：：ώ V而選擇性的耦合於電源 二 資料讀取/資料寫入時，為在位元線中 二t f資科寫入電流與感測電流（資料讀取電流），而配置 於相鄰記憶體陣列10之區域中的電路等之統稱。 圖2所示係依照記憶體陣列1〇與其周邊電路之實施的 構造概念圖。在圖2中，主要顯示出關聯資料讀取的構 造。 參照圖2 ’ §己憶體陣列1 〇係包含有^列X ^行排列之具圖 39所示構造的MTJ記憶單元MC(以下簡稱「記憶單元mc」） 。對應Μ T J δ己憶早元之列（以下間稱「記憶單元列」），分 別設置著讀取字元線RWL1〜RWLn與寫入字元線WWL1〜WWLn。 對應MT J記憶單元之行（以下簡稱「記憶單元行」），分別 設置著位元線BU〜BLm與源極線SL1〜SLm。 C:\2D-OODE\91 -08\91109769.ptd 第18頁 1225255 五、發明說明（15) 在圖2中，代表性的顯示出對應第1列與第2列、及第1，2 與m行的寫入字元線WWL1，WWL2、讀取字元線RWL1，RWL2、 位元線BL1，BL2, BLm、源極線SL1，SL2, SLm、以及其中一部 分的記憶單元 以下’當統籌表現出寫入字元線、讀取字元線、位元線 及源極線的情況時，便分別採用WWL、RWL、BL、及SL符號 記述。當表示特定的寫入字元線、讀取字元線、位元線及 源極線的情況時，便分別在該等符號中加記標字如RWL j、 WWL1、BL1、SL1之類的符號記述。此外，分別將信號或信 號線的高電壓狀態（電源電壓VDD)及低電壓狀態（接地電壓 VSS)，分別稱為Η位準與L位準。 字元線驅動器3 0係在資料讀取時，對應列位址r a的解碼 結果（即列選擇結果），將讀取字元線RWL1〜RWLn中之一條 激活至Η位準。響應於此，在屬於選擇記憶單元列之各個 記憶單元中’利用導通存取電晶體ATr，使磁隧道接面部 MTJ電耦合於所對應的位元線BL與源極線讥之間。 在相鄰記憶體陣列1 〇的區域中，沿與讀取字元線RWL及 寫入字元線WWL相同方向，配置著資料匯流排DB。分別對 應記憶單元行’配置著供執行行選擇用的行選擇線 CSL1〜CSLm。行解碼器25係對應行位址ca的解碼結果（即行 選擇結果）’在資料讀取時，將行選擇線CSL1 〜CSLm中之一 條激活至Η位準。 分別對應位元線BL卜BLm，分別設置著位元線選擇閘極 BCSGal〜BCSGam。位元線選擇閘極BCSGal係包含有：電耦合

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於電源電壓VDD與位元線儿丨間的位元線預充電電晶體 Tal，以及電耦合於資料匯流排⑽與位元線bli 驅動電晶體Ta2。 綠 位π線預充電電晶體Tai係由p型M〇s電晶體所構成。位 元線驅動電晶體Ta2係由位元線預充電電晶體Tal相反導 型之N型MOS電晶體所構成。位元線預充電電晶體Tal與位 兀線驅動電晶體Ta2之閘極，係耦合於行選擇線csu。、 因為對應其他§己憶單元行而所配置之位元線選擇閘極 BCSGa2〜BCSGam的各構造亦均相同，因此便不再重複詳細 分別對應源極線SU〜SLm，分別設置著源極線選擇閘極 SCSGal〜SCSGam。源極線選擇閘極SCSGal係包含有·電耦人 於接地電壓vss與源極線SL1間的源極線驅動電晶體Ta3 / 以及電耦合於電源電壓VDD與源極線SL1間的源極線 電晶體Ta4。 $ 源極線驅動電晶體Ta3係由N型MOS電晶體所構成。源極 線預充電電晶體Ta4係由源極線驅動電晶體Ta3相反導電型 之P型M0S電晶體所構成。源極線驅動電晶體Ta3與源極線 預充電電晶體Ta4之閘極，係耦合於行選擇線CSL1。 因為對應其他記憶單元行而所配置之源極線選擇閘極 SCSGa2〜SCSGam的各構造亦均相同，因此便不再重複詳細 說明。 、 以下，當分別統稱源極線SL卜SLm、位元線選擇閘極 BCSGa卜BCSGam、及源極線選擇閘極SCSGa卜SCSGam的情況

1225255 五、發明說明（17) 時，便僅稱為行選擇線CSL、位元線選擇閘極BCSGa、及源 極線選擇閘極SCSGa。 資料讀取電路5 1 r係配合資料匯流排DB的電壓，而輸出 讀取資料DOUT。 參照圖3，資料讀取電路5 1 r係包含有：差動放大器5 7、 電晶體閘極TGa，TGb、閂鎖電路58、以及預充電電晶體 PTa 〇 差動放大器5 7係將二個輸入節點間的電壓差予以放大， 並產生讀取資料D 〇 u t。電晶體閘極T G a係響應觸發脈衝 (trigger pulse) 而產生動作。響應觸發脈衝0r激活 期間’電晶體閘極TGa便將資料匯流排DB電耦合於差動放 大器5 7輸入節點的其中一端。在差動放大器5 7輸入節點的 另一端則輸入既定的參照電壓VREF。 電晶體閘極TGb係如同電晶體閘極TGa，響應觸發脈衝0 r而產生動作。響應觸發脈衝$ r激活期間，電晶體閘極 TGb便將差動放大器57的輸出傳達給問鎖電路5 8。閃鎖電 路5 8便將經閂鎖過的差動放大器5 7輸出電壓，當作讀取資 料DOUT而輸出。 ° 所以，資料讀取電路5 1 r係在觸發脈衝0 Γ激活期間中， 將資料匯流排DB與參照電壓VRef的電壓差予以放大，並設 定讀取資料DOUT的資料位準。在觸發脈衝必r非激活期間 中，讀取資料DOUT位準係利用閂鎖電路58而保持著。/ 預充電電晶體PTa係電麵合電源電壓與資料匯流排⑽ 間，並配合控制信號/PR*〇N .〇FF。控制信號/pR係在資

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料匯流排DB預充電期間中，設定於激活狀態（L位準）。控 制信號/PR係在MRAM裝置1的使用期間中，至少在資料讀二取 執行前的既定期間中，激活至L位準。此外，在.翊裝\1 使用期間中的資料讀取動作時，控制信號/pR便非激活 位準。 結果控制信號/ P R在被激活至L位準的預充電期間中，資 料匯Sil排D B便被預充電至與位元線b l相同的電诉雷懕 、 m。反之，…讀取動作中，因為控制：號=非激 活至Η位準，因此資料匯流排DB便切離電源電- VDD。 圖4所示係當第j號（j : 1〜m自然數）的記憶單元行，被選 擇為資料讀取對象的情況時之資料讀取動作。 參照圖4 ’在資料讀取動作開始的時刻t 〇之前，全部的 讀取字元線RWL與行選擇線CSL均被非激活化（L位準）。 響應此，因為各位元線選擇閘極BCSGa中的位元線預充 電電晶體Tal將導通，而各源極線選擇閘極scSGa中的源極 線預充電電晶體T a 4將截止，因此各位元線b l與各源極線 SL便被預充電至電源電壓VDD。 再者，資料匯流排DB係響應於資料讀取前，被設定為激 活狀態的控制信號/PR，而被預充電至電源電壓VDD。 若在時間10，開始資料讀取動作的話，控制信號/ p r便 非激活至Η位準。響應於此，資料匯流排DB便在資料讀取 動作時，藉由將預充電電晶體PTa予以截止而切離電源電 壓VDD。 對應選擇列的讀取字元線則利用字元線驅動器3 〇而被激

C:\2D-C0DE\91-08\91109769.ptd 第22頁 1225255 五 '發明說明（19) 活至Η位準。結果，在各位元線bl與各源極線SL之間，便 電耦合著選擇列所對應的記憶單元。此外，對應非選擇列 的剩餘讀取字元線則維持在L位準。 再者，對應選擇行的行選擇線CSL j將被選性的激活，並 被激活至Η位準。響應於此，在對應選擇行的位元線選擇 閘極BCSGa j與源極線選擇閘極scSGa j中，位元線驅動電晶 體Ta2與源極線驅動電晶體Ta3將分別導通，而位元線預充 電電晶體Tal與源極線預充電電晶體Ta4則分別被截止。 結果，位元線選擇閘極BCSGa j便將對應選擇行的位元線 BL j切離開屬於預充電電壓的電源電壓VDI)，同時耦合於資 料匯流排DB。此外，源極線選擇閘極SCSGaj·便將對應選擇 行的源極線SLj電耦合於接地電壓vss。換句話說，僅對應 選擇行的源極線S L j被選擇性的驅動至接地電壓v g s。 所以，形成資料匯流排DB(電源電壓VDD預充電）〜位元線 驅動電晶體Ta2〜位元線BLj〜源極線SLj (驅動至接地電壓 VjS—)的電流路徑，且在資料匯流排DB中，依配合選擇記憶 單元的電阻值，產生下降方向的電壓變化。 換句話說，因為配合選擇記憶單元的記憶資料位 料匯流排DB中來自預充電電壓的電壓變化速度將不同 資f讀取動作時，依1時序感測資料匯⑹_電 反的活，便可讀取選擇記憶單元的記憶資料位準。 此外，雖未圖示，因為對應非選擇行的其餘行 將維持於L位準，因此非選擇行所對應的位元视與源 線，便分別維持於預充電電壓的狀態下。/、"、木 第23頁 C.\2D-C0DE\91-08\91109769.ptd 1225255 五、發明說明（20) 所以’在對應非選擇行的位元線BL與源極線儿之間，便 流通著對應二者預充電電壓差的電流。故，利用將源極線 SL與位元線BL之預充電電壓設定為相同，便可迴避在非選 擇行所對應之位元線BL上，流通不必要的充放電電流。 在從資料讀取動作開始，經過既定時間後的時間^中， 觸發脈衝將被激活至單觸發狀（H位準）。響應於此，資 料讀取電路5 1 r便將感測資料匯流排DB電壓，更將與既定胃 參照電壓VREF間的電壓差予以放大，而產生讀取資料 DOUT。參照電壓VREF係依當記憶資料位準屬於H位準與L位

準之情況時，分別對應於時間11的資料匯流排DB電壓 值的方式進行設定。 B 如此因為並未將源極線SL電壓固定於資料讀取時原 驅動的接地電壓VSS上’在資料讀取前，便利μ用與"f立元線 BL相同的預充電，使僅資料讀取動作時直接必要的選擇— 所對應之位元線BL j，消耗充放電電流，因此可使資仃 取動作低消耗功率化。 、"w 再者，依調整為利用資料讀取開始時，對應選擇—、 極線SL j的電壓速度變緩和的方式’而可抑制施加於π 記憶單元中之磁隧道接面部MTJ二端上的偏壓電壓。、、弹 線SLj中的電壓變化速度’可利用依存於源極線二動 體Ta3之電晶體大小的通過電流量而進行網整。至小％曰曰 線驅動電晶體Ta3的電晶體大小，設計為小於福^源極 電用電流之源極線預充電電晶體Ta4。 兄 結果因為各記憶單元之對應記憶資料位準的電阻值變化

1225255 五、發明說明（21) 將較容易出現，因此在資料匯流排DB的電壓感測時序（時 間11 )中，隨記憶資料位準的不同而所產生的資料匯流^ DB電壓差將被放大，便可確保資料讀取餘裕。 在讀取動作結束之後，如同時間10以前般的，全部的讀 取字元線RWL與行選擇線CSL將被非激活化（l位準）。此、 外’因為控制信號/PR亦將被再度激活，因此位元線BL、 各源極線SL與資料匯流排DB便將被預充電至電源電壓 VDD。 ' 另外，在實施例1中，雖將位元線BL、源極線SL及資料 匯流排DB的預充電電壓，當作電源電壓¥])1)，但是預充電 電壓亦可設定於VDD/2等不同電壓位準。 實施例1之變化例1 參照圖5，依照貫施例1之變化例1的構造，就取代位元 線選擇閘極BCSGal〜BCSGam與源極線選擇閘極SCSGal 〜SCSGam，而改為分別設置位元線選擇閘極BCSGM〜BCS(Jbm 與源極線選擇閘極SCSGbl〜SCSGbm之點，以及取代資料讀 取電路51r，而改為設計資料讀取電路52r之點，不同於圖 2所示實施例1構造。其他部分的構造，因為如同實施例 1，因此便不再贅述。 在實施例1之變化例1中，位元線BL與源極線SL的預充電

電壓設定於接地電壓vss，而資料讀取動作時的源極線SL 驅動電壓，則設定於電源電壓VDD。換句話說，預充電電 壓與資料讀取動作時的驅動電壓性，將與實施例〗的情況 相反。 1225255 五、發明說明（22) ----- 位7L線選擇閘極BCSGbl係包含有：電耦合於接地電壓vss 與位70線BL1間的位元線預充電電晶體Tbl，以及電耦入於 資料匯流排DB與位元線BL1間的位元線驅動電晶體Tb2 :位 兀線預充電電晶體Tbl與位元線驅動電晶體Tb2係N型仙§電 晶體所構成。在位元線預充電電晶體ΤΜ的閘極中，將輸 入灯選擇線CSL1的反轉電壓。位元線驅動電晶體几2的閘 極係耦合於行選擇線CSL1。 因為對應其他記憶單元行而配置之位元線選擇閘極 B>CSG2b〜BCSGbm的各構造亦均相同，因此便不再重複詳細

源極線選擇閘極SCSGbl係包含有：電耦合於電源電壓VD; 與位7L線SL1間的位元線驅動電晶體Tb3，以及電耦合於 地電壓VSS與位元線SL1間的位元線預充電電晶體几4。 位元線驅動電晶體Tb3係由P型M〇s電晶體所構成。位元 線預充電電晶體Tb4係由N型M0S電晶體所構成。在位元線 驅動電晶體Tb3與位元線預充電電晶體几彳之閘極中， 行選擇線CSL1的反轉電壓。 ’ 置之源極線選擇閘極 因此便不再重複詳細 因為對應其他記憶單元行而所配 SCSGa2〜SCSGam的各構造亦均相同， 說明。

另外，以下當分別統稱位元線選擇閘極BCSGbl〜BCSGbra 及，極線選擇閘極情況時，便僅稱為位 兀線選擇閘極BCSGb及源極線選擇閘極SCSGb。 各位元線選擇閘極BCSGb係在當所對應的行選擇線CSL ；

1225255 五、發明說明（23) 雷f 舌狀態（L位準）之情況時，便將所對應的位元線虬 座σ於作為預充電電壓的接地電壓VSS上，而在當所對 選擇線CSL屬於激活狀態(Η位準）之情況時，便將所 對應的位元線BL與資料匯流排DB電耦合。 f源極線選擇閘極ScsGb係在當所對應的行選擇線c儿屬 带^激活狀態（L位準）之情況時，便將所對應的源極線讥 電耦合於屬於預充電電壓的接地電壓”8 ;而當所對應的 仃選擇線CSL屬於激活狀態（H位準）之情況時，便將所對應 的源極線SL驅動至電源電壓VDD。 心 參照圖6，資料讀取電路521_在相較於資料讀取電路51『 =下，就取代預充電電晶體PTa，而改用含有預充電電晶 體PTb之點有所不同。其他部分的構造，因為如同資料 取電路5 1 r，因此便不再贅述。 ° 預充電電晶體PTb係電耦合於接地電壓vss與資料匯流排 DB之間’並配合控制信號pR而⑽· off。控制信號pR係在 資料匯流排DB預充電期間中，設定於激活狀態（H位準）。 控制信號PR與/PR雖激活狀態的信號位準不同，但是設定 為同樣的激活期間。 a & 結果控制信號PR在被激活至Η位準的預充電期間中，資 料匯流排DB便如同位元線BL，將被預充電至接地電壓貝 VSS。反之，在資料讀取動作中，因為控制信號”被非激 活至L·位準，因此資料匯流排DB便切離接地電壓”3。丨 其-人’採用圖7所示’ §兒明依照實施例1之變化例1的 料讀取動作。 ' C:\2D-OODE\91-O8\91109769.ptd 第27頁 1225255 五、發明說明（24) 參照圖7所示，在時間10以前，各位元線BL與各源極線 SL將被預充電至接地電壓”5。此外，資料匯流排DB亦將 同樣的被預充電至接地電壓VSS。 若在時間10中開始資料讀取動作的話，對應選擇列的讀 取字元線RWL·便將被激活，並在各位元線BL與各源極線SL 之間，電耦合於對應選擇列的記憶單元。 資料匯流排DB係在資料讀取動作時，利用預充電電晶體 PTb的截止，而切離接地電壓vsS。 再者，對應於選擇行的行選擇線CSL j將被選擇性的激 活。響應於此，對應選擇行的位元線BL j與源極線SL j，將 分別電耦合於資料匯流排DB與電源電壓VDD。換句話說， 僅對應選擇行的源極線SL j被選擇性的驅動至電源電壓 VDD 〇 對應於選擇行的源極線SL j之電壓變化速度，將如同實 施例1般’可利用位元線驅動電晶體Tb3的電晶體大小進行 調整。藉此便可抑制選擇記憶單元中的磁隧道接面部MTj 一端上被施加的偏壓電壓，而確保資料讀取動作的信號餘 裕。位元線驅動電晶體Tb3與位元線預充電電晶體Tb4的電 晶體大小’設計為如同源極線驅動電晶體Ta3與源極線預 充電電晶體Ta4之電晶體大小。 響應行選擇線CSLj的激活，而形成資料匯流排DB(接地 電壓vss預充電）〜位元線驅動電晶體Tb2〜位元線BL〗〜選擇 記憶單元〜源極線SLj (驅動至電源電壓VDD)的電流路徑， 且在資料匯流排D B中’依配合選擇記憶單元的電阻值，產

C:\2D-G0DE\91-08\91109769.ptd 第28頁 1225255 五、發明說明（25) 生上升方向的電壓變化。 所以，如同貫施例1的情況，在既定時間t丨中，將觸發 脈衝0 r激f至單觸發狀（H位準），並利用資料讀取電路 5 2r而執β行資料匯流排DB電壓的感測、及與參照電壓 間之電壓差的放大，便可產生讀取資料D〇UT。 再者，因為對應非選擇行的各位元線BL與各源極線SL， 將維持於預充電電壓狀態，因此便可迴避對應於非選擇行 ，位元線BL中，流通著不必要的充放電電流。結果便如同 實施例1，可達低消耗功率化。 在貫施例1之變化例丨中，因為將預充電電壓設定為接地 電壓VSS，因此可更加削弱位元線儿與源極線讥中，在預 充電時所消耗的充電電流。結果，相較於實施例丨的情 況，便可達更進一步的低消耗功率。 實施例1之轡彳h你丨9 多"、、圖8所示，依照貫施例1之變化例2的構造，除依照 圖5所示實施例〗的變化例丨構造之外，設置有供產生參^ 電壓VREf用的虛設記憶單元脈，以及對應此之設置，而 更設置著虛設位元線DBL、虛設源極線DSL、虛設位元線選 擇閘極BCSGd、及虛設源極線選擇閘極SCSGbd ^ 再者，在與資料匯流排DB之間，設置構成資料匯流排配 對DBP之供傳達參照電壓VREF用的資料匯流排/別^此外， 取代資料讀取電路52r而改為設置資料讀取電路53r。其他 部分的構造，因為如同實施例丨，因此便不再贅述。 虛設記憶單元DMC係具有串聯連接於虛設位元線DBL與虛 C:\2D-OODE\91-08\91109769.ptd 第29頁 1225255 五、發明說明（26) 設源極線DSL之間的虛設電阻MTJd、與虛設存取電晶體 ATRd。虛設電阻MT Jd係當記憶資料位準屬於Η位準與L位準 之情況時，具有相當於分別對應記憶單元MC之電阻值R1與 R0之中間值的電阻值Rd。因為在虛設存取電晶體ATRd的閘 極上被施加電源電壓VDD，因此虛設電阻MTJd便電耦合於 虛設位元線DBL與虛設源極線DSL之間。 虛設選擇線CSLd在資料讀取時，不管行選擇結果如何， 將經常設定為激活狀態（Η位準）。 虛設位元線選擇閘極BCSGd係具有：電耦合於接地電壓 VSS與虛設位元線DBL之間，並響應虛設選擇線CSLd的反轉 電壓而ON · OFF的電晶體開關。所以，虛設位元線選擇閘 極BCSGd便在虛設選擇線CSLd被設定為非激活狀態（L位準） 的資料讀取之前，便將虛設位元線DBL預充電至接地電壓 VSS，同時在虛設選擇線CSLd被設定為激活狀態（H位準）的 資料讀取時，便將虛設位元線DBL切離接地電壓VSS。此 外，虛設位元線DBL則電耦合於資料匯流排/DB。 虛設源極線選擇閘極SCSGbd係具有如同源極線選擇閘極 SCSGb相同的構造，在資料讀取前，將虛設源極線DSL預充 電至接地電壓VSS，同時在資料讀取時，便將虛設源極線 DSL驅動至電源電壓VDD。換句話說，虛設源極線DSL的電 壓將如同選擇行所對應源極線SL般的進行設定。 藉由形成該種的構成，則在資料讀取時，虛設位元線 DBL及資料匯流排/DB便可與虛設記憶單元DMC互相耦合， 而資料匯流排DB則可與選擇記憶單元互相耦合。

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參照圖9所不，資料讀取電路53r在相較於資料讀取電路 52r之下，就更進一步含有：對應資料匯流排/])Β而配 預充電電晶體PTc與電晶體閘極TGc之點有所不同。1 =的構造，因為如同資料讀取電路5丨r，因此便不再贅 預充電電晶體PTc係電耦合於接地電壓vss與資 /DB之間’並如同預充電電晶體pTb，響應控制信號:

ON .OFF。所以，在資料讀取之前，資料匯流排讪盥/肫將 分別被預充電至接地電壓VSS。此外，在資料讀取 料匯流排D B與/ D B將分別切離接地電壓y $ $。 ，晶體閘極TGc連接於資料匯流排/DB與差動放大器”輸 入節點之間’並如同電晶體閘極TGa，響應著觸發脈衝打 而產生動作。所以，在觸發脈衝0 r激活期間，電晶體閘 極TGa與TGc便將資料匯流排DB與/1)8分別逐一電耦合於差 動放大器5 7輸入節點的其中一端上。 差動放大器57係響應所傳達資料匯流排⑽與/1)]8的電壓 差，而產生讀取資料D0UT。 其次，針對實施例1之變化例2的資料讀取動作進行說 明。

參照圖1 0所不，虛設選擇線CSLd與虛設源極線DSL的電 壓，如同對應於選擇行之行選擇線以“與源極線SLj般的 設定。 在圖10中，除圖4所示時序圖之外，尚顯示出虛設位元 線D B L與資料匯流排/ D B的電壓波形。

1225255 五、發明說明（28) -- 在經由虛設記憶單元DMC，而電耦合於被驅動至電源電 壓VDD之虛設源極線DSL的虛設位元線DBL與資料匯流排 /DB>，產生對應於虛設電阻MTJd之中間電阻值Rd速度的電 壓變化。換句話說，依照記憶資料位準屬於H位準之情況 時資料匯流排DB的電壓變化速度，與記憶資料位準屬於[ 位準之情況時資料匯流排DB的電壓變化速度等二者的中間 速度，變化著資料匯流排/DB的電壓。 所以，如同實施例1之變化例丨的情況，在既定時間ti 中，觸發脈衝0r將激活至單觸發狀（H位準），並藉由經資 料讀取電路53r感測放大資料匯流排DB與/db的電壓差，俾 產生讀取資料DOUT。 另外，在為採用虛設記憶單元DMC而正確的產生參照電 壓VREF，便必須依使形成於資料讀取電路53r與接二電'壓 VSS間之包含選擇記憶單元的第一電流路徑，與包含虛設 記憶單元DMC在内的第二電流路徑間之電阻值為相同:: 方f ’必須設計資料匯流排DB、/DB、位元線BL、及虛設 位元線DBL。譬如僅要將該等配線的平均單位長度電阻 值’在考慮上述條件前提下設計的話便可。 如此的話，藉由採用虛設記憶單元而產生比較對象的參 照電壓VREF，即便資料讀取電路53r的電壓檢知時序（即^ 發脈衝4 r的激活時序）產生誤差，亦可正確的執行資料讀 取。換句話說，即便資料讀取電路53r的電壓檢知時序產貝 生變動，仍可確保資料讀取餘裕。 實施例1之_化例3

C:\2D-C0DE\9l-08\91109769.ptd 1225255 五、發明說明（29) 在實施例1之變化例3中，顯示出配置有開放型位元線構 造的虛設記憶早元。 參照圖11所示，實施例1之變化例3構造中，記憶體陣列 1 0係沿列方向分割為二個記憶墊MTa與MTb。在各個記憶墊 MTa與MTb中’分別對應記憶單元列而配置著讀取字元線 RWL與寫入字元線WWL，並分別對應記憶單元行而配置著位 元線BL與源極線SL。 在各個記憶墊MTa與MTb中，m條位元線係根據所謂的開 放型位元線構造而配置著。在圖11中，配置於其中之一記 憶墊MTa中的位元線與源極線，記為、SU〜SLm， 而配置於另一、記憶墊MTa中的位元線與源極線，記為/BL1 〜/BLm、/SL1〜/SLm。記憶單元MC係在各記憶單元列中，設 置於位元線BL與源極線SL之間。此外，當統審表示位元線 / B L1〜/ B L m、與源極線/ S L1〜/ S L m之情況時，便僅簡記為位 元線/BL與源極線/SL。 分別對應於記憶墊MTa的位元線BL卜BLm，配置著位元線 選擇閘極BCSGbl a〜BCSGbma。同樣的，分別對應於記憶墊 MTb的位元線/BL卜/BLm，配置著位元線選擇閘極BCSGblb〜 BCSGbmb 〇 各個位元線選擇閘極BCSGbl a〜BCSGbma係具有如同位元 線選擇閘極BCSGb的構造，在資料讀取前，便將所對應的 位元線BL預充電至接地電壓VSS，同時在資料讀取時，當 選擇所對應記憶單元行的情況時，便將所對應的位元線BL 電耦合於資料匯流排DB。

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各個位元線選擇閘極BCSGblb〜BCSGbmb係具有如同位元 線選擇閘極BCSGb的構造，在資料讀取前，便將所對應的 位元線/BL預充電至接地電壓VSS，同時在資料讀取時'當 k擇所對應δ己憶單元行的情況時，便將所對應的位元線 /BL電耦合於資料匯流排/db。 为別對應於§己憶塾Μ T a的源極線S L1〜S L m，配置著源極線 選擇閘極SCSGbla〜SCSGbma。同樣的，分別對應於記憶塾 MTb的源極線/SL1〜/SLm，配置著源極線選擇閘極scSGblb 〜SCSGbmb 〇 各個源極線選擇閘極SCSGbla〜SCSGbma與SCSGblb 〜SCSGbmb係具有如同源極線選擇閘極scSGb的構造，在資 料讀取前，便將所對應的源極線SL或/SL預充電至接地電 壓VSS，同時在資料讀取時，當選擇所對應記憶單元行的 情況時，便將所對應的源極線SL或/SL驅動至電源電壓 VDD。 對構成資料匯流排配對DBP的資料匯流排DB與/DB，利用 如圖9所示構造的資料讀取電路5 3 r，執行預充電與資料電 壓的感測放大。 在各個記憶墊MTa與MTb中，依形成一個虛設列的方式， 配置著複數個虛設記憶單元DMC。配置於記憶墊MTa中的複 數虛設記憶單元係分別設置於位元線BL卜BLm與源極線 SL1〜SLm之間。換句話說，屬於同一記憶單元行的複數記 憶單元MC與虛設記憶單元DMC，係依共用位元線選擇閘極 BCSGb與源才蛋線選擇閘#SCSGb的方式有效配置著。

C:\2D-C0DE\91-08\91109769.ptd 第34頁 !225255 五、發明說明（31) 同樣的，配置於記憶墊MTb中的複數虛設記憶單元係分 別設置於位元線/BU〜/BLm與源極線/SL卜/SLra之間。換句 話說’屬於同一記憶單元行的複數記憶單元MC與虛設記憶 單元DMC，係依共用著位元線/BL、源極線/SL、位元線選 擇閘極BCSGb、及源極線選擇閘極SCSGb的方式配置著。 在記憶墊MTa中，分別對應記憶單元列，配置著讀取字 元線RWLla，RWL2a，…、及寫入字元線WWLla，WWL2a，…。此 外，對應著虛設列，配置著虛設讀取字元線DRWLa與虛設 寫入字元線DWWLa。另外，對虛設記憶單元DMC，雖並非必 要執行磁性資料寫入，但是即便此情況下，為求確保記憶 單元MC所配置區域之間形狀的連續性，最好配置虛設寫入 字元線DWWLa。 同樣的，在記憶墊MTb中，分別對應記憶單元列，配置 著讀取字元線RWLlb, RWL2b，…、及寫入字元線WWLlb， WWL2b，…。此外，對應著虛設列，配置著虛設讀取字元線 DRWLb與虛設寫入字元線DWWLb。 圖1 2所示係說明實施例1之變化例3的資料讀取動作之時 序表。 參照圖1 2所示，虛設讀取字元線DRWLa與DRWLb並未包含 於資料讀取對象的選擇記憶單元中，而在非選擇記憶區塊 中被激活。此外，在包含於選擇記憶單元的被選擇到之記 憶區塊中，對應行選擇結果的讀取字元線RWL將被激活。 譬如當選擇記憶單元屬於記憶墊MTa之第i列（i :自然數） 的情況時，在所選擇到的記憶墊MTa中，讀取字元線RWLia

C:\2D-OODE\91-08\911O9769.ptd 五、發明說明（32) 將被激活（Η位準）， 活狀態（L位準）。在 線DRWLb將被激活， 非激活狀態（L位準） 而虛設讀取字元線DRWLa則仍維持非激 非選擇的記憶整MTb中，虛設讀取字元 而讀取字元線RWLlb〜RWLnb則均維持於 、相反的，當選擇記憶單元屬於記憶墊MTb之第土列（丨： 然數）的情況時，在所選擇到的記憶墊MTb中，讀取字 RWLib將被激活（H位準），而虛設讀取字元線DRWLb則仍維 持非激活狀態（L位準）。此時，在非選擇的記憶墊MTa中， 虛設讀取字元線DRWLa將被激活，而讀取字元線RWUa〜 RWLna則均維持於非激活狀態（1位準）。 結果，在所選擇到的記憶墊中，於各位元線與源極線之 間，便電耦合於記憶單元…，在非選擇的記憶單元中，於 各位元線與源極線之間，則電耦合於虛設記憶單元DMC。 再者’從被預充電至接地電壓VSS的各個位元線 BL，/BL、及各源極線sl，/SL之中，對應於選擇行的位元線 BLj與/BLj，便分別耦合於資料匯流排別與/1}8，而應於選 擇行的源極線SL j與/SL j則被驅動至電源電壓VDD。 圖1 2所示係當選擇記憶墊MTa的情況時，即當位元線BL j 與資料匯流排DB搞合於選擇記憶單元，而位元線/bl j與資 料匯流排/DB耦合於虛設選擇記憶單元DMC之情況時的電壓 波形。 對應於選擇行的位元線BLj，/BLj、源極線SLj，/SLj、及 資料匯流排DB，/DB的電壓變化，因為如同圖1 〇的情況，因 此不再贅述。

C:\2D-C0DE\91-08\91109769.ptd 第36頁 1225255

斤二如同貝施例1之變化例2，即便資料讀取電路5 3 r 的電壓檢知時序（即，觸發脈衝分r的激活時序）產生變 動’亦仍可確保資料讀取餘裕。 ，者’相較於實施例1之變化例2構造之下，因為不再需 要汉置虛設記憶單元專用的虛設位元線DBL、虛設源極線 DSL及對應该等的選擇閘極，因此可達裝置小型化的效 果0

再2，分別對記憶墊MTa，MTb，依形成配對之方式而所 配置著的位元線BL與/BL、源極線SL與/SL·、及資料匯流排 DB與/DB間之平均單位長度的電阻值為相同之方式，若將 邊等材質、戴面形狀、截面積等設計為相同的話，便可毋 需特別的顧慮，可整合形成於資料讀取電路53r與接地電 壓VSS之間，包含選擇記憶單元之第一電流路徑，與包含 虛設記憶單元DMC之第二電流路徑的電阻值，而正確的產 生參照電壓VREF。 實施例1之變化例4 在實施例1之變化例4中，係顯示返折型位元線構造中的 虛設記憶單元之配置。

參照圖1 3所示，依照實施例1之變化例4的構造，分別對 應記憶單元行，配置著位元線配對BLP與源極線SL。位元 線配對BLP係由互補的位元線BL與/BL所構成的。 圖1 3所示係對應於第1號記憶單元行而配置之由位元線 BL1與/BL1所構成的位元線配對BLP1，與源極線SL1為代表 的圖式。

C:\2D-00DE\91-08\91109769.ptd 第37頁 1225255 五、發明說明（34) 分別對應位元線BL1與/BL1，分別配置位元線選擇閑極 BCSGbl與/BCSGbl ^位元線選擇閘極BCSGM係 元線選擇閘極BCSGb的構造，並在資料讀取前， 線BL1預充電至接地電壓VSS，同時在資料讀取時，當選擇 所對應的記憶單元行之情況時，便將位元線Bu電耗合於 資料匯流排DB。 位元線選擇閘極/BCSGbl係具有如同位元線選擇閘極 BCSGb的構造’並在資料讀取前，便將位元線/BLi預充電 至接地電壓VSS，㈣在資料讀取時，當選擇所對應的記 憶單元行之情況時，便將位元線/BL1電耦合於資料匯流排 /DB ° 對應於源極線SL1，配置著源極線選擇閘極SCSGM。源 極線選擇閘極SCSGbl係具有如同源極線選擇閘極SCSGb的 構造’在資料讀取前’便將源極線SL1預充電至接地電壓 VSS ’同時在資料讀取時，當選擇所對應記憶單元行的情 況時，便將源極線SL1驅動至電源電壓vj)j)。 即便對其後的記憶單元’亦同樣的配置著分別對應位元 線配對、構成位元線配對之互補位元線的位元線選擇閘 極、源極線及源極線選擇閘極。 對構成資料匯流排配對DBP的資料匯流排db與/Db，利用 如圖9所示構造的資料讀取電路5 3 r，執行預充電與資料電 壓的感測放大。 分別對應記憶單元列，配置著讀取字元線RWL1，RWL2， …、及寫入字元線WWL1，WWL2，…。記憶單元MC係在每一列

C:\2D-CODE\91-〇8\91109769.ptd 第38頁 1225255 五、發明說明（35) 上，設置於位元線BL及/BL中之任一者、與源極線SL之 間。譬如若針對屬於第i行之記憶單元MC進行說明的話， 第1列的記憶單元，設置於位元線BL1與源極線乩1之間， 而第2列的記憶單元則設置於位元線/bli與源極線/SL1之 間。以下相同，各個記憶單元虹係在奇數列中，設置於位 元線BL與源極線SL之間，而在偶數列中，設置於位元線 / B L與源極線之間。 結果’若讀取字元線RWL對應列選擇結果，而選擇性被 激活的話，在各記憶單元中，於位元線BL與源極線SL之 間，或於位元線/BL與源極線SL之間，便耦合著記憶單元 MC。 4 虛設記憶單元DMC係依形成二個虛設列的方式而配置 著。分別對應虛設列，而配置著虛設讀取字元線DRWL〇與 DRWL1、及虛設寫入字元線DWWLO與DWWL1。如前所述，考 慮5己憶早元MC所配置區域之間形狀的連續性，而配置虛設 寫入字元線DWWLO, DWWL1。 在各記憶單元中，虛設記憶單元DMC係分別設置於位元 線B L與/ B L、及源極線S L之間。換句話說，屬於同一記憶 單元行的複數記憶單元MC與虛設記憶單元DMC係依共用位 元線BL，/BL、源極線SL、位元線選擇閘極BCSGb，/BCSGb、 及源極線選擇閘極SCSGb的方式，有效的配置著。 採用圖1 4所示，針對依照實施例1之變化例4的資料讀取 動作進行說明。 參照圖14所示，虛設讀取字元線DRWLO與DRWL1係在各個

C:\2D-C0DE\9l-08\91109769.ptd 第 39 頁 1225255 五、發明說明（36) 位^線配對BLP中，依將位元線BL與/儿中，並未耦合於記 憶單tcMC之一端’耦合於虛設記憶單元DMC的方式，選擇 性的激活。 換句話說’當選擇奇數列的情況時，虛設讀取字元線 D R W L1便被激活，而當選擇偶數列的情況時，虛設讀取字 元線DRWLO便被激活。結果，在記憶單元行中，於位元線 BL及/BL、與源極線SL之間，便分別耦合於每個記憶單元 MC與虛設記憶單元DMC的其中一端。

圖1 4所示係其中一例的選擇第i列（丨：奇數）者。結果， 在各記憶單元行中，於位元線BL與源極線SL之間，電耦合 記憶單元MC，而於位元線/BL與源極線SL之間，電耦合虛 設記憶單元DMC。 再者’從被預充電至接地電壓VSS的各位元線BL，/BL、 及各源極線S L之中’對應選擇行的位元線b l j與/ b l j分別 耦合於資料匯流排DB與/DB，而對應於選擇行的源極線SL j 則驅動至電源電壓VDD。 對應於選擇行的位元線BLj，/BLj、源極線SLj，/SLj、以 及資料匯流排DB，/DB的電壓變化，因為如同圖1 〇與圖1 2的 情況，因此不再贅述。

所以，如同實施例1之變化例3的構造，即便資料讀取電 路53r的電壓檢知時序產生變動，亦仍可確保資料讀取餘 裕，同時源極線、位元線及對應該等的選擇閘極，共用著 記憶單元MC、虛設記憶單元DMC，因此可達裝置小型化的 效果。此外，毋須特別顧慮，形成於資料讀取電路5 3 r與

C:\2D-CODE\91-08\91109769.ptd 第40頁 1225255 五、發明說明（37) " -- 接地電壓VSS之間，包含選擇記憶單元之第一電流路秤， 與包含虛設記憶單元DMC之第二電流路徑的電阻值，^正 確的產生參照電壓VREF。 再者，在實施例1之變化例4的構造中，因為根據返折型 位元線構造，而可執行資料讀取，因此便可提高位元線配 對BLP與資料匯流排配對DBP，對電性雜訊的耐性。 實施例2 在貝施例2中，針對依對記憶單元的資料寫入動作予以 女疋化的方式’供應資料寫入電流的構造進行說明。 圖1 5所示係記憶體陣列丨〇與其周邊電路的概念圖。 參，圖15所示，在實施例2之構造中，記憶體陣列1〇之 巧憶單tcMC、讀取字元線RWL、位元線配對BLp、源極線儿 等、及相關資料讀取的電路組構造，因為如同圖丨3所示 造，因此便不再贅述。 一在圖1 5中，更進一步顯示出供流通資料寫入電流用的字 元線電流控制電路4〇及資料寫入電路5丨w。此外，對應各 位元線配對，設置位元線耦合電晶體62。位元線耦合電晶 體6 2係包夾著記憶體陣列丨〇，並設置於位元線選擇閘極 BCSGb與源極線選擇閘極SCSGb另一端的區域中。在圖15 中’代表性的顯示出對應位元線配對虬？丨的位元線 晶體6 2 _ 1。 位7C線耦合電晶體62係在資料寫入時，便將構成所對應 位70線配對的互補位元線一端間予以電耦合。譬如，位元 線麵合電晶體62-1係響應資料寫入時被激活至Η位準的控

第41頁 1225255 五、發明說明（38) 制^號WE ’並電_合於位元線BL1與/BL1。 驅：! Γ控制電路4°係包夾記憶體陣列1 〇且在字元線 接^端區域中，分別將寫人字元線^搞合於 ^ 、子元線驅動器3 0係對應著列選擇結果，利 vrm 、w於選擇列的寫入字元線冊^，電耦合於電源電壓 、、而激」舌^。所以，響應著依字元線驅動器30而選擇性激 f寫入子兀線WWL，便可從字元線驅動器3〇朝向字元線電 ^控制電路40方向，流通著資料寫入電流Ip。 多…圖1 6所不’資料寫入電路5 1 w係響應控制信號WE而 生動作。資料寫入電路5丨w係包含有：供將一定電流供應 給内部節點NwO用的p型M〇s電晶體151、構成供控制電晶體 151之通過電流用之電流鏡電路（current mirr〇r cii^uit)P型M0S電晶體152、及電流源153。 ☆ 1料寫入電路51w係更進一步具備有：從内部節點Nw〇接 叉動作電流的供應而產生動作的反相器154，155，156。反 =器154係將寫入資料DIN的電壓位準予以反轉，並傳達給 資料匯流排DB。反相器1 55係將寫入資料DIN的電壓位準予 以反轉’並傳達給反相器丨5 6的輸入節點。反相器丨5 6係將 反相器1 5 4的輸出予以反轉，並傳達給資料匯流排/ j)B。 所以，資料寫入電路51W對應著寫入資料DIn的電壓位 準’將資料匯流排DB與/DB的電壓分別設定為電源電壓vdd 與接地電壓VSS。 再度參照圖1 5所示，即便在資料寫入時，對應於選擇行 的行選擇線CSL將被激活至Η位準。響應於此，對應於選擇

第42頁

1225255 五、發明說明（39) 行的位元線BL與/BL，將經由資料寫入電路51w，分別電性 連接於配合寫入資料DIN位準而設定電壓的資料匯流排⑽ 與/DB上。 ' 如前述，在各記憶單元中，位元線BL與/BL係利用位元 線耦合電晶體6 2而使一端間電耦合。所以，在選擇行中， 響應於所對應行選擇線C S L的激活（Η位準），便可在由資料 寫入電路51w〜資料匯流排DB(/DB)〜位元線選擇閘極 BCSGb(/BCSGb)〜位元線BL(/BL)〜位元線麵合電晶體62〜位 元線/BL(BL)〜位元線選擇閘極/ BCSGb(BCSGb)〜資料匯流 排/DB(DB)〜資料寫入電路51 w所形成的往返電流路徑中， 流通著配合著寫入資料DIN位準方向的資料寫入電流土 字元線驅動器3 0係響應内部時脈clk的時序，將讀取字 元線RWL與寫入字元線WWL根據列選擇結果進行選擇性的激 活。相對於此’行解碼器2 5係依響應於行選擇時脈/cs的 時序’將行選擇線CSL根據行選擇結果進行選擇性的激 活。 參照圖1 7所示，列選擇時脈產生電路2 〇 〇係包含有：由複 數個反相器所構成的遲延段2 〇 2、邏輯閘極2 〇 3，2 0 4。

遲延段202係使内部時脈CLK產生既定遲延時間△ τψ。邏 輯段2 0 3係輸出經遲延段2 〇 2而遲延的内部時脈，與控制信 號/WE間的OR邏輯演算結果。控制信號/WE係分別在資料寫 入時與資料讀取時，被設定為激活狀態（L位準）與非激活 狀態（H位準）。邏輯閘極2〇4係將邏輯閘極2〇3的輸出與内

1225255 五、發明說明（40) =脈CLK間的NAND邏輯演算結果，當作行選擇時脈/cs而 < i二圖1 8所不，在貢料讀取時，因為控制信號/WE將被 权疋位準，因此邏輯閘極2〇3便經常輸出H位準。結 果，行選擇時脈/CS便相當於内部時脈CLK的反轉信號。所 以，内部時脈CLK與行選擇時脈/cs的激活時序便相同。 相對於此，在資料寫入時，因為控制信號/we將被設定 位準，因此邏輯閘極2〇3便輸出經由遲延段2〇2遲延的 内4時脈。結果，行選擇時脈/cs的激活時序 較内部時脈CLK，僅遲延依遲延段2〇2的遲延時間atw /、 寫ίί作採用圖19所示’說明實施例2之資料讀取與資料 二照，：示，在時ms開始資料讀取動作之 =驅動器30便根據内部時脈CLK，將 擇列的項取字元線RWLi予以激活。同樣的，行解碼器25 /Is具有/女内部時脈CU大致相同激活時序的行選擇時脈X Γ選擇在線^ 響應讀取字元線RWL與行選擇線CSL的激活，使感測 (/貝料，取電流）流通於記憶單元中，並在對應於選擇二ς ^線BLj，/BLj及源極線SLj中，產生如關14的 化，便執行如同實施例〗之變化例4的資料讀取。 換句話說，在資料讀取時，讀取字元線RWL與行選 CSL的激活係根據同樣的時序而決定的。換句話說，讀取 第44頁 C:\2D-00DE\91-08\91109769.ptd 1225255

五、發明說明（41) 字元線RWL與行選擇線CSL間的激活 為求存取的高速化，便分別依最快速上：別限制’ 即便在貝枓寫入時，$元、線驅動器3〇亦如同 時，依照根據内部時脈CLK的時序產生動作。以靖取士 始：料寫入動作之後’在資料讀取時的 在： 響應於此’開始對寫入字元細u供應= 此外，行解碼器25則根據具有較内部時脈cu遲延△ $活時序的行選擇時脈/CS，在較時間“更後面的時間 t3，將對應於選擇行的行選擇線⑶“予以激活。響應於 此，對應於選擇行的位元線BL j與/BL〗，便經由資料匯流 排DB與/DB，而分別設定於電源電壓VDD與接地電壓vss， 並開始對位於線供應資料寫入電流。 次依此，在資料寫入時，對選擇行所對應位元線開始供應 資^寫入電流的時序，便刻意的設定為較遲緩於開始對寫 入子元線供應資料寫入電流的時序。換句話說，資料寫入 電流開始供應的時序係階段性的設定。 、、’σ果對選擇έ己憶單元’首先在被施加利用流通於寫入 字兀線WWL上之資料寫入電流Ιρ而所產生的資料寫入磁場 之後’再施加利用流通於位元線BL之資料寫入電流土 I w而 所產生的資料寫入磁場。 其次’針對如上述資料寫入電流的階段性供應，與對記 憶單元的磁性資料寫入特性間的關係進行說明。

1225255 五、發明說明（42) 參照圖20所示，相當於磁隧道接面部MTJ的通道磁性電 阻π件TMR係包含有：反強磁性體層1()1、形成於反強磁性 肢層101上之具一疋=向固定磁場的固定磁性層之固定磁 性層102的其中^部为區域、利用施加磁場而磁化的自由 磁性層103、形成於固定磁性層1〇2與自由磁性層ι〇3之間 的屬於絕緣體膜的隧道阻障層104、以及接觸電極1〇5。 反強磁性體層101丄固定磁性層1〇2及自由磁性層1〇3係 利用FeMn’NiFe等適虽磁性材料所形成。隧道阻障層1〇4係 由ai2o3等所形成。 通道磁性電阻元件TMR係透過配合需要而所配置供電耦 6於金屬配線用之緩衝材料的阻障金屬丨〇6，電耦合於上 配線。接觸電極1 05係電耦合於下配線（未圖示）。馨如上 配線係相當於位元線BL，下配線則相當於輛合^ 體ATR的金屬配線。 依此在上配線與下配線之間，便可電耦合於具有磁隧道 接面的通道磁性電阻元件TMR。 圖2 1所不係其中一例之當通道磁性電阻元件設計為 長方形狀之情況時的自由磁性層丨〇 3平面圖。 參照圖2 1所示，在長方形狀的自由磁性層丨〇 3中，於長 度方向（圖21中的左右方向）上形成磁化容易軸（EA:Easy A^s)，而在寬度方向（圖21中的上下方向）上形成磁化困 難轴（HA: Hard Axis)。 利用流通於位元線BL的資料寫入電流而所產生的資料寫 入磁場，具有沿磁化容易轴（EA)的方向。此外，利用流通

C:\2D-CODE\91-08\91109769.ptd 第46頁 1225255 五、發明說明（43) 於寫入字元線W W L的資才斗寫入電流而所產生@資料寫入 場’具有沿磁化困難軸(HA)的方向。在為將資料寫入磁場 的方向設定如上述’譬如相對於長方形狀的記憶單元 入字元線飢沿長邊方向配置，而位元祕則沿短邊方向 酉己置。 在中央部位附近的磁化容易軸區域丨〇7中，響應於施加 於磁化容易轴方向上的外界磁場，便輕易的將磁化方向反 轉。反之，在左右端的磁化困難軸區域1〇8, 1〇9中，即便 施加磁化容易軸方向的外界磁場，磁化方向亦未輕易的 轉。 圖22與圖23所示係供說明各磁化容易區域與磁化困難區 域中的磁化特性用的磁滯曲線。 照圖22所示，磁化容易軸區域m係當被施加較磁化 ^易軸方向的既定磁場+ Hc更大+方向的磁場之情況時，便 ^磁化為+ MC ’而當被施加較既定磁場_Hc更大-方向的磁 =之If況時、’便被磁化為_Mc。所以，當被施加— He〜+ 範 的既定位準以下的磁場時，磁化方向將無變4匕，具有當 作記憶單元所需的特性。 圖23所示，磁化困難軸區域1〇8，ι〇9係具有響應磁 如=A ^ ^向的磁場而未輕易磁化，且磁化方向與量將逐 且广 ’ °所以，磁化困難軸區域便與響應著磁化容 易轴方向的磁媒，τ i , 旦“ 而在磁化方向與量設定為二值的磁化容 易轴區域有所不pi 不冋，具有記憶單元不期望的特性。 厅不係說明資料寫入時的自由磁性層磁化 圖2 4 A〜圖2 4 E所-枚μ

1225255 五、發明說明（44) 之概念圖。 _為求對S己憶單元安定的寫入資料，而如圖24A或圖24B所 U必？將自由磁性層的磁化容易軸區域1 07，沿磁化容 由的單一方向進行單樣的磁化，且將磁化困難軸區域 1〇8, 109沿磁化困難軸的單一方向進行單樣的磁化。 述便了藉由使行選擇線CSL的激活時序，較遲延 宫I i子兀線WWL ’而使產生沿磁化因難軸之方向的資料 ，入=之資㈣取寫入電流’流入於寫入字元線肌 一士f在將磁化困難軸區域1〇81〇9的磁化方向整合為單 :ίΓ/Λ21Α、！24B中為朝上方向)之後，將產生沿磁 庫认# _ @ °的貝料寫入磁場之資料讀取寫入電流，供 ，、、·。位兀線BL。結果，如圖24A、圖⑽所示，將磁化 =一樣磁化為寫入資料位準所對應之沿磁化容易 軸的早-方向_L，便可獲得資料記憶上較佳的磁化狀能。 ^對於此，當將寫人字元線WWL與行選擇線csl，大^ 2活白：將行選擇線CSL較早於寫入字元線m激 況時’自由磁性層便將陷於多安定狀態，而如圖2代 2二、圖24E般’磁化方向將形成較佳安 合中間狀態…结果’資料寫入後的自由磁性層磁化： 便如圖24A或圖24B所示，無法整合於想像中向’ 以，在已寫人資料的記憶單元中，便無法確保配:記=次 料位準不同的所需電阻差，將形成錯誤動 ° μ貝 損及MRAM裝置的動作安定性。 $原® ’而將 換句話說，如實施例2 依在流入產生 沿磁化困難軸方

IZZDZDD 五、發明說明（45) 向之磁場的資料寫 雷、、ώ 方向之磁場的資J寫入後，，流之產生沿磁化容易軸 料寫入電流的開始供岸時：之方式’肖由階段性的設定資 性，而安定的執行=寫便可考慮記憶單元的磁性特 行切換1開始資人料讀取時與資料寫入時進 ^ ^ m «η t ms ^ # 1 ^ ^ ^ 取動作起至感測電流流通n’/\疋為較長於從開始資料讀 句話說，藉由在=的時f(圖19中的ts〜t0)。換 供應時序；反之，^料：m遲延資料寫入電流的 =測電流，便可兼顧安定的資料寫人與高速的資料讀 為ί: ’ ’雖以圖14所示實施例1之變化例4構造 對貫，例2之供執行資料寫入電流供應用的 1=的：：带欠：疋亦可不依存於關聯記憶體陣列與資料 周邊電路構造’而採用實施例2的構造。 在實施例3中，針對供有效秦的版 構造進行說明。 车的供應資料寫入電流用的 在實施例3的構造中，於具備有呈η列X V丁排列之§己憶'早元MC的記憶料列i 〇中，㈣對應記憶 早70列，为別設有：讀取字元線RWU， …盥 線而，wwL2，..·。此外，分別對應記憶單元行：置

第49頁 1225255 五、發明說明（46) 著位元線BL1〜BLm與源極線SL1〜SLm。 字元線電流控制電路4 〇係包夾記憶體陣列1 〇且在字元線 驅動器3 0的另一端區域中，分別將寫入字元線WL耦合於 接地電壓VSS。 在相鄰記憶體陣列1 〇的區域中，沿讀取字元線㈣L與寫 入字元線WWL·相同的方向，設置有由資料匯流排DB與/⑽所 構成的資料匯流排配對DBP。

分別對應記憶單元行，配置著：供執行行選擇用的行選 擇線CSU〜CSLm、寫入行選擇線WCSL卜WCSLm、行選擇閘極 CSG1〜CSGm、及寫入行選擇閘極WCSG1〜WCSGin。 行選擇閘極CSG1〜CSGm與寫入行選擇閘極WCSG卜WCSGm係 包失記憶體陣列1 0，並配置於相互相反端的區域中。 以下當統審表現寫入行選擇線、行選擇閘極及寫入行選 擇閉極的情況時，分別以符號WCSL、CSG、WCSG表示。當 表示特疋的寫入行選擇線、行選擇閘極及寫入行選擇閘極 的情況時’便分別在該等符號加註標，依如wcsu、 CSG1 、 WCSG1 表示。

在/料寫入時，行解碼器2 5便配合行位址CA的解碼結果 (即行選擇結果），將行選擇線CSL1 〜CSLm中的一條，與寫 ^打選擇線WCSL1〜WCSLm中的一條，激活為H位準。在資料 璜取時便配合行選擇結果，將行選擇線csu〜csLm中的 條予以激活。換句活說，在資料讀取時，不管行選擇結 果=何，各個寫入行選擇線wcsu〜WCSLiMf維持於非激活

1225255 五、發明說明（47) 一~ 當所對應的行選擇線CSL被激活的情況時，行選擇閘極 CSG便將所對應的位元線BL與源極線乩，耦合於資料匯流 排DB與/DB。結果，資料匯流排DB與/D]g便將分別電耦合於 對應於選擇行的位元線BL與源極線SL。 寫入行選擇閘極WCSG係當所對應的寫入行選擇線WCSL被 激活的情況時，便將所對應的位元線虬與源極線讥之一 :間予以電耗合。 -在:入時’纟元線驅動器30將選擇列所對應的寫入 =兀灵予以激活’並流入資料寫入電流。而資料寫入 電路5 1 w則為供應資料寫入雷、、古 #' 八別执定A Μ M 電抓便將資料匯流排卯與/⑽ 刀別^疋為接地電壓VSS與電源電壓VDD。 在述擇行中，位元線BL與源極線SL係利用；^遴摆μ & CSG而耦合於資料匯流排讪Π:邊擇閘極 之社^則利用寫入行選擇間而耦合著。 、，口果，便形成資料寫入電路51w〜 BL〜寫入行選擇問極WCSG 貝·/匯机排讪〜位το線 寫入電路51w的往返電流二 元線，流通著對應寫f 、選擇仃所對應的位

Iw。 貝枓位準方向的資料寫入電流土

依此方式’在資料寫入時， 源極線SL中，便流通著相互反方向：應的位元線BL與 位元線BL與源極線SL中 冤机，而藉由流通於 隧道接面部MT J中，依彤成为別產生的磁場，便在磁 線BL與源極線SL的配置。5 方向的方式，考慮著位元

第51頁 1225255 五、發明說明（48) 參照圖2 6所示，在本逡雕士宜 中，形成存取電晶存：雷板，上的p型區域PAR 域的源極/沒極區域11〇，12〇曰曰=^係具備有：n型區 U〇係麵合於形成在第一金屬配線=3μ°。源極/沒極區域 ^ ίτ ^RT ^ ^ ^ 至屬配線層Ml上的源極線SL。 位7G線BL係形成於第二金屬配線層们上 道接面部MTJ。寫入字元磕WWT展^ > 尤耦〇於磁 . 子兀線WWL係形成於第三金屬配線層M3 上。寫入字元線WWL盥位元魂Ri孫户次u办 層 ,g^ . . ^ [〃、位兀線BL係在資料寫入時，必須流 、仏產生无疋值以上大小之磁場用的資料寫入電流。所 以，：兀，與寫入字元線WWL係採用金屬配線而形成。 此外，項取字π線RWL係供控制著存取電晶體ATR的閘極 電壓而設置的’並未必要積極的流通電流。所卩，就從提 高密集度的觀點而言，讀取字元線RWL並非重新設計獨立 的金屬配線層，而置在與閘極丨3〇相同的配線層中，採用 多晶矽層或多晶矽構造等而形成。 存取電aa體A T R的源極/沒極區域1 2 〇係透過形成於接觸 窗上的金屬膜150、第一金屬配線層mi、及阻障金屬ho， 而電耦合於磁隧道接面部MTJ。阻障金屬140係供電耦合磁 隧道接面部MT J與金屬配線之間用而所設置的緩衝材料。 依此方式’位元線BL與源極線SL係採用不同的金屬配線 層，並依上下方向包夾磁隧道接面部MTJ的方式而形成。 所以，在資料寫入時，利用位元線BL與源極線SL中流通相 互反方向的電流，而在磁隧道接面部MTJ中所產生的磁 場，便作用於相互強烈互吸的方向上。隨此在資料寫入 時，便可降低流通於位元線BL中的資料寫入電流。藉此便 C:\2D-C0DE\91-08\91109769.ptd 第52頁 1225255

可隨資料$入時的低消耗功率化、位元線電流密度的降 低，而提昇可靠性，並抑制對相鄰單元的磁場雜訊。 再度參照圖25，資料讀取電路54r係除對應資料匯流排 DB而所設計的資料讀取電路51r之外，亦具有對應資料匯 流排/DB而所設置的預充電電晶體59a與驅動電晶體59b。 因為資料讀取電路5 1 r的構造如同圖3所示，因此便不再 贅述。資料讀取電路51 r係在資料讀取前，將資料匯流排 DB預充電至電源電壓VDD。資料匯流排/DB亦依資料匯流排 DB相同的時序，利用預充電電晶體59a預充電至電源電壓 VDD。同樣的，各位元線BL亦在資料讀取前，便被預充電 至電源電壓VDD。 在資料讀取時，預充電電晶體59a便截止，反之，響應 控制信號R E的驅動電晶體5 9 b則導通。此外，各寫入行選 擇閘極WCSG則截止。 * 利用對應於選擇行的行選擇閘極CSG，若資料匯流排DB 與/DB分別耦合於選擇行之位元線BL與源極線儿的話，源 極線SL便將被驅動至接地電壓¥以，而在耦合於選擇記憶 單元的資料匯流排DB中，便產生如圖4所示的相同電壓變 化。結果，便可執行如同實施例1的資料讀取。 另外，亦可將資料匯流排DB之預充電電壓設定為接地電 壓vss，同時在資料讀取時，將選擇行的位元線BL與源極 線SL驅動至電源電壓VDd，而執行資料讀取。此情況下， 亦可在資料讀取電路54r中，取代資料讀取電路51r，而改 用圖6所示的資料讀取電路52γ，同時將預充電電晶體59a

1225255

她己置於接地電壓vss與資料匯流排/DB之間，更將驅動電晶 體59b配置於電源電壓VDD與資料匯流排/DB之間。此情況 下，預充電電晶體59a與驅動電晶體59b最好採用]^ MOS電晶體。 主…r尘 實施例3之變化例1 參照圖27所示，在實施例3之變化例1的構造中，於具備 有呈η列X m行排列之記憶單元MC的記憶體陣列〗〇中，、二

對應記憶單元列，設有··讀取字元線RWL、寫入字元線^L 、及源極線SL。此外，對應各記憶單元行設置著位元線 B L 〇 在圖27中代表性的顯示出對應第1列、與第丨，2及^行的 寫入字元線WWL1、讀取字元線rWL1、源極線SL1、位元線 BL1，BL2, BLm、及對應該等的其中一部分記憶單元。 各源極線SL係靠字元線驅動器30的一端耦合於接地電壓 VSS °此外，各源極線SL的另一端，則與同一列所對應的 寫入字元線WWL，在包夾記憶體陣列〗〇且字元線驅動器3〇 相反端的區域中電麵合著。此外，在包夾記憶體陣列丨〇且 子兀線驅動裔3 0相反端的區域中，省略供將各寫入字·'線 WWL耦合於接地電壓VSS用的字元線電流控制電^4〇之配/ 置。 — 在資料寫入時’字元線驅動器30將對應於選擇列的寫入 字元線WWL激活至Η位準（電源電壓VDD)。所以，在選擇列 中，便形成字元線驅動器30〜寫入字元線WWL〜耦合^(字元 線驅動器3 0的相反端）〜源極線SL〜接地電壓vss (字元線驅

1225255 五、發明說明（51) --- 動器3 0端）的往返電流路徑’並在寫入字元線ψ、、ώ、s # 一定方向的資料寫入電流I ρ。 ^f 依此方式’在資料寫入時’對應於選擇列的寫入字元線 WWL與源極線SL中，將流通相互反方向的電流，而利用流 通於寫入字元線WWL與源極線SL中的電流所產生的磁場， 在磁隧道接面部MTJ中，將依形成同一方向的方式，考慮 配置寫入字元線WWL與源極線SL。 c 參照圖2 8所示’存取電晶體A T R、磁隧道接面部訂j、源 極線SL、位元線BL、寫入字元線WWL、及讀取字元線ml， 如同圖26的配置著。所以，寫入字元線WWL與源極線SL便 採用不同的金屬配線層，並依上下方向包夾的磁隱道接面 部Μ T J的方式而形成。 結果，在資料寫入時，利用寫入字元線WWL與源極線sl 上所分別流通相互反方向電流，而在磁隧道接面部MTJ所 產生的磁場，便將作用於相互強烈吸引的方向上。隨此在 資料寫入時，便可降低流通於寫入字元線WWL中的資料寫 入電流。藉此便可隨資料寫入時的低消耗功率化、寫入字 元線電流密度的降低，而提昇可靠性，並抑制對相鄰單元 的磁場雜訊。 再度參照圖2 7，在包夾記憶體陣列1 〇且相互相反端的區 域中’沿讀取字元線RWL與寫入字元線WWL相同的方向，設 計資料匯流排DB與/DB。

行選擇閘極CSG係分別配置於資料匯流排db與位元線以 之間。寫入行選擇閘極WCSG係分別配置於資料匯流排/DB

1225255 五、發明說明（52)

與位兀線BL之間。行選擇閘極CS(J與 丨係分別響應所對應杆撰撙綠你仓 仃k擇閘極WCSG 活而導通。 〜擇線CSL與寫入行選擇線WCSL的激 在資料寫入時，選擇行中的位元線虬 流排DB與/DB之間。資斜宜入雪电祸口於貝枓匯 、长^ ^ ^ .. 貧科寫入電路5 1 w係為供應資料寫入電 ^=將貝枓匯流排DB與/DB分別設定為接地電屡v 者配合=入資料位準方向的資料寫入電流± iw。 資料讀取電路55r係根據資料匯流排DB的電壓， 產生讀取資料D0UT。 參照圖29所示，資料讀取電路55r係在資料讀取時，變 應被激活的控制信號RE而產生動作。 曰 資料讀取電路55r係具有··接受電源電壓VDD並分別將一 定電流供應給節點N s 1與N s 2用的電流源1 6 1與丨6 2 ;電麵入 於節點Nsl與資料匯流排DB間的N型電晶體1 63 ;串聯叙人 於節點Ns2與接地電壓VSS之間的N型電晶體164與電阻σ 1 6 8 ;以及將節點N s 1與節點N s 2間的電壓位準差予以放 大，而輸出讀取資料D 0 U Τ的放大器1 6 5。 電晶體1 6 3與1 6 4的閘極被供應著既定電壓ν r。電流源 161與162的供給電流量與既定電壓Vr係配合感測電'的 設計值而設定。電阻1 6 6與1 6 7係供將節點N s 1與N s 2下拉至 接地電壓VSS而所設置的。 藉由此類構造，資料讀取電路5 5 r係在資料讀取時，將 一定的感測電流I s供應給資料匯流排db。在資料讀取時， Μ C:\2D-CODE\91-08\91109769.ptd 第56頁 1225255 五、發明說明（53) 因為各寫入行選擇閘極W C S G呈截止，感測電流I s便流通於 形成在資料讀取電路55r與接地電壓VSS之間的資料讀取電 路5 5 r〜貧料匯流排D B〜行選擇閘極c S G〜位元線B L〜選擇記憶 單元〜源極線S L〜接地電壓V S S的電流路徑中。 對應於此’便可將配合選擇記憶單元之記憶資料位準而 所產生的位元線BL電壓變化，傳達給節點ns 1。將電阻1 68 的電阻值Rref，利用如同圖8所示的虛設電阻MTJd相同的 設計，便可在節點Ns2產生參照電麼VREF。 所以’資料讀取電路55r係利用將節點Nsi與節點ns2的

電壓差而放大，並可讀取選擇記憶單元的記憶資料位準。 實施例3之變化例2 參照圖30所示，在實施例3之變化例2的構造中，利用寫 入字元線WWL而兼具資料讀取時的源極線礼機能。各寫入 字元線WWL係利用字元線電流控制電路4〇而耦合於接地電 壓vjt。另外，字元線驅動器3〇係在資料讀取時，將各寫 入字元線WWL的一端耦合於接地電壓vss，並 激活狀態（L位準）。 才/号π开 所以，即便省略源極線SL，亦可將屬於

Ϊ如線，BU與接地請心= :::圖27的資料讀取。結果，#由配線數的削減，便可 達衣置小型化與製造程序簡易化的效果。 士資：寫入時，字元線驅動器3〇如同圖25 =tl，WWL的—端耦合於電源電壓彻 在 活

1225255 五、發明說明（54) 線電流控制電路40方向的資料寫入電流。 對位兀線BL的育料寫入電流供應係利用如同圖2 7相同配 置的貪料寫入電路51w、行選擇閘極CSG、寫入行選擇閘極 WCSG及貢料匯流排DB，/DB，而如同實施例3之變化例1般的 進行。 實施例3之蠻化例3 圖3 1所不係記憶體陣列1 〇及其周邊電路的實施例3之變 化例3構造概念圖。 蒼…、圖3 1所示，在只施例3之變化例3的構造中，除圖3 〇 所示構造之外，尚配置有對應各寫入字元線wWL而耦合於 複數個其他寫入字元線之間的寫入字元線輕合開關。 上圖31所示構造中」㊣中一例為在每個相鄰二條寫入字 二 之々間’配置著寫入字元線耗合開關。即，對代表 性例不的第]行寫入字元線WWLj，於相鄰寫入字元線 WWL j - 1與WWL j + 1之間，配置荖宜人—一 與210-(】+ 1)\ 西己置者寫入子凡線輕合開關21〇-j 在=憶體陣列1〇並與字元線驅動器30相反端 用二二-綠：:將各寫入字疋線觀耦合於接地電壓VSS 用的子7G線電流控制電路4〇之配置。 各寫入字元線耦合開關係本身所耦合的二條 中任一條相當於選擇列的情況時便導通。^ =開關m-j係當邏輯問2叫輸出為以準寫入^ =擇二係;，)行與第〕·行 被4擇到的情況時，便輸出分別被激活(H位準）的寫入列

C:\2D-CODE\91-08\9ll09769.ptd 第58頁 1225255 五、發明說明（55) 解碼器信號WRDj-l與WRD j間的OR邏輯演算結果。 結果，寫入字元線耦合開關2 1 〇 - j便在當資 擇到第u-i)行或第j行之時，便將寫入字元線wwl可、 WWLj-l予以電耦合。在相鄰的二條寫入字元線$之、 配置著同樣的寫入字元線耦合開關。 0 所以，譬如當第j行在資料寫入時被選 寫人字元線WWL j 4更電搞合於寫入字元線觀 對應於選擇列的寫入字元線WWLj·係利用字元線 激活，且一端耦合於電源電壓VDD。反之，i動的3〇而 線1#1^-1與#11^ + 1對應於非選擇列，因此為寫入字元 用字元線驅動器3 0而耦合於接地電壓vss。 、一鳊便利 所以，流通於選擇列之寫入字元線ww ° 流Ip之回路路徑’便可利用非選 2貝料寫入電 及mi + 1而形成。即，在各非選 元線 與wwl川中，流通著每個士/2的㈣$入。子元綱…

依此方式，將對應於選擇列 ^ /；，L 擇列的複數條字元線，利用電二;^兀線與對應於非選 字元線驅動器30相反端的區域中;7而^記憶體陣列10且 的回路路徑。此時利用非 =資料寫入電流Ip 擇記憶單元的磁場，如同圓27令予元線而施加於選 磁場般，與利用選擇列的寫入^ 一 ’原極線SL而所產生的 元的磁場強烈相吸著。相及 —線而知加於選擇記憶單 中’利目分別對應選擇列與非選=非選擇列的記憶單元 加的各磁場之間則相互抵消。 歹’的寫入字元線而所施 第59頁 C:\2D-CODE\91-O8\9ll09769.ptd 1225255

五、發明說明（56)

結果，在資料寫入時，便可減少流通於-上的資料寫入電流。藉此便可隨資料窝乂二子兀線WWL 化，與降低寫入字元線電流密度而提昇可 -j 功率 對相鄰單元之磁場雜訊的效果。 t達抑制 再者，藉由採用複數條非選擇列的寫入字元線w 形成資料寫入電流Ip的回路路徑，便可將流通 之各寫入字元線隱中的回路電流，抑制到對非選二擇： 對應的記憶單元，不致產生錯誤的資料寫入之位準。 另外，在圖31中，雖例示著對各寫入字元線，在各 相鄰二條寫入字元線之間耦合寫入字元線耦合開關的構 這，但是寫入字元線耦合開關亦可配置於其他任意寫入 元線WWL之間〇 、 心〆 貫施例3之變化例4 參照圖3 2所示，在實施例3之變化例4的構造中，寫入字 元線WWL與源極線SL係採獨立配置的構造。源極線儿係分 別對應記憶單元列而配置，靠字元線驅動器3 〇之一端則耦 合於接地電壓VSS。 再者’寫入字元線麵合開關係對應於各寫入字元線 WWL ’並配置於與屬於其他列的至少一條源極線之間。 寫入字元線耦合開關係包夾記憶體陣列1 〇並配置於字元線 驅動器3 0相反端。 在圖32中，其中一例係對應各寫入字元線WWL，且在相 鄰的二列所分別對應的二條源極線SL之間，配置著寫入字 元線耦合開關。即，對代表性例示的第j列寫入字元線

C:\2D-00DE\9l-08\91109769.ptd 第60頁 1225255 五、發明說明（57) W W L j，於相鄰記倍留—, — 亡早兀列的源極線SL卜1與sLj + Ι之間，配 置寫子凡線耦合開關220-j與22卜j。 二中在= _並與字元線驅動器3°相反端 用的字元線電流〜於接地電娜 =應的寫入字元線 對其他各寫人字元線mfRD\的激活而導通。即便 耦合開關。、’、-配置著同樣的寫入字元線 寫：ί元：二當,j列在資料寫入時被選擇到的情況時， 二合於源極線SLj-^SLj + 1。對應於 且一 γ耦又線髓1^係利用字元線驅動器30而激活， S^ + Γ在Λ於電源電㈣D。反之，因為源極線SLH與 W /、元線驅動器30的一端麵合於接地電壓MS。 机通於選擇列之寫入字元線WWL j中的資料寫入電 流I p之回路路栌f rp t】丨rn + uJ貝丁叶馬入尾 产留_幻 p th)，便可採用對應於其他記 δΐΓ-Γ^νΐ'ί^^ °5 /、 J中，/瓜I者每個-1P/ 2的回路電流。 擇=ti，將對應於選擇列的寫入字元線與對應於非選 Π =條源極線，利用電辆合於包夾記憶體陣列10且 子凡線驅動器3 〇相反端的區域 的回路路徑。，匕時利用非、丄 形成資枓寫入電流1Ρ 情嚴亓“時 非遠擇列的源極線而施加於選擇記 早的磁場’將與利用選擇列的寫入字元線而施加於選 ^5255 五、發明說明（58) ---- ^，憶^的磁場強烈相吸著。相反的，在非選擇列的記 =早凡中’分別利用選擇列的寫入字元線與該非選擇列的 極線而所施加的各磁場之間，將相互抵消。 結果，如同實施例3之變化例3，隨在資料寫入時的低 1功率化，與降低寫入字元線電流密度而提昇可靠性， 達抑制對相鄰單元之磁場雜訊的效果。 再者，藉由採用複數條對應於其他記憶單元列的源極線 SL ’而形成資料寫入電流Ip的回路路徑，冑可將流通於源 極線SL的回路電流，抑制到對非選擇列所對應的記憶單 凡，不致產生錯誤的資料寫入之位準。 另外，在圖32中，雖例示著對各寫入字元線肌，在各 ^目鄰二條源極線之間耦合寫入字元線耦合開關的構造，但 是寫入字兀線耦合開關亦可配置於其他任 實施例4 在實施例4中，就讀取使用虛設記憶單元之資料時減低 消耗功率的構造加以說明。 圖33所不係記憶體陣列丨0與其周邊電路的實施例*構 造。在圖33中主要顯示出關聯於資料讀取的構造。 參照圖33所#，在記憶體陣列1〇中，對應各記憶單元 列’配置著項取字7C線RWL與寫人字元線WWL，並對應各記 憶單元行而配置位元線BL與/BL。各記憶單㈣係當所對 應的讀取子το線RWL被激活的情況時，便響應存取電晶體 ATR的導通’而電耦合於所對應的位元線此與接地電壓vss

C:\2D-OODE\91-O8\91l09769.ptd 第62頁 1225255 五、發明說明（59) 之間。 在圖3 3中，代表性的顯示出對應第1列與第2列、及第1， 2,3與111行的寫入字元線〜111，¥¥1^2、讀取字元線1^111，1?几2 、位元線BL1，BL2, BL3, BLm、以及對應該等的記憶單元之 其中一部分。 在相鄰記憶體陣列1 〇的區域中，沿讀取字元線RWL與寫 入字元線WWL相同的方向，設置有構成資料匯流排配對的 資料匯流排DB與/DB。 分別對應記憶單元行，分別配置著行選擇閘極C S G1〜 CSGm。各行選擇閘極CSG係響應著所對應之行選擇線CSL的 激活而導通，並分別將所對應的位元線BL與/BL、及資料 匯流排DB與/DB予以電耦合。結果，在資料讀取時，選擇 記憶單元便將電耦合於資料匯流排與接地電壓vss之 間。 再者’在€憶單元行上分別配置所對應的m個虛設記憶 單元DMC。各虛設記憶單元dmc的構造，因為如同圖8，因 此便不再贅述。響應所對應之行選擇線CSL的激活，便導 通虛設存取電晶體ATRd。虛設存取電晶體ATRd已導通的虛 設記憶單元將被激活，而電耦合於資料匯流排/DB盥接地 電壓VSS之間。 Μ 所以’在資料讀取時’僅對應於選擇行的虛設記憶單元 DMC將^激活。、结果’因為在對應於非選擇行的位元線/bl 丄φ ^ %毛抓 UJ逐貝枓碩取動作的低消耗

1225255 五、發明說明（60) 資料讀取電路56r係感測電耦合於選擇記憶單元上的資 料匯流排DB，與電耦合於虛設記憶單元DMC上的資料匯流 排/DB間之電壓差，而產生讀取資料dqut。 參照圖3 4所示，資料讀取電路5 6 Γ係除圖9所示資料讀取 電路53r之外，尚包含有··驅動電晶^DTa與”^^。其他部分 的構造’因為如同資料讀取電路5 6 r，因此便不再贅述。 驅動電晶體DTa與DTb係分別電耦合於電源電壓VDD與資 料匯流排DB及/DB之間。驅動電晶體DTa與DTb係響應資料 讀取時被激活至L位準的控制信號/re而ON · OFF。所以， 在資料讀取時’各資料匯流排DB與/DB便利用電源電壓VDD 而驅動。 參照圖35所示，在資料讀取前，位元線儿，/BL與資料匯 流排DB，/DB便將被預充電至接地電壓VSS。另外，在各記 憶單元中，存取電晶體ATR的源極端電壓，將被固定於接 地電壓VSS。 在時間10開始資料讀取動作，並使對應於選擇記憶單元 的讀取字元線RWLi與行選擇線CSLj被激活。響應於此，選 擇記憶單元與對應於選擇行的虛設記憶單元，將分別電耦 合於資料匯流排DB與/DB及接地電壓VSS間。 所以，在利用資料讀取電路56r而被驅動至電源電壓VDD 的資料匯流排DB及/DB，與分別透過選擇記憶單元及虛設 記憶單元DMC而電耦合的揍地電壓VSS之間，便將流通著感 測電流（資料讀取電流）。 結果，便在位元線BL，/BL及資料匯流排DB，/DB上，產生

C:\2D-G0DE\91-08\91109769.ptd 第64頁 1225255 五、發明說明（61) 對應於經電耦合之記憶單元或虛設記憶單元電阻值的電壓 變化。所以’如同實施例1之變化例2的情況，在既定時間 11中’響應於觸發脈衝0 r，利用感測放大資料匯流排 與/DB的電壓差，便可讀取選擇記憶單元的記憶資料。 所以’除抑制虛設記憶單元中的消耗功率之外，尚可執 行較大信號餘裕的資料讀取。另外，因為利用電源電壓驅 動位元線B L，/ B L及負料匯流排D β，/ ]) b，因此會聚資料匯流 ^ D Β與/ D Β的電壓將互異。所以，相較於該等會聚過的電 壓之間，即若將觸發脈衝0 r的激活時序，設定在資料匯 流排DB與/DB的電壓會聚之後的話，便可使資料讀取更加 安定4匕。 再者’為採用虛設記憶單元D M C而正確的執行資料讀 取，便必須依使形成於資料讀取電路53r與接地電壓VSS間 之包含選擇記憶單元的第一電流路徑，與包含虛設記憶單 元DMC在内的第二電流路徑間之電阻值為相同值的方式， 必須設計資料匯流排DB、/DB、位元線BL。 實施例4之蠻化例1 在實施例4之變化例1中，顯示出返折型位於線構造中的 虛設記憶單元。 參照圖3 6所示，在實施例4之變化例1的構造中，各位元 線BL與/BL係根據返折型位元線而配置著。在各記憶單元 行中，記憶單元MC係每隔1列的設置於位元線BL及/BL之一 端與接地電壓VSS之間。具體而言，各記憶單元係在奇數 列中設置於位元線BL與接地電壓VSS之間，而在偶數列中

C:\2D-C0DE\91-08\91109769.ptd 第65頁 1225255 五、發明說明（62) -- 則設置於位元線/BL與接地電壓VSS之間。 虛設記憶單元DMC係每個記憶單元行分別設置二個。在 各記憶單元行中，二個虛設記憶單元係分別電耦合於位元 線BL及/BL與接地電壓VSS之間。 對應各記憶單元行，配置著響應於行選擇線CSL而〇N · OFF的行選擇閘極CSG，而對應於選擇行的位元線虬與/儿 則將電耦合於資料匯流排DB與/DB。 再者，分別對應記憶單元行，配置著虛設行選擇閘極 CSGcH〜CSGdm。虛設行選擇閘極CSGdl係具備有：將控制信 號RA0與行選擇線csli之電壓位準的AND邏輯演算結果予以 輸出的邏輯閘極LG1 ;及將控制信號/RA0與行選擇線CSL1 之電壓位準的AND邏輯演算結果予以輸出的邏輯閘極LG2。 控制信號RA0係當選擇奇數列的情況時便設定為η位準， 當遥擇偶數列的情況時便設定為L位準。控制信號/RA〇係 具有與列位址R A 0相反的信號位準，且當選擇偶數列的情 況時便設定為Η位準。 對應於位元線/ B L 1的虛設記憶單元中之虛設存取電晶體 ATRd，係當邏輯閘極lgi輸出被設定於η位準時便導通。反 之’對應於位元線B L1的虛設記憶單元中之虛設存取電晶 體ATRd，係當邏輯閘極LG2輸出被設定於Η位準時便導通。 其他的虛設行選擇閉極CSGd2〜CSGdm亦具有相同的構 造。 各虛設行選擇閘極CSGdl〜CSGdm係在選擇所對應之記憶 單凡行的情況下，於選擇奇數行之時，便將設置於所對應

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的位元線/BL與接地電壓VSS間的虛設記憶單元予以激活， 而在選擇偶數行之時，便將設置於所對應的位元線虬與接 地電壓VSS間的虛設記憶單元予以激活。所以，僅在選擇 吕己憶單元中’虛設記憶單元才被激活。 、 、結果，當選擇奇數列之時，記憶單元便電耦合於資料匯 ，排DB與接地電壓VSS之間，此外，所還擇到的虛設記憶 單元DMC便電耦合於資料匯流排/j)B與接地電壓vss之間。 再者，當選擇偶數列之時，選擇，記憶單元便電耦合於 料匯流排/DB與接地電壓VSS之間，此外，所選擇到的#二 記憶單元DMC便電耦合於資料匯流排⑽與接地電壓vss 2 °又 間。資=讀取電路56r便根據資料匯流排讪與/別的電壓， 而如同實施例4，產生讀取資料])q u T。 藉由此種構造，便可在隨虛設記憶單元消耗功率 别提下’貫施依據電性雜訊耐性較高之返折型 的資料讀取。 β彳#造 另外’即便在實施例4與其變化例丨中，亦如同者於 1，亦可在將資料匯流排DB與/DB預充電至電源電 後，於資料讀取時，便將資料匯流排DB與/抑切離 壓VDD，而執行資料讀取。此情況下，在如圖3所干電 取電路…中，即便對資料匯流排/DB，僅要將對庳 匯流排DB的預充電電晶體pTa與電晶體閘極Ka屬於相貝料 置構造的資料讀取電路，改為圖3 3與圖3 6中的資料_同配 路56r便可。當依此種構造的情況下，於資料讀取時貢，取電 如圖4所示，電耦合於虛設記憶單元DMC上的資$料匯流排依

1225255 五、發明說明（64) /DB之電壓，將依照記憶資料位準為H位 主 匯流排DB電壓變化速度，與記憶資料位準$情況時的資料 所以，在既定時序中，利用比G = 行變化。 電壓，便可執行如同實施例1的資料讀取。w 1 B與/DB的 f施例4之變化例2 在實施例4之變化例2中，顯示著開放型位元 設記憶單元之配置。 良稱^的虛 參照圖37所示，實施例4之變化例2構造中，記憶體 1 〇係如同圖11構造，分割為二個記憶墊MTa與MTb二I圮憶 墊MTa中，分別對應記憶單元列，而配置讀取字元線。心 RWLla，RWL2a，…、及寫入字元線鄄[1&，WWL2a，···。同樣 的，在記憶塾MTb中，分別對應記憶單元列，而配置讀取 字元線RWLlb，RWL2b，…、及寫入字元線wwLlb，WWL2b， …。各記憶單元MC係當所對應的讀取字元線RWL被激活的 情況時，便響應存取電晶體ATR的導通，而電耦合於所對 應的位元線BL與接地電壓VSS之間。 在記憶墊MTa與MTb之任一者中，指定屬於選擇記憶單元 之一個選擇列，並在資料讀取時，對應選擇列的讀取字元 線RWL·將被激活。反之，行選擇線Csl係藉由記憶墊MTa與 MTb而共用著，並將對應於選擇列的一條行選擇線CSL予以 選擇性的激活至Η位準。 將被 當選擇記憶單元屬於記憶墊MTa的情況時，控制信號RAx a設定於Η位準，而控制信號/RAx則被設定於L位準。相 C:\2D-OODE\91-O8\91109769.ptd 第68頁 !225255 五、發明說明（65) 反的，當選擇記憶單元屬於記憶墊MTb的情況時，控制信 號/RAx貝“皮設定於η位準。 在各記憶墊MTa及MTb中，對應記憶單元行之之各個而根 據所叫開放型位元線構造逐次配置同數量的位元線。即使 在圖37中，亦將配置於記憶墊MTa上的位元線表記為BL1， BL2, ··· ’·將配置於記憶墊MTb上的位元線表記為/BL1， /BL2,…。 ’ 在各記憶墊MTa與MTb中，依形成一個虛設列的方式，配 置著複數個虛設記憶單元DMC。配置於記憶墊MTa上的複數 虛設記憶單元，分別設置於位元線BL卜BLm與接地電壓VSS 之間。同樣的，配置於記憶塾MTb上的複數虛設記憶單 元’分別設置於位元線/ B L1〜/ B L m與接地電壓v S S之間。 在記憶墊MTa中於資料匯流排DB與位元線BL1，BL2，…之 間’分別設置響應於所對應的行選擇線CSL而⑽· 〇FF的行 選擇閘極CSG1 a，CSG2a，…。同樣的，在記憶塾MTb中於資 料匯流排D B與位元線/ B L1，/ B L 2，…之間，分別設置響應於 所對應的行選擇線C S L而Ο N · 0 F F的行選擇閘極c S G1 b， C S G 2 b，…。 所以’對應於選擇行之位元線BL(記憶墊MTa)及/BL(記 憶塾Μ T b)便分別電编合於資料匯流排d b與/ d b。 再者’在記憶墊MTa中，分別對應記憶單元行設置著虛 設行選擇閘極CSGdl a, CSGd2a,…；在記憶墊MTb中，分別 對應記憶單元行設置著虛設行選擇閘極CSGdlb，CSGd2b，

1225255 五、發明說明（66) 虛設行選擇閘極CSGdla係利用將所對應之行選擇線CSL1 與控制信號RAx的電壓位準之AND邏輯演算結果予以輸出的 邏輯閘而所構成的。對應於其他記憶單元行而所配置的虛 設行選擇閘極CSGd2a，…，亦具同樣的構造。 此外’虛設行選擇閘極CSGd 1 b係利用將所對應之行選擇 線CSL1與控制信號/RAx的電壓位準之ANE)邏輯演算結果予 以輸出的邏輯閘而所構成的。對應於其他記憶單元行而所 配置的虛設行選擇閘極(^以213，…，亦具同樣的構造。

各對應於記憶墊MTa的虛設行選擇閘極，係在當所對應 的1憶單元行被選擇到的情況下，於當記憶墊MTa被選擇 到時’便將設置於對應的位元線BL與接地電壓vss間的虛 設記憶單元予以激活。 同樣的，各對應於記憶墊MTb的虛設行選擇閘極，係在 當所對應的記憶單元行被選擇到的情況下，於當記愫墊 MTb被選擇料，便將設置於對應的位元線/bl與接^電肩 VSS間的虛設記。憶單元予以激活。所u，僅所選擇到記憶 墊之選擇記憶單元行所對應的虛設記憶單元被激活。 結果’當選擇記憶㈣Ta之時，選擇記憶單元便入 於資，匯流排DB與接地電壓vss之間，而所選擇到的二

記憶單元DMC則電耦合於資料匯流排/DB與接地電壓: 間0 再者，當選擇記憶墊MTb之時，選擇記憶單元 於 > 料匯流排/ D B與接地電壓V q ς $ 曰 記憶單元DMC則電耦合於資斜pg、、☆妯Λ疋俘巧的虛泛 聊。〜負村匯/瓜排DB與接地電壓vs

1225255 五、發明說明（67) 間。資料讀取電路56r便根據資料匯流排汕與/⑽的電壓， 而如同實施例4，產生讀取資料d 〇 υ τ。 、，藉由此種構造，便可在抑制虛設記憶單元的消耗功率之 前提下，執行依據開放型位元線構造的資料讀取。 實施例4之變化例3 在實施例4之變化例3中，係實施例4之變化例2與實施 1的組合構造。 ' 參照圖3 8所示’在實施例4之變化例3構造中，相較於圖 37所示構造’在各記憶墊MTa與MTb中，就對應各記憶單元 行’配置著源極線SL之點有所不同。各記憶單元Mc及^虛設 記憶單元DMC係設置於所對應的位元線BL與源極線儿之"a 間。 再者’對應各位元線BL與各源極線SL，分別配置著如同 貝施例1之變化例1的位元線驅動閘BCSGb與源極線選擇閘 極SCSGb。對應於此，取代資料讀取電路56r而改設置圖f9 所示的資料讀取電路53r。 藉由此種構造，除利用實施例4之變化例2構造而所產生 的效果之外，尚可達實施例1中所說明的低消耗功率化與 提昇資料讀取餘裕的效果。 η 另外，亦可取代位元線選擇閘極BCSGb與源極線選擇閘 極SCSGb，而改用圖2所示的位元線選擇閘與源極 線選擇閘極SCSGa。 再者’即便對實施例4與其變化例1的構造，亦可更加設 置源極線SL、位元線選擇閘極BCSGa或BCSGb、及源極線選

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擇閘極SCSGa或SCSGb，仍可獲得如同實施例〗相同的效 再者，如實施例1所示，在將源極線SL於資料讀取時， 驅動至接地電壓VSS的構造中’亦可依將資料匯流排讪驅 動至電源電壓VDD，且積極的流入感測電流（資料讀取電 流）的方式，執行資料讀取。 同樣的’如實施例1之變化例、實施例2，3，4及該等變化 例所不般’在資料讀取時，將源極線SL驅動至電源電壓 VDD的構造中，亦可依將資料匯流排DB驅動至接地電壓 VSS，且積極的流入感測電流（資料讀取電流）的方式，執 行資料讀取。 【今件編號說明】 1 MRAM裝置 5 控制電路 10 δ己憶體陣列 20 列解碼器 25 行解碼器 30 字元線驅動器 40 字元線電流控制電s 50, 60 讀取/寫入控制電路 51r 資料讀取電路 5 1 w 資料寫入電路 52r 資料讀取電路 53r 資料讀取電路

C:\2D-C0DE\91-08\91109769.ptd 第72頁 1225255 五、發明說明（69) 54r 資料讀取電路 55r 資料讀取電路 56r 資料讀取電路 57 差動放大器 58 閂鎖電路 59a 預充電電晶體 59b 驅動電晶體 62 位元線柄合電晶 62-1 位元線搞合電晶' 101 反強磁性體層 102 固定磁性層 103 自由磁性、層 104 隧道阻障層 105 接觸電極 106 阻障金屬 107 磁化容易軸區域 108 磁化困難軸區域 109 磁化困難軸區域 110 源極/汲極區域 120 源極/汲極區域 130 閘極 140 阻障金屬 150 金屬膜 151 電晶體 III illill 第73頁 C:\2D-00DE\91-08\91109769.ptd 1225255 五、發明說明 (70) 152 電 晶 體 154 反 相 器 155 反 相 器 156 反 相 器 161 電 流 源 162 電 流 源 163 電 晶 體 164 電 晶 體 165 放 大 器 168 電 阻 200 行 選 擇 時 脈 產 生 電 路 202 遲 延 段 203 邏 輯 閘 極 204 邏 輯 閘 極 210 寫 入 字 元 線 耦 合 開 關 212 邏 輯 閘 220 寫 入 字 元 線 輛 合 開 關 221 寫 入 字 元 線 柄 合 開 關 ATR 存 取 電 晶 體 ADD 位 址 信 號 /BL 位 元 線 /BL1〜/BLm 位 元 線 BCSGa 位 元 線 選 擇 閘 極 BCSGal- BCSGam 位 元 線 選擇閘極

C:\2D-OODE\91-O8\91109769.ptd 第74頁 1225255 五、發明說明 (71) BCSGd 虛設位元線選擇閘極 BCSGa卜 BCSGam 位元線選擇閘極 BCSGblb 〜BCSGbmb 位元線選擇閘極 BL 位元線 BU 〜BLm 位元線 BLP 位元線配對 BLP1 位元線配對 CA 行位址 CLK 内部時脈 CMD 控制信號 CSL 行選擇線 CSLd 虛設選擇線 CSG 行選擇閘極 CSGla，CSG2a，… 行選擇閘極 CSGlb，CSG2b，… 行選擇閘極 CSGdla，CSGd2a，…虛設行選擇閘極 CSGdlb，CSGd2b，…虛設行選擇閘極 CSGdl-CSGdm 虛設行選擇閘極 CSL1〜CSLm 行選擇線 /CS 行選擇時脈 DB 資料匯流排 /DB 資料匯流排 DBL 虛設位元線 DBP 資料匯流排配對

C:\2D-C0DE\91-08\91109769.ptd 第75頁 1225255 五、發明說明 (72) DIN 寫 入 資 料 DMC 虛 ri-iL 5又 記 憶 單 元 DOUT 讀 取 資 料 DRWLa 虛 設 讀 取 字 元線 DRWLO,DRWL1 虛設讀取字元線 DRWLb 虛 設 讀 取 字 元線 DSL 虛 設 源 極 線 DTb 驅 動 電 晶 體 DWWLa 虛 設 寫 入 字 元線 DWWLO 虛 設 寫 入 字 元線 DWWLb 虛 設 寫 入 字 70線 (EA) 磁 化 容 易 軸 FL 固 定 磁 性 層 (HA) 磁 化 困 難 軸 H(BL) 資 料 寫 入 磁 場 H(WWL) 資 料 寫 入 磁 場 Ip 資 料 寫 入 電 流 Is 感 測 電 流 ± I w 資 料 寫 入 電 流 LG1 邏 輯 閘 極 LG2 邏 輯 閘 極 Ml 第 一 金 屬 配 線層 M2 第 二 金 屬 配 線層 M3 第 三 金 屬 配 線層

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五、發明說明 (73) MC 記 憶 單 元 MTJ 磁 隧 道 接 面 部 MTa,MTb 記 憶 墊 MTJd 虛 設 電 阻 Nsl A/c 即 點 Ns2 即 點 NwO 内 部 Λ/Γ 即 點 PAR p型區域 /PR 控 制 信 號 PR 控 制 信 號 PTa 預 充 電 電 晶 體 PTb 預 充 電 電 晶 體 PTc 預 充 電 電 晶 體 φ r 觸 發 脈 衝 R1 電 阻 值 RA 列位 址 RAx 控 制 信 號 RAO 控 制 信 號 Rd 電 阻 值 RE 控 制 信 號 /RE 控 制 信 號 Rr e f 電 阻 值 /RAO 控 制 信 號 /Rax 控 制 信 號 C:\2D-CODE\91-08\91109769.ptd 第77頁 1225255 五、發明說明（74) RWL 讀取字元線 RWL1, RWL2 讀取字元線 RWLla, RWL2a, ··· 讀取字元線 RWLlb, RWL2b，… 讀取字元線 RWLl-RWLn 讀取字元線 SCSGa 源極線選擇閘極 SCSGb 源極線選擇閘極 SCSGbl〜SCSGbm 源極線選擇閘極 SCSGblb〜SCSGbmb 源極線選擇閘極 SCSGbd 虛設源極線選擇閘極 SCSGal〜SCSGam 源極線選擇閘極 SL 源極線 S L1〜S L m 源極線 /SL 源極線 / S L 1〜/ S L m 源極線 SUB 半導體主基板 D T a 驅動電晶體

Tal 位元線預充電電晶體

Ta2 位元線驅動電晶體 T a 3 源極線驅動電晶體

Ta4 源極線預充電電晶體 TB 隧道阻障

Tbl 位元線預充電電晶體

C:\2D-CODE\91-08\91109769.ptd 第78頁 1225255 五、發明說明（75)

Tb2 位元線驅動電晶體

Tb3 位元線驅動電晶體 T b 4 位元線預充電電晶體 TGa，TGb，… 電晶體閘極 TGc 電晶體閘極 TMR 通道磁性電阻元件 VDD 電源電壓 VREF 參照電壓 VSS 接地電壓 WCSL 寫入行選擇線 WCSL， 寫入行選擇線 WCSG卜WCSGm 寫入行選擇閘極 WE 控制信號 /WE 控制信號 WRD 寫入列解碼器信號 WWL 寫入字元線 WWL1，WWL2，… 寫入字元線 WWLla，WWL2a 寫入字元線 WWLlb, WWL2b 寫入字元線 WWL1〜WWLn 寫入字元線

C:\2D-CODE\91-08\91109769.ptd 第79頁 1225255 圖式簡單說明 圖1為依照本發明實施例之MRAM裝置1整體構造的概略方 塊圖。 圖2為依照記憶體陣列1 〇及其周邊電路的實施例}構造之 概念圖。 圖3為圖2所示資料讀取電路構造的電路圖。 圖4為說明依照實施例1之資料讀取動作的時序表。 圖5為依照記憶體陣列1 〇及其周邊電路的實施例1之變化 例1構造的概念圖。 圖6為圖5所示資料讀取電路構造的電路圖。 圖7為說明依照實施例1之變化例1的資料讀取動作時序 表。 圖8為依照記憶體陣列1 〇及其周邊電路的實施例1之變化 例2構造的概念圖。 圖9為圖8所示資料讀取電路構造的電路圖。 圖1 0為說明依照實施例1之變化例2的資料讀取動作時序 表。 圖11為依照記憶體陣列1 〇及其周邊電路的實施例1之變 化例3構造的概念圖。 圖1 2為說明依照實施例1之變化例3的資料讀取動作時序 表。 圖1 3為依照記憶體陣列1 〇及其周邊電路的實施例1之變 化例4構造的概念圖。 圖1 4為說明依照實施例1之變化例4的資料讀取動作時序 表0

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第81頁 1225255 圖式簡單說明

的實施例3之變 的貫施例3之變 的實施例4構造 圖3 1為依照記憶體陣列1 〇及其周邊電路 化例3構造的概念圖。 圖3 2為依照記憶體陣列1 〇及其周邊電路 化例4構造的概念圖。 圖3 3為依照記憶體陣列1 〇及其周邊電路 的概念圖。 圖34為圖33所示資料讀取電路構造的電路圖。 圖3 5為說明依照實施例4的資料讀取盘 時序表。 -貝枓寫入動作之 圖3 6為依照記憶體陣列1 〇及其周邊電路者> 化例1構造的概念圖。 K知例4之變 、圖3 7為依照記憶體陣列1 〇及其周邊電路垂 化例2構造的概念圖。 、貝Μ列4之變 圖38為依照記憶體陣列1 〇及其周邊電路 化例3構造的概念圖。 、、^例4之變 圖3 9為Μ T J記憶單元構造的概略圖。 圖40為從MTJ記憶單元進行資料讀取動作的人 圖4 1為對MT J記憶單元進行資料寫入動作的=圖。 圖42為資料寫入時的資料寫入電流方向與次^® ° 方向間之關係的概念圖。 、貝^寫入磁場 圖43為矩陣狀積體配置之MTJ記憶單元概念圖。

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Claims (1)

1. 六 、申請專利範圍 六 、申請專利範圍 中 中 上述第一與第二電靨 如申α ϋί #冤反係相同的電壓。 τ π寻利範Jfl笛Τ τ5 員之薄膜磁性體記憶裴置，其 上述各記憶單元係且 增加，而顯現出配入Ί較不易追隨施加於二端之電壓的 值差的特性； D己隐 > 料位準之不同所產生電阻 上述第一與第二電 上述各源極線驅動呷传」同的電壓； 與上述第三電壓之。糸具有在上述所對應的一條源極線 調整上述所對應源U既定通過電流量的路徑，俾供 速度用的第一電流開關部次之上述資料讀取時的電壓變化 4 ·如申請專利範圍筮 中， 圍苐3項之薄膜磁性體記憶裝置，其 上述各源極線預充雷 源極線，與上述第：輕合於上述所對應1 上述第-電流開關部開關部； 一電流開關部的通過電、、ώ θ ’L、k電/爪里，係小於上述第 5.如申請專利範圍ί;?二 中， 項之薄膜磁性體記憶裝置，其 上述複數記憶單元# 上述複數第一資料=呈矩陣狀配置； 上述各第一資料绫玉’係分別對應記憶單元行而設置； 選擇為資料讀取對旁t擇部’係當所對應的記憶單元行被 線，電切離壓便將上述所對應的-條第-資Ϊ

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   對應於#選擇記憶單元行的劍从够一，丨& 日丨μ ^ 1丁的剩餘第一資料線，則仍維持 著上述第一電壓。 τ 六、申請專利範圍 6 ·如申清專利靶圍第1項之薄膜磁性體記憶裝置，其 中， 上述複數記憶單元係呈矩陣狀配置· 上述複數源極線，係分別對應記憶單元行而設置； 上述源極線驅動部，係當所對應的記憶單元行被選 資料讀取對象時’便將上述所對應的一條源極線 ： 於上述第三電壓， 對應於#選擇記憶單7C行的剩餘源極線，則仍維持上 述第二電壓。 7·如申請專利範圍第1項之薄臈磁性體記憶裝置，係 具備有： μ 第二資料線，傳遞供與對應於上述被選擇為資料讀取對 象的記憶單元之從上述複數第一資料線中所選擇出一條: 進行電壓比較用的參照電壓； 〃 資料讀取電路，供感測放大上述所選擇到第一資料線與 上述第二資料線的電壓差用； ' ^ 虚設記憶單元，具有分別對應上述記憶資料位準的上述 各記憶單元上述電阻值之中間電阻值； 、 虛設源極線，對應上述第二資料線而配置，並在上述資 料讀取時，透過上述記憶單元，電耦合於上述第-次μ 、 ^ 一 >料 線； 對應上述第二資料線的第二資料線選擇部；

   六、申請專利範圍 對應上述虛設源極線的虛設源極線選擇部； 其中， 上述第二資料選擇部，係在上述資料讀取前.，便將上述 第二資料線預充電至第一電壓，同時在上述資料讀取時， 則將上述第一資料線電切離上述第一電壓； 上述虛設源極線選擇部，係具備有· 在上述資料讀取前，供將上述虛設源極線預充電至上述 第一電壓用的虛設源極線預充電部；以及 一在上述 > 料靖取4，供將上述虛設源極線電耦合上述 三電壓用的虛設源極驅動部。 8. —種薄膜磁性體記憶裝置，係具備有·· 有記憶單元’係供執行資料記憶，且該記憶單元係包含 配合記憶資料位準而變化電阻值的磁性記憶部； 上述磁性記憶部係具備有： 保持經固定過之既定磁化方向的第一磁性體層； 第二？性體層’配合供施加沿磁化困難軸方向之 的第：貢巧寫入磁場，與供施加沿磁化容易軸方向之二 用的第：貧料寫入磁場的組合，而保持寫入的磁化贫 第一信號線係供流通著產生上述第一 π ， 一資料寫入電流帛； u寫入磁場之第 第二信號線係供流通著產生上述第二資 二資料寫入電流用； ”’、磁場之第 在資料寫入時’上述第一資料寫入電流的供應，係較先 六 、申請專利範圍 開始於上述苐二 9.如申請，利範圍 1入電流的供應 中，上述第二信辦綠項h之薄膜磁性體記憶裝置，其 磁性記憶部用的^斗^貝料讀取時，流通著供通過上述 上述第二信號ΐ 電f ; 述資料讀取電^ 7貝料讀取動作開始起至開始流通上 至開始流通上述笛、^，係較短於從資料寫入動作開始起 10.如申請直弟一資料寫入電流的時間。 具備有： 利乾圍第8項之薄膜磁性體記憶裝置，係更 在上述資料讀 第二信號線上的楚丄 k上述記憶單元而電耦合於上述 〜弟二信號線； 供控制上述第_ 供控制上述裳Γ !唬線電壓用的第一信號線選擇部； η、沉签一 & ^二旮號線電壓用的第二信號線選擇部； 、成莖二产缺=號線選擇部，係在上述資料讀取之前，將上 ί第：二:預充電至第一電壓，同時在上述資料讀取 時，便將^述第二信號線電切離上述第一電壓； 上述第二信號選擇部係包含有·· 在上述資料讀取前，供將上述第三信號線預充電至第一 電壓用的預充電部；及 ^ ~ 在上述資料讀取時，供將上述第三信號線電耦合於第三 電壓用的信號線驅動部。 — 11 · 一種薄膜磁性體記憶裝置，係具備有： 呈矩陣狀配置的複數記憶單元， 而上述複數記憶單元係分別包含有：

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   1225255 -—----_^ 六、申請專利範圍 ，第與第二資料寫入磁場的組人，奸入 記憶資料位準而變化電阻值 :；、：-“已寫入的 分別對應上述複數記憶單开夕^ °己隐dP， 時被選擇性的激活，且;: ：：=笛並在資料寫入 場，的第-資料寫入電流之複= = :資料寫入磁 刀別對應上述複數記憶單元之行而配 分別對應上述行而配置， 以复數位元線； ，而二 包夾屬於所對應上述行圮情輩开：： 式而配置的複數源極線； 1仃。己隐早7L之方 刀另J對應上述行而配置，並 源極線與位元線中，對岸於 n f入時，將上述複數 予以電搞合的複數二結果的每-條之-端間 在上述資料寫入時，供應著產生 _ 二資料寫入電流的資料寫入電路；其中第-寫入磁場之第 j ^資料寫入電路係分別將對應於上 一條源極線與汲極線之另一 =仃璉擇、·，=果的母 分別轉合於第一與第：t S。 ° ^己憶資料位準而 1口2. —種薄膜磁性體記憶裝置，係具備有： 呈矩陣狀配置的複數記憶單元， 而上述複數記憶單元係分別包含有： y f 一與第二資料寫入磁場的組合，ϋ配合已寫入的 纪怳育料位準而變化電阻值的磁性記憶部. 匕寫入的 :別對應上述複數記憶單元之列而配置 時被選擇性的激活4流通著供產生上述[資料^

   C: \2D-(DDE\91 -〇8\91109769 .ptd 1225255 六、申請專利範圍 場用的第一資料寫入電流之複數寫入字元線· 的複數源極線； 自的一端輕合於第一電屋 分別對應上述複數記憶單元之行 、 J入時，配合行選擇結果而選擇性的接受產J資： 料寫入磁場的第二資料寫入電流之佴 述第一貝 在上述資料寫入·，從上述複數寫:字t:70線； 活之一條的一端麵合於第二電麼的兀線中，將經激 ^的予兀線驅動器； 元ί述ί一資料寫入電流係流通於由上述經激活的寫入字 =，與上述複數源極線中經上述激活之寫人字元線及另 埏間電耦合的至少一條所構成的電流路徑中。ν 1 3· —種薄膜磁性體記憶裝置，係具備有： 呈矩陣狀配置的複數記憶單元， 而上述複數記憶單元係分別包含有· 纪ί=U第二資料寫入磁場的組合，1配合已寫入的 。己^貝料位準而變化電阻值的磁性記憶部；及 的述？性記憶部，且在資料讀取0夺，選擇性 的存^部Γ、貝料項取電流，同時在資料寫入時便被戴止 日士分應t述複數記憶單元之列而配置，並在資料讀取 ‘· h Μ選擇、结果而使上述存取部導通的複數讀取字元 生上J f ΐ 3:而配置，且在資料寫入時，為流通著產 一貝料寫入磁場的第一資料寫入電流，而選擇性 % Μ 第89頁 C:\2D-OODE\9]-〇8\9] 109769.ptd

   分別對應上述游#卜备一 的被激活的複數寫入字元線； 述記憶單A，電2:::兀之行而配置，且分別透過上 線； 電耦合於上述複數寫入字元線的複數位元 在上述資料寫入 將上述複數寫入字 一電壓，同時將剩 線驅動器； 時，為流通上述第一 元線中經激活之一條 餘的寫入字元線設定 資料寫入電流，而 的一端，耦合於第 為第二電壓的字元 各；：ί!::上述各寫入字元線與屬於其他列之上述複數 ί = :70線之間’且當經麵合的二條寫入字元線中任-者被=活j情況時便導通的耦合開關； 妗f二取時’相對於上述複數位元線中，Λ述行選擇 ;# & I"的一條，供應資料讀取電流，同時根據上述行 =、、：果所對應的—條位元線電壓變&，執行資料讀取的 一貝料讀取電路； —上述子元線驅動器係在上述資料讀取時，將上述各寫入 字元線設定於既定電壓。 14· 一種薄膜磁性體記憶裝置，係具備有： 呈矩陣狀配置的複數記憶單元， 而上述複數記憶單元係分別包含有： 利，第一與第二資料寫入磁場的組合，並配合已寫入的 記憶資料位準而變化電阻值的磁性記憶部；及 串聯耦合於上述磁性記憶部，且在資料讀取時，選擇性 的導通並流通資料讀取電流，同時在資料寫入時便被截止

   1225255 六、申請專利範圍 的存取部； 日士分，對應上述複數記憶單元之列而配置，並在資料讀取 %二選擇性接受上述資料讀取電流之供應的複數資料線； 八二，對應上述行而設置，且分別在上述資料讀取時，配 二擇結果而被選擇性激活，並產生與上述複數資料線 壓產Iί 一條的電壓，進行比較的參照電壓之複數參照電 上述各記憶單元係耦合於上述複數資料線中所對應 條，與既定電壓之間。 更1^備如有申請專利範圍第14項之薄膜磁性體記憶裝置，係 應上述行而設置’且在上述資料讀取時， ί、ί亡行被選擇為資料讀取對象之情況時，便接典上、十 貝料讀取電流之供應的虛設資料線； 又述 設ΐίί參；Γ1產生部係包含有:虛設記憶單元、及虛 該虛設記憶單元係包含有： 具有上述各記憶單元之上述記憔 之電阻值的中間電阻值的虛設電^ /所分別對應 在上述所對應的一個資料線與 述虛設電阻電性串聯麵合1當所與上 的情況時，便導通的虛設存取部；W的上述仃被選擇到 而該虛設選擇部係當所對應的 對象之情況時，便使上述“存；m皮選擇為資料讀取 C:\2D-OODE\9J-O8\9n09769.ptd