JP4189395B2 - 不揮発性半導体記憶装置及び読み出し方法 - Google Patents

不揮発性半導体記憶装置及び読み出し方法 Download PDF

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Description

本発明は、電気抵抗の変化により情報を記憶する可変抵抗素子を備えてなるメモリセルを行方向及び列方向に夫々複数配列してなるメモリセルアレイを有する半導体記憶装置に関し、より詳細には、メモリセルアレイの読み出し動作に伴う記憶データの劣化の防止及び抑制技術に関する。
近年、フラッシュメモリに代わる高速動作可能な次世代不揮発性ランダムアクセスメモリ(NVRAM:Nonvolatile Random Access Memory) として、FeRAM(Ferroelectric RAM)、MRAM(Magnetic RAM)、OUM(Ovonic Unified Memory)等の様々なデバイス構造が提案され、高性能化、高信頼性化、低コスト化、及び、プロセス整合性という観点から、激しい開発競争が行われている。
また、これら既存技術に対し、米国ヒューストン大のShangquing LiuやAlex Ignatiev等によって、超巨大磁気抵抗効果で知られるペロブスカイト材料に電圧パルスを印加することによって可逆的に電気抵抗を変化させる方法が下記の特許文献1及び非特許文献1に開示されている。これは超巨大磁気抵抗効果で知られるペロブスカイト材料を用いながらも、磁場の印加なしに室温においても数桁にわたる抵抗変化が現れるという極めて画期的なものである。この現象を利用した可変抵抗素子を用いた抵抗性不揮発性メモリRRAM(Resistance Random Access Memory)はMRAMと異なり磁場を一切必要としないため消費電力が極めて低く、微細化、高集積化も容易であり、抵抗変化のダイナミックレンジがMRAMに比べ格段に広いため多値記憶が可能であるという優れた特徴を有する。実際のデバイスにおける基本構造は極めて単純で、基板垂直方向に下部電極材料、ペロブスカイト型金属酸化物、上部電極材料の順に積層された構造となっている。尚、特許文献1に例示する素子構造では、下部電極材料はランタン・アルミニウム酸化物LaAlO(LAO)の単結晶基板上に堆積されたイットリウム・バリウム・銅酸化物YBaCu(YBCO)膜、ペロブスカイト型金属酸化物は結晶性プラセオジウム・カルシウム・マンガン酸化物Pr1−xCaMnO(PCMO)膜、上部電極材料はスパッタリングで堆積されたAg膜で、夫々形成されている。この記憶素子の動作は、上部及び下部電極間に印加する電圧パルスを51ボルトとして正、負に印加することにより抵抗を可逆的に変化させることができることが報告された。この可逆的な抵抗変化動作(以下、適宜「スイッチング動作」と称す)における抵抗値を読み出すことによって、新規な不揮発性半導体記憶装置が可能であることを意味している。
上記PCMO膜等で構成される可変抵抗素子を備え、可変抵抗素子の電気抵抗の変化により情報を記憶するメモリセルを、行方向及び列方向に夫々複数、マトリクス状に配列してメモリセルアレイを形成して、該メモリセルアレイの周辺に、メモリセルアレイの各メモリセルに対するデータの書き込み、消去、及び、読み出しを制御する回路を配置して、不揮発性半導体記憶装置を構成することができる。
当該可変抵抗素子を備えたメモリセルの構成として、各メモリセルが、可変抵抗素子と選択トランジスタが直列に接続された直列回路で構成される場合、また、可変抵抗素子だけで構成される場合等がある。前者の構成によるメモリセルを1T/1R型メモリセルと称し、後者の構成によるメモリセルを1R型メモリセルと称す。
1T/1R型メモリセルによりメモリセルアレイを形成して、大容量の不揮発性半導体記憶装置を構成した場合の構成例を、図面を用いて説明する。
図1は、1T/1R型メモリセルのメモリセルアレイの一構成例を模式的に示したものであり、本出願人による特許出願(特願2003−168223)に同様のメモリセルアレイ構成を提案している。このメモリセルアレイ構成において、メモリセルアレイ1は列方向に延伸するビット線m本(BL1〜BLm)と行方向に延伸するワード線n本(WL1〜WLn)の交点にメモリセル2がm×n個配置した構成となっている。また、ソース線がn本(SL1〜SLn)で、ワード線と平行に配置される構成となっている。各メモリセルは、可変抵抗素子3の上部電極と選択トランジスタ4のドレイン電極が接続され、ビット線に可変抵抗素子3の下部電極が接続され、ワード線に選択トランジスタ4のゲート電極が接続し、ソース線に選択トランジスタ4のソース電極が接続している。尚、可変抵抗素子3の下部電極と選択トランジスタ4のドレイン電極が接続され、ビット線に可変抵抗素子3の上部電極が接続されて、可変抵抗素子3の上部電極と下部電極の関係が反転しても構わない。
このように、メモリセル2を選択トランジスタ4と可変抵抗素子3の直列回路で構成することにより、ワード線の電位によって選択されたメモリセル2の選択トランジスタ4がオン状態となり、更に、ビット線の電位によって選択されたメモリセル2の可変抵抗素子3にのみ選択的に書き込み或いは消去電圧が印加され、可変抵抗素子3の抵抗値を変化可能にする構成となっている。
図2に、1T/1R型メモリセルのメモリセルアレイ1を備えた不揮発性半導体記憶装置の一構成例を示す。アドレス線8から制御回路10に入力された、アドレス入力に対応したメモリセルアレイ1内の特定のメモリセルが、ビット線デコーダ5、ソース線デコーダ6、及び、ワード線デコーダ7によって選択され、データの書き込み、消去、読み出しの各動作が実行され、選択されたメモリセルにデータが記憶され、且つ、読み出される。外部装置(図示せず)との間のデータの入出力は、データ線9を介して行われる。
ワード線デコーダ7は、アドレス線8に入力された信号に対応するメモリセルアレイ1のワード線を選択し、ビット線デコーダ5は、アドレス線8に入力されたアドレス信号に対応するメモリセルアレイ1のビット線を選択し、更に、ソース線デコーダ6は、アドレス線8に入力されたアドレス信号に対応するメモリセルアレイ1のソース線を選択する。制御回路10は、メモリセルアレイ1の書き込み、消去、読み出しの各動作における制御を行う。制御回路10は、アドレス線8から入力されたアドレス信号、データ線9から入力されたデータ入力(書き込み時)、制御信号線11から入力された制御入力信号に基づいて、ワード線デコーダ7、ビット線デコーダ5、ソース線デコーダ6、電圧スイッチ回路12、メモリセルアレイ1の読み出し、書き込み、及び、消去動作を制御する。図2に示す例では、制御回路10は、図示しないが一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。
電圧スイッチ回路12は、メモリセルアレイ1の読み出し、書き込み、消去時に必要なワード線、ビット線及びソース線の各電圧を動作モードに応じて切り替え、メモリセルアレイ1に供給する。ここで、Vccは不揮発性半導体記憶装置の電源電圧、Vssは接地電圧、Vppは書き込みまたは消去用の電圧、V1は読み出し電圧である。また、データの読み出しは、メモリセルアレイ1からビット線デコーダ5、読み出し回路13を介して実行される。読み出し回路13は、データの状態を判定し、その結果を制御回路10に転送し、データ線9へ出力する。
次に、1R型メモリセルによりメモリセルアレイを形成して、大容量の不揮発性半導体記憶装置を構成した場合の構成例を、図面を用いて説明する。図3に示すように、メモリセル14は、選択トランジスタと可変抵抗素子の直列回路で構成せずに、可変抵抗素子3の単体で構成し、当該1R型メモリセル14をマトリクス状に配列してメモリセルアレイ15を構成しており、例えば、下記の特許文献2に開示されているものと同様である。具体的には、メモリセルアレイ15は列方向に延伸するビット線m本(BL1〜BLm)と行方向に延伸するワード線n本(WL1〜WLn)の交点にメモリセル14がm×n個配置した構成となっている。各メモリセル14は、ワード線に可変抵抗素子3の上部電極が接続され、ビット線に可変抵抗素子3の下部電極が接続している。尚、ワード線に可変抵抗素子3の下部電極が接続され、ビット線に可変抵抗素子3の上部電極が接続されて、可変抵抗素子3の上部電極と下部電極の関係が反転しても構わない。
1T/1R型メモリセル2で構成されたメモリセルアレイ1(図1及び図2参照)では、データの読み出し、書き込み、消去の対象となるメモリセルを選択する際に、選択ワード線と選択ビット線へ夫々所定のバイアス電圧を印加し、選択ワード線と選択ビット線の両方に接続する選択メモリセルに含まれる選択トランジスタだけをオン状態にすることによって、選択メモリセルに含まれる可変抵抗素子だけに読み出し電流を流すことができる。一方、1R型メモリセル14で構成されたメモリセルアレイ15では、データの読み出し対象となるメモリセルを選択する際に、読み出し対象メモリセルと共通のワード線、ビット線に接続する選択メモリセルにも、同様のバイアス電圧が印加されるので、読み出し対象メモリセル以外にも読み出し電流が流れる。行単位または列単位で選択された選択メモリセルを流れる読み出し電流は、列選択或いは行選択によって、読み出し対象メモリセルの読み出し電流として検知される。1R型メモリセル14で構成されたメモリセルアレイ15では、読み出し対象メモリセル以外にも読み出し電流が流れることになるが、メモリセル構造が単純であり、メモリセル面積とメモリセルアレイ面積が小さくなるという利点がある。
図3及び図4に、1R型メモリセル14で構成されたメモリセルアレイ15におけるデータ読み出し動作時の各部への電圧印加手順の従来例を示す。選択メモリセルのデータを読み出す際には、選択メモリセルに接続する選択ワード線を接地電位Vssに維持し、読み出し期間Trの間、他の非選択ワード線と全てのビット線には、全て、読み出し電圧V1を印加する。読み出し期間Trの間、選択ワード線と全ビット線の間に、読み出し電圧V1の電圧差が生じるので、選択メモリセルの可変抵抗素子にその電気抵抗、つまり、記憶状態に応じた読み出し電流が流れ、選択メモリセルに記憶されたデータを読み出すことができる。この場合、選択ワード線に接続する選択メモリセルの記憶状態に応じた読み出し電流が各ビット線に流れるため、ビット線側において、所定の選択ビット線を流れる読み出し電流を選択的に読み出すことで、特定の選択メモリセルのデータを読み出すことができる。ここで、ビット線とワード線の関係を入れ換えて、ワード線側で各ワード線を流れる読み出し電流を選択的に読み出すようにしても構わない。
図5に、1R型メモリセル14のメモリセルアレイ15を備えた不揮発性半導体記憶装置の一構成例を示す。アドレス線18から制御回路20に入力されたアドレス入力に対応したメモリセルアレイ15内の特定のメモリセルが、ビット線デコーダ16、及び、ワード線デコーダ17によって選択され、データの書き込み、消去、読み出しの各動作が実行され、選択されたメモリセルにデータが記憶され、且つ、読み出される。外部装置(図示せず)との間のデータの入出力は、データ線19を介して行われる。
ワード線デコーダ17は、アドレス線18に入力された信号に対応するメモリセルアレイ15のワード線を選択し、ビット線デコーダ16は、アドレス線18に入力されたアドレス信号に対応するメモリセルアレイ15のビット線を選択する。制御回路20は、メモリセルアレイ15の書き込み、消去、読み出しの各動作における制御を行う。制御回路20は、アドレス線18から入力されたアドレス信号、データ線19から入力されたデータ入力(書き込み時)、制御信号線21から入力された制御入力信号に基づいて、ワード線デコーダ17、ビット線デコーダ16、電圧スイッチ回路22、メモリセルアレイ15の読み出し、書き込み、及び、消去動作を制御する。図5に示す例では、制御回路20は、図示しないが一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。
電圧スイッチ回路22は、メモリセルアレイ15の読み出し、書き込み、消去時に必要なワード線、ビット線及びソース線の各電圧を動作モードに応じて切り替え、メモリセルアレイ15に供給する。ここで、Vccは不揮発性半導体記憶装置の電源電圧、Vssは接地電圧、Vppは書き込みまたは消去用の電圧、V1は読み出し電圧である。また、データの読み出しは、メモリセルアレイ15からビット線デコーダ16、読み出し回路23を介して実行される。読み出し回路23は、データの状態を判定し、その結果を制御回路20に転送し、データ線19へ出力する。
1T/1R型メモリセルと1R型モリセルを構成する可変抵抗素子としては、カルコゲナイド化合物の結晶/アモルファス化の状態変化によって抵抗値を変化させる相変化メモリ素子、トンネル磁気抵抗効果による抵抗変化を用いるMRAM素子、導電性ポリマーで抵抗素子が形成されるポリマー強誘電性RAM(PFRAM)のメモリ素子、電気パルス印加によって抵抗変化を起こすRRAM素子等がある。
米国特許第6204139号明細書 特開2002−8369号公報 Liu,S.Q.ほか、"Electric−pulse−induced reversible Resistance change effect in magnetoresistive films",Applied Physics Letter, Vol.76,pp.2749−2751,2000年
可変抵抗素子を備えたメモリセルからデータを読み出す際には、可変抵抗素子にバイアス電圧を印加して読み出し電流を流し、その電流の大小より可変抵抗素子の抵抗値を判定してデータを読み出す。従って、メモリセルの構成に関係なく、読み出し動作に伴って、可変抵抗素子には所定のバイアス電圧が印加される。
本願発明者らは、ペロブスカイト型金属酸化物の一種である、PCMO膜(Pr1−xCaMnO)を可変抵抗素子として用いた場合に、可変抵抗素子に、絶対値が書き込み電圧以下の読み出し電圧を同じ極性の連続パルスとして印加すると、可変抵抗素子の抵抗値が変化することを見出した。図6に示すように、可変抵抗素子の上部電極に正極性の電圧パルス(パルス幅100ns)を印加し続けると、初期状態が高抵抗状態にあった可変抵抗素子の抵抗値は、パルス印加の回数が増えるに従って低下した。また、負極性の電圧パルス(パルス幅100ns)を印加し続けると、パルス印加の回数が増えるに従って、抵抗値は上昇した。
ここで、正極性の電圧パルスとは、下部電極に基準となる接地電圧を与え、上部電極に正の電圧パルス(例えば、1V)を印加する状態を指す。更に、負極性の電圧パルスとは、上部電極に基準となる接地電圧を与え、下部電極に正の電圧パルス(例えば、1V)を印加する状態を指す。また、図6に示す抵抗値の測定条件は、下部電極に基準となる接地電圧を与え、上部電極に0.5Vを印加したときの電流値から算出した。また、図6の横軸は、電圧パルスの相対印加回数を対数表示している。
図7は、初期状態に低抵抗状態にあった可変抵抗素子の上部電極に、正の電圧パルスを印加した場合の抵抗変化を調べた結果である。尚、図7に示す抵抗値の測定条件は、下部電極に基準となる接地電圧を与え、上部電極に0.5Vを印加したときの電流値から算出した。また、図7の横軸は、電圧パルスの相対印加回数を対数表示している。図7より、初期状態に高抵抗状態の場合に比べて、抵抗変化は少ないことが分かる。特に、読み出し時に可変抵抗素子に印加される電圧は、通常1V程度が望ましいが、1V或いは−1Vの電圧パルスでは、抵抗変化は少ない。尚、電圧パルスが正極性の場合に、電圧振幅が2Vでは、パルス印加回数が増えるに従って抵抗値が低下する傾向を示すが、低抵抗状態が更に低抵抗状態となることは、高抵抗状態との差異がより顕著になるため、当該抵抗変化は特性上問題とならない。
以上を整理すると、上記の実験結果から、メモリセルに記憶されているデータ、つまり抵抗値が、読み出し動作に伴って印加される電圧パルスの回数に応じて変化するという読み出しディスターブ現象が明らかとなった。特に、読み出し時の抵抗状態が高抵抗状態の可変抵抗素子に正極性の電圧パルスを印加して読み出し動作を行った場合に、当該可変抵抗素子の抵抗値が低下して、高抵抗状態と低抵抗状態間の抵抗差が小さくなり、読み出しマージンが低下する。更には、同じメモリセルに対する読み出し動作が繰り返されることで、最悪ケースとして、記憶データが完全に消失し、読み出し不能に陥る虞がある。
更に、1R型メモリセルからなるメモリセルアレイでは、読み出し対象メモリセルとワード線またはビット線を共通とする読み出し対象外の選択メモリセルにも、読み出し電圧が印加されることになるので、上記読み出しディスターブ現象がより顕著となって現れることが明らかとなった。
本発明は、上記問題点に鑑みてなされたもので、その目的は、メモリセルアレイの読み出し時にメモリセルに印加される電圧パルスによってメモリセルに含まれる可変抵抗素子の抵抗値が変化して読み出し不良に陥るのを防止した、読み出しマージンの大きな不揮発性半導体記憶装置を提供することである。
上記目的を達成するための本発明に不揮発性半導体記憶装置は、電気抵抗の変化により情報を記憶する可変抵抗素子を備えてなるメモリセルを行方向及び列方向に夫々複数配列してなるメモリセルアレイを有する不揮発性半導体記憶装置であって、前記可変抵抗素子が、電気的パルス印加により前記電気抵抗の抵抗値が可逆的に変化する金属酸化物であり、前記メモリセルアレイの中から前記メモリセルを行単位、列単位、または、メモリセル単位で選択するメモリセル選択回路と、前記メモリセル選択回路により選択された選択メモリセルの前記可変抵抗素子に読み出し電圧を印加する読み出し電圧印加回路と、前記選択メモリセルの内の読み出し対象の前記メモリセルに対し当該可変抵抗素子の抵抗値に応じて流れる読み出し電流の大小を検知して、前記読み出し対象メモリセルに記憶されている情報を読み出す読み出し回路と、を備え、前記読み出し電圧印加回路は、前記読み出し電圧とは逆極性のダミー読み出し電圧を前記選択メモリセルの前記可変抵抗素子に印加することを特徴とする。
また、本発明に係る不揮発性半導体記憶装置は、前記メモリセル選択回路が、前記選択メモリセルの選択を他の前記メモリセルに切り替えるまでの1選択期間内に、前記読み出し電圧印加回路は、同じ前記選択メモリセルに対して、前記読み出し電圧と前記ダミー読み出し電圧の両方を印加することを特徴とする。
尚、本発明において、可変抵抗素子に読み出し電圧またはダミー読み出し電圧を印加すると、可変抵抗素子の抵抗値が無限大に高抵抗状態、つまり絶縁体でない限り、当該電圧印加期間に可変抵抗素子を通して電流が流れるので、上記電圧印加状態は電流印加状態として捉えることもできる。
上記各特徴の不揮発性半導体記憶装置によれば、読み出し電圧印加回路は、選択メモリセルに対して読み出し電圧の印加と、逆極性のダミー読み出し電圧の印加の両方を実行できるので、読み出し電圧が印加され、抵抗値が増加或いは減少した可能性のある選択メモリセルの可変抵抗素子に対して、逆極性のダミー読み出し電圧を印加することにより、読み出し電圧印加による抵抗変化を相殺する方向に抵抗を変化させることができ、読み出し電圧の印加回数が増加しても、初期抵抗状態からの累積的な抵抗変化を抑制でき、読み出しマージンの低下を抑制し、更には、記憶データの消失或いは読み出し不能状態に至るまでの読み出し回数を大幅に改善することが可能となる。
例えば、図6に示す可変抵抗素子への電圧パルス印加に伴う抵抗変化の測定した実験結果によれば、初期状態が高抵抗状態において、正極性の電圧パルス(電圧振幅2V、パルス幅100ns)だけを連続して印加した場合と、正極性と負極性の電圧パルス(電圧振幅2V、パルス幅100ns)を交互に印加した場合を比較すると、明らかに、正極性と負極性の電圧パルス(前者が読み出し電圧印加で、後者がダミー読み出し電圧印加に相当)の場合の抵抗変化が大幅に抑制されていることが確認でき、上述の効果が裏付けられる。
特に、1選択期間内に読み出し電圧とダミー読み出し電圧の一方を他方に前後させて両方印加することで、特定のメモリセルに読み出し電圧が印加される場合には、必ず逆極性のダミー読み出し電圧を印加することになるので、上記読み出し動作に伴う抵抗変化(読み出しディスターブ現象)を確実に抑制することができる。
また、本発明に係る不揮発性半導体記憶装置は、前記選択メモリセルの前記可変抵抗素子に対する前記ダミー読み出し電圧の印加期間が、前記読み出し電圧の印加期間より短く、前記ダミー読み出し電圧の印加時に前記選択メモリセルの前記可変抵抗素子を流れる電流が、前記読み出し電圧の印加時に流れる電流より大きくなる構成とするのも好ましい。
当該構成によって、ダミー読み出し電圧の印加電圧を大きく、印加期間を短く調整することにより、読み出し電圧とダミー読み出し電圧のトータルでの印加期間を短くして、読み出し動作に伴う可変抵抗素子の抵抗変化を同様に抑制することができ、ダミー読み出し電圧の印加による読み出しサイクル時間が長くなるのを抑制できる。
ここで、メモリセルが1R型メモリセルで、メモリセルアレイが、行方向に延伸する複数の行選択線と列方向に延伸する複数の列選択線を備え、同一行の前記メモリセルの夫々が、前記可変抵抗素子の一端側を同じ前記行選択線に接続し、同一列の前記メモリセルの夫々が、前記可変抵抗素子の他端側を同じ前記列選択線に接続して構成される場合、また、メモリセルが1T1R型メモリセルで、メモリセルアレイが、行方向に延伸する複数の行選択線と列方向に延伸する複数の列選択線を備え、同一行の前記メモリセルの夫々が、前記選択トランジスタのゲートを同じ前記行選択線に接続し、同一列の前記メモリセルの夫々が、前記直列回路の一方端を同じ前記列選択線に接続し、前記メモリセルの夫々が前記直列回路の他方端をソース線に接続して構成される場合の、何れの場合であっても、上記特徴の本発明による効果は十分に発揮される。
また、不揮発性半導体記憶装置における本発明に係る読み出し方法は、電気抵抗の変化により情報を記憶する可変抵抗素子を備えてなるメモリセルに対する前記情報の読み出し方法であって、前記可変抵抗素子が、電気的パルス印加により前記電気抵抗の抵抗値が可逆的に変化する金属酸化物であり、読み出し対象の前記メモリセルの前記可変抵抗素子に所定の読み出し電圧を印加して、前記可変抵抗素子に流れる電流の大小を判定する第1処理と、前記第1処理で前記読み出し電圧が印加される前記メモリセルの前記可変抵抗素子に前記読み出し電圧とは逆極性のダミー読み出し電圧を印加する第2処理を行うことを特徴とする。更に、本発明に係る読み出し方法は、前記第1処理で前記読み出し電圧が印加される前記メモリセルが選択されている期間内に、前記第1処理と前記第2処理を時間的に相前後して実行することを特徴とする。
上記特徴の読み出し方法によれば、第1処理で読み出し電圧が印加され、抵抗値が増加或いは減少した可能性のあるメモリセルの可変抵抗素子に対して、第2処理で逆極性のダミー読み出し電圧を印加することにより、読み出し電圧印加による抵抗変化を相殺する方向に抵抗を変化させることができる。この結果、第1処理での読み出し電圧の印加回数が増加しても、初期抵抗状態からの累積的な抵抗変化を抑制でき、読み出しマージンの低下を抑制し、更には、記憶データの消失或いは読み出し不能状態に至るまでの読み出し回数を大幅に改善することが可能となる。
以下、本発明に係る不揮発性半導体記憶装置(以下、夫々を適宜「本発明装置」と称す。)の実施の形態を、図面に基づいて説明する。
本実施形態では、不揮発性半導体記憶装置のメモリセルアレイを構成するメモリセルは、電気抵抗の変化により情報を記憶する可変抵抗素子を備えて形成されるが、その可変抵抗素子の一例として、PCMO膜の上下にPt電極を配した3層構造のRRAM素子を想定して説明する。尚、可変抵抗素子としては、電気的パルス印加(電圧印加、または、電流印加)によって抵抗変化が生じる素子であれば、如何なる可変抵抗素子でも、本発明を適用することが可能である。可変抵抗素子の材料が、PCMO膜以外の金属酸化物であっても、電気的パルス印加によって抵抗変化が生じるものであれば、本発明を適用することが可能である。また、可変抵抗素子の材料が、遷移金属酸化物で、電気パルス印加によって抵抗変化が生じるものであれば、本発明を適用することが可能である。
本願発明者らは、ペロブスカイト型金属酸化物の一種である、PCMO膜(Pr1−xCaMnO)と、その上部と下部にPt電極を設けた可変抵抗素子を形成し、可変抵抗素子に、一定方向に電流を流す同極性の電圧パルスを連続して印加すると、パルスの印加回数が増えるに従って、可変抵抗素子の抵抗が変化することを見出した。尚、当該可変抵抗素子のPCMO膜は、500℃でスパッタリング法を用いて成膜した。
図6に示すように、可変抵抗素子の上部電極に正極性のパルス(パルス幅100ns)を印加し続けると、初期状態、即ち、パルス未印加の状態で高抵抗状態にあった可変抵抗素子の抵抗値は、パルス印加の回数が増えるに従って低下した。初期状態の高抵抗状態は、書き込み電圧Vpp=4V、パルス幅3μsの書き込み電圧パルスを下部電極に印加して形成した。
書き込み電圧パルスと同極性の負極性のパルス(パルス幅100ns)を印加し続けると、パルス印加の回数が増えるに従って、抵抗値は上昇した。また、印加する電圧パルスの電圧振幅が大きいほど、即ち、可変抵抗素子を流れる電流が大きいほど、抵抗変化の程度は大きくなること、また、抵抗が増加する方向に変化するか、或いは、抵抗が減少する方向に変化するかは、電流を流す方向、つまり、印加する電圧パルスの極性に依存していることが明らかとなった。
本願発明者らは、可変抵抗素子の抵抗変化の方向が、電圧パルス印加による可変抵抗素子を流れる電流の方向に依存することに着目して、読み出し動作の際に、読み出し時とは異なる方向に電流を流す電圧パルスを印加することによって、抵抗変化を相殺する方法を考案し、異なる方向に電流を流す電圧パルスを、可変抵抗素子に交互に連続して印加することを試みた。図6は、初期状態が高抵抗状態にある可変抵抗素子に、連続した電圧パルスを印加する際に、逆方向に電流を流す逆極性パルスを組み合わせて印加した場合について、抵抗変化の様子を調べた典型的な例である。同極性の電圧パルスを連続して印加した場合に比べて、極性が異なる電圧パルスを組み合わせて交互に印加した場合に、抵抗変化が小さくなることが検証された。このことから、可変抵抗素子を含んだメモリセルの記憶データを読み出す際に、読み出し時に流れる電流とは逆方向に流れる電流を強制的に流すことによって、読み出し時の電圧パルス印加による抵抗変化を抑制、最小化することが可能であり、読み出し回数を増加させることが可能となることを明らかにした。
メモリセルの可変抵抗素子に読み出し電圧パルスを印加することによって、メモリセルの可変抵抗素子の抵抗が変化するのを低減するためには、読み出し電圧パルスを印加する前に、逆方向に電流が流れるような逆極性のダミー読み出し電圧パルスを印加する方法がある。
電圧パルスの振幅が大きくなると可変抵抗素子の抵抗変化が大きくなることから、読み出し電圧パルスの印加前に印加するダミー読み出し電圧パルスを調整することによって、抵抗変化を最小化することができ、読み出しマージンの低下によって読み出し不能に陥るまでの正しくメモリセルを読み出すことのできる読み出し回数を増加することが可能となる。
また、印加するダミー読み出し電圧パルスのパルス幅が短いと、抵抗変化が小さくなることから、大きな振幅のダミー読み出し電圧パルスを用いれば、短時間のダミー読み出し電圧パルスの印加で、読み出し電圧パルスによる抵抗変化を相殺することができ、実効的な読み出し時間を短縮することができるので、好ましい。尚、大きな振幅のダミー読み出し電圧パルスを印加する場合であっても、短時間のパルス幅ではなく、読み出し電圧パルスと同程度のパルス幅で印加してもよい。
メモリセルの可変抵抗素子に読み出し電圧パルスを印加することによって、メモリセルの可変抵抗素子の抵抗が変化するのを低減する別の方法として、読み出し電圧パルスを印加した後に、逆方向に電流が流れるような逆極性のダミー読み出し電圧パルスを印加する方法がある。
電圧パルスの振幅が大きくなると可変抵抗素子の抵抗変化が大きくなることから、読み出し電圧パルスの印加後に印加するダミー読み出し電圧パルスを調整することによって、抵抗変化を最小化することができ、読み出しマージンの低下によって読み出し不能に陥るまでの正しくメモリセルを読み出すことのできる読み出し回数を増加することが可能となる。
また、印加するダミー読み出し電圧パルスのパルス幅が短いと、抵抗変化が小さくなることから、大きな振幅のダミー読み出し電圧パルスを用いれば、短時間のダミー読み出し電圧パルスの印加で、読み出し電圧パルスによる抵抗変化を相殺することができ、実効的な読み出し時間を短縮することができるので、好ましい。
次に、以上の可変抵抗素子に対する新知見に基づいて、読み出し動作に伴う可変抵抗素子の抵抗変化を抑制可能な本発明装置について説明する。先ず、メモリセルが可変抵抗素子だけで構成される1R型メモリセルの場合における本発明装置ついて説明する。
〈第1実施形態〉
図8に、本発明装置の一構成例を示す。尚、図8において、従来の不揮発性半導体記憶装置と共通する部分については、共通の符号を付して説明する。図8に示すように、本発明装置は、1R型メモリセル(図示せず)をマトリクス状に配列したメモリセルアレイ15の周辺に、ビット線デコーダ16、ワード線デコーダ17、電圧スイッチ回路22a、読み出し回路23、及び、制御回路20aを備えて構成される。基本的には、図5に示す1R型メモリセルのメモリセルアレイを備えた従来の不揮発性半導体記憶装置の構成と同じである。図5の従来の不揮発性半導体記憶装置との相違点は、電圧スイッチ回路22aからメモリセルアレイ15に印加される電圧とそのタイミング動作、及び、電圧スイッチ回路22aの動作を制御する制御回路20aの動作である。
また、メモリセルアレイ15の構成も、図3に示す従来の不揮発性半導体記憶装置のメモリセルアレイ15の構成と同じである。具体的には、メモリセルアレイ15は列方向に延伸するビット線(列選択線に相当)m本(BL1〜BLm)と行方向に延伸するワード線(行選択線に相当)n本(WL1〜WLn)の交点にメモリセル2がm×n個配置した構成となっている。各メモリセル14は、ワード線に可変抵抗素子3の上部電極が接続され、ビット線に可変抵抗素子3の下部電極が接続している。尚、ワード線に可変抵抗素子3の下部電極が接続され、ビット線に可変抵抗素子3の上部電極が接続されて、可変抵抗素子3の上部電極と下部電極の関係が反転しても構わない。
ビット線デコーダ16とワード線デコーダ17は、アドレス線18から制御回路20aに入力されたアドレス入力に対応したメモリセルアレイ15の中から読み出し対象のメモリセルを選択する。ワード線デコーダ17は、アドレス線18に入力された信号に対応するメモリセルアレイ15のワード線を選択し、ビット線デコーダ16は、アドレス線18に入力されたアドレス信号に対応するメモリセルアレイ15のビット線を選択する。本実施形態では、ワード線デコーダ17が、メモリセルアレイ15の中からメモリセルを行単位で選択するメモリセル選択回路として機能する。制御回路20aは、メモリセルアレイ15の書き込み、消去、読み出しの各動作における制御を行う。制御回路20aは、アドレス線18から入力されたアドレス信号、データ線19から入力されたデータ入力(書き込み時)、制御信号線21から入力された制御入力信号に基づいて、ワード線デコーダ17、ビット線デコーダ16、電圧スイッチ回路22、メモリセルアレイ15の読み出し、書き込み、及び、消去動作を制御する。図5に示す例では、制御回路20aは、図示しないが一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。
電圧スイッチ回路22aは、メモリセルアレイ15の読み出し、書き込み、消去時に必要なワード線、ビット線及びソース線の各電圧を動作モードに応じて切り替え、メモリセルアレイ15に供給する。特に、読み出しモードでは、電圧スイッチ回路22aは、ワード線デコーダ17により選択された1行の選択メモリセルに接続するビット線とワード線に所定の読み出し電圧を印加する読み出し電圧印加回路として機能する。本実施形態では、ワード線デコーダ17で選択された1本の選択ワード線に接続するメモリセルが選択メモリセルとして、所定の読み出し電圧が印加される。図中、Vccは本発明装置の電源電圧、Vssは接地電圧、Vppは書き込みまたは消去用の電圧、V1とV2は読み出し電圧とダミー読み出し電圧の生成に使用される電圧である。
読み出し回路23は、選択メモリセルに接続するビット線を流れる読み出し電流の内、ビット線デコーダ16で選択された選択ビット線を流れる読み出し電流を電圧変換して、1行の選択メモリセルの内の選択ビット線に接続する読み出し対象のメモリセルの記憶データの状態を判定し、その結果を制御回路20aに転送し、データ線19へ出力する。
次に、読み出し動作時における電圧スイッチ回路22aからメモリセルアレイ15の各ビット線、各ワード線への電圧パルスの印加手順の実施例について説明する。
〈実施例1〉
先ず、データの読み出し動作のために選択メモリセルに読み出し電圧を印加し、その後に、選択メモリセルの抵抗変化を抑制するためのダミー読み出し電圧を印加する場合の第1の実施例について、図9及び図10を参照して説明する。
図9及び図10に、本発明装置のメモリセルアレイ15におけるデータ読み出し動作時の各部への電圧印加手順の一例を示す。
先ず、選択メモリセルのデータを読み出す際には、選択メモリセルに接続する選択ワード線を接地電位Vssに維持し、読み出し期間Trの間、他の非選択ワード線と全てのビット線には、全て、読み出し電圧V1を印加する。読み出し期間Trの間、選択ワード線と選択ビット線の間に、読み出し電圧V1の電圧差が生じるので、選択メモリセルの可変抵抗素子にその電気抵抗、つまり、記憶状態に応じた読み出し電流が流れ、選択メモリセルに記憶されたデータを読み出すことができる。この時、選択メモリセルの内、非選択ビット線に接続する読み出し対象外のメモリセルにも、同様に読み出し電圧V1が印加されている。
次に、読み出し期間Trの経過後、選択ワード線に読み出し電圧V1と同極性で電圧値が2倍の電圧V2(V2=2×V1)を印加し、他の非選択ワード線と全てのビット線には、継続して読み出し電圧V1を印加する。この結果、選択ワード線に接続する全ての選択メモリセルに、読み出し電圧V1と逆極性で同電圧|V2−V1|(=|V1|)のダミー読み出し電圧が印加される。読み出し期間Trと同時間の再生期間Tdの間、ダミー読み出し電圧の印加状態を維持する。選択ワード線を切り替えて別の選択メモリセルを読み出す場合に、上記動作を同様に順次繰り返す。この結果、各選択メモリセルに対して、読み出し電圧V1と、その逆極性で同電圧のダミー読み出し電圧が時間的に相前後して対になって印加されるので、各選択メモリセルの読み出し動作に伴う可変抵抗素子の抵抗変化を抑制できる。尚、読み出し期間Trの間に、選択するビット線を順次切り替えて、複数のメモリセルを連続して読み出すようにしても構わない。
本実施例の印加方法が有効であることを、実験データに基づいて説明する。図6は、初期状態が高抵抗状態にある可変抵抗素子に、連続した電圧パルスを印加する際に、逆方向に電流を流す逆極性パルスを組み合わせて印加した場合について、その抵抗変化の様子を調べた結果である。図6より、初期状態が高抵抗状態において、正極性の読み出し電圧パルス(電圧振幅2V、パルス幅100ns)だけを連続して印加した場合と、正極性の読み出し電圧パルスと負極性のダミー読み出し電圧パルス(電圧振幅2V、パルス幅100ns)を交互に印加した場合を比較すると、明らかに、正極性と負極性の両電圧パルス印加の場合の抵抗変化が大幅に抑制されていることが確認でき、上述の印加方法が有効であることが裏付けられる。
〈実施例2〉
次に、データの読み出し動作のために選択メモリセルに読み出し電圧を印加し、その後に、選択メモリセルの抵抗変化を抑制するためのダミー読み出し電圧を印加する場合の第2の実施例について、図9及び図11を参照して説明する。この場合、図8に示す本発明装置の電圧スイッチ回路22aには、電圧V1の2倍より大きい電圧値の電圧V2が供給される。
図9及び図11に、本発明装置のメモリセルアレイ15におけるデータ読み出し動作時の各部への電圧印加手順の一例を示す。
先ず、選択メモリセルのデータを読み出す際には、選択メモリセルに接続する選択ワード線を接地電位Vssに維持し、読み出し期間Trの間、他の非選択ワード線と全てのビット線には、全て、読み出し電圧V1を印加する。読み出し期間Trの間、選択ワード線と選択ビット線の間に、読み出し電圧V1の電圧差が生じるので、選択メモリセルの可変抵抗素子にその電気抵抗、つまり、記憶状態に応じた読み出し電流が流れ、選択メモリセルに記憶されたデータを読み出すことができる。この時、選択メモリセルの内、非選択ビット線に接続する読み出し対象外のメモリセルにも、同様に読み出し電圧V1が印加されている。
次に、読み出し期間Trの経過後、選択ワード線に読み出し電圧V1と同極性で電圧値が2倍より大きい電圧V2(V2>2×V1)を印加し、他の非選択ワード線と全てのビット線には、継続して読み出し電圧V1を印加する。この結果、選択ワード線に接続する全ての選択メモリセルに、読み出し電圧V1と逆極性で高電圧|V2−V1|(>|V1|)のダミー読み出し電圧が印加される。但し、ダミー読み出し電圧|V2−V1|が過大であると、データの書き込み或いは消去動作になってしまうので、書き込み或いは消去電圧の下限値より低電圧に設定する。読み出し期間Trより短い再生期間Tdの間、ダミー読み出し電圧の印加状態を維持する。ダミー読み出し電圧|V2−V1|が、読み出し電圧|V1|より大きいため、再生期間Tdが読み出し期間Trより短くても、読み出し電圧V1の印加による可変抵抗素子の抵抗変化を逆方向に戻して一連の動作による抵抗変化を抑制できる。選択ワード線を切り替えて別の選択メモリセルを読み出す場合に、上記動作を同様に順次繰り返す。この結果、各選択メモリセルに対して、読み出し電圧V1と、その逆極性で高電圧のダミー読み出し電圧が時間的に相前後して対になって印加されるので、各選択メモリセルの読み出し動作に伴う可変抵抗素子の抵抗変化を抑制できる。尚、読み出し期間Trの間に、選択するビット線を順次切り替えて、複数のメモリセルを連続して読み出すようにしても構わない。
本実施例の印加方法が有効であることを、実験データに基づいて説明する。図12は、初期状態が高抵抗状態にある可変抵抗素子に、連続した電圧パルスを印加する際に、逆方向に電流を流す逆極性パルスを組み合わせて印加した場合について、逆極性パルスの電圧振幅とパルス幅を変化させて、その抵抗変化の様子を調べた結果である。尚、図12に示す抵抗値の測定条件は、下部電極に基準となる接地電圧を与え、上部電極に0.5Vを印加したときの電流値から算出した。また、図12の横軸は、電圧パルスの相対印加回数を対数表示している。図12より、逆極性パルスのパルス幅を短くしても、電圧振幅を大きくすることで、逆極性パルスの電圧振幅とパルス幅が読み出し電圧パルスと同じ場合と同様の抵抗変化の抑制効果のあることが分かる。例えば、図12より、初期状態が高抵抗状態において、正極性の読み出し電圧パルス(電圧振幅2V、パルス幅100ns)だけを連続して印加した場合に対して、正極性の読み出し電圧パルスと負極性のダミー読み出し電圧パルス(電圧振幅2V、パルス幅100ns)を交互に印加した場合と、正極性の読み出し電圧パルス(電圧振幅2V、パルス幅100ns)と負極性のダミー読み出し電圧パルス(電圧振幅3V、パルス幅50ns)を交互に印加した場合を比較すると、何れの正極性と負極性の電圧パルス印加も、同程度の抵抗変化の抑制効果が確認できた。従って、本実施例の印加方法が有効であることが、図12の実験データより裏付けられる。
更に、本実施例では、再生期間Tdが読み出し期間Trより短くできることから、読み出し期間Trと再生期間Tdの合計時間で規定される、同じメモリセルアレイ内での読み出しサイクル時間を短くできる。尚、再生期間Tdは読み出し期間Trより短くできるが、読み出し期間Trと同じであっても構わない。
〈実施例3〉
次に、データの読み出し動作のために選択メモリセルに読み出し電圧を印加し、その後に、選択メモリセルの抵抗変化を抑制するためのダミー読み出し電圧を印加する場合の第3の実施例について、図13〜図15を参照して説明する。
図14及び図15に、本発明装置のメモリセルアレイ15におけるデータ読み出し動作時の各部への電圧印加手順の一例を示す。図13に示す本発明装置の電圧スイッチ回路22bには、上記実施例1及び2で使用した電圧V2は供給されない。図13に示す本発明装置と図5の従来の不揮発性半導体記憶装置との相違点は、電圧スイッチ回路22bからメモリセルアレイ15に印加される電圧とそのタイミング動作、及び、電圧スイッチ回路22bの動作を制御する制御回路20bの動作である。当該相違点は、図13中に図示できないので、以下において説明する。
先ず、選択メモリセルのデータを読み出す際には、選択メモリセルに接続する選択ワード線を接地電位Vssに維持し、読み出し期間Trの間、他の非選択ワード線と全てのビット線には、全て、読み出し電圧V1を印加する。読み出し期間Trの間、選択ワード線と選択ビット線の間に、読み出し電圧V1の電圧差が生じるので、選択メモリセルの可変抵抗素子にその電気抵抗、つまり、記憶状態に応じた読み出し電流が流れ、選択メモリセルに記憶されたデータを読み出すことができる。この時、選択メモリセルの内、非選択ビット線に接続する読み出し対象外のメモリセルにも、同様に読み出し電圧V1が印加されている。
次に、読み出し期間Trの経過後、選択ワード線に読み出し電圧V1を印加し、他の非選択ワード線と全てのビット線を接地電位Vssにする。この結果、選択ワード線に接続する全ての選択メモリセルに、読み出し電圧V1と逆極性で同電圧|V1|のダミー読み出し電圧が印加される。読み出し期間Trと同時間の再生期間Tdの間、ダミー読み出し電圧の印加状態を維持する。選択ワード線を切り替えて別の選択メモリセルを読み出す場合に、上記動作を同様に順次繰り返す。この結果、各選択メモリセルに対して、読み出し電圧V1と、その逆極性で同電圧のダミー読み出し電圧が時間的に相前後して対になって印加されるので、各選択メモリセルの読み出し動作に伴う可変抵抗素子の抵抗変化を抑制できる。尚、読み出し期間Trの間に、選択するビット線を順次切り替えて、複数のメモリセルを連続して読み出すようにしても構わない。
〈実施例4〉
次に、データの読み出し動作のために選択メモリセルに読み出し電圧を印加し、その後に、選択メモリセルの抵抗変化を抑制するためのダミー読み出し電圧を印加する場合の第4の実施例について、図16〜図18を参照して説明する。この場合、図16に示す本発明装置の電圧スイッチ回路22cには、上記実施例1及び2で使用した電圧V2に代えて、電圧V1より大きい電圧値の電圧V3が供給される。
図17及び図18に、本発明装置のメモリセルアレイ15におけるデータ読み出し動作時の各部への電圧印加手順の一例を示す。図16に示す本発明装置と図5の従来の不揮発性半導体記憶装置との相違点は、電圧スイッチ回路22cからメモリセルアレイ15に印加される電圧とそのタイミング動作、及び、電圧スイッチ回路22cの動作を制御する制御回路20cの動作である。
先ず、選択メモリセルのデータを読み出す際には、選択メモリセルに接続する選択ワード線を接地電位Vssに維持し、読み出し期間Trの間、他の非選択ワード線と全てのビット線には、全て、読み出し電圧V1を印加する。読み出し期間Trの間、選択ワード線と選択ビット線の間に、読み出し電圧V1の電圧差が生じるので、選択メモリセルの可変抵抗素子にその電気抵抗、つまり、記憶状態に応じた読み出し電流が流れ、選択メモリセルに記憶されたデータを読み出すことができる。この時、選択メモリセルの内、非選択ビット線に接続する読み出し対象外のメモリセルにも、同様に読み出し電圧V1が印加されている。
次に、読み出し期間Trの経過後、選択ワード線に電圧V3を印加し、他の非選択ワード線と全てのビット線を接地電位Vssにする。この結果、選択ワード線に接続する全ての選択メモリセルに、読み出し電圧V1と逆極性で高電圧|V3|(>|V1|)のダミー読み出し電圧が印加される。但し、ダミー読み出し電圧|V3|が過大であると、データの書き込み或いは消去動作になってしまうので、書き込み或いは消去電圧の下限値より低電圧に設定する。読み出し期間Trと同じか、或いは、より短い再生期間Tdの間、ダミー読み出し電圧の印加状態を維持する。ダミー読み出し電圧|V3|が、読み出し電圧|V1|より大きいため、再生期間Tdが読み出し期間Trより短くても、読み出し電圧V1の印加による可変抵抗素子の抵抗変化を逆方向に戻して一連の動作による抵抗変化を抑制できる。選択ワード線を切り替えて別の選択メモリセルを読み出す場合に、上記動作を同様に順次繰り返す。この結果、各選択メモリセルに対して、読み出し電圧V1と、その逆極性で高電圧のダミー読み出し電圧が時間的に相前後して対になって印加されるので、各選択メモリセルの読み出し動作に伴う可変抵抗素子の抵抗変化を抑制できる。尚、読み出し期間Trの間に、選択するビット線を順次切り替えて、複数のメモリセルを連続して読み出すようにしても構わない。
〈第2実施形態〉
図19に、本発明装置の第2実施形態におけるブロック構成例を示す。尚、図19において、図8、図13、及び、図16に示す第1実施形態と共通する部分については、共通の符号を付して説明する。図19に示すように、本発明装置は、1R型メモリセル(図示せず)をマトリクス状に配列したメモリセルアレイ15の周辺に、ビット線デコーダ16、ワード線デコーダ17、電圧スイッチ回路22d、読み出し回路23、制御回路20d、及び、遅延回路24を備えて構成される。図13に示す第1実施形態の本発明装置に遅延回路24を追加した構成となっている。遅延回路24を除く各部の機能は、第1実施形態と同様であるので、重複する説明は割愛する。
第2実施形態では、電圧スイッチ回路22dからメモリセルアレイ15に印加される電圧とそのタイミングが、制御回路20dと遅延回路24によって制御される。また、データの読み出し動作のために選択メモリセルに読み出し電圧が印加される前に、選択メモリセルの抵抗変化を抑制するためのダミー読み出し電圧を印加するように制御される。以下、本発明装置のメモリセルアレイ15におけるデータ読み出し動作時の各部への電圧印加手順の一例を、図20と図21を参照して説明する。
図20は、複数アドレスに対するデータ読み出し動作時の各部への電圧印加手順の一例を示すフローチャートである。また、図21は、メモリセルアレイ15の各ビット線、各ワード線への電圧印加タイミングを示すタイミング波形図である。
先ず、アドレス線18を介して先頭アドレスが入力される(#1)。次に、読み出し対象メモリセルがあるメモリセルアレイの全てのビット線とワード線を接地電位Vssにする(#2)。図20中、Vswl、Vnwl、及び、Vblは、夫々、選択ワード線の電圧レベル、非選択ワード線の電圧レベル、及び、ビット線の電圧レベルを示している。
次に、非選択ワード線とビット線の電圧レベルを接地電位Vssに維持したまま、選択ワード線に電圧振幅V1の第1パルスを印加する(#3)。第1パルスのパルス幅は、再生期間Tdと後述するプリチャージ期間Tpの合計時間となるように遅延回路24で調整される。遅延回路24により、第1パルスより再生期間Tdに等しい遅延時間だけ遅れて立ち上がり、第1パルスより読み出し期間Trに等しい遅延時間だけ遅れて立ち下がる同じ電圧振幅V1の第2パルスを、非選択ワード線と全てのビット線に印加する(#4)。第2パルスのパルス幅は、プリチャージ期間Tpと読み出し期間Trの合計時間となるように遅延回路24で調整される。第1パルスの印加(#3)から第2パルスの印加(#4)までの再生期間Tdに、後に発生する読み出し動作で選択メモリセルに生じる抵抗変化を緩和させるためのダミー読み出し電圧の印加が予め実行される。尚、プリチャージ期間Tpの間(#4から#5まで)は、全てのビット線とワード線は、全て電圧V1が印加され同電位となり、全てのメモリセルに掛かる電位差は0Vである。
次に、プリチャージ期間Tpの経過後、非選択ワード線とビット線への第2パルスの印加を維持したまま、選択ワード線への第1パルスの印加を停止する(#5)。その後、読み出し期間Trの経過後、非選択ワード線とビット線への第2パルスの印加を停止し、非選択ワード線とビット線を接地電位Vssにする(#6)。読み出し期間Trの間(#5から#6まで)、選択ワード線と選択ビット線の間に、読み出し電圧V1の電圧差が生じるので、選択メモリセルの可変抵抗素子にその電気抵抗、つまり、記憶状態に応じた読み出し電流が流れ、選択メモリセルに記憶されたデータを読み出すことができる。具体的には、選択ワード線に接続する選択メモリセルの全てに読み出し電流が流れるが、その内のビット線デコーダ16で選択された選択ビット線を流れる読み出し電流を電圧変換して、読み出し対象のメモリセルの記憶データの状態を判定し、その結果を制御回路20dに転送し、データ線19へ出力する。以上、#3〜#6の処理を各アドレスに対して順次実行することで、複数のアドレス入力に対して選択される全てのメモリセルに対して、読み出し電圧(V1)の印加と、読み出し電圧と逆極性で同電圧のダミー読み出し電圧(−V1)の印加が1対となって実行されるため、各選択メモリセルの読み出し動作に伴う可変抵抗素子の抵抗変化を抑制できる。
尚、アドレス入力に基づいて選択メモリセルを次の選択メモリセルに切り替えるまでの1選択期間内に、選択メモリセルに掛かる電気ストレスを電圧値と時間の積で表すと、V1×(Tr−Td)となり、電気ストレスを少なくするためには、読み出し期間Trと再生期間Tdが等しくなるように、遅延回路24の第1パルスと第2パルス間の遅延時間を調整するのが好ましい。また、遅延回路24の第1パルスと第2パルス間の遅延時間及びパルス幅によって、各選択メモリセルへのアクセス時間が規定されるので、所望のアクセスタイムに応じた設定を行うのが好ましい。
図22に、本実施形態の遅延回路24の回路構成例を示す。図22に示すように、遅延回路24の一例は、遅延時間の異なる2系統のインバータ列で構成されている。入力には、第1パルスと第2パルスの基となる基準パルスが入力され、夫々異なる遅延時間で、出力1から第2パルスが、出力2から第1パルスが出力される。尚、第1パルスと第2パルスの生成回路は、図22のインバータ列だけで構成される回路に限定されるものではなく、適宜、NANDゲートやNORゲート等の論理ゲートを組み合わせて構成しても構わない。
〈第3実施形態〉
次に、本発明装置の第3実施形態について説明する。図23に、本発明装置の第3実施形態におけるブロック構成例を示す。尚、図23において、従来の不揮発性半導体記憶装置と共通する部分については、共通の符号を付して説明する。第3実施形態では、1T/1R型メモリセル(図示せず)をマトリクス状に配列したメモリセルアレイ1の周辺に、ビット線デコーダ5、ソース線デコーダ6、ワード線デコーダ7、電圧スイッチ回路12a、読み出し回路13、及び、制御回路10aを備えて構成される。アドレス線8から制御回路10aに入力された、アドレス入力に対応したメモリセルアレイ1内の特定のメモリセルが、ビット線デコーダ5、ソース線デコーダ6、及び、ワード線デコーダ7によって選択され、データの書き込み、消去、読み出しの各動作が実行され、選択されたメモリセルにデータが記憶され、且つ、読み出される。外部装置(図示せず)との間のデータの入出力は、データ線9を介して行われる。基本的には、図2に示す1T/1R型メモリセルのメモリセルアレイを備えた従来の不揮発性半導体記憶装置の構成と同じである。図2の従来の不揮発性半導体記憶装置との相違点は、電圧スイッチ回路12aからメモリセルアレイ1に印加される電圧とそのタイミング動作、及び、電圧スイッチ回路12aの動作を制御する制御回路10aの動作である。
また、メモリセルアレイ1の構成も、図1に示す従来の不揮発性半導体記憶装置のメモリセルアレイ1の構成と同じである。具体的には、メモリセルアレイ1は列方向に延伸するビット線m本(BL1〜BLm)と行方向に延伸するワード線n本(WL1〜WLn)の交点にメモリセル2がm×n個配置した構成となっている。また、ソース線がn本(SL1〜SLn)で、ワード線と平行に配置される構成となっている。各メモリセルは、可変抵抗素子3の上部電極と選択トランジスタ4のドレイン電極が接続され、ビット線に可変抵抗素子3の下部電極が接続され、ワード線に選択トランジスタ4のゲート電極が接続し、ソース線に選択トランジスタ4のソース電極が接続している。尚、可変抵抗素子3の下部電極と選択トランジスタ4のドレイン電極が接続され、ビット線に可変抵抗素子3の上部電極が接続されて、可変抵抗素子3の上部電極と下部電極の関係が反転しても構わない。
ワード線デコーダ7は、アドレス線8に入力された信号に対応するメモリセルアレイ1のワード線を選択し、ビット線デコーダ5は、アドレス線8に入力されたアドレス信号に対応するメモリセルアレイ1のビット線を選択し、更に、ソース線デコーダ6は、アドレス線8に入力されたアドレス信号に対応するメモリセルアレイ1のソース線を選択する。ビット線デコーダ5、ソース線デコーダ6、及び、ワード線デコーダ7は、アドレス線8から制御回路10aに入力されたアドレス入力に対応したメモリセルアレイ1内の少なくとも1つのメモリセルをメモリセル単位で選択するメモリセル選択回路として機能する。
制御回路10aは、メモリセルアレイ1の書き込み、消去、読み出しの各動作における制御を行う。制御回路10aは、アドレス線8から入力されたアドレス信号、データ線9から入力されたデータ入力(書き込み時)、制御信号線11から入力された制御入力信号に基づいて、ワード線デコーダ7、ビット線デコーダ5、ソース線デコーダ6、電圧スイッチ回路12a、メモリセルアレイ1の読み出し、書き込み、及び、消去動作を制御する。図23に示す例では、制御回路10は、図示しないが一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。
電圧スイッチ回路12aは、メモリセルアレイ1の読み出し、書き込み、消去時に必要なワード線、ビット線及びソース線の各電圧を動作モードに応じて切り替え、メモリセルアレイ1に供給する。特に、読み出しモードでは、電圧スイッチ回路12aは、ビット線デコーダ5、ソース線デコーダ6、及び、ワード線デコーダ7を介して、選択されたメモリセルに接続するビット線とワード線とソース線に所定の読み出し電圧を印加する読み出し電圧印加回路として機能する。ここで、Vccは不揮発性半導体記憶装置の電源電圧、Vssは接地電圧、Vppは書き込みまたは消去用の電圧、V1は読み出し電圧である。また、データの読み出しは、メモリセルアレイ1からビット線デコーダ5、読み出し回路13を介して実行される。読み出し回路13は、データの状態を判定し、その結果を制御回路10aに転送し、データ線9へ出力する。
次に、読み出し動作時における電圧スイッチ回路12aからメモリセルアレイ1の各ビット線、各ワード線,各ソース線への電圧パルスの印加手順の実施例について説明する。尚、1T/1R型メモリセルの場合、メモリセル内に選択トランジスタが含まれ、読み出し対象の選択メモリセルの可変抵抗素子だけに読み出し電圧を印加することが可能であり、読み出し電圧を印加する選択メモリセルだけを読み出し対象メモリセルとすることができるため、読み出し動作に伴う可変抵抗素子の抵抗変化は読み出し対象メモリセルだけに限定されるため、当該抵抗変化を緩和するためのダミー読み出し電圧の印加も、読み出し対象メモリセルだけに限定することができる。
先ず、データの読み出し動作のために選択メモリセルに読み出し電圧を印加する前に、選択メモリセルの抵抗変化を抑制するためのダミー読み出し電圧を印加する場合について、図24を参照して説明する。
先ず、全てのワード線、ビット線、ソース線が接地電位Vssの状態から、選択メモリセルに接続する選択ワード線の電位を電源電圧Vccまで増加させて、選択ワード線に接続する1行のメモリセルの選択トランジスタをオンさせる。同時に、同じ行のメモリセルに接続する選択ソース線と非選択ビット線に電圧V1を印加する。選択ビット線の電位は接地電位Vssのままであるので、選択ビット線と選択ソース線に繋がる選択メモリセル(読み出し対象メモリセル)の可変抵抗素子には、ビット線側にVss(=0V)、ソース線側にV1が夫々印加され、ソース線側を基準電位とした場合、可変抵抗素子には−V1のダミー読み出し電圧が印加される。当該ダミー読み出し電圧の印加を再生期間Tdの間維持し、次に、選択ビット線に電圧V1を印加するとともに、選択ソース線と非選択ビット線の電位を接地電位Vssに戻す。この結果、選択ビット線と選択ソース線に繋がる選択メモリセル(=読み出し対象メモリセル)の可変抵抗素子には、ビット線側に電圧V1、ソース線側にVss(=0V)が夫々印加され、ソース線側を基準電位とした場合、可変抵抗素子には電圧V1の読み出し電圧が印加される。当該読み出し電圧の印加を読み出し期間Trの間維持し、選択メモリセルの可変抵抗素子にその電気抵抗、つまり、記憶状態に応じた読み出し電流が、オン状態の選択トランジスタを介して選択ビット線上を流れ、読み出し回路13によって選択メモリセルに記憶されたデータを読み出すことができる。読み出し期間Trの経過後、選択ワード線と選択ビット線の電位は接地電位Vssに戻す。尚、本実施形態では、選択メモリセルと読み出し対象メモリセルが一致している。
以上の処理手順によれば、選択ワード線に電源電圧Vccが印加され、選択メモリセルの選択トランジスタがオンしている期間に、ダミー読み出し電圧−V1の印加と読み出し電圧V1の印加が時間的に相前後して対になって発生するため、選択メモリセルの読み出し動作に伴う可変抵抗素子の抵抗変化を抑制できる。
ここで、再生期間Tdは、読み出し期間Trと同じでも良いが、再生期間Td中に選択ソース線と非選択ビット線に印加する電圧V1を、読み出し期間Tr中に選択ビット線に印加する電圧V1より高電圧にすることで、短縮することができる。
次に、データの読み出し動作のために選択メモリセルに読み出し電圧を印加した後に、選択メモリセルの抵抗変化を抑制するためのダミー読み出し電圧を印加する場合について、図25を参照して説明する。
先ず、全てのワード線、ビット線、ソース線が接地電位Vssの状態から、選択メモリセルに接続する選択ワード線の電位を電源電圧Vccまで増加させて、選択ワード線に接続する1行のメモリセルの選択トランジスタをオンさせる。同時に、選択ビット線に電圧V1を印加する。この結果、選択ビット線と選択ソース線に繋がる選択メモリセル(=読み出し対象メモリセル)の可変抵抗素子には、ビット線側に電圧V1、ソース線側にVss(=0V)が夫々印加され、ソース線側を基準電位とした場合、可変抵抗素子には電圧V1の読み出し電圧が印加される。当該読み出し電圧の印加を読み出し期間Trの間維持し、選択メモリセルの可変抵抗素子にその電気抵抗、つまり、記憶状態に応じた読み出し電流が、オン状態の選択トランジスタを介して選択ビット線上を流れ、読み出し回路13によって選択メモリセルに記憶されたデータを読み出すことができる。読み出し期間Trの経過後、選択ビット線の電位を接地電位Vssに戻すとともに、選択ワード線と同じ行の選択ソース線と非選択ビット線に電圧V1を印加する。選択ビット線の電位は接地電位Vssであるので、選択ビット線と選択ソース線に繋がる選択メモリセル(読み出し対象メモリセル)の可変抵抗素子には、ビット線側にVss(=0V)、ソース線側にV1が夫々印加され、ソース線側を基準電位とした場合、可変抵抗素子には−V1のダミー読み出し電圧が印加される。当該ダミー読み出し電圧の印加を再生期間Tdの間維持し、再生期間Tdの経過後、選択ワード線と選択ソース線と非選択ビット線の電位を接地電位Vssに戻す。
以上の処理手順によれば、選択ワード線に電源電圧Vccが印加され、選択メモリセルの選択トランジスタがオンしている期間に、読み出し電圧V1の印加とダミー読み出し電圧−V1の印加が時間的に相前後して対になって発生するため、選択メモリセルの読み出し動作に伴う可変抵抗素子の抵抗変化を抑制できる。
ここで、再生期間Tdは、読み出し期間Trと同じでも良いが、再生期間Td中に選択ソース線と非選択ビット線に印加する電圧V1を、読み出し期間Tr中に選択ビット線に印加する電圧V1より高電圧にすることで、短縮することができる。
次に、本発明装置の別実施形態について説明する。
〈1〉上記各実施形態において、メモリセル構造として、1R型メモリセルと1T/1R型メモリセルの2つの場合につき、夫々のメモリセルアレイ構成を例示して説明したが、メモリセル構造は、1R型メモリセルと1T/1R型メモリセル以外であっても、選択メモリセルの可変抵抗素子を流れる電流方向が正負逆転できる構造であれば、如何なる構造であっても構わない。また、1T/1R型メモリセルの選択トランジスタは、N型MOSFETに限らず、P型MOSFETであっても構わない。
〈2〉上記第3実施形態において、1T/1R型メモリセルのメモリセルアレイ構成として、図2に示すような行方向に延伸するソース線を各行に設ける構成を例示したが、1T/1R型メモリセルのメモリセルアレイ構成は、上記実施形態の構成に限定されるものではない。例えば、列方向にビット線と平行に延伸するソース線であっても構わない。かかる場合には、図24及び図25で説明した電圧印加手順とは異なる電圧印加方法となり、例えば、非選択ビット線の電位は、非選択ソース線と同電位(例えば、接地電位Vss)に維持すればよい。更には、ソース線は、メモリセルアレイ単位で共通にしても構わない。
〈3〉上記第1及び第2実施形態では、ワード線を1本選択して、当該選択ワード線に接続する選択メモリセルを流れる読み出し電流を、ビット線側で選択して、読み出す場合を想定したが、ワード線とビット線の関係を反転させて、ビット線を1本選択して、当該選択ビット線に接続する選択メモリセルを流れる読み出し電流を、ワード線側で選択して、読み出す方式であっても構わない。この場合、読み出し回路23は、ワード線デコーダ17側に接続する。
〈4〉上記第3実施形態において、読み出し期間Tr中の選択メモリセルを流れる読み出し電流は、ビット線側からソース線側へ流れる場合を想定したが、読み出し期間Tr中の選択メモリセルを流れる読み出し電流を、ソース線側からビット線側へ流れる場合に変更し、再生期間Td中に選択メモリセルを流れる電流を、ビット線側からソース線側として、各ビット線、各ソース線に印加する電圧設定を変更しても構わない。この場合、必要に応じて、読み出し回路13をソース線デコーダ6側に接続するようにしても構わない。
〈5〉上記各実施形態において、各ワード線、各ビット線、各ソース線(第3実施形態のみ)に一定電圧振幅の電圧パルスを印加する場合を説明したが、印加する電圧パルスの電圧振幅は必ずしも一定に制御されなくても構わない。例えば、パルス制御を電圧制御ではなく電流制御によっても構わない。
〈6〉上記各実施形態において、図8、図13、図16、図19、或いは、図23に示す電圧スイッチ回路22a,22b,22c,22d,12aは、書き込み、消去、読み出しの各動作の電圧を1つの回路ブロックで発生する形態を示しているが、上記各動作用の電圧を個別に発生する回路を夫々備えても構わない。更に、読み出し動作時の読み出し電圧印加回路は、各デコーダ内に設けても構わない。
本発明に係る不揮発性半導体記憶装置は、電気抵抗の変化により情報を記憶する可変抵抗素子を備えてなるメモリセルを行方向及び列方向に夫々複数配列してなるメモリセルアレイを有する半導体記憶装置に利用でき、特に、メモリセルアレイの読み出し動作に伴う記憶データの劣化の防止に有用である。
可変抵抗素子と選択トランジスタを備えた1T/1R型メモリセルのメモリセルアレイの一構成例を模式的に示す回路図 1T/1R型メモリセルのメモリセルアレイを備えた従来の不揮発性半導体記憶装置の一構成例を示すブロック図 可変抵抗素子だけで構成される1R型メモリセルのメモリセルアレイの一構成例を模式的に示す回路図 1R型メモリセルで構成されたメモリセルアレイにおけるデータ読み出し動作時の各ワード線、各ビット線への電圧印加手順の従来例を示すタイミング図 1R型メモリセルのメモリセルアレイを備えた従来の不揮発性半導体記憶装置の一構成例を示すブロック図 初期状態が高抵抗状態にある可変抵抗素子に対する電圧パルス印加と抵抗変化の関係を示す特性図 初期状態が低抵抗状態にある可変抵抗素子に対する電圧パルス印加と抵抗変化の関係を示す特性図 1R型メモリセルのメモリセルアレイを備えた本発明に係る不揮発性半導体記憶装置の一構成例を示すブロック図 本発明に係る不揮発性半導体記憶装置における1R型メモリセルのメモリセルアレイの一構成例と電圧印加手順の一例を模式的に示す回路図 本発明に係る不揮発性半導体記憶装置の1R型メモリセルで構成されたメモリセルアレイにおけるデータ読み出し動作時の各ワード線、各ビット線への電圧印加手順の一例を示すタイミング図 本発明に係る不揮発性半導体記憶装置の1R型メモリセルで構成されたメモリセルアレイにおけるデータ読み出し動作時の各ワード線、各ビット線への電圧印加手順の他の一例を示すタイミング図 初期状態が高抵抗状態にある可変抵抗素子に対する電圧パルス印加と抵抗変化の関係を示す他の特性図 1R型メモリセルのメモリセルアレイを備えた本発明に係る不揮発性半導体記憶装置の他の構成例を示すブロック図 本発明に係る不揮発性半導体記憶装置における1R型メモリセルのメモリセルアレイの一構成例と電圧印加手順の他の一例を模式的に示す回路図 本発明に係る不揮発性半導体記憶装置の1R型メモリセルで構成されたメモリセルアレイにおけるデータ読み出し動作時の各ワード線、各ビット線への電圧印加手順の他の一例を示すタイミング図 1R型メモリセルのメモリセルアレイを備えた本発明に係る不揮発性半導体記憶装置の他の構成例を示すブロック図 本発明に係る不揮発性半導体記憶装置における1R型メモリセルのメモリセルアレイの一構成例と電圧印加手順の他の一例を模式的に示す回路図 本発明に係る不揮発性半導体記憶装置の1R型メモリセルで構成されたメモリセルアレイにおけるデータ読み出し動作時の各ワード線、各ビット線への電圧印加手順の他の一例を示すタイミング図 1R型メモリセルのメモリセルアレイを備えた本発明に係る不揮発性半導体記憶装置の他の構成例を示すブロック図 本発明に係る不揮発性半導体記憶装置の1R型メモリセルで構成されたメモリセルアレイにおけるデータ読み出し動作時の各ワード線、各ビット線への電圧印加手順の他の一例を示すフローチャート 本発明に係る不揮発性半導体記憶装置の1R型メモリセルで構成されたメモリセルアレイにおけるデータ読み出し動作時の各ワード線、各ビット線への電圧印加手順の他の一例を示すタイミング図 本発明に係る不揮発性半導体記憶装置の一実施形態における遅延回路の一構成例を示す回路図 1T/1R型メモリセルのメモリセルアレイを備えた本発明に係る不揮発性半導体記憶装置の一構成例を示すブロック図 本発明に係る不揮発性半導体記憶装置の1T/1R型メモリセルで構成されたメモリセルアレイにおけるデータ読み出し動作時の各ワード線、各ビット線、各ソースへの電圧印加手順の一例を示すタイミング図 本発明に係る不揮発性半導体記憶装置の1T/1R型メモリセルで構成されたメモリセルアレイにおけるデータ読み出し動作時の各ワード線、各ビット線、各ソースへの電圧印加手順の他の一例を示すタイミング図
符号の説明
1、15: メモリセルアレイ
2、14: メモリセル
3: 可変抵抗素子
4: 選択トランジスタ
5、16: ビット線デコーダ
6: ソース線デコーダ
7、17: ワード線デコーダ
8、18: アドレス線
9、19: データ線
10、10a、20、20a〜20d: 制御回路
11、21: 制御信号線
12、12a、22、22a〜22d: 電圧スイッチ回路
13、23: 読み出し回路
24: 遅延回路
BL1〜BLm: ビット線(列選択線)
WL1〜WLn: ワード線(行選択線)
SL1〜SLn: ソース線
Vcc: 電源電圧
Vss: 接地電圧
Vpp: 書き込みまたは消去用の電圧
V1、V2、V3:読み出し電圧
Tr: 読み出し期間
Td: 再生期間

Claims (23)

  1. 電気抵抗の変化により情報を記憶する可変抵抗素子を備えてなるメモリセルを行方向及び列方向に夫々複数配列してなるメモリセルアレイを有する不揮発性半導体記憶装置であって、
    前記可変抵抗素子が、電気的パルス印加により前記電気抵抗の抵抗値が可逆的に変化する金属酸化物であり、
    前記メモリセルアレイの中から前記メモリセルを行単位、列単位、または、メモリセル単位で選択するメモリセル選択回路と、
    前記メモリセル選択回路により選択された選択メモリセルの前記可変抵抗素子に読み出し電圧を印加する読み出し電圧印加回路と、
    前記選択メモリセルの内の読み出し対象の前記メモリセルに対し当該可変抵抗素子の抵抗値に応じて流れる読み出し電流の大小を検知して、前記読み出し対象メモリセルに記憶されている情報を読み出す読み出し回路と、を備え、
    前記読み出し電圧印加回路は、前記読み出し電圧とは逆極性のダミー読み出し電圧を前記選択メモリセルの前記可変抵抗素子に印加することを特徴とする不揮発性半導体記憶装置。
  2. 前記メモリセル選択回路が、前記選択メモリセルの選択を他の選択メモリセルに切り替えるまでの1選択期間内に、前記読み出し電圧印加回路は、同じ前記選択メモリセルに対して、前記読み出し電圧と前記ダミー読み出し電圧の両方を印加することを特徴とする請求項1に記載の不揮発性半導体記憶装置。
  3. 前記メモリセル選択回路が、前記選択メモリセルの選択を他の選択メモリセルに切り替えるまでの1選択期間内に、前記読み出し電圧印加回路は、同じ前記選択メモリセルに対して、前記読み出し電圧を印加した後に、前記ダミー読み出し電圧を印加することを特徴とする請求項1に記載の不揮発性半導体記憶装置。
  4. 前記メモリセル選択回路が、前記選択メモリセルの選択を他の選択メモリセルに切り替えるまでの1選択期間内に、前記読み出し電圧印加回路は、同じ前記選択メモリセルに対して、前記読み出し電圧を印加する前に、前記ダミー読み出し電圧を印加することを特徴とする請求項1に記載の不揮発性半導体記憶装置。
  5. 前記可変抵抗素子が、ペロブスカイト型金属酸化物であることを特徴とする請求項1〜4の何れか1項に記載の不揮発性半導体記憶装置。
  6. 前記可変抵抗素子の材料である金属酸化物が、遷移金属酸化物であることを特徴とする請求項1〜4の何れか1項に記載の不揮発性半導体記憶装置。
  7. 前記可変抵抗素子の材料である金属酸化物が、Pr、Mnを含むことを特徴とする請求項1〜4の何れか1項に記載の不揮発性半導体記憶装置。
  8. 前記選択メモリセルの前記可変抵抗素子に対する前記ダミー読み出し電圧の印加期間が、前記読み出し電圧の印加期間より短く、
    前記ダミー読み出し電圧の印加時に前記選択メモリセルの前記可変抵抗素子を流れる電流が、前記読み出し電圧の印加時に流れる電流より大きいことを特徴とする請求項1〜の何れか1項に記載の不揮発性半導体記憶装置。
  9. 前記メモリセルアレイが、行方向に延伸する複数の行選択線と列方向に延伸する複数の列選択線を備え、同一行の前記メモリセルの夫々が、前記可変抵抗素子の一端側を同じ前記行選択線に接続し、同一列の前記メモリセルの夫々が、前記可変抵抗素子の他端側を同じ前記列選択線に接続して構成され、
    前記メモリセル選択回路は、前記メモリセルアレイの中から1列または1行の前記メモリセルを選択すること特徴とする請求項1〜の何れか1項に記載する不揮発性半導体記憶装置。
  10. 前記読み出し電圧印加回路は、前記メモリセル選択回路が選択した1列または1行に対応する1本の前記列選択線または前記行選択線に対して第1電圧を印加し、前記メモリセル選択回路が選択した1列または1行以外の列及び行に対応する前記列選択線及び前記行選択線に対して第2電圧を印加することにより、前記メモリセル選択回路が選択した1列または1行の選択メモリセルの前記可変抵抗素子に前記読み出し電圧を印加し、
    前記読み出し電圧印加回路は、前記メモリセル選択回路が選択した1列または1行に対応する1本の前記列選択線または前記行選択線に対して第3電圧を印加し、前記メモリセル選択回路が選択した1列または1行以外の列及び行に対応する前記列選択線及び前記行選択線に対して前記第2電圧を印加することにより、前記メモリセル選択回路が選択した1列または1行の選択メモリセルの前記可変抵抗素子に前記ダミー読み出し電圧を印加し、
    前記第2電圧が、前記第1電圧と前記第3電圧の間の電圧値であり、前記第1電圧と前記第2電圧の電圧差の絶対値と、前記第3電圧と前記第2電圧の電圧差の絶対値が等しいことを特徴とする請求項に記載の不揮発性半導体記憶装置。
  11. 前記読み出し電圧印加回路は、前記メモリセル選択回路が選択した1列または1行に対応する1本の前記列選択線または前記行選択線に対して第1電圧を印加し、前記メモリセル選択回路が選択した1列または1行以外の列及び行に対応する前記列選択線及び前記行選択線に対して第2電圧を印加することにより、前記メモリセル選択回路が選択した1列または1行の選択メモリセルの前記可変抵抗素子に前記読み出し電圧を印加し、
    前記読み出し電圧印加回路は、前記メモリセル選択回路が選択した1列または1行に対応する1本の前記列選択線または前記行選択線に対して第3電圧を印加し、前記メモリセル選択回路が選択した1列または1行以外の列及び行に対応する前記列選択線及び前記行選択線に対して前記第2電圧を印加することにより、前記メモリセル選択回路が選択した1列または1行の選択メモリセルの前記可変抵抗素子に前記ダミー読み出し電圧を印加し、
    前記第2電圧が、前記第1電圧と前記第3電圧の間の電圧値であり、前記第1電圧と前記第2電圧の電圧差の絶対値が、前記第3電圧と前記第2電圧の電圧差の絶対値より小さく、前記読み出し電圧の印加期間が、前記ダミー読み出し電圧の印加期間より長いことを特徴とする請求項に記載の不揮発性半導体記憶装置。
  12. 前記読み出し電圧印加回路は、前記メモリセル選択回路が選択した1列または1行に対応する1本の前記列選択線または前記行選択線に対して第1電圧を印加し、前記メモリセル選択回路が選択した1列または1行以外の列及び行に対応する前記列選択線及び前記行選択線に対して第2電圧を印加することにより、前記メモリセル選択回路が選択した1列または1行の選択メモリセルの前記可変抵抗素子に前記読み出し電圧を印加し、
    前記読み出し電圧印加回路は、前記メモリセル選択回路が選択した1列または1行に対応する1本の前記列選択線または前記行選択線に対して前記第2電圧を印加し、前記メモリセル選択回路が選択した1列または1行以外の列及び行に対応する前記列選択線及び前記行選択線に対して前記第1電圧を印加することにより、前記メモリセル選択回路が選択した1列または1行の選択メモリセルの前記可変抵抗素子に前記ダミー読み出し電圧を印加することを特徴とする請求項に記載の不揮発性半導体記憶装置。
  13. 前記読み出し電圧印加回路は、前記メモリセル選択回路が選択した1列または1行に対応する1本の前記列選択線または前記行選択線に対して第1電圧を印加し、前記メモリセル選択回路が選択した1列または1行以外の列及び行に対応する前記列選択線及び前記行選択線に対して第2電圧を印加することにより、前記メモリセル選択回路が選択した1列または1行の選択メモリセルの前記可変抵抗素子に前記読み出し電圧を印加し、
    前記読み出し電圧印加回路は、前記メモリセル選択回路が選択した1列または1行に対応する1本の前記列選択線または前記行選択線に対して前記第2電圧と同極性の第4電圧を印加し、前記メモリセル選択回路が選択した1列または1行以外の列及び行に対応する前記列選択線及び前記行選択線に対して前記第1電圧を印加することにより、前記メモリセル選択回路が選択した1列または1行の選択メモリセルの前記可変抵抗素子に前記ダミー読み出し電圧を印加し、
    前記第1電圧と前記第4電圧の電圧差の絶対値が、前記第1電圧と前記第2電圧の電圧差の絶対値より大きく、前記読み出し電圧の印加期間が、前記ダミー読み出し電圧の印加期間より長いことを特徴とする請求項に記載の不揮発性半導体記憶装置。
  14. 前記メモリセル選択回路が、前記選択メモリセルの選択を他の前記メモリセルに切り替えるまでの1選択期間内に、前記読み出し電圧の印加期間と、前記ダミー読み出し電圧の印加期間が存在し、前記両印加期間の間に、全ての前記列選択線と全ての前記行選択線が同電位となるプリチャージ期間が存在することを特徴とする請求項13の何れか1項に記載の不揮発性半導体記憶装置。
  15. 前記メモリセル選択回路が、前記選択メモリセルの選択を他の前記メモリセルに切り替えるまでの1選択期間内に、前記読み出し電圧印加回路は、全ての前記列選択線と全ての前記行選択線に第2電圧を印加した状態から、前記メモリセル選択回路が選択した1列または1行に対応する1本の前記列選択線または前記行選択線に対して第1電圧を印加し、第1遅延時間の経過後、前記メモリセル選択回路が選択した1列または1行以外の列及び行に対応する前記列選択線及び前記行選択線に対して前記第1電圧を印加して、全ての前記列選択線と全ての前記行選択線に前記第1電圧を印加したプリチャージ期間経過後、前記メモリセル選択回路が選択した1列または1行に対応する1本の前記列選択線または前記行選択線に対して前記第2電圧を印加し、第2遅延時間の経過後、前記メモリセル選択回路が選択した1列または1行以外の列及び行に対応する前記列選択線及び前記行選択線に対して前記第2電圧を印加し、
    前記第1遅延時間と前記第2遅延時間の各経過期間中の一方が、前記読み出し電圧の印加期間であり、他方が、前記ダミー読み出し電圧の印加期間であることを特徴とする請求項に記載の不揮発性半導体記憶装置。
  16. 前記読み出し電圧の印加期間と前記プリチャージ期間の合計期間を規定する第1パルスと、前記ダミー読み出し電圧の印加期間と前記プリチャージ期間の合計期間を規定する第2パルスの一方が、他方の時間遅延によって生成されることを特徴とする請求項14または15に記載の不揮発性半導体記憶装置。
  17. 前記メモリセルが、前記可変抵抗素子と選択トランジスタの直列回路を備えて構成され、
    前記メモリセルアレイが、行方向に延伸する複数の行選択線と列方向に延伸する複数の列選択線を備え、同一行の前記メモリセルの夫々が、前記選択トランジスタのゲートを同じ前記行選択線に接続し、同一列の前記メモリセルの夫々が、前記直列回路の一方端を同じ前記列選択線に接続し、前記メモリセルの夫々が前記直列回路の他方端をソース線に接続して構成され、
    前記メモリセル選択回路は、前記メモリセルアレイの中から同一行の前記メモリセルを少なくとも1つ選択し、
    前記読み出し電圧印加回路は、前記メモリセル選択回路が選択した選択メモリセルに接続する前記行選択線に前記選択トランジスタが導通する電圧を印加し、前記選択メモリセルに接続する前記列選択線と前記ソース線の間に、前記読み出し電圧と前記ダミー読み出し電圧を各別に印加すること特徴とする請求項1〜の何れか1項に記載する不揮発性半導体記憶装置。
  18. 電気抵抗の変化により情報を記憶する可変抵抗素子を備えてなるメモリセルに対する前記情報の読み出し方法であって、
    前記可変抵抗素子が、電気的パルス印加により前記電気抵抗の抵抗値が可逆的に変化する金属酸化物であり、
    読み出し対象の前記メモリセルの前記可変抵抗素子に所定の読み出し電圧を印加して、前記可変抵抗素子に流れる電流の大小を判定する第1処理と、
    前記第1処理で前記読み出し電圧が印加される前記メモリセルの前記可変抵抗素子に前記読み出し電圧とは逆極性のダミー読み出し電圧を印加する第2処理を行うことを特徴とする読み出し方法。
  19. 前記第1処理で前記読み出し電圧が印加される前記メモリセルが選択されている期間内に、前記第1処理と前記第2処理を時間的に相前後して実行することを特徴とする請求項1に記載の読み出し方法。
  20. 前記可変抵抗素子が、ペロブスカイト型金属酸化物であることを特徴とする請求項1または19に記載の読み出し方法。
  21. 前記可変抵抗素子の材料である金属酸化物が、遷移金属酸化物であることを特徴とする請求項18または19に記載の読み出し方法。
  22. 前記可変抵抗素子の材料である金属酸化物が、Pr、Mnを含むことを特徴とする請求項18または19に記載の読み出し方法。
  23. 電気抵抗の変化により情報を記憶する可変抵抗素子を備えてなるメモリセルに対する前記情報の読み出し装置であって、
    前記可変抵抗素子が、電気的パルス印加により前記電気抵抗の抵抗値が可逆的に変化する金属酸化物であり、
    読み出し対象の前記メモリセルの前記可変抵抗素子に所定の読み出し電圧を印加して、前記可変抵抗素子に流れる電流の大小を判定する判定回路と、
    前記判定回路による処理で前記読み出し電圧が印加される前記メモリセルの前記可変抵抗素子に前記読み出し電圧とは逆極性のダミー読み出し電圧を印加するダミー読み出し電圧印加回路とを備えたことを特徴とする読み出し装置。
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