JP4546842B2 - 不揮発性半導体記憶装置及びその制御方法 - Google Patents

Description

本発明は、電気的ストレスによる電気抵抗の変化により情報を記憶する可変抵抗素子を備えてなるメモリセルを行方向及び列方向に夫々複数配列してなるメモリセルアレイを備えた不揮発性半導体記憶装置及びその制御方法に関し、より具体的には、メモリセルの書き込み状態或いは消去状態のバラツキを抑制する技術に関する。

近年の無線ネットワークインフラの急速な発展により、ＰＤＡや携帯電話等のモバイル機器を用いてインターネットにアクセスして、何時でも何処でも情報が入手できるようになっている。このようなユビキタスシステムでは、コンピュータプログラムの格納用やデータを保存するストレージ用のメモリとして、不揮発性メモリの性能が、システム性能に大きな影響を与えると考えられる。

不揮発性半導体メモリには、フラッシュメモリやＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）が既に実用化されているが、これらは高速性、書き換え耐性、消費電力等の点に関して相互にトレードオフの関係を有しており、全ての要求仕様を満たす理想的な不揮発性半導体メモリを追求した研究開発が行われている。そのため、不揮発性半導体メモリの高性能化を目指し、シリコン以外の材料を使用したＭＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ）、やＰＲＡＭ（Ｐｈａｓｅ ｃｈａｎｇｅ ＲＡＭ）等の不揮発性半導体メモリが数多く提案されている。

これらの既存技術に対して、米国ヒューストン大のＳｈａｎｇｑｕｉｎｇ ＬｉｕやＡｌｅｘ Ｉｇｎａｔｉｅｖ等によって、超巨大磁気抵抗効果で知られるペロブスカイト型結晶構造を有する材料に電気的パルスを印加することによって可逆的に電気抵抗を変化させる方法が下記の特許文献１及び非特許文献１に開示されている。これらの文献によると、ペロブスカイト型材料の抵抗値が磁場の印加なしで室温において数桁に亘る抵抗変化が現れるという極めて画期的な現象である。この現象を不揮発性半導体メモリに用いたものがＲＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ ＲＡＭ）であり、ＭＲＡＭと異なり抵抗変化に磁場を一切必要としないので、消費電力が極めて少なく、微細化、高集積化も容易であり、また、抵抗変化のダイナミックレンジがＭＲＡＭに比べて格段に広いため、多値記憶の可能性を有している。

ＲＲＡＭの実デバイスとしての基本構造は極めて単純で、基板表面に対して垂直方向に下部電極、ペロブスカイト型酸化物、上部電極の順に積層された構造となっている。尚、特許文献１に例示する素子構造では、下部電極材料はランタン・アルミニウム酸化物ＬａＡｌＯ_３（ＬＡＯ）の単結晶基板上に堆積されたイットリウム・バリウム・銅酸化物ＹＢａ_２Ｃｕ_３Ｏ_７（ＹＢＣＯ）膜、ペロブスカイト型金属酸化物は結晶性プラセオジウム・カルシウム・マンガン酸化物Ｐｒ_１−ｘＣａ_ｘＭｎＯ_３（ＰＣＭＯ）膜、上部電極材料はスパッタリングで堆積されたＡｇ膜で、夫々形成されている。この記憶素子の動作は、上部及び下部電極間に印加する電圧を５１ボルトとして正、負に印加することで抵抗値を可逆的に変化させることができることが報告されている。この可逆的な抵抗変化動作（以下、『スイッチング動作』と称す）における抵抗値の差を読み出すことによって新規不揮発性メモリの実現が可能であることを意味する。

上記ＰＣＭＯ膜等で構成される可変抵抗素子を備え、可変抵抗素子の電気抵抗の変化により情報を記憶するメモリセルを、行方向及び列方向に夫々複数、マトリクス状に配列してメモリセルアレイを形成して、該メモリセルアレイの周辺に、メモリセルアレイの各メモリセルに対するデータの書き込み、消去、及び、読み出しを制御する回路を配置して、不揮発性半導体記憶装置を構成することができる。

当該可変抵抗素子を備えたメモリセルの構成として、各メモリセルが、可変抵抗素子と選択トランジスタが直列に接続された直列回路で構成される場合、また、可変抵抗素子だけで構成される場合等がある。前者の構成によるメモリセルを１Ｔ／１Ｒ型メモリセルと称し、後者の構成によるメモリセルを１Ｒ型メモリセルと称す。

１Ｔ／１Ｒ型メモリセルによりメモリセルアレイを形成して、大容量の不揮発性半導体記憶装置を構成した場合の構成例を、図面を用いて説明する。

図２２は、１Ｔ／１Ｒ型メモリセルのメモリセルアレイの一構成例を模式的に示したものであり、本出願人による特許出願（特願２００３−１６８２２３）に同様のメモリセルアレイ構成を提案している。このメモリセルアレイ構成において、メモリセルアレイ５０１は列方向に延伸するビット線ｍ本（ＢＬ１〜ＢＬｍ）と行方向に延伸するワード線ｎ本（ＷＬ１〜ＷＬｎ）の交点にメモリセル２がｍ×ｎ個配置した構成となっている。また、ソース線がｎ本（ＳＬ１〜ＳＬｎ）で、ワード線と平行に配置される構成となっている。各メモリセルは、可変抵抗素子３の上部電極と選択トランジスタ４のドレイン電極が接続され、ビット線に可変抵抗素子３の下部電極が接続され、ワード線に選択トランジスタ４のゲート電極が接続し、ソース線に選択トランジスタ４のソース電極が接続している。尚、可変抵抗素子３の下部電極と選択トランジスタ４のドレイン電極が接続され、ビット線に可変抵抗素子３の上部電極が接続されて、可変抵抗素子３の上部電極と下部電極の関係が反転しても構わない。

このように、メモリセル２を選択トランジスタ４と可変抵抗素子３の直列回路で構成することにより、ワード線の電位によって選択されたメモリセル２の選択トランジスタ４がオン状態となり、更に、ビット線の電位によって選択されたメモリセル２の可変抵抗素子３にのみ選択的に書き込み或いは消去電圧が印加され、可変抵抗素子３の抵抗値を変化可能にする構成となっている。

図２３に、１Ｔ／１Ｒ型メモリセルのメモリセルアレイ５０１を備えた不揮発性半導体記憶装置の一構成例を示す。アドレス線５０２から制御回路５０６に入力された、アドレス入力に対応したメモリセルアレイ５０１内の特定のメモリセルが、ビット線デコーダ５０５、ソース線デコーダ５１０、及び、ワード線デコーダ５０４によって選択され、データの書き込み、消去、読み出しの各動作が実行され、選択されたメモリセルにデータが記憶され、且つ、読み出される。外部装置（図示せず）との間のデータの入出力は、データ線５０３を介して行われる。

ワード線デコーダ５０４は、アドレス線５０２に入力された信号に対応するメモリセルアレイ５０１のワード線を選択し、ビット線デコーダ５０５は、アドレス線５０２に入力されたアドレス信号に対応するメモリセルアレイ５０１のビット線を選択し、更に、ソース線デコーダ５１０は、アドレス線５０２に入力されたアドレス信号に対応するメモリセルアレイ５０１のソース線を選択する。制御回路５０６は、メモリセルアレイ５０１の書き込み、消去、読み出しの各動作における制御を行う。制御回路５０６は、アドレス線５０２から入力されたアドレス信号、データ線５０３から入力されたデータ入力（書き込み時）、制御信号線５０９から入力された制御入力信号に基づいて、ワード線デコーダ５０４、ビット線デコーダ５０５、ソース線デコーダ５１０、電圧スイッチ回路５０８、メモリセルアレイ５０１の読み出し、書き込み、及び、消去動作を制御する。図２３に示す例では、制御回路５０６は、図示しないが一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。

電圧スイッチ回路５０８は、メモリセルアレイ５０１の読み出し、書き込み、消去時に必要なワード線、ビット線及びソース線の各電圧を動作モードに応じて切り替え、メモリセルアレイ５０１に供給する。ここで、Ｖｃｃは不揮発性半導体記憶装置の電源電圧、Ｖｓｓは接地電圧、Ｖｗｒｔ、Ｖｒｓｔは書き込み及び消去用の電圧、Ｖｒは読み出し電圧である。また、データの読み出しは、メモリセルアレイ５０１からビット線デコーダ５０５、読み出し回路５０７を介して実行される。読み出し回路５０７は、データの状態を判定し、その結果を制御回路５０６に転送し、データ線５０３へ出力する。

次に、１Ｒ型メモリセルによりメモリセルアレイを形成して、大容量の不揮発性半導体記憶装置を構成した場合の構成例を、図面を用いて説明する。図２４に示すように、メモリセル１は、選択トランジスタと可変抵抗素子の直列回路で構成せずに、可変抵抗素子３の単体で構成し、当該１Ｒ型メモリセル１をマトリクス状に配列してメモリセルアレイ６０１を構成しており、例えば、下記の特許文献２に開示されているものと同様である。具体的には、メモリセルアレイ６０１は列方向に延伸するビット線ｍ本（ＢＬ１〜ＢＬｍ）と行方向に延伸するワード線ｎ本（ＷＬ１〜ＷＬｎ）の交点にメモリセル１がｍ×ｎ個配置した構成となっている。各メモリセル１は、ワード線に可変抵抗素子３の上部電極が接続され、ビット線に可変抵抗素子３の下部電極が接続している。尚、ワード線に可変抵抗素子３の下部電極が接続され、ビット線に可変抵抗素子３の上部電極が接続されて、可変抵抗素子３の上部電極と下部電極の関係が反転しても構わない。

１Ｔ／１Ｒ型メモリセル２で構成されたメモリセルアレイ５０１（図２２及び図２３参照）では、データの読み出し、書き込み、消去の対象となるメモリセルを選択する際に、選択ワード線と選択ビット線へ夫々所定の電圧を印加し、選択ワード線と選択ビット線の両方に接続する選択メモリセルに含まれる選択トランジスタだけをオン状態にすることによって、選択メモリセルに含まれる可変抵抗素子だけに読み出し電流を流すことができる。一方、１Ｒ型メモリセル１で構成されたメモリセルアレイ６０１では、データの読み出し対象となるメモリセルを選択する際に、読み出し対象メモリセルと共通のワード線、ビット線に接続する選択メモリセルにも、同様のバイアス電圧が印加されるので、読み出し対象メモリセル以外にも読み出し電流が流れる。行単位または列単位で選択された選択メモリセルを流れる読み出し電流は、列選択或いは行選択によって、読み出し対象メモリセルの読み出し電流として検知される。１Ｒ型メモリセル１で構成されたメモリセルアレイ６０１では、読み出し対象メモリセル以外にも読み出し電流が流れることになるが、メモリセル構造が単純であり、メモリセル面積とメモリセルアレイ面積が小さくなるという利点がある。

図２５に、１Ｒ型メモリセル１のメモリセルアレイ６０１を備えた不揮発性半導体記憶装置の一構成例を示す。アドレス線６０２から制御回路６０６に入力されたアドレス入力に対応したメモリセルアレイ６０１内の特定のメモリセルが、ビット線デコーダ６０５、及び、ワード線デコーダ６０４によって選択され、データの書き込み、消去、読み出しの各動作が実行され、選択されたメモリセルにデータが記憶され、且つ、読み出される。外部装置（図示せず）との間のデータの入出力は、データ線６０３を介して行われる。

ワード線デコーダ６０４は、アドレス線６０２に入力された信号に対応するメモリセルアレイ６０１のワード線を選択し、ビット線デコーダ６０５は、アドレス線６０２に入力されたアドレス信号に対応するメモリセルアレイ６０１のビット線を選択する。制御回路６０６は、メモリセルアレイ６０１の書き込み、消去、読み出しの各動作における制御を行う。制御回路６０６は、アドレス線６０２から入力されたアドレス信号、データ線６０３から入力されたデータ入力（書き込み時）、制御信号線６０９から入力された制御入力信号に基づいて、ワード線デコーダ６０４、ビット線デコーダ６０５、電圧スイッチ回路６０８、メモリセルアレイ６０１の読み出し、書き込み、及び、消去動作を制御する。図２５に示す例では、制御回路６０６は、図示しないが一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。

電圧スイッチ回路６０８は、メモリセルアレイ６０１の読み出し、書き込み、消去時に必要なワード線、ビット線及びソース線の各電圧を動作モードに応じて切り替え、メモリセルアレイ６０１に供給する。ここで、Ｖｃｃは不揮発性半導体記憶装置の電源電圧、Ｖｓｓは接地電圧、Ｖｗｒｔ、Ｖｒｓｔは書き込み及び消去用の電圧、Ｖｒは読み出し電圧である。また、データの読み出しは、メモリセルアレイ６０１からビット線デコーダ６０５、読み出し回路６０７を介して実行される。読み出し回路６０７は、データの状態を判定し、その結果を制御回路６０６に転送し、データ線６０３へ出力する。

１Ｔ／１Ｒ型メモリセルと１Ｒ型メモリセルを構成する可変抵抗素子としては、カルコゲナイド化合物の結晶／アモルファス化の状態変化によって抵抗値を変化させる相変化メモリ素子、トンネル磁気抵抗効果による抵抗変化を用いるＭＲＡＭ素子、導電性ポリマーで抵抗素子が形成されるポリマー強誘電性ＲＡＭ（ＰＦＲＡＭ）のメモリ素子、電気パルス印加によって抵抗変化を起こすＲＲＡＭ素子等がある。

米国特許第６２０４１３９号明細書 特開２００２−８３６９号公報 Ｌｉｕ，Ｓ．Ｑ．他、"Ｅｌｅｃｔｒｉｃ−ｐｕｌｓｅ−ｉｎｄｕｃｅｄ ｒｅｖｅｒｓｉｂｌｅ Ｒｅｓｉｓｔａｎｃｅ ｃｈａｎｇｅ ｅｆｆｅｃｔ ｉｎ ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ ｆｉｌｍｓ"，Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒ， Ｖｏｌ．７６，ｐｐ．２７４９−２７５１，２０００年

メモリセルの構成が１Ｔ／１Ｒ型や１Ｒ型等の構成形態の違いに拘わらず、書き込み状態及び消去状態にある可変抵抗素子の抵抗値が書き込み・消去動作を繰り返す度にばらつくと、書き込み・消去動作に要する電気的パルスの印加時間がばらつき、書き込み時間・消去時間が長くなり、また、各動作時の消費電力が大きくなるという問題が生じる。更に、可変抵抗素子の書き込み状態及び消去状態における各抵抗値に大きなバラツキが生じると、読み出し動作の動作マージンや読み出し速度が低下することになる。つまり、可変抵抗素子の書き込み状態及び消去状態間の抵抗変化比が大きくても、夫々の状態における抵抗値のバラツキが大きいと、書き込み・消去・読み出しの各メモリ動作において記憶装置としての性能の低下を招くことになり、上記バラツキを抑制する必要が生じる。

本発明は上記の問題点に鑑みてなされたものであり、その目的は、電気的ストレスによる電気抵抗の変化により情報を記憶する可変抵抗素子を備えてなるメモリセルを行方向及び列方向に夫々複数配列してなるメモリセルアレイを備えた不揮発性半導体記憶装置において、可変抵抗素子の記憶状態のバラツキを抑制可能で、高性能なメモリ動作を実現する不揮発性半導体記憶装置を提供する点にある。

上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、電気的ストレスによる電気抵抗の変化により情報を記憶する可変抵抗素子を備えてなるメモリセルを行方向及び列方向に夫々複数配列してなるメモリセルアレイと、前記メモリセルアレイの中から少なくとも１つの前記メモリセルを選択するメモリセル選択回路と、前記メモリセル選択回路により選択された選択メモリセルの前記可変抵抗素子に対する情報の書き込み、消去、及び、読み出しの制御を行う制御回路と、前記選択メモリセルに印加する書き込み電圧、消去電圧、及び、読み出し電圧を生成するための複数の電圧を切り替えて前記メモリセルアレイに供給する電圧スイッチ回路と、前記メモリセルから情報の読み出しを行う読み出し回路と、を少なくとも備えてなる不揮発性半導体記憶装置であって、前記可変抵抗素子が、電気的ストレスの積算印加時間の増加に対して抵抗値が単調に変化する領域において、前記抵抗値の時間変化率の絶対値が前記積算印加時間の増加に対して極大値を有し、前記極大値を通過後に所定値以下となる抵抗変化特性を有し、前記制御回路が、前記選択メモリセルに対する情報の書き込み動作において、前記可変抵抗素子の抵抗値が、前記抵抗値の時間変化率の絶対値が前記極大値を通過後に前記所定値以下となる抵抗値範囲に含まれる第１領域内にある場合を書き込み状態として書き込み制御を行うことを第１の特徴とする。

更に、上記第１の特徴の不揮発性半導体記憶装置は、前記制御回路が、前記選択メモリセルに対する情報の消去動作において、前記可変抵抗素子の抵抗値が、前記抵抗値の時間変化率の絶対値が前記極大値を通過後に前記所定値以下となるまでの抵抗値範囲に含まれる第２領域内にある場合を消去状態として消去制御を行うことを特徴とする。

更に、上記第１の特徴の不揮発性半導体記憶装置は、前記読み出し回路が、前記選択メモリセルに対する情報の読み出し動作において、前記可変抵抗素子の抵抗値が、前記抵抗値の時間変化率の絶対値が前記極大値を通過後に前記所定値となる抵抗値またはその近傍値を参照抵抗値として、前記選択メモリセルの前記可変抵抗素子の抵抗値に対応する読み出し電圧または読み出し電流と、前記参照抵抗値に対応する参照電圧または参照電流を比較して、前記選択メモリセルから情報を読み出すことを特徴とする。

上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、電気的ストレスによる電気抵抗の変化により情報を記憶する可変抵抗素子を備えてなるメモリセルを行方向及び列方向に夫々複数配列してなるメモリセルアレイと、前記メモリセルアレイの中から少なくとも１つの前記メモリセルを選択するメモリセル選択回路と、前記メモリセル選択回路により選択された選択メモリセルの前記可変抵抗素子に対する情報の書き込み、消去、及び、読み出しの制御を行う制御回路と、前記選択メモリセルに印加する書き込み電圧、消去電圧、及び、読み出し電圧を生成するための複数の電圧を切り替えて前記メモリセルアレイに供給する電圧スイッチ回路と、前記メモリセルから情報の読み出しを行う読み出し回路と、を少なくとも備えてなる不揮発性半導体記憶装置であって、前記可変抵抗素子が、電気的ストレスの積算印加時間の増加に対して定電圧印加時に流れるメモリセル電流が単調に変化する領域において、前記メモリセル電流の時間変化率の絶対値が前記積算印加時間の増加に対して極大値を有し、前記極大値を通過後に所定値以下となる電流変化特性を有し、前記制御回路が、前記選択メモリセルに対する情報の書き込み動作において、前記可変抵抗素子のメモリセル電流が、前記メモリセル電流の時間変化率の絶対値が前記極大値を通過後に前記所定値以下となるメモリセル電流範囲に含まれる第１領域内にある場合を書き込み状態として書き込み制御を行うことを第２の特徴とする。

更に、上記第２の特徴の不揮発性半導体記憶装置は、前記制御回路が、前記選択メモリセルに対する情報の消去動作において、前記可変抵抗素子のメモリセル電流が、前記メモリセル電流の時間変化率の絶対値が前記極大値を通過後に前記所定値以下となるまでのメモリセル電流範囲に含まれる第２領域内にある場合を消去状態として消去制御を行うことを特徴とする。

更に、上記第２の特徴の不揮発性半導体記憶装置は、前記読み出し回路が、前記選択メモリセルに対する情報の読み出し動作において、前記可変抵抗素子のメモリセル電流が、前記メモリセル電流の時間変化率の絶対値が前記極大値を通過後に前記所定値となるメモリセル電流またはその近傍値を参照電流値として、前記選択メモリセルの前記可変抵抗素子のメモリセル電流に対応する読み出し電流と、前記参照電流値に対応する参照電流を比較して、前記選択メモリセルから情報を読み出すことを特徴とする。

更に、上記第１または第２の特徴の不揮発性半導体記憶装置は、前記可変抵抗素子が、ペロブスカイト型結晶構造を有する可変抵抗材料を用いて形成されていることを特徴とする。

更に、上記第１または第２の特徴の不揮発性半導体記憶装置は、前記可変抵抗素子が、少なくとも２つ以上の金属元素を含み、遷移金属とアルカリ土類金属と希土類金属の３つグループのうち少なくとも２つ以上のグループの金属元素から構成される可変抵抗材料を用いて形成されていることを特徴とする。

更に、上記第１または第２の特徴の不揮発性半導体記憶装置は、前記可変抵抗素子が、Ｐｒ（プラセオジウム）とＬａ（ランタン）の少なくとも何れか一方、Ｃａ（カルシウム）とＳｒ（ストロンチウム）の少なくとも何れか一方、及び、Ｍｎ（マンガン）を含む酸化物として構成される可変抵抗材料を用いて形成されていることを特徴とする。

更に、上記第１または第２の特徴の不揮発性半導体記憶装置は、前記可変抵抗素子が、Ｐｒ_０．７Ｃａ_０．３ＭｎＯ_３またはＰｒ_０．５Ｃａ_０．５ＭｎＯ_３で示される化学構造式を有する可変抵抗材料を用いて形成されていることを特徴とする。

更に、上記第１または第２の特徴の不揮発性半導体記憶装置は、前記メモリセルが、前記可変抵抗素子のみで構成されていることを特徴とする。

更に、上記第１または第２の特徴の不揮発性半導体記憶装置は、前記メモリセルが、前記可変抵抗素子とスイッチング素子の直列回路で構成されていることを特徴とする。

上記目的を達成するための本発明に係る不揮発性半導体記憶装置の制御方法は、上記何れかの特徴の不揮発性半導体記憶装置の制御方法であって、前記メモリセル選択回路により選択された選択メモリセルに対する書き込み処理が、前記選択メモリセルの記憶状態を読み出す第１ステップと、前記第１ステップで読み出した記憶状態が前記書き込み状態であるか否かにより書き込み動作を行うか否かを判定する第２ステップと、前記記憶状態が前記書き込み状態でない場合に、書き込み用の第１書き込み電圧を前記選択メモリセルの前記可変抵抗素子の両端に印加して書き込み動作を行う第３ステップと、を有することを第１の特徴とする。

更に、上記第１の特徴の不揮発性半導体記憶装置の制御方法は、前記メモリセル選択回路により選択された選択メモリセルに対する書き込み処理が、前記第１ステップと前記第２ステップと前記第３ステップに加えて、前記選択メモリセルの書き込み動作後の記憶状態を読み出して、前記記憶状態が前記書き込み状態であるかを判断する第４ステップと、前記記憶状態が前記書き込み状態である場合は書き込み終了とし、前記記憶状態が前記書き込み状態でない場合、再度書き込み用の第２書き込み電圧を前記選択メモリセルの前記可変抵抗素子の両端に印加して書き込み動作を行う第５ステップと、を有し、前記記憶状態が前記書き込み状態になるまで前記第４ステップと前記第５ステップを繰り返すことを特徴とする。

更に、上記第１の特徴の不揮発性半導体記憶装置の制御方法は、前記メモリセル選択回路により選択された選択メモリセルに対する消去処理が、前記選択メモリセルの記憶状態を読み出す第１ステップと、前記第１ステップで読み出した記憶状態が前記消去状態であるか否かにより消去動作を行うか否かを判断する第２ステップと、前記記憶状態が前記消去状態でない場合に、消去用の第１消去電圧を前記選択メモリセルの前記可変抵抗素子の両端に印加して消去動作を行う第３ステップと、を有することを特徴とする。

上記目的を達成するための本発明に係る不揮発性半導体記憶装置の制御方法は、上記何れかの特徴の不揮発性半導体記憶装置の制御方法であって、前記メモリセル選択回路により選択された選択メモリセルに対する消去処理が、前記選択メモリセルの記憶状態を読み出す第１ステップと、前記第１ステップで読み出した記憶状態が前記消去状態であるか否かにより消去動作を行うか否かを判断する第２ステップと、前記記憶状態が前記消去状態でない場合に、消去用の第１消去電圧を前記選択メモリセルの前記可変抵抗素子の両端に印加して消去動作を行う第３ステップと、を有することを第２の特徴とする。

上記第１の特徴の不揮発性半導体記憶装置によれば、可変抵抗素子の抵抗値が書き込み動作における電気的ストレスの印加により増加する場合を仮定すると、抵抗値は電気的ストレスの印加により急峻に増加するが、その後緩やかに増加するようになり、電気的ストレスの積算印加時間が増加しても抵抗値は大幅に増加しなくなる。従って、書き込み状態と定義される第１領域内の抵抗値範囲は、電気的ストレスの印加による抵抗値の全変化範囲の半分より更に狭い範囲内に収まることになり、過剰に電気的ストレスが可変抵抗素子に印加されても書き込み状態での抵抗値は第１領域内に制限され、そのバラツキが抑制される。また、書き込み状態から元の抵抗状態へ戻す消去動作を考えてみた場合、消去動作における初期状態における抵抗値のバラツキが抑制されているので、一定の消去用の電気的ストレスの印加した場合の抵抗値のバラツキも抑制される結果となる。

尚、書き込み動作と消去動作における抵抗値の変化方向（増減）を逆転しても同様であり、更に、上記説明の書き込み動作は消去動作に、また、消去動作は書き込み動作に夫々置き換えて考えることも可能である。

上記第２の特徴の不揮発性半導体記憶装置によれば、可変抵抗素子のメモリセル電流が書き込み動作における電気的ストレスの印加により減少する場合を仮定すると、メモリセル電流は電気的ストレスの印加により急峻に減少するが、その後緩やかに減少するようになり、電気的ストレスの積算印加時間が増加してもメモリセル電流は大幅に減少しなくなる。従って、書き込み状態と定義される第１領域内のメモリセル電流範囲は、電気的ストレスの印加によるメモリセル電流の全変化範囲の半分より更に狭い範囲内に収まることになり、過剰に電気的ストレスが可変抵抗素子に印加されても書き込み状態でのメモリセル電流は第１領域内に制限され、そのバラツキが抑制される。また、書き込み状態から元の抵抗状態へ戻す消去動作を考えてみた場合、消去動作における初期状態におけるメモリセル電流のバラツキが抑制されているので、一定の消去用の電気的ストレスの印加した場合のメモリセル電流のバラツキも抑制される結果となる。

尚、書き込み動作と消去動作におけるメモリセル電流の変化方向（増減）を逆転しても同様であり、更に、上記説明の書き込み動作は消去動作に、また、消去動作は書き込み動作に夫々置き換えて考えることも可能である。

尚、上記第１または第２の特徴の不揮発性半導体記憶装置によるバラツキ抑制効果は、メモリセルの構成形態の如何に関係なく発揮されるものである。

更に、上記第１の特徴の不揮発性半導体記憶装置の制御方法によれば、書き込み動作において書き込み状態にない選択メモリセルだけを選択的に書き込むために、既に書き込み状態にあるメモリセルの可変抵抗素子に対する書き込み動作が回避されるため、既に書き込み状態にあるメモリセルの書き込み状態が徐々に過書き込みとなるのを防止でき、書き込み状態のバラツキを更に抑制できる。また、不要な書き込み動作を回避できるので、書き込み動作に伴う低消費電力化が図れる。

更に、上記第２の特徴の不揮発性半導体記憶装置の制御方法によれば、消去動作において消去状態にない選択メモリセルだけを選択的に消去するために、既に消去状態にあるメモリセルの可変抵抗素子に対する消去動作が回避されるため、既に消去状態にあるメモリセルの消去状態が徐々に過消去となるのを防止でき、消去状態のバラツキを更に抑制できる。また、不要な消去動作を回避できるので、消去動作に伴う低消費電力化が図れる。ここで、消去状態と定義される第２領域内での電気的ストレスの印加時間の増加に対する抵抗値変化は、書き込み状態と定義される第１領域内の抵抗値範囲での同抵抗値変化と比較して大きいため、既に消去状態にあるメモリセルの可変抵抗素子に対する過消去動作を抑制する効果は大きいと言える。

以下、本発明に係る不揮発性半導体記憶装置及びその制御方法（以下、適宜「本発明装置」及び「本発明方法」と略称する）の実施形態を図面に基づいて説明する。

〈第１実施形態〉
図１は、本発明装置１００の全体的な概略構成を示すブロック図である。本発明装置１００は、メモリセルアレイ１０１内に情報が記憶され、メモリセルアレイ１０１はメモリセルを行方向及び列方向に夫々複数配列して構成され、メモリセルアレイ１０１内の各メモリセルに記憶した情報を読み出すことができる。本実施形態では、メモリセルアレイ１０１は、図２４に示す従来技術の１Ｒ型メモリセルのメモリセルアレイ６０１と同様の構成となっている。

アドレス線１０２から入力されたアドレスに対応したメモリセルアレイ１０１内の特定のメモリセルに情報が記憶され、その情報はデータ線１０３を通り、外部装置に出力される。ワード線デコーダ１０４は、アドレス線１０２に入力されたアドレス信号に対応するメモリセルアレイ１０１のワード線を選択し、ビット線デコーダ１０５は、アドレス線１０２に入力されたアドレス信号に対応するメモリセルアレイ１０１のビット線を選択する。本実施形態では、ワード線デコーダ１０４が、メモリセルアレイ１０１の中からメモリセルを行単位で選択するメモリセル選択回路として機能し、ビット線デコーダ１０５が、メモリセルアレイ１０１の中からメモリセルを列単位で選択するメモリセル選択回路として機能する。

制御回路１０６は、メモリセルアレイ１０１の書き込み、消去、読み出しの制御を行う。制御回路１０６は、アドレス線１０２から入力されたアドレス信号、データ線１０３から入力されたデータ入力（書き込み時）、制御信号線１０９から入力された制御入力信号に基づいて、ワード線デコーダ１０４、ビット線デコーダ１０５、電圧スイッチ回路１０８を制御して、メモリセルアレイ１０１の読み出し、書き込み、及び、消去動作を制御する。図１に示す例では、制御回路１０６は、図示しないが一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。

電圧スイッチ回路１０８は、メモリセルアレイ１０１の読み出し、書き込み、消去時に必要なビット線とワード線の電圧を与える。Ｖｃｃはデバイスの供給電圧、Ｖｓｓはグランド電圧、Ｖｗｒｔ、Ｖｒｓｔは書き込み及び消去用の電圧、Ｖｒは読み出し電圧である。

データの読み出しは、メモリセルアレイ１０１からビット線デコーダ１０５、読み出し回路１０７を通って行われる。読み出し回路１０７は、データの状態を判定し、その結果を制御回路１０６に送り、データ線１０３へ出力する。

図１に示す本発明装置は、図２５に示す１Ｒ型メモリセルのメモリセルアレイを備えた従来の不揮発性半導体記憶装置と基本的に同じ構成であるが、制御回路１０６及び読み出し回路１０７が、後述するようにメモリセルを構成する可変抵抗素子の抵抗変化特性の特徴を活かした書き込み制御、消去制御、読み出し動作を実行可能に構成されている点で相違する。

図２に、メモリセルアレイの立体的な構成を模式的に示す。図２では、説明の便宜上、２×２構成のメモリセルアレイ２００を例示してある。メモリセルアレイ２００は、２本のビット線８と２本のワード線９の各交点にメモリセル１が挟持され構成されている。

図３に、ビット線方向に沿ったメモリセル１の断面図を示す。電気的ストレスによる電気抵抗の変化により情報を記憶する可変抵抗体５が上部電極６と下部電極７に挟まれて、可変抵抗素子３を形成している。本実施形態では、メモリセル１は可変抵抗素子３だけで形成されている。また、ビット線８は可変抵抗素子３の上部電極６と電気的に接続されており、ワード線９は可変抵抗素子３の下部電極７と電気的に接続されている。

可変抵抗素子３は、電圧（電気的ストレスの一つ）の印加により電気抵抗が変化し、電圧印加解除後も、変化した電気抵抗が保持されることにより、その抵抗変化でデータの記憶が可能な不揮発性の記憶素子である。可変抵抗素子３を構成する可変抵抗体５としては、上記非特許文献１に示すように、下部電極７と格子整合した単結晶または多結晶のペロブスカイト型結晶構造の材料が用いられ、２以上の金属元素を含んでおり、その金属元素は、遷移金属とアルカリ土類金属と希土類金属の中から選択される。更に、マンガン、チタン、ジルコニア、高温超伝導材料を含む様々な構成をとる。特に、ＬａまたはＰｒの希土類やＬａとＰｒの混晶とＣａやＳｒのアルカリ土類金属やＣａとＳｒの混晶とＭｎＯ_３を組み合わせたマンガン酸化物が特に可変抵抗体材料として有効である。また、可変抵抗体５は、組成がＰｒ_１−ｘＣａ_ｘＭｎＯ_３（ｘ＝０．３，０．５）であるものが最も広い抵抗値変化幅を持つとされており、よく用いられている。

下部電極７は、ペロブスカイト型酸化物との格子整合性が高く、高導電性および高耐酸化性をもつＰｔが望ましく、Ｉｒ、Ｐｈ、Ｐｄ等の白金族金属の貴金属単体または貴金属をベースとした合金、或いは、Ｉｒ、Ｒｕ等の酸化物導電体、或いは、ＳＲＯ（ＳｒＲｕ_３）やＹＢＣＯ（ＹｂＢａ_２Ｃｕ_３Ｏ_７）等の酸化物導電体などを用いることができるが、下部電極７上に形成されるペロブスカイト型酸化物の形成温度が４００℃から６００℃であって、且つ、高酸素雰囲気に暴露されるため、材料の選択幅は狭められる。上部電極６は、導電性材料で且つ加工が容易であれば、特に指定はなく、より効率よく作製するためには、下部電極と同じ材料が好ましい。

次に、本実施形態で使用する可変抵抗素子３の書き込み特性（抵抗変化特性に該当）について説明する。図４及び図５に、可変抵抗素子３を構成する可変抵抗体５としてＰｒ_０．７Ｃａ_０．３ＭｎＯ_３を用いた場合における、書き込み電圧が３．５Ｖで、最初１μｓのパルス幅で１０回、その後（積算印加時間１０μｓ以降）、１０μｓのパルス幅で、可変抵抗素子３の上部電極６と下部電極７間に電圧パルスを複数回印加した場合の抵抗値［Ω］の推移と、抵抗値の時間変化率［Ω／μｓ］の推移の様子を示す。

可変抵抗素子３に電圧パルスを複数回に分割して印加すると、製造時の初期状態からでは、図４に示すように、電圧パルスの積算印加時間の増加に対して、抵抗値は一旦僅かに低下した後、最初急峻にその後緩やかに最大値に到達するまで単調に増加する。また、図５に示すように、この単調増加期間における積算印加時間の増加に対して、抵抗値の時間変化率［Ω／μｓ］の絶対値が、極大値まで上昇し、該極大値を通過後に所定値（例えば、極大値の５０％値）以下まで低下する。図４及び図５に示す例では、抵抗値の時間変化率は極大値まで上昇した後、０［Ω／μｓ］まで低下する。大体、抵抗値の時間変化率が極大値を通過して、極大値の約５０％値に低下するまでが、抵抗値が急峻に且つ積算印加時間の増分に対して概ね比例して増加する線形領域で、それ以降が、抵抗値が緩やかに増加する飽和領域となる。ここで、抵抗値の時間変化率が極大値を通過後、極大値の５０％値となる時点での抵抗値を臨界抵抗値Ｒｃと定義すると、可変抵抗素子３の抵抗値Ｒが臨界抵抗値Ｒｃ以上の領域が概ね飽和領域に該当する。尚、臨界抵抗値Ｒｃの定義は、極大値の５０％値となる時点での抵抗値に限定されるものではなく、実際に抵抗変化特性に応じて適正な値に変更可能である。

書き込み動作の制御に際し、可変抵抗素子３の抵抗値Ｒが書き込み状態であることを判定する書き込み参照抵抗値Ｒｗを臨界抵抗値Ｒｃ以上（Ｒｗ≧Ｒｃ）の臨界抵抗値Ｒｃの近傍値に設定し、可変抵抗素子３の抵抗値Ｒが書き込み状態と判定される第１領域Ｒ１を、上記飽和領域内のＲ＞Ｒｗとなる抵抗値範囲と定義する。図４及び図５に示す例では、臨界抵抗値Ｒｃが約４５ｋΩ、抵抗値の最大値が約６２ｋΩである。抵抗値の初期値が約１０ｋΩであるので、抵抗値の総変化幅５２ｋΩに対し、第１領域Ｒ１の抵抗値範囲は１７ｋΩ以下となる。書き込み動作の制御において、可変抵抗素子３の抵抗値ＲがＲ＞Ｒｗとなるまで電圧パルスを印加することで、書き込み状態での抵抗値のバラツキを第１領域Ｒ１内に抑制することができる。

図６及び図７に、可変抵抗素子３を構成する可変抵抗体５としてＰｒ_０．７Ｃａ_０．３ＭｎＯ_３を用い、書き込み電圧が４Ｖと４．５Ｖの場合における、電圧パルス（最初１μｓのパルス幅１０回、その後１０μｓのパルス幅）の積算印加時間に対する抵抗値［Ω］の推移の様子を示す。図４、図６及び図７に示すように、書き込み電圧が変化しても、電圧パルスの積算印加時間の増加に対して、抵抗値は一旦僅かに低下した後、最初急峻にその後緩やかに最大値に到達するまで単調に増加するという抵抗変化特性は同じであり、到達する抵抗値の最大値も概ね６２ｋΩ〜６８ｋΩと等しいことが分かる。従って、書き込み電圧の設定値に関係なく、第１領域Ｒ１を上記要領で設定することで、書き込み状態での抵抗値のバラツキを抑制できる。

次に、本実施形態で使用する可変抵抗素子３の消去特性（抵抗変化特性）について説明する。図８に、可変抵抗素子３を構成する可変抵抗体５としてＰｒ_０．７Ｃａ_０．３ＭｎＯ_３を用いた場合における、書き込み電圧パルス印加後に、書き込み電圧パルスとは逆極性に消去電圧パルスを３回連続して可変抵抗素子に印加した場合の抵抗値［Ω］の推移の様子を示す。図８の例では、書き込み電圧及び消去電圧の絶対値は４Ｖで、書き込み電圧パルスの印加時間は、２０μｓ、３０μｓ、４０μｓの３通りである。また、消去電圧パルスの各パルス幅は３μｓである。この３通りの書き込み電圧パルス印加後の可変抵抗素子の抵抗状態は、図６に示すように、何れも飽和状態の第１領域Ｒ１内にある。図８に示すように、３通りの異なる印加時間の書き込み状態から同じ消去動作を行った場合、書き込み状態での抵抗値が夫々略等しいため、消去後の抵抗値は略同じ様に減少する。つまり、書き込み状態での抵抗値のバラツキが十分に抑制されていると、消去電圧パルスの電圧振幅やパルス幅を制御することにより、消去動作後の抵抗値のバラツキも十分に抑制可能であることを示している。

ここで、消去動作の制御に際し、可変抵抗素子３の抵抗値Ｒが消去状態であることを判定する消去参照抵抗値Ｒｅを臨界抵抗値Ｒｃ以下（Ｒｅ≦Ｒｃ）の臨界抵抗値Ｒｃの近傍値に設定し、可変抵抗素子３の抵抗値Ｒが消去状態と判定される第２領域Ｒ２を、上記線形領域内のＲ＜Ｒｅとなる抵抗値範囲と定義する。尚、消去参照抵抗値Ｒｅを書き込み参照抵抗値Ｒｗより一定値以上低く設定することで、その差分を読み出しマージンとして確保できる。消去電圧パルスの電圧振幅やパルス幅を制御することにより、消去動作後の抵抗値の分布範囲を第２領域Ｒ２内の消去参照抵抗値Ｒｅに近い領域内に更に抑制すると、次回の書き込み動作における書き込み電圧の印加時間を短縮でき、書き込み動作の高速化及び低消費電力化が図れる。但し、後述するように、第２領域Ｒ２は上記線形領域内に存在するため、消去電圧パルスの印加時間に対する抵抗値の変動幅が大きいため、書き込み後の抵抗値と比較した場合、消去後の抵抗値のバラツキは必然的に大きくなる。

しかしながら、仮に、臨界抵抗値Ｒｃを抵抗値の総変化幅の中央付近に設定し、第１領域Ｒ１の一部が上記線形領域を含むように設定すると、書き込み状態における抵抗値のバラツキが広がるために、その後の消去動作後の抵抗値のバラツキも広がる結果となる。従って、書き込みと消去を繰り返すことにより、当該バラツキが累積して広がることになる。これに比較して、第１領域Ｒ１を上記飽和領域内に制限することにより、書き込み動作毎に、抵抗値のバラツキが抑制されるため、書き込みと消去を繰り返しても抵抗値のバラツキが累積的に拡大することはない。

次に、本発明方法に基づく制御回路１０６による書き込み制御及び消去制御のための処理手順について、図９及び図１０を用いて説明する。

先ず、書き込み制御の処理手順について説明する。図９に示すように、ワード線デコーダ１０４とビット線デコーダ１０５によって選択されたメモリセルアレイ１０１内の選択メモリセルに対して、選択メモリセルの記憶状態を読み出し（＃１：第１ステップ）、読み出した記憶状態が書き込み状態（Ｒ＞Ｒｗ）であるか否かにより書き込み動作を行うか否かを判定する（＃２：第２ステップ）。記憶状態が書き込み状態（Ｒ＞Ｒｗ）である場合は、書き込み動作を行う必要がないため、書き込み制御を終了し、記憶状態が書き込み状態（Ｒ＞Ｒｗ）でない場合は、書き込み条件を設定し（＃３）、設定条件の書き込み電圧パルスを選択メモリセルの可変抵抗素子に印加する（＃４：第３ステップ）。尚、書き込み条件の設定では、書き込み電圧パルスの印加回数を示す変数Ｎを０に設定し、書き込み電圧Ｖｗを第１書き込み電圧Ｖｗ１（例えば、４Ｖ）に、書き込みパルス幅Ｔｗを第１書き込みパルス幅Ｔｗ１（例えば、３μｓ）に設定する。

引き続き、書き込み電圧パルス印加後の選択メモリセルの記憶状態を読み出し（＃５）、記憶状態が書き込み状態（Ｒ＞Ｒｗ）であるかを判断する（＃６）。ここで、記憶状態が書き込み状態である場合は書き込み制御を終了し、記憶状態が書き込み状態でない場合には、再度、書き込み条件を設定し（＃７）、書き込み電圧パルスの印加回数Ｎが所定の最大値Ｎｍａｘに至っているかを確認し（＃８）、印加回数Ｎが所定の最大値Ｎｍａｘに至っていない場合は、ステップ＃４に戻って、再設定された条件での書き込み電圧パルスを選択メモリセルの可変抵抗素子に印加する。尚、書き込み条件の再設定（ステップ＃７）では、印加回数を示す変数Ｎに１を加算し、書き込み電圧Ｖｗを第２書き込み電圧Ｖｗ２（例えば、第１書き込み電圧Ｖｗ１と同じ４Ｖ）に、書き込みパルス幅Ｔｗを第２書き込みパルス幅Ｔｗ２（例えば、第１書き込みパルス幅Ｔｗ１と同じ３μｓ）に設定する。ここで、ステップ＃４〜＃８の処理は、印加回数Ｎが最大値Ｎｍａｘに至るまでの積算印加時間範囲内において、ステップ＃６で記憶状態が書き込み状態であると判定されるまで繰り返される。また、ステップ＃８の判定で印加回数Ｎが所定の最大値Ｎｍａｘに至っている場合は、書き込み不良として書き込み制御を終了する。尚、第２書き込み電圧Ｖｗ２は第１書き込み電圧Ｖｗ１と同電圧に設定することで、書き込み電圧パルスの積算印加時間の連続性を維持するためには好ましいが、必ずしも両者を同電圧に設定する必要はない。ところで、上記処理手順において、ステップ＃５及び＃６が、選択メモリセルの書き込み動作後の記憶状態を読み出して、その記憶状態が書き込み状態（Ｒ＞Ｒｗ）であるかを判断する第４ステップに該当し、ステップ＃７及び＃４が、記憶状態が書き込み状態でない場合に、再度書き込み用の第２書き込み電圧を選択メモリセルの可変抵抗素子の両端に印加して書き込み動作を行う第５ステップに該当する。

次に、消去制御の処理手順について説明する。図１０に示すように、ワード線デコーダ１０４とビット線デコーダ１０５によって選択されたメモリセルアレイ１０１内の選択メモリセルに対して、選択メモリセルの記憶状態を読み出し（＃１：第１ステップ）、読み出した記憶状態が消去状態（Ｒ＜Ｒｅ）であるか否かにより消去動作を行うか否かを判定する（＃２：第２ステップ）。記憶状態が消去状態（Ｒ＜Ｒｅ）である場合は、消去動作を行う必要がないため、消去制御を終了し、記憶状態が消去状態（Ｒ＜Ｒｅ）でない場合は、消去条件を設定し（＃３）、設定条件の消去電圧パルスを選択メモリセルの可変抵抗素子に印加する（＃４：第３ステップ）。尚、消去条件の設定では、消去電圧パルスの印加回数を示す変数Ｎを０に設定し、消去電圧Ｖｅを第１消去電圧Ｖｅ１（例えば、−４Ｖ）に、消去パルス幅Ｔｅを第１消去パルス幅Ｔｅ１（例えば、３μｓ）に設定する。

引き続き、消去電圧パルス印加後の選択メモリセルの記憶状態を読み出し（＃５）、記憶状態が消去状態（Ｒ＜Ｒｅ）であるかを判断する（＃６）。ここで、記憶状態が消去状態である場合は消去制御を終了し、記憶状態が消去状態でない場合には、再度、消去条件を設定し（＃７）、消去電圧パルスの印加回数Ｎが所定の最大値Ｎｍａｘに至っているかを確認し（＃８）、印加回数Ｎが所定の最大値Ｎｍａｘに至っていない場合は、ステップ＃４に戻って、再設定された条件での消去電圧パルスを選択メモリセルの可変抵抗素子に印加する。尚、消去条件の再設定（ステップ＃７）では、印加回数を示す変数Ｎに１を加算し、消去電圧Ｖｅを第２消去電圧Ｖｅ２（例えば、第１消去電圧Ｖｅ１と同じ−４Ｖ）に、消去パルス幅Ｔｅを第２消去パルス幅Ｔｅ２（例えば、第１消去パルス幅Ｔｅ１と同じ３μｓ）に設定する。ここで、ステップ＃４〜＃８の処理は、印加回数Ｎが最大値Ｎｍａｘに至るまでの積算印加時間範囲内において、ステップ＃６で記憶状態が消去状態であると判定されるまで繰り返される。また、ステップ＃８の判定で印加回数Ｎが所定の最大値Ｎｍａｘに至っている場合は、消去不良として消去制御を終了する。尚、第２消去電圧Ｖｅ２は第１消去電圧Ｖｅ１と同電圧に設定することで、消去電圧パルスの積算印加時間の連続性を維持するためには好ましいが、必ずしも両者を同電圧に設定する必要はない。

次に、上記書き込み制御及び消去制御の各処理手順における記憶状態を読み出し（＃１、＃５）、書き込み状態（Ｒ＞Ｒｗ）または消去状態（Ｒ＜Ｒｅ）であるかを判断する（＃２、＃６）処理について、具体的に説明する。

一般に、選択メモリセルの可変抵抗素子の抵抗値と或る参照抵抗値Ｒｒｅｆ（例えば、書き込み参照抵抗値Ｒｗまたは消去参照抵抗値Ｒｅ）と比較して、選択メモリセルの記憶状態を読み出す場合、当該参照抵抗値Ｒｒｅｆに設定された参照用抵抗素子（通常は、同じ温度特性を備える同じ材料の可変抵抗素子を利用する）を用い、その参照用抵抗素子と選択メモリセルの可変抵抗素子に同電圧の電圧を夫々印加して、その電流値を比較するか、或いは、その参照用抵抗素子と選択メモリセルの可変抵抗素子に同じ電流値の電流を夫々流して、その電圧値を比較する。

前者の電流比較による場合は、例えば、図１１に示すような回路構成を用いる。尚、図１１中、図１のブロック図と共通する回路ブロックには同じ符号を付して説明する。図１１では、説明の簡単のため、メモリセルアレイ１０１中の選択メモリセルＭと選択メモリセルＭに接続する選択ワード線ＷＬと選択ビット線ＢＬだけを表示し、選択メモリセルＭの一方側（図中、下側）に接続する選択ワード線ＷＬを選択するワード線デコーダ１０４は選択用のＭＯＳＦＥＴだけを表示し、選択メモリセルＭの他方側（図中、上側）に接続する選択ビット線ＢＬを選択するビット線デコーダ１０５は選択用のＭＯＳＦＥＴだけを表示してある。また、参照用抵抗素子Ｍｒｅｆ側も、選択メモリセルＭとの対称性を維持するために同様のワード線デコーダ１０４’とビット線デコーダ１０５’を設けてある。選択メモリセルＭと参照用抵抗素子Ｍｒｅｆの夫々の一方端（選択ワード線ＷＬ側）はワード線デコーダ１０４，１０４’を介して略接地電位となり、選択メモリセルＭと参照用抵抗素子Ｍｒｅｆの夫々の他方端（選択ビット線ＢＬ側）は、ビット線デコーダ１０５，１０５’を介して、定電圧回路３００，３００’によって供給されるバイアス電圧Ｖ_ＢＩＡＳに近い定電圧Ｖ_ＣＯが印加される。従って、選択メモリセルＭには、Ｉ_ＲＥＡＤ＝Ｖ_ＣＯ／Ｒの読み出し電流が流れ、参照用抵抗素子Ｍｒｅｆには、Ｉｒｅｆ＝Ｖ_ＣＯ／Ｒｒｅｆの参照電流が流れる。センスアンプ３０１は、２つの入力端子から流れ出す電流差を検知して増幅する電流センスアンプであり、定電圧回路３００，３００’の各トランスファーゲートを介して２つの入力端子から流れ出す読み出し電流Ｉ_ＲＥＡＤと参照電流Ｉｒｅｆの大小比較を行う。読み出し電流Ｉ_ＲＥＡＤが参照電流Ｉｒｅｆより大きい場合は、選択メモリセルＭの抵抗値Ｒが参照抵抗値Ｒｒｅｆ（書き込み参照抵抗値Ｒｗまたは消去参照抵抗値Ｒｅ）より低いと判定され、逆に、読み出し電流Ｉ_ＲＥＡＤが参照電流Ｉｒｅｆより小さい場合は、選択メモリセルＭの抵抗値Ｒが参照抵抗値Ｒｒｅｆ（書き込み参照抵抗値Ｒｗまたは消去参照抵抗値Ｒｅ）より高いと判定される。

後者の電圧比較による場合は、例えば、図１２に示すような回路構成を用いる。尚、図１２中、図１のブロック図と共通する回路ブロックには同じ符号を付して説明する。図１２では、説明の簡単のため、メモリセルアレイ１０１中の選択メモリセルＭと選択メモリセルＭに接続する選択ワード線ＷＬと選択ビット線ＢＬだけを表示し、選択メモリセルＭの一方側（図中、下側）に接続する選択ワード線ＷＬを選択するワード線デコーダ１０４は選択用のＭＯＳＦＥＴだけを表示し、選択メモリセルＭの他方側（図中、上側）に接続する選択ビット線ＢＬを選択するビット線デコーダ１０５は選択用のＭＯＳＦＥＴだけを表示してある。また、参照用抵抗素子Ｍｒｅｆ側も、選択メモリセルＭとの対称性を維持するために同様のワード線デコーダ１０４’とビット線デコーダ１０５’を設けてある。選択メモリセルＭと参照用抵抗素子Ｍｒｅｆの夫々の一方端（選択ワード線ＷＬ側）はワード線デコーダ１０４，１０４’を介して略接地電位となり、選択メモリセルＭと参照用抵抗素子Ｍｒｅｆの夫々の他方端（選択ビット線ＢＬ側）には、ビット線デコーダ１０５，１０５’を介して、カレントミラー回路４００によって供給される定電流Ｉ_ＣＯが供給される。従って、選択メモリセルＭの他方端には、Ｖ_ＲＥＡＤ＝Ｉ_ＣＯ×Ｒの読み出し電圧が発生し、参照用抵抗素子Ｍｒｅｆの他方端には、Ｖｒｅｆ＝Ｉ_ＣＯ×Ｒｒｅｆの参照電圧が発生する。センスアンプ４０１は、２つの入力端子に入力される電圧差を検知して増幅する電圧センスアンプであり、ビット線デコーダ１０５，１０５’の各電圧降下が等しいので、等価的に読み出し電圧Ｖ_ＲＥＡＤと参照電圧Ｖｒｅｆの大小比較を行うことになる。読み出し電圧Ｖ_ＲＥＡＤが参照電圧Ｖｒｅｆより大きい場合は、選択メモリセルＭの抵抗値Ｒが参照抵抗値Ｒｒｅｆ（書き込み参照抵抗値Ｒｗまたは消去参照抵抗値Ｒｅ）より高いと判定され、逆に、読み出し電圧Ｖ_ＲＥＡＤが参照電圧Ｖｒｅｆより小さい場合は、選択メモリセルＭの抵抗値Ｒが参照抵抗値Ｒｒｅｆ（書き込み参照抵抗値Ｒｗまたは消去参照抵抗値Ｒｅ）より低いと判定される。

尚、通常の読み出し動作においては、参照抵抗値Ｒｒｅｆを書き込み参照抵抗値Ｒｗと消去参照抵抗値Ｒｅの中間値、例えば、臨界抵抗値Ｒｃに設定することで、書き込み状態の読み出し、消去状態の読み出しの何れに対しても適正な読み出しマージンを確保して安定した読み出し動作を実行できる。但し、前者の電流比較による読み出し動作の場合は、参照抵抗値Ｒｒｅｆは、参照電流Ｉｒｅｆが書き込み参照抵抗値Ｒｗで決まる参照電流と消去参照抵抗値Ｒｅで決まる参照電流の中間値となるように設定するのが好ましい。

〈第２実施形態〉
次に、本発明装置及び本発明方法の別実施形態（第２実施形態）について、図面に基づいて説明する。

第２実施形態の本発明装置１００の全体的な概略構成は、図１に示す第１実施形態の構成と同じであるので、重複する説明は割愛する。また、メモリセルアレイ１０１及びメモリセルアレイ１０１内の各メモリセルの構成も第１実施形態の構成と同じであるので、重複する説明は割愛する。

第１実施形態では、可変抵抗素子３の書き込み特性及び消去特性を、書き込み電圧及び消去電圧の積算印加時間に対して抵抗値が変化する抵抗変化特性として捉え、積算印加時間の増加に対して、抵抗値が急峻に且つ積算印加時間の増分に対して概ね比例して増加する線形領域と、それ以降の抵抗値が緩やかに増加する飽和領域とに２分して、書き込み状態と判定される抵抗値範囲を飽和領域内の第１領域Ｒ１とし、消去状態と判定される抵抗値範囲を線形領域内の第２領域Ｒ２として、書き込み及び消去の各制御を行うようにした。これに対し、第２実施形態では、可変抵抗素子３の書き込み特性及び消去特性を、書き込み電圧及び消去電圧の積算印加時間に対して、可変抵抗素子３に一定電圧を印加した場合に流れるメモリセル電流が変化する電流変化特性として捉え、積算印加時間の増加に対して、メモリセル電流が急峻に且つ積算印加時間の増分に対して概ね比例して減少する線形領域と、それ以降のメモリセル電流が緩やかに減少する飽和領域とに２分して、書き込み状態と判定されるメモリセル電流範囲を飽和領域内の第１領域Ｉ１とし、消去状態と判定されるメモリセル電流範囲を線形領域内の第２領域Ｉ２として、書き込み及び消去の各制御を行う。

従って、第２実施形態では、書き込み動作の検証、消去動作の検証、及び、通常の読み出し動作において、読み出し回路１０７は、例えば、図１１に示すような回路構成を用いて電流比較によって記憶状態の判定を行う。また、電流比較に用いる参照電流Ｉｒｅｆの設定方法が第１実施形態と異なる。

以下、第２実施形態で使用する可変抵抗素子３の書き込み特性及び消去特性（電流変化特性に該当）について説明する。先ず、可変抵抗素子３の書き込み特性について説明する。図１３及び図１４に、可変抵抗素子３を構成する可変抵抗体５としてＰｒ_０．７Ｃａ_０．３ＭｎＯ_３を用いた場合における、書き込み電圧が３．５Ｖで、最初１μｓのパルス幅で１０回、その後（積算印加時間１０μｓ以降）、１０μｓのパルス幅で、可変抵抗素子３の上部電極６と下部電極７間に電圧パルスを複数回印加した場合のメモリセル電流［μＡ］の推移と、メモリセル電流の時間変化率［μＡ／μｓ］の絶対値の推移の様子を示す。尚、メモリセル電流は、可変抵抗素子３の両端に一定電圧を印加した場合に流れる電流値で定義される。本実施形態では、一定電圧として、可変抵抗素子３の記憶状態を書き換えない程度に低電圧の０．８Ｖを使用している。

可変抵抗素子３に電圧パルスを複数回に分割して印加すると、製造時の初期状態からでは、図１３に示すように、電圧パルスの積算印加時間の増加に対して、メモリセル電流は一旦僅かに上昇した後、最初急峻にその後緩やかに最小値に到達するまで単調に減少する。また、図１４に示すように、この単調減少期間における積算印加時間の増加に対して、メモリセル電流の時間変化率［μＡ／μｓ］の絶対値が、極大値まで上昇し、該極大値を通過後に所定値（例えば、極大値の５０％値）以下まで低下する。図１３及び図１４に示す例では、メモリセル電流の時間変化率（絶対値）は極大値まで上昇した後、０［μＡ／μｓ］まで低下する。大体、メモリセル電流の時間変化率（絶対値）が極大値を通過して、極大値の約５０％値に低下するまでが、メモリセル電流が急峻に且つ積算印加時間の増分に対して概ね比例して減少する線形領域で、それ以降が、メモリセル電流が緩やかに増加する飽和領域となる。ここで、メモリセル電流の時間変化率（絶対値）が極大値を通過後、極大値の５０％値となる時点でのメモリセル電流を臨界電流値Ｉｃと定義すると、可変抵抗素子３のメモリセル電流Ｉが臨界電流値Ｉｃ以下の領域が概ね飽和領域に該当する。尚、臨界電流値Ｉｃの定義は、極大値の５０％値となる時点でのメモリセル電流値に限定されるものではなく、実際に電流変化特性に応じて適正な値に変更可能である。

書き込み動作の制御に際し、可変抵抗素子３のメモリセル電流Ｉが書き込み状態であることを判定する書き込み参照電流値Ｉｗを臨界電流値Ｉｃ以下（Ｉｗ≦Ｉｃ）の臨界電流値Ｉｃの近傍値に設定し、可変抵抗素子３のメモリセル電流Ｉが書き込み状態と判定される第１領域Ｉ１を、上記飽和領域内のＩ＜Ｉｗとなる電流値範囲と定義する。図１３及び図１４に示す例では、臨界電流値Ｉｃが約２８μＡ、メモリセル電流の最小値が約１３μＡである。メモリセル電流の最大値が約１００μＡであるので、メモリセル電流の総変化幅８７μＡに対し、第１領域Ｉ１の電流値範囲は１５μＡ以下となる。書き込み動作の制御において、可変抵抗素子３のメモリセル電流ＩがＩ＜Ｉｗとなるまで電圧パルスを印加することで、書き込み状態でのメモリセル電流のバラツキを第１領域Ｉ１内に抑制することができる。

図１５及び図１６に、可変抵抗素子３を構成する可変抵抗体５としてＰｒ_０．７Ｃａ_０．３ＭｎＯ_３を用い、書き込み電圧が４Ｖと４．５Ｖの場合における、電圧パルス（最初１μｓのパルス幅１０回、その後１０μｓのパルス幅）の積算印加時間に対するメモリセル電流［μＡ］の推移の様子を示す。図１３、図１５及び図１６に示すように、書き込み電圧が変化しても、電圧パルスの積算印加時間の増加に対して、メモリセル電流は一旦僅かに上昇した後、最初急峻にその後緩やかに最小値に到達するまで単調に減少するという電流変化特性は同じであり、到達するメモリセル電流の最小値も概ね１２μＡ〜１３μＡと等しいことが分かる。従って、書き込み電圧の設定値に関係なく、第１領域Ｉ１を上記要領で設定することで、書き込み状態でのメモリセル電流のバラツキを抑制できる。

次に、本実施形態で使用する可変抵抗素子３の消去特性（電流変化特性）について説明する。図１７に、可変抵抗素子３を構成する可変抵抗体５としてＰｒ_０．７Ｃａ_０．３ＭｎＯ_３を用いた場合における、書き込み電圧パルス印加後に、書き込み電圧パルスとは逆極性に消去電圧パルスを３回連続して可変抵抗素子に印加した場合のメモリセル電流［μＡ］の推移の様子を示す。図１７の例では、書き込み電圧及び消去電圧の絶対値は４Ｖで、書き込み電圧パルスの印加時間は、２０μｓ、３０μｓ、４０μｓの３通りである。また、消去電圧パルスの各パルス幅は３μｓである。この３通りの書き込み電圧パルス印加後の可変抵抗素子の抵抗状態は、図１５に示すように、何れも飽和状態の第１領域Ｉ１内にある。図１７に示すように、３通りの異なる印加時間の書き込み状態から同じ消去動作を行った場合、書き込み状態でのメモリセル電流が夫々略等しいため、消去後のメモリセル電流は略同じ様に増加する。つまり、書き込み状態でのメモリセル電流のバラツキが十分に抑制されていると、消去電圧パルスの電圧振幅やパルス幅を制御することにより、消去動作後のメモリセル電流のバラツキも十分に抑制可能であることを示している。

ここで、消去動作の制御に際し、可変抵抗素子３のメモリセル電流Ｉが消去状態であることを判定する消去参照電流値Ｉｅを臨界電流値Ｉｃ以上（Ｉｅ≧Ｉｃ）の臨界電流値Ｉｃの近傍値に設定し、可変抵抗素子３のメモリセル電流Ｉが消去状態と判定される第２領域Ｉ２を、上記線形領域内のＩ＞Ｉｅとなる電流値範囲と定義する。尚、消去参照電流値Ｉｅを書き込み参照電流値Ｉｗより一定値以上大きく設定することで、その差分を読み出しマージンとして確保できる。消去電圧パルスの電圧振幅やパルス幅を制御することにより、消去動作後のメモリセル電流の分布範囲を第２領域Ｉ２内の消去参照電流値Ｉｅに近い領域内に更に抑制すると、次回の書き込み動作における書き込み電圧の印加時間を短縮でき、書き込み動作の高速化及び低消費電力化が図れる。

但し、図１８に示すように、第２領域Ｉ２は上記線形領域内に存在するため、消去電圧パルスの印加時間に対するメモリセル電流の変動幅が大きいため、書き込み後のメモリセル電流と比較した場合、消去後のメモリセル電流のバラツキは必然的に大きくなる。尚、図１８は、３０回連続的にスイッチング動作（書き込み動作と消去動作の繰り返し）させたときのメモリセル電流の分布状態を示している。

ここで、仮に、臨界電流値Ｉｃをメモリセル電流の総変化幅の中央付近に設定し、第１領域Ｉ１の一部が上記線形領域を含むように設定すると、書き込み状態におけるメモリセル電流のバラツキが広がるために、その後の消去動作後のメモリセル電流のバラツキも広がる結果となる。従って、書き込みと消去を繰り返すことにより、当該バラツキが累積して広がることになる。これに比較して、第１領域Ｉ１を上記飽和領域内に制限することにより、書き込み動作毎に、メモリセル電流のバラツキが抑制されるため、書き込みと消去を繰り返しても抵抗値のバラツキが累積的に拡大することはない。

次に、本発明方法に基づく制御回路１０６による書き込み制御及び消去制御のための処理手順について、図１９及び図２０を用いて説明する。

先ず、書き込み制御の処理手順について説明する。図１９に示すように、ワード線デコーダ１０４とビット線デコーダ１０５によって選択されたメモリセルアレイ１０１内の選択メモリセルに対して、選択メモリセルの記憶状態を読み出し（＃１：第１ステップ）、読み出した記憶状態が書き込み状態（Ｉ＜Ｉｗ）であるか否かにより書き込み動作を行うか否かを判定する（＃２：第２ステップ）。記憶状態が書き込み状態（Ｉ＜Ｉｗ）である場合は、書き込み動作を行う必要がないため、書き込み制御を終了し、記憶状態が書き込み状態（Ｉ＜Ｉｗ）でない場合は、書き込み条件を設定し（＃３）、設定条件の書き込み電圧パルスを選択メモリセルの可変抵抗素子に印加する（＃４：第３ステップ）。尚、書き込み条件の設定では、書き込み電圧パルスの印加回数を示す変数Ｎを０に設定し、書き込み電圧Ｖｗを第１書き込み電圧Ｖｗ１（例えば、４Ｖ）に、書き込みパルス幅Ｔｗを第１書き込みパルス幅Ｔｗ１（例えば、３μｓ）に設定する。

引き続き、書き込み電圧パルス印加後の選択メモリセルの記憶状態を読み出し（＃５）、記憶状態が書き込み状態（Ｉ＜Ｉｗ）であるかを判断する（＃６）。ここで、記憶状態が書き込み状態である場合は書き込み制御を終了し、記憶状態が書き込み状態でない場合には、再度、書き込み条件を設定し（＃７）、書き込み電圧パルスの印加回数Ｎが所定の最大値Ｎｍａｘに至っているかを確認し（＃８）、印加回数Ｎが所定の最大値Ｎｍａｘに至っていない場合は、ステップ＃４に戻って、再設定された条件での書き込み電圧パルスを選択メモリセルの可変抵抗素子に印加する。尚、書き込み条件の再設定（ステップ＃７）では、印加回数を示す変数Ｎに１を加算し、書き込み電圧Ｖｗを第２書き込み電圧Ｖｗ２（例えば、第１書き込み電圧Ｖｗ１と同じ４Ｖ）に、書き込みパルス幅Ｔｗを第２書き込みパルス幅Ｔｗ２（例えば、第１書き込みパルス幅Ｔｗ１と同じ３μｓ）に設定する。ここで、ステップ＃４〜＃８の処理は、印加回数Ｎが最大値Ｎｍａｘに至るまでの積算印加時間範囲内において、ステップ＃６で記憶状態が書き込み状態であると判定されるまで繰り返される。また、ステップ＃８の判定で印加回数Ｎが所定の最大値Ｎｍａｘに至っている場合は、書き込み不良として書き込み制御を終了する。尚、第２書き込み電圧Ｖｗ２は第１書き込み電圧Ｖｗ１と同電圧に設定することで、書き込み電圧パルスの積算印加時間の連続性を維持するためには好ましいが、必ずしも両者を同電圧に設定する必要はない。ところで、上記処理手順において、ステップ＃５及び＃６が、選択メモリセルの書き込み動作後の記憶状態を読み出して、その記憶状態が書き込み状態（Ｉ＜Ｉｗ）であるかを判断する第４ステップに該当し、ステップ＃７及び＃４が、記憶状態が書き込み状態でない場合に、再度書き込み用の第２書き込み電圧を選択メモリセルの可変抵抗素子の両端に印加して書き込み動作を行う第５ステップに該当する。

次に、消去制御の処理手順について説明する。図２０に示すように、ワード線デコーダ１０４とビット線デコーダ１０５によって選択されたメモリセルアレイ１０１内の選択メモリセルに対して、選択メモリセルの記憶状態を読み出し（＃１：第１ステップ）、読み出した記憶状態が消去状態（Ｉ＞Ｉｅ）であるか否かにより消去動作を行うか否かを判定する（＃２：第２ステップ）。記憶状態が消去状態（Ｉ＞Ｉｅ）である場合は、消去動作を行う必要がないため、消去制御を終了し、記憶状態が消去状態（Ｉ＞Ｉｅ）でない場合は、消去条件を設定し（＃３）、設定条件の消去電圧パルスを選択メモリセルの可変抵抗素子に印加する（＃４：第３ステップ）。尚、消去条件の設定では、消去電圧パルスの印加回数を示す変数Ｎを０に設定し、消去電圧Ｖｅを第１消去電圧Ｖｅ１（例えば、−４Ｖ）に、消去パルス幅Ｔｅを第１消去パルス幅Ｔｅ１（例えば、３μｓ）に設定する。

引き続き、消去電圧パルス印加後の選択メモリセルの記憶状態を読み出し（＃５）、記憶状態が消去状態（Ｉ＞Ｉｅ）であるかを判断する（＃６）。ここで、記憶状態が消去状態である場合は消去制御を終了し、記憶状態が消去状態でない場合には、再度、消去条件を設定し（＃７）、消去電圧パルスの印加回数Ｎが所定の最大値Ｎｍａｘに至っているかを確認し（＃８）、印加回数Ｎが所定の最大値Ｎｍａｘに至っていない場合は、ステップ＃４に戻って、再設定された条件での消去電圧パルスを選択メモリセルの可変抵抗素子に印加する。尚、消去条件の再設定（ステップ＃７）では、印加回数を示す変数Ｎに１を加算し、消去電圧Ｖｅを第２消去電圧Ｖｅ２（例えば、第１消去電圧Ｖｅ１と同じ−４Ｖ）に、消去パルス幅Ｔｅを第２消去パルス幅Ｔｅ２（例えば、第１消去パルス幅Ｔｅ１と同じ３μｓ）に設定する。ここで、ステップ＃４〜＃８の処理は、印加回数Ｎが最大値Ｎｍａｘに至るまでの積算印加時間範囲内において、ステップ＃６で記憶状態が消去状態であると判定されるまで繰り返される。また、ステップ＃８の判定で印加回数Ｎが所定の最大値Ｎｍａｘに至っている場合は、消去不良として消去制御を終了する。尚、第２消去電圧Ｖｅ２は第１消去電圧Ｖｅ１と同電圧に設定することで、消去電圧パルスの積算印加時間の連続性を維持するためには好ましいが、必ずしも両者を同電圧に設定する必要はない。

次に、上記書き込み制御及び消去制御の各処理手順における記憶状態を読み出し（＃１、＃５）、書き込み状態（Ｉ＜Ｉｗ）または消去状態（Ｉ＞Ｉｅ）であるかを判断する（＃２、＃６）処理について、具体的に説明する。

本実施形態では、選択メモリセルの可変抵抗素子を流れるメモリセル電流と或る参照電流値Ｉｒｅｆ（例えば、書き込み参照電流値Ｉｗまたは消去参照電流値Ｉｅ）と比較して、選択メモリセルの記憶状態を読み出す。つまり、一定電圧が印加された状態で当該参照電流値Ｉｒｅｆを流すように設定された参照用抵抗素子（通常は、同じ温度特性を備える同じ材料の可変抵抗素子を利用する）を用い、その参照用抵抗素子と選択メモリセルの可変抵抗素子に同電圧の上記一定電圧を夫々印加して、その電流値を比較する。

当該電流比較による記憶状態の読み出しには、例えば、第１実施形態と同様に図１１に示すような回路構成を用いる。尚、図１１中、図１のブロック図と共通する回路ブロックには同じ符号を付して説明する。図１１では、説明の簡単のため、メモリセルアレイ１０１中の選択メモリセルＭと選択メモリセルＭに接続する選択ワード線ＷＬと選択ビット線ＢＬだけを表示し、選択メモリセルＭの一方側（図中、下側）に接続する選択ワード線ＷＬを選択するワード線デコーダ１０４は選択用のＭＯＳＦＥＴだけを表示し、選択メモリセルＭの他方側（図中、上側）に接続する選択ビット線ＢＬを選択するビット線デコーダ１０５は選択用のＭＯＳＦＥＴだけを表示してある。また、参照用抵抗素子Ｍｒｅｆ側も、選択メモリセルＭとの対称性を維持するために同様のワード線デコーダ１０４’とビット線デコーダ１０５’を設けてある。選択メモリセルＭと参照用抵抗素子Ｍｒｅｆの夫々の一方端（選択ワード線ＷＬ側）はワード線デコーダ１０４，１０４’を介して略接地電位となり、選択メモリセルＭと参照用抵抗素子Ｍｒｅｆの夫々の他方端（選択ビット線ＢＬ側）は、ビット線デコーダ１０５，１０５’を介して、定電圧回路３００，３００’によって供給されるバイアス電圧Ｖ_ＢＩＡＳに近い一定電圧Ｖ_ＣＯが印加される。従って、選択メモリセルＭには、メモリセル電流Ｉが流れ、参照用抵抗素子Ｍｒｅｆには、参照電流Ｉｒｅｆが流れる。センスアンプ３０１は、２つの入力端子から流れ出す電流差を検知して増幅する電流センスアンプであり、定電圧回路３００，３００’の各トランスファーゲートを介して２つの入力端子から流れ出すメモリセル電流Ｉと参照電流Ｉｒｅｆの大小比較を行う。メモリセル電流Ｉが参照電流Ｉｒｅｆより小さい場合は、参照電流Ｉｒｅｆが書き込み参照電流値Ｉｗであれば、書き込み状態と判定される。また、メモリセル電流Ｉが参照電流Ｉｒｅｆより大きい場合は、参照電流Ｉｒｅｆが消去参照電流値Ｉｅであれば、消去状態と判定される。

尚、通常の読み出し動作においては、参照電流値Ｉｒｅｆを書き込み参照電流値Ｉｗと消去参照電流値Ｉｅの中間値、例えば、臨界電流値Ｉｃに設定することで、書き込み状態の読み出し、消去状態の読み出しの何れに対しても適正な読み出しマージンを確保して安定した読み出し動作を実行できる。

図２１は、図１８に示すスイッチング動作を行ったときの各サイクルでの書き込み電圧パルスと消去電圧パルスの印加回数を示している。各電圧パルスの電圧振幅及びパルス幅は、上述の書き込み制御及び消去制御のための処理手順で使用するものと同じである。図２１より、２サイクル目以降は、２または３回の書き込み電圧パルス印加で書き込み動作が完了し、１回の消去電圧パルスの印加で消去動作が完了していることが分かる。この結果、書き込み電圧パルスの印加条件を更に最適化することで、書き込み動作及び消去動作を夫々１回の電圧パルス印加で完了させることが可能となり、書き込み制御及び消去制御のための処理手順を大幅に簡単化できる。

次に、本発明装置及び本発明方法の別実施形態について説明する。

上記各実施形態において、メモリセル構造が１Ｒ型メモリセルのメモリセルアレイ構成を例示して説明したが、メモリセル構造は、１Ｒ型メモリセル以外であっても、可変抵抗素子の抵抗変化特性或いは電流変化特性が上述のような線形領域と飽和領域を有するものであれば、他のメモリセル構造、例えば、図２２に示すような１Ｔ／１Ｒ型メモリセルであっても構わない。この場合、本発明装置は、例えば、図２３に示すような構成となる。但し、制御回路５０６及び読み出し回路５０７は、上記各実施形態の制御回路１０６及び読み出し回路１０７と同様に、メモリセルを構成する可変抵抗素子の抵抗変化特性の特徴を活かした書き込み制御、消去制御、読み出し動作を実行可能に構成される。

また、メモリセル構造は、１Ｔ／１Ｒ型メモリセルの選択トランジスタがＮ型ＭＯＳＦＥＴに限らず、Ｐ型ＭＯＳＦＥＴであっても構わず、更には、選択トランジスタに代えて、バイポーラトランジスタ、ダイオード、バリスタ等の他のスイッチング素子であっても構わない。

また、メモリセル構造が１Ｔ／１Ｒ型メモリセルのメモリセルアレイ構成の場合、図２２に示すような行方向に延伸するソース線を各行に設ける構成に限らず、例えば、列方向にビット線と平行に延伸するソース線を設ける構成であっても構わない。

更に、上記各実施形態において、書き込み制御、消去制御、及び、通常の読み出し動作時にメモリセルの記憶状態の読み出しにおいて、図１１及び図１２に例示する回路構成を使用する場合を説明したが、読み出しに使用する回路構成は、図１１または図１２に示す回路構成に限定されるものではない。例えば、図１１の回路構成において、センスアンプ３０１を電圧センスアンプとし、センスアンプ３０１の２つの入力端子に電流負荷を設けて、２つの入力端子から各別に流れ出す電流を夫々電圧変換して、センスアンプ３０１でその電圧差を、読み出し電流Ｉ_ＲＥＡＤ（メモリセル電流Ｉ）と参照電流Ｉｒｅｆの差として検知するようにしても構わない。

本発明に係る不揮発性半導体記憶装置及びその制御方法は、電気的ストレスによる電気抵抗の変化により情報を記憶する可変抵抗素子を備えてなるメモリセルを行方向及び列方向に夫々複数配列してなるメモリセルアレイを備えた不揮発性半導体記憶装置において、メモリセルの書き込み状態或いは消去状態のバラツキを抑制するのに利用され、不揮発性半導体記憶装置の高性能化に寄与する。

１Ｒ型メモリセルのメモリセルアレイを備えた本発明に係る不揮発性半導体記憶装置の第１実施形態における回路構成例を示すブロック図 本発明に係る不揮発性半導体記憶装置の１Ｒ型メモリセルのメモリセルアレイの立体的な構成を模式的に示す斜視図 本発明に係る不揮発性半導体記憶装置の１Ｒ型メモリセルメモリセルアレイの構成を模式的に示すビット線方向に平行な断面での断面図 Ｐｒ_０．７Ｃａ_０．３ＭｎＯ_３を用いて構成された可変抵抗素子の３．５Ｖの書き込み電圧パルスの積算印加時間に対する抵抗値の変化を表す特性図 Ｐｒ_０．７Ｃａ_０．３ＭｎＯ_３を用いて構成された可変抵抗素子の３．５Ｖの書き込み電圧パルスの積算印加時間に対する抵抗値の時間変化率の推移を表す特性図 Ｐｒ_０．７Ｃａ_０．３ＭｎＯ_３を用いて構成された可変抵抗素子の４Ｖの書き込み電圧パルスの積算印加時間に対する抵抗値の変化を表す特性図 Ｐｒ_０．７Ｃａ_０．３ＭｎＯ_３を用いて構成された可変抵抗素子の４．５Ｖの書き込み電圧パルスの積算印加時間に対する抵抗値の変化を表す特性図 Ｐｒ_０．７Ｃａ_０．３ＭｎＯ_３を用いて構成された書き込み状態の可変抵抗素子に対して消去電圧パルスを３回連続して印加した場合の抵抗値の変化を表す図 本発明に係る不揮発性半導体記憶装置の制御方法による書き込み制御の処理手順の一例を示すフローチャート 本発明に係る不揮発性半導体記憶装置の制御方法による消去制御の処理手順の一例を示すフローチャート メモリセルの記憶状態を電流比較により読み出す場合の回路構成の一例を示す回路図 メモリセルの記憶状態を電圧比較により読み出す場合の回路構成の一例を示す回路図 Ｐｒ_０．７Ｃａ_０．３ＭｎＯ_３を用いて構成された可変抵抗素子の３．５Ｖの書き込み電圧パルスの積算印加時間に対するメモリセル電流の変化を表す特性図 Ｐｒ_０．７Ｃａ_０．３ＭｎＯ_３を用いて構成された可変抵抗素子の３．５Ｖの書き込み電圧パルスの積算印加時間に対するメモリセル電流の時間変化率（絶対値）の推移を表す特性図 Ｐｒ_０．７Ｃａ_０．３ＭｎＯ_３を用いて構成された可変抵抗素子の４Ｖの書き込み電圧パルスの積算印加時間に対するメモリセル電流の変化を表す特性図 Ｐｒ_０．７Ｃａ_０．３ＭｎＯ_３を用いて構成された可変抵抗素子の４．５Ｖの書き込み電圧パルスの積算印加時間に対するメモリセル電流の変化を表す特性図 Ｐｒ_０．７Ｃａ_０．３ＭｎＯ_３を用いて構成された書き込み状態の可変抵抗素子に対して消去電圧パルスを３回連続して印加した場合のメモリセル電流の変化を表す図 ３０回連続的にスイッチング動作させたときのメモリセル電流の分布状態を示す図 本発明に係る不揮発性半導体記憶装置の制御方法による書き込み制御の処理手順の他の一例を示すフローチャート 本発明に係る不揮発性半導体記憶装置の制御方法による消去制御の処理手順の他の一例を示すフローチャート 図１８に示すスイッチング動作を行ったときの各サイクルでの書き込み電圧パルスと消去電圧パルスの印加回数を示す図 可変抵抗素子と選択トランジスタを備えた１Ｔ／１Ｒ型メモリセルのメモリセルアレイの一構成例を模式的に示す回路図 １Ｔ／１Ｒ型メモリセルのメモリセルアレイを備えた従来の不揮発性半導体記憶装置の一構成例を示すブロック図 可変抵抗素子だけで構成される１Ｒ型メモリセルのメモリセルアレイの一構成例を模式的に示す回路図 １Ｒ型メモリセルのメモリセルアレイを備えた従来の不揮発性半導体記憶装置の一構成例を示すブロック図

符号の説明

１： １Ｒ型メモリセル
２： １Ｔ／１Ｒ型メモリセル
３： 可変抵抗素子
４： 選択トランジスタ
５： 可変抵抗体
６： 上部電極
７： 下部電極
８： ビット線
９： ワード線
１００： 本発明に係る不揮発性半導体記憶装置
１０１，２００，６０１： １Ｒ型メモリセルのメモリセルアレイ
１０２，５０２，６０２： アドレス線
１０３，５０３，６０３： データ線
１０４，１０４’，５０４，６０４： ワード線デコーダ
１０５，１０５’，５０５，６０５： ビット線デコーダ
１０６，５０６，６０６： 制御回路
１０７，５０７，６０７： 読み出し回路
１０８，５０８，６０８： 電圧スイッチ回路
１０９，５０９，６０９： 制御信号線
３００，３００’： 定電圧回路
３０１： 電流センスアンプ
４００： カレントミラー回路
４０１： 電圧センスアンプ
５０１： １Ｔ／１Ｒ型メモリセルのメモリセルアレイ
５１０： ソース線デコーダ
Ｍ： 選択メモリセル
ＢＬ： 選択ビット線
ＷＬ： 選択ワード線
Ｍｒｅｆ： 参照用抵抗素子

Claims (14)

1. 電気的ストレスによる電気抵抗の変化により情報を記憶する可変抵抗素子を備えてなるメモリセルを行方向及び列方向に夫々複数配列してなるメモリセルアレイと、
   前記メモリセルアレイの中から少なくとも１つの前記メモリセルを選択メモリセルとするメモリセル選択回路と、
   前記選択メモリセルが備える前記可変抵抗素子である選択可変抵抗素子に対する情報の書き込み、消去、及び、読み出しの制御を行う制御回路と、
   前記選択メモリセルに印加する書き込み電圧、消去電圧、及び、読み出し電圧を生成するための複数の電圧を切り替えて前記メモリセルアレイに供給する電圧スイッチ回路と、
   前記メモリセルから情報の読み出しを行う読み出し回路と、を少なくとも備えてなる不揮発性半導体記憶装置であって、
   前記可変抵抗素子は、
   電気的ストレスが印加されると、当該ストレスの積算印加時間に応じて抵抗値及び同抵抗値の時間変化率が変化し、
   積算印加時間が所定の第１時間以下である範囲内においては、積算印加時間の増加に連れて前記時間変化率も増加し、
   積算印加時間が前記第１時間である場合に前記時間変化率は極大値を示し、
   積算印加時間が前記第１時間を超えると、積算印加時間の増加に連れて前記時間変化率は下降に転じ、その後、所定の第２時間を超えると前記抵抗値が変化しない定常状態に達し、
   前記制御回路は、前記選択メモリセルに対する情報の書き込み動作において、前記選択可変抵抗素子の抵抗値が、前記可変抵抗素子に対して前記第１時間より長く前記第２時間より短い積算印加時間にわたって書き込み用の電気的ストレスが印加された場合に同可変抵抗素子が示す抵抗値となるように書き込み制御を行うことを特徴とする不揮発性半導体記憶装置。
2. 前記制御回路は、前記選択メモリセルに対する情報の消去動作において、前記選択可変抵抗素子の抵抗値が、前記可変抵抗素子に対して前記第１時間より長く前記第２時間より短い積算印加時間にわたって消去用の電気的ストレスが印加された場合に同可変抵抗素子が示す抵抗値となるように消去制御を行うことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
3. 前記読み出し回路は、参照用抵抗素子を有すると共に、前記可変抵抗素子と前記参照用抵抗素子の各抵抗値の大小関係を比較可能に構成されており、
   前記参照用抵抗素子は、その抵抗値を、前記第１時間より長く前記第２時間より短い積算印加時間にわたって書き込み用の電気的ストレスが印加された前記可変抵抗素子が示す書き込み参照抵抗値と、前記第１時間より長く前記第２時間より短い積算印加時間にわたって消去用の電気的ストレスが印加された前記可変抵抗素子が示す消去参照抵抗値との中間値に設定され、
   前記読み出し回路が、前記選択可変抵抗素子と前記参照用抵抗素子の各抵抗値の大小関係を比較して前記選択メモリセルから情報を読み出すことを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
4. 電気的ストレスによる電気抵抗の変化により情報を記憶する可変抵抗素子を備えてなるメモリセルを行方向及び列方向に夫々複数配列してなるメモリセルアレイと、
   前記メモリセルアレイの中から少なくとも１つの前記メモリセルを選択メモリセルとするメモリセル選択回路と、
   前記選択メモリセルが備える前記可変抵抗素子である選択可変抵抗素子に対する情報の書き込み、消去、及び、読み出しの制御を行う制御回路と、
   前記選択メモリセルに印加する書き込み電圧、消去電圧、及び、読み出し電圧を生成するための複数の電圧を切り替えて前記メモリセルアレイに供給する電圧スイッチ回路と、
   前記メモリセルから情報の読み出しを行う読み出し回路と、を少なくとも備えてなる不揮発性半導体記憶装置であって、
   前記可変抵抗素子は、
   電気的ストレスが印加されると、当該ストレスの積算印加時間に応じて、同可変抵抗素子に定電圧を印加した際に流れる電流値及び同電流値の時間変化率が変化し、
   積算印加時間が所定の第１時間以下である範囲内においては、積算印加時間の増加に連れて前記時間変化率も増加し、
   積算印加時間が前記第１時間である場合に前記時間変化率は極大値を示し、
   積算印加時間が前記第１時間を超えると、積算印加時間の増加に連れて前記時間変化率は下降に転じ、その後、所定の第２時間を超えると前記電流値が変化しない定常状態に達し、
   前記制御回路は、前記選択メモリセルに対する情報の書き込み動作において、前記選択可変抵抗素子に前記定電圧を印加した際に流れる電流値が、前記第１時間より長く前記第２時間より短い積算印加時間にわたって書き込み用の電気的ストレスが印加された前記可変抵抗素子に前記定電圧を印加した際に流れる電流値となるように書き込み制御を行うことを特徴とする不揮発性半導体記憶装置。
5. 前記制御回路は、前記選択メモリセルに対する情報の消去動作において、前記選択可変抵抗素子に前記定電圧を印加した際に流れる電流値が、前記第１時間より長く前記第２時間より短い積算印加時間にわたって消去用の電気的ストレスが印加された前記可変抵抗素子に前記定電圧を印加した際に流れる電流値となるように消去制御を行うことを特徴とする請求項４に記載の不揮発性半導体記憶装置。
6. 前記読み出し回路は、参照用抵抗素子を有すると共に、前記可変抵抗素子と前記参照用抵抗素子の双方に前記定電圧を印加した際に流れる電流値の大小関係を比較可能に構成されており、
   前記参照用抵抗素子は、前記定電圧が印加された際に流れる電流値が、前記第１時間より長く前記第２時間より短い積算印加時間にわたって書き込み用の電気的ストレスが印加された前記可変抵抗素子に前記定電圧を印加した際に流れる書き込み参照電流値と、前記第１時間より長く前記第２時間より短い積算印加時間にわたって消去用の電気的ストレスが印加された前記可変抵抗素子に前記定電圧を印加した際に流れる消去参照電流値との中間値となるように設定され、
   前記読み出し回路が、前記選択可変抵抗素子と前記参照用抵抗素子の双方に前記定電圧を印加した際に流れる電流値の大小関係を比較して前記選択メモリセルから情報を読み出すことを特徴とする請求項４または５に記載の不揮発性半導体記憶装置。
7. 前記可変抵抗素子は、印加される電気的ストレスの積算印加時間が前記第１時間を超え、前記第２時間未満である所定の第３時間に達すると、前記時間変化率が前記極大値の５０％に低下し、
   前記制御回路は、前記選択メモリセルに対する情報の書き込み動作において、前記選択可変抵抗素子の抵抗値と、前記可変抵抗素子に対して前記第３時間にわたって書き込み用の電気的ストレスが印加された場合に同可変抵抗素子が示す抵抗値との大小関係が反転した時点を書き込み状態として書き込み制御を行うことを特徴とする請求項１〜３のいずれか１項に記載の不揮発性半導体記憶装置。
8. 前記可変抵抗素子は、印加される電気的ストレスの積算印加時間が前記第１時間を超え、前記第２時間未満である所定の第３時間に達すると、前記時間変化率が前記極大値の５０％に低下し、
   前記制御回路は、前記選択メモリセルに対する情報の書き込み動作において、前記選択可変抵抗素子に前記定電圧を印加した際に流れる電流値と、前記第３時間にわたって書き込み用の電気的ストレスが印加された前記可変抵抗素子に前記定電圧を印加した際に流れる電流値との大小関係が反転した時点を書き込み状態として書き込み制御を行うことを特徴とする請求項４〜６のいずれか１項に記載の不揮発性半導体記憶装置。
9. 請求項１〜３の何れか１項に記載の不揮発性半導体記憶装置の制御方法であって、
   前記選択メモリセルに対する書き込み処理が、
   前記選択メモリセルの記憶状態を読み出し、前記選択可変抵抗素子の抵抗値と、前記可変抵抗素子に対して前記第１時間より長く前記第２時間より短い積算印加時間にわたって書き込み用の電気的ストレスが印加された場合に同可変抵抗素子が示す抵抗値との大小関係を比較することで、前記選択メモリセルの記憶状態が書き込み状態であるか否かを判定し、
   前記記憶状態が前記書き込み状態でない場合に、書き込み用の電気的ストレスを前記選択可変抵抗素子に印加して書き込み動作を行うことを特徴とする不揮発性半導体記憶装置の制御方法。
10. 前記選択メモリセルに対する消去処理が、
    前記選択メモリセルの記憶状態を読み出し、前記選択可変抵抗素子の抵抗値と、前記可変抵抗素子に対して前記第１時間より長く前記第２時間より短い積算印加時間にわたって消去用の電気的ストレスが印加された場合に同可変抵抗素子が示す抵抗値との大小関係を比較することで、前記選択メモリセルの記憶状態が消去状態であるか否かを判定し、
    前記記憶状態が前記消去状態でない場合に、消去用の電気的ストレスを前記選択可変抵抗素子に印加して消去動作を行うことを特徴とする請求項９に記載の不揮発性半導体記憶装置の制御方法。
11. 請求項４〜６の何れか１項に記載の不揮発性半導体記憶装置の制御方法であって、
    前記選択メモリセルに対する書き込み処理が、
    前記選択メモリセルの記憶状態を読み出し、前記選択可変抵抗素子に前記定電圧を印加した際に流れる電流値と、前記第１時間より長く前記第２時間より短い積算印加時間にわたって書き込み用の電気的ストレスが印加された前記可変抵抗素子に前記定電圧を印加した際に流れる電流値との大小関係を比較することで、前記選択メモリセルの記憶状態が書き込み状態であるか否かを判定し、
    前記記憶状態が前記書き込み状態でない場合に、書き込み用の電気的ストレスを前記選択可変抵抗素子に印加して書き込み動作を行うことを特徴とする不揮発性半導体記憶装置の制御方法。
12. 前記選択メモリセルに対する消去処理が、
    前記選択メモリセルの記憶状態を読み出し、前記選択可変抵抗素子に前記定電圧を印加した際に流れる電流値と、前記第１時間より長く前記第２時間より短い積算印加時間にわたって消去用の電気的ストレスが印加された前記可変抵抗素子に前記定電圧を印加した際に流れる電流値との大小関係を比較することで、前記選択メモリセルの記憶状態が消去状態であるか否かを判定し、
    前記記憶状態が前記消去状態でない場合に、消去用の電気的ストレスを前記選択可変抵抗素子に印加して消去動作を行うことを特徴とする請求項１１に記載の不揮発性半導体記憶装置の制御方法。
13. 前記選択メモリセルに対する書き込み処理が、
    書込用の電気的ストレスを前記選択可変抵抗素子に印加した後、再び前記選択メモリセルの書き込み動作後の記憶状態を読み出して、前記記憶状態が前記書き込み状態であるか否かを判定し、
    前記記憶状態が前記書き込み状態である場合は書き込み動作の完了とする一方、前記記憶状態が前記書き込み状態でない場合には、再度書き込み用の電気的ストレスを前記選択可変抵抗素子に印加し、
    前記記憶状態が前記書き込み状態になるまで、前記選択メモリセルの書き込み動作後の記憶状態を読み出しと、書き込み用の電気的ストレスの印加とを繰り返すことを特徴とする請求項９又は１１に記載の不揮発性半導体記憶装置の制御方法。
14. 前記選択メモリセルに対する消去処理が、
    消去用の電気的ストレスを前記選択可変抵抗素子に印加した後、再び前記選択メモリセルの消去動作後の記憶状態を読み出して、前記記憶状態が前記書き込み状態であるか否かを判定し、
    前記記憶状態が前記消去状態である場合は消去動作の完了とする一方、前記記憶状態が前記消去状態でない場合には、再度消去用の電気的ストレスを前記選択可変抵抗素子に印加し、
    前記記憶状態が前記消去状態になるまで、前記選択メモリセルの消去動作後の記憶状態を読み出しと、消去用の電気的ストレスの印加とを繰り返すことを特徴とする請求項１０又は１２に記載の不揮発性半導体記憶装置の制御方法。